JP2004102772A - 設計検証装置 - Google Patents
設計検証装置 Download PDFInfo
- Publication number
- JP2004102772A JP2004102772A JP2002265251A JP2002265251A JP2004102772A JP 2004102772 A JP2004102772 A JP 2004102772A JP 2002265251 A JP2002265251 A JP 2002265251A JP 2002265251 A JP2002265251 A JP 2002265251A JP 2004102772 A JP2004102772 A JP 2004102772A
- Authority
- JP
- Japan
- Prior art keywords
- logic circuit
- unit
- layout
- reference information
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【課題】論理回路とレイアウトとの比較時に、クロスリファレンス情報を生成し、最適な論理回路とレイアウトの対応情報の検索等を容易にする。
【解決手段】設計検証装置は、論理回路データとそのレイアウトパターンに関するレイアウトデータとを記憶した記憶部と、レイアウトデータに基づいて、素子の接続関係を認識する要素認識部と、比較検証部とを備える。比較検証部は、論理回路データに基づく論理回路の接続関係と、レイアウトの接続関係との対応を比較検証し、論理回路データ、および、接続関係の各々に基づいて、論理回路の複数の素子をマージし、各々マージされた複数の素子の接続関係の対応を比較検証する。さらに装置は、論理回路の接続関係に応じて、第１および第２の機能ユニットにおける複数の素子およびその配線の対応関係を規定したクロスリファレンス情報ファイルを生成する。
【選択図】 図１
【解決手段】設計検証装置は、論理回路データとそのレイアウトパターンに関するレイアウトデータとを記憶した記憶部と、レイアウトデータに基づいて、素子の接続関係を認識する要素認識部と、比較検証部とを備える。比較検証部は、論理回路データに基づく論理回路の接続関係と、レイアウトの接続関係との対応を比較検証し、論理回路データ、および、接続関係の各々に基づいて、論理回路の複数の素子をマージし、各々マージされた複数の素子の接続関係の対応を比較検証する。さらに装置は、論理回路の接続関係に応じて、第１および第２の機能ユニットにおける複数の素子およびその配線の対応関係を規定したクロスリファレンス情報ファイルを生成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のコンピュータ支援設計に有用な、論理回路の動作を検証する装置に関する。より具体的には、本発明は、論理回路に対応するマスクレイアウトパターンデータを用いて、当該パターンの配線間に潜在的に存在する寄生素子の情報を抽出し、抽出した寄生素子情報を加味した上で論理回路の動作を検証する半導体設計検証装置に関する。
【０００２】
【従来の技術】
図２１〜図２３は、バックアノテーションのための、従来の半導体設計検証装置の構成を示すブロック図である。バックアノテーションとは、実装設計で決定されたロケーション、実ピン名、または追加、削除された部品の情報を、論理回路図に反映させる処理をいう。部品のレイアウトが完了すると、実際の配線長を使って回路の遅延を見積ることができる。よって、レイアウトから抽出された遅延情報をゲートレベル・シミュレーションに反映させると、回路の正確な動作速度を判定できる。バックアノテーションは、所望の速度仕様を満足するような半導体装置を製作するために必要である。
【０００３】
図２１を参照して、従来の半導体設計検証装置は、論理・回路設計データを格納したデータベース１と、マスクレイアウトパターンデータを格納したデータベース２と、ＬＶＳ比較部３と、ネットリスト生成部９と、レイアウト寄生素子付きネットリスト１０と、解析部１１とを有する。ＬＶＳ比較部３は、レイアウトデータ２に基づいて認識された配線およびデバイスの接続関係と、論理回路データ１に基づいて認識された接続関係との対応関係を比較検証する。これを、ＬＶＳ（Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ）比較と称する。ネットリスト生成部９は、比較結果に基づいて、レイアウトに寄生する素子情報を抽出し、レイアウト寄生素子付きのネットリスト１０を生成する。解析部１１は、レイアウト寄生素子付きネットリスト１０を用いて、レイアウトに寄生する素子情報を加味した論理回路の動作を検証・解析する。
【０００４】
次に、図２２は、パス選択型バックアノテーションのための半導体設計検証装置の構成を示すブロック図である。パス選択型バックアノテーションとは、レイアウト設計完了前などに実施するバックアノテーションであり、論理回路ネットリストを用いた、レイアウトから抽出した寄生素子情報を加味しない回路シミュレーションの結果に基づいて、シミュレーションに必要な部分回路に対応するレイアウト寄生素子情報のみを加味するバックアノテーションである。そのため、この半導体設計検証装置は、寄生素子情報を加味しない、論理回路データ１を用いた回路の動作検証を実行するプレレイアウトシミュレーション部１４と、その結果を記述したノードリスト１５とを新たに有する。また、半導体設計検証装置は、図２１のネットリスト生成部９、レイアウト寄生素子付きネットリスト１０、解析部１１に代えて、パス選択型ネットリスト生成部１８と、パス選択型ネットリスト１９と、パス選択型解析部２０とを有する。
【０００５】
図２３は、電源／ＧＮＤラインバックアノテーションのための半導体設計検証装置の構成を示すブロック図である。電源／ＧＮＤラインバックアノテーションとは、電源／ＧＮＤラインのレイアウト寄生素子情報のみを加味し、内部回路情報としては論理回路ベースのネットリストを用いるバックアノテーションである。この半導体設計検証装置は、図２１のネットリスト生成部９、レイアウト寄生素子付きネットリスト１０、解析部１１に代えて、電源／ＧＮＤネットリスト生成部２９と、電源／ＧＮＤレイアウト寄生素子付きネットリスト２６と、電源／ＧＮＤ解析部２７とを有する。
【０００６】
【発明が解決しようとする課題】
従来の半導体設計検証装置は、バックアノテーションのための前処理を行っていたにもかかわらず、バックアノテーションが適切に行えないことがあった。例えば、従来の半導体設計検証装置がＬＶＳ比較を行い、論理回路とレイアウトとが論理等価と認識した場合、または、マージ処理されたデバイス群に含まれるデバイスおよびその数が、論理回路とレイアウトとで１対１に対応しない場合には、レイアウトのデバイスや配線が、対応する論理回路上でデバイス名や配線名の情報を持たないことがあった。このため、レイアウトベースの寄生素子情報付きネットリストを用いたバックアノテーション（図２２）では、論理回路図から検索された波形入力／波形表示点、または、ブロック入出力点を指定できず、レイアウトデータ上での対応ポイントを探し出すのに手間取っていた。さらに、対応ポイントを誤って指定してしまう危険性もあった。
【０００７】
図２４を参照して、この問題をより具体的に説明する。図２４は、適切なバックアノテーションが行えない場合の例を示す論理回路図である。タイミングエラー発生等により、図２４の「×」で示すマークポイントの解析を行う場合を考える。例えば、矢印で示す２点については、”ＸＩＢＵＦ｜ＸＩＷ＜２＞｜ＸＩ２２｜ＭＩ４０：ＧＡＴＥ”、および、”ＸＩＢＵＦ｜ＸＩＷ＜２＞｜ＸＩ２２｜ＭＩ４０：ＤＲＡＩＮ”という名前が論理回路図から検索される。一方、レイアウトから抽出した寄生素子情報付きネットリストでは、構成素子の情報が、”ＮＯＤＥ１１１：ＧＡＴＥ”、”ＮＯＤＥ１１１： ＤＲＡＩＮ ”のような配線名で出力されている場合がある。これでは、”ＮＯＤＥ１１１”がどのノードを表すのか、また、複数存在する”ＧＡＴＥ”のうち、どれが対応する”ＧＡＴＥ”であるかを判断できない。すなわち、ネットリスト上の対応ポイントを探すことができない。
【０００８】
また、電源／ＧＮＤラインバックアノテーション（図２３）においても、論理回路ベースの内部回路ネットリストと、レイアウトベースの寄生素子情報付き電源／ＧＮＤネットリストとの繋ぎの部分で不一致箇所が生じることがある。これでは、電圧降下およびエレクトロマイグレーションが発生する危険箇所を見落とす可能性がある。
【０００９】
本発明の目的は、論理回路とレイアウトとの比較時（ＬＶＳ比較時）に、スワップ情報を含むクロスリファレンス情報を生成し、最適な論理回路とレイアウトの対応に関する情報の検索・利用を容易にすることである。
【００１０】
【課題を解決するための手段】
本発明による設計検証装置は、論理回路の素子および該素子間の配線に関する論理回路データ、および、該論理回路のレイアウトパターンに関するレイアウトデータを記憶した記憶部と、前記レイアウトデータに基づいて、素子の接続関係を認識する要素認識部と、前記論理回路データに基づく論理回路の接続関係と、要素認識部が認識したレイアウトの接続関係との対応を比較検証する比較検証部を備えている。比較検証部は、前記論理回路データに基づいて、前記論理回路の複数の素子を第１の機能ユニットとしてマージし、要素認識部が認識した前記接続関係に基づいて、前記論理回路の複数の素子を第２の機能ユニットとしてマージし、前記第１の機能ユニットにおけるマージされた複数の素子の第１の接続関係と、前記第２の機能ユニットにおけるマージされた複数の素子の第２の接続関係との対応を比較検証する。設計検証装置は、さらに前記論理回路の接続関係に応じて、前記第１の機能ユニットにおける前記複数の素子およびその配線、および、前記第２の機能ユニットにおける前記複数の素子およびその配線の対応関係を規定したクロスリファレンス情報を生成するクロスリファレンス情報ファイル化部を備えている。これにより上記目的が達成される。
【００１１】
クロスリファレンス情報ファイル化部は、パラレル接続された前記論理回路のクロスリファレンス情報を生成してもよい。
【００１２】
クロスリファレンス情報ファイル化部は、シリアル接続された前記論理回路のクロスリファレンス情報を生成してもよい。
【００１３】
クロスリファレンス情報ファイル化部は、パラレル接続とシリアル接続とが混在する前記論理回路のクロスリファレンス情報を生成してもよい。
【００１４】
比較検証部は、前記論理回路が、複数の素子を互いに入れ替えても論理等価であるか否かをさらに判断し、論理等価である場合には、クロスリファレンス情報ファイル化部は、論理等価と判断された素子群が交換可能であることを示すクロスリファレンス情報を生成してもよい。
【００１５】
設計検証装置は、クロスリファレンス情報ファイル化部が生成した前記クロスリファレンス情報に基づいて、前記論理回路の素子または配線と、前記レイアウトパターンの素子または配線との対応を検索する検索部をさらに備えている。素子が、ゲート端子、ソース端子、およびドレイン端子を含むトランジスタである場合に、検索部は、該トランジスタのゲート端子の接続関係を基準として、前記対応を検してもよい。
【００１６】
設計検証装置は、クロスリファレンス情報ファイル化部が生成した前記クロスリファレンス情報に基づいて、前記論理回路の素子または配線と、前記レイアウトパターンの素子または配線との対応を検索する検索部をさらに備えている。素子が、ゲート端子、ソース端子、およびドレイン端子を含むトランジスタである場合に、該検索部は、該トランジスタのソース端子およびドレイン端子の接続関係を基準として、前記対応を検索してもよい。
【００１７】
設計検証装置は、記憶部に記憶された前記論理回路データに基づいて、前記論理回路に所定の電圧を印加したときの各ノードの電位の変化をシミュレーションするシミュレーション部を備えていてもよい。シミュレーション部は、シミュレーションの結果得られた、電位の変化が無かった前記論理回路のノードを特定する第１のノードリストを生成する。また設計検証装置は、シミュレーション部が生成した前記第１のノードリスト、および、記憶部に記憶された前記レイアウトデータに基づいて、前記論理回路の電位の変化がなかったノードに対応する前記レイアウトパターンのノードを特定し、前記第１のノードリストを、特定された前記レイアウトパターンのノードをさらに追加した第２のノードリストに変換するノードリスト変換部をさらに備えていてもよい。
【００１８】
シミュレーション部は、シミュレーションの結果得られた、電位の変化があった前記論理回路のノードを特定する第３のノードリストを生成してもよい。ノードリスト変換部は、シミュレーション部が生成した前記第３のノードリスト、および、記憶部に記憶された前記レイアウトデータに基づいて、前記論理回路の電位の変化があったノードに対応する前記レイアウトパターンのノードを特定し、前記第３のノードリストを、特定された前記レイアウトパターンのノードをさらに追加した第４のノードリストに変換してもよい。
【００１９】
設計検証装置は、比較検証部による比較検証の結果、および、前記第４のノードリストに基づいて、論理回路の一部分である部分回路に対応するレイアウトパターンの寄生素子に関する情報を抽出して、該寄生素子に関する情報を、レイアウトパターン内の素子および配線の情報に付加したレイアウトネットリストを生成するネットリスト生成部をさらに備えていてもよい。
【００２０】
前記論理回路データは、論理回路内の素子および配線に関する情報を記述した論理回路ネットリストである。設計検証装置は、クロスリファレンス情報ファイル化部が生成した前記クロスリファレンス情報、および、前記論理回路ネットリストに基づいて、前記論理回路と前記レイアウトとの対応を検索する検索部と、比較検証部による比較検証の結果に基づいて、電源から接地に至る配線レイアウトに対応するレイアウトパターンの寄生素子に関する情報を抽出して、該寄生素子に関する情報を、レイアウトパターン内の素子および配線の情報に付加したレイアウトネットリストを生成するネットリスト生成部をさらに備えていてもよい。
【００２１】
【発明の実施の形態】
以下、添付の図面を参照して、本発明の実施の形態を説明する。本明細書では、論理回路の動作を検証する半導体設計検証装置を説明する。より詳しくは、半導体設計検証装置は、論理回路に対応するマスクレイアウトパターンデータを用いて、当該パターンの配線間に潜在的に存在する寄生素子の情報を抽出し、抽出した寄生素子情報を加味した上で論理回路の動作を検証する。以下の実施の形態では、半導体設計検証装置を単に「設計検証装置」と称する。図において、同一または類似の機能を有する構成要素には、同一の参照符号を付している。
【００２２】
（実施の形態１）
図１は、実施の形態１の設計検証装置１００の構成を示すブロック図である。設計検証装置１００は、論理・回路設計データを格納したデータベース１と、マスクレイアウトパターンデータを格納したデータベース２と、ＬＶＳ比較部３と、パラレルデバイス／シリアルデバイス／パラレルシリアルデバイス／論理等価デバイスのクロスリファレンス情報ファイル化部４〜７と、論理回路対レイアウトに関するクロスリファレンス情報ファイル８と、ネットリスト生成部９と、レイアウト寄生素子付きネットリスト１０と、解析部１１とを有する。本明細書では、データベース１に含まれる情報を、「論理回路データ１」と称する。また、データベース２に含まれる情報を、「レイアウトデータ２」と称する。なお、データベース１および２は、説明の便宜上、別々に設けているが、単一の記憶装置内に設けられていてもよい。
【００２３】
以下、各構成要素の機能および動作を説明する。論理回路データ１は、論理回路の構成素子および構成素子間の接続に基づいて生成されたデータである。本明細書では、例えば、論理回路データ１は論理回路ネットリストデータであるとして説明するが。レイアウトデータ２は、電源電位、接地電位等が与えられる位置、接続関係の全レイアウトを、所定のフォーマットにより表現したデータである。論理回路データ１およびレイアウトデータ２については、図２を参照して後述する。
【００２４】
ＬＶＳ比較部３は、レイアウトデータ２に基づいて認識された配線およびデバイスの接続関係と、論理回路データ１に基づいて認識された接続関係との対応関係を比較検証する。これは、作成されたレイアウトが、論理回路と同じ接続関係を持つか否かを検証するためである。この機能を、ＬＶＳ（Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ）機能という。ＬＶＳ比較部３は、レイアウトの構造を記述する際の表記を定義したＬＶＳルールを格納するデータベース３１（以下、「ＬＶＳルール３１」と称する）と、要素認識部３２と、比較検証部３３とを有する。要素認識部３２は、ＬＶＳルール３１およびレイアウトデータ２に基づいて、レイアウトデータ２により示される配線・デバイスを認識する。要素認識部３２は、認識したレイアウト内の配線・デバイスの情報を記述したレイアウトネットリストを出力する。比較検証部３３は、論理回路データ１の論理・回路設計データと、要素認識部３２から出力されたレイアウトネットリストとに基づいて、配線とデバイスの接続関係を比較し、対応関係を検証する。この比較および検証は、周知のＬＶＳを用いて行われる。
【００２５】
続いて、設計検証装置１００のパラレルデバイス・クロスリファレンス情報ファイル化部４は、ＬＶＳ比較部３が独自の基準でマージした、パラレルマージデバイス群のクロスリファレンス情報をファイル化する。クロスリファレンス情報は、クロスリファレンス情報ファイル化部４〜７により生成される、論理回路とレイアウトとの対応関係を規定したデータある。より詳しくは後述する。他のクロスリファレンス情報ファイル化部５および６も同様に、ＬＶＳ比較部３が独自の基準でマージした、シリアルマージデバイス群／パラレルおよびシリアルの複合型マージデバイス群のクロスリファレンス情報をファイル化する。一方、論理等価デバイス・クロスリファレンス情報ファイル化部７は、ＬＶＳ比較部３が論理等価と認識したデバイス群のスワップ情報を含めたクロスリファレンス情報をファイル化する。
【００２６】
ネットリスト生成部９は、ＬＶＳ比較部３による比較結果、および、クロスリファレンス情報ファイル８に基づいて、レイアウトに寄生する素子情報を抽出し、レイアウト寄生素子情報付きネットリスト１０を生成する。ここで、レイアウトに「寄生する素子」とは、レイアウトされた配線間に潜在的に存在する、意識的に配置していない容量等の回路要素をいう。生成したレイアウト寄生素子付きネットリスト１０は、ハードディスク等の所定の記憶媒体に格納される。解析部１１は、クロスリファレンス情報ファイル８、および、レイアウト寄生素子付きネットリスト１０を用いて、レイアウトに寄生する素子情報を加味した論理回路の動作を検証・解析する。
【００２７】
図２は、論理回路データ１、レイアウトデータ２およびＬＶＳ比較部３のより具体的な例を示す図である。「論理回路」として示す、ＮＡＮＤ回路とＮＯＴ回路とからなる回路は、図に示すような「論理回路ネットリスト」として表現される。論理回路ネットリストは、論理回路内の配線およびデバイスの情報を記述したＡＳＣＩＩ形式のリストであり、ＣＤＬフォーマットや、ＳＰＩＣＥフォーマット等が知られている。論理回路データ１（図１）は、このような論理回路ネットリストである。
【００２８】
一方、「レイアウト」として示す、論理回路に対応する具体的なレイアウトは、マスクレイアウトパターンとして表現される。マスクレイアウトパターンは、位置、接続関係の全レイアウト等の、レイアウトに関する全情報を所定のフォーマット、例えばバイナリ形式のＧＤＳＩＩフォーマットで表されている（バイナリ形式であるため、データの具体例は明示していないが、ＬＶＳ比較部３においては、その内容を解読可能である）。レイアウトデータ２（図１）は、このようなマスクレイアウトパターンデータである。
【００２９】
「ＬＶＳルールファイル」として示されているのは、ＬＶＳルール３１（図１）に格納された、レイアウトの構造を記述する際の表記を定義したデータファイルの内容の例である。
【００３０】
要素認識部３２は、ＧＤＳＩＩフォーマットファイルのマスクレイアウトパターンと、ＬＶＳルールファイルのＬＶＳルールとに基づいて、レイアウトネットリストを生成する。例えば、［ＣＥＬＬ ＩＮＶ ｛ＰＯＲＴ ３ ４｝］の下４行は、論理回路のインバータ要素を記述し、［ＣＥＬＬ ＮＡＮＤ２ ｛ＰＯＲＴ ３ ４ ５｝］の下８行は、論理回路のＮＡＮＤ要素を記述する。そして［ＣＥＬＬ ＴＯＰ＿ＣＥＬＬ ｛ＰＯＲＴ Ｅ Ａ Ｂ｝］の下２行は、論理回路全体の入出力関係を示す。
【００３１】
比較検証部３３は、要素認識部３２が生成したレイアウトネットリストと、論理回路ネットリストとに基づいて、ＬＶＳを用いて配線とデバイスの接続関係を比較し、対応関係を検証する。
【００３２】
次に、図３〜図１２を参照して、ファイル化部４〜７（図１）の動作を説明する。まず最初に、パラレルデバイス・クロスリファレンス情報ファイル化部４（図１）から説明する。
【００３３】
ファイル化部４（図１）は、比較検証部３３から、ＬＶＳ比較の際に生成したマージされた論理回路ネットリスト、および、レイアウトネットリストを受け取り、クロスリファレンス情報を生成する。クロスリファレンス情報とは、複数のデバイスを１つの機能ユニットとして捉えた場合、すなわち、複数のデバイスを１つにマージしたとして取り扱う場合に、論理回路ネットリストのデバイスおよび配線、および、レイアウトネットリストのデバイスおよび配線の対応関係を規定する。なお、ファイル化部４（図１）は、パラレル接続されたデバイスのクロスリファレンス情報を生成することから、パラレル接続以外の接続、例えば、シリアル接続の場合には、クロスリファレンス情報ファイルを生成できない。この場合は、受け取ったネットリスト等をそのまま後段のファイル化部５（図１）に送る。以下の説明では、いずれのファイル化部４〜７も、比較検証部３３からマージされた論理回路ネットリスト、および、レイアウトネットリストを受け取るとして説明する。
【００３４】
図３は、複数のデバイスがパラレル接続により構成された論理回路およびレイアウトの例を示す図である。論理回路は、入力をＳＡ、出力をＯＵＴとする３つのデバイスＳＭＡ，ＳＭＢ，ＳＭＣを含む。ＬＶＳ比較部３は、比較検証部３３（図１）におけるＬＶＳ比較検証時にこれら３つのデバイスＳＭＡ，ＳＭＢ，ＳＭＣをマージ処理し、最も単純化して論理回路ネットリストを取り扱う。この例では、ＬＶＳ比較部３は、論理回路ネットリストを、入力をＳＡ、出力をＯＵＴとする１つの機能ボックス３８として取り扱う。なお、与えられた論理回路、レイアウトが直列（シリアル）接続か、パラレル（並列）接続かを判断する場合には、例えば、ＯＵＴからＧＮＤまでに至る経路に基づいて判断することができる。すなわち、ＯＵＴからＧＮＤまでに、デバイスが連続して配置されている場合にはシリアル接続であると判断でき、複数の経路が存在する場合には、パラレル接続であると判断できる。ファイル化部４（図１）は、以下のように表現されたボックス３８の情報を受け取る。
｛ＩＮＳＴ ＰａｒａＣｈａｉｎ＃１＝Ｎ｜｜３ ｛ＰＩＮ ＧＮＤ＝ＳＤ＃０ ＯＵＴ＝ＳＤ＃１ ＳＡ＝Ｇ＃０ ＧＮＤ＝ＢＵＬＫ｝｝
そしてファイル化部４（図１）は、ボックス３８を表す情報として、
ＰａｒａＣｈａｉｎ＃１ ｛ｉｎｓｔ ＳＭＡ＝Ｎ｝ ｛ｉｎｓｔ ＳＭＢ＝Ｎ｝ ｛ｉｎｓｔ ＳＭＣ＝Ｎ｝
も併せて保持する。
【００３５】
一方、レイアウトについても同様に、ＬＶＳ比較部３は、最も単純化してレイアウトネットリストを取り扱う。この例では、ＬＶＳ比較部３は、比較検証部３３（図１）におけるＬＶＳ比較検証時に、デバイスＬＭ１およびＬＭ２をマージ処理し、入力をＬＡ、出力をＯＵＴとする１つの機能ボックス３９としてレイアウトネットリストを取り扱う。これにより、１つの機能ボックスにマージすることにより、論理回路とレイアウトとの対応を取ることができる。このボックス３９は、以下のように表現され、ファイル化部４（図１）は、この情報を受け取る。
｛ＩＮＳＴ ＰａｒａＣｈａｉｎ＃８＝Ｎ｜｜２ ｛ＰＩＮ ＧＮＤ＝ＳＤ＃０ ＯＵＴ＝ＳＤ＃１ ＬＡ＝Ｇ＃０ ＧＮＤ＝ＢＵＬＫ｝｝
そしてファイル化部４（図１）は、ボックス３９を表す情報として、
も併せて保持する。
【００３６】
ファイル化部４（図１）は、上述したボックス３８および３９の各々を特定する情報に基づいて、以下のように処理を行う。すなわち、周辺の接続関係の比較により、論理回路ネットの入力ＳＡは、レイアウトの入力ＬＡに対応すると判断する。このとき、論理回路のＰａｒａＣｈａｉｎ＃１と、レイアウトのＰａｒａＣｈａｉｎ＃８ とは、ピンがすべて一致するため、ＰａｒａＣｈａｉｎ＃１＝＝ ＰａｒａＣｈａｉｎ＃８ （一致）と判断できる。この時点で、ＰａｒａＣｈａｉｎ＃１＝＝ ＰａｒａＣｈａｉｎ＃８、および、ＳＡ＝＝ＬＡ が得られている。
【００３７】
次に、ファイル化部４（図１）は、これらの情報および各ネットリストに基づいて、論理回路とレイアウトで対応するパラレルデバイスの数が複数対複数（この例では３対２）であると判断する。そこで、ファイル化部４（図１）は、論理回路の１つのデバイス名を代表名として出力する。どのデバイス名を採用するかは任意である。
【００３８】
図４は、ファイル化部４（図１）が出力したクロスリファレンス情報ファイルを示す図である。図４中の「−−Ｍｅｒｇｅ Ｄｅｖｉｃｅ−−」の欄に、論理回路の３つのデバイス名（ＳＭＡ，ＳＭＢ，ＳＭＣ）と、代表名（ＳＭＡ）とが示されている。代表名が決まると、次に、レイアウトにおけるデバイスに、名称を付す。名称は、”代表名＠ｘｘ”という形式である。このｘｘには、ＭＯＳデバイスである場合には、”Ｍ”を付した数字が入る。図３および図４の例では、「ＳＭＡ＠Ｍ１」、および、「ＳＭＡ＠Ｍ２」が付される。図４中の「−−Ｃｏｒｒｅｓｐｏｎｄ−−」の欄には、レイアウトの「ＬＭ１」には、「ＳＭＡ＠Ｍ１」が対応付けられ、「ＬＭ２」には「ＳＭＡ＠Ｍ２」が対応付けられていることが理解される。このようにして、ファイル化部４（図１）は、論理回路とレイアウト間の対応表を生成する。
【００３９】
ファイル化部４（図１）が生成したクロスリファレンス情報は、残りのファイル化部５〜７を経てクロスリファレンス情報ファイル８に格納され、ネットリスト生成部９、または、解析部１１等における後の処理に使用される。例えば、ネットリスト生成部９、または、解析部１１において、図３に示す論理回路のデバイス「ＳＭＢ」に対応するレイアウトのデバイス名が必要な場合を考える。すると、ネットリスト生成部９等は、図４に示すクロスリファレンス情報ファイル中の「−−Ｍｅｒｇｅ Ｄｅｖｉｃｅ−−」以下より、「ＳＭＢ」は「ＳＭＡ」にマージされているという情報を引き出す。そして次に「−−Ｃｏｒｒｅｓｐｏｎｄ−−」以下の「Ｄｅｖｉｃｅ ｎａｍｅ」を参照して、「ＬＭ１」および「ＬＭ２」という２つのレイアウトデバイスに対応しているという情報を引き出す。以上のようにして、「ＳＭＢ」に対応するレイアウトのデバイス名「ＬＭ１」および「ＬＭ２」が得られる。
【００４０】
次に、図５および図６を参照して、シリアルデバイス・クロスリファレンス情報ファイル化部５（図１）の動作を説明する。図５は、複数のデバイスがシリアル接続により構成された論理回路およびレイアウトの例を示す図である。論理回路は、入力をＳＡ、出力をＯＵＴとする２つのデバイスＳＭＡ，ＳＭＢと、中間配線ＳＮＥＴＡとを含む。ＬＶＳ比較部３は、比較検証部３３（図１）におけるＬＶＳ比較検証時にこれら２つのデバイスＳＭＡ，ＳＭＢをマージ処理し、入力をＳＡ、出力をＯＵＴとする、点線で囲まれた１つの機能ボックスとして論理回路ネットリストを取り扱う。ファイル化部５（図１）は、以下のように表現されたこの機能ボックスの情報を受け取る。
｛ＩＮＳＴ ＳｅｒｉＣｈａｉｎ＃１＝Ｎ−−２ ｛ＰＩＮ ＧＮＤ＝ＳＤ＃０ ＯＵＴ＝ＳＤ＃１ ＳＡ＝Ｇ＃０ ＧＮＤ＝ＢＵＬＫ｝｝
そしてファイル化部４（図１）は、機能ボックスを表す情報として、
ＳｅｒｉＣｈａｉｎ＃１ ｛ｉｎｓｔ ＳＭＢ＝Ｎ｝ ｛ｉｎｓｔ ＳＭＡ＝Ｎ｝
も併せて保持する。
【００４１】
一方、レイアウトについても同様に、ＬＶＳ比較部３は、比較検証部３３（図１）におけるＬＶＳ比較検証時に、デバイスＬＭ１〜ＬＭ３をマージ処理し、入力をＬＡ、出力をＯＵＴとする、点線で囲まれた１つの機能ボックスとしてレイアウトネットリストを取り扱う。ファイル化部５（図１）は、以下のように表現されたこの機能ボックスの情報を受け取る。
｛ＩＮＳＴ ＳｅｒｉＣｈａｉｎ＃８＝Ｎ−−３ ｛ＰＩＮ ＧＮＤ＝ＳＤ＃０ ＯＵＴ＝ＳＤ＃１ ＬＡ＝Ｇ＃０ ＧＮＤ＝ＢＵＬＫ｝｝
そしてファイル化部４（図１）は、ボックスを表す情報として、
も併せて保持する。
【００４２】
ファイル化部５（図１）は、上述したボックスの各々を特定する情報に基づいて、以下のように処理を行う。すなわち、周辺の接続関係の比較により、論理回路ネットの入力ＳＡは、レイアウトの入力ＬＡに対応すると判断する。このとき、論理回路のＳｅｒｉＣｈａｉｎ＃１と、レイアウトのＳｅｒｉＣｈａｉｎ＃８ とは、ピンがすべて一致するため、ＳｅｒｉＣｈａｉｎ＃１＝＝ＳｅｒｉＣｈａｉｎ＃８（一致）と判断できる。この時点で、ＳｅｒｉＣｈａｉｎ＃１＝＝ ＳｅｒｉＣｈａｉｎ＃８、および、ＳＡ＝＝ＬＡ が得られている。
【００４３】
ファイル化部５（図１）は、これらの情報および各ネットリストに基づいて、論理回路とレイアウトで対応するシリアルデバイスの数が複数対複数（この例では２対３）であると判断できる。そこで、ファイル化部５（図１）は、論理回路の１つのデバイス名を代表名として出力する。どのデバイス名を採用するかは任意である。
【００４４】
図６は、ファイル化部５（図１）が出力したクロスリファレンス情報ファイルを示す図である。図６中の「−−Ｍｅｒｇｅ Ｄｅｖｉｃｅ−−」の欄に、論理回路の２つのデバイス名（ＳＭＡ，ＳＭＢ）と、代表名（ＳＭＡ）とが示されている。以下の処理は、ファイル化部５（図１）における処理と同様である。すなわち、代表名が決まると、次に、レイアウトにおけるデバイスに、”代表名＠ｘｘ”という形式で名称を付す。このｘｘには、先のファイル化部４（図１）についての説明と同様、ＭＯＳデバイスである場合には、Ｍ１、Ｍ２等が入る。図５および図６の例では、「ＳＭＡ＠Ｍ１」、「ＳＭＡ＠Ｍ２」および「ＳＭＡ＠Ｍ３」が付される。図６中の「−−Ｃｏｒｒｅｓｐｏｎｄ−−」の欄には、レイアウトの「ＬＭ１」には、「ＳＭＡ＠Ｍ１」が対応付けられ、「ＬＭ２」には「ＳＭＡ＠Ｍ２」が対応付けられ、「ＬＭ３」には「ＳＭＡ＠Ｍ３」が対応付けられていることを示す。さらに、レイアウトの中間配線「ＬＮ＿１」および「ＬＮ＿２」には、中間配線名「ＳＮＥＴＡ」に「＠１」、「＠２」を付加して出力側から対応させる。このようにして、ファイル化部５（図１）は、論理回路とレイアウト間の対応表を生成する。
【００４５】
ファイル化部５（図１）が生成したクロスリファレンス情報は、残りのファイル化部６および７を経てクロスリファレンス情報ファイル８に格納され、ネットリスト生成部９、または、解析部１１等における後の処理に使用される。例えば、ネットリスト生成部９、または、解析部１１において、図５に示す論理回路の配線「ＳＮＥＴＡ」に対応するレイアウトの配線名が必要な場合を考える。すると、ネットリスト生成部９等は、図６に示すクロスリファレンス情報ファイル中の「−−Ｃｏｒｒｅｓｐｏｎｄ−−」以下の「Ｎｅｔ ｎａｍｅ」を参照して、「ＳＮＥＴＡ」が付された配線を特定する。すなわち、論理回路の配線「ＳＮＥＴＡ」が、「ＬＮ＿１」および「ＬＮ＿２」という２つのレイアウト配線に対応しているという情報を引き出す。以上のようにして、「ＳＮＥＴＡ」に対応するレイアウトの配線名「ＬＮ＿１」および「ＬＮ＿２」が得られる。
【００４６】
次に、図７および図８を参照して、パラレルシリアルデバイス・クロスリファレンス情報ファイル化部６（図１）の動作を説明する。ファイル化部６が動作するのは、ファイル化部４および５によっては、ともにクロスリファレンス情報が生成できなかった場合である。図７は、複数のデバイスがパラレル接続、および、シリアル接続により構成された論理回路およびレイアウトの例を示す図である。論理回路は、入力をＳＡ、ＳＢ、ＳＣ、出力をＯＵＴとする３つのデバイスＳＭＡ，ＳＭＢ、ＳＭＣと、中間配線ＳＮＥＴＡ、ＳＮＥＴＢとを含む。ＬＶＳ比較部３は、比較検証部３３（図１）におけるＬＶＳ比較検証時にこれら３つのデバイスＳＭＡ，ＳＭＢ，ＳＭＣをマージ処理し、入力をＳＡ、ＳＢ、ＳＣ、出力をＯＵＴとする、点線で囲まれた１つの機能ボックスとして論理回路ネットリストを取り扱う。ファイル化部６（図１）は、以下のように表現されたボックスの情報を受け取る。
｛ＩＮＳＴ ＳｅｒｉＣｈａｉｎ＃２＝Ｎ−−３ ｛ＰＩＮ ＧＮＤ＝ＳＤ＃０ ＯＵＴ＝ＳＤ＃１ ＳＣ＝Ｇ＃０ ＳＢ＝Ｇ＃１ ＳＣ＝Ｇ＃２ ＧＮＤ＝ＢＵＬＫ｝｝
ファイル化部６（図１）はさらに、機能ボックスを表す情報として、
ＳｅｒｉＣｈａｉｎ＃２ ｛ｉｎｓｔ ＳＭＣ＝Ｎ｝ ｛ｉｎｓｔ ＳＭＢ＝Ｎ｝ ｛ｉｎｓｔ ＳＭＡ＝Ｎ｝
も併せて保持する。
【００４７】
一方、レイアウトについても同様に、ＬＶＳ比較部３は、比較検証部３３（図１）におけるＬＶＳ比較検証時に、デバイスＬＭ１〜ＬＭ６をマージ処理し、入力をＬＡ、ＬＢ、ＬＣ、出力をＯＵＴとする、点線で囲まれた１つの機能ボックスとしてレイアウトネットリストを取り扱う。ファイル化部６（図１）は、以下のように表現されたこの機能ボックスの情報を受け取る。
｛ＩＮＳＴ ＳｅｒｉＣｈａｉｎ＃８＝Ｎ−−３ ｛ＰＩＮ ＧＮＤ＝ＳＤ＃０ ＯＵＴ＝ＳＤ＃１ ＬＡ＝Ｇ＃０ ＧＮＤ＝ＢＵＬＫ｝｝
そしてファイル化部４（図１）は、点線で囲まれたボックスを表す情報として、
も併せて保持する。さらに、並列接続された、ＬＭ１〜３の直列接続トランジスタ群と、ＬＭ４〜６の並列接続トランジスタ群とが１つにマージされ、ボックスを表す情報はさらに以下を含む。
比較検証部３３がＬＶＳによる比較・検証を行う際に、以下のように表現されたレイアウトネットリストが利用され、ファイル化部６（図１）は、この情報も併せて保持する。
｛ＩＮＳＴ ＰａｒａＣｈａｉｎ＃３７＝Ｎ｜｜２ ｛ＰＩＮ ＧＮＤ＝ＳＤ＃０ ＯＵＴ＝ＳＤ＃１ ＬＣ＝Ｇ＃０ ＬＢ＝Ｇ＃１ ＬＡ＝Ｇ＃２ ＧＮＤ＝ＢＵＬＫ｝｝
ファイル化部６（図１）は、上述したボックスの各々を特定する情報に基づいて、以下のように処理を行う。すなわち、周辺の接続関係の比較により、論理回路ネットの入力ＳＡが、レイアウトの入力ＬＡに、同様にＳＢがＬＢに、ＳＣはＬＣに対応すると判断する。このとき、論理回路のＳｅｒｉＣｈａｉｎ＃２と、レイアウトのＰａｒａＣｈａｉｎ＃３７ とは、ピンがすべて一致するため、ＳｅｒｉＣｈａｉｎ＃２＝＝ＰａｒａＣｈａｉｎ＃３７（一致）と判断できる。この時点で、以下の４つの情報が得られている。すなわちＳｅｒｉＣｈａｉｎ＃２＝＝ＰａｒａＣｈａｉｎ＃３７、および、ＳＡ＝＝ＬＡ， ＳＢ＝＝ＬＢ， ＳＣ＝＝ＬＣが得られている。
【００４８】
ファイル化部６（図１）は、上述の情報および各ネットリストに基づいて、論理回路ネットリストおよびレイアウトの各々について、ゲート配線名がＳＡ／ＬＡで、かつ、出力ＯＵＴから見て１つ目のデバイスに着目する。その結果、ファイル化部６（図１）は、論理回路ではＳＭＡのみが該当するが、レイアウトにはＬＭ１およびＬＭ４の２つが該当すると判断する。同様に、ファイル化部６（図１）は、ゲート配線名がＳＢ／ＬＢで、かつ、出力ＯＵＴから見て２つ目のデバイス、および、３つ目のデバイスに順に着目する。その結果、論理回路デバイスのＳＭＢに対してレイアウトのＬＭ２とＬＭ５が該当し、論理回路デバイスのＳＭＣに対してレイアウトのＬＭ３とＬＭ６が該当すると判断する。ファイル化部６（図１）は、以上の結果をクロスリファレンス情報ファイルに出力する。
【００４９】
図８は、ファイル化部６（図１）が出力したクロスリファレンス情報ファイルを示す図である。レイアウトの「ＬＭ１」および「ＬＭ４」には、「ＳＭＡ＠Ｍ１」および「ＳＭＡ＠Ｍ２」が対応付けられている。また、レイアウトの「ＬＭ２」および「ＬＭ５」には、「ＳＭＢ＠Ｍ１」および「ＳＭＢ＠Ｍ２」が対応付けられ、レイアウトの「ＬＭ３」および「ＬＭ６」には、「ＳＭＣ＠Ｍ１」および「ＳＭＣ＠Ｍ２」が対応付けられている。さらに、クロスリファレンス情報ファイルには、論理回路の中間配線とレイアウトの中間配線の対応関係も示されている。すなわち、出力ＯＵＴに近い側の論理回路の配線「ＳＮＥＴＡ」が、出力ＯＵＴに近い側のレイアウトの配線「ＬＮ＿１」と「ＬＮ＿３」に対応する。よって、「ＬＮ＿１」および「ＬＮ＿３」には、「ＳＮＥＴＡ＠１」および「ＳＮＥＴＡ＠２」が対応付けられている。同様に、論理回路の配線「ＳＮＥＴＢ」は、レイアウトの配線「ＬＮ＿２」と「ＬＮ＿４」に対応する。よって、「ＬＮ＿２」および「ＬＮ＿４」には、「ＳＮＥＴＢ＠１」および「ＳＮＥＴＢ＠２」対応付けられる。このようにして、ファイル化部６（図１）は、論理回路とレイアウト間の対応表を生成する。
【００５０】
ファイル化部６（図１）が生成したクロスリファレンス情報は、残りのファイル化部７を経てクロスリファレンス情報ファイル８に格納され、ネットリスト生成部９、または、解析部１１等における後の処理に使用される。例えば、ネットリスト生成部９、または、解析部１１において、図７に示す論理回路の配線「ＳＮＥＴＡ」に対応するレイアウトの配線名が必要な場合を考える。すると、ネットリスト生成部９等は、図８に示すクロスリファレンス情報ファイル中の「−−Ｃｏｒｒｅｓｐｏｎｄ−−」以下の「Ｎｅｔ ｎａｍｅ」を参照して、「ＳＮＥＴＡ」が付された配線を特定する。すなわち、論理回路の配線「ＳＮＥＴＡ」が、「ＬＮ＿１」および「ＬＮ＿３」という２つのレイアウト配線に対応しているという情報を引き出す。以上のようにして、「ＳＮＥＴＡ」に対応するレイアウトの配線名「ＬＮ＿１」および「ＬＮ＿３」が得られる。
【００５１】
次に、図９および図１０を参照して、論理等価デバイス・クロスリファレンス情報ファイル化部７（図１）の動作を説明する。
【００５２】
図９は、複数のデバイスがシリアル接続により構成された論理回路およびレイアウトの例を示す図である。論理回路の入力は、出力ＯＵＴに近い方からＳＡ，ＳＢ，ＳＣであるのに対して、レイアウトの入力は、出力ＯＵＴに近い方からＬＣ，ＬＡ，ＬＢである。よって、ＳＡとＬＡ、ＳＢとＬＢ、ＳＣとＬＣのように、同じ符号（Ａ，Ｂ，Ｃ）を対応させることはできない。
【００５３】
まず、このような論理回路とレイアウトが入力されたときに、ＬＶＳ比較部３は、比較検証部３３（図１）におけるＬＶＳ比較検証時に、論理回路の３つのデバイスＳＭＡ，ＳＭＢ，ＳＭＣをマージ処理し、入力をＳＡ、ＳＢ、ＳＣ、出力をＯＵＴとする、点線で囲まれた１つの機能ボックスとして論理回路ネットリストを取り扱う。このとき、ＬＶＳ比較部３は、入力ＳＡ，ＳＢ，ＳＣの並び順が、論理に無関係であると判断する。その理由は、下記表１に示すように、出力ＯＵＴは、ＳＡ，ＳＢ，ＳＣがすべて１のときに接地電位（ＧＮＤ）になり、その他の場合には、ＳＡ、ＳＢ、ＳＣの値によらず一定値（１．８Ｖ）になるからである。
【００５４】
【表１】
【００５５】
その結果、論理回路ネットリストは以下のように表現され、ファイル化部７（図１）は、この情報を受け取る。
｛ＩＮＳＴ ＳｅｒｉＣｈａｉｎ＃４＝Ｎ−−３｛ＰＩＮ ＧＮＤ＝ＳＤ＃０ ＯＵＴ＝ＳＤ＃１ ＳＣ＝Ｇ＃ｓ０ ＳＢ＝Ｇ＃ｓ１ ＳＣ＝Ｇ＃ｓ２ ＧＮＤ＝ＢＵＬＫ｝｝
ここで、「ＳＣ＝Ｇ＃ｓ０」、「ＳＣ＝Ｇ＃ｓ１」、「ＳＣ＝Ｇ＃ｓ２」における小文字「ｓ」は、互いに入れ替え可能（ｓｗａｐｐａｂｌｅ）であることを示す。より具体的には、ＳＣは、ＧＮＤから見て１つ目のゲートであるが、「Ｇ＃ｓ１」に対応する「ＳＢ」、または、「Ｇ＃ｓ２」に対応する「ＳＡ」と入れ替え可能である。
【００５６】
ファイル化部７（図１）はさらに、点線で囲まれた機能ボックスを表す情報として、
ＳｅｒｉＣｈａｉｎ＃４ ｛ｉｎｓｔ ＳＭＣ＝Ｎ｝ ｛ｉｎｓｔ ＳＭＢ＝Ｎ｝ ｛ｉｎｓｔ ＳＭＡ＝Ｎ｝
も併せて保持する。
【００５７】
レイアウトについても、論理回路と同様の理由により、入力ＬＡ、ＬＢ、ＬＣの並び順は論理に無関係である。よって、レイアウトネットリストは以下のように表現され、ファイル化部７（図１）は、この情報を受け取る。
｛ＩＮＳＴ ＳｅｒｉＣｈａｉｎ＃１４＝Ｎ−−３｛ＰＩＮ ＧＮＤ＝ＳＤ＃０ ＯＵＴ＝ＳＤ＃１ ＬＢ＝Ｇ＃ｓ０ ＬＡ＝Ｇ＃ｓ１ ＬＣ＝Ｇ＃ｓ２ ＧＮＤ＝ＢＵＬＫ｝｝
ファイル化部７（図１）はさらに、点線で囲まれた機能ボックスを表す情報として、
も併せて保持する。
【００５８】
ファイル化部７（図１）は、上述したボックスの各々を特定する情報に基づいて、以下のように処理を行う。すなわち、周辺の接続関係の比較により、論理回路ネットの入力ＳＡが、レイアウトの入力ＬＡに、同様にＳＢがＬＢに、ＳＣはＬＣに対応すると判断する。このとき、論理回路のＳｅｒｉＣｈａｉｎ＃４と、レイアウトのＳｅｒｉＣｈａｉｎ＃１４ とは、ピンがすべて一致するため、ＳｅｒｉＣｈａｉｎ＃４＝＝ＳｅｒｉＣｈａｉｎ＃１４（一致）と判断できる。この時点で、以下の４つの情報が得られている。すなわちＳｅｒｉＣｈａｉｎ＃４＝＝ＳｅｒｉＣｈａｉｎ＃１４、および、ＳＡ＝＝ＬＡ， ＳＢ＝＝ＬＢ， ＳＣ＝＝ＬＣが得られている。
【００５９】
ファイル化部７（図１）は、上述の情報および各ネットリストに基づいて、論理回路ネットリストおよびレイアウトの対応関係を記述したクロスリファレンス情報を生成する。
【００６０】
ファイル化部７（図１）は、２種類の基準に基づいてクロスリファレンス情報を生成する。すなわち、ゲート端子の接続位置による基準と、ソース端子またはドレイン端子の接続位置による基準である。
【００６１】
ゲート端子の接続位置による基準に基づく場合には、ファイル化部７（図１）は、図９におけるレイアウトデバイス「ＬＭ１」のゲート「ＬＣ」を、論理回路のゲート「ＳＣ」に対応させる。同様に、レイアウトのゲート「ＬＡ」を、論理回路のゲート「ＳＡ」に対応させ、レイアウトのゲート「ＬＢ」を、論理回路のゲート「ＳＢ」に対応させる。図１０は、ファイル化部７（図１）が出力したクロスリファレンス情報ファイルを示す図である。ゲート端子の接続位置による基準を用いて得られたクロスリファレンス情報は、「−−Ｇａｔｅ ｂａｓｅｄ Ｃｏｒｒｅｓｐｏｎｄ−−」に示されている。この基準によれば、レイアウトの「ＬＭ１」、「ＬＭ２」、「ＬＭ３」は、それぞれ論理回路の「ＳＭＣ」、「ＳＭＡ」、「ＳＭＢ」に対応付けられる。また、レイアウトの中間配線「ＬＮ＿１」、「ＬＮ＿２」は、論理回路の「ＳＮＥＴＡ」、「ＳＮＥＴＢ」に対応付けられる。
【００６２】
再び図９を参照して、ソース／ドレイン端子の接続位置による基準に基づく場合には、ファイル化部７（図１）は、レイアウトデバイス「ＬＭ１」のドレイン配線は「ＯＵＴ」であるから、論理回路では、ドレイン配線が「ＯＵＴ」である「ＳＭＡ」を、レイアウトの「ＬＭ１」に対応付ける。同様に、レイアウトの「ＬＭ３」を、論理回路の「ＳＭＣ」に対応させ、レイアウトの「ＬＭ２」を、論理回路の「ＳＭＢ」に対応させる。この結果、図１０の「−−Ｓ／Ｄ ｂａｓｅｄ Ｃｏｒｒｅｓｐｏｎｄ−−」以下には、この対応関係が示されている。この基準によれば、レイアウトの「ＬＡ」、「ＬＢ」、「ＬＣ」は、それぞれ論理回路の「ＳＡ」、「ＳＢ」、「ＳＣ」に対応付けられる。また、レイアウトの中間配線「ＬＮ＿１」、「ＬＮ＿２」は、論理回路の「ＳＮＥＴＡ」、「ＳＮＥＴＢ」に対応付けられる。また、レイアウトの中間配線「ＬＮ＿１」、「ＬＮ＿２」は、論理回路の「ＳＮＥＴＡ」、「ＳＮＥＴＢ」に対応付けられる。またファイル化部７（図１）は、入れ替えても論理が同じであるデバイスおよび配線の情報、すなわち、上述した「ＳＣ＝Ｇ＃ｓ０」、「ＳＣ＝Ｇ＃ｓ１」等、小文字の「ｓ」が付された端子およびデバイスを抽出し、「Ｓｗａｐｐａｂｌｅ」以下に追加する。
【００６３】
ファイル化部７（図１）が生成したクロスリファレンス情報は、クロスリファレンス情報ファイル８に格納され、ネットリスト生成部９、または、解析部１１等における後の処理に使用される。例えば、ネットリスト生成部９、または、解析部１１において、図９に示す論理回路のデバイス「ＳＭＢ」に対応するレイアウトのデバイス名が必要な場合を考える。ゲート端子の接続位置による基準でレイアウトのデバイス名を得たい場合には、ネットリスト生成部９等は、図１０に示すクロスリファレンス情報ファイル中の「−−Ｇａｔｅ ｂａｓｅｄ Ｃｏｒｒｅｓｐｏｎｄ−−」以下の「Ｄｅｖｉｃｅ ｎａｍｅ」を参照して、「ＬＭ３」を特定する。また、ソース／ドレイン端子の接続位置による基準でレイアウトのデバイス名を得たい場合には、ネットリスト生成部９等は、図１０に示すクロスリファレンス情報ファイル中の「−−Ｓ／Ｄ ｂａｓｅｄ Ｃｏｒｒｅｓｐｏｎｄ−−」から、「ＬＭ２」を特定する。以上のようにして、論理回路の各デバイスに対応するレイアウトのデバイス名が得られる。
【００６４】
以上説明したように、ファイル化部４〜７が生成するクロスリファレンス情報は、ブロック内部の素子、中間配線等の全ての要素に対して論理回路とレイアウトとの対応を特定できる。ネットリスト生成部９、解析部１１等は、レイアウトに寄生する素子情報を加味した論理回路の動作を検証・解析するバックアノテーション時に、これらのクロスリファレンス情報を参照することにより、より詳細な解析が可能であり、また、指定したパスのみの解析が可能になる。すなわち、ネットリスト生成部９、解析部１１等は、論理回路とレイアウトの配線名やデバイス名の対応を容易に認識でき、論理回路図面上の名称で配線名やデバイス名を指定できるようになる。よって、対応関係の認識効率を向上させ、かつ、認識ミスを削減できる。
【００６５】
なお、ファイル化部４および５（図１）の順序は、入れ替えることができる。ファイル化部６は、ファイル化部４および５の両方において処理できなかった場合に、その論理回路およびレイアウトのデータを受け取ればよい。
【００６６】
（実施の形態２）
実施の形態２では、実施の形態１の設計検証装置に、さらに別の構成要素を加えた設計検証装置を説明する。
【００６７】
図１１は、実施の形態２の設計検証装置２００の構成を示すブロック図である。設計検証装置２００は、設計検証装置１００（図１）に、さらにゲート端子基準検索／修正部１２を追加して構成されている。本実施の形態では、ゲート端子基準検索／修正部１２、および、これに関連する他の構成要素のみを説明する。直接的に関連しない構成要素の機能および動作は、実施の形態１の設計検証装置１００（図１）の構成要素と同じであるので、その説明は省略する。なお図１１では、ＬＶＳ比較部３に含まれる構成要素は記載していないが、図１に示すＬＶＳ比較部３の各構成要素を有する。
【００６８】
ゲート端子基準検索／修正部１２は、クロスリファレンス情報ファイル８を受け取り、トランジスタのゲート端子の接続関係に基づいて、論理回路とレイアウトの対応情報を検索・修正する。以下、図１２の（ａ）〜（ｃ）を参照して具体的に説明する。
【００６９】
図１２の（ａ）は、論理回路およびレイアウトを示す図である。図１２の（ｂ）は、論理等価デバイス・クロスリファレンス情報ファイル化部７（図１１）が、（ａ）の論理回路およびレイアウトから作成したクロスリファレンス情報ファイルを示す図である。ゲート端子基準検索／修正部１２（図１１）は、クロスリファレンス情報ファイルを受け取って、それに含まれている「−−Ｇａｔｅ ｂａｓｅｄ Ｃｏｒｒｅｓｐｏｎｄ−−」以下に記述されている対応表を検索する。また、ゲート端子基準検索／修正部１２は、ネットリスト生成部９からレイアウト寄生素子付きネットリストを受け取る。検索の結果に基づいて、ゲート端子基準検索／修正部１２は、受け取ったレイアウト寄生素子付きネットリストを修正して、デバイス名を、ＧＮＤ側からＳＭＢ，ＳＭＡ，ＳＭＣの順に並べ、ゲート配線名が、ＳＢ、ＳＡ，ＳＣの順に並べ、そして、中間配線名がＳＮＥＴＡ＠２，ＳＮＥＴＡ＠１の順になるように並べる。
【００７０】
さらに、例えば論理回路の中間配線「ＳＮＥＴＡ」が、寄生素子に関する抽出および出力指定配線となっている場合には、ゲート端子基準対応修正部１２は、さらに、クロスリファレンス情報ファイルの「−−Ｇａｔｅ ｂａｓｅｄ Ｃｏｒｒｅｓｐｏｎｄ−−」以下に記述されている対応表を検索する。そして、「ＳＮＥＴＡ」に対応するレイアウト配線「ＬＮ＿１」、「ＬＮ＿２」についてもレイアウト寄生素子情報を抽出する。そして、その寄生素子情報をレイアウト寄生素子付きネットリストに追加する。図１２の（ｃ）は、トランジスタのゲート端子を基準にした情報検索結果を示す。
【００７１】
以上により、本実施の形態によれば、トランジスタのゲート端子の接続関係を基準にして、論理回路との対応が自動かつ完全にとられたバックアノテーションが可能となる。
【００７２】
（実施の形態３）
実施の形態３は、実施の形態２の変形例を説明する。すなわち実施の形態３では、実施の形態２で説明したゲート端子基準検索／修正部１２（図１１）に代えて、ソースドレイン端子基準検索／修正部１３を設けた設計検証装置を説明する。
【００７３】
図１３は、実施の形態３の設計検証装置３００の構成を示すブロック図である。設計検証装置３００は、設計検証装置２００（図１１）のゲート端子基準検索／修正部１２を、ソースドレイン端子基準検索／修正部１３に変更して構成されている。本実施の形態では、ソースドレイン端子基準検索／修正部１３、および、これに関連する他の構成要素のみを説明する。実施の形態１および２でした他の構成要素の説明は、省略する。
【００７４】
ソースドレイン端子基準検索／修正部１３は、クロスリファレンス情報ファイル８を受け取り、トランジスタのソース／ドレイン端子の接続関係に基づいて、論理回路とレイアウトの対応情報を検索・修正する。以下、図１４の（ａ）〜（ｃ）を参照して具体的に説明する。
【００７５】
図１４の（ａ）は、論理回路およびレイアウトを示す図である。図１４の（ｂ）は、論理等価デバイス・クロスリファレンス情報ファイル化部７（図１１）が、（ａ）の論理回路およびレイアウトから作成したクロスリファレンス情報ファイルを示す図である。ソースドレイン端子基準検索／修正部１３（図１３）は、クロスリファレンス情報ファイルを受け取って、それに含まれている「−−Ｓ／Ｄ Ｂａｓｅｄ Ｃｏｒｒｅｓｐｏｎｄ−−」以下に記述されている対応表を検索する。また、ソースドレイン端子基準検索／修正部１３は、ネットリスト生成部９からレイアウト寄生素子付きネットリストを受け取る。検索の結果に基づいて、ソースドレイン端子基準検索／修正部１３は、受け取ったレイアウト寄生素子付きネットリストを修正して、デバイス名を、ＧＮＤ側からＳＭＣ，ＳＭＢ，ＳＭＡの順に並べ、ゲート配線名が、ＳＢ、ＳＡ，ＳＣの順に並べ、そして、中間配線名がＳＮＥＴＢ，ＳＮＥＴＡの順になるように並べる。
【００７６】
さらに、例えば論理回路の中間配線「ＳＮＥＴＡ」が、寄生素子に関する抽出および出力指定配線となっている場合には、ソースドレイン端子基準検索／修正部１３は、さらに、クロスリファレンス情報ファイルの「−− Ｓ／Ｄ Ｂａｓｅｄ Ｃｏｒｒｅｓｐｏｎｄ−−」以下に記述されている対応表を検索する。そして、「ＳＮＥＴＡ」に対応するレイアウト配線「ＬＮ＿１」、「ＬＮ＿２」についてもレイアウト寄生素子情報を抽出する。そして、その寄生素子情報をレイアウト寄生素子付きネットリストに追加する。
【００７７】
以上により、本実施の形態によれば、トランジスタのソース／ドレイン端子の接続関係を基準にして、論理回路との対応が自動かつ完全にとられたバックアノテーションが可能となる。図１４の（ｃ）は、トランジスタのソース／ドレイン端子を基準にした情報検索結果を示す。
【００７８】
なお、実施の形態２で説明したゲート端子基準検索／修正部１２（図１１）と、実施の形態３で説明したソースドレイン端子基準検索／修正部１３とを両方備えた設計検証装置を考えることもできる。ユーザは、必要に応じて、ゲート端子、または、ソース／ドレイン端子のいずれの接続関係を基準にしてバックアノテーションするかを決定できる。
【００７９】
（実施の形態４）
実施の形態４は、レイアウト設計完了前等にプレレイアウトシミュレーションを行う半導体設計検証装置を説明する。「プレレイアウトシミュレーション」とは、論理回路ネットリストを用いた、レイアウトから抽出した寄生素子情報を加味しない論理回路の動作検証をいう。以下、より詳しく説明する。
【００８０】
図１５は、実施の形態４の設計検証装置４００の構成を示すブロック図である。設計検証装置４００は、論理回路データ１と、レイアウトデータ２と、ＬＶＳ比較部３と、パラレルデバイス／シリアルデバイス／パラレルシリアルデバイス／論理等価デバイスのクロスリファレンス情報ファイル化部４〜７と、論理回路対レイアウトに関するクロスリファレンス情報ファイル８とを有する。これらの構成要素の機能および動作は、実施の形態１の設計検証装置１００（図１）の該当する構成要素と同じであるので、その説明は省略する。
【００８１】
設計検証装置４００はさらに、プレレイアウトシミュレーション部１４と、ノードリスト１５と、ノードリスト変換部１６と、変換後ノードリスト１７と、パス選択型ネットリスト生成部１８と、パス選択型ネットリスト１９と、パス選択型解析部２０とを有する。
【００８２】
以下、これらの機能および動作を説明する。まず、プレレイアウトシミュレーション部１４は、論理回路データ１を用いた回路の動作検証を実行する。ここで、プレレイアウトシミュレーションとは、論理回路に所定の電圧を印加したときの、各ノードの電位の変化についてのシミュレーションである。ノードリスト１５は、プレレイアウトシミュレーション部１４によるシミュレーションの結果、すなわち、各ノードについて、電位の変化の有無を示すノードリストを記述する。より詳しくは、ノードリスト１５は、ａｃｔｉｖｅノードリストおよびｉｎａｃｔｉｖｅノードリストから構成されている。このうち、ａｃｔｉｖｅノードリストには、プレレイアウトシミュレーション時に電位の変化したノード名が記述されている。ｉｎａｃｔｉｖｅノードリストには、プレレイアウトシミュレーション時に電位の変化しなかったノード名と電位とが記述されている。ノードリスト１５もまた、所定のデータベースとして記憶装置に記憶される。この記憶装置は、論理回路データ１およびレイアウトデータ２を記憶している記憶装置と同じであってもよい。
【００８３】
ノードリスト変換部１６は、クロスリファレンス情報ファイル８に基づいて、ノードリスト１５のｉｎａｃｔｉｖｅノードリストについて、記載されたノード名に対応するレイアウト側の全てのノード名と電位とを各リストに追加する。変換後ノードリスト１７は、ノードリスト変換部１６から出力された、変換後のａｃｔｉｖｅノードリストおよび変換後のｉｎａｃｔｉｖｅノードリストを含む。
【００８４】
パス選択型ネットリスト生成部１８は、ＬＶＳ比較部３から出力された比較結果、および、変換後ノードリスト１７を用いて、シミュレーション時に動作する部分回路に対応するレイアウトの寄生素子情報のみを抽出する。さらに生成部１８は、シミュレーションに必要な部分回路に対してのみ、対応するレイアウトの寄生素子情報のみを付加し、レイアウトネットリストを生成する。このレイアウトネットリストを、パス選択型レイアウト寄生素子付きネットリスト１９と称する。パス選択型解析部２０は、変換後ノードリスト１７のｉｎａｃｔｉｖｅノードリスト、および、パス選択型ネットリスト１９に基づいて、論理回路の動作を検証・解析する。
【００８５】
以上のように、プレレイアウトシミュレーションにより、電位が変化したノードの情報、および電位の変化しなかったノードの情報を得て、パス選択型ネットリスト生成部がその情報を参照することにより、半導体設計検証装置は、シミュレーション時に動作する部分回路に対応するレイアウト寄生素子の情報のみを考慮できる。
【００８６】
次に、図１６の（ａ）〜（ｄ）を参照して、設計検証装置４００の主要な動作を説明する。図１６の（ａ）は、論理回路およびレイアウトを示す図である。図から明らかなように、複数のデバイスがパラレル接続、および、シリアル接続されている。図１６の（ｂ）は、パラレルシリアルデバイス・クロスリファレンス情報ファイル化部６（図１５）が（ａ）の論理回路およびレイアウトに基づいて生成したクロスリファレンス情報ファイルである。すなわち、クロスリファレンス情報ファイル８（図１５）は既に生成されているとする。図１６の（ｃ）は、ａｃｔｉｖｅノードリストおよびｉｎａｃｔｉｖｅノードリストの例である。図１６の（ｄ）は、変換後のａｃｔｉｖｅノードリストおよび変換後のｉｎａｃｔｉｖｅノードリストの例である。
【００８７】
まずノードリスト変換部１６は、クロスリファレンス情報ファイル（図１６の（ｂ））内に、ａｃｔｉｖｅノードリスト（図１６の（ｃ））に記載されている配線名’ＳＮＥＴＡ’が存在するか否かを検索する。そして、配線名’ＳＮＥＴＡ’が存在することを知ると、ノードリスト変換部１６は、対応しているレイアウト配線名’ＬＮ＿１’’ＬＮ＿３’を既に存在するａｃｔｉｖｅノードリストに追加して出力する。この出力結果が、変換後のａｃｔｉｖｅノードリスト（図１６の（ｄ））である。
【００８８】
次に、ノードリスト変換部１６は、クロスリファレンス情報ファイル（図１６の（ｂ））内に、ｉｎａｃｔｉｖｅノードリスト（図１６の（ｃ））に記載されている配線名’ＳＮＥＴＢ’が存在するか否かを検索する。そして、配線名’ＳＮＥＴＢ’が存在することを知ると、ノードリスト変換部１６は、対応しているレイアウト配線名’ＬＮ＿２’’ＬＮ＿４’を既に存在するｉｎａｃｔｉｖｅノードリストに追加して出力する。ｉｎａｃｔｉｖｅノードリストでは、’ＳＮＥＴＢ’の定電位定義は０Ｖである。追加出力されたレイアウト配線名’ＬＮ＿２’’ＬＮ＿４’の定電位定義は、’ＳＮＥＴＢ’と同じ０Ｖに設定する。
【００８９】
パス選択型ネットリスト生成部１８は、変換後のａｃｔｉｖｅノードリスト（図１６の（ｄ））を参照して、配線名’ＳＮＥＴＡ’’ＬＮ＿１’’ＬＮ＿３’についてレイアウトの寄生素子情報を抽出し、配線名’ＳＮＥＴＡ’’ＬＮ＿１’’ＬＮ＿３’についてのレイアウト寄生素子情報付きネットリストを出力する。パス選択型解析部２０（図１５）は、変換後のｉｎａｃｔｉｖｅノードリスト（図１６の（ｄ））を参照して、配線’ＳＮＥＴＢ’’ＬＮ＿２’’ＬＮ＿４’の電位を０Ｖに設定する。
【００９０】
従来の装置では、パラレルおよびシリアルの複合型マージデバイス群のレイアウト中間ノードなどに、ａｃｔｉｖｅノードでもｉｎａｃｔｉｖｅノードでもない電位不定のノードが存在したが、本実施の形態の設計検証装置によれば、ａｃｔｉｖｅノードｉｎａｃｔｉｖｅノードを自動で、かつ、漏れなく指定したパス選択型バックアノテーションが可能になる。
【００９１】
（実施の形態５）
実施の形態５は、論理回路ベースのレイアウト寄生素子情報付きネットリストを生成する半導体設計検証装置を説明する。
【００９２】
図１７は、実施の形態５の設計検証装置５００の構成を示すブロック図である。設計検証装置５００は、論理回路データ１と、レイアウトデータ２と、ＬＶＳ比較部３と、パラレルデバイス／シリアルデバイス／パラレルシリアルデバイス／論理等価デバイスのクロスリファレンス情報ファイル化部４〜７と、論理回路対レイアウトに関するクロスリファレンス情報ファイル８と、プレレイアウトシミュレーション部１４と、ノードリスト１５と、パス選択型解析部２０とを有する。これらの構成要素の機能および動作は、実施の形態１および４の設計検証装置の該当する構成要素と同じであるので、その説明は省略する。
【００９３】
設計検証装置５００はさらに、パス選択型ネットリスト生成部１８と、パス選択型解析部２０と、論理回路基準検索／修正部２１と、論理回路ベースのパス選択型ネットリスト２２とを有する。パス選択型ネットリスト生成部１８は、ＬＶＳ比較部３から出力された比較結果、および、ノードリスト１５を用いて、シミュレーション時に動作する部分回路に対応するレイアウトの寄生素子情報のみを抽出する。論理回路基準検索／修正部２１は、パス選択型ネットリスト生成部１８の出力に基づいて、クロスリファレンス情報ファイル８から、論理回路を基準として論理回路とレイアウトとの対応情報を検索し、修正する。パス選択型ネットリスト２２は、基準検索／修正部２１で生成される、シミュレーション時に動作する部分回路に対応するレイアウトの寄生素子情報が付加されたネットリストを生成する。このネットリストは、論理回路とデバイス数、デバイス／配線名、接続関係すべてが全く一致している、論理回路ベースのパス選択型寄生素子付きネットリストである。パス選択型解析部２０は、パス選択型ネットリスト２２と、ノードリスト１５とに基づいて、論理回路の動作を検証・解析する。
【００９４】
次に、図１８の（ａ）〜（ｄ）を参照して、設計検証装置５００の主要な動作を説明する。図１８の（ａ）〜（ｃ）は、複数のデバイスがパラレル接続、および、シリアル接続されており、図１６の（ａ）〜（ｃ）と同じ例を用いている。図１８の（ａ）に示す論理回路およびレイアウトが与えられると、パラレルシリアルデバイス・クロスリファレンス情報ファイル化部６（図１７）は、図１８の（ｂ）に示すクロスリファレンス情報ファイルを生成する。一方、プレレイアウトシミュレーション部１４は、図１６の（ｃ）に示すノードリスト１５を生成する。
【００９５】
図１８の（ｄ）は、論理回路を基準にした検索結果を示す。この検索は、以下のように行われる。まず、パス選択型ネットリスト生成部１８は、ａｃｔｉｖｅノードリスト１５に記載されている、配線名’ＳＮＥＴＡ’についてレイアウト寄生素子情報を抽出し、配線名’ＳＮＥＴＡ’についてのレイアウト寄生素子情報付きネットリストを生成する。次に論理回路基準検索／修正部２１は、クロスリファレンス情報ファイル（ｂ）の’−−Ｃｏｒｒｅｓｐｏｎｄ−−’以下に記述されている対応表を参照し、レイアウトデバイス’ＬＭ１’および’ＬＭ４’に関する情報を論理回路デバイス’ＳＭＡ’に返し、同様にレイアウトデバイス’ＬＭ２’、’ＬＭ５’に関する情報を論理回路デバイス’ＳＭＢ’に返し、またレイアウトデバイス’ＬＭ３’、’ＬＭ６’に関する情報を論理回路デバイス’ＳＭＣ’に返す。
【００９６】
一方、レイアウト配線については、配線名’ＬＮ＿１’、’ＬＮ＿３’についても寄生素子情報を抽出する。これは、寄生素子抽出対象配線’ＳＮＥＴＡ’が、’ＬＮ＿１’、’ＬＮ＿３’に対応づけられているからである。よって、’ＬＮ＿１’、’ＬＮ＿３’に関する情報を論理回路配線’ＳＮＥＴＡ’に返す。それに対して、’ＬＮ＿２’、’ＬＮ＿４’に対応する論理回路配線’ＳＮＥＴＢ’は、寄生素子抽出対象配線ではないため、レイアウト配線’ＬＮ＿２’、’ＬＮ＿４’ については寄生素子情報を抽出せず、論理回路配線’ＳＮＥＴＢ’に返すことにより、レイアウト寄生素子情報付きの論理回路ベースのネットリストを生成する。
【００９７】
以上により、本実施の形態によれば、論理回路ベースのレイアウト寄生素子情報付きネットリストを用いて、プレレイアウトシミュレーションで出力されるａｃｔｉｖｅノードリスト、ｉｎａｃｔｉｖｅノードリスト等をそのまま利用して、パス選択型バックアノテーションを行うことができる。
【００９８】
（実施の形態６）
実施の形態６は、電源／ＧＮＤライン解析バックアノテーションについて、論理回路ネットリストと電源／ＧＮＤレイアウト寄生素子情報付きネットリストを組み合わせる半導体設計検証装置を説明する。
【００９９】
図１９は、実施の形態６の設計検証装置６００の構成を示すブロック図である。設計検証装置６００は、論理回路データ１と、レイアウトデータ２と、ＬＶＳ比較部３と、パラレルデバイス／シリアルデバイス／パラレルシリアルデバイス／論理等価デバイスのクロスリファレンス情報ファイル化部４〜７と、論理回路対レイアウトに関するクロスリファレンス情報ファイル８とを有する。これらの構成要素の機能および動作は、実施の形態１の設計検証装置の該当する構成要素と同じであるので、その説明は省略する。
【０１００】
設計検証装置６００はさらに、論理回路ネットリスト２３と、情報検索部２４と、電源／ＧＮＤネットリスト生成部２５と、電源／ＧＮＤレイアウト寄生素子付きネットリスト２６と、電源／ＧＮＤ解析部２７とを有する。論理回路ネットリスト２３は、論理回路データ１より抽出されるデータである。これまでの説明では、論理回路データ１は論理回路ネットリストを例に説明していたため、本実施の形態でも特に異なることはない。しかし、本実施の形態では、論理回路ネットリストを積極的に利用することを明確にする意味で、論理回路ネットリスト２３を記載している。情報検索部２４は、クロスリファレンス情報ファイル８を用いて、電源／ＧＮＤラインの寄生素子情報付きネットリストと、内部回路情報としての論理回路ネットリストとを組み合わせ、論理回路とレイアウトの対応情報を検索する。電源／ＧＮＤネットリスト生成部２５は、ＬＶＳ比較部３から出力されたＬＶＳ比較結果、および、情報検索部２４の検索結果に基づいて、電源／ＧＮＤラインの寄生素子情報を抽出し、電源／ＧＮＤライン寄生素子情報付きネットリスト２６を生成する。電源／ＧＮＤ解析部２７は、内部回路情報としての論理回路ネットリスト２３と、ネットリスト２６とを組み合わせて、論理回路の動作を検証・解析する。
【０１０１】
次に、図２０の（ａ）〜（ｃ）を参照して、設計検証装置６００の主要な動作を説明する。図２０の（ａ）は、論理回路およびレイアウトを示す図である。図では、複数のデバイスがパラレル接続されていることが理解される。図２０の（ｂ）は、パラレルデバイス・クロスリファレンス情報ファイル化部４（図１９）が、（ａ）の論理回路およびレイアウトに基づいて生成したクロスリファレンス情報ファイルである。図２０の（ｃ）は、情報検索部２４（図１９）による検索結果を示す図である。
【０１０２】
情報検索部２４は、クロスリファレンス情報ファイル（ｂ）を検索して、’−−Ｃｏｒｒｅｓｐｏｎｄ−−’の内容から、レイアウトデバイス’ＬＭ１’は、’ＳＭＡ＠１’に対応していること、および、’−−Ｍｅｒｇｅ Ｄｅｖｉｃｅ−−’の内容から、論理回路の３デバイス’ＳＭＡ’’ＳＭＢ’’ＳＭＣ’がマージされて’ＳＭＡ’という代表名が付されていることを認識する。この結果、情報検索部２４は、レイアウトデバイス’ＬＭ１’に、’ＳＭＡ＿ＳＭＢ＿ＳＭＣ＠１’という名称が割り振る。同様に、’ＬＭ２’には’ＳＭＡ＿ＳＭＢ＿ＳＭＣ＠２’というデバイス名を割り振る。そして、電源／ＧＮＤネットリスト生成部２５は、レイアウトデバイス’ＬＭ１’に対しては、’ＳＭＡ＿ＳＭＢ＿ＳＭＣ＠１’というデバイス名で、レイアウトデバイス’ＬＭ２’に対しては、’ＳＭＡ＿ＳＭＢ＿ＳＭＣ＠２’というデバイス名で、電源／ＧＮＤレイアウト寄生素子付きネットリスト２６を出力する。
【０１０３】
続いて、電源／ＧＮＤ解析部２７（図１９）は、電源／ＧＮＤレイアウト寄生素子付きネットリスト２６に含まれているデバイス名’ＳＭＡ＿ＳＭＢ＿ＳＭＣ＠１’および’ＳＭＡ＿ＳＭＢ＿ＳＭＣ＠２’に基づいて、論理回路の３つのパラレルデバイスがレイアウトの２つのパラレルデバイスに対応していることを確認する。そして、電源／ＧＮＤ解析部２７は、論理回路ネットリスト２３のデバイス’ＳＭＡ’’ＳＭＢ’および’ＳＭＣ’から供給される電源の和を、電源／ＧＮＤレイアウトの寄生素子付きネットリスト２６の２つのソース端子（’ＳＭＡ＿ＳＭＢ＿ＳＭＣ＠１’および’ＳＭＡ＿ＳＭＢ＿ＳＭＣ＠２’の各ソース端子）に割り振る。
【０１０４】
従来の装置では、論理回路とレイアウトで素子の数が異なる場合などの場合に、電源／ＧＮＤラインと内部回路の繋ぎの箇所で不一致が生じていたが、本実施の形態の設計検証装置によれば、いかなる場合においても電源／ＧＮＤラインと内部回路の繋ぎの箇所が完全に一致した、精度のよい電源／ＧＮＤラインバックアノテーションが可能になる。
【０１０５】
【発明の効果】
設計検証装置のクロスリファレンス情報ファイル化部が、論理回路における複数の素子およびその配線、および、レイアウトパターンにおける複数の素子およびその配線の対応関係を規定したクロスリファレンス情報を生成するので、素子、中間配線等の全ての要素に対して論理回路とレイアウトとの対応を特定できる。これにより、レイアウトに寄生する素子情報を加味した論理回路の動作を検証・解析するバックアノテーション時に、これらのクロスリファレンス情報を参照することにより、より詳細な解析が可能であり、また、指定したパスのみの解析が可能になる。すなわち、論理回路とレイアウトの配線名やデバイス名の対応を容易に認識でき、論理回路図面上の名称で配線名やデバイス名を指定できるようになる。よって、バックアノテーションにおいて、対応関係の認識効率を向上させ、かつ、認識ミスを削減できる。
【０１０６】
例えば、クロスリファレンス情報ファイル化部は、パラレル接続／シリアル接続／パラレル接続とシリアル接続との混在する論理回路のクロスリファレンス情報を生成する。または、クロスリファレンス情報ファイル化部は、論理等価と判断された素子群が交換可能であることを示すクロスリファレンス情報を生成する。
【０１０７】
検索部は、トランジスタのゲート端子の接続関係を基準として、または、ソース端子およびドレイン端子の接続関係を基準として、論理回路の素子・配線と、レイアウトパターンの素子・配線との対応を検索する。これにより、特に論理回路に互いに入れ替えても論理等価である素子が存在する場合に、基準を適宜変更して、論理回路とレイアウトパターンとの対応を検索できる。
【０１０８】
論理回路に所定の電圧を印加したときの電位の変化をシミュレーションして、レイアウトデータを参照することにより、電位の変化のなかった論理回路のノードと、それに対応するレイアウトパターンのノードとを記載したノードリストを生成できる。これにより、電位の変化のなかったノードを漏れなく指定したパス選択型バックアノテーションが可能になる。
【０１０９】
また、電位の変化のあった論理回路のノードと、それに対応するレイアウトパターンのノードとを記載したノードリストを生成することにより、電位の変化のあったノードをも漏れなく指定したパス選択型バックアノテーションが可能になる。
【０１１０】
ネットリスト生成部は、電位が変化したノードの情報、および電位の変化しなかったノードの情報を得て、寄生素子に関する情報をレイアウトパターン内の素子および配線の情報に付加したレイアウトネットリストを生成する。これにより、シミュレーション時に動作する部分回路に対応するレイアウト寄生素子の情報のみを考慮できる。
【０１１１】
同様に、ネットリスト生成部は、電源から接地に至る配線レイアウトに対応するレイアウトパターンの寄生素子に関する情報を抽出して、寄生素子に関する情報を、レイアウトパターン内の素子および配線の情報に付加したレイアウトネットリストを生成する。これにより、電源から接地に至る配線レイアウトに対応するレイアウト寄生素子の情報のみを考慮できる。
【図面の簡単な説明】
【図１】実施の形態１の設計検証装置の構成を示すブロック図である。
【図２】論理回路データ、レイアウトデータおよびＬＶＳ比較部のより具体的な例を示す図である。
【図３】複数のデバイスがパラレル接続により構成された論理回路およびレイアウトの例を示す図である。
【図４】パラレルデバイス・クロスリファレンス情報ファイル化部が出力したクロスリファレンス情報ファイルを示す図である。
【図５】複数のデバイスがシリアル接続により構成された論理回路およびレイアウトの例を示す図である。
【図６】シリアルデバイス・クロスリファレンス情報ファイル化部が出力したクロスリファレンス情報ファイルを示す図である。
【図７】複数のデバイスがパラレル接続、および、シリアル接続により構成された論理回路およびレイアウトの例を示す図である。
【図８】パラレルシリアルデバイス・クロスリファレンス情報ファイル化部が出力したクロスリファレンス情報ファイルを示す図である。
【図９】複数のデバイスがシリアル接続により構成された論理回路およびレイアウトの例を示す図である。
【図１０】論理等価デバイス・クロスリファレンス情報ファイル化部が出力したクロスリファレンス情報ファイルを示す図である。
【図１１】実施の形態２の設計検証装置の構成を示すブロック図である。
【図１２】（ａ）は、論理回路およびレイアウトを示す図である。（ｂ）は、論理等価デバイス・クロスリファレンス情報ファイル化部が、（ａ）の論理回路およびレイアウトから作成したクロスリファレンス情報ファイルを示す図である。（ｃ）は、トランジスタのゲート端子を基準にした情報検索結果を示す。
【図１３】実施の形態３の設計検証装置の構成を示すブロック図である。
【図１４】（ａ）は、論理回路およびレイアウトを示す図である。（ｂ）は、論理等価デバイス・クロスリファレンス情報ファイル化部が、（ａ）の論理回路およびレイアウトから作成したクロスリファレンス情報ファイルを示す図である。（ｃ）は、トランジスタのソース／ドレイン端子を基準にした情報検索結果を示す。
【図１５】実施の形態４の設計検証装置の構成を示すブロック図である。
【図１６】（ａ）は、論理回路およびレイアウトを示す図である。（ｂ）は、パラレルシリアルデバイス・クロスリファレンス情報ファイル化部が（ａ）の論理回路およびレイアウトに基づいて生成したクロスリファレンス情報ファイルである。（ｃ）は、ａｃｔｉｖｅノードリストおよびｉｎａｃｔｉｖｅノードリストの例である。（ｄ）は、変換後のａｃｔｉｖｅノードリストおよび変換後のｉｎａｃｔｉｖｅノードリストの例である。
【図１７】実施の形態５の設計検証装置の構成を示すブロック図である。
【図１８】（ａ）は、論理回路およびレイアウトを示す図である。（ｂ）は、パラレルシリアルデバイス・クロスリファレンス情報ファイル化部が（ａ）の論理回路およびレイアウトに基づいて生成したクロスリファレンス情報ファイルである。（ｃ）は、ａｃｔｉｖｅノードリストおよびｉｎａｃｔｉｖｅノードリストの例である。（ｄ）は、論理回路を基準にした検索結果を示す図である。
【図１９】実施の形態６の設計検証装置の構成を示すブロック図である。
【図２０】（ａ）は、論理回路およびレイアウトを示す図である。（ｂ）は、パラレルデバイス・クロスリファレンス情報ファイル化部が、（ａ）の論理回路およびレイアウトに基づいて生成したクロスリファレンス情報ファイルである。（ｃ）は、情報検索部による検索結果を示す図である。
【図２１】従来の半導体設計検証装置の構成を示すブロック図である。
【図２２】パス選択型バックアノテーションのための半導体設計検証装置の構成を示すブロック図である。
【図２３】電源／ＧＮＤラインバックアノテーションのための半導体設計検証装置の構成を示すブロック図である。
【図２４】適切なバックアノテーションが行えない場合の例を示す論理回路図である。
【符号の説明】
１ 論理回路データ、 ２ レイアウトデータ、 ３ ＬＶＳ比較部、 ４ パラレルデバイス・クロスリファレンス情報ファイル化部、 ５ シリアルデバイス・クロスリファレンス情報ファイル化部、 ６ パラレルシリアルデバイス・クロスリファレンス情報ファイル化部、 ７ 論理等価デバイス・クロスリファレンス情報ファイル化部、 ８ 論理回路対レイアウト・クロスリファレンス情報ファイル、 ９ ネットリスト生成部、 １０ レイアウト寄生素子付きネットリスト、 １１ 解析部、 ３１ ＬＶＳルール、 ３２ 要素認識部、 ３３ 比較検証部、 １００ 設計検証装置
【発明の属する技術分野】
本発明は、半導体集積回路のコンピュータ支援設計に有用な、論理回路の動作を検証する装置に関する。より具体的には、本発明は、論理回路に対応するマスクレイアウトパターンデータを用いて、当該パターンの配線間に潜在的に存在する寄生素子の情報を抽出し、抽出した寄生素子情報を加味した上で論理回路の動作を検証する半導体設計検証装置に関する。
【０００２】
【従来の技術】
図２１〜図２３は、バックアノテーションのための、従来の半導体設計検証装置の構成を示すブロック図である。バックアノテーションとは、実装設計で決定されたロケーション、実ピン名、または追加、削除された部品の情報を、論理回路図に反映させる処理をいう。部品のレイアウトが完了すると、実際の配線長を使って回路の遅延を見積ることができる。よって、レイアウトから抽出された遅延情報をゲートレベル・シミュレーションに反映させると、回路の正確な動作速度を判定できる。バックアノテーションは、所望の速度仕様を満足するような半導体装置を製作するために必要である。
【０００３】
図２１を参照して、従来の半導体設計検証装置は、論理・回路設計データを格納したデータベース１と、マスクレイアウトパターンデータを格納したデータベース２と、ＬＶＳ比較部３と、ネットリスト生成部９と、レイアウト寄生素子付きネットリスト１０と、解析部１１とを有する。ＬＶＳ比較部３は、レイアウトデータ２に基づいて認識された配線およびデバイスの接続関係と、論理回路データ１に基づいて認識された接続関係との対応関係を比較検証する。これを、ＬＶＳ（Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ）比較と称する。ネットリスト生成部９は、比較結果に基づいて、レイアウトに寄生する素子情報を抽出し、レイアウト寄生素子付きのネットリスト１０を生成する。解析部１１は、レイアウト寄生素子付きネットリスト１０を用いて、レイアウトに寄生する素子情報を加味した論理回路の動作を検証・解析する。
【０００４】
次に、図２２は、パス選択型バックアノテーションのための半導体設計検証装置の構成を示すブロック図である。パス選択型バックアノテーションとは、レイアウト設計完了前などに実施するバックアノテーションであり、論理回路ネットリストを用いた、レイアウトから抽出した寄生素子情報を加味しない回路シミュレーションの結果に基づいて、シミュレーションに必要な部分回路に対応するレイアウト寄生素子情報のみを加味するバックアノテーションである。そのため、この半導体設計検証装置は、寄生素子情報を加味しない、論理回路データ１を用いた回路の動作検証を実行するプレレイアウトシミュレーション部１４と、その結果を記述したノードリスト１５とを新たに有する。また、半導体設計検証装置は、図２１のネットリスト生成部９、レイアウト寄生素子付きネットリスト１０、解析部１１に代えて、パス選択型ネットリスト生成部１８と、パス選択型ネットリスト１９と、パス選択型解析部２０とを有する。
【０００５】
図２３は、電源／ＧＮＤラインバックアノテーションのための半導体設計検証装置の構成を示すブロック図である。電源／ＧＮＤラインバックアノテーションとは、電源／ＧＮＤラインのレイアウト寄生素子情報のみを加味し、内部回路情報としては論理回路ベースのネットリストを用いるバックアノテーションである。この半導体設計検証装置は、図２１のネットリスト生成部９、レイアウト寄生素子付きネットリスト１０、解析部１１に代えて、電源／ＧＮＤネットリスト生成部２９と、電源／ＧＮＤレイアウト寄生素子付きネットリスト２６と、電源／ＧＮＤ解析部２７とを有する。
【０００６】
【発明が解決しようとする課題】
従来の半導体設計検証装置は、バックアノテーションのための前処理を行っていたにもかかわらず、バックアノテーションが適切に行えないことがあった。例えば、従来の半導体設計検証装置がＬＶＳ比較を行い、論理回路とレイアウトとが論理等価と認識した場合、または、マージ処理されたデバイス群に含まれるデバイスおよびその数が、論理回路とレイアウトとで１対１に対応しない場合には、レイアウトのデバイスや配線が、対応する論理回路上でデバイス名や配線名の情報を持たないことがあった。このため、レイアウトベースの寄生素子情報付きネットリストを用いたバックアノテーション（図２２）では、論理回路図から検索された波形入力／波形表示点、または、ブロック入出力点を指定できず、レイアウトデータ上での対応ポイントを探し出すのに手間取っていた。さらに、対応ポイントを誤って指定してしまう危険性もあった。
【０００７】
図２４を参照して、この問題をより具体的に説明する。図２４は、適切なバックアノテーションが行えない場合の例を示す論理回路図である。タイミングエラー発生等により、図２４の「×」で示すマークポイントの解析を行う場合を考える。例えば、矢印で示す２点については、”ＸＩＢＵＦ｜ＸＩＷ＜２＞｜ＸＩ２２｜ＭＩ４０：ＧＡＴＥ”、および、”ＸＩＢＵＦ｜ＸＩＷ＜２＞｜ＸＩ２２｜ＭＩ４０：ＤＲＡＩＮ”という名前が論理回路図から検索される。一方、レイアウトから抽出した寄生素子情報付きネットリストでは、構成素子の情報が、”ＮＯＤＥ１１１：ＧＡＴＥ”、”ＮＯＤＥ１１１： ＤＲＡＩＮ ”のような配線名で出力されている場合がある。これでは、”ＮＯＤＥ１１１”がどのノードを表すのか、また、複数存在する”ＧＡＴＥ”のうち、どれが対応する”ＧＡＴＥ”であるかを判断できない。すなわち、ネットリスト上の対応ポイントを探すことができない。
【０００８】
また、電源／ＧＮＤラインバックアノテーション（図２３）においても、論理回路ベースの内部回路ネットリストと、レイアウトベースの寄生素子情報付き電源／ＧＮＤネットリストとの繋ぎの部分で不一致箇所が生じることがある。これでは、電圧降下およびエレクトロマイグレーションが発生する危険箇所を見落とす可能性がある。
【０００９】
本発明の目的は、論理回路とレイアウトとの比較時（ＬＶＳ比較時）に、スワップ情報を含むクロスリファレンス情報を生成し、最適な論理回路とレイアウトの対応に関する情報の検索・利用を容易にすることである。
【００１０】
【課題を解決するための手段】
本発明による設計検証装置は、論理回路の素子および該素子間の配線に関する論理回路データ、および、該論理回路のレイアウトパターンに関するレイアウトデータを記憶した記憶部と、前記レイアウトデータに基づいて、素子の接続関係を認識する要素認識部と、前記論理回路データに基づく論理回路の接続関係と、要素認識部が認識したレイアウトの接続関係との対応を比較検証する比較検証部を備えている。比較検証部は、前記論理回路データに基づいて、前記論理回路の複数の素子を第１の機能ユニットとしてマージし、要素認識部が認識した前記接続関係に基づいて、前記論理回路の複数の素子を第２の機能ユニットとしてマージし、前記第１の機能ユニットにおけるマージされた複数の素子の第１の接続関係と、前記第２の機能ユニットにおけるマージされた複数の素子の第２の接続関係との対応を比較検証する。設計検証装置は、さらに前記論理回路の接続関係に応じて、前記第１の機能ユニットにおける前記複数の素子およびその配線、および、前記第２の機能ユニットにおける前記複数の素子およびその配線の対応関係を規定したクロスリファレンス情報を生成するクロスリファレンス情報ファイル化部を備えている。これにより上記目的が達成される。
【００１１】
クロスリファレンス情報ファイル化部は、パラレル接続された前記論理回路のクロスリファレンス情報を生成してもよい。
【００１２】
クロスリファレンス情報ファイル化部は、シリアル接続された前記論理回路のクロスリファレンス情報を生成してもよい。
【００１３】
クロスリファレンス情報ファイル化部は、パラレル接続とシリアル接続とが混在する前記論理回路のクロスリファレンス情報を生成してもよい。
【００１４】
比較検証部は、前記論理回路が、複数の素子を互いに入れ替えても論理等価であるか否かをさらに判断し、論理等価である場合には、クロスリファレンス情報ファイル化部は、論理等価と判断された素子群が交換可能であることを示すクロスリファレンス情報を生成してもよい。
【００１５】
設計検証装置は、クロスリファレンス情報ファイル化部が生成した前記クロスリファレンス情報に基づいて、前記論理回路の素子または配線と、前記レイアウトパターンの素子または配線との対応を検索する検索部をさらに備えている。素子が、ゲート端子、ソース端子、およびドレイン端子を含むトランジスタである場合に、検索部は、該トランジスタのゲート端子の接続関係を基準として、前記対応を検してもよい。
【００１６】
設計検証装置は、クロスリファレンス情報ファイル化部が生成した前記クロスリファレンス情報に基づいて、前記論理回路の素子または配線と、前記レイアウトパターンの素子または配線との対応を検索する検索部をさらに備えている。素子が、ゲート端子、ソース端子、およびドレイン端子を含むトランジスタである場合に、該検索部は、該トランジスタのソース端子およびドレイン端子の接続関係を基準として、前記対応を検索してもよい。
【００１７】
設計検証装置は、記憶部に記憶された前記論理回路データに基づいて、前記論理回路に所定の電圧を印加したときの各ノードの電位の変化をシミュレーションするシミュレーション部を備えていてもよい。シミュレーション部は、シミュレーションの結果得られた、電位の変化が無かった前記論理回路のノードを特定する第１のノードリストを生成する。また設計検証装置は、シミュレーション部が生成した前記第１のノードリスト、および、記憶部に記憶された前記レイアウトデータに基づいて、前記論理回路の電位の変化がなかったノードに対応する前記レイアウトパターンのノードを特定し、前記第１のノードリストを、特定された前記レイアウトパターンのノードをさらに追加した第２のノードリストに変換するノードリスト変換部をさらに備えていてもよい。
【００１８】
シミュレーション部は、シミュレーションの結果得られた、電位の変化があった前記論理回路のノードを特定する第３のノードリストを生成してもよい。ノードリスト変換部は、シミュレーション部が生成した前記第３のノードリスト、および、記憶部に記憶された前記レイアウトデータに基づいて、前記論理回路の電位の変化があったノードに対応する前記レイアウトパターンのノードを特定し、前記第３のノードリストを、特定された前記レイアウトパターンのノードをさらに追加した第４のノードリストに変換してもよい。
【００１９】
設計検証装置は、比較検証部による比較検証の結果、および、前記第４のノードリストに基づいて、論理回路の一部分である部分回路に対応するレイアウトパターンの寄生素子に関する情報を抽出して、該寄生素子に関する情報を、レイアウトパターン内の素子および配線の情報に付加したレイアウトネットリストを生成するネットリスト生成部をさらに備えていてもよい。
【００２０】
前記論理回路データは、論理回路内の素子および配線に関する情報を記述した論理回路ネットリストである。設計検証装置は、クロスリファレンス情報ファイル化部が生成した前記クロスリファレンス情報、および、前記論理回路ネットリストに基づいて、前記論理回路と前記レイアウトとの対応を検索する検索部と、比較検証部による比較検証の結果に基づいて、電源から接地に至る配線レイアウトに対応するレイアウトパターンの寄生素子に関する情報を抽出して、該寄生素子に関する情報を、レイアウトパターン内の素子および配線の情報に付加したレイアウトネットリストを生成するネットリスト生成部をさらに備えていてもよい。
【００２１】
【発明の実施の形態】
以下、添付の図面を参照して、本発明の実施の形態を説明する。本明細書では、論理回路の動作を検証する半導体設計検証装置を説明する。より詳しくは、半導体設計検証装置は、論理回路に対応するマスクレイアウトパターンデータを用いて、当該パターンの配線間に潜在的に存在する寄生素子の情報を抽出し、抽出した寄生素子情報を加味した上で論理回路の動作を検証する。以下の実施の形態では、半導体設計検証装置を単に「設計検証装置」と称する。図において、同一または類似の機能を有する構成要素には、同一の参照符号を付している。
【００２２】
（実施の形態１）
図１は、実施の形態１の設計検証装置１００の構成を示すブロック図である。設計検証装置１００は、論理・回路設計データを格納したデータベース１と、マスクレイアウトパターンデータを格納したデータベース２と、ＬＶＳ比較部３と、パラレルデバイス／シリアルデバイス／パラレルシリアルデバイス／論理等価デバイスのクロスリファレンス情報ファイル化部４〜７と、論理回路対レイアウトに関するクロスリファレンス情報ファイル８と、ネットリスト生成部９と、レイアウト寄生素子付きネットリスト１０と、解析部１１とを有する。本明細書では、データベース１に含まれる情報を、「論理回路データ１」と称する。また、データベース２に含まれる情報を、「レイアウトデータ２」と称する。なお、データベース１および２は、説明の便宜上、別々に設けているが、単一の記憶装置内に設けられていてもよい。
【００２３】
以下、各構成要素の機能および動作を説明する。論理回路データ１は、論理回路の構成素子および構成素子間の接続に基づいて生成されたデータである。本明細書では、例えば、論理回路データ１は論理回路ネットリストデータであるとして説明するが。レイアウトデータ２は、電源電位、接地電位等が与えられる位置、接続関係の全レイアウトを、所定のフォーマットにより表現したデータである。論理回路データ１およびレイアウトデータ２については、図２を参照して後述する。
【００２４】
ＬＶＳ比較部３は、レイアウトデータ２に基づいて認識された配線およびデバイスの接続関係と、論理回路データ１に基づいて認識された接続関係との対応関係を比較検証する。これは、作成されたレイアウトが、論理回路と同じ接続関係を持つか否かを検証するためである。この機能を、ＬＶＳ（Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ）機能という。ＬＶＳ比較部３は、レイアウトの構造を記述する際の表記を定義したＬＶＳルールを格納するデータベース３１（以下、「ＬＶＳルール３１」と称する）と、要素認識部３２と、比較検証部３３とを有する。要素認識部３２は、ＬＶＳルール３１およびレイアウトデータ２に基づいて、レイアウトデータ２により示される配線・デバイスを認識する。要素認識部３２は、認識したレイアウト内の配線・デバイスの情報を記述したレイアウトネットリストを出力する。比較検証部３３は、論理回路データ１の論理・回路設計データと、要素認識部３２から出力されたレイアウトネットリストとに基づいて、配線とデバイスの接続関係を比較し、対応関係を検証する。この比較および検証は、周知のＬＶＳを用いて行われる。
【００２５】
続いて、設計検証装置１００のパラレルデバイス・クロスリファレンス情報ファイル化部４は、ＬＶＳ比較部３が独自の基準でマージした、パラレルマージデバイス群のクロスリファレンス情報をファイル化する。クロスリファレンス情報は、クロスリファレンス情報ファイル化部４〜７により生成される、論理回路とレイアウトとの対応関係を規定したデータある。より詳しくは後述する。他のクロスリファレンス情報ファイル化部５および６も同様に、ＬＶＳ比較部３が独自の基準でマージした、シリアルマージデバイス群／パラレルおよびシリアルの複合型マージデバイス群のクロスリファレンス情報をファイル化する。一方、論理等価デバイス・クロスリファレンス情報ファイル化部７は、ＬＶＳ比較部３が論理等価と認識したデバイス群のスワップ情報を含めたクロスリファレンス情報をファイル化する。
【００２６】
ネットリスト生成部９は、ＬＶＳ比較部３による比較結果、および、クロスリファレンス情報ファイル８に基づいて、レイアウトに寄生する素子情報を抽出し、レイアウト寄生素子情報付きネットリスト１０を生成する。ここで、レイアウトに「寄生する素子」とは、レイアウトされた配線間に潜在的に存在する、意識的に配置していない容量等の回路要素をいう。生成したレイアウト寄生素子付きネットリスト１０は、ハードディスク等の所定の記憶媒体に格納される。解析部１１は、クロスリファレンス情報ファイル８、および、レイアウト寄生素子付きネットリスト１０を用いて、レイアウトに寄生する素子情報を加味した論理回路の動作を検証・解析する。
【００２７】
図２は、論理回路データ１、レイアウトデータ２およびＬＶＳ比較部３のより具体的な例を示す図である。「論理回路」として示す、ＮＡＮＤ回路とＮＯＴ回路とからなる回路は、図に示すような「論理回路ネットリスト」として表現される。論理回路ネットリストは、論理回路内の配線およびデバイスの情報を記述したＡＳＣＩＩ形式のリストであり、ＣＤＬフォーマットや、ＳＰＩＣＥフォーマット等が知られている。論理回路データ１（図１）は、このような論理回路ネットリストである。
【００２８】
一方、「レイアウト」として示す、論理回路に対応する具体的なレイアウトは、マスクレイアウトパターンとして表現される。マスクレイアウトパターンは、位置、接続関係の全レイアウト等の、レイアウトに関する全情報を所定のフォーマット、例えばバイナリ形式のＧＤＳＩＩフォーマットで表されている（バイナリ形式であるため、データの具体例は明示していないが、ＬＶＳ比較部３においては、その内容を解読可能である）。レイアウトデータ２（図１）は、このようなマスクレイアウトパターンデータである。
【００２９】
「ＬＶＳルールファイル」として示されているのは、ＬＶＳルール３１（図１）に格納された、レイアウトの構造を記述する際の表記を定義したデータファイルの内容の例である。
【００３０】
要素認識部３２は、ＧＤＳＩＩフォーマットファイルのマスクレイアウトパターンと、ＬＶＳルールファイルのＬＶＳルールとに基づいて、レイアウトネットリストを生成する。例えば、［ＣＥＬＬ ＩＮＶ ｛ＰＯＲＴ ３ ４｝］の下４行は、論理回路のインバータ要素を記述し、［ＣＥＬＬ ＮＡＮＤ２ ｛ＰＯＲＴ ３ ４ ５｝］の下８行は、論理回路のＮＡＮＤ要素を記述する。そして［ＣＥＬＬ ＴＯＰ＿ＣＥＬＬ ｛ＰＯＲＴ Ｅ Ａ Ｂ｝］の下２行は、論理回路全体の入出力関係を示す。
【００３１】
比較検証部３３は、要素認識部３２が生成したレイアウトネットリストと、論理回路ネットリストとに基づいて、ＬＶＳを用いて配線とデバイスの接続関係を比較し、対応関係を検証する。
【００３２】
次に、図３〜図１２を参照して、ファイル化部４〜７（図１）の動作を説明する。まず最初に、パラレルデバイス・クロスリファレンス情報ファイル化部４（図１）から説明する。
【００３３】
ファイル化部４（図１）は、比較検証部３３から、ＬＶＳ比較の際に生成したマージされた論理回路ネットリスト、および、レイアウトネットリストを受け取り、クロスリファレンス情報を生成する。クロスリファレンス情報とは、複数のデバイスを１つの機能ユニットとして捉えた場合、すなわち、複数のデバイスを１つにマージしたとして取り扱う場合に、論理回路ネットリストのデバイスおよび配線、および、レイアウトネットリストのデバイスおよび配線の対応関係を規定する。なお、ファイル化部４（図１）は、パラレル接続されたデバイスのクロスリファレンス情報を生成することから、パラレル接続以外の接続、例えば、シリアル接続の場合には、クロスリファレンス情報ファイルを生成できない。この場合は、受け取ったネットリスト等をそのまま後段のファイル化部５（図１）に送る。以下の説明では、いずれのファイル化部４〜７も、比較検証部３３からマージされた論理回路ネットリスト、および、レイアウトネットリストを受け取るとして説明する。
【００３４】
図３は、複数のデバイスがパラレル接続により構成された論理回路およびレイアウトの例を示す図である。論理回路は、入力をＳＡ、出力をＯＵＴとする３つのデバイスＳＭＡ，ＳＭＢ，ＳＭＣを含む。ＬＶＳ比較部３は、比較検証部３３（図１）におけるＬＶＳ比較検証時にこれら３つのデバイスＳＭＡ，ＳＭＢ，ＳＭＣをマージ処理し、最も単純化して論理回路ネットリストを取り扱う。この例では、ＬＶＳ比較部３は、論理回路ネットリストを、入力をＳＡ、出力をＯＵＴとする１つの機能ボックス３８として取り扱う。なお、与えられた論理回路、レイアウトが直列（シリアル）接続か、パラレル（並列）接続かを判断する場合には、例えば、ＯＵＴからＧＮＤまでに至る経路に基づいて判断することができる。すなわち、ＯＵＴからＧＮＤまでに、デバイスが連続して配置されている場合にはシリアル接続であると判断でき、複数の経路が存在する場合には、パラレル接続であると判断できる。ファイル化部４（図１）は、以下のように表現されたボックス３８の情報を受け取る。
｛ＩＮＳＴ ＰａｒａＣｈａｉｎ＃１＝Ｎ｜｜３ ｛ＰＩＮ ＧＮＤ＝ＳＤ＃０ ＯＵＴ＝ＳＤ＃１ ＳＡ＝Ｇ＃０ ＧＮＤ＝ＢＵＬＫ｝｝
そしてファイル化部４（図１）は、ボックス３８を表す情報として、
ＰａｒａＣｈａｉｎ＃１ ｛ｉｎｓｔ ＳＭＡ＝Ｎ｝ ｛ｉｎｓｔ ＳＭＢ＝Ｎ｝ ｛ｉｎｓｔ ＳＭＣ＝Ｎ｝
も併せて保持する。
【００３５】
一方、レイアウトについても同様に、ＬＶＳ比較部３は、最も単純化してレイアウトネットリストを取り扱う。この例では、ＬＶＳ比較部３は、比較検証部３３（図１）におけるＬＶＳ比較検証時に、デバイスＬＭ１およびＬＭ２をマージ処理し、入力をＬＡ、出力をＯＵＴとする１つの機能ボックス３９としてレイアウトネットリストを取り扱う。これにより、１つの機能ボックスにマージすることにより、論理回路とレイアウトとの対応を取ることができる。このボックス３９は、以下のように表現され、ファイル化部４（図１）は、この情報を受け取る。
｛ＩＮＳＴ ＰａｒａＣｈａｉｎ＃８＝Ｎ｜｜２ ｛ＰＩＮ ＧＮＤ＝ＳＤ＃０ ＯＵＴ＝ＳＤ＃１ ＬＡ＝Ｇ＃０ ＧＮＤ＝ＢＵＬＫ｝｝
そしてファイル化部４（図１）は、ボックス３９を表す情報として、
【００３６】
ファイル化部４（図１）は、上述したボックス３８および３９の各々を特定する情報に基づいて、以下のように処理を行う。すなわち、周辺の接続関係の比較により、論理回路ネットの入力ＳＡは、レイアウトの入力ＬＡに対応すると判断する。このとき、論理回路のＰａｒａＣｈａｉｎ＃１と、レイアウトのＰａｒａＣｈａｉｎ＃８ とは、ピンがすべて一致するため、ＰａｒａＣｈａｉｎ＃１＝＝ ＰａｒａＣｈａｉｎ＃８ （一致）と判断できる。この時点で、ＰａｒａＣｈａｉｎ＃１＝＝ ＰａｒａＣｈａｉｎ＃８、および、ＳＡ＝＝ＬＡ が得られている。
【００３７】
次に、ファイル化部４（図１）は、これらの情報および各ネットリストに基づいて、論理回路とレイアウトで対応するパラレルデバイスの数が複数対複数（この例では３対２）であると判断する。そこで、ファイル化部４（図１）は、論理回路の１つのデバイス名を代表名として出力する。どのデバイス名を採用するかは任意である。
【００３８】
図４は、ファイル化部４（図１）が出力したクロスリファレンス情報ファイルを示す図である。図４中の「−−Ｍｅｒｇｅ Ｄｅｖｉｃｅ−−」の欄に、論理回路の３つのデバイス名（ＳＭＡ，ＳＭＢ，ＳＭＣ）と、代表名（ＳＭＡ）とが示されている。代表名が決まると、次に、レイアウトにおけるデバイスに、名称を付す。名称は、”代表名＠ｘｘ”という形式である。このｘｘには、ＭＯＳデバイスである場合には、”Ｍ”を付した数字が入る。図３および図４の例では、「ＳＭＡ＠Ｍ１」、および、「ＳＭＡ＠Ｍ２」が付される。図４中の「−−Ｃｏｒｒｅｓｐｏｎｄ−−」の欄には、レイアウトの「ＬＭ１」には、「ＳＭＡ＠Ｍ１」が対応付けられ、「ＬＭ２」には「ＳＭＡ＠Ｍ２」が対応付けられていることが理解される。このようにして、ファイル化部４（図１）は、論理回路とレイアウト間の対応表を生成する。
【００３９】
ファイル化部４（図１）が生成したクロスリファレンス情報は、残りのファイル化部５〜７を経てクロスリファレンス情報ファイル８に格納され、ネットリスト生成部９、または、解析部１１等における後の処理に使用される。例えば、ネットリスト生成部９、または、解析部１１において、図３に示す論理回路のデバイス「ＳＭＢ」に対応するレイアウトのデバイス名が必要な場合を考える。すると、ネットリスト生成部９等は、図４に示すクロスリファレンス情報ファイル中の「−−Ｍｅｒｇｅ Ｄｅｖｉｃｅ−−」以下より、「ＳＭＢ」は「ＳＭＡ」にマージされているという情報を引き出す。そして次に「−−Ｃｏｒｒｅｓｐｏｎｄ−−」以下の「Ｄｅｖｉｃｅ ｎａｍｅ」を参照して、「ＬＭ１」および「ＬＭ２」という２つのレイアウトデバイスに対応しているという情報を引き出す。以上のようにして、「ＳＭＢ」に対応するレイアウトのデバイス名「ＬＭ１」および「ＬＭ２」が得られる。
【００４０】
次に、図５および図６を参照して、シリアルデバイス・クロスリファレンス情報ファイル化部５（図１）の動作を説明する。図５は、複数のデバイスがシリアル接続により構成された論理回路およびレイアウトの例を示す図である。論理回路は、入力をＳＡ、出力をＯＵＴとする２つのデバイスＳＭＡ，ＳＭＢと、中間配線ＳＮＥＴＡとを含む。ＬＶＳ比較部３は、比較検証部３３（図１）におけるＬＶＳ比較検証時にこれら２つのデバイスＳＭＡ，ＳＭＢをマージ処理し、入力をＳＡ、出力をＯＵＴとする、点線で囲まれた１つの機能ボックスとして論理回路ネットリストを取り扱う。ファイル化部５（図１）は、以下のように表現されたこの機能ボックスの情報を受け取る。
｛ＩＮＳＴ ＳｅｒｉＣｈａｉｎ＃１＝Ｎ−−２ ｛ＰＩＮ ＧＮＤ＝ＳＤ＃０ ＯＵＴ＝ＳＤ＃１ ＳＡ＝Ｇ＃０ ＧＮＤ＝ＢＵＬＫ｝｝
そしてファイル化部４（図１）は、機能ボックスを表す情報として、
ＳｅｒｉＣｈａｉｎ＃１ ｛ｉｎｓｔ ＳＭＢ＝Ｎ｝ ｛ｉｎｓｔ ＳＭＡ＝Ｎ｝
も併せて保持する。
【００４１】
一方、レイアウトについても同様に、ＬＶＳ比較部３は、比較検証部３３（図１）におけるＬＶＳ比較検証時に、デバイスＬＭ１〜ＬＭ３をマージ処理し、入力をＬＡ、出力をＯＵＴとする、点線で囲まれた１つの機能ボックスとしてレイアウトネットリストを取り扱う。ファイル化部５（図１）は、以下のように表現されたこの機能ボックスの情報を受け取る。
｛ＩＮＳＴ ＳｅｒｉＣｈａｉｎ＃８＝Ｎ−−３ ｛ＰＩＮ ＧＮＤ＝ＳＤ＃０ ＯＵＴ＝ＳＤ＃１ ＬＡ＝Ｇ＃０ ＧＮＤ＝ＢＵＬＫ｝｝
そしてファイル化部４（図１）は、ボックスを表す情報として、
【００４２】
ファイル化部５（図１）は、上述したボックスの各々を特定する情報に基づいて、以下のように処理を行う。すなわち、周辺の接続関係の比較により、論理回路ネットの入力ＳＡは、レイアウトの入力ＬＡに対応すると判断する。このとき、論理回路のＳｅｒｉＣｈａｉｎ＃１と、レイアウトのＳｅｒｉＣｈａｉｎ＃８ とは、ピンがすべて一致するため、ＳｅｒｉＣｈａｉｎ＃１＝＝ＳｅｒｉＣｈａｉｎ＃８（一致）と判断できる。この時点で、ＳｅｒｉＣｈａｉｎ＃１＝＝ ＳｅｒｉＣｈａｉｎ＃８、および、ＳＡ＝＝ＬＡ が得られている。
【００４３】
ファイル化部５（図１）は、これらの情報および各ネットリストに基づいて、論理回路とレイアウトで対応するシリアルデバイスの数が複数対複数（この例では２対３）であると判断できる。そこで、ファイル化部５（図１）は、論理回路の１つのデバイス名を代表名として出力する。どのデバイス名を採用するかは任意である。
【００４４】
図６は、ファイル化部５（図１）が出力したクロスリファレンス情報ファイルを示す図である。図６中の「−−Ｍｅｒｇｅ Ｄｅｖｉｃｅ−−」の欄に、論理回路の２つのデバイス名（ＳＭＡ，ＳＭＢ）と、代表名（ＳＭＡ）とが示されている。以下の処理は、ファイル化部５（図１）における処理と同様である。すなわち、代表名が決まると、次に、レイアウトにおけるデバイスに、”代表名＠ｘｘ”という形式で名称を付す。このｘｘには、先のファイル化部４（図１）についての説明と同様、ＭＯＳデバイスである場合には、Ｍ１、Ｍ２等が入る。図５および図６の例では、「ＳＭＡ＠Ｍ１」、「ＳＭＡ＠Ｍ２」および「ＳＭＡ＠Ｍ３」が付される。図６中の「−−Ｃｏｒｒｅｓｐｏｎｄ−−」の欄には、レイアウトの「ＬＭ１」には、「ＳＭＡ＠Ｍ１」が対応付けられ、「ＬＭ２」には「ＳＭＡ＠Ｍ２」が対応付けられ、「ＬＭ３」には「ＳＭＡ＠Ｍ３」が対応付けられていることを示す。さらに、レイアウトの中間配線「ＬＮ＿１」および「ＬＮ＿２」には、中間配線名「ＳＮＥＴＡ」に「＠１」、「＠２」を付加して出力側から対応させる。このようにして、ファイル化部５（図１）は、論理回路とレイアウト間の対応表を生成する。
【００４５】
ファイル化部５（図１）が生成したクロスリファレンス情報は、残りのファイル化部６および７を経てクロスリファレンス情報ファイル８に格納され、ネットリスト生成部９、または、解析部１１等における後の処理に使用される。例えば、ネットリスト生成部９、または、解析部１１において、図５に示す論理回路の配線「ＳＮＥＴＡ」に対応するレイアウトの配線名が必要な場合を考える。すると、ネットリスト生成部９等は、図６に示すクロスリファレンス情報ファイル中の「−−Ｃｏｒｒｅｓｐｏｎｄ−−」以下の「Ｎｅｔ ｎａｍｅ」を参照して、「ＳＮＥＴＡ」が付された配線を特定する。すなわち、論理回路の配線「ＳＮＥＴＡ」が、「ＬＮ＿１」および「ＬＮ＿２」という２つのレイアウト配線に対応しているという情報を引き出す。以上のようにして、「ＳＮＥＴＡ」に対応するレイアウトの配線名「ＬＮ＿１」および「ＬＮ＿２」が得られる。
【００４６】
次に、図７および図８を参照して、パラレルシリアルデバイス・クロスリファレンス情報ファイル化部６（図１）の動作を説明する。ファイル化部６が動作するのは、ファイル化部４および５によっては、ともにクロスリファレンス情報が生成できなかった場合である。図７は、複数のデバイスがパラレル接続、および、シリアル接続により構成された論理回路およびレイアウトの例を示す図である。論理回路は、入力をＳＡ、ＳＢ、ＳＣ、出力をＯＵＴとする３つのデバイスＳＭＡ，ＳＭＢ、ＳＭＣと、中間配線ＳＮＥＴＡ、ＳＮＥＴＢとを含む。ＬＶＳ比較部３は、比較検証部３３（図１）におけるＬＶＳ比較検証時にこれら３つのデバイスＳＭＡ，ＳＭＢ，ＳＭＣをマージ処理し、入力をＳＡ、ＳＢ、ＳＣ、出力をＯＵＴとする、点線で囲まれた１つの機能ボックスとして論理回路ネットリストを取り扱う。ファイル化部６（図１）は、以下のように表現されたボックスの情報を受け取る。
｛ＩＮＳＴ ＳｅｒｉＣｈａｉｎ＃２＝Ｎ−−３ ｛ＰＩＮ ＧＮＤ＝ＳＤ＃０ ＯＵＴ＝ＳＤ＃１ ＳＣ＝Ｇ＃０ ＳＢ＝Ｇ＃１ ＳＣ＝Ｇ＃２ ＧＮＤ＝ＢＵＬＫ｝｝
ファイル化部６（図１）はさらに、機能ボックスを表す情報として、
ＳｅｒｉＣｈａｉｎ＃２ ｛ｉｎｓｔ ＳＭＣ＝Ｎ｝ ｛ｉｎｓｔ ＳＭＢ＝Ｎ｝ ｛ｉｎｓｔ ＳＭＡ＝Ｎ｝
も併せて保持する。
【００４７】
一方、レイアウトについても同様に、ＬＶＳ比較部３は、比較検証部３３（図１）におけるＬＶＳ比較検証時に、デバイスＬＭ１〜ＬＭ６をマージ処理し、入力をＬＡ、ＬＢ、ＬＣ、出力をＯＵＴとする、点線で囲まれた１つの機能ボックスとしてレイアウトネットリストを取り扱う。ファイル化部６（図１）は、以下のように表現されたこの機能ボックスの情報を受け取る。
｛ＩＮＳＴ ＳｅｒｉＣｈａｉｎ＃８＝Ｎ−−３ ｛ＰＩＮ ＧＮＤ＝ＳＤ＃０ ＯＵＴ＝ＳＤ＃１ ＬＡ＝Ｇ＃０ ＧＮＤ＝ＢＵＬＫ｝｝
そしてファイル化部４（図１）は、点線で囲まれたボックスを表す情報として、
｛ＩＮＳＴ ＰａｒａＣｈａｉｎ＃３７＝Ｎ｜｜２ ｛ＰＩＮ ＧＮＤ＝ＳＤ＃０ ＯＵＴ＝ＳＤ＃１ ＬＣ＝Ｇ＃０ ＬＢ＝Ｇ＃１ ＬＡ＝Ｇ＃２ ＧＮＤ＝ＢＵＬＫ｝｝
ファイル化部６（図１）は、上述したボックスの各々を特定する情報に基づいて、以下のように処理を行う。すなわち、周辺の接続関係の比較により、論理回路ネットの入力ＳＡが、レイアウトの入力ＬＡに、同様にＳＢがＬＢに、ＳＣはＬＣに対応すると判断する。このとき、論理回路のＳｅｒｉＣｈａｉｎ＃２と、レイアウトのＰａｒａＣｈａｉｎ＃３７ とは、ピンがすべて一致するため、ＳｅｒｉＣｈａｉｎ＃２＝＝ＰａｒａＣｈａｉｎ＃３７（一致）と判断できる。この時点で、以下の４つの情報が得られている。すなわちＳｅｒｉＣｈａｉｎ＃２＝＝ＰａｒａＣｈａｉｎ＃３７、および、ＳＡ＝＝ＬＡ， ＳＢ＝＝ＬＢ， ＳＣ＝＝ＬＣが得られている。
【００４８】
ファイル化部６（図１）は、上述の情報および各ネットリストに基づいて、論理回路ネットリストおよびレイアウトの各々について、ゲート配線名がＳＡ／ＬＡで、かつ、出力ＯＵＴから見て１つ目のデバイスに着目する。その結果、ファイル化部６（図１）は、論理回路ではＳＭＡのみが該当するが、レイアウトにはＬＭ１およびＬＭ４の２つが該当すると判断する。同様に、ファイル化部６（図１）は、ゲート配線名がＳＢ／ＬＢで、かつ、出力ＯＵＴから見て２つ目のデバイス、および、３つ目のデバイスに順に着目する。その結果、論理回路デバイスのＳＭＢに対してレイアウトのＬＭ２とＬＭ５が該当し、論理回路デバイスのＳＭＣに対してレイアウトのＬＭ３とＬＭ６が該当すると判断する。ファイル化部６（図１）は、以上の結果をクロスリファレンス情報ファイルに出力する。
【００４９】
図８は、ファイル化部６（図１）が出力したクロスリファレンス情報ファイルを示す図である。レイアウトの「ＬＭ１」および「ＬＭ４」には、「ＳＭＡ＠Ｍ１」および「ＳＭＡ＠Ｍ２」が対応付けられている。また、レイアウトの「ＬＭ２」および「ＬＭ５」には、「ＳＭＢ＠Ｍ１」および「ＳＭＢ＠Ｍ２」が対応付けられ、レイアウトの「ＬＭ３」および「ＬＭ６」には、「ＳＭＣ＠Ｍ１」および「ＳＭＣ＠Ｍ２」が対応付けられている。さらに、クロスリファレンス情報ファイルには、論理回路の中間配線とレイアウトの中間配線の対応関係も示されている。すなわち、出力ＯＵＴに近い側の論理回路の配線「ＳＮＥＴＡ」が、出力ＯＵＴに近い側のレイアウトの配線「ＬＮ＿１」と「ＬＮ＿３」に対応する。よって、「ＬＮ＿１」および「ＬＮ＿３」には、「ＳＮＥＴＡ＠１」および「ＳＮＥＴＡ＠２」が対応付けられている。同様に、論理回路の配線「ＳＮＥＴＢ」は、レイアウトの配線「ＬＮ＿２」と「ＬＮ＿４」に対応する。よって、「ＬＮ＿２」および「ＬＮ＿４」には、「ＳＮＥＴＢ＠１」および「ＳＮＥＴＢ＠２」対応付けられる。このようにして、ファイル化部６（図１）は、論理回路とレイアウト間の対応表を生成する。
【００５０】
ファイル化部６（図１）が生成したクロスリファレンス情報は、残りのファイル化部７を経てクロスリファレンス情報ファイル８に格納され、ネットリスト生成部９、または、解析部１１等における後の処理に使用される。例えば、ネットリスト生成部９、または、解析部１１において、図７に示す論理回路の配線「ＳＮＥＴＡ」に対応するレイアウトの配線名が必要な場合を考える。すると、ネットリスト生成部９等は、図８に示すクロスリファレンス情報ファイル中の「−−Ｃｏｒｒｅｓｐｏｎｄ−−」以下の「Ｎｅｔ ｎａｍｅ」を参照して、「ＳＮＥＴＡ」が付された配線を特定する。すなわち、論理回路の配線「ＳＮＥＴＡ」が、「ＬＮ＿１」および「ＬＮ＿３」という２つのレイアウト配線に対応しているという情報を引き出す。以上のようにして、「ＳＮＥＴＡ」に対応するレイアウトの配線名「ＬＮ＿１」および「ＬＮ＿３」が得られる。
【００５１】
次に、図９および図１０を参照して、論理等価デバイス・クロスリファレンス情報ファイル化部７（図１）の動作を説明する。
【００５２】
図９は、複数のデバイスがシリアル接続により構成された論理回路およびレイアウトの例を示す図である。論理回路の入力は、出力ＯＵＴに近い方からＳＡ，ＳＢ，ＳＣであるのに対して、レイアウトの入力は、出力ＯＵＴに近い方からＬＣ，ＬＡ，ＬＢである。よって、ＳＡとＬＡ、ＳＢとＬＢ、ＳＣとＬＣのように、同じ符号（Ａ，Ｂ，Ｃ）を対応させることはできない。
【００５３】
まず、このような論理回路とレイアウトが入力されたときに、ＬＶＳ比較部３は、比較検証部３３（図１）におけるＬＶＳ比較検証時に、論理回路の３つのデバイスＳＭＡ，ＳＭＢ，ＳＭＣをマージ処理し、入力をＳＡ、ＳＢ、ＳＣ、出力をＯＵＴとする、点線で囲まれた１つの機能ボックスとして論理回路ネットリストを取り扱う。このとき、ＬＶＳ比較部３は、入力ＳＡ，ＳＢ，ＳＣの並び順が、論理に無関係であると判断する。その理由は、下記表１に示すように、出力ＯＵＴは、ＳＡ，ＳＢ，ＳＣがすべて１のときに接地電位（ＧＮＤ）になり、その他の場合には、ＳＡ、ＳＢ、ＳＣの値によらず一定値（１．８Ｖ）になるからである。
【００５４】
【表１】
その結果、論理回路ネットリストは以下のように表現され、ファイル化部７（図１）は、この情報を受け取る。
｛ＩＮＳＴ ＳｅｒｉＣｈａｉｎ＃４＝Ｎ−−３｛ＰＩＮ ＧＮＤ＝ＳＤ＃０ ＯＵＴ＝ＳＤ＃１ ＳＣ＝Ｇ＃ｓ０ ＳＢ＝Ｇ＃ｓ１ ＳＣ＝Ｇ＃ｓ２ ＧＮＤ＝ＢＵＬＫ｝｝
ここで、「ＳＣ＝Ｇ＃ｓ０」、「ＳＣ＝Ｇ＃ｓ１」、「ＳＣ＝Ｇ＃ｓ２」における小文字「ｓ」は、互いに入れ替え可能（ｓｗａｐｐａｂｌｅ）であることを示す。より具体的には、ＳＣは、ＧＮＤから見て１つ目のゲートであるが、「Ｇ＃ｓ１」に対応する「ＳＢ」、または、「Ｇ＃ｓ２」に対応する「ＳＡ」と入れ替え可能である。
【００５６】
ファイル化部７（図１）はさらに、点線で囲まれた機能ボックスを表す情報として、
ＳｅｒｉＣｈａｉｎ＃４ ｛ｉｎｓｔ ＳＭＣ＝Ｎ｝ ｛ｉｎｓｔ ＳＭＢ＝Ｎ｝ ｛ｉｎｓｔ ＳＭＡ＝Ｎ｝
も併せて保持する。
【００５７】
レイアウトについても、論理回路と同様の理由により、入力ＬＡ、ＬＢ、ＬＣの並び順は論理に無関係である。よって、レイアウトネットリストは以下のように表現され、ファイル化部７（図１）は、この情報を受け取る。
｛ＩＮＳＴ ＳｅｒｉＣｈａｉｎ＃１４＝Ｎ−−３｛ＰＩＮ ＧＮＤ＝ＳＤ＃０ ＯＵＴ＝ＳＤ＃１ ＬＢ＝Ｇ＃ｓ０ ＬＡ＝Ｇ＃ｓ１ ＬＣ＝Ｇ＃ｓ２ ＧＮＤ＝ＢＵＬＫ｝｝
ファイル化部７（図１）はさらに、点線で囲まれた機能ボックスを表す情報として、
【００５８】
ファイル化部７（図１）は、上述したボックスの各々を特定する情報に基づいて、以下のように処理を行う。すなわち、周辺の接続関係の比較により、論理回路ネットの入力ＳＡが、レイアウトの入力ＬＡに、同様にＳＢがＬＢに、ＳＣはＬＣに対応すると判断する。このとき、論理回路のＳｅｒｉＣｈａｉｎ＃４と、レイアウトのＳｅｒｉＣｈａｉｎ＃１４ とは、ピンがすべて一致するため、ＳｅｒｉＣｈａｉｎ＃４＝＝ＳｅｒｉＣｈａｉｎ＃１４（一致）と判断できる。この時点で、以下の４つの情報が得られている。すなわちＳｅｒｉＣｈａｉｎ＃４＝＝ＳｅｒｉＣｈａｉｎ＃１４、および、ＳＡ＝＝ＬＡ， ＳＢ＝＝ＬＢ， ＳＣ＝＝ＬＣが得られている。
【００５９】
ファイル化部７（図１）は、上述の情報および各ネットリストに基づいて、論理回路ネットリストおよびレイアウトの対応関係を記述したクロスリファレンス情報を生成する。
【００６０】
ファイル化部７（図１）は、２種類の基準に基づいてクロスリファレンス情報を生成する。すなわち、ゲート端子の接続位置による基準と、ソース端子またはドレイン端子の接続位置による基準である。
【００６１】
ゲート端子の接続位置による基準に基づく場合には、ファイル化部７（図１）は、図９におけるレイアウトデバイス「ＬＭ１」のゲート「ＬＣ」を、論理回路のゲート「ＳＣ」に対応させる。同様に、レイアウトのゲート「ＬＡ」を、論理回路のゲート「ＳＡ」に対応させ、レイアウトのゲート「ＬＢ」を、論理回路のゲート「ＳＢ」に対応させる。図１０は、ファイル化部７（図１）が出力したクロスリファレンス情報ファイルを示す図である。ゲート端子の接続位置による基準を用いて得られたクロスリファレンス情報は、「−−Ｇａｔｅ ｂａｓｅｄ Ｃｏｒｒｅｓｐｏｎｄ−−」に示されている。この基準によれば、レイアウトの「ＬＭ１」、「ＬＭ２」、「ＬＭ３」は、それぞれ論理回路の「ＳＭＣ」、「ＳＭＡ」、「ＳＭＢ」に対応付けられる。また、レイアウトの中間配線「ＬＮ＿１」、「ＬＮ＿２」は、論理回路の「ＳＮＥＴＡ」、「ＳＮＥＴＢ」に対応付けられる。
【００６２】
再び図９を参照して、ソース／ドレイン端子の接続位置による基準に基づく場合には、ファイル化部７（図１）は、レイアウトデバイス「ＬＭ１」のドレイン配線は「ＯＵＴ」であるから、論理回路では、ドレイン配線が「ＯＵＴ」である「ＳＭＡ」を、レイアウトの「ＬＭ１」に対応付ける。同様に、レイアウトの「ＬＭ３」を、論理回路の「ＳＭＣ」に対応させ、レイアウトの「ＬＭ２」を、論理回路の「ＳＭＢ」に対応させる。この結果、図１０の「−−Ｓ／Ｄ ｂａｓｅｄ Ｃｏｒｒｅｓｐｏｎｄ−−」以下には、この対応関係が示されている。この基準によれば、レイアウトの「ＬＡ」、「ＬＢ」、「ＬＣ」は、それぞれ論理回路の「ＳＡ」、「ＳＢ」、「ＳＣ」に対応付けられる。また、レイアウトの中間配線「ＬＮ＿１」、「ＬＮ＿２」は、論理回路の「ＳＮＥＴＡ」、「ＳＮＥＴＢ」に対応付けられる。また、レイアウトの中間配線「ＬＮ＿１」、「ＬＮ＿２」は、論理回路の「ＳＮＥＴＡ」、「ＳＮＥＴＢ」に対応付けられる。またファイル化部７（図１）は、入れ替えても論理が同じであるデバイスおよび配線の情報、すなわち、上述した「ＳＣ＝Ｇ＃ｓ０」、「ＳＣ＝Ｇ＃ｓ１」等、小文字の「ｓ」が付された端子およびデバイスを抽出し、「Ｓｗａｐｐａｂｌｅ」以下に追加する。
【００６３】
ファイル化部７（図１）が生成したクロスリファレンス情報は、クロスリファレンス情報ファイル８に格納され、ネットリスト生成部９、または、解析部１１等における後の処理に使用される。例えば、ネットリスト生成部９、または、解析部１１において、図９に示す論理回路のデバイス「ＳＭＢ」に対応するレイアウトのデバイス名が必要な場合を考える。ゲート端子の接続位置による基準でレイアウトのデバイス名を得たい場合には、ネットリスト生成部９等は、図１０に示すクロスリファレンス情報ファイル中の「−−Ｇａｔｅ ｂａｓｅｄ Ｃｏｒｒｅｓｐｏｎｄ−−」以下の「Ｄｅｖｉｃｅ ｎａｍｅ」を参照して、「ＬＭ３」を特定する。また、ソース／ドレイン端子の接続位置による基準でレイアウトのデバイス名を得たい場合には、ネットリスト生成部９等は、図１０に示すクロスリファレンス情報ファイル中の「−−Ｓ／Ｄ ｂａｓｅｄ Ｃｏｒｒｅｓｐｏｎｄ−−」から、「ＬＭ２」を特定する。以上のようにして、論理回路の各デバイスに対応するレイアウトのデバイス名が得られる。
【００６４】
以上説明したように、ファイル化部４〜７が生成するクロスリファレンス情報は、ブロック内部の素子、中間配線等の全ての要素に対して論理回路とレイアウトとの対応を特定できる。ネットリスト生成部９、解析部１１等は、レイアウトに寄生する素子情報を加味した論理回路の動作を検証・解析するバックアノテーション時に、これらのクロスリファレンス情報を参照することにより、より詳細な解析が可能であり、また、指定したパスのみの解析が可能になる。すなわち、ネットリスト生成部９、解析部１１等は、論理回路とレイアウトの配線名やデバイス名の対応を容易に認識でき、論理回路図面上の名称で配線名やデバイス名を指定できるようになる。よって、対応関係の認識効率を向上させ、かつ、認識ミスを削減できる。
【００６５】
なお、ファイル化部４および５（図１）の順序は、入れ替えることができる。ファイル化部６は、ファイル化部４および５の両方において処理できなかった場合に、その論理回路およびレイアウトのデータを受け取ればよい。
【００６６】
（実施の形態２）
実施の形態２では、実施の形態１の設計検証装置に、さらに別の構成要素を加えた設計検証装置を説明する。
【００６７】
図１１は、実施の形態２の設計検証装置２００の構成を示すブロック図である。設計検証装置２００は、設計検証装置１００（図１）に、さらにゲート端子基準検索／修正部１２を追加して構成されている。本実施の形態では、ゲート端子基準検索／修正部１２、および、これに関連する他の構成要素のみを説明する。直接的に関連しない構成要素の機能および動作は、実施の形態１の設計検証装置１００（図１）の構成要素と同じであるので、その説明は省略する。なお図１１では、ＬＶＳ比較部３に含まれる構成要素は記載していないが、図１に示すＬＶＳ比較部３の各構成要素を有する。
【００６８】
ゲート端子基準検索／修正部１２は、クロスリファレンス情報ファイル８を受け取り、トランジスタのゲート端子の接続関係に基づいて、論理回路とレイアウトの対応情報を検索・修正する。以下、図１２の（ａ）〜（ｃ）を参照して具体的に説明する。
【００６９】
図１２の（ａ）は、論理回路およびレイアウトを示す図である。図１２の（ｂ）は、論理等価デバイス・クロスリファレンス情報ファイル化部７（図１１）が、（ａ）の論理回路およびレイアウトから作成したクロスリファレンス情報ファイルを示す図である。ゲート端子基準検索／修正部１２（図１１）は、クロスリファレンス情報ファイルを受け取って、それに含まれている「−−Ｇａｔｅ ｂａｓｅｄ Ｃｏｒｒｅｓｐｏｎｄ−−」以下に記述されている対応表を検索する。また、ゲート端子基準検索／修正部１２は、ネットリスト生成部９からレイアウト寄生素子付きネットリストを受け取る。検索の結果に基づいて、ゲート端子基準検索／修正部１２は、受け取ったレイアウト寄生素子付きネットリストを修正して、デバイス名を、ＧＮＤ側からＳＭＢ，ＳＭＡ，ＳＭＣの順に並べ、ゲート配線名が、ＳＢ、ＳＡ，ＳＣの順に並べ、そして、中間配線名がＳＮＥＴＡ＠２，ＳＮＥＴＡ＠１の順になるように並べる。
【００７０】
さらに、例えば論理回路の中間配線「ＳＮＥＴＡ」が、寄生素子に関する抽出および出力指定配線となっている場合には、ゲート端子基準対応修正部１２は、さらに、クロスリファレンス情報ファイルの「−−Ｇａｔｅ ｂａｓｅｄ Ｃｏｒｒｅｓｐｏｎｄ−−」以下に記述されている対応表を検索する。そして、「ＳＮＥＴＡ」に対応するレイアウト配線「ＬＮ＿１」、「ＬＮ＿２」についてもレイアウト寄生素子情報を抽出する。そして、その寄生素子情報をレイアウト寄生素子付きネットリストに追加する。図１２の（ｃ）は、トランジスタのゲート端子を基準にした情報検索結果を示す。
【００７１】
以上により、本実施の形態によれば、トランジスタのゲート端子の接続関係を基準にして、論理回路との対応が自動かつ完全にとられたバックアノテーションが可能となる。
【００７２】
（実施の形態３）
実施の形態３は、実施の形態２の変形例を説明する。すなわち実施の形態３では、実施の形態２で説明したゲート端子基準検索／修正部１２（図１１）に代えて、ソースドレイン端子基準検索／修正部１３を設けた設計検証装置を説明する。
【００７３】
図１３は、実施の形態３の設計検証装置３００の構成を示すブロック図である。設計検証装置３００は、設計検証装置２００（図１１）のゲート端子基準検索／修正部１２を、ソースドレイン端子基準検索／修正部１３に変更して構成されている。本実施の形態では、ソースドレイン端子基準検索／修正部１３、および、これに関連する他の構成要素のみを説明する。実施の形態１および２でした他の構成要素の説明は、省略する。
【００７４】
ソースドレイン端子基準検索／修正部１３は、クロスリファレンス情報ファイル８を受け取り、トランジスタのソース／ドレイン端子の接続関係に基づいて、論理回路とレイアウトの対応情報を検索・修正する。以下、図１４の（ａ）〜（ｃ）を参照して具体的に説明する。
【００７５】
図１４の（ａ）は、論理回路およびレイアウトを示す図である。図１４の（ｂ）は、論理等価デバイス・クロスリファレンス情報ファイル化部７（図１１）が、（ａ）の論理回路およびレイアウトから作成したクロスリファレンス情報ファイルを示す図である。ソースドレイン端子基準検索／修正部１３（図１３）は、クロスリファレンス情報ファイルを受け取って、それに含まれている「−−Ｓ／Ｄ Ｂａｓｅｄ Ｃｏｒｒｅｓｐｏｎｄ−−」以下に記述されている対応表を検索する。また、ソースドレイン端子基準検索／修正部１３は、ネットリスト生成部９からレイアウト寄生素子付きネットリストを受け取る。検索の結果に基づいて、ソースドレイン端子基準検索／修正部１３は、受け取ったレイアウト寄生素子付きネットリストを修正して、デバイス名を、ＧＮＤ側からＳＭＣ，ＳＭＢ，ＳＭＡの順に並べ、ゲート配線名が、ＳＢ、ＳＡ，ＳＣの順に並べ、そして、中間配線名がＳＮＥＴＢ，ＳＮＥＴＡの順になるように並べる。
【００７６】
さらに、例えば論理回路の中間配線「ＳＮＥＴＡ」が、寄生素子に関する抽出および出力指定配線となっている場合には、ソースドレイン端子基準検索／修正部１３は、さらに、クロスリファレンス情報ファイルの「−− Ｓ／Ｄ Ｂａｓｅｄ Ｃｏｒｒｅｓｐｏｎｄ−−」以下に記述されている対応表を検索する。そして、「ＳＮＥＴＡ」に対応するレイアウト配線「ＬＮ＿１」、「ＬＮ＿２」についてもレイアウト寄生素子情報を抽出する。そして、その寄生素子情報をレイアウト寄生素子付きネットリストに追加する。
【００７７】
以上により、本実施の形態によれば、トランジスタのソース／ドレイン端子の接続関係を基準にして、論理回路との対応が自動かつ完全にとられたバックアノテーションが可能となる。図１４の（ｃ）は、トランジスタのソース／ドレイン端子を基準にした情報検索結果を示す。
【００７８】
なお、実施の形態２で説明したゲート端子基準検索／修正部１２（図１１）と、実施の形態３で説明したソースドレイン端子基準検索／修正部１３とを両方備えた設計検証装置を考えることもできる。ユーザは、必要に応じて、ゲート端子、または、ソース／ドレイン端子のいずれの接続関係を基準にしてバックアノテーションするかを決定できる。
【００７９】
（実施の形態４）
実施の形態４は、レイアウト設計完了前等にプレレイアウトシミュレーションを行う半導体設計検証装置を説明する。「プレレイアウトシミュレーション」とは、論理回路ネットリストを用いた、レイアウトから抽出した寄生素子情報を加味しない論理回路の動作検証をいう。以下、より詳しく説明する。
【００８０】
図１５は、実施の形態４の設計検証装置４００の構成を示すブロック図である。設計検証装置４００は、論理回路データ１と、レイアウトデータ２と、ＬＶＳ比較部３と、パラレルデバイス／シリアルデバイス／パラレルシリアルデバイス／論理等価デバイスのクロスリファレンス情報ファイル化部４〜７と、論理回路対レイアウトに関するクロスリファレンス情報ファイル８とを有する。これらの構成要素の機能および動作は、実施の形態１の設計検証装置１００（図１）の該当する構成要素と同じであるので、その説明は省略する。
【００８１】
設計検証装置４００はさらに、プレレイアウトシミュレーション部１４と、ノードリスト１５と、ノードリスト変換部１６と、変換後ノードリスト１７と、パス選択型ネットリスト生成部１８と、パス選択型ネットリスト１９と、パス選択型解析部２０とを有する。
【００８２】
以下、これらの機能および動作を説明する。まず、プレレイアウトシミュレーション部１４は、論理回路データ１を用いた回路の動作検証を実行する。ここで、プレレイアウトシミュレーションとは、論理回路に所定の電圧を印加したときの、各ノードの電位の変化についてのシミュレーションである。ノードリスト１５は、プレレイアウトシミュレーション部１４によるシミュレーションの結果、すなわち、各ノードについて、電位の変化の有無を示すノードリストを記述する。より詳しくは、ノードリスト１５は、ａｃｔｉｖｅノードリストおよびｉｎａｃｔｉｖｅノードリストから構成されている。このうち、ａｃｔｉｖｅノードリストには、プレレイアウトシミュレーション時に電位の変化したノード名が記述されている。ｉｎａｃｔｉｖｅノードリストには、プレレイアウトシミュレーション時に電位の変化しなかったノード名と電位とが記述されている。ノードリスト１５もまた、所定のデータベースとして記憶装置に記憶される。この記憶装置は、論理回路データ１およびレイアウトデータ２を記憶している記憶装置と同じであってもよい。
【００８３】
ノードリスト変換部１６は、クロスリファレンス情報ファイル８に基づいて、ノードリスト１５のｉｎａｃｔｉｖｅノードリストについて、記載されたノード名に対応するレイアウト側の全てのノード名と電位とを各リストに追加する。変換後ノードリスト１７は、ノードリスト変換部１６から出力された、変換後のａｃｔｉｖｅノードリストおよび変換後のｉｎａｃｔｉｖｅノードリストを含む。
【００８４】
パス選択型ネットリスト生成部１８は、ＬＶＳ比較部３から出力された比較結果、および、変換後ノードリスト１７を用いて、シミュレーション時に動作する部分回路に対応するレイアウトの寄生素子情報のみを抽出する。さらに生成部１８は、シミュレーションに必要な部分回路に対してのみ、対応するレイアウトの寄生素子情報のみを付加し、レイアウトネットリストを生成する。このレイアウトネットリストを、パス選択型レイアウト寄生素子付きネットリスト１９と称する。パス選択型解析部２０は、変換後ノードリスト１７のｉｎａｃｔｉｖｅノードリスト、および、パス選択型ネットリスト１９に基づいて、論理回路の動作を検証・解析する。
【００８５】
以上のように、プレレイアウトシミュレーションにより、電位が変化したノードの情報、および電位の変化しなかったノードの情報を得て、パス選択型ネットリスト生成部がその情報を参照することにより、半導体設計検証装置は、シミュレーション時に動作する部分回路に対応するレイアウト寄生素子の情報のみを考慮できる。
【００８６】
次に、図１６の（ａ）〜（ｄ）を参照して、設計検証装置４００の主要な動作を説明する。図１６の（ａ）は、論理回路およびレイアウトを示す図である。図から明らかなように、複数のデバイスがパラレル接続、および、シリアル接続されている。図１６の（ｂ）は、パラレルシリアルデバイス・クロスリファレンス情報ファイル化部６（図１５）が（ａ）の論理回路およびレイアウトに基づいて生成したクロスリファレンス情報ファイルである。すなわち、クロスリファレンス情報ファイル８（図１５）は既に生成されているとする。図１６の（ｃ）は、ａｃｔｉｖｅノードリストおよびｉｎａｃｔｉｖｅノードリストの例である。図１６の（ｄ）は、変換後のａｃｔｉｖｅノードリストおよび変換後のｉｎａｃｔｉｖｅノードリストの例である。
【００８７】
まずノードリスト変換部１６は、クロスリファレンス情報ファイル（図１６の（ｂ））内に、ａｃｔｉｖｅノードリスト（図１６の（ｃ））に記載されている配線名’ＳＮＥＴＡ’が存在するか否かを検索する。そして、配線名’ＳＮＥＴＡ’が存在することを知ると、ノードリスト変換部１６は、対応しているレイアウト配線名’ＬＮ＿１’’ＬＮ＿３’を既に存在するａｃｔｉｖｅノードリストに追加して出力する。この出力結果が、変換後のａｃｔｉｖｅノードリスト（図１６の（ｄ））である。
【００８８】
次に、ノードリスト変換部１６は、クロスリファレンス情報ファイル（図１６の（ｂ））内に、ｉｎａｃｔｉｖｅノードリスト（図１６の（ｃ））に記載されている配線名’ＳＮＥＴＢ’が存在するか否かを検索する。そして、配線名’ＳＮＥＴＢ’が存在することを知ると、ノードリスト変換部１６は、対応しているレイアウト配線名’ＬＮ＿２’’ＬＮ＿４’を既に存在するｉｎａｃｔｉｖｅノードリストに追加して出力する。ｉｎａｃｔｉｖｅノードリストでは、’ＳＮＥＴＢ’の定電位定義は０Ｖである。追加出力されたレイアウト配線名’ＬＮ＿２’’ＬＮ＿４’の定電位定義は、’ＳＮＥＴＢ’と同じ０Ｖに設定する。
【００８９】
パス選択型ネットリスト生成部１８は、変換後のａｃｔｉｖｅノードリスト（図１６の（ｄ））を参照して、配線名’ＳＮＥＴＡ’’ＬＮ＿１’’ＬＮ＿３’についてレイアウトの寄生素子情報を抽出し、配線名’ＳＮＥＴＡ’’ＬＮ＿１’’ＬＮ＿３’についてのレイアウト寄生素子情報付きネットリストを出力する。パス選択型解析部２０（図１５）は、変換後のｉｎａｃｔｉｖｅノードリスト（図１６の（ｄ））を参照して、配線’ＳＮＥＴＢ’’ＬＮ＿２’’ＬＮ＿４’の電位を０Ｖに設定する。
【００９０】
従来の装置では、パラレルおよびシリアルの複合型マージデバイス群のレイアウト中間ノードなどに、ａｃｔｉｖｅノードでもｉｎａｃｔｉｖｅノードでもない電位不定のノードが存在したが、本実施の形態の設計検証装置によれば、ａｃｔｉｖｅノードｉｎａｃｔｉｖｅノードを自動で、かつ、漏れなく指定したパス選択型バックアノテーションが可能になる。
【００９１】
（実施の形態５）
実施の形態５は、論理回路ベースのレイアウト寄生素子情報付きネットリストを生成する半導体設計検証装置を説明する。
【００９２】
図１７は、実施の形態５の設計検証装置５００の構成を示すブロック図である。設計検証装置５００は、論理回路データ１と、レイアウトデータ２と、ＬＶＳ比較部３と、パラレルデバイス／シリアルデバイス／パラレルシリアルデバイス／論理等価デバイスのクロスリファレンス情報ファイル化部４〜７と、論理回路対レイアウトに関するクロスリファレンス情報ファイル８と、プレレイアウトシミュレーション部１４と、ノードリスト１５と、パス選択型解析部２０とを有する。これらの構成要素の機能および動作は、実施の形態１および４の設計検証装置の該当する構成要素と同じであるので、その説明は省略する。
【００９３】
設計検証装置５００はさらに、パス選択型ネットリスト生成部１８と、パス選択型解析部２０と、論理回路基準検索／修正部２１と、論理回路ベースのパス選択型ネットリスト２２とを有する。パス選択型ネットリスト生成部１８は、ＬＶＳ比較部３から出力された比較結果、および、ノードリスト１５を用いて、シミュレーション時に動作する部分回路に対応するレイアウトの寄生素子情報のみを抽出する。論理回路基準検索／修正部２１は、パス選択型ネットリスト生成部１８の出力に基づいて、クロスリファレンス情報ファイル８から、論理回路を基準として論理回路とレイアウトとの対応情報を検索し、修正する。パス選択型ネットリスト２２は、基準検索／修正部２１で生成される、シミュレーション時に動作する部分回路に対応するレイアウトの寄生素子情報が付加されたネットリストを生成する。このネットリストは、論理回路とデバイス数、デバイス／配線名、接続関係すべてが全く一致している、論理回路ベースのパス選択型寄生素子付きネットリストである。パス選択型解析部２０は、パス選択型ネットリスト２２と、ノードリスト１５とに基づいて、論理回路の動作を検証・解析する。
【００９４】
次に、図１８の（ａ）〜（ｄ）を参照して、設計検証装置５００の主要な動作を説明する。図１８の（ａ）〜（ｃ）は、複数のデバイスがパラレル接続、および、シリアル接続されており、図１６の（ａ）〜（ｃ）と同じ例を用いている。図１８の（ａ）に示す論理回路およびレイアウトが与えられると、パラレルシリアルデバイス・クロスリファレンス情報ファイル化部６（図１７）は、図１８の（ｂ）に示すクロスリファレンス情報ファイルを生成する。一方、プレレイアウトシミュレーション部１４は、図１６の（ｃ）に示すノードリスト１５を生成する。
【００９５】
図１８の（ｄ）は、論理回路を基準にした検索結果を示す。この検索は、以下のように行われる。まず、パス選択型ネットリスト生成部１８は、ａｃｔｉｖｅノードリスト１５に記載されている、配線名’ＳＮＥＴＡ’についてレイアウト寄生素子情報を抽出し、配線名’ＳＮＥＴＡ’についてのレイアウト寄生素子情報付きネットリストを生成する。次に論理回路基準検索／修正部２１は、クロスリファレンス情報ファイル（ｂ）の’−−Ｃｏｒｒｅｓｐｏｎｄ−−’以下に記述されている対応表を参照し、レイアウトデバイス’ＬＭ１’および’ＬＭ４’に関する情報を論理回路デバイス’ＳＭＡ’に返し、同様にレイアウトデバイス’ＬＭ２’、’ＬＭ５’に関する情報を論理回路デバイス’ＳＭＢ’に返し、またレイアウトデバイス’ＬＭ３’、’ＬＭ６’に関する情報を論理回路デバイス’ＳＭＣ’に返す。
【００９６】
一方、レイアウト配線については、配線名’ＬＮ＿１’、’ＬＮ＿３’についても寄生素子情報を抽出する。これは、寄生素子抽出対象配線’ＳＮＥＴＡ’が、’ＬＮ＿１’、’ＬＮ＿３’に対応づけられているからである。よって、’ＬＮ＿１’、’ＬＮ＿３’に関する情報を論理回路配線’ＳＮＥＴＡ’に返す。それに対して、’ＬＮ＿２’、’ＬＮ＿４’に対応する論理回路配線’ＳＮＥＴＢ’は、寄生素子抽出対象配線ではないため、レイアウト配線’ＬＮ＿２’、’ＬＮ＿４’ については寄生素子情報を抽出せず、論理回路配線’ＳＮＥＴＢ’に返すことにより、レイアウト寄生素子情報付きの論理回路ベースのネットリストを生成する。
【００９７】
以上により、本実施の形態によれば、論理回路ベースのレイアウト寄生素子情報付きネットリストを用いて、プレレイアウトシミュレーションで出力されるａｃｔｉｖｅノードリスト、ｉｎａｃｔｉｖｅノードリスト等をそのまま利用して、パス選択型バックアノテーションを行うことができる。
【００９８】
（実施の形態６）
実施の形態６は、電源／ＧＮＤライン解析バックアノテーションについて、論理回路ネットリストと電源／ＧＮＤレイアウト寄生素子情報付きネットリストを組み合わせる半導体設計検証装置を説明する。
【００９９】
図１９は、実施の形態６の設計検証装置６００の構成を示すブロック図である。設計検証装置６００は、論理回路データ１と、レイアウトデータ２と、ＬＶＳ比較部３と、パラレルデバイス／シリアルデバイス／パラレルシリアルデバイス／論理等価デバイスのクロスリファレンス情報ファイル化部４〜７と、論理回路対レイアウトに関するクロスリファレンス情報ファイル８とを有する。これらの構成要素の機能および動作は、実施の形態１の設計検証装置の該当する構成要素と同じであるので、その説明は省略する。
【０１００】
設計検証装置６００はさらに、論理回路ネットリスト２３と、情報検索部２４と、電源／ＧＮＤネットリスト生成部２５と、電源／ＧＮＤレイアウト寄生素子付きネットリスト２６と、電源／ＧＮＤ解析部２７とを有する。論理回路ネットリスト２３は、論理回路データ１より抽出されるデータである。これまでの説明では、論理回路データ１は論理回路ネットリストを例に説明していたため、本実施の形態でも特に異なることはない。しかし、本実施の形態では、論理回路ネットリストを積極的に利用することを明確にする意味で、論理回路ネットリスト２３を記載している。情報検索部２４は、クロスリファレンス情報ファイル８を用いて、電源／ＧＮＤラインの寄生素子情報付きネットリストと、内部回路情報としての論理回路ネットリストとを組み合わせ、論理回路とレイアウトの対応情報を検索する。電源／ＧＮＤネットリスト生成部２５は、ＬＶＳ比較部３から出力されたＬＶＳ比較結果、および、情報検索部２４の検索結果に基づいて、電源／ＧＮＤラインの寄生素子情報を抽出し、電源／ＧＮＤライン寄生素子情報付きネットリスト２６を生成する。電源／ＧＮＤ解析部２７は、内部回路情報としての論理回路ネットリスト２３と、ネットリスト２６とを組み合わせて、論理回路の動作を検証・解析する。
【０１０１】
次に、図２０の（ａ）〜（ｃ）を参照して、設計検証装置６００の主要な動作を説明する。図２０の（ａ）は、論理回路およびレイアウトを示す図である。図では、複数のデバイスがパラレル接続されていることが理解される。図２０の（ｂ）は、パラレルデバイス・クロスリファレンス情報ファイル化部４（図１９）が、（ａ）の論理回路およびレイアウトに基づいて生成したクロスリファレンス情報ファイルである。図２０の（ｃ）は、情報検索部２４（図１９）による検索結果を示す図である。
【０１０２】
情報検索部２４は、クロスリファレンス情報ファイル（ｂ）を検索して、’−−Ｃｏｒｒｅｓｐｏｎｄ−−’の内容から、レイアウトデバイス’ＬＭ１’は、’ＳＭＡ＠１’に対応していること、および、’−−Ｍｅｒｇｅ Ｄｅｖｉｃｅ−−’の内容から、論理回路の３デバイス’ＳＭＡ’’ＳＭＢ’’ＳＭＣ’がマージされて’ＳＭＡ’という代表名が付されていることを認識する。この結果、情報検索部２４は、レイアウトデバイス’ＬＭ１’に、’ＳＭＡ＿ＳＭＢ＿ＳＭＣ＠１’という名称が割り振る。同様に、’ＬＭ２’には’ＳＭＡ＿ＳＭＢ＿ＳＭＣ＠２’というデバイス名を割り振る。そして、電源／ＧＮＤネットリスト生成部２５は、レイアウトデバイス’ＬＭ１’に対しては、’ＳＭＡ＿ＳＭＢ＿ＳＭＣ＠１’というデバイス名で、レイアウトデバイス’ＬＭ２’に対しては、’ＳＭＡ＿ＳＭＢ＿ＳＭＣ＠２’というデバイス名で、電源／ＧＮＤレイアウト寄生素子付きネットリスト２６を出力する。
【０１０３】
続いて、電源／ＧＮＤ解析部２７（図１９）は、電源／ＧＮＤレイアウト寄生素子付きネットリスト２６に含まれているデバイス名’ＳＭＡ＿ＳＭＢ＿ＳＭＣ＠１’および’ＳＭＡ＿ＳＭＢ＿ＳＭＣ＠２’に基づいて、論理回路の３つのパラレルデバイスがレイアウトの２つのパラレルデバイスに対応していることを確認する。そして、電源／ＧＮＤ解析部２７は、論理回路ネットリスト２３のデバイス’ＳＭＡ’’ＳＭＢ’および’ＳＭＣ’から供給される電源の和を、電源／ＧＮＤレイアウトの寄生素子付きネットリスト２６の２つのソース端子（’ＳＭＡ＿ＳＭＢ＿ＳＭＣ＠１’および’ＳＭＡ＿ＳＭＢ＿ＳＭＣ＠２’の各ソース端子）に割り振る。
【０１０４】
従来の装置では、論理回路とレイアウトで素子の数が異なる場合などの場合に、電源／ＧＮＤラインと内部回路の繋ぎの箇所で不一致が生じていたが、本実施の形態の設計検証装置によれば、いかなる場合においても電源／ＧＮＤラインと内部回路の繋ぎの箇所が完全に一致した、精度のよい電源／ＧＮＤラインバックアノテーションが可能になる。
【０１０５】
【発明の効果】
設計検証装置のクロスリファレンス情報ファイル化部が、論理回路における複数の素子およびその配線、および、レイアウトパターンにおける複数の素子およびその配線の対応関係を規定したクロスリファレンス情報を生成するので、素子、中間配線等の全ての要素に対して論理回路とレイアウトとの対応を特定できる。これにより、レイアウトに寄生する素子情報を加味した論理回路の動作を検証・解析するバックアノテーション時に、これらのクロスリファレンス情報を参照することにより、より詳細な解析が可能であり、また、指定したパスのみの解析が可能になる。すなわち、論理回路とレイアウトの配線名やデバイス名の対応を容易に認識でき、論理回路図面上の名称で配線名やデバイス名を指定できるようになる。よって、バックアノテーションにおいて、対応関係の認識効率を向上させ、かつ、認識ミスを削減できる。
【０１０６】
例えば、クロスリファレンス情報ファイル化部は、パラレル接続／シリアル接続／パラレル接続とシリアル接続との混在する論理回路のクロスリファレンス情報を生成する。または、クロスリファレンス情報ファイル化部は、論理等価と判断された素子群が交換可能であることを示すクロスリファレンス情報を生成する。
【０１０７】
検索部は、トランジスタのゲート端子の接続関係を基準として、または、ソース端子およびドレイン端子の接続関係を基準として、論理回路の素子・配線と、レイアウトパターンの素子・配線との対応を検索する。これにより、特に論理回路に互いに入れ替えても論理等価である素子が存在する場合に、基準を適宜変更して、論理回路とレイアウトパターンとの対応を検索できる。
【０１０８】
論理回路に所定の電圧を印加したときの電位の変化をシミュレーションして、レイアウトデータを参照することにより、電位の変化のなかった論理回路のノードと、それに対応するレイアウトパターンのノードとを記載したノードリストを生成できる。これにより、電位の変化のなかったノードを漏れなく指定したパス選択型バックアノテーションが可能になる。
【０１０９】
また、電位の変化のあった論理回路のノードと、それに対応するレイアウトパターンのノードとを記載したノードリストを生成することにより、電位の変化のあったノードをも漏れなく指定したパス選択型バックアノテーションが可能になる。
【０１１０】
ネットリスト生成部は、電位が変化したノードの情報、および電位の変化しなかったノードの情報を得て、寄生素子に関する情報をレイアウトパターン内の素子および配線の情報に付加したレイアウトネットリストを生成する。これにより、シミュレーション時に動作する部分回路に対応するレイアウト寄生素子の情報のみを考慮できる。
【０１１１】
同様に、ネットリスト生成部は、電源から接地に至る配線レイアウトに対応するレイアウトパターンの寄生素子に関する情報を抽出して、寄生素子に関する情報を、レイアウトパターン内の素子および配線の情報に付加したレイアウトネットリストを生成する。これにより、電源から接地に至る配線レイアウトに対応するレイアウト寄生素子の情報のみを考慮できる。
【図面の簡単な説明】
【図１】実施の形態１の設計検証装置の構成を示すブロック図である。
【図２】論理回路データ、レイアウトデータおよびＬＶＳ比較部のより具体的な例を示す図である。
【図３】複数のデバイスがパラレル接続により構成された論理回路およびレイアウトの例を示す図である。
【図４】パラレルデバイス・クロスリファレンス情報ファイル化部が出力したクロスリファレンス情報ファイルを示す図である。
【図５】複数のデバイスがシリアル接続により構成された論理回路およびレイアウトの例を示す図である。
【図６】シリアルデバイス・クロスリファレンス情報ファイル化部が出力したクロスリファレンス情報ファイルを示す図である。
【図７】複数のデバイスがパラレル接続、および、シリアル接続により構成された論理回路およびレイアウトの例を示す図である。
【図８】パラレルシリアルデバイス・クロスリファレンス情報ファイル化部が出力したクロスリファレンス情報ファイルを示す図である。
【図９】複数のデバイスがシリアル接続により構成された論理回路およびレイアウトの例を示す図である。
【図１０】論理等価デバイス・クロスリファレンス情報ファイル化部が出力したクロスリファレンス情報ファイルを示す図である。
【図１１】実施の形態２の設計検証装置の構成を示すブロック図である。
【図１２】（ａ）は、論理回路およびレイアウトを示す図である。（ｂ）は、論理等価デバイス・クロスリファレンス情報ファイル化部が、（ａ）の論理回路およびレイアウトから作成したクロスリファレンス情報ファイルを示す図である。（ｃ）は、トランジスタのゲート端子を基準にした情報検索結果を示す。
【図１３】実施の形態３の設計検証装置の構成を示すブロック図である。
【図１４】（ａ）は、論理回路およびレイアウトを示す図である。（ｂ）は、論理等価デバイス・クロスリファレンス情報ファイル化部が、（ａ）の論理回路およびレイアウトから作成したクロスリファレンス情報ファイルを示す図である。（ｃ）は、トランジスタのソース／ドレイン端子を基準にした情報検索結果を示す。
【図１５】実施の形態４の設計検証装置の構成を示すブロック図である。
【図１６】（ａ）は、論理回路およびレイアウトを示す図である。（ｂ）は、パラレルシリアルデバイス・クロスリファレンス情報ファイル化部が（ａ）の論理回路およびレイアウトに基づいて生成したクロスリファレンス情報ファイルである。（ｃ）は、ａｃｔｉｖｅノードリストおよびｉｎａｃｔｉｖｅノードリストの例である。（ｄ）は、変換後のａｃｔｉｖｅノードリストおよび変換後のｉｎａｃｔｉｖｅノードリストの例である。
【図１７】実施の形態５の設計検証装置の構成を示すブロック図である。
【図１８】（ａ）は、論理回路およびレイアウトを示す図である。（ｂ）は、パラレルシリアルデバイス・クロスリファレンス情報ファイル化部が（ａ）の論理回路およびレイアウトに基づいて生成したクロスリファレンス情報ファイルである。（ｃ）は、ａｃｔｉｖｅノードリストおよびｉｎａｃｔｉｖｅノードリストの例である。（ｄ）は、論理回路を基準にした検索結果を示す図である。
【図１９】実施の形態６の設計検証装置の構成を示すブロック図である。
【図２０】（ａ）は、論理回路およびレイアウトを示す図である。（ｂ）は、パラレルデバイス・クロスリファレンス情報ファイル化部が、（ａ）の論理回路およびレイアウトに基づいて生成したクロスリファレンス情報ファイルである。（ｃ）は、情報検索部による検索結果を示す図である。
【図２１】従来の半導体設計検証装置の構成を示すブロック図である。
【図２２】パス選択型バックアノテーションのための半導体設計検証装置の構成を示すブロック図である。
【図２３】電源／ＧＮＤラインバックアノテーションのための半導体設計検証装置の構成を示すブロック図である。
【図２４】適切なバックアノテーションが行えない場合の例を示す論理回路図である。
【符号の説明】
１ 論理回路データ、 ２ レイアウトデータ、 ３ ＬＶＳ比較部、 ４ パラレルデバイス・クロスリファレンス情報ファイル化部、 ５ シリアルデバイス・クロスリファレンス情報ファイル化部、 ６ パラレルシリアルデバイス・クロスリファレンス情報ファイル化部、 ７ 論理等価デバイス・クロスリファレンス情報ファイル化部、 ８ 論理回路対レイアウト・クロスリファレンス情報ファイル、 ９ ネットリスト生成部、 １０ レイアウト寄生素子付きネットリスト、 １１ 解析部、 ３１ ＬＶＳルール、 ３２ 要素認識部、 ３３ 比較検証部、 １００ 設計検証装置
Claims (11)
- 論理回路の素子および該素子間の配線に関する論理回路データ、および、該論理回路のレイアウトパターンに関するレイアウトデータを記憶した記憶部と、
前記レイアウトデータに基づいて、素子の接続関係を認識する要素認識部と、前記論理回路データに基づく論理回路の接続関係と、要素認識部が認識したレイアウトの接続関係との対応を比較検証する比較検証部であって、前記論理回路データに基づいて、前記論理回路の複数の素子を第１の機能ユニットとしてマージし、要素認識部が認識した前記接続関係に基づいて、前記論理回路の複数の素子を第２の機能ユニットとしてマージし、前記第１の機能ユニットにおけるマージされた複数の素子の第１の接続関係と、前記第２の機能ユニットにおけるマージされた複数の素子の第２の接続関係との対応を比較検証する比較検証部と、
前記論理回路の接続関係に応じて、前記第１の機能ユニットにおける前記複数の素子およびその配線、および、前記第２の機能ユニットにおける前記複数の素子およびその配線の対応関係を規定したクロスリファレンス情報を生成するクロスリファレンス情報ファイル化部と
を備えた、設計検証装置。 - クロスリファレンス情報ファイル化部は、パラレル接続された前記論理回路のクロスリファレンス情報を生成する、請求項１に記載の設計検証装置。
- クロスリファレンス情報ファイル化部は、シリアル接続された前記論理回路のクロスリファレンス情報を生成する、請求項１または２に記載の設計検証装置。
- クロスリファレンス情報ファイル化部は、パラレル接続とシリアル接続とが混在する前記論理回路のクロスリファレンス情報を生成する、請求項３に記載の設計検証装置。
- 比較検証部は、前記論理回路が、複数の素子を互いに入れ替えても論理等価であるか否かをさらに判断し、論理等価である場合には、クロスリファレンス情報ファイル化部は、論理等価と判断された素子群が交換可能であることを示すクロスリファレンス情報を生成する、請求項４に記載の設計検証装置。
- クロスリファレンス情報ファイル化部が生成した前記クロスリファレンス情報に基づいて、前記論理回路の素子または配線と、前記レイアウトパターンの素子または配線との対応を検索する検索部をさらに備え、
前記素子が、ゲート端子、ソース端子、およびドレイン端子を含むトランジスタである場合に、該検索部は、該トランジスタのゲート端子の接続関係を基準として、前記対応を検索する、請求項５に記載の設計検証装置。 - クロスリファレンス情報ファイル化部が生成した前記クロスリファレンス情報に基づいて、前記論理回路の素子または配線と、前記レイアウトパターンの素子または配線との対応を検索する検索部をさらに備え、
前記素子が、ゲート端子、ソース端子、およびドレイン端子を含むトランジスタである場合に、該検索部は、該トランジスタのソース端子およびドレイン端子の接続関係を基準として、前記対応を検索する、請求項５に記載の設計検証装置。 - 記憶部に記憶された前記論理回路データに基づいて、前記論理回路に所定の電圧を印加したときの各ノードの電位の変化をシミュレーションするシミュレーション部であって、シミュレーションの結果得られた、電位の変化が無かった前記論理回路のノードを特定する第１のノードリストを生成するシミュレーション部と、
シミュレーション部が生成した前記第１のノードリスト、および、記憶部に記憶された前記レイアウトデータに基づいて、前記論理回路の電位の変化がなかったノードに対応する前記レイアウトパターンのノードを特定し、前記第１のノードリストを、特定された前記レイアウトパターンのノードをさらに追加した第２のノードリストに変換するノードリスト変換部と
をさらに備えた、請求項５に記載の設計検証装置。 - シミュレーション部は、シミュレーションの結果得られた、電位の変化があった前記論理回路のノードを特定する第３のノードリストを生成し、
ノードリスト変換部は、シミュレーション部が生成した前記第３のノードリスト、および、記憶部に記憶された前記レイアウトデータに基づいて、前記論理回路の電位の変化があったノードに対応する前記レイアウトパターンのノードを特定し、前記第３のノードリストを、特定された前記レイアウトパターンのノードをさらに追加した第４のノードリストに変換する、請求項８に記載の設計検証装置。 - 設計検証装置は、比較検証部による比較検証の結果、および、前記第４のノードリストに基づいて、論理回路の一部分である部分回路に対応するレイアウトパターンの寄生素子に関する情報を抽出して、該寄生素子に関する情報を、レイアウトパターン内の素子および配線の情報に付加したレイアウトネットリストを生成するネットリスト生成部をさらに備えた、請求項９に記載の設計検証装置。
- 前記論理回路データは、論理回路内の素子および配線に関する情報を記述した論理回路ネットリストであり、
設計検証装置は、
クロスリファレンス情報ファイル化部が生成した前記クロスリファレンス情報、および、前記論理回路ネットリストに基づいて、前記論理回路と前記レイアウトとの対応を検索する検索部と、
比較検証部による比較検証の結果に基づいて、電源から接地に至る配線レイアウトに対応するレイアウトパターンの寄生素子に関する情報を抽出して、該寄生素子に関する情報を、レイアウトパターン内の素子および配線の情報に付加したレイアウトネットリストを生成するネットリスト生成部をさらに備えた、請求項５に記載の設計検証装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002265251A JP2004102772A (ja) | 2002-09-11 | 2002-09-11 | 設計検証装置 |
| US10/435,045 US20040049747A1 (en) | 2002-09-11 | 2003-05-12 | Verification apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002265251A JP2004102772A (ja) | 2002-09-11 | 2002-09-11 | 設計検証装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004102772A true JP2004102772A (ja) | 2004-04-02 |
Family
ID=31986567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002265251A Pending JP2004102772A (ja) | 2002-09-11 | 2002-09-11 | 設計検証装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20040049747A1 (ja) |
| JP (1) | JP2004102772A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009205259A (ja) * | 2008-02-26 | 2009-09-10 | Nec Electronics Corp | 半導体集積回路のレイアウト設計方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7823112B1 (en) | 2003-05-30 | 2010-10-26 | Golden Gate Technology, Inc. | Method, software and system for ensuring timing between clocked components in a circuit |
| JP4476831B2 (ja) * | 2004-06-08 | 2010-06-09 | 株式会社リコー | プリント配線板作業関連情報表示システム、プリント配線板作業関連情報表示方法、この表示方法を利用したプリント回路実装品の製造方法、この表示方法を実行させるコンピュータプログラム及びこのコンピュータプログラムを記録可能な記録媒体 |
| DE102004033339A1 (de) * | 2004-07-09 | 2006-02-02 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Auffinden von Schaltungsabweichungen |
| US7360193B1 (en) * | 2004-09-21 | 2008-04-15 | Golden Gate Technology, Inc. | Method for circuit block placement and circuit block arrangement based on switching activity |
| US7596771B2 (en) * | 2005-05-10 | 2009-09-29 | Texas Instruments Incorporated | Distributed element generator, method of generating distributed elements and an electronic design automation tool employing the same |
| US7827509B2 (en) * | 2005-07-15 | 2010-11-02 | Lsi Corporation | Digitally obtaining contours of fabricated polygons |
| US20070061764A1 (en) * | 2005-09-15 | 2007-03-15 | Interntional Business Machines Corporation | Keyword-based connectivity verification |
| DE102005045716A1 (de) * | 2005-09-24 | 2007-04-05 | Infineon Technologies Ag | Verfahren und Hilfseinrichtung zum Erstellen und Überprüfen des Stromlaufplans für eine zu integrierende Schaltung |
| US20080115102A1 (en) * | 2006-11-14 | 2008-05-15 | Dan Rittman | System and method for automatic elimination of connectivity mismatches during construction of a mask layout block, maintaining process design rule correctness |
| US7594210B2 (en) * | 2006-11-16 | 2009-09-22 | Clk Design Automation, Inc. | Timing variation characterization |
| US7793243B1 (en) | 2006-12-04 | 2010-09-07 | Clk Design Automation, Inc. | Multi-engine static analysis |
| JP5563385B2 (ja) * | 2010-06-23 | 2014-07-30 | ラピスセミコンダクタ株式会社 | レイアウトパタン生成装置及びレイアウトパタン生成方法 |
| US8782577B2 (en) | 2010-07-24 | 2014-07-15 | Cadence Design Systems, Inc. | Method, apparatus, and article of manufacture for providing in situ, customizable information in designing electronic circuits with electrical awareness |
| US8762914B2 (en) * | 2010-07-24 | 2014-06-24 | Cadence Design Systems, Inc. | Methods, systems, and articles of manufacture for constraint verification for implementing electronic circuit designs with electrical awareness |
| US8707231B2 (en) * | 2012-07-31 | 2014-04-22 | Freescale Semiconductor, Inc. | Method and system for derived layer checking for semiconductor device design |
| US10713356B2 (en) * | 2013-03-04 | 2020-07-14 | Crowdstrike, Inc. | Deception-based responses to security attacks |
| US9405871B1 (en) * | 2014-12-05 | 2016-08-02 | Xilinx, Inc. | Determination of path delays in circuit designs |
| US10783296B1 (en) * | 2018-06-08 | 2020-09-22 | Diakopto, Inc. | Matched net and device analysis based on parasitics |
| CN114139485B (zh) * | 2021-11-29 | 2024-07-09 | 北京华大九天科技股份有限公司 | 一种网表器件参数计算方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5202841A (en) * | 1989-07-14 | 1993-04-13 | Mitsubishi Denki Kabushiki Kaisha | Layout pattern verification system |
| US5828580A (en) * | 1994-11-08 | 1998-10-27 | Epic Design Technology, Inc. | Connectivity-based approach for extracting parasitic layout in an integrated circuit |
| US5623420A (en) * | 1994-11-16 | 1997-04-22 | Sun Microsystems, Inc. | Method and apparatus to distribute spare cells within a standard cell region of an integrated circuit |
| US6499130B1 (en) * | 2000-02-17 | 2002-12-24 | Avant! Corporation | Methods, apparatus and computer program products that perform layout versus schematic comparison of integrated circuits using advanced symmetry resolution techniques |
-
2002
- 2002-09-11 JP JP2002265251A patent/JP2004102772A/ja active Pending
-
2003
- 2003-05-12 US US10/435,045 patent/US20040049747A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009205259A (ja) * | 2008-02-26 | 2009-09-10 | Nec Electronics Corp | 半導体集積回路のレイアウト設計方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040049747A1 (en) | 2004-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2004102772A (ja) | 設計検証装置 | |
| US6530073B2 (en) | RTL annotation tool for layout induced netlist changes | |
| Barros et al. | Analog circuits and systems optimization based on evolutionary computation techniques | |
| Massier et al. | The sizing rules method for CMOS and bipolar analog integrated circuit synthesis | |
| US6473885B1 (en) | Digital circuit layout techniques using circuit decomposition and pin swapping | |
| US20070044060A1 (en) | System and Technique of Pattern Matching and Pattern Replacement | |
| US7971178B1 (en) | System to merge custom and synthesized digital integrated circuit design data | |
| US6360352B2 (en) | Digital circuit layout techniques | |
| US20090228848A1 (en) | Circuit verification apparatus, a method of circuit verification and circuit verification program | |
| JP4495865B2 (ja) | 業者間アプリケーションサービスプロバイダ | |
| WO1999009497A1 (fr) | Procede d'extraction de caracteristiques de synchronisation de circuits a transistors, support de stockage stockant une bibliotheque de caracteristiques de synchronisation, procede de conception de lsi et procede d'extraction par grille | |
| US7340697B2 (en) | Integrated computer-aided circuit design kit facilitating verification of designs across different process technologies | |
| US7000206B2 (en) | Timing path detailer | |
| US8504953B2 (en) | Schematic generation visualization aid for netlists comprising analog circuits | |
| US6405351B1 (en) | System for verifying leaf-cell circuit properties | |
| US6449578B1 (en) | Method and apparatus for determining the RC delays of a network of an integrated circuit | |
| Riepe et al. | Transistor level micro-placement and routing for two-dimensional digital VLSI cell synthesis | |
| Cheremisinov et al. | Extracting a logic gate network from a transistor-level CMOS circuit | |
| Lu et al. | Combining technology mapping with post-placement resynthesis for performance optimization | |
| Ren et al. | Intuitive ECO synthesis for high performance circuits | |
| Wu et al. | Design partitioning for large-scale equivalence checking and functional correction | |
| US6877140B1 (en) | Method and system for generating a schematic representing bus structures | |
| JP2003233636A (ja) | 回路検証装置 | |
| Zeidman | Introduction to verilog | |
| US7124393B1 (en) | System and method for processing configuration information |