JP2003228998A - 半導体記憶装置及び半導体記憶装置の試験方法 - Google Patents
半導体記憶装置及び半導体記憶装置の試験方法Info
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- JP2003228998A JP2003228998A JP2002020517A JP2002020517A JP2003228998A JP 2003228998 A JP2003228998 A JP 2003228998A JP 2002020517 A JP2002020517 A JP 2002020517A JP 2002020517 A JP2002020517 A JP 2002020517A JP 2003228998 A JP2003228998 A JP 2003228998A
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Abstract
(57)【要約】
【課題】 バースト試験を簡便に行う。
【解決手段】 試験用バーストアドレス発生回路7が、
アドレスバッファ3から供給されたカラムアドレスyを
y+m−1となるまで1ずつインクリメントし、インク
リメントによって得られたy以上y+m−1以下の全て
のアドレスを、値が小さいものから順番に通常バースト
アドレスとして出力する。試験用バーストアドレス発生
回路7から出力された試験用バーストアドレスは、カラ
ムデコーダ10へ供給される。すなわち、試験用バース
トアドレス発生回路7は、アドレスバッファ3から供給
されるカラムアドレスに拘わらず、連続して1ずつ増加
したカラムアドレスを、カラムデコーダ10へ供給す
る。
アドレスバッファ3から供給されたカラムアドレスyを
y+m−1となるまで1ずつインクリメントし、インク
リメントによって得られたy以上y+m−1以下の全て
のアドレスを、値が小さいものから順番に通常バースト
アドレスとして出力する。試験用バーストアドレス発生
回路7から出力された試験用バーストアドレスは、カラ
ムデコーダ10へ供給される。すなわち、試験用バース
トアドレス発生回路7は、アドレスバッファ3から供給
されるカラムアドレスに拘わらず、連続して1ずつ増加
したカラムアドレスを、カラムデコーダ10へ供給す
る。
Description
【0001】
【発明の属する技術分野】本発明はバーストモードでデ
ータの書き込み及び読み出しを行うことが可能な半導体
記憶装置に関する。また、本発明は、バーストモードで
データの書き込み及び読み出しを行うことが可能な半導
体記憶装置の試験方法に関する。
ータの書き込み及び読み出しを行うことが可能な半導体
記憶装置に関する。また、本発明は、バーストモードで
データの書き込み及び読み出しを行うことが可能な半導
体記憶装置の試験方法に関する。
【0002】
【従来の技術】半導体記憶装置は、情報信号の処理を行
うコンピュータなどの情報処理装置や、画像信号からな
る情報信号の処理を行う画像処理装置などに設けられて
いる。
うコンピュータなどの情報処理装置や、画像信号からな
る情報信号の処理を行う画像処理装置などに設けられて
いる。
【0003】半導体記憶装置には、例えばSDRAM
(Synchronous Dynamic Random Access Memory)など、
シンクロナスタイプのものがある。シンクロナスタイプ
の半導体記憶装置には、バーストモードと称するデータ
の転送モードがある。バーストモードは、供給された1
つのアドレスに基づいて複数のアドレスを発生し、クロ
ック信号に同期してデータに対する読み出し及び書き込
みを高速に行う。すなわち、バーストモードは、1回の
アドレス指定で複数のデータをまとめて連続的に転送す
るモードであり、高速なデータ転送が可能となるモード
である。バーストモードにおいてまとめて連続的に転送
されるデータの数は、2、4、又は8であることが多
い。
(Synchronous Dynamic Random Access Memory)など、
シンクロナスタイプのものがある。シンクロナスタイプ
の半導体記憶装置には、バーストモードと称するデータ
の転送モードがある。バーストモードは、供給された1
つのアドレスに基づいて複数のアドレスを発生し、クロ
ック信号に同期してデータに対する読み出し及び書き込
みを高速に行う。すなわち、バーストモードは、1回の
アドレス指定で複数のデータをまとめて連続的に転送す
るモードであり、高速なデータ転送が可能となるモード
である。バーストモードにおいてまとめて連続的に転送
されるデータの数は、2、4、又は8であることが多
い。
【0004】以下では、シンクロナスタイプの半導体記
憶装置であるSDRAMの構成について説明する。
憶装置であるSDRAMの構成について説明する。
【0005】図5に示すように、SDRAM100は、
コントロールロジック101と、アドレスバッファ10
2と、メモリセルアレイ103と、入出力バッファ10
4と、バーストアドレス発生回路105と、ロウアドレ
スデコーダ106と、カラムアドレスデコーダ107
と、センスアンプ回路108とを備える。
コントロールロジック101と、アドレスバッファ10
2と、メモリセルアレイ103と、入出力バッファ10
4と、バーストアドレス発生回路105と、ロウアドレ
スデコーダ106と、カラムアドレスデコーダ107
と、センスアンプ回路108とを備える。
【0006】コントロールロジック101は、外部から
供給されるコントロール信号及びクロック信号に基づい
て、各回路が動作するタイミングを制御する。
供給されるコントロール信号及びクロック信号に基づい
て、各回路が動作するタイミングを制御する。
【0007】アドレスバッファ102は、外部から供給
されるカラムアドレス及びロウアドレスをバッファリン
グして、ロウアドレスデコーダ106にロウアドレスを
供給する。また、アドレスバッファ102は、通常はカ
ラムアドレスデコーダ107にカラムアドレスを供給
し、バーストモードのときにはバーストアドレス発生回
路105に対してカラムアドレスを供給する。
されるカラムアドレス及びロウアドレスをバッファリン
グして、ロウアドレスデコーダ106にロウアドレスを
供給する。また、アドレスバッファ102は、通常はカ
ラムアドレスデコーダ107にカラムアドレスを供給
し、バーストモードのときにはバーストアドレス発生回
路105に対してカラムアドレスを供給する。
【0008】メモリセルアレイ103は、行列状に配置
される複数のメモリセルと、メモリセルの各行に対応し
て配置される複数のワード線と、メモリセルの各列に対
応して配置されビット線及び相補ビット線からなる複数
のビット線対とを備える。各メモリセルにはデータが記
憶される。
される複数のメモリセルと、メモリセルの各行に対応し
て配置される複数のワード線と、メモリセルの各列に対
応して配置されビット線及び相補ビット線からなる複数
のビット線対とを備える。各メモリセルにはデータが記
憶される。
【0009】入出力バッファ104は、各メモリセルに
対してデータの書き込み及び読み出しをするときに、デ
ータをバッファリングする。
対してデータの書き込み及び読み出しをするときに、デ
ータをバッファリングする。
【0010】バーストアドレス発生回路105は、SD
RAM100がバーストモードであるときに、アドレス
バッファ102から供給される1つのカラムアドレスに
基づいて演算を行い、設定されている個数(以下、バー
ストレングスと称する。)のカラムアドレス(以下、バ
ーストアドレスと称する。)を連続して発生する。バー
ストアドレス発生回路105から出力したバーストアド
レスは、カラムアドレスデコーダ107へ供給される。
RAM100がバーストモードであるときに、アドレス
バッファ102から供給される1つのカラムアドレスに
基づいて演算を行い、設定されている個数(以下、バー
ストレングスと称する。)のカラムアドレス(以下、バ
ーストアドレスと称する。)を連続して発生する。バー
ストアドレス発生回路105から出力したバーストアド
レスは、カラムアドレスデコーダ107へ供給される。
【0011】ロウアドレスデコーダ106は、ロウアド
レスによって指定されたワード線を選択し、選択したワ
ード線に所定の電圧を印加する。
レスによって指定されたワード線を選択し、選択したワ
ード線に所定の電圧を印加する。
【0012】カラムアドレスデコーダ107は、アドレ
スバッファ102から供給されたカラムアドレス又はバ
ーストアドレス発生回路105から供給されたバースト
アドレスによって指定されたビット線対を選択し、選択
したビット線対とセンスアンプ108との間に接続され
ているカラム選択ゲート(図示せず。)を導通させる。
スバッファ102から供給されたカラムアドレス又はバ
ーストアドレス発生回路105から供給されたバースト
アドレスによって指定されたビット線対を選択し、選択
したビット線対とセンスアンプ108との間に接続され
ているカラム選択ゲート(図示せず。)を導通させる。
【0013】センスアンプ回路108は複数のセンスア
ンプを備える。各センスアンプはそれぞれビット線対に
接続され、読み出し及びリフレッシュのときに、指定さ
れたメモリセルに書き込まれているデータに応じてビッ
ト線及びビット補線の微小な電位差を増幅し、読み出し
信号を出力する。
ンプを備える。各センスアンプはそれぞれビット線対に
接続され、読み出し及びリフレッシュのときに、指定さ
れたメモリセルに書き込まれているデータに応じてビッ
ト線及びビット補線の微小な電位差を増幅し、読み出し
信号を出力する。
【0014】SDRAM100におけるバーストモード
のときのデータの書き込み及び読み出しの動作は、以下
に説明する通りとなる。
のときのデータの書き込み及び読み出しの動作は、以下
に説明する通りとなる。
【0015】先ず、外部から供給されたロウアドレス及
びカラムアドレスが、アドレスバッファ102へ供給さ
れる。アドレスバッファ102は、供給されたロウアド
レス及びカラムアドレスをバッファリングする。
びカラムアドレスが、アドレスバッファ102へ供給さ
れる。アドレスバッファ102は、供給されたロウアド
レス及びカラムアドレスをバッファリングする。
【0016】次に、アドレスバッファ102は、コント
ロールロジック101から供給される内部クロック信号
に同期して、ロウアドレスをロウアドレスデコーダ10
6へ供給し、カラムアドレスをバーストアドレス発生回
路105へ供給する。
ロールロジック101から供給される内部クロック信号
に同期して、ロウアドレスをロウアドレスデコーダ10
6へ供給し、カラムアドレスをバーストアドレス発生回
路105へ供給する。
【0017】次に、ロウアドレスデコーダが106が、
供給されたロウアドレスによって指定されたワード線を
選択し、選択したワード線に対して所定の電圧を印加す
る。
供給されたロウアドレスによって指定されたワード線を
選択し、選択したワード線に対して所定の電圧を印加す
る。
【0018】また、バーストアドレス発生回路105
が、供給されたカラムアドレスに基づいてバーストアド
レスを発生し、カラムアドレスデコーダ107へ供給す
る。
が、供給されたカラムアドレスに基づいてバーストアド
レスを発生し、カラムアドレスデコーダ107へ供給す
る。
【0019】そして、カラムアドレスデコーダ107
が、供給されたバーストアドレスによって指定されたビ
ット線対を選択し、当該ビット線対とセンスアンプとの
間に接続されている選択ゲートを導通させる。
が、供給されたバーストアドレスによって指定されたビ
ット線対を選択し、当該ビット線対とセンスアンプとの
間に接続されている選択ゲートを導通させる。
【0020】以上説明した動作により、選択されたワー
ド線と選択されたビット線対との交点に存在するメモリ
セルが選択される。
ド線と選択されたビット線対との交点に存在するメモリ
セルが選択される。
【0021】そして、データを書き込むときには、入出
力バッファ104にバッファリングされたデータが、選
択されたメモリセルに書き込まれる。
力バッファ104にバッファリングされたデータが、選
択されたメモリセルに書き込まれる。
【0022】また、データを読み出すときには、選択さ
れたメモリセルに記録されているデータが読み出され
る。読み出されたデータは、入出力バッファ104にバ
ッファリングされた後に、SDRAM100の外部へ出
力される。
れたメモリセルに記録されているデータが読み出され
る。読み出されたデータは、入出力バッファ104にバ
ッファリングされた後に、SDRAM100の外部へ出
力される。
【0023】以上説明したSDRAM100などのシン
クロナスタイプの半導体メモリでは、バーストモードの
ときにデータの読み出し及び書き込みがエラーなく行え
ることを確認するためのテスト(以下、バースト試験と
称する。)が行われる。
クロナスタイプの半導体メモリでは、バーストモードの
ときにデータの読み出し及び書き込みがエラーなく行え
ることを確認するためのテスト(以下、バースト試験と
称する。)が行われる。
【0024】以下では、SDRAM100をバースト試
験する方法について説明する。
験する方法について説明する。
【0025】最初に、バースト試験を行うための試験装
置について説明する。
置について説明する。
【0026】図6に示すように、試験装置130は、メ
モリパターン発生器131、判定部132、及び不良メ
モリ133を備えている。SDRAM100は、試験装
置130に装着されてバースト試験が行われる。なお、
図6では、コントロールロジック101の図示を省略す
る。
モリパターン発生器131、判定部132、及び不良メ
モリ133を備えている。SDRAM100は、試験装
置130に装着されてバースト試験が行われる。なお、
図6では、コントロールロジック101の図示を省略す
る。
【0027】メモリパターン発生器131は、カラムア
ドレス及びロウアドレスを発生し、装着されたSDRA
M100のアドレスバッファ102へ供給するととも
に、不良メモリ133へも供給する。また、メモリパタ
ーン発生器131は、SDRAM100が正常に動作し
ていると仮定した場合にSDRAM100から供給され
るであろう結果(以下、期待値と称する。)を、判定部
132へ供給する。また、メモリパターン発生器131
には、演算回路(図示せず。)が設けられている。演算
回路はアドレス発生器131から供給されたアドレスに
基づいて演算を行い、バーストアドレス発生回路105
から出力されるアドレスと同一のアドレスを算出する。
ドレス及びロウアドレスを発生し、装着されたSDRA
M100のアドレスバッファ102へ供給するととも
に、不良メモリ133へも供給する。また、メモリパタ
ーン発生器131は、SDRAM100が正常に動作し
ていると仮定した場合にSDRAM100から供給され
るであろう結果(以下、期待値と称する。)を、判定部
132へ供給する。また、メモリパターン発生器131
には、演算回路(図示せず。)が設けられている。演算
回路はアドレス発生器131から供給されたアドレスに
基づいて演算を行い、バーストアドレス発生回路105
から出力されるアドレスと同一のアドレスを算出する。
【0028】判定部132は、実際にSDRAM100
から供給される出力結果と期待値とを比較して一致して
いるか否かを判定し、判定結果を不良メモリ133へ供
給する。
から供給される出力結果と期待値とを比較して一致して
いるか否かを判定し、判定結果を不良メモリ133へ供
給する。
【0029】不良メモリ133は、演算回路によって算
出されたアドレスと、アドレス発生器131から供給さ
れたロウアドレスとによって指定された位置に存在する
メモリセルに、判定部132から供給された判定結果が
書き込まれる。
出されたアドレスと、アドレス発生器131から供給さ
れたロウアドレスとによって指定された位置に存在する
メモリセルに、判定部132から供給された判定結果が
書き込まれる。
【0030】試験装置130によるSDRAM100の
バースト試験方法は、以下に説明する通りとなる。
バースト試験方法は、以下に説明する通りとなる。
【0031】最初に、試験装置130にSDRAM10
0を装着する。
0を装着する。
【0032】先ず、メモリパターン発生器131が、カ
ラムアドレス及びロウアドレスを発生してアドレスバッ
ファ102へ供給するとともに、データを入出力バッフ
ァ104へ供給する。
ラムアドレス及びロウアドレスを発生してアドレスバッ
ファ102へ供給するとともに、データを入出力バッフ
ァ104へ供給する。
【0033】次に、SDRAM100は、バーストモー
ドで各メモリセルに対してデータを書き込む。
ドで各メモリセルに対してデータを書き込む。
【0034】そして、メモリパターン発生器131が、
カラムアドレス及びロウアドレスを不良メモリ133へ
供給するとともに、判定部132へ期待値を供給する。
カラムアドレス及びロウアドレスを不良メモリ133へ
供給するとともに、判定部132へ期待値を供給する。
【0035】次に、SDRAM100は、バーストモー
ドで各メモリセルに対するデータの読み出しを行い、読
み出した結果を判定部132へ供給する。
ドで各メモリセルに対するデータの読み出しを行い、読
み出した結果を判定部132へ供給する。
【0036】次に、判定部132は、SDRAM100
から供給された結果と期待値とを比較して一致している
か否かを判定し、判定結果を不良メモリ133へ供給す
る。
から供給された結果と期待値とを比較して一致している
か否かを判定し、判定結果を不良メモリ133へ供給す
る。
【0037】次に、メモリパターン発生器131に備え
られている演算回路が、バーストアドレス発生回路10
5が発生したカラムアドレスと同一のカラムアドレスを
発生する。
られている演算回路が、バーストアドレス発生回路10
5が発生したカラムアドレスと同一のカラムアドレスを
発生する。
【0038】次に、メモリパターン発生器131から供
給されたロウアドレス及び演算回路から得られたカラム
アドレスによって選択されたメモリセルに、判定部13
2から供給された判定結果が書き込まれる。
給されたロウアドレス及び演算回路から得られたカラム
アドレスによって選択されたメモリセルに、判定部13
2から供給された判定結果が書き込まれる。
【0039】そして、不良メモリ133に書き込まれた
判定結果によって、SDRAM100がバーストモード
で正常に動作しているか否かを判断することができる。
判定結果によって、SDRAM100がバーストモード
で正常に動作しているか否かを判断することができる。
【0040】
【発明が解決しようとする課題】ところで、バーストア
ドレス発生回路105は、アドレスバッファ102から
供給されるカラムアドレスによって、異なるバーストア
ドレスを生成し出力する。
ドレス発生回路105は、アドレスバッファ102から
供給されるカラムアドレスによって、異なるバーストア
ドレスを生成し出力する。
【0041】バーストアドレス発生回路105は、バー
ストアドレスを発生するモードとして、シーケンシャル
モードとインターリーブモードとの2つのモードを有し
ている。
ストアドレスを発生するモードとして、シーケンシャル
モードとインターリーブモードとの2つのモードを有し
ている。
【0042】バーストアドレス発生回路105は、シー
ケンシャルモードであるときには、供給された1つのカ
ラムアドレスx(但し、xはm×n以上m×n+m−1
以下の整数であり、mはバーストレングスを示す2以上
の整数であり、nはアドレスがバーストアドレス発生回
路105に対して繰り返して供給されるときの繰り返し
回数を示す0以上の整数である。)を開始アドレスとし
て、m×n以上m×n+m−1以下のアドレスを昇順で
循環的に連続して発生する。また、バーストアドレス発
生回路105は、インターリーブモードであるときに
は、供給された1つのカラムアドレスxとm×nを開始
アドレスとしたm×n以上m×n+m−1以下の昇順な
アドレスと間での排他的論理和を取ることによって、連
続的にアドレスを発生する。
ケンシャルモードであるときには、供給された1つのカ
ラムアドレスx(但し、xはm×n以上m×n+m−1
以下の整数であり、mはバーストレングスを示す2以上
の整数であり、nはアドレスがバーストアドレス発生回
路105に対して繰り返して供給されるときの繰り返し
回数を示す0以上の整数である。)を開始アドレスとし
て、m×n以上m×n+m−1以下のアドレスを昇順で
循環的に連続して発生する。また、バーストアドレス発
生回路105は、インターリーブモードであるときに
は、供給された1つのカラムアドレスxとm×nを開始
アドレスとしたm×n以上m×n+m−1以下の昇順な
アドレスと間での排他的論理和を取ることによって、連
続的にアドレスを発生する。
【0043】具体的に説明すると、バーストアドレス発
生回路105が出力するバーストアドレスは、以下の表
1に示す通りとなる。
生回路105が出力するバーストアドレスは、以下の表
1に示す通りとなる。
【0044】
【表1】
【0045】表1に示すように、アドレスバッファ10
2からバーストアドレス発生回路105へ供給されるカ
ラムアドレスxが、バーストレングスmで割り切れる数
であるときには、バーストアドレス発生回路105は、
xをx+m−1となるまで1ずつインクリメントし、イ
ンクリメントによって得られたx以上x+m−1以下の
全てのアドレスを、値が小さいものから順番に通常バー
ストアドレスとして出力する。すなわち、バーストアド
レス発生回路105から順次出力されるバーストアドレ
スは、連続的に1ずつ増加したものとなる。
2からバーストアドレス発生回路105へ供給されるカ
ラムアドレスxが、バーストレングスmで割り切れる数
であるときには、バーストアドレス発生回路105は、
xをx+m−1となるまで1ずつインクリメントし、イ
ンクリメントによって得られたx以上x+m−1以下の
全てのアドレスを、値が小さいものから順番に通常バー
ストアドレスとして出力する。すなわち、バーストアド
レス発生回路105から順次出力されるバーストアドレ
スは、連続的に1ずつ増加したものとなる。
【0046】一方、アドレスバッファ102からバース
トアドレス発生回路105へ供給されるカラムアドレス
xが、設定されているバーストレングスmで割り切れな
いときには、バーストアドレス発生回路105から順次
出力されるバーストアドレスは、連続的に1ずつ増加し
たものではなくなる。
トアドレス発生回路105へ供給されるカラムアドレス
xが、設定されているバーストレングスmで割り切れな
いときには、バーストアドレス発生回路105から順次
出力されるバーストアドレスは、連続的に1ずつ増加し
たものではなくなる。
【0047】SDRAM100のバースト試験を行うと
きにメモリパターン発生器131内で演算回路が算出す
るアドレスは、バーストアドレス発生回路105が出力
するカラムアドレスと同一である必要性がある。すなわ
ち、バーストアドレス発生回路105へバーストレング
スmで割り切れないカラムアドレスxを供給して、SD
RAM100のバースト試験を行うときには、不良メモ
リ133内で演算回路が算出するアドレスが1ずつ増加
するアドレスではなく、変化が複雑なアドレスとなる。
きにメモリパターン発生器131内で演算回路が算出す
るアドレスは、バーストアドレス発生回路105が出力
するカラムアドレスと同一である必要性がある。すなわ
ち、バーストアドレス発生回路105へバーストレング
スmで割り切れないカラムアドレスxを供給して、SD
RAM100のバースト試験を行うときには、不良メモ
リ133内で演算回路が算出するアドレスが1ずつ増加
するアドレスではなく、変化が複雑なアドレスとなる。
【0048】バースト試験において、バーストアドレス
発生回路105へバーストレングスmで割り切れないカ
ラムアドレスxを供給するときには、メモリパターン発
生器131に備えられた演算装置が複雑な演算を行うこ
とで、不良メモリ133に与えるアドレスを、バースト
アドレスアドレス発生回路105から出力するバースト
アドレスと同一としている。
発生回路105へバーストレングスmで割り切れないカ
ラムアドレスxを供給するときには、メモリパターン発
生器131に備えられた演算装置が複雑な演算を行うこ
とで、不良メモリ133に与えるアドレスを、バースト
アドレスアドレス発生回路105から出力するバースト
アドレスと同一としている。
【0049】また、試験装置130が上記複雑な演算を
行う演算装置を備えない場合には、試験装置130に内
蔵されたプロセッサにより実行されるプロセッサ上のソ
フトウェアによって複雑な演算が実現される。
行う演算装置を備えない場合には、試験装置130に内
蔵されたプロセッサにより実行されるプロセッサ上のソ
フトウェアによって複雑な演算が実現される。
【0050】すなわち、バースト試験において、バース
トアドレス発生回路105へバーストレングスmで割り
切れないカラムアドレスxを供給するときには、複雑な
演算を行う必要性が生じるために、試験を容易に行うこ
とが困難となる。
トアドレス発生回路105へバーストレングスmで割り
切れないカラムアドレスxを供給するときには、複雑な
演算を行う必要性が生じるために、試験を容易に行うこ
とが困難となる。
【0051】本発明は以上説明した従来の実情を鑑みて
提案されたものであり、試験装置において複雑な演算を
行うことなく、バースト試験を簡便に行い、不良解析な
どを容易に行うことが可能な半導体記憶装置を提供する
ことを目的とする。また、本発明は、複雑な演算を行う
ことなく、不良解析などを容易に行うことが可能である
バースト試験方法を提供することを目的とする。
提案されたものであり、試験装置において複雑な演算を
行うことなく、バースト試験を簡便に行い、不良解析な
どを容易に行うことが可能な半導体記憶装置を提供する
ことを目的とする。また、本発明は、複雑な演算を行う
ことなく、不良解析などを容易に行うことが可能である
バースト試験方法を提供することを目的とする。
【0052】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、データを記憶する記憶手段と、供給された内部
アドレスに応じて上記記憶手段の中におけるアクセスポ
イントを選択する選択手段とを備え、バースト試験モー
ドを有する半導体記憶装置であって、上記バースト試験
モードにおいて、外部から供給されたアドレスによらず
連続した上記内部アドレスを生成し、上記選択手段へ供
給する内部アドレス生成手段を備えることを特徴とす
る。
装置は、データを記憶する記憶手段と、供給された内部
アドレスに応じて上記記憶手段の中におけるアクセスポ
イントを選択する選択手段とを備え、バースト試験モー
ドを有する半導体記憶装置であって、上記バースト試験
モードにおいて、外部から供給されたアドレスによらず
連続した上記内部アドレスを生成し、上記選択手段へ供
給する内部アドレス生成手段を備えることを特徴とす
る。
【0053】また、本発明に係る半導体記憶装置は、複
数のメモリセルを有するメモリセルアレイと、上記メモ
リセルのアドレスが供給され、供給された1つのアドレ
スx(但し、xはm×n以上m×n+m−1以下の整数
であり、mは連続して出力するアドレスの数を示す2以
上の整数であり、nはアドレスが繰り返して供給される
ときの繰り返し回数を示す0以上の整数である。)を開
始アドレスとして、m×n以上m×n+m−1以下のア
ドレスを昇順で循環的に連続して発生するシーケンシャ
ルモードと、供給された1つのアドレスxとm×nを開
始アドレスとしたm×n以上m×n+m−1以下の昇順
なアドレスとの排他的論理和をアドレスとして連続して
発生するインターリーブモードとを有し、シーケンシャ
ルモードのときに発生したアドレス又はインターリーブ
モードのときに発生したアドレスを、連続して通常バー
ストアドレスとして出力する通常バーストアドレス発生
回路と、上記メモリセルのアドレスが供給され、供給さ
れた1つのアドレスy(但し、yは0以上の整数であ
る。)を、y+m−1となるまで1ずつインクリメント
し、インクリメントによって得られたy以上y+m−1
以下の全てのアドレスを、値が小さいものから順番に試
験用バーストアドレスとして出力する試験用バーストア
ドレス発生回路と、供給されたアドレスに基づいて、上
記メモリセルを選択するメモリセル選択手段と上記メモ
リセル選択手段に対して上記通常バーストアドレス又は
上記試験用バーストアドレスのうちのいずれかを供給す
る切り替え手段とを備えることを特徴とする。
数のメモリセルを有するメモリセルアレイと、上記メモ
リセルのアドレスが供給され、供給された1つのアドレ
スx(但し、xはm×n以上m×n+m−1以下の整数
であり、mは連続して出力するアドレスの数を示す2以
上の整数であり、nはアドレスが繰り返して供給される
ときの繰り返し回数を示す0以上の整数である。)を開
始アドレスとして、m×n以上m×n+m−1以下のア
ドレスを昇順で循環的に連続して発生するシーケンシャ
ルモードと、供給された1つのアドレスxとm×nを開
始アドレスとしたm×n以上m×n+m−1以下の昇順
なアドレスとの排他的論理和をアドレスとして連続して
発生するインターリーブモードとを有し、シーケンシャ
ルモードのときに発生したアドレス又はインターリーブ
モードのときに発生したアドレスを、連続して通常バー
ストアドレスとして出力する通常バーストアドレス発生
回路と、上記メモリセルのアドレスが供給され、供給さ
れた1つのアドレスy(但し、yは0以上の整数であ
る。)を、y+m−1となるまで1ずつインクリメント
し、インクリメントによって得られたy以上y+m−1
以下の全てのアドレスを、値が小さいものから順番に試
験用バーストアドレスとして出力する試験用バーストア
ドレス発生回路と、供給されたアドレスに基づいて、上
記メモリセルを選択するメモリセル選択手段と上記メモ
リセル選択手段に対して上記通常バーストアドレス又は
上記試験用バーストアドレスのうちのいずれかを供給す
る切り替え手段とを備えることを特徴とする。
【0054】また、本発明に係る半導体記憶装置の試験
方法は、データを記憶する記憶手段と、供給された内部
アドレスに応じて上記記憶手段の中におけるアクセスポ
イントを選択する選択手段とを備え、バースト試験モー
ドを有する半導体記憶装置の試験方法であって、上記バ
ースト試験モードにおいては、外部から供給されたアド
レスによらず連続した上記内部アドレスを生成し、上記
選択手段へ供給するを特徴とする。
方法は、データを記憶する記憶手段と、供給された内部
アドレスに応じて上記記憶手段の中におけるアクセスポ
イントを選択する選択手段とを備え、バースト試験モー
ドを有する半導体記憶装置の試験方法であって、上記バ
ースト試験モードにおいては、外部から供給されたアド
レスによらず連続した上記内部アドレスを生成し、上記
選択手段へ供給するを特徴とする。
【0055】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。
て、図面を参照しながら詳細に説明する。
【0056】図1に示すように、本発明を適用したSD
RAM(Synchronous Dynamic Random Access Memory)
1は、コントロールロジック2と、アドレスバッファ3
と、メモリセルアレイ4と、入出力バッファ5と、通常
バーストアドレス発生回路6と、試験用バーストアドレ
ス発生回路7と、第1の切り替えスイッチ8と、第2の
切り替えスイッチ9と、カラムアドレスデコーダ10
と、ロウアドレスデコーダ11と、センスアンプ回路1
2とを備える。
RAM(Synchronous Dynamic Random Access Memory)
1は、コントロールロジック2と、アドレスバッファ3
と、メモリセルアレイ4と、入出力バッファ5と、通常
バーストアドレス発生回路6と、試験用バーストアドレ
ス発生回路7と、第1の切り替えスイッチ8と、第2の
切り替えスイッチ9と、カラムアドレスデコーダ10
と、ロウアドレスデコーダ11と、センスアンプ回路1
2とを備える。
【0057】SDRAM1は、シンクロナスタイプの半
導体記憶装置であり、バーストモードと称するデータの
転送モードがある。バーストモードでは、最初のデータ
についてはDRAMと同様に読み出し及び書き込みを行
った後に、2番目以降のデータついてはクロック信号に
同期して高速に読み出し及び書き込みを行う。すなわ
ち、バーストモードは、1つのアドレスに基づいて複数
の連続したバーストアドレスを発生し、メモリセルアレ
イ4に対して連続してアクセスすることで、複数のデー
タをまとめて連続的に転送するモードであり、高速なデ
ータ転送が可能となるモードである。
導体記憶装置であり、バーストモードと称するデータの
転送モードがある。バーストモードでは、最初のデータ
についてはDRAMと同様に読み出し及び書き込みを行
った後に、2番目以降のデータついてはクロック信号に
同期して高速に読み出し及び書き込みを行う。すなわ
ち、バーストモードは、1つのアドレスに基づいて複数
の連続したバーストアドレスを発生し、メモリセルアレ
イ4に対して連続してアクセスすることで、複数のデー
タをまとめて連続的に転送するモードであり、高速なデ
ータ転送が可能となるモードである。
【0058】コントロールロジック2は、例えば中央演
算装置(CPU;Central Processing Unit)など、外
部から供給されるコントロール信号及びクロック信号に
基づいて、入出力バッファ5、通常バーストアドレス発
生回路6、試験用バーストアドレス発生回路7、カラム
アドレスデコーダ10、及びロウアドレスデコーダ11
などの各回路が動作するタイミングを制御する。
算装置(CPU;Central Processing Unit)など、外
部から供給されるコントロール信号及びクロック信号に
基づいて、入出力バッファ5、通常バーストアドレス発
生回路6、試験用バーストアドレス発生回路7、カラム
アドレスデコーダ10、及びロウアドレスデコーダ11
などの各回路が動作するタイミングを制御する。
【0059】アドレスバッファ3は、外部から供給され
るカラムアドレス及びロウアドレスをバッファリングし
た後に出力する。アドレスバッファ3は、ロウアドレス
デコーダ11にロウアドレスを供給する。また、アドレ
スバッファ3は、通常はカラムアドレスデコーダ10へ
カラムアドレスを供給し、バーストモードのときには通
常バーストアドレス発生回路6へカラムアドレスを供給
し、バースト試験のときには試験用バーストアドレス発
生回路7へカラムアドレスを供給する。
るカラムアドレス及びロウアドレスをバッファリングし
た後に出力する。アドレスバッファ3は、ロウアドレス
デコーダ11にロウアドレスを供給する。また、アドレ
スバッファ3は、通常はカラムアドレスデコーダ10へ
カラムアドレスを供給し、バーストモードのときには通
常バーストアドレス発生回路6へカラムアドレスを供給
し、バースト試験のときには試験用バーストアドレス発
生回路7へカラムアドレスを供給する。
【0060】メモリセルアレイ4は、行列状に配置され
る複数のメモリセルと、メモリセルの各行に対応して配
置される複数のワード線と、メモリセルの各列に対応し
て配置されビット線及びビット補線からなる複数のビッ
ト線対とを備える。各メモリセルは、データを記憶す
る。
る複数のメモリセルと、メモリセルの各行に対応して配
置される複数のワード線と、メモリセルの各列に対応し
て配置されビット線及びビット補線からなる複数のビッ
ト線対とを備える。各メモリセルは、データを記憶す
る。
【0061】入出力バッファ5は、メモリセルアレイ4
に対してデータの書き込み及び読み出しをするときに、
データをバッファリングする。詳細に説明すると、入出
力バッファ5は、メモリセルに対してデータの書き込み
を行うときには、書き込むデータをバッファリングした
後にセンスアンプ回路12へ供給し、メモリセルに記憶
されたデータを読み出すときには、読み出されたデータ
をバッファリングした後に出力する。
に対してデータの書き込み及び読み出しをするときに、
データをバッファリングする。詳細に説明すると、入出
力バッファ5は、メモリセルに対してデータの書き込み
を行うときには、書き込むデータをバッファリングした
後にセンスアンプ回路12へ供給し、メモリセルに記憶
されたデータを読み出すときには、読み出されたデータ
をバッファリングした後に出力する。
【0062】通常バーストアドレス発生回路6は、SD
RAM1がバーストモードで動作するときに、アドレス
バッファ3から供給される1つのカラムアドレスに基づ
いて演算を行い、設定されている個数(以下、バースト
レングスと称する。)のカラムアドレス(以下、通常バ
ーストアドレスと称する。)を連続して発生し、カラム
アドレスデコーダ10へ供給する。なお、通常バースト
アドレス発生回路6については、詳細を後述する。
RAM1がバーストモードで動作するときに、アドレス
バッファ3から供給される1つのカラムアドレスに基づ
いて演算を行い、設定されている個数(以下、バースト
レングスと称する。)のカラムアドレス(以下、通常バ
ーストアドレスと称する。)を連続して発生し、カラム
アドレスデコーダ10へ供給する。なお、通常バースト
アドレス発生回路6については、詳細を後述する。
【0063】試験用バーストアドレス発生回路7は、S
DRAM1のバースト試験のときに、アドレスバッファ
3から供給される1つのカラムアドレスに基づいて演算
を行い、バーストレングスによって設定されている個数
のカラムアドレス(以下、試験用バーストアドレスと称
する。)を連続して発生し、カラムアドレスデコーダ1
0へ供給する。なお、試験用バーストアドレス発生回路
7については、詳細を後述する。
DRAM1のバースト試験のときに、アドレスバッファ
3から供給される1つのカラムアドレスに基づいて演算
を行い、バーストレングスによって設定されている個数
のカラムアドレス(以下、試験用バーストアドレスと称
する。)を連続して発生し、カラムアドレスデコーダ1
0へ供給する。なお、試験用バーストアドレス発生回路
7については、詳細を後述する。
【0064】第1の切り替えスイッチ8及び第2の切り
替えスイッチ9は、外部又はコントロールロジックから
供給される制御信号に従って、アドレスバッファ3を、
通常バーストアドレス発生回路6と接続したり、試験用
バーストアドレス発生回路7と接続したりする。
替えスイッチ9は、外部又はコントロールロジックから
供給される制御信号に従って、アドレスバッファ3を、
通常バーストアドレス発生回路6と接続したり、試験用
バーストアドレス発生回路7と接続したりする。
【0065】カラムアドレスデコーダ10は、アドレス
バッファ3、通常バーストアドレス発生回路6、又は試
験用バーストアドレス発生回路7から供給されるカラム
アドレス又はバーストアドレスに応じて、複数のビット
線から当該カラムアドレス又はバーストアドレスによっ
て指定されたビット線対を選択し、当該ビット線対とセ
ンスアンプ12との間に接続されているカラム選択ゲー
ト(図示せず。)を導通させる。
バッファ3、通常バーストアドレス発生回路6、又は試
験用バーストアドレス発生回路7から供給されるカラム
アドレス又はバーストアドレスに応じて、複数のビット
線から当該カラムアドレス又はバーストアドレスによっ
て指定されたビット線対を選択し、当該ビット線対とセ
ンスアンプ12との間に接続されているカラム選択ゲー
ト(図示せず。)を導通させる。
【0066】ロウアドレスデコーダ11は、アドレスバ
ッファ3から供給されるロウアドレスに応じて、複数の
ワード線から当該ロウアドレスによって指定されたワー
ド線を選択し、当該ワード線に所定の電圧を印加する。
ッファ3から供給されるロウアドレスに応じて、複数の
ワード線から当該ロウアドレスによって指定されたワー
ド線を選択し、当該ワード線に所定の電圧を印加する。
【0067】センスアンプ回路12は複数のセンスアン
プからなる。各センスアンプはビット線対に接続され、
読み出し及びリフレッシュのときに、指定されたメモリ
セルに書き込まれているデータに応じてビット線及びビ
ット補線の微小な電位差を増幅し、読み出し信号を出力
する。
プからなる。各センスアンプはビット線対に接続され、
読み出し及びリフレッシュのときに、指定されたメモリ
セルに書き込まれているデータに応じてビット線及びビ
ット補線の微小な電位差を増幅し、読み出し信号を出力
する。
【0068】以下では、通常バーストアドレス発生回路
6について詳細に説明する。
6について詳細に説明する。
【0069】通常バーストアドレス発生回路6は、バー
ストアドレスを発生するためのモードとして、シーケン
シャルモード及びインターリーブモードの2つのモード
を有している。シーケンシャルモードでは、供給された
1つのカラムアドレスx(但し、xはm×n以上m×n
+m−1以下の整数であり、mはバーストレングスを示
す2以上の整数であり、nはアドレスが通常バーストア
ドレス発生回路6に対して繰り返して供給されるときの
繰り返し回数を示す0以上の整数である。)を開始アド
レスとして、m×n以上m×n+m−1以下のアドレス
を昇順で循環的に連続して発生し、通常バーストアドレ
スとする。インターリーブモードでは、供給された1つ
のカラムアドレスxとm×nを開始アドレスとしたm×
n以上m×n+m−1以下の昇順なアドレスとの排他的
論理和をアドレスとして連続して発生し、通常バースト
アドレスとする。連続して出力する複数の通常バースト
アドレスは、それぞれコントロールロジック2から出力
されるクロック信号に同期して出力する。
ストアドレスを発生するためのモードとして、シーケン
シャルモード及びインターリーブモードの2つのモード
を有している。シーケンシャルモードでは、供給された
1つのカラムアドレスx(但し、xはm×n以上m×n
+m−1以下の整数であり、mはバーストレングスを示
す2以上の整数であり、nはアドレスが通常バーストア
ドレス発生回路6に対して繰り返して供給されるときの
繰り返し回数を示す0以上の整数である。)を開始アド
レスとして、m×n以上m×n+m−1以下のアドレス
を昇順で循環的に連続して発生し、通常バーストアドレ
スとする。インターリーブモードでは、供給された1つ
のカラムアドレスxとm×nを開始アドレスとしたm×
n以上m×n+m−1以下の昇順なアドレスとの排他的
論理和をアドレスとして連続して発生し、通常バースト
アドレスとする。連続して出力する複数の通常バースト
アドレスは、それぞれコントロールロジック2から出力
されるクロック信号に同期して出力する。
【0070】通常バーストアドレス発生回路6が出力す
る通常バーストアドレスは、具体的に説明すると、上記
表1に示す通りとなる。
る通常バーストアドレスは、具体的に説明すると、上記
表1に示す通りとなる。
【0071】表1に示すように、アドレスバッファ3か
ら通常バーストアドレス発生回路6へ供給されるカラム
アドレスxが、バーストレングスmで割り切れる数であ
るときには、通常バーストアドレス発生回路6は、xを
x+m−1となるまで1ずつインクリメントし、インク
リメントによって得られたx以上x+m−1以下の全て
のアドレスを、値が小さいものから順番に通常バースト
アドレスとして出力する。すなわち、通常バーストアド
レス発生回路6から出力されるアドレスは、連続して1
ずつ増加したものとなる。
ら通常バーストアドレス発生回路6へ供給されるカラム
アドレスxが、バーストレングスmで割り切れる数であ
るときには、通常バーストアドレス発生回路6は、xを
x+m−1となるまで1ずつインクリメントし、インク
リメントによって得られたx以上x+m−1以下の全て
のアドレスを、値が小さいものから順番に通常バースト
アドレスとして出力する。すなわち、通常バーストアド
レス発生回路6から出力されるアドレスは、連続して1
ずつ増加したものとなる。
【0072】一方、アドレスバッファ3から通常バース
トアドレス発生回路6へ供給されるカラムアドレスx
が、バーストレングスmで割り切れないときには、通常
バーストアドレス発生回路6は、供給されるカラムアド
レスに対して複雑な演算を行うため、通常バーストアド
レス発生回路6から出力されるアドレスは、連続して1
ずつ増加したものではなくなる。
トアドレス発生回路6へ供給されるカラムアドレスx
が、バーストレングスmで割り切れないときには、通常
バーストアドレス発生回路6は、供給されるカラムアド
レスに対して複雑な演算を行うため、通常バーストアド
レス発生回路6から出力されるアドレスは、連続して1
ずつ増加したものではなくなる。
【0073】例えば、シーケンシャルモードであり且つ
バーストレングスが4であるときに、アドレスバッファ
3から供給されるカラムアドレスxが4nであれば、通
常バーストアドレス発生回路6は、4nを開始アドレス
として4n+3となるまで1ずつ増加したアドレスを出
力する。具体的に説明すると、図2中(A)に示すよう
に、先ず、アドレスバッファ3から0が供給されること
で通常バーストアドレス発生回路6は“0”、“1”、
“2”、“3”を順次出力する。次に、アドレスバッフ
ァ3から4が供給されることで通常バーストアドレス発
生回路6は“4”、“5”、“6”、“7”を順次出力
する。
バーストレングスが4であるときに、アドレスバッファ
3から供給されるカラムアドレスxが4nであれば、通
常バーストアドレス発生回路6は、4nを開始アドレス
として4n+3となるまで1ずつ増加したアドレスを出
力する。具体的に説明すると、図2中(A)に示すよう
に、先ず、アドレスバッファ3から0が供給されること
で通常バーストアドレス発生回路6は“0”、“1”、
“2”、“3”を順次出力する。次に、アドレスバッフ
ァ3から4が供給されることで通常バーストアドレス発
生回路6は“4”、“5”、“6”、“7”を順次出力
する。
【0074】一方、アドレスバッファ3から供給される
カラムアドレスxが4n+1であれば、通常バーストア
ドレス発生回路6は4n+1を出力し、その後で4n+
2、4n+3を出力した後に、4nを出力する。具体的
に説明すると、図2中(B)に示すように、先ず、アド
レスバッファ3から“1”が供給されることで通常バー
ストアドレス発生回路6は“1”を出力し、その後で
“2”、“3”を出力した後に“0”を出力する。次
に、アドレスバッファ3から“5”が供給されることで
通常バーストアドレス発生回路6は“5”を出力し、そ
の後で“6”、“7”を出力した後に“4”を出力す
る。
カラムアドレスxが4n+1であれば、通常バーストア
ドレス発生回路6は4n+1を出力し、その後で4n+
2、4n+3を出力した後に、4nを出力する。具体的
に説明すると、図2中(B)に示すように、先ず、アド
レスバッファ3から“1”が供給されることで通常バー
ストアドレス発生回路6は“1”を出力し、その後で
“2”、“3”を出力した後に“0”を出力する。次
に、アドレスバッファ3から“5”が供給されることで
通常バーストアドレス発生回路6は“5”を出力し、そ
の後で“6”、“7”を出力した後に“4”を出力す
る。
【0075】したがって、アドレスバッファ3から通常
バーストアドレス発生回路6へ、バーストレングスmで
割り切れないカラムアドレスxを供給したときに通常バ
ーストアドレス発生回路6から順次出力する通常バース
トアドレスは、連続的に1ずつ増加したものではなくな
り、変化が複雑なものとなる。
バーストアドレス発生回路6へ、バーストレングスmで
割り切れないカラムアドレスxを供給したときに通常バ
ーストアドレス発生回路6から順次出力する通常バース
トアドレスは、連続的に1ずつ増加したものではなくな
り、変化が複雑なものとなる。
【0076】つぎに、試験用バーストアドレス発生回路
7について詳細に説明する。
7について詳細に説明する。
【0077】試験用バーストアドレス発生回路7は、ア
ドレスバッファ3から供給されるカラムアドレスy(但
し、yは0以上の整数である。)を、y+m−1となる
まで1ずつインクリメントし、インクリメントによって
得られたy以上y+m−1以下の全てのアドレスを、値
が小さいものから順番に試験用バーストアドレスとして
出力する。連続して出力する複数の試験用バーストアド
レスは、それぞれコントロールロジック2から出力され
る内部クロック信号に同期して出力する。
ドレスバッファ3から供給されるカラムアドレスy(但
し、yは0以上の整数である。)を、y+m−1となる
まで1ずつインクリメントし、インクリメントによって
得られたy以上y+m−1以下の全てのアドレスを、値
が小さいものから順番に試験用バーストアドレスとして
出力する。連続して出力する複数の試験用バーストアド
レスは、それぞれコントロールロジック2から出力され
る内部クロック信号に同期して出力する。
【0078】具体的に説明すると、試験用バーストアド
レス発生回路7から出力されるバーストアドレスは、以
下の表2に示す通りとなる。
レス発生回路7から出力されるバーストアドレスは、以
下の表2に示す通りとなる。
【0079】
【表2】
【0080】表2に示すように、試験用バーストアドレ
ス発生回路7は、アドレスバッファ3から供給されたカ
ラムアドレスyをy+m−1となるまで1ずつインクリ
メントし、インクリメントによって得られたy以上y+
m−1以下の全てのアドレスを、値が小さいものから順
番に通常バーストアドレスとして出力する。すなわち、
試験用バーストアドレス発生回路7から出力されるアド
レスは、アドレスバッファから供給されたカラムアドレ
スに拘わらず、連続して1ずつ増加したものとなる。
ス発生回路7は、アドレスバッファ3から供給されたカ
ラムアドレスyをy+m−1となるまで1ずつインクリ
メントし、インクリメントによって得られたy以上y+
m−1以下の全てのアドレスを、値が小さいものから順
番に通常バーストアドレスとして出力する。すなわち、
試験用バーストアドレス発生回路7から出力されるアド
レスは、アドレスバッファから供給されたカラムアドレ
スに拘わらず、連続して1ずつ増加したものとなる。
【0081】例えば、シーケンシャルモードであり且つ
バーストレングスが4であるときに、アドレスバッファ
3から供給されるカラムアドレスyが4nであれば、試
験用バーストアドレス発生回路7は、4n+1、4n+
2、4n+3を順次出力する。
バーストレングスが4であるときに、アドレスバッファ
3から供給されるカラムアドレスyが4nであれば、試
験用バーストアドレス発生回路7は、4n+1、4n+
2、4n+3を順次出力する。
【0082】また、アドレスバッファ3から供給される
カラムアドレスyが4n+1であれば、試験用バースト
アドレス発生回路7は、4n+2、4n+3、4n+4
を順次出力する。
カラムアドレスyが4n+1であれば、試験用バースト
アドレス発生回路7は、4n+2、4n+3、4n+4
を順次出力する。
【0083】さらに、アドレスバッファ3から供給され
るカラムアドレスyが4n+2であれば、試験用バース
トアドレス発生回路7は、4n+3、4n+4、4n+
5を順次出力する。
るカラムアドレスyが4n+2であれば、試験用バース
トアドレス発生回路7は、4n+3、4n+4、4n+
5を順次出力する。
【0084】さらにまた、アドレスバッファ3から供給
されるカラムアドレスyが4n+3であれば、試験用バ
ーストアドレス発生回路7は、4n+4、4n+5、4
n+6を順次出力する。
されるカラムアドレスyが4n+3であれば、試験用バ
ーストアドレス発生回路7は、4n+4、4n+5、4
n+6を順次出力する。
【0085】具体的に説明すると、図3中(A)に示す
ように、アドレスバッファ3から0が供給されたときに
は、試験用バーストアドレス発生回路7は0、1、2、
3を順次出力する。次に、アドレスバッファ3から4が
供給されることで、試験用バーストアドレス発生回路7
は“4”、“5”、“6”、“7”を順次出力する。
ように、アドレスバッファ3から0が供給されたときに
は、試験用バーストアドレス発生回路7は0、1、2、
3を順次出力する。次に、アドレスバッファ3から4が
供給されることで、試験用バーストアドレス発生回路7
は“4”、“5”、“6”、“7”を順次出力する。
【0086】また、図3中(B)に示すように、アドレ
スバッファ3から“1”が供給されたときには、試験用
バーストアドレス発生回路7は“1”、“2”、
“3”、“4”を順次出力する。次に、アドレスバッフ
ァ3から“5”が供給されることで、試験用バーストア
ドレス発生回路7は“5”、“6”、“7”、“8”を
順次出力する。
スバッファ3から“1”が供給されたときには、試験用
バーストアドレス発生回路7は“1”、“2”、
“3”、“4”を順次出力する。次に、アドレスバッフ
ァ3から“5”が供給されることで、試験用バーストア
ドレス発生回路7は“5”、“6”、“7”、“8”を
順次出力する。
【0087】さらに、図3中(C)に示すように、アド
レスバッファから“2”が供給されたときには、試験用
バーストアドレス発生回路7は“2”、“3”、
“4”、“5”を順次出力する。次に、アドレスバッフ
ァ3から“6”が供給されることで、試験用バーストア
ドレス発生回路7は“6”、“7”、“8”、“9”を
順次出力する。
レスバッファから“2”が供給されたときには、試験用
バーストアドレス発生回路7は“2”、“3”、
“4”、“5”を順次出力する。次に、アドレスバッフ
ァ3から“6”が供給されることで、試験用バーストア
ドレス発生回路7は“6”、“7”、“8”、“9”を
順次出力する。
【0088】さらにまた、図3中(D)に示すように、
アドレスバッファ3から3が供給されたときには、試験
用バーストアドレス発生回路7は“3”、“4”、
“5”、“6”を出力する。次に、アドレスバッファ3
から7が供給されることで、試験用バーストアドレス発
生回路7は“7”、“8”、“9”、“A”を順次出力
する。
アドレスバッファ3から3が供給されたときには、試験
用バーストアドレス発生回路7は“3”、“4”、
“5”、“6”を出力する。次に、アドレスバッファ3
から7が供給されることで、試験用バーストアドレス発
生回路7は“7”、“8”、“9”、“A”を順次出力
する。
【0089】SDRAM1がバーストモードでデータの
書き込み又は読み出しを行うときの動作は、以下に説明
する通りとなる。なお、SDRAM1がバーストモード
でデータの書き込み又は読み出しを行うときには、第1
の切り替えスイッチ8及び第2の切り替えスイッチ9
は、アドレスバッファ3と通常バーストアドレス発生回
路6とを接続している。
書き込み又は読み出しを行うときの動作は、以下に説明
する通りとなる。なお、SDRAM1がバーストモード
でデータの書き込み又は読み出しを行うときには、第1
の切り替えスイッチ8及び第2の切り替えスイッチ9
は、アドレスバッファ3と通常バーストアドレス発生回
路6とを接続している。
【0090】先ず、外部から供給されたロウアドレス及
びカラムアドレスが、アドレスバッファ3へ供給され
る。アドレスバッファ3は、供給されたロウアドレス及
びカラムアドレスをバッファリングする。
びカラムアドレスが、アドレスバッファ3へ供給され
る。アドレスバッファ3は、供給されたロウアドレス及
びカラムアドレスをバッファリングする。
【0091】次に、アドレスバッファ3は、コントロー
ルロジック2から供給されるクロック信号に同期して、
ロウアドレスをロウアドレスデコーダ11へ供給すると
ともに、カラムアドレスを通常バーストアドレス発生回
路6へ供給する。
ルロジック2から供給されるクロック信号に同期して、
ロウアドレスをロウアドレスデコーダ11へ供給すると
ともに、カラムアドレスを通常バーストアドレス発生回
路6へ供給する。
【0092】次に、ロウアドレスデコーダ11が、供給
されたロウアドレスによって指定されたワード線を選択
し、選択したワード線に対して所定の電圧を印加する。
されたロウアドレスによって指定されたワード線を選択
し、選択したワード線に対して所定の電圧を印加する。
【0093】また、通常バーストアドレス発生回路6
が、供給されたカラムアドレスxに基づいて通常バース
トアドレスを発生する。発生した通常バーストアドレス
は、カラムアドレスデコーダ10へ供給される。
が、供給されたカラムアドレスxに基づいて通常バース
トアドレスを発生する。発生した通常バーストアドレス
は、カラムアドレスデコーダ10へ供給される。
【0094】そして、カラムアドレスデコーダ10が、
供給されたバーストアドレスによって指定されたビット
線対を選択し、当該ビット線対とセンスアンプとの間に
接続されている選択ゲートを導通させる。
供給されたバーストアドレスによって指定されたビット
線対を選択し、当該ビット線対とセンスアンプとの間に
接続されている選択ゲートを導通させる。
【0095】以上の動作により、選択されたワード線と
選択されたビット線対との交点に存在するメモリセルが
選択される。
選択されたビット線対との交点に存在するメモリセルが
選択される。
【0096】そして、データを書き込むときには、入出
力バッファ5に一時的に記録されているデータが、選択
されたメモリセルに書き込まれる。
力バッファ5に一時的に記録されているデータが、選択
されたメモリセルに書き込まれる。
【0097】また、データを読み出すときには、選択さ
れたメモリセルに記録されているデータが読み出され
る。読み出されたデータは、入出力バッファ5にバッフ
ァリングされた後に、SDRAM1の外部へ出力され
る。
れたメモリセルに記録されているデータが読み出され
る。読み出されたデータは、入出力バッファ5にバッフ
ァリングされた後に、SDRAM1の外部へ出力され
る。
【0098】つぎに、本発明を適用したバースト試験方
法によって、SDRAM1のバースト試験を行う方法に
ついて説明する。
法によって、SDRAM1のバースト試験を行う方法に
ついて説明する。
【0099】最初に、バースト試験を行うときに使用す
る試験装置について説明する。
る試験装置について説明する。
【0100】図4に示すように、試験装置30は、メモ
リパターン発生器31と、判定部32と、不良メモリ3
3とを備える。SDRAM1は、試験装置30に装着さ
れてバースト試験が行われる。なお、図4では、コント
ロールロジック2及び通常バーストアドレス発生回路6
の図示を省略する。
リパターン発生器31と、判定部32と、不良メモリ3
3とを備える。SDRAM1は、試験装置30に装着さ
れてバースト試験が行われる。なお、図4では、コント
ロールロジック2及び通常バーストアドレス発生回路6
の図示を省略する。
【0101】メモリパターン発生器31は、カラムアド
レス及びロウアドレスを発生し、装着されたSDRAM
1のアドレスバッファ3、及び不良メモリ33へ供給す
る。ここで、メモリパターン発生器31はカラムアドレ
スを1ずつインクリメントして、試験用バーストアドレ
ス発生回路7から出力される試験用バーストアドレスと
同一なカラムアドレスを発生させる。さらに、メモリパ
ターン発生器31は、SDRAM1が正常に動作してい
るときにSDRAM1から供給されるであろう結果(以
下、期待値と称する。)を、判定部32へ供給する。
レス及びロウアドレスを発生し、装着されたSDRAM
1のアドレスバッファ3、及び不良メモリ33へ供給す
る。ここで、メモリパターン発生器31はカラムアドレ
スを1ずつインクリメントして、試験用バーストアドレ
ス発生回路7から出力される試験用バーストアドレスと
同一なカラムアドレスを発生させる。さらに、メモリパ
ターン発生器31は、SDRAM1が正常に動作してい
るときにSDRAM1から供給されるであろう結果(以
下、期待値と称する。)を、判定部32へ供給する。
【0102】判定部32は、実際にSDRAM1から供
給される結果とメモリパターン発生器31から供給され
た期待値とを比較して一致しているか否かを判定し、判
定結果を不良メモリ33へ供給する。
給される結果とメモリパターン発生器31から供給され
た期待値とを比較して一致しているか否かを判定し、判
定結果を不良メモリ33へ供給する。
【0103】不良メモリ33には、半導体記憶装置1と
同じかそれ以上の容量を有するメモリセルアレイ(図示
せず。)が設けられている。不良メモリ33は、メモリ
パターン発生器31から供給されたロウアドレス及びカ
ラムアドレスによって指定された位置に存在するメモリ
セルに、判定部32から供給された判定結果が書き込ま
れる。
同じかそれ以上の容量を有するメモリセルアレイ(図示
せず。)が設けられている。不良メモリ33は、メモリ
パターン発生器31から供給されたロウアドレス及びカ
ラムアドレスによって指定された位置に存在するメモリ
セルに、判定部32から供給された判定結果が書き込ま
れる。
【0104】試験装置30を使用して、SDRAM1の
バースト試験を行うときの動作は、以下に説明する通り
となる。
バースト試験を行うときの動作は、以下に説明する通り
となる。
【0105】先ず、試験装置30にSDRAM1を装着
する。SDRAM1では、試験装置30から直接的に供
給される制御信号、又はコントロール信号(制御コマン
ド)に応じてコントロールロジックにより生成される内
部制御信号に応じて、第1の切り替えスイッチ7及び第
2の切り替えスイッチ8が切り替えられ、アドレスバッ
ファ3と試験用バーストアドレス発生回路7とが接続さ
れる。
する。SDRAM1では、試験装置30から直接的に供
給される制御信号、又はコントロール信号(制御コマン
ド)に応じてコントロールロジックにより生成される内
部制御信号に応じて、第1の切り替えスイッチ7及び第
2の切り替えスイッチ8が切り替えられ、アドレスバッ
ファ3と試験用バーストアドレス発生回路7とが接続さ
れる。
【0106】次に、メモリパターン発生器31は、ロウ
アドレス及びカラムアドレスを発生してアドレスバッフ
ァ3へ供給する。また、メモリパターン発生器31は、
メモリセルアレイ4を構成する各メモリセルに書き込む
データを入出力バッファ5へ供給する。入出力バッファ
5へ供給されたデータは、バッファリングされる。次
に、アドレスバッファ3が、ロウアドレスをロウアドレ
スデコーダ11へ供給し、カラムアドレスを試験用バー
ストアドレス発生回路7へ供給する。
アドレス及びカラムアドレスを発生してアドレスバッフ
ァ3へ供給する。また、メモリパターン発生器31は、
メモリセルアレイ4を構成する各メモリセルに書き込む
データを入出力バッファ5へ供給する。入出力バッファ
5へ供給されたデータは、バッファリングされる。次
に、アドレスバッファ3が、ロウアドレスをロウアドレ
スデコーダ11へ供給し、カラムアドレスを試験用バー
ストアドレス発生回路7へ供給する。
【0107】そして、ロウアドレスデコーダ11が、ア
ドレスバッファ3から供給されたロウアドレスによって
指定されたワード線を選択し、選択したワード線に対し
て所定の電圧を印加する。
ドレスバッファ3から供給されたロウアドレスによって
指定されたワード線を選択し、選択したワード線に対し
て所定の電圧を印加する。
【0108】また、試験用バーストアドレス発生回路7
が、アドレスバッファ3から供給されるカラムアドレス
yを、y+m−1となるまで1ずつインクリメントし、
インクリメントによって得られたy以上y+m−1以下
の全てのアドレスを、値が小さいものから順番に試験用
バーストアドレスとして出力する。出力された試験用バ
ーストアドレスは、カラムアドレスデコーダ10へ供給
する。
が、アドレスバッファ3から供給されるカラムアドレス
yを、y+m−1となるまで1ずつインクリメントし、
インクリメントによって得られたy以上y+m−1以下
の全てのアドレスを、値が小さいものから順番に試験用
バーストアドレスとして出力する。出力された試験用バ
ーストアドレスは、カラムアドレスデコーダ10へ供給
する。
【0109】カラムアドレスデコーダ10は、試験用バ
ーストアドレス発生回路7から供給された試験用バース
トアドレスによって指定されたビット線対を選択し、選
択したビット線対に所定の電圧を印加する。
ーストアドレス発生回路7から供給された試験用バース
トアドレスによって指定されたビット線対を選択し、選
択したビット線対に所定の電圧を印加する。
【0110】以上説明した動作により、選択されたワー
ド線と選択されたビット線対との交点に存在するメモリ
セルが選択される。
ド線と選択されたビット線対との交点に存在するメモリ
セルが選択される。
【0111】次に、選択されたメモリセルに対して入出
力バッファ5にバッファリングされていたデータが書き
込まれ、メモリセルアレイ14に対するデータの書き込
みが終了する。
力バッファ5にバッファリングされていたデータが書き
込まれ、メモリセルアレイ14に対するデータの書き込
みが終了する。
【0112】メモリセルアレイ14に対するデータの書
き込みが終了すると、書き込まれたデータの読み出しが
行われる。
き込みが終了すると、書き込まれたデータの読み出しが
行われる。
【0113】ここで、メモリパターン発生器31はカラ
ムアドレスyをy+m−1となるまで1ずつインクリメ
ントし、インクリメントによって得られたy以上y+m
−1以下の全てのアドレスを、値が小さいものから順番
にバーストアドレスとする。すなわち、メモリパターン
発生器31内では、試験用バーストアドレス発生回路7
から出力される試験用バーストアドレスと同一のアドレ
スが発生される。
ムアドレスyをy+m−1となるまで1ずつインクリメ
ントし、インクリメントによって得られたy以上y+m
−1以下の全てのアドレスを、値が小さいものから順番
にバーストアドレスとする。すなわち、メモリパターン
発生器31内では、試験用バーストアドレス発生回路7
から出力される試験用バーストアドレスと同一のアドレ
スが発生される。
【0114】先ず、メモリパターン発生器31はカラム
アドレス及びロウアドレスを発生して、アドレスバッフ
ァ3及び不良メモリ33へ供給する。また、メモリパタ
ーン発生器31は、判定部32へ期待値を供給する。
アドレス及びロウアドレスを発生して、アドレスバッフ
ァ3及び不良メモリ33へ供給する。また、メモリパタ
ーン発生器31は、判定部32へ期待値を供給する。
【0115】次に、アドレスバッファ3が、ロウアドレ
スをロウアドレスデコーダ11へ供給するとともに、カ
ラムアドレスを試験用バーストアドレス発生回路7へ供
給する。
スをロウアドレスデコーダ11へ供給するとともに、カ
ラムアドレスを試験用バーストアドレス発生回路7へ供
給する。
【0116】そして、ロウアドレスデコーダ11が、ア
ドレスバッファ3から供給されたロウアドレスによって
指定されたワード線を選択し、選択したワード線に対し
て所定の電圧を印加する。
ドレスバッファ3から供給されたロウアドレスによって
指定されたワード線を選択し、選択したワード線に対し
て所定の電圧を印加する。
【0117】また、試験用バーストアドレス発生回路7
が、アドレスバッファ3から供給されるカラムアドレス
yを、y+m−1となるまで1ずつインクリメントし、
インクリメントによって得られたy以上y+m−1以下
の全てのアドレスを、値が小さいものから順番に試験用
バーストアドレスとして出力する。出力された試験用バ
ーストアドレスは、カラムアドレスデコーダ10へ供給
する。
が、アドレスバッファ3から供給されるカラムアドレス
yを、y+m−1となるまで1ずつインクリメントし、
インクリメントによって得られたy以上y+m−1以下
の全てのアドレスを、値が小さいものから順番に試験用
バーストアドレスとして出力する。出力された試験用バ
ーストアドレスは、カラムアドレスデコーダ10へ供給
する。
【0118】カラムアドレスデコーダ10は、試験用バ
ーストアドレス発生回路7から供給された試験用バース
トアドレスによって指定されたビット線対を選択し、選
択したビット線対に所定の電圧を印加する。
ーストアドレス発生回路7から供給された試験用バース
トアドレスによって指定されたビット線対を選択し、選
択したビット線対に所定の電圧を印加する。
【0119】以上説明した動作により、選択されたワー
ド線と選択されたビット線対との交点に存在するメモリ
セルが選択される。
ド線と選択されたビット線対との交点に存在するメモリ
セルが選択される。
【0120】次に、選択されたメモリセルに記録されて
いるデータが読み出され、入出力バッファ5にバッファ
リングされる。
いるデータが読み出され、入出力バッファ5にバッファ
リングされる。
【0121】そして、入出力バッファ5はバッファリン
グしたデータを出力し、判定部32へ供給する。
グしたデータを出力し、判定部32へ供給する。
【0122】判定部32は、入出力バッファ5から供給
されたデータと、メモリパターン発生器31から供給さ
れた期待値とを比較して、一致しているか否かを判定す
る。判定結果は、不良メモリ33へ供給される。
されたデータと、メモリパターン発生器31から供給さ
れた期待値とを比較して、一致しているか否かを判定す
る。判定結果は、不良メモリ33へ供給される。
【0123】不良メモリ33では、メモリパターン発生
器31から供給されたロウアドレス及びカラムアドレス
に基づいてメモリセルが選択され、当該メモリセルに対
して判定部32から供給された判定結果が書き込まれ
る。
器31から供給されたロウアドレス及びカラムアドレス
に基づいてメモリセルが選択され、当該メモリセルに対
して判定部32から供給された判定結果が書き込まれ
る。
【0124】最後に、不良メモリ33に書き込まれた判
定結果によって、SDRAM1がバーストモードで正常
に動作するか否かを判断することができる。
定結果によって、SDRAM1がバーストモードで正常
に動作するか否かを判断することができる。
【0125】以上説明したように、本発明を適用したS
DRAM1は、試験装置30から供給されたカラムアド
レスが、バーストレングスで割り切れないときにも、試
験用バーストアドレス発生回路7が連続して1ずつ増加
した試験用バーストアドレスを出力して、カラムデコー
ダ10へ供給する。
DRAM1は、試験装置30から供給されたカラムアド
レスが、バーストレングスで割り切れないときにも、試
験用バーストアドレス発生回路7が連続して1ずつ増加
した試験用バーストアドレスを出力して、カラムデコー
ダ10へ供給する。
【0126】したがって、本発明を適用したSDRAM
1に対してバースト試験を行うとき、試験装置30は、
複雑な演算を行うことなく、メモリパターン発生器31
内で発生するアドレスを、試験用バーストアドレス発生
回路7が発生するアドレスと一致させることが可能とな
る。すなわち、本発明を適用したSDRAM1は、バー
スト試験を簡便に行い、不良解析などを容易に行うこと
が可能となる。
1に対してバースト試験を行うとき、試験装置30は、
複雑な演算を行うことなく、メモリパターン発生器31
内で発生するアドレスを、試験用バーストアドレス発生
回路7が発生するアドレスと一致させることが可能とな
る。すなわち、本発明を適用したSDRAM1は、バー
スト試験を簡便に行い、不良解析などを容易に行うこと
が可能となる。
【0127】また、本発明を適用したバースト試験方法
によれば、試験装置30からSDRAM1へ供給された
カラムアドレスが、設定されているバーストレングスで
割り切れないときにも、試験用バーストアドレス発生回
路7が連続して1ずつ増加した試験用バーストアドレス
を、カラムデコーダ10に対して供給する。
によれば、試験装置30からSDRAM1へ供給された
カラムアドレスが、設定されているバーストレングスで
割り切れないときにも、試験用バーストアドレス発生回
路7が連続して1ずつ増加した試験用バーストアドレス
を、カラムデコーダ10に対して供給する。
【0128】したがって、本発明を適用したバースト試
験方法によれば、試験装置30は、複雑な演算を行うこ
となく、メモリパターン発生器31内で発生するアドレ
スを、試験用バーストアドレス発生回路7が発生するア
ドレスと一致させることが可能となる。ずなわち、本発
明を適用したバースト試験方法によれば、バースト試験
を簡便に行い、不良解析などを容易に行うことが可能と
なる。
験方法によれば、試験装置30は、複雑な演算を行うこ
となく、メモリパターン発生器31内で発生するアドレ
スを、試験用バーストアドレス発生回路7が発生するア
ドレスと一致させることが可能となる。ずなわち、本発
明を適用したバースト試験方法によれば、バースト試験
を簡便に行い、不良解析などを容易に行うことが可能と
なる。
【0129】なお、本実施の形態では、演算回路をメモ
リパターン発生器31の内部に設けたが、演算回路は、
試験装置30の内部であればメモリパターン発生器31
の内部以外の位置に設けても良い。
リパターン発生器31の内部に設けたが、演算回路は、
試験装置30の内部であればメモリパターン発生器31
の内部以外の位置に設けても良い。
【0130】また、本実施の形態では、メモリパターン
発生器31内の演算回路によってカラムアドレスyのイ
ンクリメントを実現したが、試験装置30に内蔵された
プロセッサで実行されるソフトウェアにより実現するこ
とも可能である。
発生器31内の演算回路によってカラムアドレスyのイ
ンクリメントを実現したが、試験装置30に内蔵された
プロセッサで実行されるソフトウェアにより実現するこ
とも可能である。
【0131】また、本実施の形態では、バースト試験を
行うときに、試験用バーストアドレスに基づいてメモリ
セルアレイ4を構成する各メモリセルにデータを書き込
んだ後に、試験用バーストアドレスに基づいてデータの
読み出している。しかしながら、バースト試験を行うと
きには、通常バーストアドレスに基づいてメモリセルア
レイ4を構成する各メモリセルにデータを書き込んだ後
に、試験用バーストアドレスに基づいてデータを読み出
しても良い。また、試験用バーストアドレスに基づいて
データを書き込んだ後に、通常バーストアドレスに基づ
いてデータを読み出しても良い。
行うときに、試験用バーストアドレスに基づいてメモリ
セルアレイ4を構成する各メモリセルにデータを書き込
んだ後に、試験用バーストアドレスに基づいてデータの
読み出している。しかしながら、バースト試験を行うと
きには、通常バーストアドレスに基づいてメモリセルア
レイ4を構成する各メモリセルにデータを書き込んだ後
に、試験用バーストアドレスに基づいてデータを読み出
しても良い。また、試験用バーストアドレスに基づいて
データを書き込んだ後に、通常バーストアドレスに基づ
いてデータを読み出しても良い。
【0132】
【発明の効果】本発明に係る半導体記憶装置は、供給さ
れたアドレスに拘わらず、試験用バーストアドレス発生
回路が連続して1ずつ増加した試験用バーストアドレス
を出力して、メモリセル選択手段へ供給することが可能
となる。
れたアドレスに拘わらず、試験用バーストアドレス発生
回路が連続して1ずつ増加した試験用バーストアドレス
を出力して、メモリセル選択手段へ供給することが可能
となる。
【0133】したがって、本発明に係る半導体記憶装置
に対してバースト試験を行うときには、試験装置が複雑
な演算を行う必要がなくなる。すなわち、本発明に係る
半導体記憶装置は、バースト試験を簡便に行い、不良解
析などを容易に行うことが可能となる。
に対してバースト試験を行うときには、試験装置が複雑
な演算を行う必要がなくなる。すなわち、本発明に係る
半導体記憶装置は、バースト試験を簡便に行い、不良解
析などを容易に行うことが可能となる。
【0134】また、本発明に係るバースト試験方法によ
れば、半導体記憶装置へ供給されたアドレスに拘わら
ず、連続して1ずつ増加した試験用バーストアドレス
を、メモリセル選択手段へ供給することが可能となる。
れば、半導体記憶装置へ供給されたアドレスに拘わら
ず、連続して1ずつ増加した試験用バーストアドレス
を、メモリセル選択手段へ供給することが可能となる。
【0135】したがって、本発明に係るバースト試験方
法によれば、試験装置が複雑な演算を行う必要がなくな
る、すなわち、本発明に係るバースト試験方法によれ
ば、バースト試験を簡便に行い、不良解析などを容易に
行うことが可能となる。
法によれば、試験装置が複雑な演算を行う必要がなくな
る、すなわち、本発明に係るバースト試験方法によれ
ば、バースト試験を簡便に行い、不良解析などを容易に
行うことが可能となる。
【図1】本発明を適用した半導体記憶装置を示すブロッ
ク図である。
ク図である。
【図2】通常バーストアドレス発生回路から出力される
バーストアドレスを説明するための図である。
バーストアドレスを説明するための図である。
【図3】試験用バーストアドレス発生回路から出力され
る試験用バーストアドレスを説明するための図である。
る試験用バーストアドレスを説明するための図である。
【図4】図1に示された半導体記憶装置が、バースト試
験を行うための試験装置に装着された状態を示すブロッ
ク図である。
験を行うための試験装置に装着された状態を示すブロッ
ク図である。
【図5】従来の半導体記憶装置を示すブロック図であ
る。
る。
【図6】図5に示された半導体記憶装置が、バースト試
験を行うための試験装置に装着された状態を示すブロッ
ク図である。
験を行うための試験装置に装着された状態を示すブロッ
ク図である。
1 半導体記憶装置、2 コントロールロジック、3
アドレスバッファ、4メモリセルアレイ、5 出入力バ
ッファ、6 通常バーストアドレス発生回路、7 試験
用バーストアドレス発生回路、8 第1の切り替えスイ
ッチ、9 第2の切り替えスイッチ、10 カラムアド
レスデコーダ、11 ロウアドレスデコーダ、12 セ
ンスアンプ回路
アドレスバッファ、4メモリセルアレイ、5 出入力バ
ッファ、6 通常バーストアドレス発生回路、7 試験
用バーストアドレス発生回路、8 第1の切り替えスイ
ッチ、9 第2の切り替えスイッチ、10 カラムアド
レスデコーダ、11 ロウアドレスデコーダ、12 セ
ンスアンプ回路
フロントページの続き
Fターム(参考) 2G132 AA00 AA08 AB01 AC03 AE06
AE14 AE18 AE19 AG01 AG03
AK07 AK13 AK15 AK18 AL33
5L106 AA01 DD11 EE02 EE03
5M024 AA91 BB07 BB23 BB27 BB30
BB33 BB34 BB40 DD63 DD83
DD92 DD97 JJ02 JJ42 JJ43
JJ60 MM05 MM10 PP01 PP10
Claims (4)
- 【請求項1】 データを記憶する記憶手段と、供給され
た内部アドレスに応じて上記記憶手段の中におけるアク
セスポイントを選択する選択手段とを備え、バースト試
験モードを有する半導体記憶装置であって、 上記バースト試験モードにおいて、外部から供給された
アドレスによらず連続した上記内部アドレスを生成し、
当該内部アドレスを上記選択手段へ供給する内部アドレ
ス生成手段を備えることを特徴とする半導体記憶装置。 - 【請求項2】 複数のメモリセルを有するメモリセルア
レイと、 上記メモリセルのアドレスが供給され、供給された1つ
のアドレスx(但し、xはm×n以上m×n+m−1以
下の整数であり、mは連続して出力するアドレスの数を
示す2以上の整数であり、nはアドレスが繰り返して供
給されるときの繰り返し回数を示す0以上の整数であ
る。)を開始アドレスとして、m×n以上m×n+m−
1以下のアドレスを昇順で循環的に連続して発生するシ
ーケンシャルモードと、供給された1つのアドレスxと
m×nを開始アドレスとしたm×n以上m×n+m−1
以下の昇順なアドレスとの排他的論理和をアドレスとし
て連続して発生するインターリーブモードとを有し、シ
ーケンシャルモードのときに発生したアドレス又はイン
ターリーブモードのときに発生したアドレスを、連続し
て通常バーストアドレスとして出力する通常バーストア
ドレス発生回路と、 上記メモリセルのアドレスが供給され、供給された1つ
のアドレスy(但し、yは0以上の整数である。)を、
y+m−1となるまで1ずつインクリメントし、インク
リメントによって得られたy以上y+m−1以下の全て
のアドレスを、値が小さいものから順番に試験用バース
トアドレスとして出力する試験用バーストアドレス発生
回路と、 供給されたアドレスに基づいて、上記メモリセルを選択
するメモリセル選択手段と 上記メモリセル選択手段に対して上記通常バーストアド
レス又は上記試験用バーストアドレスのうちのいずれか
を供給する切り替え手段とを備えることを特徴とする半
導体記憶装置。 - 【請求項3】 上記メモリセル選択手段は、カラムアド
レスデコーダであることを特徴とする請求項2記載の半
導体記憶装置。 - 【請求項4】 データを記憶する記憶手段と、供給され
た内部アドレスに応じて上記記憶手段の中におけるアク
セスポイントを選択する選択手段とを備え、バースト試
験モードを有する半導体記憶装置の試験方法であって、 上記バースト試験モードにおいては、外部から供給され
たアドレスによらず連続した上記内部アドレスを生成
し、当該内部アドレスを上記選択手段へ供給することを
特徴とする半導体記憶装置の試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002020517A JP2003228998A (ja) | 2002-01-29 | 2002-01-29 | 半導体記憶装置及び半導体記憶装置の試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002020517A JP2003228998A (ja) | 2002-01-29 | 2002-01-29 | 半導体記憶装置及び半導体記憶装置の試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003228998A true JP2003228998A (ja) | 2003-08-15 |
Family
ID=27743989
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002020517A Withdrawn JP2003228998A (ja) | 2002-01-29 | 2002-01-29 | 半導体記憶装置及び半導体記憶装置の試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003228998A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11597028B2 (en) | 2017-07-04 | 2023-03-07 | Fronius International Gmbh | Welding torch |
-
2002
- 2002-01-29 JP JP2002020517A patent/JP2003228998A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11597028B2 (en) | 2017-07-04 | 2023-03-07 | Fronius International Gmbh | Welding torch |
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Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |