JP2003204063A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ゲート電極とソース／ドレイン拡散領域（及
びその配線を含む）との間の寄生容量を低減でき高速動
作が可能となるゲート構造を有する半導体装置及びその
製造方法を提供する。 【解決手段】 半導体基板１１上に形成されたゲート電
極１３もしくはゲート保護絶縁膜１４に被覆されたゲー
ト電極１３の側面に形成された側壁絶縁膜１５として塩
素を含むシリコン酸化物を用いる。ゲート電極と配線を
含むソース／ドレイン領域との間の寄生容量を低減する
ことができ素子の高速動作が可能となる。ゲート電極側
壁部分に塩素を含有したシリコン窒化膜を設けてトラン
ジスタ素子を形成し、その後このシリコン窒化膜を塩素
を含有したシリコン酸化膜に変換してゲート側壁絶縁膜
として用いる。素子特性のばらつきやショート不良なし
に低寄生容量のトランジスタ素子を形成することができ
る。
びその配線を含む）との間の寄生容量を低減でき高速動
作が可能となるゲート構造を有する半導体装置及びその
製造方法を提供する。 【解決手段】 半導体基板１１上に形成されたゲート電
極１３もしくはゲート保護絶縁膜１４に被覆されたゲー
ト電極１３の側面に形成された側壁絶縁膜１５として塩
素を含むシリコン酸化物を用いる。ゲート電極と配線を
含むソース／ドレイン領域との間の寄生容量を低減する
ことができ素子の高速動作が可能となる。ゲート電極側
壁部分に塩素を含有したシリコン窒化膜を設けてトラン
ジスタ素子を形成し、その後このシリコン窒化膜を塩素
を含有したシリコン酸化膜に変換してゲート側壁絶縁膜
として用いる。素子特性のばらつきやショート不良なし
に低寄生容量のトランジスタ素子を形成することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タを構成するゲート電極の側壁構造及びその側壁形成方
法に関するものである。
タを構成するゲート電極の側壁構造及びその側壁形成方
法に関するものである。
【０００２】
【従来の技術】半導体装置の微細化が進むにつれて素子
構造に必然的に存在する寄生容量が大きな問題となって
いる。例えば、ＭＯＳトランジスタを構成するゲート電
極とソース／ドレイン領域間に発生する寄生容量は、ト
ランジスタ素子の動作速度を低下させ、その影響は、素
子の微細化が進むほど大きくなっている。図７（ａ）
は、従来のＭＯＳトランジスタであり、そのゲート電極
端付近が示された半導体基板の断面図である。シリコン
などの半導体基板１１１には、シリコンの熱酸化膜など
からなるゲート絶縁膜１１２が形成され、その上にゲー
ト電極１１３が形成されている。半導体基板１１１の表
面領域にはソース／ドレイン領域１１６が形成されてい
る。ゲート電極１１３は、シリコン酸化膜などからなる
ゲート保護絶縁膜(Sidewall Oxide Layer)１１４により
その側面及び上面が被覆され、保護絶縁膜１１４で被覆
された側面がシリコン窒化膜などからなるゲート側壁絶
縁膜(Sidewall Spacer) １１５により被覆されている。
このように構成されたＭＯＳトランジスタにおいて、ゲ
ート電極１１３とソース／ドレイン拡散領域１１６（及
びその配線を含む）間にはゲート保護絶縁膜１１４及び
ゲート側壁絶縁膜１１５を誘電体として寄生容量が生じ
ている。
構造に必然的に存在する寄生容量が大きな問題となって
いる。例えば、ＭＯＳトランジスタを構成するゲート電
極とソース／ドレイン領域間に発生する寄生容量は、ト
ランジスタ素子の動作速度を低下させ、その影響は、素
子の微細化が進むほど大きくなっている。図７（ａ）
は、従来のＭＯＳトランジスタであり、そのゲート電極
端付近が示された半導体基板の断面図である。シリコン
などの半導体基板１１１には、シリコンの熱酸化膜など
からなるゲート絶縁膜１１２が形成され、その上にゲー
ト電極１１３が形成されている。半導体基板１１１の表
面領域にはソース／ドレイン領域１１６が形成されてい
る。ゲート電極１１３は、シリコン酸化膜などからなる
ゲート保護絶縁膜(Sidewall Oxide Layer)１１４により
その側面及び上面が被覆され、保護絶縁膜１１４で被覆
された側面がシリコン窒化膜などからなるゲート側壁絶
縁膜(Sidewall Spacer) １１５により被覆されている。
このように構成されたＭＯＳトランジスタにおいて、ゲ
ート電極１１３とソース／ドレイン拡散領域１１６（及
びその配線を含む）間にはゲート保護絶縁膜１１４及び
ゲート側壁絶縁膜１１５を誘電体として寄生容量が生じ
ている。
【０００３】寄生容量は、トランジスタの動作速度を低
下させる。特に、ゲート長が０．２μｍ以下の微細トラ
ンジスタにおいては、この寄生容量は、動作速度を著し
く低下させるために大きな問題となっている。また、図
７（ｂ）に示すエレベーテッドソース／ドレイン構造の
ＭＯＳトランジスタは、ソース／ドレイン領域１１６の
上であってゲート側壁絶縁膜１１５に接してソース／ド
レインエレベート層１１７を有している。そのゲート保
護絶縁膜１１４及びゲート側壁絶縁膜１１５が挟まれた
ゲート電極１１３とソース／ドレインエレベート層１１
７（およびその配線）との間の寄生容量が大きいため、
やはり動作速度低下の問題が顕著となる。ゲート側壁絶
縁膜の材料は、従来ではシリコン酸化物が用いられてい
たが、近年になって、後述する理由により高誘電率のシ
リコン窒化物が使われているため、この寄生容量の問題
がさらに深刻となっている。
下させる。特に、ゲート長が０．２μｍ以下の微細トラ
ンジスタにおいては、この寄生容量は、動作速度を著し
く低下させるために大きな問題となっている。また、図
７（ｂ）に示すエレベーテッドソース／ドレイン構造の
ＭＯＳトランジスタは、ソース／ドレイン領域１１６の
上であってゲート側壁絶縁膜１１５に接してソース／ド
レインエレベート層１１７を有している。そのゲート保
護絶縁膜１１４及びゲート側壁絶縁膜１１５が挟まれた
ゲート電極１１３とソース／ドレインエレベート層１１
７（およびその配線）との間の寄生容量が大きいため、
やはり動作速度低下の問題が顕著となる。ゲート側壁絶
縁膜の材料は、従来ではシリコン酸化物が用いられてい
たが、近年になって、後述する理由により高誘電率のシ
リコン窒化物が使われているため、この寄生容量の問題
がさらに深刻となっている。
【０００４】
【発明が解決しようとする課題】図８及び図９は、従来
のゲート側壁絶縁膜をシリコン酸化物で形成する場合の
トランジスタ素子の製造方法を示す工程断面図である。
まず、図８（ａ）に示すように、シリコン半導体基板１
２１上にゲート酸化膜１２２を形成後、多結晶シリコン
膜をＣＶＤ（Chemical Vapor Deposition)法で堆積し、
ＲＩＥ（ReactiveIon Etching）法により加工してポリ
シリコンからなるゲート電極１２３を形成する。次に、
図８（ｂ）に示すように、ゲート電極１２３の露出面を
熱酸化してゲート保護絶縁膜１２４を形成する。その
後、イオン注入法で半導体基板１２１中にソース／ドレ
イン拡散領域の一部１２５を形成する。次に、図８
（ｃ）に示すように、全面にシリコン酸化膜をＣＶＤ法
で堆積後、ＲＩＥ法により平坦部のシリコン酸化膜を除
去してシリコン酸化膜からなるゲート側壁絶縁膜１２６
を形成する。このとき、半導体基板１２１の一部は露出
してイオンに叩かれるため、荒れた露出面がソース／ド
レイン領域の一部１２５に形成される。
のゲート側壁絶縁膜をシリコン酸化物で形成する場合の
トランジスタ素子の製造方法を示す工程断面図である。
まず、図８（ａ）に示すように、シリコン半導体基板１
２１上にゲート酸化膜１２２を形成後、多結晶シリコン
膜をＣＶＤ（Chemical Vapor Deposition)法で堆積し、
ＲＩＥ（ReactiveIon Etching）法により加工してポリ
シリコンからなるゲート電極１２３を形成する。次に、
図８（ｂ）に示すように、ゲート電極１２３の露出面を
熱酸化してゲート保護絶縁膜１２４を形成する。その
後、イオン注入法で半導体基板１２１中にソース／ドレ
イン拡散領域の一部１２５を形成する。次に、図８
（ｃ）に示すように、全面にシリコン酸化膜をＣＶＤ法
で堆積後、ＲＩＥ法により平坦部のシリコン酸化膜を除
去してシリコン酸化膜からなるゲート側壁絶縁膜１２６
を形成する。このとき、半導体基板１２１の一部は露出
してイオンに叩かれるため、荒れた露出面がソース／ド
レイン領域の一部１２５に形成される。
【０００５】次に、図８（ｄ）に示すように、イオン注
入法で半導体基板１２１中にソース／ドレイン拡散領域
１２７を完成させた。このとき、半導体基板１２１表面
が荒れているため、拡散領域の形状が素子間でばらつく
ことになり、これが原因で素子動作特性のばらつきが増
大するという問題があった。次に、図９（ａ）に示すよ
うに、希フッ酸でゲート電極１２３の上部の酸化膜を除
去する。このとき、ゲート保護絶縁膜１１４及びゲート
側壁絶縁膜１１５の一部も除去されるが、半導体基板１
２１に形成されるトランジスタ素子によっては側壁部の
絶縁膜１２６が殆ど残らないものも存在した。次に、図
９（ｂ）のように、全面にスパッタリング法でコバルト
層１２８を形成する。次に、図９（ｃ）に示すように、
ランプ加熱法によりゲート電極１２３の上部とソース／
ドレイン領域１２７の上部にコバルトシリサイド層１２
９を形成する。その後、未反応のコバルト層を除去す
る。このとき、ゲート側壁部の絶縁膜が殆ど残っていな
かったトランジスタ素子は、コバルトシリサイド層１２
９を通じてゲート電極１２３とソース／ドレイン領域１
２７が短絡するため、歩留りが低下するという問題があ
った。
入法で半導体基板１２１中にソース／ドレイン拡散領域
１２７を完成させた。このとき、半導体基板１２１表面
が荒れているため、拡散領域の形状が素子間でばらつく
ことになり、これが原因で素子動作特性のばらつきが増
大するという問題があった。次に、図９（ａ）に示すよ
うに、希フッ酸でゲート電極１２３の上部の酸化膜を除
去する。このとき、ゲート保護絶縁膜１１４及びゲート
側壁絶縁膜１１５の一部も除去されるが、半導体基板１
２１に形成されるトランジスタ素子によっては側壁部の
絶縁膜１２６が殆ど残らないものも存在した。次に、図
９（ｂ）のように、全面にスパッタリング法でコバルト
層１２８を形成する。次に、図９（ｃ）に示すように、
ランプ加熱法によりゲート電極１２３の上部とソース／
ドレイン領域１２７の上部にコバルトシリサイド層１２
９を形成する。その後、未反応のコバルト層を除去す
る。このとき、ゲート側壁部の絶縁膜が殆ど残っていな
かったトランジスタ素子は、コバルトシリサイド層１２
９を通じてゲート電極１２３とソース／ドレイン領域１
２７が短絡するため、歩留りが低下するという問題があ
った。
【０００６】このようなゲート側壁絶縁膜にシリコン酸
化物を用いる場合の問題点を解決するために、近年で
は、図１０及び図１１に示すように、ゲート側壁絶縁膜
としてシリコン窒化膜が使われている。シリコンなどの
半導体基板１３１上にゲート酸化膜１３２を形成後、多
結晶シリコン膜などからなるゲート電極１３３を形成す
る（図１０（ａ））。次に、ゲート電極１３３の露出面
を熱酸化してゲート保護絶縁膜１３４を形成する。その
後、イオン注入法で半導体基板１３１中にソース／ドレ
イン拡散領域の一部１３５を形成する（図１０
（ｂ））。次に、全面にシリコン窒化膜をＣＶＤ法で堆
積後、ＲＩＥ法により平坦部のシリコン窒化膜を除去し
てシリコン窒化膜からなるゲート側壁絶縁膜１３６をゲ
ート電極１３３の側面に形成する。
化物を用いる場合の問題点を解決するために、近年で
は、図１０及び図１１に示すように、ゲート側壁絶縁膜
としてシリコン窒化膜が使われている。シリコンなどの
半導体基板１３１上にゲート酸化膜１３２を形成後、多
結晶シリコン膜などからなるゲート電極１３３を形成す
る（図１０（ａ））。次に、ゲート電極１３３の露出面
を熱酸化してゲート保護絶縁膜１３４を形成する。その
後、イオン注入法で半導体基板１３１中にソース／ドレ
イン拡散領域の一部１３５を形成する（図１０
（ｂ））。次に、全面にシリコン窒化膜をＣＶＤ法で堆
積後、ＲＩＥ法により平坦部のシリコン窒化膜を除去し
てシリコン窒化膜からなるゲート側壁絶縁膜１３６をゲ
ート電極１３３の側面に形成する。
【０００７】この方法では、図１０（ｃ）に示すよう
に、半導体基板１３１の露出面の荒れを防止できるた
め、図１０（ｄ）に示すように、ソース／ドレイン拡散
領域１３７の形状は素子間でばらつかない。したがっ
て、この方法によれば素子動作特性のばらつきを低減さ
せることができる。また、図１１（ａ）に示すように、
希フッ酸処理時にゲート側壁絶縁膜は除去されないた
め、図１１（ｃ）に示すように、ゲート電極１３３とソ
ース／ドレイン領域１３７とは短絡しないので歩留り低
下を防止できる。しかし、この方法では、ゲート側壁絶
縁膜の誘電率が従来のシリコン酸化膜に比べて約２倍あ
るため、寄生容量が約２倍と増大して素子動作速度を著
しく低下させるという問題があった。このトランジスタ
素子は、まず半導体基板１３１全面にスパッタリング法
でコバルト層１３８を形成する（図１１（ｂ））。そし
て、ランプ加熱法によりゲート電極１３３の上部とソー
ス／ドレイン領域１３７の上部にコバルトシリサイド層
１３９を形成する（図１１（ｃ））。未反応のコバルト
層は除去する。上述の問題は、図１２に示すエレベーテ
ッドソース／ドレイン構造のトランジスタ素子を形成す
る場合も同様である。図１２に、ゲート側壁絶縁膜をシ
リコン酸化物で形成する場合のトランジスタ素子の製造
方法を示す。
に、半導体基板１３１の露出面の荒れを防止できるた
め、図１０（ｄ）に示すように、ソース／ドレイン拡散
領域１３７の形状は素子間でばらつかない。したがっ
て、この方法によれば素子動作特性のばらつきを低減さ
せることができる。また、図１１（ａ）に示すように、
希フッ酸処理時にゲート側壁絶縁膜は除去されないた
め、図１１（ｃ）に示すように、ゲート電極１３３とソ
ース／ドレイン領域１３７とは短絡しないので歩留り低
下を防止できる。しかし、この方法では、ゲート側壁絶
縁膜の誘電率が従来のシリコン酸化膜に比べて約２倍あ
るため、寄生容量が約２倍と増大して素子動作速度を著
しく低下させるという問題があった。このトランジスタ
素子は、まず半導体基板１３１全面にスパッタリング法
でコバルト層１３８を形成する（図１１（ｂ））。そし
て、ランプ加熱法によりゲート電極１３３の上部とソー
ス／ドレイン領域１３７の上部にコバルトシリサイド層
１３９を形成する（図１１（ｃ））。未反応のコバルト
層は除去する。上述の問題は、図１２に示すエレベーテ
ッドソース／ドレイン構造のトランジスタ素子を形成す
る場合も同様である。図１２に、ゲート側壁絶縁膜をシ
リコン酸化物で形成する場合のトランジスタ素子の製造
方法を示す。
【０００８】まず、図１２（ａ）示すように、シリコン
などの半導体基板１４１上にゲート酸化膜１４２を形成
後、多結晶シリコン層とシリコン窒化膜層を逐次ＣＶＤ
（Chemical Vapor Deposition ）法で堆積し、ＲＩＥ
（Reactive Ion Etching）法で加工してゲート電極１４
３及びシリコン窒化膜１４４を順次形成する。次に、図
１２（ｂ）に示すように、ゲート電極１４３の露出面を
熱酸化してゲート保護膜１４５を形成後、イオン注入法
でシリコン基板中にソース／ドレイン拡散領域の一部１
４６を形成する。次に、図１２（ｃ）に示すように、半
導体基板１４１の全面にシリコン酸化膜をＣＶＤ法で堆
積した後、ＲＩＥ法により平坦部のシリコン酸化膜を除
去してゲート側壁絶縁膜１４７を形成する。このとき、
シリコン半導体基板の一部は露出してイオンに叩かれる
ため、荒れた露出面が形成される。次に、図１２（ｄ）
に示すように、シリコンのエピタキシャル成長法でソー
ス／ドレインエレベート層１４８を形成する。このと
き、シリコン酸化膜側壁（ゲート側壁絶縁膜１４７）と
エレベート層１４８との間には、ファセットと呼ばれる
空隙が形成される。次に、イオン注入法で半導体基板１
４１中にソース／ドレイン拡散領域１４９を形成する。
このとき、ファセット下部の拡散領域は深く形成される
ため、ショートシャネル効果によりトランジスタしきい
値の制御が困難になるという問題があった。
などの半導体基板１４１上にゲート酸化膜１４２を形成
後、多結晶シリコン層とシリコン窒化膜層を逐次ＣＶＤ
（Chemical Vapor Deposition ）法で堆積し、ＲＩＥ
（Reactive Ion Etching）法で加工してゲート電極１４
３及びシリコン窒化膜１４４を順次形成する。次に、図
１２（ｂ）に示すように、ゲート電極１４３の露出面を
熱酸化してゲート保護膜１４５を形成後、イオン注入法
でシリコン基板中にソース／ドレイン拡散領域の一部１
４６を形成する。次に、図１２（ｃ）に示すように、半
導体基板１４１の全面にシリコン酸化膜をＣＶＤ法で堆
積した後、ＲＩＥ法により平坦部のシリコン酸化膜を除
去してゲート側壁絶縁膜１４７を形成する。このとき、
シリコン半導体基板の一部は露出してイオンに叩かれる
ため、荒れた露出面が形成される。次に、図１２（ｄ）
に示すように、シリコンのエピタキシャル成長法でソー
ス／ドレインエレベート層１４８を形成する。このと
き、シリコン酸化膜側壁（ゲート側壁絶縁膜１４７）と
エレベート層１４８との間には、ファセットと呼ばれる
空隙が形成される。次に、イオン注入法で半導体基板１
４１中にソース／ドレイン拡散領域１４９を形成する。
このとき、ファセット下部の拡散領域は深く形成される
ため、ショートシャネル効果によりトランジスタしきい
値の制御が困難になるという問題があった。
【０００９】この問題を解決する場合にも、図１３に示
すように、シリコン窒化膜を用いた製造方法が使われて
いる。図１３は、エレベーテッドソース／ドレイン構造
のトランジスタ素子の工程断面図である。図１３（ａ）
示すように、シリコンなどの半導体基板１５１上にゲー
ト酸化膜１５２を形成後、多結晶シリコン層とシリコン
窒化膜層を逐次ＣＶＤ法で堆積し、ＲＩＥ法で加工して
ゲート電極１５３及びシリコン窒化膜１５４を順次形成
する。次に、図１３（ｂ）に示すように、ゲート電極１
５３の露出面を熱酸化してゲート保護膜１５５を形成
後、イオン注入法で半導体基板１５１中にソース／ドレ
イン拡散領域の一部１５６を形成する。次に、図１３
（ｃ）に示すように、半導体基板１５１の全面にシリコ
ン窒化膜をＣＶＤ法で堆積した後、ＲＩＥ法により平坦
部のシリコン窒化膜を除去してゲート側壁絶縁膜１５７
を形成する。この方法では、拡散領域が形成される半導
体基板表面が荒らされることはなく、かつ、図１３
（ｄ）のように、シリコン窒化膜（ゲート側壁絶縁膜１
５７）側壁とエレベート層１５８との間には、ファセッ
トと呼ばれる空隙は形成されない。したがって、ソース
／ドレイン拡散領域は設計どおりに形成できるため、ト
ランジスタしきい値の制御が容易となる。しかしなが
ら、この方法では、ゲート側壁絶縁膜の誘電率が従来の
シリコン酸化膜に比べて約２倍あるため、寄生容量も約
２倍となり、素子動作速度を著しく低下させる問題があ
った。
すように、シリコン窒化膜を用いた製造方法が使われて
いる。図１３は、エレベーテッドソース／ドレイン構造
のトランジスタ素子の工程断面図である。図１３（ａ）
示すように、シリコンなどの半導体基板１５１上にゲー
ト酸化膜１５２を形成後、多結晶シリコン層とシリコン
窒化膜層を逐次ＣＶＤ法で堆積し、ＲＩＥ法で加工して
ゲート電極１５３及びシリコン窒化膜１５４を順次形成
する。次に、図１３（ｂ）に示すように、ゲート電極１
５３の露出面を熱酸化してゲート保護膜１５５を形成
後、イオン注入法で半導体基板１５１中にソース／ドレ
イン拡散領域の一部１５６を形成する。次に、図１３
（ｃ）に示すように、半導体基板１５１の全面にシリコ
ン窒化膜をＣＶＤ法で堆積した後、ＲＩＥ法により平坦
部のシリコン窒化膜を除去してゲート側壁絶縁膜１５７
を形成する。この方法では、拡散領域が形成される半導
体基板表面が荒らされることはなく、かつ、図１３
（ｄ）のように、シリコン窒化膜（ゲート側壁絶縁膜１
５７）側壁とエレベート層１５８との間には、ファセッ
トと呼ばれる空隙は形成されない。したがって、ソース
／ドレイン拡散領域は設計どおりに形成できるため、ト
ランジスタしきい値の制御が容易となる。しかしなが
ら、この方法では、ゲート側壁絶縁膜の誘電率が従来の
シリコン酸化膜に比べて約２倍あるため、寄生容量も約
２倍となり、素子動作速度を著しく低下させる問題があ
った。
【００１０】このように、ソース／ドレイン拡散領域の
形状ばらつき低減及びサリサイド形成時のショート不良
防止のために、微細トランジスタのゲート電極側壁の少
なくとも一部にはシリコン窒化物が使われている。ま
た、エレベートソース／ドレイン構造のトランジスタに
おいては、エレベート層形成時のファッセット防止のた
めに、シリコン窒化物の側壁が使われている。さらに、
ソース／ドレイン領域への配線層形成時に、半導体基板
が掘られることを防止するために、トランジスタ素子は
シリコン窒化膜から成るいわゆるライナー膜で被われて
いる。これらのトランジスタ素子の周辺に存在するシリ
コン窒化物は、シリコン酸化物に比べて誘電率が高いた
め、寄生容量を増加させてトランジスタの動作速度を著
しく低下させる。さらに、シリコン窒化膜中に存在する
捕獲電荷、歪、含有水素などによってトランジスタ特性
の変動が起こるためにデバイス信頼性低下の原因となっ
ていた。本発明は、このような事情によりなされたもの
であり、ゲート電極とソース／ドレイン拡散領域（及び
その配線）との間の寄生容量を低減でき高速動作が可能
となるゲート構造を有する半導体装置及びその製造方法
を提供する。
形状ばらつき低減及びサリサイド形成時のショート不良
防止のために、微細トランジスタのゲート電極側壁の少
なくとも一部にはシリコン窒化物が使われている。ま
た、エレベートソース／ドレイン構造のトランジスタに
おいては、エレベート層形成時のファッセット防止のた
めに、シリコン窒化物の側壁が使われている。さらに、
ソース／ドレイン領域への配線層形成時に、半導体基板
が掘られることを防止するために、トランジスタ素子は
シリコン窒化膜から成るいわゆるライナー膜で被われて
いる。これらのトランジスタ素子の周辺に存在するシリ
コン窒化物は、シリコン酸化物に比べて誘電率が高いた
め、寄生容量を増加させてトランジスタの動作速度を著
しく低下させる。さらに、シリコン窒化膜中に存在する
捕獲電荷、歪、含有水素などによってトランジスタ特性
の変動が起こるためにデバイス信頼性低下の原因となっ
ていた。本発明は、このような事情によりなされたもの
であり、ゲート電極とソース／ドレイン拡散領域（及び
その配線）との間の寄生容量を低減でき高速動作が可能
となるゲート構造を有する半導体装置及びその製造方法
を提供する。
【００１１】
【課題を解決するための手段】本発明は、半導体基板上
に形成されたゲート電極もしくはゲート保護絶縁膜に被
覆されたゲート電極の側面に形成された側壁絶縁膜とし
て塩素を含むシリコン酸化物からなることを特徴として
いる。ゲート電極とソース／ドレイン領域（及びその配
線を含む）との間の寄生容量を低減することができ素子
の高速動作が可能となる。また、本発明は、ゲート電極
側壁部分に塩素を含有したシリコン窒化膜を設けてトラ
ンジスタ素子を形成し、その後、このシリコン窒化膜を
塩素を含有したシリコン酸化膜に変換してゲート側壁絶
縁膜として用いることを特徴としている。素子特性のば
らつきやショート不良なしに低寄生容量のトランジスタ
素子を形成することができる。すなわち、本発明の半導
体装置は、半導体基板と、前記半導体基板主面に形成さ
れたソース／ドレイン領域と、前記半導体基板主面上に
形成されたゲート絶縁膜と、前記ソース／ドレイン領域
の一部及びその領域間の上に配置された前記ゲート絶縁
膜上に形成されたゲート電極と、前記ゲート電極の側面
に形成されたゲート側壁絶縁膜とを備え、前記ゲート側
壁絶縁膜は、０．１ａｔｏｍ％以上の塩素を含むシリコ
ン酸化物からなることを特徴としている。
に形成されたゲート電極もしくはゲート保護絶縁膜に被
覆されたゲート電極の側面に形成された側壁絶縁膜とし
て塩素を含むシリコン酸化物からなることを特徴として
いる。ゲート電極とソース／ドレイン領域（及びその配
線を含む）との間の寄生容量を低減することができ素子
の高速動作が可能となる。また、本発明は、ゲート電極
側壁部分に塩素を含有したシリコン窒化膜を設けてトラ
ンジスタ素子を形成し、その後、このシリコン窒化膜を
塩素を含有したシリコン酸化膜に変換してゲート側壁絶
縁膜として用いることを特徴としている。素子特性のば
らつきやショート不良なしに低寄生容量のトランジスタ
素子を形成することができる。すなわち、本発明の半導
体装置は、半導体基板と、前記半導体基板主面に形成さ
れたソース／ドレイン領域と、前記半導体基板主面上に
形成されたゲート絶縁膜と、前記ソース／ドレイン領域
の一部及びその領域間の上に配置された前記ゲート絶縁
膜上に形成されたゲート電極と、前記ゲート電極の側面
に形成されたゲート側壁絶縁膜とを備え、前記ゲート側
壁絶縁膜は、０．１ａｔｏｍ％以上の塩素を含むシリコ
ン酸化物からなることを特徴としている。
【００１２】また、本発明の半導体装置は、半導体基板
と、前記半導体基板主面に形成されたソース／ドレイン
領域と、前記半導体基板主面上に形成されたゲート絶縁
膜と、前記ソース／ドレイン領域の一部及びその領域間
の上に配置された前記ゲート絶縁膜上に形成され、ゲー
ト保護絶縁膜により被覆されたゲート電極と、前記ゲー
ト電極の側面に形成されたゲート側壁絶縁膜とを備え、
前記ゲート側壁絶縁膜は、０．１ａｔｏｍ％以上の塩素
を含むシリコン酸化物からなることを特徴としている。
前記ゲート保護絶縁膜は、０．１ａｔｏｍ％以上の塩素
を含むシリコン酸化物からなるようにしても良い。前記
ゲート電極のゲート長は、０．２μｍ以下であるように
しても良い。前記ソース／ドレイン領域は、エレベート
ソース／ドレイン構造を有しているようにしても良い。
前記ゲート電極上部と前記ソース／ドレイン領域上部に
は金属シリサイド層が形成されているようにしても良
い。本発明の半導体装置の製造方法は、半導体基板にソ
ース／ドレイン領域を形成する工程と、前記半導体基板
主面上にゲート絶縁膜を形成する工程と、前記ソース／
ドレイン領域の一部及びその領域間の上に配置された前
記ゲート絶縁膜上にゲート電極を形成する工程と、前記
ゲート電極の側面に塩素を含むシリコン窒化膜からなる
絶縁膜を形成する工程と、前記シリコン窒化膜を酸化反
応処理により、０．１ａｔｏｍ％以上の塩素を含むシリ
コン酸化物に変換し、これをゲート側壁絶縁膜とする工
程とを備えたことを特徴としている。前記シリコン酸化
物への変換は、水蒸気を主な酸化種とする酸化反応もし
くは大気圧を超える加圧状態の酸化反応で行うようにし
ても良い。
と、前記半導体基板主面に形成されたソース／ドレイン
領域と、前記半導体基板主面上に形成されたゲート絶縁
膜と、前記ソース／ドレイン領域の一部及びその領域間
の上に配置された前記ゲート絶縁膜上に形成され、ゲー
ト保護絶縁膜により被覆されたゲート電極と、前記ゲー
ト電極の側面に形成されたゲート側壁絶縁膜とを備え、
前記ゲート側壁絶縁膜は、０．１ａｔｏｍ％以上の塩素
を含むシリコン酸化物からなることを特徴としている。
前記ゲート保護絶縁膜は、０．１ａｔｏｍ％以上の塩素
を含むシリコン酸化物からなるようにしても良い。前記
ゲート電極のゲート長は、０．２μｍ以下であるように
しても良い。前記ソース／ドレイン領域は、エレベート
ソース／ドレイン構造を有しているようにしても良い。
前記ゲート電極上部と前記ソース／ドレイン領域上部に
は金属シリサイド層が形成されているようにしても良
い。本発明の半導体装置の製造方法は、半導体基板にソ
ース／ドレイン領域を形成する工程と、前記半導体基板
主面上にゲート絶縁膜を形成する工程と、前記ソース／
ドレイン領域の一部及びその領域間の上に配置された前
記ゲート絶縁膜上にゲート電極を形成する工程と、前記
ゲート電極の側面に塩素を含むシリコン窒化膜からなる
絶縁膜を形成する工程と、前記シリコン窒化膜を酸化反
応処理により、０．１ａｔｏｍ％以上の塩素を含むシリ
コン酸化物に変換し、これをゲート側壁絶縁膜とする工
程とを備えたことを特徴としている。前記シリコン酸化
物への変換は、水蒸気を主な酸化種とする酸化反応もし
くは大気圧を超える加圧状態の酸化反応で行うようにし
ても良い。
【００１３】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図３を参照して第１
の実施例を説明する。図１は、半導体基板に形成された
トランジスタ素子の概略断面図、図２は、図１（ａ）に
示すトランジスタ素子が形成された半導体基板の平面図
（図１は図２のＡ−Ａ′線に沿う部分の断面図であ
る）、図３は、シリコン酸化膜中の塩素濃度と塩素を含
有したシリコン酸化膜の誘電率の変化率との関係を説明
する特性図である。図１（ａ）の半導体装置において、
シリコンなどの半導体基板１１には、シリコンの熱酸化
膜などからなるゲート絶縁膜１２が形成され、その上に
ポリシリコンなどからなるゲート電極１３が形成されて
いる。半導体基板１１の表面領域にはソース／ドレイン
領域１６が形成されている。ゲート電極１３は、シリコ
ン酸化膜などからなるゲート保護絶縁膜(Sidewall Oxid
e Layer)１４によりその側面及び上面が被覆され、保護
絶縁膜１１４で被覆された側面がゲート側壁絶縁膜(Sid
ewall Spacer) １５により被覆されている。ゲート長Ｌ
は、例えば、０．２μｍ以下である。このように構成さ
れたＭＯＳトランジスタにおいて、ゲート電極１３とソ
ース／ドレイン拡散領域１６（及びその配線を含む）間
には寄生容量が生じている。
の形態を説明する。まず、図１乃至図３を参照して第１
の実施例を説明する。図１は、半導体基板に形成された
トランジスタ素子の概略断面図、図２は、図１（ａ）に
示すトランジスタ素子が形成された半導体基板の平面図
（図１は図２のＡ−Ａ′線に沿う部分の断面図であ
る）、図３は、シリコン酸化膜中の塩素濃度と塩素を含
有したシリコン酸化膜の誘電率の変化率との関係を説明
する特性図である。図１（ａ）の半導体装置において、
シリコンなどの半導体基板１１には、シリコンの熱酸化
膜などからなるゲート絶縁膜１２が形成され、その上に
ポリシリコンなどからなるゲート電極１３が形成されて
いる。半導体基板１１の表面領域にはソース／ドレイン
領域１６が形成されている。ゲート電極１３は、シリコ
ン酸化膜などからなるゲート保護絶縁膜(Sidewall Oxid
e Layer)１４によりその側面及び上面が被覆され、保護
絶縁膜１１４で被覆された側面がゲート側壁絶縁膜(Sid
ewall Spacer) １５により被覆されている。ゲート長Ｌ
は、例えば、０．２μｍ以下である。このように構成さ
れたＭＯＳトランジスタにおいて、ゲート電極１３とソ
ース／ドレイン拡散領域１６（及びその配線を含む）間
には寄生容量が生じている。
【００１４】また、図１（ｂ）のエレベーテッドソース
／ドレイン構造の半導体装置において、半導体基板上に
は、ソース／ドレイン領域１６上であってゲート側壁絶
縁膜１５に接して、例えば、シリコン単結晶からなるソ
ース／ドレインエレベート層１７が形成されている。そ
のゲート保護絶縁膜１４及びゲート側壁絶縁膜１５が挟
まれたゲート電極１３とソース／ドレインエレベート層
１７（およびその配線）との間には寄生容量が存在して
いる。ここで、図１（ａ）及び図１（ｂ）の半導体装置
に用いられるゲート側壁絶縁膜１５は、塩素を含有する
シリコン酸化物から構成されている。例えば、ジクロル
シラン（ＳｉＨ2 Ｃｌ2 ）ガスやテトラクロルシラン
（ＳｉＣｌ4 ）ガスのような塩素を含むシリコン原料ガ
スと亜酸化窒素（Ｎ2 Ｏ）ガスのような酸素原料ガスを
用いたプラズマＣＶＤ法や塩素（Ｃｌ2 ）ガスや塩化水
素（ＨＣｌ）ガスを添加するＣＶＤ法などによって塩素
含有シリコン酸化膜を成膜することができる。
／ドレイン構造の半導体装置において、半導体基板上に
は、ソース／ドレイン領域１６上であってゲート側壁絶
縁膜１５に接して、例えば、シリコン単結晶からなるソ
ース／ドレインエレベート層１７が形成されている。そ
のゲート保護絶縁膜１４及びゲート側壁絶縁膜１５が挟
まれたゲート電極１３とソース／ドレインエレベート層
１７（およびその配線）との間には寄生容量が存在して
いる。ここで、図１（ａ）及び図１（ｂ）の半導体装置
に用いられるゲート側壁絶縁膜１５は、塩素を含有する
シリコン酸化物から構成されている。例えば、ジクロル
シラン（ＳｉＨ2 Ｃｌ2 ）ガスやテトラクロルシラン
（ＳｉＣｌ4 ）ガスのような塩素を含むシリコン原料ガ
スと亜酸化窒素（Ｎ2 Ｏ）ガスのような酸素原料ガスを
用いたプラズマＣＶＤ法や塩素（Ｃｌ2 ）ガスや塩化水
素（ＨＣｌ）ガスを添加するＣＶＤ法などによって塩素
含有シリコン酸化膜を成膜することができる。
【００１５】図３は、塩素を含有したシリコン酸化膜の
比誘電率の変化率の塩素濃度依存性を説明する特性図で
ある。縦軸が比誘電率の変化率を表わし、横軸がシリコ
ン酸化膜中の塩素濃度（ａｔｏｍ％）を表わしている。
図３は、表１に示す塩素を含有したシリコン酸化膜の比
誘電率の変化率と塩素濃度との関係を作図したものであ
る。塩素含有シリコン酸化膜の塩素濃度を０．１ａｔｏ
ｍ％以上に設定することにより、このシリコン酸化膜の
誘電率が実質的に減少し、ゲート電極１３と配線（図示
しない）を含むソース／ドレイン拡散領域１６との間の
寄生容量（図１（ａ）参照）及びゲート電極１３とソー
ス／ドレインエレベート層１７（その配線を含む）間の
寄生容量を実質的に低減することができる。なお、塩素
濃度を１ａｔｏｍ％以上に設定すると、寄生容量を５％
以上低減することが可能となるため、特にゲート長が
０．２μｍ以下の微細トランジスタ素子においては、著
しい効果が得られる。
比誘電率の変化率の塩素濃度依存性を説明する特性図で
ある。縦軸が比誘電率の変化率を表わし、横軸がシリコ
ン酸化膜中の塩素濃度（ａｔｏｍ％）を表わしている。
図３は、表１に示す塩素を含有したシリコン酸化膜の比
誘電率の変化率と塩素濃度との関係を作図したものであ
る。塩素含有シリコン酸化膜の塩素濃度を０．１ａｔｏ
ｍ％以上に設定することにより、このシリコン酸化膜の
誘電率が実質的に減少し、ゲート電極１３と配線（図示
しない）を含むソース／ドレイン拡散領域１６との間の
寄生容量（図１（ａ）参照）及びゲート電極１３とソー
ス／ドレインエレベート層１７（その配線を含む）間の
寄生容量を実質的に低減することができる。なお、塩素
濃度を１ａｔｏｍ％以上に設定すると、寄生容量を５％
以上低減することが可能となるため、特にゲート長が
０．２μｍ以下の微細トランジスタ素子においては、著
しい効果が得られる。
【００１６】このように本発明では寄生容量を減少させ
ることができるので、ゲート側壁絶縁膜の厚さを減少さ
せることができ、一層の素子の微細化を進めることが可
能になる。また、ゲート電極の露出部を被覆するゲート
保護絶縁膜を構成するシリコン酸化膜に塩素を含有させ
ることによりゲート電極とソース／ドレイン領域もしく
はソース／ドレインエレベート層との間の寄生容量を低
減させることが可能であることはいうまでもない。な
お、シリコン酸化膜に含有される塩素濃度の上限は原理
的にはない。しかしながら、塩素濃度が増加すると、シ
リコン酸化物の吸湿性が顕著になり、素子形成の方法に
よってはかえって誘電率が増加する場合がある。したが
って、実質的にシリコン酸化膜中の塩素濃度は、３０ａ
ｔｏｍ％以下とするのが望ましい。
ることができるので、ゲート側壁絶縁膜の厚さを減少さ
せることができ、一層の素子の微細化を進めることが可
能になる。また、ゲート電極の露出部を被覆するゲート
保護絶縁膜を構成するシリコン酸化膜に塩素を含有させ
ることによりゲート電極とソース／ドレイン領域もしく
はソース／ドレインエレベート層との間の寄生容量を低
減させることが可能であることはいうまでもない。な
お、シリコン酸化膜に含有される塩素濃度の上限は原理
的にはない。しかしながら、塩素濃度が増加すると、シ
リコン酸化物の吸湿性が顕著になり、素子形成の方法に
よってはかえって誘電率が増加する場合がある。したが
って、実質的にシリコン酸化膜中の塩素濃度は、３０ａ
ｔｏｍ％以下とするのが望ましい。
【００１７】なお、前述した誘電率低減のためには、シ
リコン酸化物中にフッ素を導入することもできる。しか
し、フッ素はボロンの拡散を助長するなど微細トランジ
スタ素子にとって好ましい影響を与えないので塩素に代
えて用いることには適しておらず、必要に応じて適宜塩
素とともに用いることが望ましい。
リコン酸化物中にフッ素を導入することもできる。しか
し、フッ素はボロンの拡散を助長するなど微細トランジ
スタ素子にとって好ましい影響を与えないので塩素に代
えて用いることには適しておらず、必要に応じて適宜塩
素とともに用いることが望ましい。
【００１８】
【表１】
【００１９】次に、図４及び図５を参照して第２の実施
例を説明する。図４及び図５は、半導体装置の製造工程
を説明する工程断面図である。シリコンなどの半導体基
板２１の主面に熱酸化処理などによりゲート酸化膜２２
を形成する。その後、多結晶シリコン層をＣＶＤ法で堆
積し、ＲＩＥ法で加工してゲート電極２３を形成する。
次に、図４（ｂ）に示すように、ゲート電極２３の露出
面を熱酸化してゲート保護絶縁膜２４を形成する。その
後、イオン注入法により半導体基板２１中にソース／ド
レイン拡散領域の一部２５を形成する。次に、図４
（ｃ）に示すように、基板全面にヘキサクロルジシラン
（Ｓｉ2 Ｃｌ6 ）ガスとアンモニア（ＮＨ3 ）ガスを用
いた減圧ＣＶＤ法により、シリコン窒化膜を堆積させ
る。成膜条件は、例えば、温度４００℃、ヘキサクロル
ジシランガス流量１０００ｓｃｃｍ、アンモニアガス流
量１０ｓｃｃｍ、圧力１８０Ｐａである。このシリコン
窒化膜中には、１０ａｔｏｍ％程度の塩素と水素が含ま
れていることが、２次イオン質量分析法で確認された。
例を説明する。図４及び図５は、半導体装置の製造工程
を説明する工程断面図である。シリコンなどの半導体基
板２１の主面に熱酸化処理などによりゲート酸化膜２２
を形成する。その後、多結晶シリコン層をＣＶＤ法で堆
積し、ＲＩＥ法で加工してゲート電極２３を形成する。
次に、図４（ｂ）に示すように、ゲート電極２３の露出
面を熱酸化してゲート保護絶縁膜２４を形成する。その
後、イオン注入法により半導体基板２１中にソース／ド
レイン拡散領域の一部２５を形成する。次に、図４
（ｃ）に示すように、基板全面にヘキサクロルジシラン
（Ｓｉ2 Ｃｌ6 ）ガスとアンモニア（ＮＨ3 ）ガスを用
いた減圧ＣＶＤ法により、シリコン窒化膜を堆積させ
る。成膜条件は、例えば、温度４００℃、ヘキサクロル
ジシランガス流量１０００ｓｃｃｍ、アンモニアガス流
量１０ｓｃｃｍ、圧力１８０Ｐａである。このシリコン
窒化膜中には、１０ａｔｏｍ％程度の塩素と水素が含ま
れていることが、２次イオン質量分析法で確認された。
【００２０】その後、ＲＩＥ法により平坦部のシリコン
窒化膜を除去してゲート側壁窒化膜２６を形成する。こ
のとき、ゲート酸化膜２２のＲＩＥエッチング速度をゲ
ート側壁窒化膜２６のＲＩＥエッチング速度よりも遅く
設定することにより、半導体基板の表面荒れを防止する
ことができる。次に、図４（ｄ）に示すように、イオン
注入法により半導体基板２１中にソース／ドレイン拡散
領域２７を形成する。このとき、半導体基板の表面荒れ
を防止しているので、拡散領域形状の素子間ばらつきを
抑制することができる。このため、素子動作特性の素子
間ばらつきは問題ないレベルとなった。次に、図５
（ａ）に示すように、希フッ酸を用いてゲート電極２３
の上部及びソース／ドレイン領域２７の上部のゲート酸
化膜を除去する。このとき、シリコン窒化膜は、ほとん
どエッチングされないため、すべての素子のゲート側壁
窒化膜２６は所望の形状で残存していた。次に、図５
（ｂ）に示すように、基板全面にスパッタリング法によ
りコバルト層２８を形成する。次に、図５（ｃ）に示す
ように、ランプ加熱法を用いてゲート電極２３上部とソ
ース／ドレイン領域２７上部にコバルトシリサイド層２
９を形成する。
窒化膜を除去してゲート側壁窒化膜２６を形成する。こ
のとき、ゲート酸化膜２２のＲＩＥエッチング速度をゲ
ート側壁窒化膜２６のＲＩＥエッチング速度よりも遅く
設定することにより、半導体基板の表面荒れを防止する
ことができる。次に、図４（ｄ）に示すように、イオン
注入法により半導体基板２１中にソース／ドレイン拡散
領域２７を形成する。このとき、半導体基板の表面荒れ
を防止しているので、拡散領域形状の素子間ばらつきを
抑制することができる。このため、素子動作特性の素子
間ばらつきは問題ないレベルとなった。次に、図５
（ａ）に示すように、希フッ酸を用いてゲート電極２３
の上部及びソース／ドレイン領域２７の上部のゲート酸
化膜を除去する。このとき、シリコン窒化膜は、ほとん
どエッチングされないため、すべての素子のゲート側壁
窒化膜２６は所望の形状で残存していた。次に、図５
（ｂ）に示すように、基板全面にスパッタリング法によ
りコバルト層２８を形成する。次に、図５（ｃ）に示す
ように、ランプ加熱法を用いてゲート電極２３上部とソ
ース／ドレイン領域２７上部にコバルトシリサイド層２
９を形成する。
【００２１】その後、未反応のコバルト層を除去する。
このとき、ゲート側壁窒化膜２６が形成されているの
で、ゲート電極２３とソース／ドレイン拡散領域２７と
が短絡することがなく、歩留り低下の問題は実質的生じ
ない。次に、図５（ｄ）に示すように、水蒸気雰囲気中
でアニールすることにより、ゲート側壁窒化膜２６を塩
素を含有したシリコン酸化膜に変換することができ、こ
れをゲート側壁絶縁膜２６′とする。アニール条件は、
例えば、温度が１５０℃、圧力が２気圧である。このシ
リコン酸化膜中には、１ａｔｏｍ％程度の塩素と水素が
含まれていることが２次イオン質量分析法により確認さ
れた。その後、公知の方法で層間絶縁膜、配線層などを
半導体基板に形成して、ＭＯＳトランジスタを完成させ
る。ここで、ゲート側壁絶縁膜は、シリコン酸化膜に変
換されているのでゲート電極２３と配線を含むソース／
ドレイン拡散領域２７との間の寄生容量は小さくなり、
素子動作速度の低下を招くことはなかった。上記、シリ
コン窒化膜からシリコン酸化膜への変換は、水蒸気雰囲
気中のアニールを用いなくとも、例えば、酸素、オゾン
等の酸化雰囲気又はこれらの混合雰囲気中でも可能であ
る。ただし、低温で変換できる点で水蒸気雰囲気が適し
ている。またアニール圧力は、１気圧以下でも可能であ
るが、アニール温度を下げるためには加圧アニールが望
ましい。
このとき、ゲート側壁窒化膜２６が形成されているの
で、ゲート電極２３とソース／ドレイン拡散領域２７と
が短絡することがなく、歩留り低下の問題は実質的生じ
ない。次に、図５（ｄ）に示すように、水蒸気雰囲気中
でアニールすることにより、ゲート側壁窒化膜２６を塩
素を含有したシリコン酸化膜に変換することができ、こ
れをゲート側壁絶縁膜２６′とする。アニール条件は、
例えば、温度が１５０℃、圧力が２気圧である。このシ
リコン酸化膜中には、１ａｔｏｍ％程度の塩素と水素が
含まれていることが２次イオン質量分析法により確認さ
れた。その後、公知の方法で層間絶縁膜、配線層などを
半導体基板に形成して、ＭＯＳトランジスタを完成させ
る。ここで、ゲート側壁絶縁膜は、シリコン酸化膜に変
換されているのでゲート電極２３と配線を含むソース／
ドレイン拡散領域２７との間の寄生容量は小さくなり、
素子動作速度の低下を招くことはなかった。上記、シリ
コン窒化膜からシリコン酸化膜への変換は、水蒸気雰囲
気中のアニールを用いなくとも、例えば、酸素、オゾン
等の酸化雰囲気又はこれらの混合雰囲気中でも可能であ
る。ただし、低温で変換できる点で水蒸気雰囲気が適し
ている。またアニール圧力は、１気圧以下でも可能であ
るが、アニール温度を下げるためには加圧アニールが望
ましい。
【００２２】次に、図６を参照して第３の実施例を説明
する。図６は、半導体装置、すなわちこの実施例で説明
するエレベーテッドソース／ドレイン構造のトランジス
タを製造する工程断面図である。まず、図６（ａ）に示
すように、シリコンなどの半導体基板３１上にシリコン
酸化膜などのゲート絶縁膜３２を形成する。その後、多
結晶シリコン層とＲＩＥ加工用のマスクとなるシリコン
窒化膜３４を逐次ＣＶＤ法により堆積し、ＲＩＥ法によ
り多結晶シリコンを加工してゲート電極３３を形成す
る。次に、ゲート電極３３の露出面を熱酸化してゲート
保護絶縁膜３５を形成する。その後、イオン注入法によ
り半導体基板３１中にソース／ドレイン拡散領域の一部
３６を形成する。次に、図６（ｂ）のように、基板全面
にヘキサクロルジシラン（Ｓｉ2 Ｃｌ6 ）ガスとアンモ
ニア（ＮＨ3 ）ガスを用いた減圧ＣＶＤ法により、シリ
コン窒化膜を堆積させる。成膜条件は、例えば、温度が
４００℃、ヘキサクロルジシランガス流量が１０００ｓ
ｃｃｍ、アンモニアガス流量が１０ｓｃｃｍ、圧力が１
８０Ｐａである。次に、ＲＩＥ法により平坦部のシリコ
ン窒化膜を除去してゲート側壁窒化膜３７を形成する。
このとき、ゲート酸化膜３２のＲＩＥエッチング速度を
ゲート側壁窒化膜３７のＲＩＥエッチング速度よりも遅
く設定することにより、半導体基板３１の表面荒れを防
止する。
する。図６は、半導体装置、すなわちこの実施例で説明
するエレベーテッドソース／ドレイン構造のトランジス
タを製造する工程断面図である。まず、図６（ａ）に示
すように、シリコンなどの半導体基板３１上にシリコン
酸化膜などのゲート絶縁膜３２を形成する。その後、多
結晶シリコン層とＲＩＥ加工用のマスクとなるシリコン
窒化膜３４を逐次ＣＶＤ法により堆積し、ＲＩＥ法によ
り多結晶シリコンを加工してゲート電極３３を形成す
る。次に、ゲート電極３３の露出面を熱酸化してゲート
保護絶縁膜３５を形成する。その後、イオン注入法によ
り半導体基板３１中にソース／ドレイン拡散領域の一部
３６を形成する。次に、図６（ｂ）のように、基板全面
にヘキサクロルジシラン（Ｓｉ2 Ｃｌ6 ）ガスとアンモ
ニア（ＮＨ3 ）ガスを用いた減圧ＣＶＤ法により、シリ
コン窒化膜を堆積させる。成膜条件は、例えば、温度が
４００℃、ヘキサクロルジシランガス流量が１０００ｓ
ｃｃｍ、アンモニアガス流量が１０ｓｃｃｍ、圧力が１
８０Ｐａである。次に、ＲＩＥ法により平坦部のシリコ
ン窒化膜を除去してゲート側壁窒化膜３７を形成する。
このとき、ゲート酸化膜３２のＲＩＥエッチング速度を
ゲート側壁窒化膜３７のＲＩＥエッチング速度よりも遅
く設定することにより、半導体基板３１の表面荒れを防
止する。
【００２３】次に、図６（ｃ）のように、エピタキシャ
ル成長法によりシリコンのソース／ドレインエレベート
層３８を形成する。形成条件は、例えば、温度が６００
℃、ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）ガス流量が３０
０ｓｃｃｍ、ゲルマン（ＧｅＨ4 ）ガス流量が１０ｓｃ
ｃｍ、塩化水素ガス流量が１００ｓｃｃｍ、水素ガス流
量が１５００ｓｃｃｍ、圧力が２ｋＰａである。このと
き、シリコン側壁窒化膜３７が隣接しているのでファセ
ットと呼ばれる空隙は形成されなかった。なお、エレベ
ート層３８を形成するときに、ゲルマンガスを混ぜてい
るのは形成温度を下げるためである。高温で形成したの
ではシリコン窒化膜が緻密化して、後のシリコン酸化膜
への変換が困難になるからである。次に、イオン注入法
でシリコン基板中にソース／ドレイン拡散領域３９を形
成する。このとき、ファセット形成を防止しているので
拡散領域形状の素子間ばらつきを抑制することができ
る。そのためトランジスタしきい値の制御は容易であ
る。次に、図６（ｄ）に示すように、水蒸気雰囲気中で
アニールを行うことにより、シリコン側壁窒化膜３７を
塩素を含有したシリコン酸化膜に変換し、これをゲート
側壁絶縁膜３７′に変換した。アニール条件は、例え
ば、温度が４００℃、圧力が１気圧である。このシリコ
ン酸化膜中には、０．１ａｔｏｍ％程度の塩素と水素が
含まれていることが２次イオン質量分析法で確認され
た。
ル成長法によりシリコンのソース／ドレインエレベート
層３８を形成する。形成条件は、例えば、温度が６００
℃、ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）ガス流量が３０
０ｓｃｃｍ、ゲルマン（ＧｅＨ4 ）ガス流量が１０ｓｃ
ｃｍ、塩化水素ガス流量が１００ｓｃｃｍ、水素ガス流
量が１５００ｓｃｃｍ、圧力が２ｋＰａである。このと
き、シリコン側壁窒化膜３７が隣接しているのでファセ
ットと呼ばれる空隙は形成されなかった。なお、エレベ
ート層３８を形成するときに、ゲルマンガスを混ぜてい
るのは形成温度を下げるためである。高温で形成したの
ではシリコン窒化膜が緻密化して、後のシリコン酸化膜
への変換が困難になるからである。次に、イオン注入法
でシリコン基板中にソース／ドレイン拡散領域３９を形
成する。このとき、ファセット形成を防止しているので
拡散領域形状の素子間ばらつきを抑制することができ
る。そのためトランジスタしきい値の制御は容易であ
る。次に、図６（ｄ）に示すように、水蒸気雰囲気中で
アニールを行うことにより、シリコン側壁窒化膜３７を
塩素を含有したシリコン酸化膜に変換し、これをゲート
側壁絶縁膜３７′に変換した。アニール条件は、例え
ば、温度が４００℃、圧力が１気圧である。このシリコ
ン酸化膜中には、０．１ａｔｏｍ％程度の塩素と水素が
含まれていることが２次イオン質量分析法で確認され
た。
【００２４】その後、公知の方法により層間絶縁膜、配
線層などを半導体基板上に形成して、ＭＯＳトランジス
タを完成させた。ここで、ゲート側壁絶縁膜は、シリコ
ン酸化膜に変換されているのでゲート電極３３と配線を
含むソース／ドレインエレベート層３８との間の寄生容
量は小さくなり、素子動作速度の低下を招くことはなか
った。以上、前述の実施例以外にも、トランジスタ素子
の周辺に何らかの理由で存在しているシリコン窒化膜を
素子形成が完成した後においてシリコン酸化膜に変換す
ることができる。このように酸化物に変換してしまえば
比誘電率の高いシリコン窒化膜に起因するトランジスタ
動作速度の低下やデバイス信頼性の低下などを防止する
ことが可能になる。
線層などを半導体基板上に形成して、ＭＯＳトランジス
タを完成させた。ここで、ゲート側壁絶縁膜は、シリコ
ン酸化膜に変換されているのでゲート電極３３と配線を
含むソース／ドレインエレベート層３８との間の寄生容
量は小さくなり、素子動作速度の低下を招くことはなか
った。以上、前述の実施例以外にも、トランジスタ素子
の周辺に何らかの理由で存在しているシリコン窒化膜を
素子形成が完成した後においてシリコン酸化膜に変換す
ることができる。このように酸化物に変換してしまえば
比誘電率の高いシリコン窒化膜に起因するトランジスタ
動作速度の低下やデバイス信頼性の低下などを防止する
ことが可能になる。
【００２５】
【発明の効果】本発明の装置は、ゲート電極の側壁絶縁
膜部分の比誘電率が下がりので寄生容量が低下し、その
結果トランジスタ素子の動作速度が著しく向上する。ま
た本発明のシリコン窒化物を酸化物に変換する方法で
は、トランジスタ特性の素子間ばらつきや動作不良を防
止しながら寄生容量の増大を抑えることができる。また
本発明のゲート電極とソース／ドレイン領域上部に金属
シリサイド層を形成する方法では、ソース／ドレイン拡
散領域形状のばらつき及びゲート電極とソース／ドレイ
ン領域のショート不良を防止しながら寄生容量の増大を
抑えることが可能になる。
膜部分の比誘電率が下がりので寄生容量が低下し、その
結果トランジスタ素子の動作速度が著しく向上する。ま
た本発明のシリコン窒化物を酸化物に変換する方法で
は、トランジスタ特性の素子間ばらつきや動作不良を防
止しながら寄生容量の増大を抑えることができる。また
本発明のゲート電極とソース／ドレイン領域上部に金属
シリサイド層を形成する方法では、ソース／ドレイン拡
散領域形状のばらつき及びゲート電極とソース／ドレイ
ン領域のショート不良を防止しながら寄生容量の増大を
抑えることが可能になる。
【図１】本発明の第１の実施例のトランジスタの断面
図。
図。
【図２】本発明の第１の実施例のトランジスタの平面図
（この図のＡ−Ａ′線に沿う部分の断面図が図１（ａ）
に相当する）。
（この図のＡ−Ａ′線に沿う部分の断面図が図１（ａ）
に相当する）。
【図３】シリコン酸化膜中の塩素濃度と塩素を含有した
シリコン酸化膜の誘電率の変化率との関係を説明する特
性図。
シリコン酸化膜の誘電率の変化率との関係を説明する特
性図。
【図４】本発明の第２の実施例のトランジスタの製造方
法を説明する工程断面図。
法を説明する工程断面図。
【図５】本発明の第２の実施例のトランジスタの製造方
法を説明する工程断面図。
法を説明する工程断面図。
【図６】本発明の第３の実施例のトランジスタの製造方
法を説明する工程断面図。
法を説明する工程断面図。
【図７】従来のトランジスタの製造方法を説明する工程
断面図。
断面図。
【図８】従来のトランジスタの製造方法を説明する工程
断面図。
断面図。
【図９】従来のトランジスタの製造方法を説明する工程
断面図。
断面図。
【図１０】従来のトランジスタの製造方法を説明する工
程断面図。
程断面図。
【図１１】従来のトランジスタの製造方法を説明する工
程断面図。
程断面図。
【図１２】従来のトランジスタの製造方法を説明する工
程断面図。
程断面図。
【図１３】従来のトランジスタの製造方法を説明する工
程断面図。
程断面図。
１１、２１、３１、１１１、１２１、１３１、１４１、
１５１・・・半導体基板、 １２、２２、３２、１１２、１２２、１３２、１４２、
１５２・・・ゲート絶縁膜（ゲート酸化膜）、 １３、２３、３３、１１３、１２３、１３３、１４３、
１５３・・・ゲート電極、 １４、２４、３５、１１４、１２４、１３４、１４５、
１５５・・・ゲート保護絶縁膜、 １５、２６′、３７′、１１５、１２６、１３６、１４
７、１５７・・・ゲート側壁絶縁膜、 １６、２７、３９、１１６、１２７、１３７、１４９、
１５９・・・ソース／ドレイン領域、 １７、３８、１１７、１５８・・・ソース／ドレインエ
レベート層、 ２５、３６、１２５、１３５、１４６、１５６・・・ソ
ース／ドレイン領域の一部、 ２６、３７・・・ゲート側壁窒化膜、 ２８、１２８、１３８・・・コバルト層、 ２９、１２９、１３９・・・コバルトシリサイド層、 ３４、１４４、１５４・・・シリコン窒化膜。
１５１・・・半導体基板、 １２、２２、３２、１１２、１２２、１３２、１４２、
１５２・・・ゲート絶縁膜（ゲート酸化膜）、 １３、２３、３３、１１３、１２３、１３３、１４３、
１５３・・・ゲート電極、 １４、２４、３５、１１４、１２４、１３４、１４５、
１５５・・・ゲート保護絶縁膜、 １５、２６′、３７′、１１５、１２６、１３６、１４
７、１５７・・・ゲート側壁絶縁膜、 １６、２７、３９、１１６、１２７、１３７、１４９、
１５９・・・ソース／ドレイン領域、 １７、３８、１１７、１５８・・・ソース／ドレインエ
レベート層、 ２５、３６、１２５、１３５、１４６、１５６・・・ソ
ース／ドレイン領域の一部、 ２６、３７・・・ゲート側壁窒化膜、 ２８、１２８、１３８・・・コバルト層、 ２９、１２９、１３９・・・コバルトシリサイド層、 ３４、１４４、１５４・・・シリコン窒化膜。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 宮野 清孝
神奈川県横浜市磯子区新杉田町８番地 株
式会社東芝横浜事業所内
(72)発明者 齋田 繁彦
神奈川県横浜市磯子区新杉田町８番地 株
式会社東芝横浜事業所内
Ｆターム(参考） 5F140 AA01 AA11 AA14 AA39 BA01
BE07 BF04 BF11 BF18 BG09
BG11 BG12 BG20 BG22 BG28
BG30 BG34 BG37 BG38 BG39
BG44 BG49 BG50 BG52 BG53
BG56 BH06 BH27 BJ01 BJ08
BK13 BK17 BK18 BK21 BK26
BK29 BK34 BK38 CF04
Claims (9)
- 【請求項１】 半導体基板と、 前記半導体基板主面に形成されたソース／ドレイン領域
と、 前記半導体基板主面上に形成されたゲート絶縁膜と、 前記ソース／ドレイン領域の一部及びその領域間の上に
配置された前記ゲート絶縁膜上に形成されたゲート電極
と、 前記ゲート電極の側面に形成されたゲート側壁絶縁膜と
を備え、 前記ゲート側壁絶縁膜は、０．１ａｔｏｍ％以上の塩素
を含むシリコン酸化物からなることを特徴とする半導体
装置。 - 【請求項２】 半導体基板と、 前記半導体基板主面に形成されたソース／ドレイン領域
と、 前記半導体基板主面上に形成されたゲート絶縁膜と、 前記ソース／ドレイン領域の一部及びその領域間の上に
配置された前記ゲート絶縁膜上に形成され、ゲート保護
絶縁膜により被覆されたゲート電極と、 前記ゲート電極の側面に形成されたゲート側壁絶縁膜と
を備え、 前記ゲート側壁絶縁膜は、０．１ａｔｏｍ％以上の塩素
を含むシリコン酸化物からなることを特徴とする半導体
装置。 - 【請求項３】 前記ゲート保護絶縁膜は、０．１ａｔｏ
ｍ％以上の塩素を含むシリコン酸化物からなることを特
徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記ゲート電極のゲート長は、０．２μ
ｍ以下であることを特徴とする請求項１乃至請求項３の
いずれかに記載の半導体装置。 - 【請求項５】 前記ソース／ドレイン領域は、エレベー
トソース／ドレイン構造を有していることを特徴とする
請求項１乃至請求項４のいずれかに記載の半導体装置。 - 【請求項６】 前記ゲート電極上部と前記ソース／ドレ
イン領域上部には金属シリサイド層が形成されているこ
とを特徴とする請求項１乃至請求項５のいずれかに記載
の半導体装置。 - 【請求項７】 半導体基板にソース／ドレイン領域を形
成する工程と、 前記半導体基板主面上にゲート絶縁膜を形成する工程
と、 前記ソース／ドレイン領域の一部及びその領域間の上に
配置された前記ゲート絶縁膜上にゲート電極を形成する
工程と、 前記ゲート電極の側面に塩素を含むシリコン窒化膜から
なる絶縁膜を形成する工程と、 前記シリコン窒化膜を酸化反応処理により、０．１ａｔ
ｏｍ％以上の塩素を含むシリコン酸化物に変換し、これ
をゲート側壁絶縁膜とする工程とを備えたことを特徴と
する半導体装置の製造方法。 - 【請求項８】 前記シリコン酸化物への変換は、水蒸気
を主な酸化種とする酸化反応で行うことを特徴とする請
求項７に記載の半導体装置の製造方法。 - 【請求項９】 前記シリコン酸化物への変換は、大気圧
を超える加圧状態の酸化反応で行うことを特徴とする請
求項７に記載の半導体装置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP2002003192A JP2003204063A (ja) | 2002-01-10 | 2002-01-10 | 半導体装置及びその製造方法 |
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| CNB031002978A CN1211864C (zh) | 2002-01-10 | 2003-01-09 | 半导体器件及其制造方法 |
| US10/916,500 US7148158B2 (en) | 2002-01-10 | 2004-08-12 | Semiconductor device and method for manufacturing the same |
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|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP2003204063A5 JP2003204063A5 (ja) | 2005-03-03 |
Family
ID=19190850
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|---|---|---|---|
| JP2002003192A Pending JP2003204063A (ja) | 2002-01-10 | 2002-01-10 | 半導体装置及びその製造方法 |
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|---|---|
| US (2) | US20030127695A1 (ja) |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100483438B1 (ko) * | 2002-12-09 | 2005-04-14 | 삼성전자주식회사 | 불 휘발성 메모리 셀의 제조방법 |
| US7173296B2 (en) * | 2003-12-17 | 2007-02-06 | Texas Instruments Incorporated | Reduced hydrogen sidewall spacer oxide |
| JP2007258665A (ja) * | 2006-02-27 | 2007-10-04 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
| JP4866609B2 (ja) * | 2003-10-23 | 2012-02-01 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7205186B2 (en) * | 2004-12-29 | 2007-04-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for suppressing oxide formation |
| US7678679B2 (en) * | 2006-05-01 | 2010-03-16 | Qimonda Ag | Vertical device with sidewall spacer, methods of forming sidewall spacers and field effect transistors, and patterning method |
| KR100843055B1 (ko) | 2006-08-17 | 2008-07-01 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그의 제조방법 |
| CN102169894B (zh) * | 2006-09-20 | 2013-04-24 | 富士通株式会社 | 化合物半导体装置 |
| WO2008035403A1 (en) * | 2006-09-20 | 2008-03-27 | Fujitsu Limited | Field-effect transistor |
| JP2008283051A (ja) * | 2007-05-11 | 2008-11-20 | Toshiba Corp | 半導体記憶装置及び半導体記憶装置の製造方法 |
| US8357435B2 (en) | 2008-05-09 | 2013-01-22 | Applied Materials, Inc. | Flowable dielectric equipment and processes |
| KR101045089B1 (ko) * | 2008-08-22 | 2011-06-29 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
| US20100081293A1 (en) * | 2008-10-01 | 2010-04-01 | Applied Materials, Inc. | Methods for forming silicon nitride based film or silicon carbon based film |
| US8511281B2 (en) * | 2009-07-10 | 2013-08-20 | Tula Technology, Inc. | Skip fire engine control |
| US8980382B2 (en) * | 2009-12-02 | 2015-03-17 | Applied Materials, Inc. | Oxygen-doping for non-carbon radical-component CVD films |
| US8741788B2 (en) * | 2009-08-06 | 2014-06-03 | Applied Materials, Inc. | Formation of silicon oxide using non-carbon flowable CVD processes |
| US8449942B2 (en) * | 2009-11-12 | 2013-05-28 | Applied Materials, Inc. | Methods of curing non-carbon flowable CVD films |
| US20110147817A1 (en) * | 2009-12-17 | 2011-06-23 | Infineon Technologies Austria Ag | Semiconductor component having an oxide layer |
| SG181670A1 (en) | 2009-12-30 | 2012-07-30 | Applied Materials Inc | Dielectric film growth with radicals produced using flexible nitrogen/hydrogen ratio |
| US20110159213A1 (en) * | 2009-12-30 | 2011-06-30 | Applied Materials, Inc. | Chemical vapor deposition improvements through radical-component modification |
| US8329262B2 (en) * | 2010-01-05 | 2012-12-11 | Applied Materials, Inc. | Dielectric film formation using inert gas excitation |
| CN102754193A (zh) * | 2010-01-06 | 2012-10-24 | 应用材料公司 | 使用氧化物衬垫的可流动电介质 |
| KR101837648B1 (ko) | 2010-01-07 | 2018-04-19 | 어플라이드 머티어리얼스, 인코포레이티드 | 라디칼-컴포넌트 ｃｖｄ를 위한 인시츄 오존 경화 |
| WO2011109148A2 (en) | 2010-03-05 | 2011-09-09 | Applied Materials, Inc. | Conformal layers by radical-component cvd |
| US9285168B2 (en) | 2010-10-05 | 2016-03-15 | Applied Materials, Inc. | Module for ozone cure and post-cure moisture treatment |
| US8664127B2 (en) | 2010-10-15 | 2014-03-04 | Applied Materials, Inc. | Two silicon-containing precursors for gapfill enhancing dielectric liner |
| US10283321B2 (en) | 2011-01-18 | 2019-05-07 | Applied Materials, Inc. | Semiconductor processing system and methods using capacitively coupled plasma |
| US8450191B2 (en) | 2011-01-24 | 2013-05-28 | Applied Materials, Inc. | Polysilicon films by HDP-CVD |
| US8716154B2 (en) | 2011-03-04 | 2014-05-06 | Applied Materials, Inc. | Reduced pattern loading using silicon oxide multi-layers |
| JP5875244B2 (ja) * | 2011-04-06 | 2016-03-02 | キヤノン株式会社 | 電気機械変換装置及びその作製方法 |
| US8445078B2 (en) | 2011-04-20 | 2013-05-21 | Applied Materials, Inc. | Low temperature silicon oxide conversion |
| US8466073B2 (en) | 2011-06-03 | 2013-06-18 | Applied Materials, Inc. | Capping layer for reduced outgassing |
| US9404178B2 (en) | 2011-07-15 | 2016-08-02 | Applied Materials, Inc. | Surface treatment and deposition for reduced outgassing |
| DE112011105633T5 (de) * | 2011-09-21 | 2014-08-28 | Mitsubishi Electric Corp. | Siliziumkarbidhalbleitervorrichtung und Verfahren zu ihrer Herstellung |
| US8617989B2 (en) | 2011-09-26 | 2013-12-31 | Applied Materials, Inc. | Liner property improvement |
| US8551891B2 (en) | 2011-10-04 | 2013-10-08 | Applied Materials, Inc. | Remote plasma burn-in |
| KR101908288B1 (ko) | 2012-05-09 | 2018-10-16 | 삼성전자주식회사 | 반도체 소자 및 이를 제조하는 방법 |
| US8889566B2 (en) | 2012-09-11 | 2014-11-18 | Applied Materials, Inc. | Low cost flowable dielectric films |
| US9018108B2 (en) | 2013-01-25 | 2015-04-28 | Applied Materials, Inc. | Low shrinkage dielectric films |
| US9412581B2 (en) | 2014-07-16 | 2016-08-09 | Applied Materials, Inc. | Low-K dielectric gapfill by flowable deposition |
| US9633838B2 (en) * | 2015-12-28 | 2017-04-25 | L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude | Vapor deposition of silicon-containing films using penta-substituted disilanes |
| US11145739B2 (en) * | 2016-03-04 | 2021-10-12 | Intel Corporation | Field effect transistors with a gated oxide semiconductor source/drain spacer |
| US10727131B2 (en) * | 2017-06-16 | 2020-07-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Source and drain epitaxy re-shaping |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4810673A (en) * | 1986-09-18 | 1989-03-07 | Texas Instruments Incorporated | Oxide deposition method |
| US5225355A (en) * | 1988-02-26 | 1993-07-06 | Fujitsu Limited | Gettering treatment process |
| US5408115A (en) * | 1994-04-04 | 1995-04-18 | Motorola Inc. | Self-aligned, split-gate EEPROM device |
| JP3277434B2 (ja) | 1994-07-28 | 2002-04-22 | ソニー株式会社 | トランジスタの製造方法 |
| US5599726A (en) | 1995-12-04 | 1997-02-04 | Chartered Semiconductor Manufacturing Pte Ltd | Method of making a conductive spacer lightly doped drain (LDD) for hot carrier effect (HCE) control |
| US6136685A (en) | 1997-06-03 | 2000-10-24 | Applied Materials, Inc. | High deposition rate recipe for low dielectric constant films |
| US5937319A (en) | 1997-10-31 | 1999-08-10 | Advanced Micro Devices, Inc. | Method of making a metal oxide semiconductor (MOS) transistor polysilicon gate with a size beyond photolithography limitation by using polysilicidation and selective etching |
| JP2002509361A (ja) | 1997-12-18 | 2002-03-26 | マイクロン テクノロジー， インク． | 半導体製造方法及び電界効果トランジスタ |
| JP2000049348A (ja) | 1998-05-29 | 2000-02-18 | Toshiba Corp | エレベ―テッドソ―ス・ドレイン構造を有する半導体装置及びその製造方法 |
| US6232641B1 (en) | 1998-05-29 | 2001-05-15 | Kabushiki Kaisha Toshiba | Semiconductor apparatus having elevated source and drain structure and manufacturing method therefor |
| JP2001168092A (ja) | 1999-01-08 | 2001-06-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| US6190977B1 (en) | 1999-04-30 | 2001-02-20 | Texas Instruments - Acer Incorporated | Method for forming MOSFET with an elevated source/drain |
| JP2000323474A (ja) | 1999-05-11 | 2000-11-24 | Mitsubishi Heavy Ind Ltd | シリコン酸化膜の形成方法およびシリコン酸化膜形成装置 |
| JP2001250944A (ja) * | 2000-03-07 | 2001-09-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2001257346A (ja) | 2000-03-14 | 2001-09-21 | Hitachi Ltd | 半導体集積回路装置 |
| JP2001274246A (ja) | 2000-03-24 | 2001-10-05 | Toshiba Corp | 半導体装置の製造方法 |
-
2002
- 2002-01-10 JP JP2002003192A patent/JP2003204063A/ja active Pending
-
2003
- 2003-01-08 US US10/337,978 patent/US20030127695A1/en not_active Abandoned
- 2003-01-09 CN CNB031002978A patent/CN1211864C/zh not_active Expired - Fee Related
-
2004
- 2004-08-12 US US10/916,500 patent/US7148158B2/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100483438B1 (ko) * | 2002-12-09 | 2005-04-14 | 삼성전자주식회사 | 불 휘발성 메모리 셀의 제조방법 |
| JP4866609B2 (ja) * | 2003-10-23 | 2012-02-01 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US7173296B2 (en) * | 2003-12-17 | 2007-02-06 | Texas Instruments Incorporated | Reduced hydrogen sidewall spacer oxide |
| JP2007258665A (ja) * | 2006-02-27 | 2007-10-04 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
| KR100852585B1 (ko) | 2006-02-27 | 2008-08-14 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
| US8497191B2 (en) | 2006-02-27 | 2013-07-30 | Fujitsu Semiconductor Limited | Selective epitaxial growth method using halogen containing gate sidewall mask |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1211864C (zh) | 2005-07-20 |
| CN1431715A (zh) | 2003-07-23 |
| US20030127695A1 (en) | 2003-07-10 |
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| US7148158B2 (en) | 2006-12-12 |
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