JP2001168092A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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film
silicon nitride
nitride film
semiconductor device
forming
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Masayuki Tanaka
正幸 田中
Shigehiko Saida
繁彦 齋田
Yoshitaka Tsunashima
祥隆 綱島
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Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 【課題】シリコン酸化膜に対して十分な選択比が取れる
シリコン窒化膜を形成すること。 【解決手段】Ｓｉ原料としてＳｉ2 Ｃｌ6 を用いて、Ｌ
ＰＣＶＤ法により塩素濃度が４×１０20ｃｍ-3以上のシ
リコン窒化膜１０を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、シリコン窒化膜ま
たはシリコン酸化膜を有する半導体装置およびその製造
方法に関する。
【０００２】
【従来の技術】高集積・微細化の潮流に伴い、次世代の
半導体装置においては、今よりも微細かつ高アスペクト
比の接続孔を有する層間絶縁膜（ＳｉＯ2 膜）を形成
し、この層間絶縁膜上に接続孔内において均質でかつ被
覆性が良いシリコン窒化膜を形成することができ、さら
に次工程のシリコン窒化膜の化学的機械的研磨（ＣＭ
Ｐ：Chemical Mechanical Polishing）による研磨工程
で、設計値通りの埋込み形状および平坦性の高い表面を
実現できるプロセス技術が必須である。
【０００３】この種の技術は、例えば図３７に示すよう
な素子構造を形成する場合に用いられる。図３７は、Ｄ
ＲＡＭセルのＭＯＳトランジスタをチャネル長方向と垂
直な方向で切断した断面を示している。
【０００４】図中、６８１はシリコン基板を示してお
り、このシリコン基板６８１の表面にはドレイン拡散層
６８２が形成されている。シリコン基板６８１上には、
ドレイン拡散層６８２に対してのコンタクトホール６８
３およびこれを介してドレイン拡散層６８２に繋がる配
線溝６８４を有する層間絶縁膜（ＳｉＯ2 膜）６８５が
形成されている。
【０００５】コンタクトホール６８３および配線溝６８
４の内部には、タングステンからなる埋込み配線６８６
が形成されている。埋込み配線６８６が埋め込まれてい
るところの、コンタクトホール６８３および配線溝６８
４の側壁には、シリコン窒化膜６８７が形成されてい
る。
【０００６】ここでは、埋込み配線６８６はコンタクト
ホール６８３に関してはその内部全体に形成されている
が、配線溝６８４に関してはその途中の深さまでしか形
成されていない。埋込み配線６８６で埋め込まれていな
い部分はシリコン窒化膜６８８が埋め込まれている。
【０００７】この種のシリコン窒化膜６８８はキャップ
絶縁膜と呼ばれている。キャップ絶縁膜の目的は、その
上に形成される下部キャパシタ電極６８９と埋込み配線
６８６との短絡を防止することにある。
【０００８】キャップ絶縁膜は、層間絶縁膜（ＳｉＯ2
膜）６８５にキャパシタ用のコンタクトホール、すなわ
ち下部キャパシタ電極をｎ+ 型ソース拡散層と接続する
ための接続孔をＲＩＥ（Reactive Ion Etching）で形成
する際にマスクとして使用する。そのために、キャップ
絶縁膜には選択比の取れるシリコン窒化膜６８８が使用
されている。
【０００９】コンタクトホール６８３の底面には、後工
程の熱工程によってドレイン拡散層６８２と埋込み配線
６８６とが反応しないように、Ｔｉ／ＴｉＮ積層膜６９
０がバリアメタル膜として形成されている。
【００１０】配線溝６８４のアスペクト比が１以上の場
合、Ｓｉ原料としてジクロロシラン（ＤＣＳ）を用いた
段差被覆性の良いＣＶＤ法である減圧化学気相成長法
（ＬＰＣＶＤ法）により、シリコン窒化膜（ＤＣＳ-Ｓ
ｉＮ膜）６８８を形成していた。
【００１１】しかしながら、以上述べた形成方法には以
下のような問題がある。
【００１２】ＤＣＳ-ＳｉＮ膜６８８に対する層間絶縁
膜（ＳｉＯ2 膜）６８５のＣＭＰによる研磨速度（層間
絶縁膜６８５の研磨速度／ＤＣＳ-ＳｉＮ膜６８８の研
磨速度）は３０程度で高くない。
【００１３】そのため、配線溝６８４の外部の余剰なＤ
ＣＳ-ＳｉＮ膜６８８をＣＭＰによって除去する工程
で、層間絶縁膜６８５が研磨停止面として機能しなくな
り、ＤＣＳ-ＳｉＮ膜６８８が過剰研磨される。
【００１４】その結果、図３８に示すように、ＤＣＳ-
ＳｉＮ膜６８８の膜厚が設計値よりも薄くなるので、埋
込み配線６８６と下部キャパシタ電極６８９との間のリ
ーク電流が増加したり、耐圧が低下するなどの問題が起
こる。
【００１５】また、キャパシタのコンタクトホールをエ
ッチングにより開口する際には、ＤＣＳ-ＳｉＮ膜６８
８はマスクとして使用されるが、上述したような過剰研
磨が生じると、最悪の場合には、図３９に示すように、
埋込み配線６８６と下部キャパシタ電極６８９とが短絡
するという問題が起こる。
【００１６】ところで、近年、半導体デバイスの高集積
化および高速化に対する要求が高まりつつある。これら
の要求を実現するために、素子間および素子寸法の縮小
化、微細化が進められる一方、埋込み配線の低抵抗化お
よび寄生容量の低減などが検討されている。
【００１７】例えばＤＲＡＭでは、高集積化の進展が顕
著であり、そのために、コンタクトホールを形成するた
めには、アスペクト比の大きい、狭い段差形状を形成す
る必要がある。
【００１８】このために例えばＤＲＡＭでは、コンタク
トホールの形成時の、層間絶縁膜（ＴＥＯＳ酸化膜等）
のＲＩＥに対するエッチングストッパー膜として選択比
の高いシリコン窒化膜（ＳｉＮ膜）が使われるようにな
ってきている。
【００１９】この種のエッチングストッパー膜（ＲＩＥ
ストッパー膜）として使われるＳｉＮ膜は、ＲＩＥの選
択比がシリコン酸化膜、例えばＢＰＳＧ膜やＴＥＯＳ膜
に対して充分高いことが必要である。更に、素子の高集
積・微細化に伴い、よりアスペクトの厳しい狭い段差形
状を均質かつ均一に被覆する必要がある。
【００２０】これらの要求を満足するために、従来よ
り、コンタクトホール形成時のＲＩＥストッパー膜とし
ては、原料にジクロロシラン（ＤＣＳ）とアンモニアを
用い、７８０℃程度でＬＰＣＶＤ法で形成された比較的
緻密なＳｉＮ膜が用いられてきた。
【００２１】この方法により形成したＳｉＮ膜は、ＴＥ
ＯＳ膜をＲＩＥする際のＴＥＯＳ膜のＳｉＮ膜に対する
ＲＩＥ選択比が７程度と高く、また、そのＳｉＮ膜の誘
電率は７．５程度であった。
【００２２】しかしながら、この７．５という誘電率は
比較的大きい。特に最近では素子寸法の縮小に伴いこの
ＲＩＥストッパー膜の容量が素子全体の配線間容量また
はＲＣ遅延時間を左右するほどになっており、０．１８
ミクロン世代以降のＤＲＡＭではこのＲＩＥストッパー
膜の容量が素子の動作速度の遅延としてあらわれてき
た。
【００２３】また、このようなＲＩＥストッパー膜とし
てのＳｉＮ膜の使用はビット線容量の増大につながり、
これを補うために大きな容量のキャパシターを作る必要
があり、素子特性上不利になっていた。
【００２４】更に、製造プロセスの点から、ＲＩＥスト
ッパー膜としてＳｉＮ膜を使用した場合、ＢＰＳＧ膜、
ＴＥＯＳ膜等の酸化膜に開口をエッチングにより形成し
た後に、ＲＩＥのガス条件をＳｉＮ膜をエッチングでき
る条件に切り替えて行うことが必要である。
【００２５】しかし、この場合、開口部のアスペクト比
が大きく、開口径が小さいために、開口部底面のＳｉＮ
膜に対するＲＩＥ時の面内均一性が充分に取れないこ
と、ＳｉＮ膜の残さが底部に残りやすいこと、そしてシ
リコン基板を直接ＲＩＥにさらすために基板ダメージが
懸念され、充分な過剰エッチングができず、ＳｉＮ膜が
残りコンタクト不良が起きてしまう懸念があること、な
どの問題があった。
【００２６】更に、次工程では、コンタクト部分の自然
酸化膜を除去するための希弗酸処理を行うが、７８０℃
でジクロルシラン（ＤＣＳ）を原料として成膜したＤＣ
Ｓ-ＳｉＮ膜は希弗酸（１／２００）によるエッチング
レートが０．２（ｎｍ／ｍｉｎ）程度で、自然酸化膜の
１（ｎｍ／ｍｉｎ）程度のエッチングレートよりも遅
く、上記の自然酸化膜が希弗酸工程では除去できないと
いう問題があった。
【００２７】一方、ロジックデバイスにおいては高速の
処理速度が必要であるために、いわゆるＲＣ遅延時間を
低減すること、つまり配線間の容量および配線抵抗を低
減することが必要になっている。配線の抵抗を下げるた
めに、金属配線として銅（Ｃｕ）配線を使用することが
検討されている。Ｃｕ配線を使用するためにはＣｕ配線
の酸化およびＣｕ配線中のＣｕの拡散を防止するバリア
層が必要になる。このバリア層の一つとして現在ＳｉＮ
膜が検討されている。
【００２８】図４０にＣｕ配線上にＳｉＮ膜をバリア層
として成膜した構造の一例を示した。図中、７０１はＴ
ＥＯＳ酸化膜、７０２はＴａＮ膜、７０３はＣｕ配線、
７０４はＳｉＮ膜を示している。ここで、Ｃｕ配線技術
を用いる場合でも、配線間のＲＣ成分低減のため配線間
が狭ピッチの部分には一部にＡｌ配線が用いられてい
る。そのため、後工程で成膜されるＳｉＮ膜７０４は、
Ａｌのリフロー温度である４５０℃を超えない温度での
成膜が必要になる。また、配線形成時には既に形成済み
の層間絶縁膜には誘電率低減のため（ｆ）ＳＧ（弗素添
加シリケートガラス）などの低誘電膜（通常ｌｏｗ−ｋ
膜と称する）が用いられているが、これらの膜は４００
℃以下の低温で形成されているために、４５０℃以上で
はクラックが発生してしまうことがある。これらのこと
から、ＳｉＮ膜７０４の成膜は４５０℃以下の低温で行
う必要が有り、通常は低温での成膜が容易なプラズマＣ
ＶＤによって行っている。
【００２９】半導体装置では、素子の微細化に伴い、Ｓ
ＴＩ構造おける素子分離溝やゲート電極間の凹部等のア
スペクト比が大きくなってきている。このようなアスペ
クト比の増大に伴い、いわゆる“す”を作らずに、凹部
内にシリコン酸化膜等の絶縁膜を埋め込むことがしだい
に難しくなってきている。
【００３０】そのため、ＨＤＰ（High-Density Plasm
a）−ＣＶＤ法やＴＥＯＳ−Ｏ3系のＣＶＤ法等の使用が
試みられている。しかしながら、前者の方法では、下地
へのプラズマダメージの問題、膜質が不均一になる問
題、スループットが低いという問題等がある。また、後
者の方法では、成膜後に膜質を改善するために高温処理
が必要になるといった問題がある。
【００３１】
【発明が解決しようとする課題】上述の如く、配線溝を
埋め込むためのシリコン窒化膜の成膜方法として、Ｓｉ
原料としてジクロロシランを用いたＬＰＣＶＤ法が提案
されている。
【００３２】しかしながら、この方法で形成されたシリ
コン窒化膜（ＤＣＳ-ＳｉＮ膜）に対する層間絶縁膜
（ＳｉＯ2 膜）のＣＭＰによる研磨速度が３０程度であ
るため、配線溝外部の余剰なＤＣＳ-ＳｉＮ膜をＣＭＰ
によって除去する工程で、ＤＣＳ-ＳｉＮ膜が過剰研磨
され、その結果として埋込み配線と下部キャパシタ電極
との間のリーク電流が増加するなどの問題があった。
【００３３】本発明の第１の目的は、上記事情を考慮し
てなされたもので、被覆率としては従来と変わることな
く、かつシリコン酸化膜との間で選択比の取れるシリコ
ン窒化膜を有する半導体装置およびその製造方法を提供
することにある。
【００３４】また、上述の如く、ＲＩＥストッパ膜とし
てのＤＣＳ−ＳｉＮ膜は、被覆率、エッチング選択比の
点では良かったが、自然酸化膜除去の希弗酸工程におい
て完全に除去できる程度に希弗酸に対するエッチングレ
ートが大きくなく、また配線間容量の低減の観点からは
誘電率が比較的大きくという問題があった。
【００３５】本発明の第２の目的は、上記事情を考慮し
てなされたものであり、被覆率およびエッチング選択比
として従来と変わることなく、誘電率が低く、かつ希弗
酸に対するエッチングレートが大きい、シリコン酸化膜
のエッチング時に用いるエッチングストッパ膜として用
いられるシリコン窒化膜を有する半導体装置およびその
製造方法を提供することにある。
【００３６】また、Ｃｕ配線のバリア膜としての、プラ
ズマＣＶＤによりシラン（ＳｉＨ4）とアンモニア（Ｎ
Ｈ3 ）を原料として成膜したＳｉＮ膜（プラズマＳｉＮ
膜）は、誘電率が７程度と比較的大きい。また、３７０
℃で成膜したプラズマＳｉＮ膜、Ｃｕ電極を用い、１０
０℃、１（ＭＶ／ｃｍ）での高温バイアス試験を実施し
たところ、絶縁耐圧維持に必要な、Ｃｕに対するＳｉＮ
拡散・酸化バリア層の厚さは１００ｎｍ程度であること
が分かった。しかしながら、配線部分にこのように誘電
率の大きなＳｉＮ膜を１００ｎｍの厚みで使用すると、
配線間容量が著しく増大し、素子特性を損なってしま
う。
【００３７】本発明の第３の目的は、上記事情を考慮し
てなされたものであり、誘電率が低く、かつＣｕのバリ
ア膜として用いられるシリコン窒化膜を有する半導体装
置およびその製造方法を提供することにある。
【００３８】また、上述のように、素子の微細化に伴
い、高アスペクト比を有する凹部に埋め込み特性や膜特
性に優れたシリコン酸化膜を形成することが困難になっ
てきている。
【００３９】本発明の第４の目的は、埋め込み特性や膜
特性に優れたシリコン酸化膜を高アスペクト比を有する
凹部に形成することが可能な半導体装置およびその製造
方法を提供することにある。
【００４０】
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明に係る半導体装置は、塩素濃度が４×
１０20ｃｍ-3以上であるシリコン窒化膜を有することを
特徴とする。
【００４１】本発明に係る半導体装置の製造方法は、Ｓ
ｉ原料としてＳｉ−Ｓｉ結合およびＳｉ−Ｃｌ結合を含
む化合物を用いたＬＰＣＶＤ法により、塩素濃度が４×
１０ 20ｃｍ-3以上のシリコン窒化膜を形成することを特
徴とする。
【００４２】また、本発明に係る他の半導体装置の製造
方法は、表面に拡散層が形成された半導体基板上に、配
線溝およびその下に前記拡散層に対してのコンタクトホ
ールを有する絶縁膜を形成する工程と、前記拡散層の表
面にバリアメタル膜を形成する工程と、前記コンタクト
ホールの内部を充填するとともに、前記配線溝の途中の
深さまで充填する、前記拡散層と電気的に接続する埋込
み配線を形成する工程と、前記配線溝の内部を充填する
ように前記配線溝を含む領域上に、上記半導体装置の製
造方法によりシリコン窒化膜を形成する工程と、前記配
線溝の外部の前記シリコン窒化膜を除去する工程とを含
むこと特徴とする。
【００４３】本発明のより具体的な構成は以下の通りで
ある。
【００４４】（１）シリコン窒化膜はシリコン過剰であ
る。
【００４５】（２）窒素／シリコンの比が１．３３より
小さいシリコン過剰である。
【００４６】（３）シリコン窒化膜は溝の内部に形成さ
れている。この溝のアスペクト比は、１以上の高アスペ
クト比である。
【００４７】（４）Ｓｉ原料としてＳｉ−Ｓｉ結合およ
びＳｉ−Ｃｌ結合を含む化合物を用いたＬＰＣＶＤ法に
より、塩素濃度が４×１０20ｃｍ-3以上のシリコン窒化
膜を形成する。
【００４８】具体的には、Ｓｉ原料として、Ｓｉn Ｃｌ
2n+2（ｎは２以上の自然数）、またはＳｉn Ｃｌ2n-2-x
Ｈx （ｎは２以上の自然数、ｘは２ｎ＋２以下の自然
数）なる化合物を用いる。より具体的には、Ｓｉ2 Ｃｌ
6 を用いる。また、窒素原料としてはＮＨ3 を用いる。
【００４９】（５）シリコン窒化膜の成膜温度を７００
℃以下に設定することにより、シリコン窒化膜の塩素濃
度を４×１０20ｃｍ-3以上にする。
【００５０】（６）バリアメタル膜としてＴｉ膜とＴｉ
Ｎ膜との積層膜を用い、シリコン窒化膜の成膜温度を７
００℃以下に設定する。また、配線溝のアスペクト比
は、１以上の高アスペクト比である。
【００５１】本発明者らの研究によれば、ＬＰＣＶＤ法
を用いたシリコン窒化膜の成膜方法において、Ｓｉ原料
としてＳｉ2 Ｃｌ6 等のようにＳｉ−Ｓｉ結合およびＳ
ｉ−Ｃｌ結合を含む化合物を用いれば、シリコン酸化膜
との間で研磨やエッチングに関して選択比の取れるシリ
コン窒化膜を実現できることが分かった。また、被覆率
は、被覆性の良い成膜方法であるＬＰＣＶＤ法を用いて
いるので従来と変わない。
【００５２】また、この種のＳｉ原料を用いた場合に
は、７００℃以下の低温の成膜温度でも、シリコン窒化
膜の成膜速度を確保できることが分かった。したがっ
て、バリアメタル膜として、Ｔｉ／ＴｉＮ膜を使用する
ことができるようになる。また、このようなＳｉ原料、
成膜温度でもって形成したシリコン窒化膜の塩素濃度は
４×１０20ｃｍ-3以上であった。
【００５３】また、成膜温度を６００℃以下にすれば、
シリコン過剰のシリコン窒化膜を形成できる。この種の
シリコン窒化膜は密度が低く、シリコン酸化膜に対して
より研磨速度が速くなる。
【００５４】上記第２および第３の目的を達成するため
に、本発明に係る半導体装置は、エッチングストッパ膜
またはバリア膜として、塩素濃度が１×１０21ｃｍ-3以
上であるシリコン窒化膜を用いたことを特徴とする。
【００５５】ＬＰＣＶＤ法を用いたシリコン窒化膜の成
膜方法において、Ｓｉ原料としてＳｉ2 Ｃｌ6 等のよう
にＳｉ−Ｓｉ結合およびＳｉ−Ｃｌ結合を含む化合物を
用いれば、シリコン酸化膜との間でエッチングに関して
選択比の取れるシリコン窒化膜を実現できることが分か
った。
【００５６】このようなＳｉ原料を用いて形成したシリ
コン窒化膜の塩素濃度は１×１０21ｃｍ-3以上であっ
た。また、被覆率は、被覆性の良い成膜方法であるＬＰ
ＣＶＤ法を用いているので従来と変わない。さらに、こ
の種のＳｉ原料を用いた場合、シリコン窒化膜の誘電率
を小さくでき、シリコン窒化膜の希弗酸に対するエッチ
ングレートを大きくでき、そしてＣｕに対するバリア性
を高くできることが分かった。この点については、さら
に実施形態の項で詳述する。
【００５７】上記第４の目的を達成するために、本発明
に係る半導体装置の製造方法は、半導体基板の主表面側
の下地領域に形成された凹部内全体にシリコン窒化膜を
形成する工程と、前記シリコン窒化膜を酸化して該シリ
コン窒化膜をシリコン酸化膜に変換することにより、前
記凹部内全体に絶縁領域を形成する工程と、を有するこ
とを特徴とする。
【００５８】本発明に係る半導体装置の製造方法は、半
導体基板の主表面側の下地領域に形成された凹部内にシ
リコン窒化膜を形成する工程と、前記シリコン窒化膜を
酸化して該シリコン窒化膜をシリコン酸化膜に変換する
工程とを、成膜方向に向かって複数回繰り返すことによ
り、前記凹部内全体に絶縁領域を形成することを特徴と
する。
【００５９】上記製造方法の好ましい態様は、以下の通
りである。
【００６０】（１）前記シリコン窒化膜はリンおよびボ
ロンの少なくとも一方を含有しており、該シリコン窒化
膜を酸化してリンおよびボロンの少なくとも一方を含有
した前記シリコン酸化膜を形成する。
【００６１】（２）前記シリコン酸化膜は、１×１０19
ｃｍ-3以上の塩素を含有している。
【００６２】（３）前記シリコン窒化膜は、９×１０20
ｃｍ-3以上の塩素を含有している。該シリコン窒化膜の
密度は２．４ｇ／ｃｍ3以下、該シリコン窒化膜の比誘
電率は７．３以下であることが好ましい。
【００６３】（４）前記シリコン窒化膜は、ＬＰＣＶＤ
法によって形成され、減圧化学気相成長に用いる原料ガ
スには、Ｓｉ−Ｓｉ結合およびＳｉ−Ｃｌ結合を持つ化
合物が含まれている。
【００６４】（５）前記化合物は、化学式がＳｉnＣｌ
2n+2またはＳｉnＣｌ2n+2-xＨx（ｎは２以上の整数、ｘ
は２ｎ＋２より小さい正数）である。代表的には、ヘキ
サクロロジシランがあげられる。
【００６５】（６）前記シリコン窒化膜は、４５０℃よ
りも低い温度で形成される。
【００６６】本発明に係る半導体装置は、半導体基板の
主表面側に形成された凹部を有する下地領域と、前記下
地領域の凹部内全体に埋め込まれた塩素を含有するシリ
コン酸化膜とを有することを特徴とする。
【００６７】本発明によれば、シリコン窒化膜、特に塩
素を含有するシリコン窒化膜を酸化してシリコン酸化膜
に変換することにより、凹部内に均一且つ均質にシリコ
ン酸化膜を埋め込むことが可能となる。また、シリコン
窒化膜に“す”が存在していたとしても、シリコン窒化
膜をシリコン酸化膜に変換する際に体積膨張を伴うの
で、“す”のないシリコン酸化膜を得ることが可能とな
る。
【００６８】また、シリコン酸化膜中に塩素を含有させ
ることにより、他の膜との界面に存在するダングリング
ボンドを終端させることができ、リーク電流の低減等を
はかることができる。
【００６９】また、塩素を含有するシリコン酸化膜中
に、さらにリンおよびボロンの少なくとも一方を含有さ
せることにより、不純物のゲッタリング、エッチング時
の選択性の向上、といった効果をさらに得ることができ
る。
【００７０】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。
【００７１】（第１の実施形態）図１および図２は、本
発明の第１の実施形態に係る半導体装置の製造方法を示
す工程断面図である。これらの図は、ＤＲＡＭセルのＭ
ＯＳトランジスタをチャネル長方向と垂直な方向で切断
した断面を示している。
【００７２】まず、図１（ａ）に示すように、周知の方
法により、シリコン基板１０１にｎ型ドレイン拡散層１
０２等を形成してＭＯＳトランジスタを完成させ、続い
て層間絶縁膜（ＳｉＯ2 膜）１０３を全面に形成する。
【００７３】次に図１（ｂ）に示すように、層間絶縁膜
１０３にｎ型ドレイン拡散層１０２に対してのコンタク
トホール１０４およびこのコンタクトホール１０４を介
してｎ型ドレイン拡散層１０２に繋がる配線溝５を形成
し、続いてシリコン窒化膜１０６を全面に形成する。
【００７４】次に図１（ｃ）に示すように、コンタクト
ホール１０４および配線層１０５の側壁以外のシリコン
窒化膜１０６をＲＩＥによって除去し、続いてイオン注
入によりコンタクトホール１０４の底面の基板表面にＴ
ｉ層１０７を形成した後、ＣＶＤ法によりＴｉＮ膜１０
８を全面に形成する。
【００７５】次に図２（ｄ）に示すように、タングステ
ン（Ｗ）の選択成長により、コンタクトホール１０４の
底面から配線溝１０５の途中の深さまでの部分を充填す
るＷ埋込み配線１０９を形成する。配線溝１０５のうち
Ｗ埋め込み配線１０９で埋め込まれていない部分（以
下、単に溝という）の深さは１５０ｎｍ、幅は１５０ｎ
ｍであり、したがって溝のアスペクト比は１である。
【００７６】このような構造は、全面にＷ埋込み配線１
０９としてのタングステン膜を全面に形成し、次いでコ
ンタクトホール１０４および配線溝１０５の外部の余剰
なタングステン膜をＣＭＰで除去し、次いで層間絶縁膜
（ＳｉＯ2 膜）を全面に形成し、そして配線溝１０５上
に配線溝を形成することによっても得ることができる。
【００７７】コンタクトホール１０４の底面に形成され
たＴｉ層１０７およびＴｉＮ膜１０８は、後工程の熱工
程によってドレイン拡散層１０２とＷ埋込み配線１０９
との反応を防ぐためのバリアメタル膜として働く。
【００７８】Ｔｉ層１０７およびＴｉＮ膜１０８は、耐
熱性の問題から７００℃以上の高温で長時間の熱処理が
施されると、その機能を保つことができない。そのた
め、シリコン窒化膜１０６の成膜条件を７００℃未満の
成膜温度にすることが必要である。
【００７９】シリコン窒化膜１０６はＬＰＣＶＤ法を用
いて形成する。その理由は、プラズマを用いたＣＶＤ法
は被覆率が悪いために、配線溝１０５のアスペクト比が
１以上になると、図４１に示すように、配線溝１０５の
中央に隙間が残り、絶縁性を確保できなくなるからであ
る。他の理由は、プラズマを用いたＣＶＤ法で形成した
シリコン窒化膜は、シリコンのＲＩＥ条件においてエッ
チング耐性が無く、マスクとしての機能を果たさないか
らである。
【００８０】なお、ＬＰＣＶＤ法の場合でも、原料ガス
としてシランとアンモニアとの混合ガスを用いた場合に
は被覆性が悪く、しかもウェハ面内での均一性も悪いと
いう問題がある。一方、ジクロロシランもしくはテトラ
クロロシランのように水素が塩素で置換されたＳｉ原料
を用いる場合には被覆性が良く、アスペクト比が２０程
度でも被覆率を１００％にすることができる。しかし、
この種の原料ガスを用いたＬＰＣＶＤ法には、従来技術
で説明した問題がある。
【００８１】次に図２（ｅ）に示すように、ウエットエ
ッチングによりＷ埋込み配線１０９よりも上の部分のＴ
ｉＮ膜１０８を除去した後、Ｓｉ2 Ｃｌ6 （ヘキサクロ
ロジシラン：ＨＣＤ）とＮＨ3 との混合ガスを用いたＬ
ＰＣＶＤ法により、溝の内部を埋め込むようにキャップ
絶縁膜としてのシリコン窒化膜（ＨＣＤ−ＳｉＮ膜）１
１０を全面に形成する。
【００８２】ここで、成膜温度は６５０℃、反応炉内圧
は０．５Ｔｏｒｒ、流量比はＮＨ3／Ｓｉ2 Ｃｌ6 ＝２
０００ｓｃｃｍ／２０ｓｃｃｍである。この成膜条件で
の成膜速度は２．７ｎｍ／ｍｉｎである。
【００８３】最後に、図２（ｆ）に示すように、溝外部
の余剰なＨＣＤ−ＳｉＮ膜１１０をＣＭＰにより除去し
て表面を平坦化した後、周知の方法にしたがって図示し
ない下部キャパシタ電極、キャパシタ絶縁膜および上部
キャパシタ電極を形成して、ＤＲＡＭメモリセルが完成
する。
【００８４】キャパシタ絶縁膜としてはＢａx Ｓｒ1-x
ＴｉＯ3 等の高誘電率の金属酸化物からなる絶縁膜、下
部および上部キャパシタ電極としては酸化されても金属
導電性を示すＳｒＲｕＯ3 等の金属酸化物からなる導電
膜を使用すると良い。また、キャパシタ絶縁膜と上部お
よび下部キャパシタ電極とは、同じ結晶構造、例えばペ
ロブスカイト構造であることが好ましい。
【００８５】また、本工程のＣＭＰでは、スラリーとし
ては小粒径シリカと燐酸２．５ｗｔ％と水からなるもの
を用い、研磨パッド荷重は２００ｇ重とする。
【００８６】ＣＭＰ後のウェハ面内９点平均の膜厚測定
結果より、研磨速度は従来のシリコン窒化膜であるＤＣ
Ｓ−ＳｉＮ膜が約６０ｎｍ／ｍｉｎであるのに対して、
ＨＣＤ−ＳｉＮ膜１０では約９０ｎｍ／ｍｉｎに増加す
る。すなわち、本実施形態によれば、選択比（シリコン
窒化膜の研磨速度／シリコン酸化膜の研磨速度）を従来
の３０から４５に増加させるとができる。
【００８７】このように選択比を大きくとれることか
ら、ＣＭＰによるＨＣＤ−ＳｉＮ膜１１０の研磨は層間
絶縁膜１０３で停止し、層間絶縁膜３が多少除去される
ことはあってもＷ埋込み配線１０９が露出するという過
剰研磨が起こらない。したがって、設計値通りの埋め込
み形状および平坦性の高い加工を実現できるようにな
る。
【００８８】また、本実施形態によれば、従来のＤＣＳ
−ＳｉＮ膜と同等の高い被覆率を得ることができる。そ
の理由は、成膜方法としてＬＰＣＶＤ法を用いているた
め、配線溝１０６の内部を均質に埋め込むことができる
ことと、本実施形態でＳｉ原料として使用しているＳｉ
2 Ｃｌ6 （ジシランの塩素化物）等の塩素化物の反応中
間体は、その吸着確率が完全な水素化物に比べて小さく
なっていることの２つが考えられる。
【００８９】図３に、Ｓｉ原料としてＳｉ2 Ｃｌ6 を用
いたＬＰＣＶＤ法により形成したシリコン窒化膜（ＨＣ
Ｄ−ＳｉＮ膜）中の塩素濃度の成膜温度依存性を示す。
また、図には示していないが、Ｓｉ原料としてジクロロ
シランを用い、成膜温度７００℃でＬＰＣＶＤ法により
形成したシリコン窒化膜（ＤＣＳ−ＳｉＮ膜）中の塩素
濃度は８×１０19であった。塩素濃度は２次イオン質量
分析（ＳＩＭＳ）により求めた値である。
【００９０】本実施形態では、成膜温度が６５０℃の場
合について述べたが、Ｓｉ原料としてＳｉ2 Ｃｌ6 を用
いる場合には、図３から１０００／Ｔ＝１．１程度以上
で塩素濃度が直線的に低下することから、成膜温度を８
００℃以下にすれば、従来のＳｉ原料であるジクロロシ
ランを用いた場合よりも、塩素濃度の高いシリコン窒化
膜１１０を形成することが可能であると考えられる。
【００９１】ただし、本実施形態のように、埋込み配線
部分にシリコン窒化膜１１０を形成する場合には、７０
０℃よりも高い温度ではＴｉ膜１０７、ＴｉＮ膜１０８
の耐熱性が持たないため、７００℃以下で成膜すること
が望ましい。
【００９２】ＨＣＤ−ＳｉＮ膜がＤＣＳ−ＳｉＮ膜に比
べてＣｌ濃度が高い理由としては、次の二つが主な理由
として考えられる。第１の理由は、ＨＣＤ−ＳｉＮ膜の
方がＤＣＳ−ＳｉＮ膜に比べて成膜速度が速いため、同
じ温度で同じ膜厚の条件であれば、短い成膜時間で済
み、その結果として成膜中に膜中から失われるＣｌ量が
少なくて済むからである。ＨＣＤ−ＳｉＮ膜とＤＣＳ−
ＳｉＮ膜とで成膜速度が異なるのは、Ｓｉ−Ｓｉ結合の
解離が成膜に有利に働いているためであると考えられ
る。
【００９３】結合エネルギーから大雑把に議論すると、
Ｓｉ−Ｃｌ結合は４．１６ｅＶとＨＣＤ＋ＮＨ3 系を用
いた場合に考えられる結合種の中で最も高エネルギーで
あるため、仮に成膜時にＤＣＳ−ＳｉＮ膜およびＨＣＤ
−ＳｉＮ膜の表面にそれぞれ同数のＣｌ原子が吸着して
いたとすると、切れにくいＳｉ−Ｃｌ結合は成膜速度の
速いＨＣＤ−ＳｉＮ膜中においてより多く含まれること
になる。
【００９４】第２の理由は、ＨＣＤ−ＳｉＮ膜の方がよ
り低い温度でも成膜できるからである。図３に示したよ
うに、成膜温度が低くなるほどＣｌ濃度が高くなり、ま
た４５０℃未満では成膜速度のより大きな条件（ＮＨ3
／ＨＣＤ＝１０００／５０）でよりＣｌ濃度が高くなっ
ていることが分かる。
【００９５】図４に、Ｃ−Ｖ測定により求めたＨＣＤ−
ＳｉＮ膜の誘電率と成膜温度との関係を示す。なお、図
中、白抜きの□は原料としてアンモニアとＨＣＤを用
い、黒塗りの□はこれらの原料にさらに窒素（Ｎ2 ）を
成膜中に流したデータを示している。
【００９６】図から、ＨＣＤ−ＳｉＮ膜の誘電率は７０
０℃以下の成膜温度において、通常のシリコン窒化（Ｓ
ｉ3 Ｎ4 ）膜の誘電率（＝７．８）よりも低いことが分
かる。例えば、黒四角で示した４５０℃形成のＨＣＤ−
ＳｉＮ膜は、図中に点線で示したＰ−ＣＶＤ−ＳｉＮと
比較して２０−３０％誘電率が低い。黒四角で示した４
５０℃形成のＨＣＤ−ＳｉＮ膜は、５５０℃乃至７００
℃で形成した白丸で示したＨＣＤ−ＳｉＮ膜（アンモニ
ア流量（Ｒ［ＳＣＣＭ］）＝１００、０．５Ｔｏｒｒ、
誘電率＝７．３）と比較して、誘電率が５．４と小さ
い。また、白四角は１．４Ｔｏｒｒ、Ｒ＝１００のＨＣ
Ｄ膜である。また、４５０℃以下の成膜温度において
は、誘電率が６以下と非常に小さい。この値は、プラズ
マ−シリコン窒化膜（ｐ−ＳｉＮ膜）の誘電率（＝７程
度）よりも小さい。誘電率が小さいことから、配線容量
を著しく減少させることが可能となり、いわゆる多層配
線部分に上記のＨＣＤ−ＳｉＮ膜を絶縁膜として使用す
る場合には大きな利点になる。また、６００℃以上と４
５０℃以下とでは異なる試料を用いたが、同じ試料を用
いても同様な結果が得られた。なお、図４は成膜中に窒
素を流していないＨＣＤ−ＳｉＮ膜の結果であるが、窒
素を流した場合でも誘電率には大差は無い。
【００９７】図５に、シリコン窒化膜中の塩素濃度と研
磨速度との関係を示す。図から研速度は塩素濃度に比例
して速くなることが分かる。その理由は、塩素濃度が高
いほど、Ｓｉ−Ｎからなるネットワーク中にイオン半径
の大きな塩素イオンが多数存在することによって、ネッ
トワークがより乱されるからだと考えられる。すなわ
ち、塩素濃度が高いほど密度の小さいシリコン窒化膜が
形成され、その結果としてＣＭＰによる研磨速度が速く
なると考えられる。
【００９８】ここでは、ＣＭＰでシリコン窒化膜を除去
する場合について説明したが、ＲＩＥの場合には以下の
ような結果が得られた。
【００９９】すなわち、図６に示すように、成膜温度７
００℃で形成したＤＣＳ−ＳｉＮ膜に対し、ＨＣＤ−Ｓ
ｉＮ膜の方がいずれの成膜温度でもエッチング速度が遅
いことが分かった。
【０１００】したがって、本実施形態のＨＣＤ−ＳｉＮ
膜１０は、従来のＤＣＳ−ＳｉＮ膜に比べて、下部キャ
パシタ電極をｎ+ 型ソース拡散層２と接続するための接
続孔をＲＩＥで層間絶縁膜３に形成する際に使用するマ
スクとしてより適しているといえる。
【０１０１】なお、図６（ａ）はコンタクトホール開口
のエッチング条件、図６（ｂ）はテーパ加工のエッチン
グ条件での結果をそれぞれ示している。
【０１０２】図７に、ＨＣＤ−ＳｉＮ膜に対するＴＥＯ
Ｓ酸化膜のＲＩＥの選択比（ＴＥＯＳ酸化膜エッチング
速度／ＨＣＤ−ＳｉＮ膜エッチング速度）の成膜温度お
よびアンモニア流量（Ｒ［ＳＣＣＭ］）の依存性を示
す。図には、成膜温度７００℃で形成したＤＣＳ−Ｓｉ
Ｎ膜に対するＴＥＯＳ酸化膜のＲＩＥの選択比も示して
ある。ここで、黒丸はＤＣＳを材料として、０．５Ｔｏ
ｒｒ、アンモニア／ＤＣＳ流量比（以下Ｒと略す）を１
００として、６００℃、６５０℃、７００℃で成膜した
時のエッチング選択比で、いずれも７程度が得られてい
る。これに対し、黒四角、黒三角は、それぞれＨＣＤを
材料とし、１．４Ｔｏｒｒ、アンモニア／ＨＣＤ流量比
（以下Ｒと略す）を５０，２０とした時の選択比で、何
れも４５０℃の低温であるのもかかわらず、選択比６程
度が得られることが判明した。また、図から、ＲＩＥの
場合には、アンモニア流量（Ｒ）や成膜温度に関係な
く、ＤＣＳ−ＳｉＮ膜とほぼ同様の選択比が得られるこ
とが分かる。
【０１０３】図８に、ＨＣＤ−ＳｉＮ膜の成膜速度の成
膜温度依存性を示す。図から、ＨＣＤ−ＳｉＮ膜の場合
には、成膜温度２５０℃でも十分な成膜速度を確保でき
ることが分かる。
【０１０４】したがって、本実施形態のように、成膜温
度６５０℃でシリコン窒化膜１１０を形成すれば、バリ
アメタル膜としてのＴｉＮ膜１０８の機能を失わずに、
シリコン窒化膜１１０の成膜速度を確保できる。
【０１０５】また、本実施形態では、埋込み配線が途中
の深さまで形成された配線溝１０５の内部を埋め込むよ
うにシリコン窒化膜を形成する場合について述べたが、
本発明は次世代の半導体装置で現れる溝、例えば種々の
積層膜構造が途中の深さまで埋め込まれた溝に対しても
有効である。
【０１０６】具体的には、酸窒化膜／ポリシリコン膜／
タングステン膜の積層膜（ポリメタルゲート）によって
途中まで埋め込まれている、シリコン酸化膜に形成され
た溝があげられる。
【０１０７】また、本実施形態では、Ｓｉ原料としてＳ
ｉ2 Ｃｌ6 を用いた場合について説明したが、塩素濃度
の高いシリコン窒化膜を形成する場合には、 Ｓｉ3 Ｃ
ｌ8，Ｓｉ4 Ｃｌ10 などＳｉ−Ｓｉ結合を１つ以上持つ
塩化物、Ｓｉn Ｃｌ2n+2 （ただし、ｎ＝２以上）など
のＳｉ原料を用いても同様の効果が得られる。
【０１０８】（第２の実施形態）第１の実施形態では、
塩素濃度の高いシリコン窒化膜を形成する場合について
説明したが、本実施形態では、塩素濃度が高く、かつシ
リコン過剰なシリコン窒化膜の形成方法について説明す
る。なお、工程断面図は第１の実施形態と変わらないの
で、図１および図２を用いて説明する。
【０１０９】まず、第１の実施形態と同様にして図２
（ｄ）の工程まで行い、続いて図２（ｅ）に示すよう
に、Ｓｉ2 Ｃｌ6 とＮＨ3 との混合ガスを用いたＬＰＣ
ＶＤ法により、配線溝１０６の内部を埋め込むようにシ
リコン窒化膜（ＨＣＤ−ＳｉＮ膜）８を全面に形成す
る。
【０１１０】ここで、成膜温度は６００℃、反応炉内圧
は０．５Ｔｏｒｒ、流量比はＮＨ3／Ｓｉ2 Ｃｌ6 ＝２
０００ｓｃｃｍ／２０ｓｃｃｍである。この成膜条件で
の成膜速度は１．４ｎｍ／ｍｉｎである。
【０１１１】次に図２（ｆ）に示すように、第１の実施
形態と同じ条件で、配線溝外部の余剰なＨＣＤ−ＳｉＮ
膜１１０をＣＭＰにより除去して表面を平坦化する。
【０１１２】ＣＭＰ後の膜厚測定結果より、本実施形態
の方法で形成したＨＣＤ−ＳｉＮ膜１１０の研磨速度
は、従来のＳｉ原料としてジクロロシランを用いた方法
で形成したＤＣＳ−ＳｉＮ膜に比べて、速いことが分か
った。
【０１１３】このように本実施形態によれば、研磨速度
を速くできることから、シリコン酸化膜に対する選択比
を大きく取れ、ＣＭＰによる研磨はシリコン酸化膜で停
止できる。そのため、過剰研磨が抑制され、設計値通り
の埋め込み形状を実現できるとともに、平坦性の高い加
工を行えるようになる。
【０１１４】図９に、本実施形態の方法において成膜温
度を変えて形成した各シリコン窒化膜中のシリコンの結
合状態を、光電子分光測定（ＸＰＳ）による表面分析に
て調べた結果を示す。図から、本実施形態の方法によれ
ば、成膜温度が変わってもＳｉ−Ｎ結合を有するシリコ
ン窒化膜が形成されていることが分かる。
【０１１５】図１０に、本実施形態の方法において成膜
温度を変えて形成した各シリコン窒化膜のＮ／Ｓｉ比を
化学分析にて調べた結果を示す。
【０１１６】図から、成膜温度が７００℃以下であれ
ば、化学量子論比を有するシリコン窒化膜（Ｓｉ3 Ｎ4
膜）よりもシリコン過剰（Ｎ／Ｓｉ≦１．３３）のシリ
コン窒化膜（ＨＣＤ−ＳｉＮ膜）を形成できることが分
かる。また、図から、ＨＣＤ−ＳｉＮ膜はＤＣＳ−シリ
コン窒化膜よりもシリコンリッチであることが分かる。
【０１１７】Ｓｉ−Ｓｉ結合距離は０．２２５ｎｍでＳ
ｉ−Ｎ結合距離０．１５７ｎｍよりも長いため、シリコ
ン過剰なシリコン窒化膜が形成されると、Ｓｉ−Ｎから
なるネットワークが大きく乱されると考えられる。すな
わち、シリコン過剰なシリコン窒化膜ほど密度が小さ
く、ＣＭＰによる研磨速度が速くなる。また、図３で示
したように膜中の塩素濃度も高くなる。
【０１１８】図１１に、本実施形態の方法において成膜
温度を変えて形成したＨＣＤ−ＳｉＮ膜の密度および成
膜温度７００℃で形成したＤＣＳ−ＳｉＮ膜の密度を調
べた結果を示す。
【０１１９】密度は以下のようにして調べた。まず、Ｄ
ＨＦ溶液で溶解するべき領域以外のシリコン窒化膜表面
をＨＦ耐性のあるテープで覆った。次に、一辺が６ｃｍ
の正方形の領域のシリコン窒化膜表面をＤＨＦ溶液で溶
解させた。この後、ＤＨＦ溶液中のシリコンおよび窒素
の重さを求めて密度を求めた。
【０１２０】図中、成膜温度７００℃の黒四角はＤＣＳ
−ＳｉＮであり、他の３点はＨＣＤ−ＳｉＮである。こ
こで、ＤＣＳ−ＳｉＮはアンモニア流量（Ｒ［ＳＣＣ
Ｍ］）＝１０であり、ＨＣＤ−ＳｉＮはＲ＝１００であ
る。
【０１２１】図から、成膜温度が低いほど密度の低いＨ
ＣＤ−ＳｉＮ膜が得られることが分かる。ＨＣＤ−Ｓｉ
Ｎ膜は、ＤＣＳ−ＳｉＮ膜とは異なり、７００℃よりも
低い成膜温度でも成膜レートの低下は顕著では無く、実
用的な成膜時間で成膜することができる。したがって、
成膜温度を低くすることによって、ＤＣＳ−ＳｉＮ膜よ
りも密度の低いＨＣＤ−ＳｉＮ膜を容易に得られる。
【０１２２】また、ＮＨ3 とＳｉ2 Ｃｌ6 の流量比（Ｎ
Ｈ3 ／Ｓｉ2 Ｃｌ6 ）を１０以下に下げることで、成膜
温度７００℃、炉内圧０．５Ｔｏｒｒにおいてもシリコ
ン過剰な膜を形成することが可能である。
【０１２３】ただし、シリコン過剰になると電導性も増
加するため、流量比を小さくしすぎると絶縁性が保てな
くなるので、希望の性能を満足する程度に流量比を設定
する必要がある。
【０１２４】また、原料としてはＳｉ2 Ｃｌ6 のみ述べ
たが、塩素濃度が高く、かつシリコン過剰であるような
シリコン窒化膜を形成するには、Ｓｉ3 Ｃｌ8 ，Ｓｉ4
Ｃｌ 10などＳｉ−Ｓｉ結合を１つ以上持つような塩化
物、Ｓｉn ｎＣｌ2n+2 （ただし、ｎ＝２以上）などの
Ｓｉ原料を用いても同様の効果が得られる。
【０１２５】（第３の実施形態）素子の微細化とともに
ゲート電極の低抵抗化が必要である。そこで、次世代で
は現在のポリメタルゲート構造からメタルゲート電極に
変更することが必要となる。一方、エッチングによる金
属膜の微細加工は困難であることから、メタルゲート電
極の形成にはダマシンゲートプロセス（A. Yagishita,
et.al., IEDM Tech Digest,1998:p.785.）が用いられ、
またメタルゲート電極が埋め込まれる溝の形成に際して
ダミーゲートが必要になる。以下、図１２〜図４を参照
して、本発明の第３の実施形態に係るメタルゲート電極
を用いたＭＯＳトランジスタの製造方法について説明す
る。
【０１２６】まず、図１２（ａ）に示すように、シリコ
ン基板１２１の表面に浅い溝を形成し、続いて全面に熱
酸化膜１２２を形成した後、溝内に素子分離絶縁膜１２
３を埋込み形成することによって、ＳＴＩ（Shallow Tr
ench Isoiation）による素子分離を行う。素子分離絶縁
膜１２３は原料にＴＥＯＳを用いて形成した酸化膜であ
る。
【０１２７】次に図１２（ｂ）に示すように、ＬＰＣＶ
Ｄ法を用いて通常の条件で厚さ１５０ｎｍの多結晶シリ
コン膜１２４を形成する。
【０１２８】次に同図（ｂ）に示すように、本発明の原
料であるＳｉ2 Ｃｌ6 ＋ＮＨ3 系ガスを用い、流量比
（ＮＨ3 ／Ｓｉ2 Ｃｌ6 ）＝１０００／１０、成膜温度
５５０℃、成膜圧力１．４ＴｏｒｒとしてＬＰＣＶＤ法
により、厚さ１５０ｎｍのＨＣＤ−ＳｉＮ膜１２５を多
結晶シリコン膜１２４上に形成する。
【０１２９】ここで、本実施形態のシリコン窒化膜であ
るＨＣＤ−ＳｉＮ膜１２５は５００℃という低い成膜温
度でもって形成するが、従来のシリコン窒化膜であるＤ
ＣＳ−ＳｉＮ膜は、通常、７００−７８０℃程度の高い
成膜温度でもって形成する。
【０１３０】上記成膜条件（流量比、成膜温度,成膜圧
力）では、成膜速度は１．５ｎｍ／ｍｉｎであるので、
成膜時間は１００ｍｉｎとなる。Ｓｉ2 Ｃｌ6 の分圧比
を増加させることで、例えば全圧を増加させたり、もし
くはＮＨ3 流量を減少させることで、成膜速度をさらに
速めることも可能である。
【０１３１】次に図１２（ｃ）に示すように、フォトリ
ソグラフィまたはＥＢ描画を用いてレジストパターン１
２６を形成し、このレジストパターン１２６をマスクに
してＨＣＤ−ＳｉＮ膜１２５および多結晶シリコン膜１
２４をＲＩＥ法にてエッチングして、ＨＣＤ−ＳｉＮ膜
１２５と多結晶シリコン膜１２４との積層膜からなるダ
ミーゲート１２７を形成する。この後、レジストパター
ン１２６を剥離する。
【０１３２】次に図１３（ｄ）に示すように、厚さ６ｎ
ｍ程度の後酸化膜１２８を熱酸化により形成した後、Ｈ
ＣＤ−ＳｉＮ膜１２５をマスクにしてイオン注入を行っ
て、低不純物濃度で浅い拡散層（ＬＤＤ）１２９を形成
する。拡散層１２９の導電型がｎ型の場合には、例えば
Ａｓイオンを加速電圧１ＫｅＶ、ドーズ量３×１０14ｃ
ｍ-2の条件でもって注入する。
【０１３３】次に図１３（ｅ）に示すように、従来の原
料であるジクロロシラン系を用いＬＰＣＶＤ法により、
ゲート側壁ＤＣＳ−ＳｉＮ膜１３０となる厚さ７０ｎｍ
のＤＣＳ−ＳｉＮ膜を全面に形成した後、このＤＣＳ−
ＳｉＮ膜をＲＩＥ法にて全面エッチングすることによっ
てゲート側壁ＤＣＳ−ＳｉＮ膜１３０を形成する。ここ
で、成膜条件は、例えば成膜温度が７００℃、成膜圧力
が０．５Ｔｏｒｒ、流量比（ＮＨ3 ／ＳｉＨ2 Ｃｌ2 ）
が５００／５０である。
【０１３４】次に同図（ｅ）に示すように、ゲート側壁
ＤＣＳ−ＳｉＮ膜１３０およびＨＣＤ−ＳｉＮ膜１２５
をマスクにしてイオン注入を行って、高不純物濃度のソ
ース／ドレイン拡散層１３１を形成する。ソース／ドレ
イン拡散層の導電型がｎ型の場合には、例えばＡｓイオ
ンを加速電圧４５ＫｅＶ、ドーズ量３×１０15ｃｍ-2の
条件でもって注入する。
【０１３５】なお、浅い拡散層１２９、ソース／ドレイ
ン拡散層１３１中の不純物の活性化アニールは注入直後
に毎回行っても良いし、全てのイオン注入が終了した後
に一括して行っても良い。
【０１３６】次に図１３（ｆ）に示すように、原料にＴ
ＥＯＳ系を用いたＬＰＣＶＤ法により厚さ３５０ｎｍ程
度の層間絶縁膜１３２を全面に形成した後、ＣＭＰ法に
より層間絶縁膜１３２を研磨して表面を平坦にする。こ
のとき、ＨＣＤ−ＳｉＮ膜１２５はＣＭＰストッパとし
て働く。
【０１３７】次に図１４（ｇ）に示すように、１６０℃
の熱燐酸溶液を用いてＨＣＤ−ＳｉＮ膜１２５を選択的
に除去し、続いてＣＤＥ法を用いて多結晶シリコン膜１
２４を除去した後、希弗酸溶液を用いてその下の熱酸化
膜１２２を除去する。
【０１３８】ここで、本実施形態の場合には、ダミーゲ
ート１２７を構成するシリコン窒化膜としてＨＣＤ−Ｓ
ｉＮ膜１２５、ゲート側壁絶縁膜としてゲート側壁ＤＣ
Ｓ−ＳｉＮ膜１３０を用いているので、後述するように
成膜温度を制御することによって、ＨＣＤ−ＳｉＮ膜１
２５に対するゲート側壁ＤＣＳ−ＳｉＮ膜１３０のウエ
ットエッチングの選択比を高く取ることができる。
【０１３９】このようにダミーゲート１２７を構成する
シリコン窒化膜に対するゲート側壁絶縁膜のウエットエ
ッチングの選択比が高いことが重要である。何故なら、
両者が同時にエッチングされてしまうと、多結晶シリコ
ン膜１２４をＣＤＥ法により除去する工程で、シリコン
基板１２１にダメージが入ったり、もしくは最悪の場合
にはシリコン基板１２１が研削されてしまうからであ
る。
【０１４０】図１５に、従来技術のみを用いて、ダミー
ゲート１２７およびゲート側壁絶縁膜を形成した場合の
図１４（ｇ）の断面図に相当する断面図を示す。図に示
すように、従来技術のみでは、シリコン基板１２１が研
削されるという問題が起きる。このような問題が起きる
のを防止するために、本実施形態のようにダミーゲート
とゲート側壁絶縁膜との間で、処理に用いられる薬液に
対して選択比が取れるようにすることが必要になる。
【０１４１】ここで、図１６に、本発明によるヘキサク
ロロジシランを用いて形成したシリコン窒化膜（ＨＣＤ
−ＳｉＮ膜）の希弗酸（水：ＨＦ＝２００：１）による
エッチングレートの成膜温度依存性を示す。なお、成膜
温度５５０℃以下において成膜圧力を１．４Ｔｏｒｒと
しているのは、試料であるＨＣＤ−ＳｉＮ膜を形成する
のに要する所要時間を短くするためである。
【０１４２】図より明らかなように、低温で成膜するほ
どエッチングレートが大きくなっていることが分かる。
また、成膜温度７００℃で形成したＤＣＳ−ＳｉＮ膜の
希弗酸（水：ＨＦ＝２００：１）によるエッチングレー
トは０．１９ｎｍ／ｍｉｎである。したがって、成膜温
度６００℃および４５０℃で形成したＨＣＤ−ＳｉＮ膜
の成膜温度７００℃で形成したＤＣＳ−ＳｉＮ膜に対す
る選択比はそれぞれ１．６および１１９、本実施形態で
述べた成膜温度５５０℃の場合では選択比２４を実現で
きる。
【０１４３】また、薬液として熱燐酸を用いた場合、成
膜温度６５０℃で形成したＨＣＤ−ＳｉＮ膜の成膜温度
７００℃で形成したＤＣＳ−ＳｉＮ膜に対する選択比は
３．７であることが分かっている。すなわち、熱燐酸に
対しても希弗酸で見出された傾向（成膜温度とともに薬
液によるエッチングレートが増大する。）が同様に起こ
ると考えられる。
【０１４４】また、図１７に示すように、Ｓｉ原料とし
てＳｉ2 Ｃｌ6 系を用いた場合、シリコン窒化膜の成膜
中に窒素（Ｎ2 ）を流すと、流さない場合に比べてエッ
チングレートが２倍弱大きくなる。
【０１４５】この値は、成膜温度７００℃で形成したＤ
ＣＳ−ＳｉＮ膜に対する選択比にして２４０程度取れる
ことになる。他の成膜温度で形成したＤＣＳ−ＳｉＮ膜
に関しても同様の効果があると考えられ、したがって成
膜温度を制御することでＨＣＤ−ＳｉＮ膜およびＤＣＳ
−ＳｉＮ膜のウエットエッチングレートを操作でき、選
択比を大きく取れると考えられる。
【０１４６】以上より明らかなように、ダミーゲートの
シリコン窒化膜には本発明によるＨＣＤ−ＳｉＮ膜を用
い、ゲート側壁絶縁膜には従来技術によるＤＣＳ−Ｓｉ
Ｎ膜を用いることにより、ウエットエッチングを行う際
の選択比を大きく取ることができる。
【０１４７】このようにしてＣＤＥ工程によって多結晶
シリコン膜１２４の除去工程においてゲート側壁ＤＣＳ
−ＳｉＮ膜１３０の膜減を効果的に抑制でき、ＣＤＥ工
程の際に基板ダメージ等の問題を招かずに済む。また、
多結晶シリコン膜１２４およびＨＣＤ−ＳｉＮ膜１２５
はそれぞれ適切なエッチングで除去できるので、ダミー
ゲート１２７は容易に除去できることになる。
【０１４８】本実施形態では、ダミーゲート１２７とし
て従来と同様に多結晶シリコン膜１２４とＨＣＤ−Ｓｉ
Ｎ膜１２５の積層膜を用いている。多結晶シリコン膜１
２４は、ＨＣＤ−ＳｉＮ膜１２５をエッチング除去する
際に、ゲート側壁ＤＣＳ−ＳｉＮ膜１３０も同時にエッ
チングされてしまうことを確実に抑制するために形成し
ている。
【０１４９】しかしながら、ダミーゲート２７とゲート
側壁ＤＣＳ−ＳｉＮ膜１３０との選択比が確実に十分取
れる場合には必要はなくなる。すなわち、本実施形態の
場合、ＨＣＤ−シリコン窒化膜１２５とゲート側壁ＤＣ
Ｓ−ＳｉＮ膜１３０との間でもともと選択比が取れるの
で、ダミーゲート１２７をＨＣＤ−シリコン窒化膜１２
５のみとした構造も可能である。この場合、多結晶シリ
コン膜１２４の成膜工程、ＣＤＥによる除去工程および
後酸化膜１２８の成膜工程（図１３（ｄ））が不要にな
る。
【０１５０】次に図１４（ｈ）に示すように、ダミーゲ
ート２７を除去して生じた溝内にゲート絶縁膜１３３を
形成する。ゲート絶縁膜１３３としては、例えばＴａ2
Ｏ5や（Ｂａ，Ｓｒ）ＴｉＯ3 などの強誘電体からなる
絶縁膜が考えられる。
【０１５１】ここでは、Ｔａ2 Ｏ5 膜を用いた場合につ
いて具体的に説明する。まず、基板表面に酸素ラジカル
を照射して厚さ０．２−０．３ｎｍ程度のＳｉＯ2 膜
（不図示）を形成し、次にアンモニア、シラン等を用い
て厚さ０．６ｎｍのシリコン窒化膜（不図示）を形成す
る。この後、シリコン窒化膜上にゲート絶縁膜１３３と
しての厚さ１ｎｍ程度のＴａ2 Ｏ5 膜を形成する。
【０１５２】最後に、図１４（ｉ）に示すように、ゲー
ト電極としての厚さ１０ｎｍ程度のＴｉＮ膜１３４と厚
さ２５０ｎｍ程度のＡｌ膜１３５を溝の内部を充填する
ように全面に堆積した後、溝の外部の余剰なゲート絶縁
膜１３３、ＴｉＮ膜１３４およびＡｌ膜１３５をＣＭＰ
で除去して表面を平坦にすることによって、ＭＯＳトラ
ンジスタが完成する。
【０１５３】なお、第１〜第３の実施形態では、いわゆ
るＭ０部分（シリコン基板上からコンタクトを取る部
分）の下部キャパシタ電極とプラグ電極との短絡を防止
するためのシリコン窒化膜の場合について説明したが、
本発明は他の目的のためのシリコン窒化膜にも適用でき
る。
【０１５４】（第４の実施形態）図１８は本発明の第４
の実施形態に係る半導体装置の製造工程を示す工程断面
図である。これらの図は、ＤＲＡＭセルのＭＯＳトラン
ジスタおよびコンタクト開口部をチャネル幅方向と垂直
な方向で切断した断面を示している。
【０１５５】図１８（ａ）では、シリコン基板２０１上
に、図示しないゲート絶縁膜を介して、ポリシリコン膜
２０８、ＷＮ（窒化タングステン）膜２０９、Ｗ（タン
グステン）膜２１０、ＳｉＮ膜２１２が積層され、所望
領域のみをＲＩＥにより選択的に残したゲート電極２０
０をマスクとして、イオン注入により、ｎ- 層形成用に
１５ｋｅＶ、５13ｃｍ-2の条件でＡｓイオンが注入さ
れ、ゲート電極２００の両側にソース領域２０６、ドレ
イン領域２０７がそれぞれ形成されている。
【０１５６】次にＤＣＳを原料とする減圧化学気相成長
（ＬＰＣＶＤ）法によりシリコン基板２０１全面にＳｉ
Ｎ膜を形成し、エッチバックすることにより、ゲート電
極２００の側壁のみにＳｉＮからなるゲート側壁絶縁膜
２１１を形成する。
【０１５７】このようにして、シリコン基板２０１ゲー
ト電極２００およびゲート側壁絶縁膜２１１からなり、
アスペクト比２が程度で、セル部分での最も狭いスペー
スが０．１５ミクロン程度の段差構造を持つ下地が完成
する。
【０１５８】この下地上に、ＬＰＣＶＤ法によりＳｉ2
Ｃｌ6 （ヘキサクロルジシラン、以下ＨＣＤと略記す
る）とアンモニア（ＮＨ3 ）を原料ガス、窒素（Ｎ2 ）
をキャリアガスとして、成膜温度が４５０℃、反応炉内
圧が１．４Ｔｏｒｒ、流量比がアンモニア：ＨＣＤ：窒
素＝１０００ｓｃｃｍ：５０ｓｃｃｍ：５０ｓｃｃｍの
条件により、ＳｉＮ膜２１３を１５ｎｍ形成する（この
ＳｉＮ膜をＨＣＤ−ＳｉＮ膜と称する）。このＨＣＤ−
ＳｉＮ膜は後の層間絶縁膜へのコンタクト開口時にＲＩ
Ｅストッパー膜となる（図１８（ｂ））。
【０１５９】上記の成膜条件でのＨＣＤ−ＳｉＮ膜の成
膜速度は２．６（ｎｍ／ｍｉｎ）であった。ちなみに、
成膜時に窒素は流さなくても成膜可能であった。
【０１６０】また、先に示した図７から、ＲＩＥ選択比
は、ＨＣＤを用いた場合も従来のＤＣＳを用いたＳｉＮ
膜とほぼ同程度であることから、ＨＣＤを用いたＳｉＮ
膜の場合もストッパーとしての膜厚は従来と同じ１５ｎ
ｍで問題ない。
【０１６１】次に層間絶縁膜２２０としてＢＰＳＧ膜を
成膜し、次にＨ2 とＯ2 とを含む雰囲気中で８００℃の
熱処理（２Ｈ2 ＋Ｏ2 →２Ｈ2 Ｏ（水蒸気））を行って
層間絶縁膜２２０を緻密化し、次にＳｉＮ膜２１３をＣ
ＭＰストッパーとして、ＣＭＰにより層間絶縁膜２２０
の表面を３７０ｎｍ程度除去し、層間絶縁膜２２０の表
面を平坦化した。
【０１６２】次に、平坦化が終わった時点でレジスト塗
布、露光、現像を行い、図示しないレジストをマスクに
して、層間絶縁膜２２０（ＢＰＳＧ）をＲＩＥによりエ
ッチングし、コンタクトホール２１４を開口する（図１
８（ｃ））。
【０１６３】この際、ＳｉＮ膜（ＨＣＤ−ＳｉＮ膜）２
１３はＢＰＳＧと比較してエッチングレートが遅いため
ＲＩＥストッパーとして作用し、ＲＩＥが停止する。上
記ＲＩＥストッパーであるＨＣＤ−ＳｉＮ膜は、上記の
セル部分でのコンタクト開口のほか、周辺部分でコンタ
クトを開口する際にもＲＩＥストッパーとして用いるこ
とができる。
【０１６４】次いでガス条件を切り替えてコンタクトホ
ール２１４の底面のＳｉＮ膜２１３をＲＩＥする。しか
し、この際、下地のシリコン基板２０１をエッチングし
ない程度の弱いエッチング条件に押さえる必要が有るた
め、ＳｉＮの膜残りが発生してコンタクトを取れない部
分が生じる。この膜残りは、次工程でコンタクトプラグ
となるポリシリコンの埋め込み成膜の前処理として自然
酸化膜１ｎｍ相当を除去するために行う希弗酸処理で除
去する（図１８（ｄ））。
【０１６５】先に示した図１６から、５５０℃以上（成
膜時圧力：０．５Ｔｏｒｒ）で成膜したＨＣＤ−ＳｉＮ
のエッチングレートは２０（オングストローム／ｍｉ
ｎ）、すなわち、２（ｎｍ／ｍｉｎ）程度と低いが、４
５０℃で成膜したＨＣＮ−ＳｉＮはエッチングレートが
２０（ｎｍ／ｍｉｎ）以上と、自然酸化膜の２０倍以上
とれる。
【０１６６】このため、図１８（ｄ）の工程でのＳｉＮ
エッチング時にＲＩＥのエッチング面内不均一性があっ
ても、希弗酸による前処理で残っていたＳｉＮ膜も同時
に全て除去することが可能になり、ＳｉＮの膜残りによ
るコンタクト不良は回避可能になる。
【０１６７】ちなみに、図１６は成膜中に窒素（Ｎ2 ）
を流していないＨＣＤ−ＳｉＮ膜の結果である。窒素を
流した場合、例えば４５０℃では１／２００希弗酸によ
るエッチングレートは４５ｎｍ／ｍｉｎに増大するの
で、更にエッチングは容易になる。
【０１６８】本発明者らの確認したところでは、ＨＣＤ
−ＳｉＮ膜は４５０℃で２（ｎｍ／ｍｉｎ）の成膜速度
が得られ、７８０℃でのＤＣＳ−ＳｉＮ膜の３（ｎｍ／
ｍｉｎ）よりもやや小さいが十分実用可能であることが
分かった。なお、同時に確認したプラズマＳｉＮ膜は３
７０℃で１００（ｎｍ／ｍｉｎ）と成膜速度はもっとも
速かった。
【０１６９】上記の様にＨＣＤを用いて４５０℃程度の
低温でＳｉＮを形成することにより、低密度で、低誘電
率のＳｉＮを得ることが可能になった。
【０１７０】ここで、誘電率が小さいのは、密度が小さ
い事と密接に関連している。すなわち、誘電率と密度
は、下記のＣｌａｕｓｉｕｓ−Ｍｏｓｓｏｔｔｉの式に
従うと考えられる。
【０１７１】なお、下記のＣｌａｕｓｉｕｓ−Ｍｏｓｓ
ｏｔｔｉの式は、Ａｓｈｃｒｏｆｔ．Ｍｅｒｍｉｎ著の
Ｓｏｌｉｄ Ｓｔａｔｅ Ｐｈｙｓｉｃｓ（Ｓａｕｎｄ
ｅｒｓ Ｃｏｌｌｅｇｅ社（１９７６））のＰ５４２に
よった。
【０１７２】 （ε−１）／（ε＋２）＝｛（Ｎ0 ×α）／（３×ε0 ）｝×（ρ／Ｍ） …Ｃｌａｕｓｉｕｓ−Ｍｏｓｓｏｔｔｉの式 ここで、ρは密度、εは誘電率、Ｍは分子量、αは分極
率である。また、εoは真空誘電率、Ｎ0 はアボガドロ
数であり、何れも定数である。この式から、一般には密
度と誘電率は比例関係にあることがわかる。すなわち、
上記の様に低誘電率のＨＣＤ−ＳｉＮ膜が実用できたの
は、低密度のＨＣＤ−ＳｉＮ膜が実現できたことによる
と考えられる。
【０１７３】一方、前述したようにＨＣＤ−ＳｉＮ膜は
ＲＩＥストッパーとして機能するために必要な膜厚はＤ
ＣＳ−ＳｉＮ膜と同じで、かつ誘電率がそれよりも小さ
いことから、従来のＤＣＳ−ＳｉＮ膜に比べて同一のＲ
ＩＥバリア性を確保した上で、配線間容量を著しく低減
することができる。
【０１７４】また、トランジスタ特性を考えた時、ゲー
ト絶縁膜界面の界面準位が水素シンターによって減少
し、トランジスタの保持時間が増加することが一般的に
知られている。これはシリコンダングリングボンドが水
素によって終端されることによりリーク電流の原因とな
る欠陥が減少するためだといわれている（ターミネーシ
ョン効果）。
【０１７５】ＨＣＤ−ＳｉＮ膜は、従来のＬＰ−ＳｉＮ
膜に比べて膜中水素が１×１０22ｃｍ-3と多く、かつ成
膜温度より高温でその水素を脱ガスするため、より顕著
なターミネーション効果がある。
【０１７６】図１９は、ＨＣＤ−ＳｉＮ膜のＳＩＭＳに
よる深さ方向の元素プロファイルを、１０００℃、３０
分の熱処理前後について示した図である。この図は、表
面からスパッタエッチングを行ってその部分のＳＩＭＳ
による水素、塩素各原子の原子カウント数（ＣＰＳ）を
調べたものであり、横軸に時間（分）、縦軸にカウント
数（ＣＰＳ：１秒あたりのカウント数）を示している。
なお、熱処理前を実線、熱処理後を点線で示した。この
図の横軸の０分乃至９分程度の範囲がＨＣＤ−ＳｉＮ膜
に相当する部分である。
【０１７７】ここに示した様に、水素は、熱処理により
１．５×１０5 ＣＰＳ程度から４×１０2 ＣＰＳ程度に
２桁以上減少していることが確認された。また、塩素
（Ｃｌ）は熱処理前後で有意な変化は見られなかった。
【０１７８】なお、ここで、アニール前のＨ濃度は１×
１０22ｃｍ-3に相当し、アニール後のＨ濃度は１×１０
20ｃｍ-3以下（検出限界以下）に相当する。また、塩素
濃度は１×１０21ｃｍ-3に相当する。このようにＨＣＤ
−ＳｉＮ膜はアニールで大量の水素を脱ガスするので、
効果的にシリコンダングリングボンドをターミネートす
ることが可能と思われることが分かった。
【０１７９】プラズマを用いた化学気相成長（Ｐ−ＣＶ
Ｄ）法もしくはシランとアンモニアを原料とする減圧化
学気相成長（ＬＰＣＶＤ）法で成膜したＳｉＮ膜では上
述したように段差被覆率が悪く、アスペクト比２程度の
溝上に成膜すると、段差部の最上部で厚く、下部および
側壁で薄くなったり、また最上部のエッジ部分でオーバ
ーハングした部分ができたりしてしまうことがある。
【０１８０】このような状態になると、層間絶縁膜形成
時にそのオーバーハング部下部への原料ガスの廻り込み
が困難となり層間絶縁膜（ＢＰＳＧ等）を埋め込むこと
ができなくなってしまう。また上記のＳｉＮ膜では、膜
質が均質でなくエッジ部分でストッパーとしての機能が
充分とれない。
【０１８１】これに対し、ジクロロシラン（ＤＣＳ）も
しくはテトラクロロシランのようにシランの水素が塩素
で置換されたシリコン原料を用いる場合には段差被覆率
が良く、アスペクト比が２０程度でも被覆率が１００％
になる。しかし、この効果はシラン系の元素に限られる
ものではなく、本発明者らが確認したところでは、ジシ
ランの塩素化物であるＨＣＤを用いたＬＰＣＶＤ法によ
っても段差構造を均質に被覆率良く成膜できることが分
かった。
【０１８２】本実施形態においては、ＲＩＥストッパー
としてのＳｉＮ膜にＨＣＤ−ＳｉＮ膜を用いた例につい
てのみ述べた。しかしながら、ＨＣＤ−ＳｉＮ膜の誘電
率削減効果は、ゲート電極上のＳｉＮ膜２１２もしくは
ゲート側壁のＳｉＮ膜２１１にも有効である。すなわ
ち、これらのＳｉＮ膜としてＨＣＤ−ＳｉＮ膜を成膜す
ることにより、低誘電率のＳｉＮ膜が得られるので、配
線間容量を低減させることが可能である。
【０１８３】また、本実施形態では、ゲート電極として
ポリシリコン／ＷＮ／Ｗの積層構造からなるものを例に
挙げたが、これに限ることは無く、メタルのみから形成
されるメタルゲート電極、ポリシリコンのみからなる電
極でもよいことは言うまでも無い。
【０１８４】（第５の実施形態）図２０は本発明の第５
の実施形態に係る半導体装置の製造工程を示す工程断面
図である。これらの図は、半導体装置に用いるＣｕ配線
近傍を配線の長手方向に垂直な方向で切断した断面図で
ある。
【０１８５】ＴＥＯＳ層間酸化膜２０３の配線溝中にバ
リアメタル膜としてＴａＮ（窒化タンタル）膜２０４、
金属配線２０１’としてＣｕが埋め込まれ、ＣＭＰによ
り表面が平坦化された下地（配線層）が形成されている
（図２０（ａ））。
【０１８６】この下地上に、ＬＰＣＶＤ法により、Ｓｉ
2 Ｃｌ6 （ＨＣＤ、ヘキサクロルジシラン）とアンモニ
ア（ＮＨ3 ）を原料ガスとして、成膜温度を４５０℃、
反応炉内圧を１．４Ｔｏｒｒ、流量比をアンモニア：Ｈ
ＣＤ：窒素＝１０００ｓｃｃｍ：５０ｓｃｃｍ：５０ｓ
ｃｃｍとした条件で、ＳｉＮ膜２０５を１０ｎｍ形成し
た（図２０（ｂ））。
【０１８７】このＳｉＮ膜２０５の耐圧を確認するため
に以下の試験を行った。試験用のサンプルは、シリコン
基板上にＳｉＮ膜を所定膜厚形成し、その上にＣｕ膜を
形成した。この、シリコン基板とＣｕ膜に所定の電圧を
印加し、リーク電流の経時変化を測定し、その結果を図
２１に示す。
【０１８８】図２１は、シリコン基板上にＳｉＮ膜とし
て厚さ５０ｎｍのＰ−ＳｉＮ膜、厚さ１０ｎｍのＨＣＤ
−ＳｉＮ膜、厚さ５０ｎｍのＨＣＤ−ＳｉＮ膜の何れか
を用い、１００℃で、１（ＭＶ／ｃｍ）の電圧を印加し
た時のリーク電流（Ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ
（アンペア）の経時変化を横軸に印加時間（Ｓｔｒｅｓ
ｓ ｔｉｍｃ（分）、縦軸にリーク電流をとって示し
た。いわゆるバイアス−温度ストレステスト（ＢＴテス
ト）の測定結果である。
【０１８９】なお、通常Ｃｕの拡散はＣｕ1+イオンによ
るといわれており、バイアスはシリコン基板中にＣｕ1+
が拡散するようにＣｕ電極が高電位となる条件でかけて
いる。図中、縦軸がリーク電流、横軸がストレスをかけ
た時間になっており、より長い時間破壊していない（リ
ーク電流が安定している）膜がバリア性が高いといえ
る。図より明らかなように、ＨＣＤ−ＳｉＮ膜は、膜厚
が５０ｎｍおよび１０ｎｍのいずれの場合にも、プラズ
マＳｉＮ膜よりもＣｕの拡散に対してバリア性があるこ
とが分かる。
【０１９０】なお、ここで破壊とはリーク電流が急激に
変化する点を意味し、２１から厚さ５０ｎｍのＰ−Ｓｉ
Ｎ膜では１３分程度、厚さ１０ｎｍのＨＣＤ−ＳｉＮ膜
では１０００分程度、厚さ５０ｎｍのＨＣＤ−ＳｉＮ膜
では５０００分以上である。
【０１９１】ＨＣＤ−ＳｉＮ膜がプラズマ−ＳｉＮ膜よ
りも薄くてもバリア性が高い理由は膜中Ｃｌ濃度が高い
ためであると考えられる。
【０１９２】図２２に、破壊に要する時間（Ｂｒｅａｋ
Ｔｉｍｅ）を縦軸に、膜中Ｃｌ濃度（Ｃｌ ｃｏｎｃ
ｅｎｔｒａｔｉｏｎ）を横軸にとってプロットした図を
示した。２２から分かるようにＣｌ濃度が高いほど破壊
に至るまでの時間が長くなっている。すなわちＰ−Ｓｉ
Ｎ膜では、塩素（Ｃｌ）含有原料を用いないのでＣｌは
まったく入っておらず破壊に至るまでの時間が非常に短
いのに対し、ＨＣＤ−ＳｉＮ膜では、Ｃｌ濃度は３．４
×１０21ｃｍ-3に達しており、破壊に至る時間は１００
０分を超えていた。
【０１９３】ここで、Ｃｌは電気陰性度が大きく負に帯
電しているため、Ｃｕ1+拡散種がＣｌサイトにトラップ
されることにより、より長い時間破壊されなかったと考
えられる。また、図４に示したように低温成膜したＨＣ
Ｄ−ＳｉＮ膜は誘電率が５．４と小さいことが分かって
いる。つまり、ＨＣＤ−ＳｉＮ膜を用いると、誘電率の
小さな膜をより薄膜で使用しても高い絶縁耐圧を得るこ
とが可能である。このことによる配線間容量の低減は従
来のＤＣＳ−ＳｉＮ膜と比較して約２０％になる。
【０１９４】なお、第４、第５の実施形態に係る発明の
実施は上記に記載の半導体装置ないしはその製造方法に
限ることは無く、広く低誘電率を求められる絶縁膜、高
耐圧を求められる絶縁膜に適用可能である。例えば、Ｉ
ＧＢＴ等のパワー素子に適用することも可能である。
【０１９５】また、上第４、第５の実施形態では、シリ
コン窒化膜の形成原料としてヘキサクロルジシランを用
いた例について説明したが、本発明の実施はこれに限ら
れることは無く、一般にＳｉn Ｃｌ2n+2（ｎは２以上の
整数）、若しくはＳｉn Ｃｌ 2n+2-xＨx （ｎは２以上の
整数、ｘは０以上２ｎ＋１以下の整数）で記載可能なシ
リコン塩化物ガスであれば実施可能である。これらのＣ
ｌ基の多い気体を用いることで塩素の濃度の高いシリコ
ン窒化膜を形成することが出来る。
【０１９６】（第６の実施形態）図２３は、本発明の第
６の実施形態を示した図であり、隣接するゲート電極
（或いはゲート配線）間の凹部にシリコン酸化膜を埋め
込む工程を示した工程断面図である。
【０１９７】図２３（ａ）は、通常の方法によってシリ
コン基板３１０上に形成されたゲート電極およびその周
囲の構成を示している。ゲート電極はポリシリコン膜３
１１、ＷＮ膜３１２およびＷ膜３１３によって形成され
ており、ゲート電極下にゲート絶縁膜３１４が形成され
ている。ゲート電極の上面にはキャップシリコン窒化膜
３１５が形成され、ゲート電極の側面には側壁シリコン
窒化膜３１６が形成されている。これらによって構成さ
れたゲート構造の周囲にはライナーシリコン窒化膜３１
７が形成され、さらにライナーシリコン窒化膜３１７の
側部にはＢＰＳＧ膜３１８が形成されている。また、隣
接するゲート電極間には、ソース／ドレインとなる拡散
層３１９が形成されている。
【０１９８】次に、図２３（ｂ）に示すように、ゲート
電極間に凹部３２０が形成された基板上にシリコン酸化
膜３２１を以下のようにして形成する。
【０１９９】まず、図２３（ａ）に示した構造を形成し
た後、ＬＰＣＶＤ法により、シリコン窒化膜を形成す
る。原料ガスには、ヘキサクロロジシラン（ＨＣＤ、Ｓ
ｉ2Ｃｌ6）およびアンモニア（ＮＨ3）を用いる。な
お、希釈ガスとして、Ｎ2ガス或いは希ガスを用いても
よい。成膜条件は、成膜温度２５０℃、ガス流量比ＮＨ
3／ＨＣＤ＝１０００／１０、反応炉内圧力１．４Torr
とする。これにより、全面に塩素を含有するシリコン窒
化膜（ＳｉＮ：ＨＣｌ組成）が形成される。上述した条
件での成膜速度は０．２６ｎｍ／分であった。
【０２００】図２４は、成膜されたシリコン窒化膜に含
まれる各元素のＳＩＭＳプロファイルを示した図であ
る、酸素（Ｏ）、水素（Ｈ）および塩素（Ｃｌ）につい
ては濃度を、窒素（Ｎ）についてはイオンカウントを示
している。ここでは、ＨＣＤを用いて２５０℃で成膜し
たシリコン窒化膜が酸化されないようにするため、その
上面に４５０℃で成膜したシリコン窒化膜を形成してい
る。２５０℃で成膜したシリコン窒化膜中には、１×１
０22ｃｍ-3程度の塩素が含有されていることがわかる。
【０２０１】次に、成膜したシリコン窒化膜を緩やかな
条件で酸化し、塩素を含有するシリコン酸化膜３２１に
変換する。このときの条件は、例えば、Ｏ2雰囲気、酸
化温度６００℃、酸化時間１０分とする。この膜変換処
理により、膜厚が２０％程度増加する（例えば、２２．
９ｎｍから２７．８ｎｍに膜厚が増加する）。また、屈
折率は、１．５６から１．４３へと減少し、通常のシリ
コン酸化膜とほぼ同等の値を示す。すなわち、緩やかな
条件で酸化を行うことにより、シリコン窒化膜は体積膨
張を伴ってシリコン酸化膜３２１へと変換される。ちな
みに、上述した条件で成膜したシリコン窒化膜は、室温
で大気中に長時間放置することによっても、シリコン酸
化膜へと変化する。
【０２０２】図２５は、膜変換されたシリコン酸化膜に
含まれる各元素のＳＩＭＳプロファイルを示した図であ
る、酸素（Ｏ）、水素（Ｈ）および塩素（Ｃｌ）につい
ては濃度を、窒素（Ｎ）についてはイオンカウントを示
している。シリコン酸化膜中には、塩素が６×１０19ｃ
ｍ-3程度、水素が１×１０21ｃｍ-3程度含有されてい
る。測定条件は、１次イオン種：Ｃｓ+、１次加速電
圧：５ｋＶ、スパッタレート：０．４ｎｍ／秒である。
また、ＮＳｉ４３（原子量１４のＮと原子量２９のＳｉ
からなるセグメントのイオン）のイオンカウントは、６
×１０2（ＣＰＳ）程度であった。なお、ＨＣＤを用い
て６５０℃で成膜した窒素を４×１０22ｃｍ -3含むシリ
コン窒化膜では、上記測定条件においてＮＳｉ４３のイ
オンカウントは５×１０5（ＣＰＳ）であった。
【０２０３】本実施形態によれば、原料ガスにＨＣＤを
用いたＬＰＣＶＤ法により低温で塩素を含有するシリコ
ン窒化膜を形成し、このシリコン窒化膜を酸化してシリ
コン酸化膜に変換することにより、凹部や段差部に均一
かつ均質にシリコン酸化膜を埋め込むことができる。ま
た、仮にシリコン窒化膜に“す”が存在していたとして
も、シリコン窒化膜をシリコン酸化膜に変換する際に体
積膨張を伴うので、“す”のないシリコン酸化膜を得る
ことができる。
【０２０４】なお、上述した例では、シリコン窒化膜の
成膜温度を２５０℃としたが、４５０℃未満であれば、
酸化条件を適切に選ぶことにより、同様の効果が期待で
きる。また、上述した例では、酸化雰囲気をＯ2雰囲気
としたが、オゾン（Ｏ3）雰囲気でもよく、オゾン雰囲
気とすることでより低温でシリコン窒化膜をシリコン酸
化膜に変換可能である。また、水蒸気中での酸化処理、
酸化剤として機能する薬液（例えば、オゾン水や過酸化
水素水等）による酸化処理等によっても、シリコン窒化
膜をシリコン酸化膜に変換可能である。
【０２０５】（第７の実施形態）図２６は、本発明の第
７の実施形態を示した図であり、ＳＴＩ構造おける素子
分離溝にシリコン酸化膜を埋め込む工程を示した工程断
面図である。
【０２０６】図２６（ａ）は、通常の方法によってシリ
コン基板３３０上に素子分離溝３３１を形成したときの
構成を示している。３３２はシリコン酸化膜、３３３は
シリコン窒化膜であり、本例ではさらに薄いシリコン酸
化膜３３４を全面に形成している。
【０２０７】図２６（ｂ）は、素子分離溝３３１が形成
された基板上に塩素を含有するシリコン酸化膜３３５を
形成した状態を示している。このシリコン酸化膜３３５
は、第６の実施形態と同様、原料ガスにＨＣＤを用いた
ＬＰＣＶＤ法により塩素を含有するシリコン窒化膜を形
成し、このシリコン窒化膜を酸化してシリコン酸化膜に
変換することによって得られる。
【０２０８】最後に、図２６（ｃ）に示すように、素子
分離溝３３１の外部のシリコン酸化膜３３５をＣＭＰに
より除去して、ＳＴＩによる素子分離工程が終了する。
【０２０９】本実施形態によっても、第６の実施形態と
同様、素子分離溝内に“す”のないシリコン酸化膜を均
一かつ均質に埋め込むことができる。
【０２１０】（第８の実施形態）図２７は、本発明の第
８の実施形態を示した図であり、凹部を有する下地領域
上にシリコン酸化膜を埋め込む工程を示した工程断面図
である。下地領域としては、第６の実施形態における図
２３（ａ）の構造、或いは第７の実施形態における図２
６（ａ）の構造等があげられる。
【０２１１】第６および第７の実施形態では、原料ガス
にＨＣＤを用いたＬＰＣＶＤ法により塩素を含有するシ
リコン窒化膜を凹部内全体に成膜し、これをシリコン酸
化膜に変換するようにしたが、本実施形態では、シリコ
ン窒化膜の成膜工程とシリコン酸化膜への変換工程とを
複数回繰り返すことにより、最終的に凹部内全体にシリ
コン酸化膜を埋め込むようにしている。
【０２１２】まず、図２７（ａ）に示すように、凹部５
１が形成された下地領域３５１上に塩素を含有するシリ
コン窒化膜３５２を形成する。このシリコン窒化膜３５
２の形成条件等は第６の実施形態と同様である。
【０２１３】続いて、図２７（ｂ）に示すように、シリ
コン窒化膜３５２を酸化して塩素を含有するシリコン酸
化膜３５３に変換する。この変換処理の条件等も第６の
実施形態と同様である。
【０２１４】さらに、図２７（ｃ）および図２７（ｄ）
に示すように、図２７（ａ）および図２７（ｂ）と同様
にして、塩素を含有するシリコン窒化膜３５４を成膜し
た後、このシリコン窒化膜３５４を酸化してシリコン酸
化膜３５５に変換する。
【０２１５】上述したシリコン窒化膜の成膜工程とシリ
コン酸化膜への変換工程とを複数回繰り返すことによ
り、図２７（ｅ）に示すように、最終的に凹部内全体に
塩素を含有するシリコン酸化膜３５６が形成される。
【０２１６】本実施形態によれば、シリコン窒化膜の成
膜工程とシリコン酸化膜への変換工程とを複数回繰り返
すので、各シリコン窒化膜の膜厚を薄くすることができ
る。したがって、凹部が深い場合等、１回の酸化処理で
シリコン窒化膜全体をシリコン酸化膜に変換することが
困難な場合であっても、容易に凹部内全体にシリコン酸
化膜を形成することができる。
【０２１７】なお、以上説明した第６〜第８の実施形態
では、ＬＰＣＶＤ法で塩素を含有するシリコン窒化膜を
形成したが、シリコン窒化膜中にさらにリン（Ｐ）およ
びボロン（Ｂ）の少なくとも一方を含有させるようにし
てもよい。リンを含有させるためには、原料ガスとして
ＨＣＤおよびアンモニアの他にさらにＰＨ3を用い、ボ
ロンを含有させるためには、原料ガスとしてＨＣＤおよ
びアンモニアの他にさらにＢ2Ｈ6を用いるようにする。
【０２１８】リンおよびボロンの少なくとも一方を含有
したシリコン窒化膜を第６の実施形態等と同様にして酸
化処理することにより、塩素の他にリンおよびボロンの
少なくとも一方を含有するシリコン酸化膜（例えば、塩
素を含有するＢＰＳＧ膜）を凹部内に形成することがで
きる。なお、シリコン酸化膜中のリンおよびボロンの含
有量は、それぞれ３−１０ｗｔ％程度にすることが好ま
しい。
【０２１９】このように、シリコン酸化膜中にリンやボ
ロンを含有させることにより、第６〜第８で述べたよう
な効果を得られることは勿論、ＮａやＦｅ等の電気特性
上の劣化を引き起こす不純物のゲッタリング効果を得る
ことができる。また、図２３で示したような構造に用い
た場合には、シリコン酸化膜３２１（この場合、塩素の
他にリンやボロンを含有するシリコン酸化膜）にＲＩＥ
によってコンタクト孔を開ける際に、下層側に形成され
ているシリコン窒化膜に対して高選択比でエッチングを
行うことができ、コンタクト孔を容易に形成することが
できる。
【０２２０】（第９の実施形態）先ず、本発明の動機と
なった背景について説明する。高集積・微細化をさらに
進めて、次世代半導体を実現するためには、種々の技術
的な問題がある。
【０２２１】例えば、適用個所が多岐にわたっているシ
リコン窒素化膜について問題点を示す。ここで、半導体
集積回路で多岐にわたって使用されるシリコン窒化膜の
用途には、電気的絶縁膜、キャパシタもしくはゲート用
絶縁膜、エッチングストッパー、ハードマスク、バリア
膜、パッシベーション膜などがある。
【０２２２】半導体装置にシリコン窒化膜を適用する上
での問題点とは、大きく分けて次の３つが挙げられる。
【０２２３】１． 高集積・微細化が進んだ次世代半導
体装置においては、微細な凹凸を持つ下地上に被覆性良
く成膜する必要がある。通常、被覆率の良い成膜方法と
してはＬＰＣＶＤ法が用いられる。ＬＰＣＶＤ法を用い
た場合のシリコン窒化膜の通常の成膜温度は８０Ｏ℃程
度である。しかしながら、次世代半導体装置において
は、金属配線、バリアメタル膜、シリサイド層、浅い拡
散層の形成など、耐熱性の無いものが数多く使用される
ために、成膜温度８０Ｏ℃程度は高すぎる。
【０２２４】２． エッチングストッパ膜もしくはハー
ドマスクとして使用されるシリコン窒化膜のエッチング
耐性は低いため、必要なエッチング耐性を確保するため
には、シリコン窒化膜の膜厚を厚くする必要がある。膜
厚が厚くなると、シリコン窒化膜の成膜時間が長くかか
り、サーマルバジェットが大きくなる。このようなサー
マルバジェットの下では、拡散層の伸び（再拡散）や不
活性化、金属膜の凝集や腐蝕、シリサイド層の凝集な
ど、耐熱性の無い部分でさまざまな問題が起こり、素子
特性を悪化させる。また、生産性が悪くコストが増大す
るなどの問題がある。
【０２２５】３． シリコン窒化膜の誘電率は７．５と
高い。誘電率の高い絶縁膜を複数箇所において使用する
と、配線間もしくは配線層間の寄生容量が著しく増大し
てしまう。今後、微細化が進むことによるゲート電極間
距離の縮小および配線間距離の狭ピッチ化により、今ま
でと同じ誘電率の絶縁膜を使用すると、寄生容量はさら
に増大することになってしまう。また、寄生容量が大き
いことで、例えば記憶を保持するキャパシタの容量は、
寄生容量の分だけ実効的な容量が減少してしまう。減少
した分の容量を稼ぐためには、キャパシタの容量および
面積を大きくすることが必要になる。これは、チップサ
イズの大型化や、生産コストの増大を招くことになる。
【０２２６】図２８および図２９は、本発明の第９の実
施形態に係る半導体装置の製造方法を示す工程断面図で
ある。これらの図は、ＤＲＡＭセルのＭＯＳトランジス
タをチャネル長方向と垂直な方向で切断した断面を示し
ている。
【０２２７】まず、周知の方法に従って、図２８（ａ）
に示した構造を形成する。図２８（ａ）は、メモリセル
を構成する複数のＭＯＳトランジスタの作製が終了し、
ゲート電極よりも１層上の層にビット線もしくはワード
線としての金属配線を埋込み形成した後の断面図を示し
ている。
【０２２８】図中、４０１はシリコン基板、４０２は多
結晶シリコン膜（ゲート）、４０３は窒化タングステン
膜（ゲート）、４０４はタングステン膜（ゲート）、４
０５はシリコン窒化膜、４０６はシリコン酸化膜（層間
絶縁膜）、４０７はトレンチ、４０８はシリコン窒化
膜、４０９はバリアメタル膜（例えばＴｉ膜／ＴｉＮ
膜）、４１０は金属配線（例えばＷ配線）を示してい
る。
【０２２９】トレンチ４０７の金属配線４１０が埋め込
まれていない部分の最大アスペクト比は、１程度（深さ
１５０ｎｍ程度、幅１５０ｎｍ程度）である。バリアメ
タル膜４０９、金属配線４１０は、金属膜（例えばＴｉ
Ｎ膜）、金属膜（例えばＷ膜）を順次堆積した後、これ
らの金属膜をエッチバックすることで形成する。
【０２３０】次に図２８（ｂ）に示すように、厚さ２０
０ｎｍのキャップ絶縁膜としてのシリコン窒化膜４１１
を、制御性および被覆性に優れた成膜法であるＬＰＣＶ
Ｄ法により形成する。
【０２３１】シリコン窒化膜４１１は均質かつ均一であ
る必要があり、さらにシリコン窒化膜４１１はトレンチ
４０７に隙間を生じることなく形成する必要がある。そ
のため、シリコン窒化膜４１１の成膜には、ＬＰＣＶＤ
法のような被覆性の良い成膜方法が用いられる。
【０２３２】また、バリアメタル膜４０９は耐熱性が無
いため、ジクロロシラン（ＤＣＳ）を原料に用いたシリ
コン窒化膜の成膜方法、すなわちシリコン窒化膜の成膜
に高温および長時間（例えば、７ＯＯ℃、３３０分）を
要する従来の成膜方法では、コンタクト部分のチタンシ
リサイド層が凝集したり、拡散層中の不純物の不活性化
が起きてしまう。
【０２３３】そこで、本実施形態では、７ＯＯ℃以下の
低温成膜が可能なシリコンソース、例えばヘキサクロロ
ジシラン（ＨＣＤ）およびアンモニアを用い、成膜温度
６００℃、反応炉内圧０．５Ｔｏｒｒ、ガス流量比アン
モニア／ＨＣＤ／メチルアミン＝２０００／２Ｏ／２Ｏ
（それぞれ、単位はｓｃｃｍ）の成膜条件で、ＬＰＣＶ
Ｄ法によりシリコン窒化膜４１１を形成する。
【０２３４】本条件でのシリコン窒化膜４１１の成膜速
度は１．３ｎｍ／ｍｉｎ．である。本方法により、シリ
コン窒化膜４１１膜中には、不純物として、水素、塩素
および炭素が含まれる。水素濃度は５×１Ｏ21ｃｍ-3、
塩素濃度は９ｘ１０20ｃｍ-3および炭素濃度は５ｘ１０
21ｃｍ-3である。本発明の効果を十分に得るには、塩素
濃度および炭素濃度は４×１０20ｃｍ-3以上が好まし
い。そのためにはシリコン窒化膜４１１の成膜温度を７
００℃以下に設定すると良い。
【０２３５】本実施形態では、炭素の供給源としてメチ
ルアミンについて述ぺたが、炭化水素化合物やアミン系
炭化物、例えばメタン、エタン、エチレン、アセチレ
ン、ジメチルアミンなどのいずれでも可能である。
【０２３６】次に図２９（ｃ）に示すように、トレンチ
４０７の外部のシリコン窒化膜４１１をＣＭＰにより除
去し、表面を平坦にする。このとき、シリコン酸化膜４
０６をＣＭＰストッパーに用いて平坦化を行う。上記Ｃ
ＭＰは、シリコン窒化膜を研磨する一般的な条件、例え
ば小粒径シリカとりん酸２．５ｗｔ．％と水からなるス
ラリーを用い、研磨パッド荷重は２ＯＯｇ重とする。
【０２３７】ＣＭＰの研磨速度は、成膜温度を低温化す
ることおよびシリコンソースを変えたことによって影響
を受けず、上記研磨条件の場合、従来方法および本実施
形態の方法により形成されたいずれのシリコン窒化膜も
その研磨速度は２Ｏｎｍ／ｍｉｎ．であった。すなわ
ち、本発明の方法によりキャップ絶縁膜としてのシリコ
ン窒化膜を形成しても、平坦化に関しては従来技術と変
わらない研磨加工特性が得られることが確認された。
【０２３８】このように本実施形態の方法によれば、シ
リコン窒化膜を低温で形成することができるので、キャ
ップ絶縁膜の形成工程（シリコン窒化膜４１１の形成工
程）でデバイス特性が劣化するという問題は起こらな
い。
【０２３９】また、本実施形態の方法によれば、シリコ
ン窒化膜の密度を小さくでき、シリコン窒化膜の誘電率
を小さくできることが分かった。
【０２４０】図３０に、メチルアミンを添加していない
シリコン窒化膜、すなわち炭素を導入していないシリコ
ン窒化膜の誘電率の成膜温度依存性の結果を示す。ちな
みに、炭素を導入したシリコン窒化膜の誘電率は、成膜
温度６０Ｏ℃で、６．４であった。図中、白丸はＤＣＳ
−ＳｉＮ膜、黒丸はＨＣＤ−ＳｉＮ膜を示している。
【０２４１】次に図２９（ｄ）に示すように、レジスト
パターン（不図示）を形成し、シリコン窒化膜４１１お
よび上記レジストパターンをマスクに用いて、シリコン
酸化膜４０６をＲＩＥ（Reactive Ion Etcher）により
エッチングし、コンタクトホール４１２を自己整合的に
開口する。
【０２４２】シリコン窒化膜４１１のＲＩＥ（Reactive
Ion Etching）エッチングレートの成膜温度に対する依
存性はほとんど無い。
【０２４３】図３１に、炭素を含まないシリコン窒化膜
のＲＩＥレートの成膜温度依存性を示す。図から、成膜
温度５５０℃まで、成膜温度７Ｏ０℃のＤＣＳ−ＳｉＮ
膜（従来のシリコン窒化膜）と変わらない。成膜温度を
４５０℃にまで下げると、ＲＩＥレートはやや大きくな
る。
【０２４４】図３２に、ＲＩＥレートとシリコン窒化膜
中の炭素濃度との関係を示す。図から、シリコン窒化膜
中に炭素を導入することにより、炭素を導入しないシリ
コン窒化膜に比べて、ＲＩＥレートを２割程度小さくで
きることが分かる。
【０２４５】図２９（ｃ）の工程（ＲＩＥ工程）で、シ
リコン窒化膜４１１のレジストパターンで覆われていな
い露出分（マスクとして機能する部分）は、ＲＩＥのエ
ッチング種（イオン、ラジカル）により、角が落ち、全
体が丸まってしまう。
【０２４６】図３３に、ＲＩＥ工程でシリコン窒化膜４
１１の全体が丸まった様子を示す。図中、点線は、ＣＭ
Ｐ工程終了後かつＲＩＥ工程前のシリコン窒化膜４１１
を示している。
【０２４７】キャップ絶縁膜としてのシリコン窒化膜
は、その真横に形成される電極とその上部に形成される
キャパシタの下部電極とを電気的に絶縁する機能を有す
る必要がある。そのため、キャップ絶縁膜としてのシリ
コン窒化膜は、ＲＩＥ工程の終了後も、ある程度の厚さ
を残していなければならない。
【０２４８】従来の炭素の導入されていないシリコン窒
化膜の削れ量は、上部で１８ｎｍ、角の部分で７０ｎｍ
であったが、本発明の炭素が導入されたシリコン窒化膜
４１１の削れ量は、上部で１４ｎｎ、角部で５４ｎｍで
あった。
【０２４９】すなわち、従来のシリコン窒化膜を用いた
場合、ＲＩＥ工程後にキャップ絶縁膜として使用可能な
程度の膜厚を確保するためには、ＲＩＥ工程前のシリコ
ン窒化膜の膜厚を２００ｎｍにする必要があるが、本発
明のシリコン窒化膜を用いれば、ＲＩＥ工程前の膜厚を
１６０ｎｍまで薄くできる。
【０２５０】以上述べたように本実施形態によれば、従
来よりも低誘電率かつエッチング耐性のあるシリコン窒
化膜を形成することができる。したがって、従来よりも
低誘電率かつ薄膜のシリコン窒化膜を使用できるように
なり、半導体デバイスの層間絶縁膜による寄生容量を低
減できるようになる。
【０２５１】以下、次世代のＤＲＡＭである１Ｇ−ＤＲ
ＡＭの寄生容量の低減について具体的に説明する。
【０２５２】図３４（ａ）は本発明のシリコン窒化膜を
用いたＤＲＡＭの断面図、図３４（ｂ）は従来のシリコ
ン窒化膜を用いたＤＲＡＭの断面図を示している。
【０２５３】なお、実際の半導体デバイスにおいては、
配線同士や、電極と配線が複雑に交差しているため、生
成する電界分布も複雑になっている。そのため、図に
は、寄生容量に寄与する電極配置の一例のみを示してあ
る。また、図２８および図２９と対応する部分には、図
２８および図２９と同一符号を付してある。図中、４１
３はＬＤＤ構造を有するソース／ドレイン拡散層、４１
４および４１５はゲート側壁絶縁膜を示している。
【０２５４】寄生容量は、例えば、ゲート電極４０２−
４０４と金属配線４１０との間に発生する。本発明によ
れば、ゲート電極・金属配線間には、従来よりも誘電率
が低く、かつ膜厚の薄いシリコン窒化膜４１１が形成さ
れているため、寄生容量を十分に低減することが可能に
なる。
【０２５５】図３４（ａ）には、ゲート電極・金属配線
間の距離が大きい例を示した。この場合において、ゲー
ト電極のピッチがより狭くなると、本発明のシリコン窒
化膜の低誘電率化・薄膜化による効果はより顕著にな
る。
【０２５６】寄生容量を小さくできると、キャパシタ面
積を小さくでき、配線間距離およびゲート間距離も小さ
くすることが可能になり、最終的にはチップサイズも小
さくすることができる。また、いわゆるＲＣ遅延抵抗が
小さくなることから、デバイス特性も向上する。
【０２５７】一方、従来の技術では、シリコン窒化膜４
１１を２００ｎｍ形成する。従来のシリコン窒化膜４１
１は、典型的には、成膜温度７８０℃、反応炉内圧６
６．５Ｐａ、ジククロロシラン／アンモニア流量比１５
０ｓｃｃｍ／１５００ｓｃｃｍの条件で形成する。この
場合のシリコン窒化膜４１１成膜速度は３．０ｎｍ／ｍ
ｉｎ．程度である。しかし、シリコン窒化膜４１１を７
８０℃で形成すると、バリアメタル膜４０９の熱耐圧が
持たず、金属配線４１０とシリコン基板４０１と反応し
てしまう。
【０２５８】そもそも、シリコン窒化膜４１１を７８０
℃で形成すると、既に形成したあったＭＯＳトランジス
タがダメージを受け、ＭＯＳトランジスタは使い物にな
らなくなってしまう。
【０２５９】従来の技術でも、成膜温度を７００℃に下
げることは可能である。しかし、成膜温度７００℃での
成膜速度は０．７ｎｍ／ｍｉｎ．であるため、厚さ２０
０ｎｍのキャップシリコン窒化膜を形成するためには５
時間弱かかってしまう。
【０２６０】実際のプロセスでは、温度が均一になるの
に要する時間およびパージに要する時間などが必要であ
り、プロセス全体では９時間程度の成膜時間を要する。
すなわち、７００℃という比較的高温の成膜温度で、キ
ャップシリコン窒化膜の成膜を行っても、生産性が非常
に悪くなる。
【０２６１】このような比較的高温・長時間のサーマル
バジェットの下では、コンタクトホールの底面に形成さ
れたＴｉxＳｉy（チタンシリサイド）層（不図示）が一
部分に凝集してしまうため、コンタクト抵抗が上昇して
しまう。さらに、上記サーマルバジェットの下では、い
ったん活性化した拡散層が再び不活性化したり、あるい
は拡散層が再拡散して拡散層の抵抗が上昇してしまう。
【０２６２】以上述べたように、ジククロロシランを用
いたシリコン窒化膜の形成方法において、成膜温度を下
げると、生産性が非常に悪くなるという問題がある。し
かし、本発明によれば、低温、かつ高速のシリコン窒化
膜の形成方法、すなわち次世代の半導体装置に使用され
るシリコン窒化膜の形成方法を確立することが可能とな
る。
【０２６３】本実施形態では、本発明をキャップシリコ
ン窒化膜に適用した場合について説明したが、ゲート上
部絶縁膜４１４、ゲート側壁絶縁膜４１４，４１５にも
適用できる。
【０２６４】本実施形態では、シリコン窒化膜のＲＩＥ
レートを遅くできる例について説明したが、他のエッチ
ングレートも遅くできる。例えば、シリコン窒化膜の希
フッ酸によるエッチングレートも遅くできる。
【０２６５】図３５に、シリコン窒化膜の炭素濃度とシ
リコン窒化膜の希フッ酸によるエッチングレートとの関
係を示す。本実験で使用した希フッ酸溶液は、４６％フ
ッ酸を、それよりも体積が２００倍ある水で希釈したも
のである。
【０２６６】図から、シリコン窒化膜中に炭素を導入す
ることで、シリコン窒化膜の希フッ酸によるエッチング
レートを小さくできることが分かる。これは、炭素の有
無により、シリコン窒化膜どうしでエッチング選択比が
取れることを意味する。
【０２６７】これを積極的に利用したプロセスとして
は、例えばダマシンメタルゲートプロセスがあげられ
る。すなわち、図３６（ａ）に示すように、ダミーゲー
トとして炭素を含まないシリコン窒化膜５０１を形成
し、ゲート側壁絶縁膜として炭素を含むシリコン窒化膜
５０２を形成した後、図３６（ｂ）に示すように、希フ
ッ酸溶液を用いたウエットエッチングによりシリコン窒
化膜５０２を容易に選択的に除去することができる。な
お、図中、５００はシリコン基板、５０３はゲート絶縁
膜、５０４はＬＤＤ構造を有するソース／ドレイン拡散
層、５０５は層間絶縁膜を示している。
【０２６８】
【発明の効果】以上詳説したように本発明によれば、Ｓ
ｉ原料としてＳｉ−Ｓｉ結合およびＳｉ−Ｃｌ結合を含
む化合物、成膜方法としてＬＰＣＶＤ法を用いること
で、シリコン酸化膜との間で選択比の取れる、塩素濃度
が４×１０20ｃｍ-3以上であるシリコン窒化膜を実現で
きるようになる。
【０２６９】また、塩素濃度が１×１０21ｃｍ-3以上で
あれば、被覆率およびエッチング選択比として従来と変
わることなく、誘電率が低く、かつ希弗酸に対するエッ
チングレートが大きい、シリコン酸化膜のエッチング時
に用いるエッチングストッパ膜として用いられ、さらに
Ｃｕのバリア膜として用いられるシリコン窒化膜を実現
できるようになる。
【０２７０】また、本発明によれば、シリコン窒化膜、
特に塩素を含有するシリコン窒化膜を酸化してシリコン
酸化膜に変換することにより、埋め込み特性や膜特性に
優れたシリコン酸化膜を凹部内に形成することが可能と
なる。また、シリコン酸化膜中に塩素を含有させること
により、他の膜との界面に存在するダングリングボンド
を終端させることができ、リーク電流の低減等をはかる
ことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１および第２の実施形態に係る半導
体装置の製造方法の前半を示す工程断面図
【図２】本発明の第１および第２の実施形態に係る半導
体装置の製造方法の後半を示す工程断面図
【図３】本発明のシリコン窒化膜（ＨＣＤ−ＳｉＮ膜）
の塩素濃度の成膜温度依存性を示す図
【図４】ＨＣＤ−ＳｉＮの誘電率の成膜温度依存性を示
す図
【図５】シリコン窒化膜中の塩素濃度のＣＭＰ速度依存
性を示す特性図
【図６】ＨＣＤ−ＳｉＮ膜のＲＩＥレートの成膜温度依
存性およびＤＣＳ−ＳｉＮ膜の成膜温度７００℃におけ
るＲＩＥレートを示す図
【図７】ＨＣＤ−ＳｉＮ膜に対するＴＥＯＳ酸化膜のＲ
ＩＥの選択比の成膜温度およびアンモニア流量の依存性
を示す図
【図８】ＨＣＤ−ＳｉＮ膜の成膜速度の成膜温度依存性
を示す図
【図９】ＨＣＤ−ＳｉＮ膜のシリコンの結合状態を光電
子分光測定によって調べた結果を示す図
【図１０】第２の実施形態の方法において成膜温度を変
えて形成した各シリコン窒化膜のＮ／Ｓｉ比を化学分析
にて調べた結果を示す図
【図１１】第２の実施形態の方法において成膜温度を変
えて形成したＨＣＤ−ＳｉＮ膜の密度および成膜温度７
００℃で形成したＤＣＳ−ＳｉＮ膜の密度を調べた結果
を示す図
【図１２】本発明の第３の実施形態に係るＭＯＳトラン
ジスタの製造方法の前半を示す工程断面図
【図１３】本発明の第３の実施形態に係るＭＯＳトラン
ジスタの製造方法の中半を示す工程断面図
【図１４】本発明の第３の実施形態に係るＭＯＳトラン
ジスタの製造方法の後半を示す工程断面図
【図１５】従来技術のみを用いて、ダミーゲートおよび
ゲート側壁絶縁膜を形成した場合の図１４（ｇ）の断面
図に相当する断面図
【図１６】ヘキサクロロジシランを用いて形成したシリ
コン窒化膜の希弗酸によるエッチングレートの成膜温度
依存性を示す図
【図１７】Ｓｉ原料がＳｉ2 Ｃｌ6 系のシリコン窒化膜
の成膜中に流す窒素流量とシリコン窒化膜のウエットエ
ッチングレートとの関係を示す図
【図１８】本発明の第４の実施例に係る半導体装置の製
造工程を示す工程断面図
【図１９】ＨＣＤ−ＳｉＮ膜の熱処理前後のＣｌとＨの
ＳＩＭＳプロファイルを示す図
【図２０】本発明の第５の実施例に係る半導体装置の製
造工程を示す工程断面図
【図２１】各種ＳｉＮ膜のリーク電流の経時変化を示す
図
【図２２】ＳｉＮ膜が破壊に至る時間とＳｉＮ膜中のＣ
ｉ濃度との関係を示す図
【図２３】本発明の第６の実施例に係る製造工程を示す
工程断面図
【図２４】本発明に係るシリコン窒化膜に含まれる各元
素のＳＩＭＳプロファイルを示す図
【図２５】本発明に係るシリコン酸化膜に含まれる各元
素のＳＩＭＳプロファイルを示す図
【図２６】本発明の第７の実施例に係る製造工程を示す
工程断面図
【図２７】本発明の第８の実施例に係る製造工程を示す
工程断面図
【図２８】本発明の第９の実施例に係る半導体装置の製
造方法の前半を示す工程断面図
【図２９】本発明の第９の実施例に係る半導体装置の製
造方法の後半を示す工程断面図
【図３０】炭素を導入していないシリコン窒化膜の誘電
率の成膜温度依存性の結果を示す図
【図３１】炭素を含まないシリコン窒化膜のＲＩＥレー
トの成膜温度依存性を示す図
【図３２】ＲＩＥレートとシリコン窒化膜中の炭素濃度
の関係を示す図
【図３３】ＲＩＥ工程でシリコン窒化膜の全体が丸まっ
た様子を示す図
【図３４】本発明および従来のシリコン窒化膜を用いた
ＤＲＡＭの断面図
【図３５】シリコン窒化膜の炭素濃度とシリコン窒化膜
の希フッ酸によるエッチングレートとの関係を示す図
【図３６】第９の実施例の変形例を説明するための図
【図３７】従来のＤＲＡＭセルをＭＯＳトランジスタの
チャネル長方向と垂直な方向で切断した断面を示す断面
図
【図３８】ジクロロシラン等を用いたＬＰＣＶＤ法によ
りシリコン窒化膜を形成する場合の問題点を説明するた
めの断面図
【図３９】ジクロロシラン等を用いたＬＰＣＶＤ法によ
りシリコン窒化膜を形成する場合の他の問題点を説明す
るための断面図
【図４０】従来のＣｕ配線のＣｕ配線部近傍の断面図
【図４１】シリコン窒化膜はＬＰＣＶＤ法を用いて形成
する理由を説明するための図
【符号の説明】
１０１，１２１…シリコン基板 １０２…ｎ型ドレイン拡散層 １０３…層間絶縁膜（ＳｉＯ2 膜） １０４…コンタクトホール １０５…配線溝 １０６…シリコン窒化膜 １０７…Ｔｉ層 １０８，１３４…ＴｉＮ膜 １０９…Ｗ埋込み配線 １１０…シリコン窒化膜（ＨＣＤ−ＳｉＮ膜） １２２…熱酸化膜 １２３…素子分離絶縁膜 １２４…多結晶シリコン膜 １２５…ＨＣＤ―ＳｉＮ膜 １２６…レジストパターン １２７…ダミーゲート １２８…後酸化膜 １２９…拡散層（ＬＤＤ） １３０…ゲート側壁ＤＣＳ−ＳｉＮ膜 １３１…ソース／ドレイン拡散層 １３２…層間絶縁膜 １３３…ゲート絶縁膜 １３５…Ａｌ膜 ２００…ゲート電極 ２０１…シリコン基板 ２０１’…金属配線 ２０３…ＴＥＯＳ層間酸化膜 ２０４…ＴａＮ膜 ２０５…ＳｉＮ膜 ２０６…ソース領域 ２０７…ドレイン領域 ２０８…ポリシリコン膜 ２０９…ＷＮ膜 ２１０…Ｗ膜 ２１１…ゲート側壁絶縁膜 ２１２，２１３…ＳｉＮ膜 ２１４…コンタクトホール ２２０…層間絶縁膜 ３１１…ポリシリコン膜 ３１２…ＷＮ膜 ３１３…Ｗ膜 ３１４…ゲート絶縁膜 ３１５、３１６、３１７，３５０…シリコン窒化膜 ３１８…ＢＰＳＧ膜 ３１９…ソース／ドレイン拡散層 ３２０…凹部 ３３０…シリコン基板 ３３１…素子分離溝 ３３２、３３４…シリコン酸化膜 ３５０…下地領域 ３５１…凹部 ３５２、３５４…塩素を含有するシリコン窒化膜 ３２１，３３５，３５３、３５５、３５６…塩素を含有
するシリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｙ (72)発明者 綱島 祥隆 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F033 HH04 HH11 HH19 HH32 HH33 HH34 JJ18 JJ19 JJ33 KK01 MM01 MM02 MM08 MM12 MM13 NN03 NN06 NN07 PP06 PP07 QQ08 QQ13 QQ19 QQ25 QQ28 QQ31 QQ37 QQ48 QQ49 QQ58 QQ62 QQ74 QQ76 QQ89 QQ92 QQ94 RR04 RR06 RR11 RR12 RR13 RR14 RR15 RR20 SS01 SS02 SS13 TT06 TT07 TT08 VV06 VV16 WW03 WW04 XX01 XX24 5F040 DC01 EC02 EC04 EC07 EC20 ED03 EF02 EH07 EK05 EL02 EL03 EL04 EL06 FA02 FA07 FB02 FB04 FB05 5F058 BA09 BA20 BC08 BC10 BF04 BF24 BF30 BF37 BJ02 5F083 GA03 GA27 JA39 JA40 KA05 MA02 MA20 PR21

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】塩素濃度が４×１０20ｃｍ-3以上であるシ
    リコン窒化膜を有することを特徴とする半導体装置。
  2. 【請求項２】前記シリコン窒化膜はシリコン過剰である
    ことを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】塩素／シリコンの比が１．３３より小さい
    シリコン過剰であることを特徴とする請求項２に記載の
    半導体装置。
  4. 【請求項４】前記シリコン窒化膜は、炭素を含むことを
    特徴とする請求項１に記載の半導体装置。
  5. 【請求項５】前記シリコン窒化膜は、溝の内部に形成さ
    れていることを特徴とする請求項１ないし請求項４のい
    ずれか１項に記載の半導体装置。
  6. 【請求項６】表面に拡散層を有する半導体基板と、前記
    拡散層の表面に形成されたバリアメタル膜と、前記半導
    体基板上に形成され、前記バリアメタル膜に到達する接
    続孔を有する絶縁膜と、前記接続孔の下部側を充填する
    導電膜とをさらに備え、 前記シリコン窒化膜は、前記接続孔の上部側を充填する
    前記導電膜上に形成されたものであることを特徴とする
    請求項１に記載の半導体装置。
  7. 【請求項７】前記シリコン窒化膜の炭素濃度が４×１０
    20ｃｍ-3以上であることを特徴とする請求項４に記載の
    半導体装置。
  8. 【請求項８】前記塩素濃度は、１×１０21ｃｍ-3以上で
    あることを特徴とする請求項１に記載の半導体装置。
  9. 【請求項９】前記シリコン窒化膜がＣｕ配線に隣接して
    密着形成されていることを特徴とする請求項８に記載の
    半導体装置。
  10. 【請求項１０】半導体基板の主表面側に形成された凹部
    を有する下地領域と、前記下地領域の凹部内全体に埋め
    込まれた塩素を含有するシリコン酸化膜とを有すること
    を特徴とする半導体装置。
  11. 【請求項１１】前記シリコン酸化膜には、リンおよびボ
    ロンの少なくとも一方が含有されていることを特徴とす
    る請求項１０に記載の半導体装置。
  12. 【請求項１２】前記シリコン酸化膜は、１×１０19ｃｍ
    -3以上の塩素を含有することを特徴とする請求項１０に
    記載の半導体装置。
  13. 【請求項１３】半導体基板を用意する工程と、 前記半導体基板上に、Ｓｉ原料としてＳｉ−Ｓｉ結合お
    よびＳｉ−Ｃｌ結合を含む化合物を用いた減圧化学気相
    成長法により、シリコン窒化膜を形成する工程とを含む
    ことを特徴とする半導体装置の製造方法。
  14. 【請求項１４】前記シリコン窒化膜を形成する工程は、
    前記半導体基板上にゲート電極を形成した後、前記半導
    体基板、前記ゲート電極の表面を覆うためのシリコン窒
    化膜を形成する工程であり、 前記シリコン窒化膜上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜およびシリコン窒化膜の所望の部分を貫
    通して前記半導体基板表面に至る貫通孔を形成する工程
    とをさらに有することを特徴とする請求項１３に記載の
    半導体装置の製造方法。
  15. 【請求項１５】前記シリコン窒化膜の原料は、Ｓｉn Ｃ
    ｌ2n+2-xＨx （ｎは２以上の整数、ｘは０以上２ｎ＋１
    以下の整数）であることを特徴とするクレーム１３に記
    載の半導体装置の製造方法。
  16. 【請求項１６】前記シリコン窒化膜の成膜温度を７００
    ℃以下に設定することにより、前記シリコン窒化膜の塩
    素濃度を４×１０20ｃｍ-3以上にすることを特徴とする
    クレーム１３に記載の半導体装置の製造方法。
  17. 【請求項１７】表面に拡散層が形成された半導体基板上
    に、配線溝およびその下に前記拡散層に対してのコンタ
    クトホールを有する絶縁膜を形成する工程と、前記拡散
    層の表面にバリアメタル膜を形成する工程と、前記コン
    タクトホールの内部を充填するとともに、前記配線溝の
    途中の深さまで充填する、前記拡散層と電気的に接続す
    る埋込み配線を形成する工程とをさらに有し、 前記シリコン窒化膜を形成する工程は、前記配線溝の内
    部を充填するために前記配線溝を含む領域上にシリコン
    窒化膜を形成する工程であることを特徴とするクレーム
    １３に記載の半導体装置の製造方法。
  18. 【請求項１８】前記バリアメタル膜としてＴｉ膜とＴｉ
    Ｎ膜との積層膜を用い、前記シリコン窒化膜の成膜温度
    を７００℃以下に設定することを特徴とするクレーム１
    ７に記載の半導体装置の製造方法。
  19. 【請求項１９】半導体基板の主表面側の下地領域に形成
    された凹部内全体にシリコン窒化膜を形成する工程と、 前記シリコン窒化膜を酸化して該シリコン窒化膜をシリ
    コン酸化膜に変換することにより、前記凹部内全体に絶
    縁領域を形成する工程とを有することを特徴とする半導
    体装置の製造方法。
  20. 【請求項２０】半導体基板の主表面側の下地領域に形成
    された凹部内にシリコン窒化膜を形成する工程と、前記
    シリコン窒化膜を酸化して該シリコン窒化膜をシリコン
    酸化膜に変換する工程とを、成膜方向に向かって複数回
    繰り返すことにより、前記凹部内全体に絶縁領域を形成
    することを特徴とする半導体装置の製造方法。
  21. 【請求項２１】前記シリコン窒化膜はリンおよびボロン
    の少なくとも一方を含有しており、該シリコン窒化膜を
    酸化してリンおよびボロンの少なくとも一方を含有した
    前記シリコン酸化膜を形成することを特徴とする請求項
    １９または請求項２０に記載の半導体装置の製造方法。
  22. 【請求項２２】前記シリコン酸化膜は、１×１０19ｃｍ
    -3以上の塩素を含有していることを特徴とする請求項１
    ９または請求項２０に記載の半導体装置の製造方法。
  23. 【請求項２３】前記シリコン窒化膜は、９×１０20ｃｍ
    -3以上の塩素を含有していることを特徴とする請求項１
    ９または請求項２０に記載の半導体装置の製造方法。
  24. 【請求項２４】前記シリコン窒化膜は、減圧化学気相成
    長法によって形成され、減圧化学気相成長に用いる原料
    ガスには、Ｓｉ−Ｓｉ結合およびＳｉ−Ｃｌ結合を持つ
    化合物が含まれていることを特徴とする請求項１９また
    は請求項２０に記載の半導体装置の製造方法。
  25. 【請求項２５】前記化合物は、化学式がＳｉnＣｌ2n+2
    またはＳｉnＣｌ2n+2-xＨx（ｎは２以上の整数、ｘは２
    ｎ＋２より小さい正数）であることを特徴とする請求項
    ２４に記載の半導体装置の製造方法。
  26. 【請求項２６】前記シリコン窒化膜は、４５０℃よりも
    低い温度で形成されることを特徴とする請求項１９また
    は請求項２０に記載の半導体装置の製造方法。
  27. 【請求項２７】前記シリコン窒化膜を形成する工程で、
    炭素原料としてＣ−Ｈ結合およびＣ−Ｎ結合の少なくと
    も一方を含む化合物を用いて、前記シリコン窒化膜に炭
    素を含ませることを特徴とするクレーム４に記載の半導
    体装置の製造方法。
  28. 【請求項２８】前記シリコン窒化膜の成膜温度を７００
    ℃以下に設定することにより、前記シリコン窒化膜の塩
    素濃度および炭素濃度を４×１０20ｃｍ-3以上にするこ
    とを特徴とする請求項２７に記載の半導体装置の製造方
    法。
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Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141350A (ja) * 2000-10-31 2002-05-17 Hitachi Ltd 半導体集積回路装置の製造方法
JP2003282566A (ja) * 2002-01-15 2003-10-03 Tokyo Electron Ltd 成膜方法及び成膜装置
JP2004536464A (ja) * 2001-07-20 2004-12-02 アプライド　マテリアルズ　インコーポレイテッド Ｂｐｓｇ堆積のための方法及び装置
WO2004105115A1 (ja) * 2003-05-26 2004-12-02 Tokyo Electron Limited シリコン窒化膜を形成するｃｖｄ方法
JP2005251973A (ja) * 2004-03-04 2005-09-15 Fujitsu Ltd 半導体装置の製造方法と半導体装置
JP2005340814A (ja) * 2004-05-21 2005-12-08 Hynix Semiconductor Inc 半導体素子の形成方法
US6977415B2 (en) 2002-09-12 2005-12-20 Kabushiki Kaisha Toshiba Semiconductor device including a gate insulating film on a recess and source and drain extension regions
JP2006165369A (ja) * 2004-12-09 2006-06-22 Fujitsu Ltd 応力蓄積絶縁膜の製造方法及び半導体装置
US7148158B2 (en) 2002-01-10 2006-12-12 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2008244490A (ja) * 1999-01-08 2008-10-09 Toshiba Corp 半導体装置の製造方法
JP2009135450A (ja) * 2007-10-22 2009-06-18 Applied Materials Inc トレンチ内に誘電層を形成する方法
JP2010087424A (ja) * 2008-10-02 2010-04-15 Spansion Llc 半導体装置及び半導体装置の製造方法
JP2012015344A (ja) * 2010-07-01 2012-01-19 Hitachi Kokusai Electric Inc 半導体装置の製造方法
JP2013501384A (ja) * 2009-08-06 2013-01-10 アプライド マテリアルズ インコーポレイテッド 非炭素流動性ｃｖｄプロセスを使用する酸化ケイ素の形成
US8357430B2 (en) 2004-08-20 2013-01-22 L'air Liquide Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude Method for producing silicon nitride films
JP2013140946A (ja) * 2011-12-09 2013-07-18 Hitachi Kokusai Electric Inc 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム
JP2013182986A (ja) * 2012-03-01 2013-09-12 Elpida Memory Inc 半導体装置及びその製造方法
JP2016500762A (ja) * 2012-11-07 2016-01-14 ユーピー ケミカル カンパニー リミテッド シリコン含有薄膜の製造方法
US9777025B2 (en) 2015-03-30 2017-10-03 L'Air Liquide, Société pour l'Etude et l'Exploitation des Procédés Georges Claude Si-containing film forming precursors and methods of using the same
US9920078B2 (en) 2013-09-27 2018-03-20 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Halogen free synthesis of aminosilanes by catalytic dehydrogenative coupling
JP2019161216A (ja) * 2018-03-12 2019-09-19 キヤノン株式会社 撮像装置およびその製造方法ならびに機器
JP2021061298A (ja) * 2019-10-04 2021-04-15 住友電気工業株式会社 高電子移動度トランジスタの製造方法及び高電子移動度トランジスタ
JP2021111698A (ja) * 2020-01-10 2021-08-02 住友電気工業株式会社 半導体装置及び半導体装置の製造方法

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6774489B2 (en) * 2000-08-29 2004-08-10 Texas Instruments Incorporated Dielectric layer liner for an integrated circuit structure
US6844273B2 (en) * 2001-02-07 2005-01-18 Tokyo Electron Limited Precleaning method of precleaning a silicon nitride film forming system
US20020116290A1 (en) * 2001-02-20 2002-08-22 Hodges Leslie C. System and method for providing a donor/donee matching service for the donation of intellectual property assets
US6764940B1 (en) 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
US7186648B1 (en) 2001-03-13 2007-03-06 Novellus Systems, Inc. Barrier first method for single damascene trench applications
US7781327B1 (en) 2001-03-13 2010-08-24 Novellus Systems, Inc. Resputtering process for eliminating dielectric damage
US8043484B1 (en) 2001-03-13 2011-10-25 Novellus Systems, Inc. Methods and apparatus for resputtering process that improves barrier coverage
FR2823032B1 (fr) * 2001-04-03 2003-07-11 St Microelectronics Sa Resonateur electromecanique a poutre vibrante
KR100867086B1 (ko) * 2001-04-27 2008-11-04 엔엑스피 비 브이 반도체 장치 제조 방법 및 장치
US6528430B2 (en) * 2001-05-01 2003-03-04 Samsung Electronics Co., Ltd. Method of forming silicon containing thin films by atomic layer deposition utilizing Si2C16 and NH3
US6566246B1 (en) * 2001-05-21 2003-05-20 Novellus Systems, Inc. Deposition of conformal copper seed layers by control of barrier layer morphology
JP2002367990A (ja) * 2001-06-04 2002-12-20 Tokyo Electron Ltd 半導体装置の製造方法
US20030042614A1 (en) * 2001-08-30 2003-03-06 Ammar Deraa Metal silicide adhesion layer for contact structures
US6858904B2 (en) * 2001-08-30 2005-02-22 Micron Technology, Inc. High aspect ratio contact structure with reduced silicon consumption
US6699777B2 (en) * 2001-10-04 2004-03-02 Micron Technology, Inc. Etch stop layer in poly-metal structures
US6559074B1 (en) * 2001-12-12 2003-05-06 Applied Materials, Inc. Method of forming a silicon nitride layer on a substrate
WO2003060978A1 (en) * 2002-01-15 2003-07-24 Tokyo Electron Limited Cvd method and device for forming silicon-containing insulation film
JP3753994B2 (ja) * 2002-03-11 2006-03-08 松下電器産業株式会社 半導体装置の製造方法
JP3586268B2 (ja) * 2002-07-09 2004-11-10 株式会社東芝 半導体装置及びその製造方法
JP2004134687A (ja) * 2002-10-15 2004-04-30 Toshiba Corp 半導体装置及びその製造方法
US6884464B2 (en) * 2002-11-04 2005-04-26 Applied Materials, Inc. Methods for forming silicon comprising films using hexachlorodisilane in a single-wafer deposion chamber
JP2004207564A (ja) * 2002-12-26 2004-07-22 Fujitsu Ltd 半導体装置の製造方法と半導体装置
KR100523618B1 (ko) * 2002-12-30 2005-10-24 동부아남반도체 주식회사 반도체 장치의 콘택트 홀 형성 방법
US7042705B2 (en) * 2003-01-30 2006-05-09 Infineon Technologies Ag Sidewall structure and method of fabrication for reducing oxygen diffusion to contact plugs during CW hole reactive ion etch processing
JP3762378B2 (ja) * 2003-03-20 2006-04-05 株式会社東芝 半導体装置及びその製造方法
US6838396B2 (en) * 2003-03-28 2005-01-04 International Business Machines Corporation Bilayer ultra-thin gate dielectric and process for semiconductor metal contamination reduction
TW582095B (en) * 2003-04-10 2004-04-01 Nanya Technology Corp Bit line contact and method for forming the same
US7842605B1 (en) 2003-04-11 2010-11-30 Novellus Systems, Inc. Atomic layer profiling of diffusion barrier and metal seed layers
US8298933B2 (en) 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
US6867080B1 (en) * 2003-06-13 2005-03-15 Advanced Micro Devices, Inc. Polysilicon tilting to prevent geometry effects during laser thermal annealing
US7508075B2 (en) * 2003-08-01 2009-03-24 Micron Technology, Inc. Self-aligned poly-metal structures
KR100546386B1 (ko) * 2003-10-10 2006-01-26 삼성전자주식회사 보이드를 방지할 수 있는 반도체 디바이스의 ｓｔｉ막형성방법
US20050109276A1 (en) * 2003-11-25 2005-05-26 Applied Materials, Inc. Thermal chemical vapor deposition of silicon nitride using BTBAS bis(tertiary-butylamino silane) in a single wafer chamber
US7183184B2 (en) * 2003-12-29 2007-02-27 Intel Corporation Method for making a semiconductor device that includes a metal gate electrode
JP2005203619A (ja) * 2004-01-16 2005-07-28 Sharp Corp 層間絶縁膜の形成方法
DE102004004942A1 (de) * 2004-01-31 2005-08-18 X-Fab Semiconductor Foundries Ag Passivierung isolierender Trenngräben von integrierten Schaltungen
US7030431B2 (en) * 2004-03-19 2006-04-18 Nanya Technology Corp. Metal gate with composite film stack
KR100657083B1 (ko) * 2004-04-07 2006-12-13 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100562650B1 (ko) * 2004-06-25 2006-03-20 주식회사 하이닉스반도체 반도체 소자 제조 방법
US7628863B2 (en) * 2004-08-03 2009-12-08 Applied Materials, Inc. Heated gas box for PECVD applications
US7833896B2 (en) * 2004-09-23 2010-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Aluminum cap for reducing scratch and wire-bond bridging of bond pads
US20060084283A1 (en) * 2004-10-20 2006-04-20 Paranjpe Ajit P Low temperature sin deposition methods
DE102004054818B4 (de) * 2004-11-12 2009-02-26 Qimonda Ag Verfahren zum reversiblen Oxidationsschutz von Mikro-Bauelementen
US7163853B2 (en) * 2005-02-09 2007-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a capacitor and a metal gate on a semiconductor device
US7265015B2 (en) * 2005-06-30 2007-09-04 Promos Technologies Inc. Use of chlorine to fabricate trench dielectric in integrated circuits
JP2007035996A (ja) * 2005-07-28 2007-02-08 Toshiba Corp 半導体装置およびその製造方法
US20070034749A1 (en) * 2005-08-12 2007-02-15 Wagner Fred A Iii Deployable airfoil assembly for aircraft
US8501632B2 (en) * 2005-12-20 2013-08-06 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
TWI389250B (zh) * 2006-01-18 2013-03-11 Az Electronic Mat Ip Japan Kk 矽石質膜之製法及附有由它製造的矽石質膜之基板
US20070207622A1 (en) * 2006-02-23 2007-09-06 Micron Technology, Inc. Highly selective doped oxide etchant
US8936995B2 (en) * 2006-03-01 2015-01-20 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
JP4205734B2 (ja) * 2006-05-25 2009-01-07 エルピーダメモリ株式会社 半導体装置の製造方法
US7855147B1 (en) 2006-06-22 2010-12-21 Novellus Systems, Inc. Methods and apparatus for engineering an interface between a diffusion barrier layer and a seed layer
US7645696B1 (en) 2006-06-22 2010-01-12 Novellus Systems, Inc. Deposition of thin continuous PVD seed layers having improved adhesion to the barrier layer
US7501355B2 (en) 2006-06-29 2009-03-10 Applied Materials, Inc. Decreasing the etch rate of silicon nitride by carbon addition
US7790516B2 (en) * 2006-07-10 2010-09-07 Qimonda Ag Method of manufacturing at least one semiconductor component and memory cells
KR100788375B1 (ko) * 2006-09-12 2008-01-02 동부일렉트로닉스 주식회사 이미지 센서 제조 방법
US7510634B1 (en) 2006-11-10 2009-03-31 Novellus Systems, Inc. Apparatus and methods for deposition and/or etch selectivity
US7682966B1 (en) 2007-02-01 2010-03-23 Novellus Systems, Inc. Multistep method of depositing metal seed layers
DE102007007874A1 (de) 2007-02-14 2008-08-21 Evonik Degussa Gmbh Verfahren zur Herstellung höherer Silane
US7897516B1 (en) 2007-05-24 2011-03-01 Novellus Systems, Inc. Use of ultra-high magnetic fields in resputter and plasma etching
US7922880B1 (en) 2007-05-24 2011-04-12 Novellus Systems, Inc. Method and apparatus for increasing local plasma density in magnetically confined plasma
US7615480B2 (en) * 2007-06-20 2009-11-10 Lam Research Corporation Methods of post-contact back end of the line through-hole via integration
CN101393862B (zh) * 2007-09-20 2011-03-23 中芯国际集成电路制造(上海)有限公司 栅极侧壁层的制造方法及半导体器件的制造方法
US7659197B1 (en) 2007-09-21 2010-02-09 Novellus Systems, Inc. Selective resputtering of metal seed layers
JP2009105390A (ja) * 2007-10-05 2009-05-14 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US8404597B2 (en) 2007-11-09 2013-03-26 Infineon Technologies Ag Device and method for stopping an etching process
US7727882B1 (en) 2007-12-17 2010-06-01 Novellus Systems, Inc. Compositionally graded titanium nitride film for diffusion barrier applications
US8017523B1 (en) 2008-05-16 2011-09-13 Novellus Systems, Inc. Deposition of doped copper seed layers having improved reliability
KR20090128900A (ko) * 2008-06-11 2009-12-16 크로스텍 캐피탈, 엘엘씨 Ｃｏｍｓ 이미지 센서의 제조방법
KR101110437B1 (ko) * 2010-01-25 2012-02-24 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US9390909B2 (en) 2013-11-07 2016-07-12 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning
KR101052930B1 (ko) 2010-06-30 2011-07-29 주식회사 하이닉스반도체 반도체 소자의 매몰 게이트 및 형성 방법
US8772155B2 (en) * 2010-11-18 2014-07-08 Micron Technology, Inc. Filling cavities in semiconductor structures having adhesion promoting layer in the cavities
JP5975617B2 (ja) * 2011-10-06 2016-08-23 キヤノン株式会社 固体撮像装置およびその製造方法ならびにカメラ
US8860135B2 (en) * 2012-02-21 2014-10-14 United Microelectronics Corp. Semiconductor structure having aluminum layer with high reflectivity
US8551877B2 (en) * 2012-03-07 2013-10-08 Tokyo Electron Limited Sidewall and chamfer protection during hard mask removal for interconnect patterning
US8772904B2 (en) * 2012-06-13 2014-07-08 United Microelectronics Corp. Semiconductor structure and process thereof
US9312354B2 (en) * 2014-02-21 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact etch stop layers of a field effect transistor
CN105097929A (zh) * 2014-05-22 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
US9478411B2 (en) 2014-08-20 2016-10-25 Lam Research Corporation Method to tune TiOx stoichiometry using atomic layer deposited Ti film to minimize contact resistance for TiOx/Ti based MIS contact scheme for CMOS
US9478438B2 (en) 2014-08-20 2016-10-25 Lam Research Corporation Method and apparatus to deposit pure titanium thin film at low temperature using titanium tetraiodide precursor
US10164106B2 (en) 2016-12-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
JP6876500B2 (ja) * 2017-04-19 2021-05-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
EP3540775B1 (en) * 2018-03-12 2020-10-28 Canon Kabushiki Kaisha Imaging device, method of manufacturing the same, and apparatus
JP7458432B2 (ja) * 2022-03-09 2024-03-29 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、プログラム及び基板処理装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4481070A (en) * 1984-04-04 1984-11-06 Advanced Micro Devices, Inc. Double planarization process for multilayer metallization of integrated circuit structures
US5176789A (en) * 1985-09-21 1993-01-05 Semiconductor Energy Laboratory Co., Ltd. Method for depositing material on depressions
US4810673A (en) * 1986-09-18 1989-03-07 Texas Instruments Incorporated Oxide deposition method
JPS6447870A (en) * 1987-08-14 1989-02-22 Mitsubishi Metal Corp Formation of amorphous silicon-nitride film
US5059550A (en) * 1988-10-25 1991-10-22 Sharp Kabushiki Kaisha Method of forming an element isolating portion in a semiconductor device
JP2795904B2 (ja) 1989-05-31 1998-09-10 株式会社東芝 半導体装置
JPH0529301A (ja) 1991-07-23 1993-02-05 Seiko Epson Corp Ｃｖｄ法
US6849872B1 (en) * 1991-08-26 2005-02-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
JP3173854B2 (ja) * 1992-03-25 2001-06-04 株式会社半導体エネルギー研究所 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置
JPH09260484A (ja) * 1996-03-25 1997-10-03 Toshiba Corp 半導体装置の製造方法
JP2871580B2 (ja) * 1996-03-29 1999-03-17 日本電気株式会社 半導体装置の製造方法
JPH10270664A (ja) * 1997-03-28 1998-10-09 Hitachi Ltd 半導体集積回路装置の製造方法
US6277720B1 (en) * 1997-06-30 2001-08-21 Texas Instruments Incorporated Silicon nitride dopant diffusion barrier in integrated circuits
JPH1174485A (ja) * 1997-06-30 1999-03-16 Toshiba Corp 半導体装置およびその製造方法
US5972804A (en) * 1997-08-05 1999-10-26 Motorola, Inc. Process for forming a semiconductor device
JPH11204788A (ja) * 1998-01-19 1999-07-30 Toshiba Corp 半導体装置およびその製造方法
KR100275908B1 (ko) * 1998-03-02 2000-12-15 윤종용 집적 회로에 트렌치 아이솔레이션을 형성하는방법
US6207991B1 (en) * 1998-03-20 2001-03-27 Cypress Semiconductor Corp. Integrated non-volatile and CMOS memories having substantially the same thickness gates and methods of forming the same
US5837577A (en) * 1998-04-24 1998-11-17 Vanguard International Semiconductor Corporation Method for making self-aligned node contacts to bit lines for capacitor-over-bit-line structures on dynamic random access memory (DRAM) devices
JP4021593B2 (ja) * 1998-09-25 2007-12-12 株式会社東芝 半導体装置およびその製造方法
US6197658B1 (en) * 1998-10-30 2001-03-06 Taiwan Semiconductor Manufacturing Company Sub-atmospheric pressure thermal chemical vapor deposition (SACVD) trench isolation method with attenuated surface sensitivity
JP3430091B2 (ja) * 1999-12-01 2003-07-28 Ｎｅｃエレクトロニクス株式会社 エッチングマスク及びエッチングマスクを用いたコンタクトホールの形成方法並びにその方法で形成した半導体装置

Cited By (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008244490A (ja) * 1999-01-08 2008-10-09 Toshiba Corp 半導体装置の製造方法
JP2002141350A (ja) * 2000-10-31 2002-05-17 Hitachi Ltd 半導体集積回路装置の製造方法
JP2004536464A (ja) * 2001-07-20 2004-12-02 アプライド　マテリアルズ　インコーポレイテッド Ｂｐｓｇ堆積のための方法及び装置
JP4838492B2 (ja) * 2001-07-20 2011-12-14 アプライド マテリアルズ インコーポレイテッド Ｂｐｓｇ堆積のための方法及び装置
US7148158B2 (en) 2002-01-10 2006-12-12 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2003282566A (ja) * 2002-01-15 2003-10-03 Tokyo Electron Ltd 成膜方法及び成膜装置
US6977415B2 (en) 2002-09-12 2005-12-20 Kabushiki Kaisha Toshiba Semiconductor device including a gate insulating film on a recess and source and drain extension regions
US7767535B2 (en) 2002-09-12 2010-08-03 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US7462376B2 (en) 2003-05-26 2008-12-09 Tokyo Electron Limited CVD method for forming silicon nitride film
WO2004105115A1 (ja) * 2003-05-26 2004-12-02 Tokyo Electron Limited シリコン窒化膜を形成するｃｖｄ方法
JP2005251973A (ja) * 2004-03-04 2005-09-15 Fujitsu Ltd 半導体装置の製造方法と半導体装置
US7626234B2 (en) 2004-03-04 2009-12-01 Fujitsu Microelectronics Limited Semiconductor device with shallow trench isolation and its manufacture method
JP2005340814A (ja) * 2004-05-21 2005-12-08 Hynix Semiconductor Inc 半導体素子の形成方法
KR101230697B1 (ko) * 2004-08-20 2013-02-08 레르 리키드 쏘시에떼 아노님 뿌르 레？드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 질화 규소 막의 제조방법
US8357430B2 (en) 2004-08-20 2013-01-22 L'air Liquide Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude Method for producing silicon nitride films
JP2006165369A (ja) * 2004-12-09 2006-06-22 Fujitsu Ltd 応力蓄積絶縁膜の製造方法及び半導体装置
JP2009135450A (ja) * 2007-10-22 2009-06-18 Applied Materials Inc トレンチ内に誘電層を形成する方法
JP2010087424A (ja) * 2008-10-02 2010-04-15 Spansion Llc 半導体装置及び半導体装置の製造方法
JP2013501384A (ja) * 2009-08-06 2013-01-10 アプライド マテリアルズ インコーポレイテッド 非炭素流動性ｃｖｄプロセスを使用する酸化ケイ素の形成
JP2012015344A (ja) * 2010-07-01 2012-01-19 Hitachi Kokusai Electric Inc 半導体装置の製造方法
JP2013140946A (ja) * 2011-12-09 2013-07-18 Hitachi Kokusai Electric Inc 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム
JP2013182986A (ja) * 2012-03-01 2013-09-12 Elpida Memory Inc 半導体装置及びその製造方法
JP2016500762A (ja) * 2012-11-07 2016-01-14 ユーピー ケミカル カンパニー リミテッド シリコン含有薄膜の製造方法
US11274112B2 (en) 2013-09-27 2022-03-15 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Halogen free syntheses of aminosilanes by catalytic dehydrogenative coupling
US9920078B2 (en) 2013-09-27 2018-03-20 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Halogen free synthesis of aminosilanes by catalytic dehydrogenative coupling
US10494387B2 (en) 2013-09-27 2019-12-03 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Halogen free syntheses of aminosilanes by catalytic dehydrogenative coupling
US11780859B2 (en) 2013-09-27 2023-10-10 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Halogen free syntheses of aminosilanes by catalytic dehydrogenative coupling
US9777025B2 (en) 2015-03-30 2017-10-03 L'Air Liquide, Société pour l'Etude et l'Exploitation des Procédés Georges Claude Si-containing film forming precursors and methods of using the same
US10403494B2 (en) 2015-03-30 2019-09-03 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Si-containing film forming precursors and methods of using the same
US11699584B2 (en) 2015-03-30 2023-07-11 L'Air Liquide, Société Anonyme pour l'Edute ed l'Exploitation des Procédés Georges Claude Si-containing film forming precursors and methods of using the same
JP2019161216A (ja) * 2018-03-12 2019-09-19 キヤノン株式会社 撮像装置およびその製造方法ならびに機器
JP2021061298A (ja) * 2019-10-04 2021-04-15 住友電気工業株式会社 高電子移動度トランジスタの製造方法及び高電子移動度トランジスタ
JP7367440B2 (ja) 2019-10-04 2023-10-24 住友電気工業株式会社 高電子移動度トランジスタの製造方法及び高電子移動度トランジスタ
JP2021111698A (ja) * 2020-01-10 2021-08-02 住友電気工業株式会社 半導体装置及び半導体装置の製造方法
JP7327173B2 (ja) 2020-01-10 2023-08-16 住友電気工業株式会社 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
USRE46122E1 (en) 2016-08-23
US7129132B2 (en) 2006-10-31
US6790723B2 (en) 2004-09-14
US7060555B2 (en) 2006-06-13
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US20040266177A1 (en) 2004-12-30
US20020024119A1 (en) 2002-02-28

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