JP3020543B2 - タングステンコンタクトの製造方法および半導体デバイス - Google Patents

タングステンコンタクトの製造方法および半導体デバイス

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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体デバイスおよびその製造方法に関す
る。特に本発明は半導体デバイスにタングステンコンタ
クトをつくる方法およびそのようなタングステンコンタ
クトを組込んだ半導体デバイスに関する。
（従来の技術）および（発明が解決しようとする課題） 半導体デバイスの製造においては、デバイスの種々の
部分を互いに電気的に接続すると共に外部回路への接続
のために導電性のコンタクトとインタコネクト層を設け
る必要がある。半導体デバイスの製造者は、更にデバイ
スの信頼性を低下させることなく、しかも次段のインタ
コネクト層の形成ができるように表面を平らに保持しつ
つ特に電気的コンタクトの寸法とインタコネクトのピッ
チを減少させることによりデバイスの寸法を減少させる
必要があることを認識している。従来の例えばスパッタ
リングによるごとくして金属コンタクトの付着法は、基
体のシリコンと金属コンタクトの間に信頼性の高い電気
的接続を形成するためにコンタクトホールに充分な材料
を付着させる点において大きな困難性がある。更に結果
としてのトロポジは非平面でありインタコネクト層の複
雑性に厳しい制約が生じる。これらの問題は多層インタ
コネクトを必要とするCMOSデバイスの製造において特に
重要である。
第１図は代表的な従来のCMOSデバイスの断面図であ
る。このデバイス２においては外部回路への接続用のボ
ンディングパッド12を限定する金属インタコネクト層10
のようなインタコネクト層にデバイス２のソースおよび
ドレン領域6,8を接続するための金属コンタクト４が設
けてある。金属コンタクト４はフィールド酸化物層16と
インタレベル誘電層18とゲート酸化物層22からなる誘電
層内に限定されるコンタクトホール14内に配置される。
このデバイスの製造方法は、コンタクトホール14が充分
幅広いものであってそこに限られた両の金属が入りコン
タクト４を形成しうるようにする正しいプロファイル
（すなわち、上が下より広くなっている）を有しなけれ
ばならないという制約がある。このコンタクトホールの
寸法の可能な縮小は従来のスパッタリングにおける段差
被覆能力により制限される。更に、金属のライン幅は、
コンタクトがインタコネクト層の所望のパターンを得る
べく金属のプラズマエッチング中保護されるように少く
ともパターンの考えられる不整合があってもコンタクト
を被覆に充分なものでなくてはならない。更に、コンタ
クトホールを大きくすることにより、以降の誘電層は前
のインタコネクト層により生じる非平面をカバーするこ
とができなければならないばかりでなく金属がコンタク
トホール内に入るときそのプロファイルをカバーしなけ
ればならない。これには、更にインタコネクト層が必要
なときに使用しなければならない次の誘電層の平面化の
ための技術を必要とする。第１図から、結果としての構
造において最も上の誘電層20の上面は金属コンタクト４
の領域において非平面であることは明らかであり、そし
て形成される金属コンタクトの幅はゲートおよびフィー
ルド酸化物層22,16によりカバーされないこの半導体デ
バイスの対応するソースおよびドレン領域の幅よりかな
り大となっている。
半導体デバイスの平面化およびインタコネクトのピッ
チ設計ルールを低下させるための手段としてタングステ
ンプラグ技術が提案されている。例えば、IEDMコンファ
レンスプロシーディングス9.3、p.209、1987のC.カーン
タ他の「サブミクロンワイヤリングデクノロジウイズタ
ングステンアンドプラナリゼーション」にはタングステ
ンで垂直なコンタクトスタットを形成しうることが示さ
れている。しかしながら、そのようなタングステンプラ
グ技術は選択タングステン付着プロセスの攻撃的化学処
理に関係した大きな技術上の問題がある。このプロセス
において、タングステンは化学蒸着（CVD）により付着
されるが、この付着はシリコンまたは金属表面に自触媒
で行われるから、誘電体の上ではなく、露出されたシリ
コン（またはタングステン）を有するコンタクトホール
内にのみタングステンが付着する。弗素化学処理もシリ
コンインターフェースとソース／ドレン接合に大きい損
傷を与える。この周知のタングステンプラグ技術におい
て生じる特別の問題はトンネル現象（化学蒸着されたタ
ングステンの下のシリコンに微小なフィラメント状気泡
が形成する現象）、シリコン／誘電体界面の下でのタン
グステンの浸入、タングステンによるシリコンの消費と
それによるタングステン／シリコン界面の低下、および
ソース／ドレン領域における高コンタクト抵抗（特にP+
ドーパントを含むシリコン基体について）であることは
周知である。タングステン・アンド・アザー・リフラク
トリ・メタルス・フォー・VLSIアプリケーションズ、p.
115、1987のR.ブリュワー他著、V.ウェルズ他編の「コ
ンディションズ・フォ・トンネル、フォーメーション・
イン。LPCVD・タングステン・フィルム・オン・シング
ル・クリスタル・シリコン」、ワークショップ・オン・
タングステン・アンド・アザー・リフラクトリ・メタル
ス・フォー・VLSIアプリケーションズ、p.111、1987の
E.ブロートベント他著、V.ウェルズ他編の「サム・リセ
ント・オブザベーションズ・オン・トンネル、ディフェ
クト・フォーメーション・デュアリング・ハイ・テンペ
ラチャー・ポスト−デポジション・アニール・オフ・CV
DWオンSi」およびワークショップ・オン・タングステン
・アンド・アザー・リフラクトリ・メタルス・フォー・
VLSIアプリケーションズ、E.ブロードベント他編、p.23
5、1986のR.ブリュワー他による「デトソメンタル・エ
フェクト・オフ・レジデュアル・シリコン・オキサイド
・オン・LPCVDタングステン・デポジションズ・イン・
シャロー・ジャンクション・デバイス」はシリコン上の
タングステン付着において生じる特別の問題を示してい
る。これら文献はCVDによるタングステンの付着につい
て生じうるシリコン内の欠陥の発生を低下させる処理を
提案している。例えばCVDリアクターにおける動作条件
を注意深く選びそしてガスの純度を制御することが提案
されている。また、シリコン表面の予洗浄がシリコン内
の欠陥の発生を低下させうることも知られている。しか
しながらこれら従来の技術にはトンネル現象、シリコン
／誘電体界面下のタングステンの侵入、シリコンの消費
および高コンタクト抵抗のような欠陥の発生を実行可能
な製造技術におけるタングステンプラグ処理の利点を損
なうことなく適正に制御しうる方法の開示がない。
英国特許第2206234は耐火金属／アルミニウム／耐火
金属または合金の金属サンドイッチ構造を半導体基体に
付着させるようになった、集積回路の多層金属化法を開
示している。耐火金属はチタニウムまたはチタニウムと
タングステンの合金である。このサンドイッチ構造の部
分はインタコネクトおよびボンディングパッド導体の形
成のために除去される。
英国特許第1574582はコンタクト金属層がシリコン基
体上の酸化物層の上に付着されるようになった、半導体
材料片への表面バリア接続をつくる方法を開示してい
る。この酸化物層はシリコン基体を露出させるための窓
を有する。コンタクト金属はシリコンと反応してシリサ
イドを形成する。
英国特許第1208030はシリコン基体の金属層コンタク
ト領域を有する半導体デバイスを示しており、この金属
層は、下側絶縁層と中間ガラス層と上側絶縁層を含む絶
縁フィルム内のホールを貫通する。このガラス層は燐酸
化物からなる。
（問題点を解決するための手段）および（作用） 本発明は上述の従来技術の問題点を少くとも部分的に
解決することを目的とする。
この目的は下記段階からなる、半導体デバイスにタン
グステンコンタクトをつくる方法により達成される。
（ａ） シリコン基板の一つの領域に酸化物層をつくる
段階。
（ｂ） この酸化物層の上にシーリング誘電層を付着す
る段階。
（ｃ） このシーリング層の上にインタレベル誘電層を
付着する段階。
（ｄ） 基板までインタレベル誘電層、シーリング層お
よび酸化物層をエッチングしてコンタクトホールを形成
すると共に上記領域を露出する段階。
（ｅ） この領域にドーパントを注入し注入されたドー
パントがコンタクトホールに対し自己整合するようにす
る段階。
（ｆ） この基板を熱処理によりアニールする段階。
（ｇ） このコンタクトホールにタングステンを選択的
に付着させる段階。
（ｈ） 付着されたタングステンコンタクトの上にイン
タコネクト層を付着する段階。
好適にはこの半導体デバイスはCMOSデバイスであり、
複数のタングステンコンタクトが対応する数の領域の上
につくられる。これら領域は対として分けられ、各対が
夫々の半導体エレメントのソースとドレンを限定する。
多結晶ゲートがこの酸化物層の上であって各ソース／ド
レン領域対間に付着される。
更に、第１の領域対をはじめにN+ドーパントでドーピ
ングしそしてＮ形ドーピングされた基体のＰ形ドーピン
グウェル内に配置される。そして注入段階（ｅ）におい
てＮ形ドーパントがこの第１領域対に注入される。第２
の領域対ははじめにP+ドーパントでドーピングされそし
てＮ形でドーピングされた基体に配置される。そして注
入段階（ｅ）においてＰ形ドーパントがこの第２対に注
入される。
本発明は、１つのドーパントでドーピングされた領域
を有するシリコン基体と、この基体上の最も下の酸化物
層とこの両域内であってこの酸化物層の上でその層をシ
ールするように作用するシール層と、このシール層の上
のインタレベル層とからなる一連の誘電体層内に限定さ
れるコンタクトホール内に配置されてそこから上向きに
伸びるタングステンコンタクトと、このタングステンコ
ンタクトの上に配置されたインタコネクト層と、からな
る半導体デバイスを提供する。
この領域は電界効果トランジスタを構成する。
この好適には、この半導体デバイスはCMOSデバイスで
あり、複数の夫々に夫々配置される対応する数のタング
ステンコンタクトを有しており、これら領域は対として
分割され、各対が夫々の半導体エレメントのソースとド
レンを限定する。多結晶シリコンゲートが酸化物層の上
で各対間に配置される。
本発明は更に、下記段階からなる半導体デバイスにお
いてタングステンコンタクトをつくる方法を提供する。
（ａ） シリコン基体の一つの領域の上に酸化物層をつ
くる段階。
（ｂ） この層の上に誘電層を付着する段階。
（ｃ） この基体までこの誘電層と酸化物層をエッチン
グしてコンタクトホールを形成し上記領域を露出する段
階。
（ｄ） 上記領域に１つのドーパントを注入し、注入さ
れたドーパントがコンタクトホールに自己整合するよう
にする段階。
（ｅ） 基体を熱処理する段階。
（ｆ） コンタクトホールにタングステンを選択的に付
着させる段階。
（ｇ） 付着されたタングステンコンタクトの上にイン
タコネクト層を付着させる段階。
（実施例） 第２図は従来のCMOS処理後のシリコンウエハ構造の断
面図である。この構造はＮ形でドーピングされたシリコ
ンの基体30を有し、この基体内においてＰ形ウェル32が
ボロンのようなＰ形ドーパントの注入とウェルドライブ
インとにより限定されている。フィールド酸化物領域34
はシリコン基体30上に成長によりつくられ、ゲート酸化
物層36はこのフィールド酸化物領域34間でシリコン基体
30上に成長する。次に多結晶シリコンゲート38がゲート
酸化物層36の上に形成される。マスキングとドーパント
注入段階のシーケンスがＮ形でドーピングされた基体30
のＰ形ウェル32内にN+ソース／ドレン領域40をそしてＮ
形でドーピングされた基体30にP+のソース／ドレン領域
42を限定するために行われる。ゲート38もＮ形またはＰ
形ドーパントでドーピングされる。この従来のCMOS処理
はCMOSの構造、すなわちＮウェル、Ｐウェルまたはツイ
ンウェルには無関係でありまたトランジスタの形成およ
び分離の形成にも無関係である。
第３図において、本発明によりシーリング誘電層44が
フィールド酸化物34とゲート酸化物36からなる酸化物層
の上に付着される。このシーリング誘電層44は厚さが20
0−600ÅのCVDシリコンニトライド層からなる。一般
に、シリコンニトライド層44は屈折率2.00±0.05の層を
つくるべくSiCl2H2とNH3を用いて750℃で290−350ミリ
トールの圧力において付着される。第４図に示すように
インタレベル誘電層46が次にこのシリコンニトライド層
44の上に付着される。インタレベル誘電層46は次の選択
的タングステン処理と両立しうる材料でなくてはならな
い。すなわちその表面でのタングステンの成長を促進し
てはならない。好適なインタレベル誘電材料はボロン３
％、燐５％の層をつくるべくQ2,SiH4,B2H6およびPH3を
用いて450℃で大気圧において付着されるホウ燐ケイ酸
ガラス（BPSG）である。このBPSGインタレベル誘電体は
リフロー可能であり、インタレベル誘電層46の付着後の
構造は少くとも900℃で少くとも30分間それを過熱する
ことで誘電デンシィフィケーションとリフローを受け
る。この加熱段階は前の注入、ニトライド／シリコン界
面のシーリングおよび誘電層の密化により生じるシリコ
ン内の損傷を修正しアニールする機能を有する。
次に、ホトレジストパターンがインタレベル誘電層46
の上に形成される。これは次にタングステンコンタクト
が形成されるべきインタレベル誘電層の領域を選択的に
露出させるものである。この構造は次にシリコンの選択
性を7:1より大きいものとしてシリコンジオキサイドを
異方的にエッチングすることのできる適当なプラズマエ
ッチングシステムによりエッチングされる。好適なエッ
チングは露出されたBPSGの表面を洗浄するために7:1のH
2O:HFに60秒さらし、次にC2F6/CHF3プラズマエッチング
を行う。このエッチング段階はインタレベル誘電層46、
シーリング誘電層44およびゲート酸化物層36を通して基
体まで行ってソースおよびドレン領域40,42と整合した
コンタクトホール48を形成する。第５図はこの状態にお
ける構造を示す。このエッチング段階は基本30のソース
／ドレン領域40.42とＰ形ウェル32を露出させる。コン
タクトホール48は第５図に示すようにほぼ垂直の側壁を
有する。
第６図においてホトレジストパターン50が第５図の構
造の上に形成される。このパターンはN+シリコン40の領
域のすべてを露出させる。次にＮドーパント（例えば
燐）のエンハンスメント注入が行われる。この注入は接
合深さとＮ形ドーパントの表面濃度を増加させて以降の
処理における損傷に対する許容度を上げ、そしてN+コン
タクト抵抗を下げる。この注入はコンタクトホール48の
側壁が注入領域の横方向寸法を限定するから究極的なタ
ングステンコンタクトに対し自己整合される。エンハン
スド注入領域52を第６図に示す。次にホトレジストパタ
ーン50を除去する。
第７図において、別のホトレジストパターン54がこの
構造の上に形成される。このパターンはP+シリコン領域
42のすべてを露出させるものである。Ｐドーパント（例
えばボロン）がP+シリコンの露出された領域43にエンハ
ンスメント注入として注入されて究極的なタングステン
コンタクトと自己整合する注入領域56をつくる。ここで
もエンハンスメント注入は接合の深さとＰドーパメント
表面濃度を増大させて以降の処理における損傷に対する
許容度を与えると共に、P+コンタクト抵抗を低下させ
る。次にホトレジスト54を除去する。このホトレジスト
除去用の段階は残留重合体（polymeric）の除去のため
の、酸素を含むプラズマ処理からなる。
その結果の構造を注入により生じることのあるシリコ
ンへの損傷を修正するに充分に高く、ほぼ垂直のコンタ
クト壁プロファイルを保持するに充分に低い温度で短時
間熱処理によりアニールする。好適なプロセスはアルゴ
ン雰囲気内で約1035℃で５秒間の短時間アニールであ
る。
この処理の次の段階は選択的なタングステンの付着前
のシリコンの露出領域の予洗浄である。露出されたシリ
コン領域はまず硫酸または硝酸のような有機物除去剤で
の処理により予め洗浄される。次にこれらの領域は好適
には少くとも1:40の比をもって弗化アンモニウムの少く
とも３分間の処理で緩衝されている弗化水素酸により更
に予洗浄される。温度450℃以下、圧力500ミリトール以
下でプラズマ中でのH2またはNF3の最終予処理段階は表
面の最終準備として作用させるための付着の直前に行う
ことができる。次にこの段階に続いて真空度を破壊する
ことなく行うべきである。
次に、CVDタングステンがコンタクトホール48に選択
的に付着されてそのホールを満たしそしてそれらを平面
化する。すなわち、タングステンプラグの上面を誘電体
の上面とほぼ一致させる。その結果の構造を第８図に示
してあり、平らな上面60を有するタングステンコンタク
ト58がコンタクトホール48内につくられる。好適なCVD
タングステン付着プロセスは温度約230℃、圧力250ミリ
トール以下でWF6,SiH4およびH2を用いて行われる。好適
にはWF6とSiH4の部分圧は全圧の３％以下とする。
第９図に示すように、次の段階はインタレベル誘電層
46とタングステンコンタクト58の上への金属インタコネ
クト層62の付着である。金属インタコネクト層62は従来
のスパッタリングで付着できる。次に、ホトレジストパ
タンをインタコネクト層62の上に形成する。これは究極
的なパターンをもつインタコネクト層を形成すべき領域
をカバーするものであり、このインタコネクト層の下
に、シリコン接続するタングステンコンタクト58が配置
される。次に金属インタコネクト層62はシリコンジオキ
サイドとタングステンに対して選択性を有し、いずれか
を2000Å以下だけ除去するに充分な金属エッチングの可
能な任意のプラズマエッチングシステムを用いて異方的
にエッチングされる。このホトレジストはその後除去さ
れる。第10図はその結果の構造を示しており、パターン
をもった金属インタコネクト層62の夫々の部分が夫々の
タングステンコンタクト58上に配置される。
この半導体デバイスの製造の残りの段階は標準的なCM
OSプロセス段階であり、金属インタコネクト層62の上
に、そのボンディングパッド66の限定する上側酸化物層
64の付着を含んでいる。第11図はその結果としてのFET
半導体デバイスの構造を示す。
〔発明の効果〕
上述したプロセス段階を用いることにより本発明者
は、誘電体／シリコン界面の下でのタングステンの侵入
が最小となりそしてシリコンの消費とタングステン付着
によるシリコンへの損傷も最小となることを見い出し
た。
シリコンの侵入に関する限り、この現象は酸化物層と
シリコン基体の間の比較的高いエネルギー境界に沿っ
た、付着されたタングステンの横方向の成長を特徴とす
る。そのような侵入は半導体デバイスの横方向において
隣接する構造間に形成されるタングステンにより電気的
な短絡を生じさせるものである。本発明者は酸化物とシ
リコンの接合領域にある、シーリングおよびバリア層と
して作用するシリコンニトライド層がコンタクトホール
の底でのタングステンの横方向侵入の傾向を低下させる
ことを見い出した。現論的は充分解明されていないが、
タングステンの侵入メカニズムと、シリコンニトライド
層が侵入現象を低下させる理由は以下のようであると考
えられる。タングステンの侵害は酸化物／シリコン界面
に沿ったタングステンフルオライド（サブフルオライド
の形でありうる）の高速拡散を必要とする。タングステ
ンフルオライドはシリコンと反応してタングステンをつ
くる。シリコンニトライド層からなるシーリングバリア
誘電層は機械的な変形に抵抗しそしてそのため層内のス
トレスを変更し、かくして界面に沿ったフルオライドの
拡散を低下させ、したがってタングステンの侵入を減少
させる。シーリングバリア誘電層は高いストレスを有
し、これら層内に累積したストレスがシリコン／酸化物
界面に沿った拡散を禁止する。BPSGのインタレベル誘電
層もシーリング誘電層の機械的変形に抵抗する。その結
果、タングステンの侵入はタングステンプラグの下での
シリコンの消費深さとほぼ同じ距離である0.1μｍに制
限されることになる。
図示の例におけるシーリング誘電層はシリコンニトラ
イドである。しかしながらシーリング誘電層は高密度高
誘電率を有する他の材料でつくることもできる。このシ
ーリング誘電層は隣接するシリコン、酸化物、タングス
テンおよびインタレベルインタコネクトと両立可能であ
って薄膜内のストレスを変更することにより界面に沿っ
たフルオライドの拡散に対し上述の機械的な抵抗を与え
るものでなくてはならない。シーリング誘電層は機械的
な変更には耐性を有するがもろいものであってはなら
ず、また水素、弗素、ガス状フルオライドのようなガス
に対する拡散係数が小さくなくてはならない。このシー
リング誘電層はTiO2,WO2,ZrO2,HfO2あるいは他の絶縁性
の耐火材料あるいは希土類金属酸化物のような上記の物
理特性を有する材料でつくってもよい。
更に、短時間熱処理アニーリング段階はコンタクトホ
ールの底でのシリコンの注入損傷を除く傾向をもち、そ
してこれが酸化物／シリコン界面のエネルギーを減少さ
せて界面でのタングステンの浸入を最小にするものと思
われる。
シリコン消費を減少させることそしてシリコンへの損
傷を少なくすることに関しては、本発明者はこれが注入
段階および短時間熱処理アニーリング段階により少くと
も部分的には達成されるものと考える。Ｎ−ドーパント
の注入（すなわち燐）では注入によりN+領域がより深く
なり、更に短時間熱処理によりＮドーパントのドライブ
インが行われる。その結果、N+領域40のシリコンのいく
分かがタングステンの付着中にタングステンによって消
費されてもN+注入は充分深く、タングステンによって実
質的に影響されず、そのためにソース／ドレン領域の次
の操作に影響することがないことになる。一般に、この
接合の深さは約0.25μｍであり、タングステン付着によ
り約0.1μｍのシリコンが除去される。この注入はタン
グステンの付着中のシリコンの上側部分の除去によって
は影響されるべきでないデバイスの動作に対し充分な接
合深さを与えるものである。同様に、Ｐ形ドーパント
（すなわちボロン）の注入については、これもシリコン
基体へＰドーパントにより深くドライブする短時間熱処
理により促進される、より深いP+領域42を与えるもので
ある。更に、これはタングステンとの界面におけるP+濃
度をより高くし、タングステンとP+領域の間の電気的コ
ンタクトを改善し、この結果、P+ソースおよびドレンの
コンタクト抵抗を低下させる。短時間熱処理は注入物の
拡散を生じさせることなくそれを活性化する。これによ
りシリコン格子内の欠陥が除去される。短時間熱処理は
BPSGインタレベル誘電層を平滑化し、そしてタングステ
ンをコンタクトホールに付着させる窓はその入口におい
てより広くなっているためにタングステンの付着も改善
される。更に、短時間熱処理はシリコンの少なくとも部
分的な再結晶化を生じさせ、それにより前の処理、すな
わち注入段階により生じたシリコンの損傷を除くことが
できる。
更に、本発明者は、予洗浄とコンタクトエッチング段
階は欠陥形成を促進しうるシリコンの露出領域の酸化物
不純物のよな不純物を減少させることによりトンネル現
象のような欠陥の発生を最小にする傾向をもつものと考
える。
更に、本発明は、タングステンコンタクトがソースお
よびドレンに対し正確に整合するから、コンタクト上に
金属インタコネクト層を重ねる必要性がなくなることに
よりインタコネクト層を限定するときに生じうるタング
ステンコンタクトに対するエッチングによる損傷に対し
保護を与えるものであるという利点を有する。インタコ
ネクトの幅はコンタクトのいずれかの側においてそれに
重なる必要がなく、従来のプロセスにおいては生じうる
エッチングによる損傷がない。
要するに、本発明の主たる利点はシリコン基体へのCV
Dによるタングステン付着によって生じる従来技術にお
ける有害な効果を最小にしつつ選択的に付着されるタン
グステンプラグを標準形のCMOSプロセスに集積しうるよ
うにすることである。
【図面の簡単な説明】
第１図は従来のCMOS半導体デバイスの断面図、第２図は
フィールド酸化物の領域間のシリコンのドーピングされ
た領域をカバーするゲート酸化物層に多結晶シリコンゲ
ートを付着した後のCMOSプロセスにおけるシリコンウェ
ル構造の断面図、第３図はシーリング誘電層の付着後の
第２図の構造を示す図、第４図はシーリング層の上にイ
ンタレベル誘電層を付着した後の第３図の構造を示す
図、第５図はインタレベル誘電層のリフローおよびコン
タクトホールのエッチング後の第４図の構造を示す図、
第６図はホトレジストパターンの付着後であってN+ドー
ピングされたソースおよびドレンへのＮドーパントの注
入中の第５図の構造を示す図、第７図は第６図のホトレ
ジストを除去し第２のホトレジストパターンを与えた後
であって、シリコンのP+ドーピングされた領域へのＰド
ーパントの注入中の第６図の構造を示す図、第８図は第
２ホトレジストパターンの除去、短時間熱処理、および
コンタクトホールへの選択的CVDタングステン付着後の
第７図の構造を示す図、第９図は金属インタコネクト層
の付着後の第８図の構造を示す図、第10図はインタコネ
クト層のパターンエッチング後の第９図の構造を示す
図、第11図は金属インタコネクト層の上への次のパター
ンをもつ誘電層の付着後の第10図に構造を示す図であ
る。 30……基体、32……Ｐウェル、34……フィールド酸化物
層、36……ゲート酸化物層、38……ゲート、40……N+ソ
ースおよびドレン領域、42……P+ソースおよびドレン領
域、44……シーリング誘電体層、46……インタレベル誘
電体層、48……コンタクトホール、50,54……ホトレジ
ストパターン、52……エンハンスメント注入領域、56…
…自己整合注入領域、58……タングステンコンタクト、
62……金属インタコネクト層、66……ボンディングパッ
ド。
フロントページの続き (72)発明者 マイケル、ケビン、トンプソン イギリス国グウェント、ニューポート、 メインディー、ケンジントン、カーデン ズ、２ (56)参考文献 特開 昭61−247073（ＪＰ，Ａ) 特開 昭61−179533（ＪＰ，Ａ) 特開 昭62−95689（ＪＰ，Ａ) 特開 昭59−66170（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/768

Claims (24)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体デバイスにおけるタングステンコン
    タクトの製造方法であって、 （ａ） シリコン基板のある領域に酸化物層を形成する
    段階と、 （ｂ） この酸化物層の上にシーリング誘電体層を堆積
    する段階と、 （ｃ） このシーリング層の上にインタレベル誘電体層
    を堆積する段階と、 （ｄ） 基板までインタレベル誘電体層、シーリング誘
    電体層および酸化物層をエッチングして、コンタクトホ
    ールを形成すると共に上記ある領域を露出させる段階
    と、 （ｅ） 前記ある領域にドーパントを注入し、注入され
    たドーパントをコンタクトホールに対し自己整合される
    ようにする段階と、 （ｆ） 前記基板を熱処理によりアニールする段階と、 （ｇ） このコンタクトホール内にタングステンを選択
    的に堆積させる段階と、 （ｈ） 堆積されたタングステンコンタクトの上にイン
    タコネクト層を付着する段階と、 を備え、前記段階（ｇ）においては、前記シーリング誘
    電体層は、機械的な変形に抵抗を有し、且つタングステ
    ンが前記シリコン基板と前記酸化物層の間の界面に沿っ
    て浸入するのを減少させる、 ことを特徴とするタングステンコンタクトの製造方法。
  2. 【請求項２】前記シーリング誘電体層は、前記酸化物層
    と前記シリコン基板との間の界面のストレスを機械的に
    緩和することにより、界面に沿ったタングステンの侵食
    を0.1μｍに制限するように作用する請求項１記載の方
    法。
  3. 【請求項３】前記シーリング誘電体層はシリコン窒化物
    を含むものである請求項２記載の方法。
  4. 【請求項４】前記段階（ｆ）は高速熱処理である請求項
    １乃至３の１に記載の方法。
  5. 【請求項５】前記インタレベル誘電層はリフロー可能な
    材料を有し、更に、段階（ｃ）の後に、前記基板とその
    上に付着された層を加熱することにより、前記インタレ
    ベル誘電体層をリフローさせる段階を含む、請求項４記
    載の方法。
  6. 【請求項６】前記ある領域は、予め、前記段階（ｅ）に
    おいて注入されたドーパントと同一導電形のドーパント
    でドーピングされるごとくなった請求項１乃至５の１に
    記載の方法。
  7. 【請求項７】前記段階（ｇ）の前に、前記露出された領
    域を弗化水素酸含有剤によるプラズマ処理によって前洗
    浄する段階を更に含む、請求項１乃至６の１に記載の方
    法。
  8. 【請求項８】前記半導体デバイスはCMOSデバイスであ
    り、複数のタングステンコンタクトが対応する数の前記
    ある領域の上につくられるごとくなっており、複数の上
    記ある領域はそれぞれ対となっており、これらの各対の
    夫々が１つの半導体素子についてのソースとドレインと
    なっており、そして前記各対におけるソース領域とドレ
    イン領域の間における前記酸化物層上に多結晶シリコン
    ゲートが堆積されるごとくなった請求項１乃至７の１に
    記載の方法。
  9. 【請求項９】ソース領域とドレイン領域の第１の対は、
    はじめにN+ドーパントでドーピングされ、さらにこの第
    １の対は、Ｎドーパントでドーピングされた前記基板内
    のＰ形ドーピングされたウェル内に配置されており、そ
    して前記注入段階（ｅ）中に、前記第１の対中にＮ形ド
    ーパントが注入されるようになっており、そしてソース
    領域とドレイン領域の第２の対は、はじめにP+ドーパン
    トでドーピングされ、さらにこの第２の対は、Ｎ形ドー
    ピングされた上記基板内に配置され、そして上記段階
    （ｅ）中に、この第２の対にＰ形ドーパントが注入され
    るごとくなった請求項８記載の方法。
  10. 【請求項１０】１つのドーパントでドーピングされたあ
    る領域を有するシリコン基板と、 前記ある領域上に配置されそこから上方に延びるタング
    ステンコンタクトであって、このタングステンコンタク
    トは、重なり合った複数の誘電層に形成されるコンタク
    トホール内に配置されており、この複数の誘電層は、こ
    の基板上の最も下の酸化物層と、この酸化物層の上に存
    在して下側のこの酸化物層をシールするように作用する
    シール層と、このシール層の上のインタレベル層と、を
    備えている、タングステンコンタクトと、 このタングステンコンタクトの上に配置されたインタコ
    ネクト層と、 からなり、 前記シーリング層は、機械的な変形に抵抗を有し、且つ
    タングステンが前記シリコン基板と前記酸化物層の間の
    界面に沿って浸入するのを減少させる、 ことを特徴とするタングステンコンタクトを有する半導
    体デバイス。
  11. 【請求項１１】前記ある領域は前記タングステンコンタ
    クトが配置される前記コンタクトホールと自己整合して
    いる請求項10記載のデバイス。
  12. 【請求項１２】前記ドーパントは前記領域に注入される
    ごとくなった請求項11記載のデバイス。
  13. 【請求項１３】前記シール層は、前記酸化物層と前記シ
    リコン基板との間の界面におけるストレスを機械的に緩
    和するように作用しうる物質からなり、それによって前
    記界面に沿ってのタングステンの浸入が0.1μｍに制限
    される請求項10乃至12の１に記載のデバイス。
  14. 【請求項１４】前記シール層はシリコン窒化物を有する
    請求項13記載のデバイス。
  15. 【請求項１５】前記インタレベル誘電体層はリフロー可
    能な材料を有する請求項10乃至14の１に記載のデバイ
    ス。
  16. 【請求項１６】前記ある領域は、電界効果トランジスタ
    の一部分を構成している、請求項10乃至15の１に記載の
    デバイス。
  17. 【請求項１７】前記デバイスはCMOSデバイスであり、こ
    のデバイスは、複数の前記ある領域のうちの１つの上に
    配置されたタングステンコンタクトの複数を有し、これ
    らの複数のある領域はそれぞれ対となっており、これら
    の各対の夫々が半導体素子のソースおよびドレインとな
    っており、多結晶シリコンゲートが、前記酸化物層の上
    であってソース領域およびドレイン領域の間に配置され
    るごとくなった、請求項10乃至16の１に記載のデバイ
    ス。
  18. 【請求項１８】半導体デバイスにおけるタングステンコ
    ンタクトの製造方法であって、 （ａ） シリコン基板のある領域の上に酸化物層を設け
    る段階と、 （ｂ） この酸化物層の上に誘電体層を堆積する段階
    と、 （ｃ） 上記基板に達するまでこの誘電体層とこの酸化
    物層をエッチングすることにより、コンタクトホールを
    形成して上記ある領域を露出させる段階と、 （ｄ） 上記ある領域に１つのドーパントを注入するこ
    とにより、注入されたドーパントを上記コンタクトホー
    ルに自己整合させるようにする段階と、 （ｅ） 上記基板を熱処理する段階と、 （ｆ） 上記コンタクトホールにタングステンを選択的
    に堆積させる段階と、 （ｇ） この堆積させたタングステンコンタクトの上に
    イタコネクト層を堆積させる段階と、 を備え、前記誘電体層はシーリング層を備え、このシー
    リング層は、前記段階（ｆ）においては、機械的な変形
    に抵抗を有し、且つ、タングステンが前記シリコン基板
    と前記酸化物層の間の界面に沿って浸入するのを減少さ
    せる、 ことを特徴とするタングステンコンタクトの製造方法。
  19. 【請求項１９】前記熱処理は高速熱処理アニールである
    請求項18記載の方法。
  20. 【請求項２０】前記誘電層は、下側のシール誘電体層と
    上側のインタレベル誘電体層を有する請求項18または19
    記載の方法。
  21. 【請求項２１】前記シール誘電体層は、前記酸化物層と
    前記シリコン基板との間の界面のストレスを機械的に緩
    和するように作用することにより、上記界面に沿ったタ
    ングステンの浸入を0.1μｍに制限するようになった請
    求項20記載の方法。
  22. 【請求項２２】前記シール誘電体層はシリコン窒化物を
    有し、前記インタレベル誘電体層はリフロー可能な材料
    を有する、請求項20または21記載の方法。
  23. 【請求項２３】前記ある領域は、まず前記段階（ｅ）に
    おいて注入されるドーパントと同一の導電形のドーパン
    トでドーピングされ、そして段階（ｅ）においてこの注
    入がはじめのドーパントより基板に深く注入されるよう
    に行われるごとくなった請求項18乃至22の１に記載の方
    法。
  24. 【請求項２４】前記段階（ｆ）の前に、弗化水素酸含有
    剤を用いたプラズマ処理により前記露出した領域を前洗
    浄する段階を更に含む、請求項18乃至23の１に記載の方
    法。
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