JP2003198371A - A/d converter - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はＡ／Ｄコンバータ
（アナログ・ディジタル変換器）に関し、特に、積分型
のＡ／Ｄコンバータに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an A / D converter (analog / digital converter), and more particularly to an integral type A / D converter.
【０００２】[0002]
【従来の技術】積分型のＡ／Ｄコンバータは、他方式の
Ａ／Ｄコンバータに比べ簡単な回路構成で、高精度が実
現できるという特長がある。2. Description of the Related Art Integral type A / D converters have a feature that they can realize high accuracy with a simple circuit configuration as compared with other type A / D converters.
【０００３】特開２００１−１６０７５６号公報記載の
この種の従来のＡ／Ｄコンバータをブロックで示す図４
を参照すると、この従来のＡ／Ｄコンバータは、被測定
電圧である入力電圧Ｖｉｎをインピーダンス変換するボ
ルテージフォロワ１と、一端がボルテージフォロワ１の
出力端に他端が後述の容量Ｃ１の一端にそれぞれ接続さ
れた充電用のスイッチＳ１と、一端がスイッチＳ１の他
端に他端が接地電位にそれぞれ接続されスイッチＳ１が
閉じた（オン）時ボルテージフォロワ１の出力電圧によ
り充電される容量Ｃ１と、一端が容量Ｃ１の一端に他端
が後述の定電流回路Ｉ１の一端にそれぞれ接続された放
電用のスイッチＳ２と、一端がスイッチＳ２の他端に他
端が接地電位にそれぞれ接続されスイッチＳ２が閉じた
（オン）時に容量Ｃ１に充電された電荷を接地電位へ放
電する定電流回路Ｉ１と、被比較入力端に容量Ｃ１の端
子電圧（充電電圧）を入力するコンパレータ２と、クロ
ックパルスを出力するクロック発生回路３と、このクロ
ックパルスをコンパレータ２が反転するまでカウントす
るカウンタ４と、充電スイッチＳ１と放電スイッチＳ２
の開閉を制御する制御回路５と、基準電圧Ｖｒを出力し
コンパレータ２に供給する基準電圧源１０６とを備え
る。FIG. 4 is a block diagram showing a conventional A / D converter of this type described in Japanese Patent Laid-Open No. 2001-160756.
Referring to FIG. 1, the conventional A / D converter includes a voltage follower 1 that impedance-converts an input voltage Vin that is a voltage to be measured, and one end is an output end of the voltage follower 1 and the other end is one end of a capacitance C1 described later. A connected charging switch S1 and a capacitor C1 that is charged by the output voltage of the voltage follower 1 when one end is connected to the other end of the switch S1 and the other end is connected to the ground potential and the switch S1 is closed (ON). A discharge switch S2 having one end connected to one end of the capacitor C1 and the other end connected to one end of a constant current circuit I1 described later, and a switch S2 having one end connected to the other end of the switch S2 and the other end connected to a ground potential. A constant current circuit I1 that discharges the electric charge charged in the capacitor C1 to the ground potential when closed (ON), and a terminal voltage (charge voltage) of the capacitor C1 at the input terminal to be compared. A comparator 2 for inputting a clock generation circuit 3 for outputting a clock pulse, the counter 4 for counting the clock pulse to the comparator 2 is inverted, the charge switch S1 discharging switch S2
The control circuit 5 controls the opening and closing of the control circuit 5 and the reference voltage source 106 that outputs the reference voltage Vr and supplies the reference voltage Vr to the comparator 2.
【０００４】次に、図４及び容量Ｃ１の一端の電圧波形
（以下、充電電圧波形）を波形図で示す図５を参照し
て、従来のＡ／Ｄコンバータの動作について説明する
と、ここでは説明の便宜上入力電圧Ｖｉｎが正電圧であ
るものとする。まず始めに、制御回路５によってスイッ
チＳ１，Ｓ２を開き、カウンタ４をリセットする（時刻
ｔ１）。Next, the operation of the conventional A / D converter will be described with reference to FIG. 4 and FIG. 5, which shows a voltage waveform (hereinafter, charging voltage waveform) at one end of the capacitor C1 in a waveform diagram. For the sake of convenience, the input voltage Vin is assumed to be a positive voltage. First, the control circuit 5 opens the switches S1 and S2 to reset the counter 4 (time t1).
【０００５】次に、スイッチＳ１を閉じ、入力電圧Ｖｉ
ｎを容量Ｃ１に充電する（時刻ｔ２）。入力電圧Ｖｉｎ
は、ボルテージフォロワ１によりインピーダンス変換さ
れ、容量Ｃ１に入力電圧Ｖｉｎに応じた電荷が瞬時に蓄
積され、容量Ｃ１のコンパレータ２側電圧（以下、充電
電圧）Ｖｃは入力電圧Ｖｉｎと等しくなる。Next, the switch S1 is closed and the input voltage Vi is
n is charged to the capacity C1 (time t2). Input voltage Vin
Is subjected to impedance conversion by the voltage follower 1 and electric charge corresponding to the input voltage Vin is instantaneously accumulated in the capacitor C1, and the comparator 2 side voltage (hereinafter, charging voltage) Vc of the capacitor C1 becomes equal to the input voltage Vin.
【０００６】
Ｖｃ＝Ｖｉｎ（Ｖ）・・・・・・・・・・・・・・・・（１）
スイッチＳ１を開き、入力電圧Ｖｉｎと容量Ｃ１の充電
電圧を分離する（時刻ｔ３）。Vc = Vin (V) (1) The switch S1 is opened to separate the input voltage Vin from the charging voltage of the capacitor C1 (time t3).
【０００７】次に、カウンタ４をセットしてスイッチＳ
２を閉じ、容量Ｃ１の充電電圧を定電流回路Ｉ１で放電
する（時刻ｔ４）。定電流回路Ｉ１の放電電流ｉによっ
て容量Ｃ１より一定量の電荷が放電され、容量Ｃ１のコ
ンパレータ側電圧は減少する。容量Ｃ１の充電電圧Ｖｃ
は時間に対し一定の比率、すなわち、積分時定数Ｋｄ＝
Ｃ・Ｖｃ／ｉで減少する。Next, the counter 4 is set and the switch S
2 is closed and the charging voltage of the capacitor C1 is discharged by the constant current circuit I1 (time t4). The discharge current i of the constant current circuit I1 discharges a fixed amount of electric charge from the capacitor C1, and the voltage of the capacitor C1 on the comparator side decreases. Charging voltage Vc of the capacitor C1
Is a constant ratio with respect to time, that is, the integration time constant Kd =
It decreases with C · Vc / i.
【０００８】カウンタ４は、容量Ｃ１の充電電圧Ｖｃが
基準電圧Ｖｒに達するまで（コンパレータ２の出力が反
転するまで）クロックをカウントしカウント値ｎを求め
る（時刻ｔ５）。すなわち、時刻ｔ４から時刻ｔ５まで
の時間ｔをカウントする。The counter 4 counts clocks until the charging voltage Vc of the capacitor C1 reaches the reference voltage Vr (until the output of the comparator 2 is inverted) to obtain a count value n (time t5). That is, the time t from time t4 to time t5 is counted.
【０００９】容量Ｃ１からの定電流回路Ｉ１の放電電流
ｉを一定とすると、カウント値ｎは入力電圧Ｖｉｎに比
例する。すなわち、入力電圧Ｖｉｎがカウント値ｎにデ
ジタル変換されることになる。When the discharge current i of the constant current circuit I1 from the capacitor C1 is constant, the count value n is proportional to the input voltage Vin. That is, the input voltage Vin is digitally converted into the count value n.
【００１０】Ｔをクロック周期とすると、時間ｔは、ｔ
＝Ｔ×ｎ（ｓｅｃ）であるから、入力電圧Ｖｉｎは次式
で表される。When T is a clock period, the time t is t
= T × n (sec), the input voltage Vin is expressed by the following equation.
【００１１】
Ｖｉｎ＝Ｔ×ｎ×ｉ÷Ｃ１（Ｖ）・・・・・・・・・・・・・・（２）
例えば、入力電圧範囲０．０〜３．０Ｖ、分解能１２ビ
ット、クロック周波数１ＭＨｚの場合、入力電圧０．１
Ｖの変換時間は１３６．５μｓｅｃ（小数点２位以下切
捨）である。従って、例えば、入力電圧２．５Ｖの場合
は、変換時間は３４１３．３μｓｅｃ必要となる。Vin = T × n × i ÷ C1 (V) ... (2) For example, input voltage range 0.0 to 3.0 V, resolution 12 bits, clock If the frequency is 1MHz, input voltage 0.1
The conversion time of V is 136.5 μsec (rounded down to two decimal places). Therefore, for example, when the input voltage is 2.5 V, the conversion time is 3413.3 μsec.
【００１２】このように、積分型のＡ／Ｄコンバータで
は、入力電圧分解能は入力電圧測定範囲の最大値をビッ
ト数で表現した分解能対応の数で除算した電圧値、すな
わち、上記の例では１２ビット＝４０９６の１カウント
分に対応する電圧値となり、この例では、３．０／４０
９６＝０．０００７３２４２（Ｖ）（小数点９位以下切
捨）となる。一方、変換時間は、クロック周期とカウン
ト値との積であるので、入力電圧が変化するとカウント
値も変化し、従ってクロック周期を一定とした場合、変
換時間も変化する。すなわち、入力電圧によって変換時
間が大きく異なる。最大変換時間は最大カウント値に対
応し、入力電圧測定範囲を大きくすると最大カウント値
も大きくなるので変換時間が長くなる。As described above, in the integral type A / D converter, the input voltage resolution is the voltage value obtained by dividing the maximum value of the input voltage measurement range by the number corresponding to the resolution expressed in the number of bits, that is, 12 in the above example. The voltage value corresponds to one count of bit = 4096, and in this example, 3.0 / 40
96 = 0.00073242 (V) (decimal places rounded down to the 9th place). On the other hand, since the conversion time is the product of the clock cycle and the count value, the count value also changes when the input voltage changes, and therefore the conversion time also changes when the clock cycle is constant. That is, the conversion time greatly differs depending on the input voltage. The maximum conversion time corresponds to the maximum count value, and if the input voltage measurement range is increased, the maximum count value also increases, so the conversion time becomes longer.
【００１３】また、カウント値を電圧換算するため、入
力電圧分解能を高くすると１カウント分に対応する電圧
値が小さくなり、同一電圧変換に要するカウント値が大
きくなりので、クロック周期を一定とした場合、入力電
圧分解能を高くする程変換時間が長くなる。Further, since the count value is converted into voltage, if the input voltage resolution is increased, the voltage value corresponding to one count becomes smaller and the count value required for the same voltage conversion becomes larger. The higher the input voltage resolution, the longer the conversion time.
【００１４】従って、高分解能、大入力電圧測定範囲の
実現には、高周波クロックを使用する必要があり、これ
に付随するノイズ対策等のため、Ａ／Ｄコンバータ回路
のコストが増加する。Therefore, in order to realize a high resolution and a large input voltage measurement range, it is necessary to use a high frequency clock, and the cost of the A / D converter circuit increases due to measures against noise accompanying this.
【００１５】上述したように、積分型Ａ／Ｄコンバータ
は、比較的簡単な回路で高分解能が得られる反面、変換
時間が分解能、クロック周波数及び被測定電圧に依存し
変換効率が悪いため高速化には不向きであるとされてい
た。しかしながら、近年、上記特長が評価され、回路技
術の進歩に伴って高分解能でさらなる高速化要求も強く
なってきている。As described above, the integration type A / D converter can obtain a high resolution with a relatively simple circuit, but on the other hand, the conversion time depends on the resolution, the clock frequency and the voltage to be measured, and the conversion efficiency is poor, so that the speed is increased. Was not suitable for. However, in recent years, the features described above have been evaluated, and the demand for higher resolution and higher speed has become stronger as the circuit technology advances.
【００１６】[0016]
【発明が解決しようとする課題】上述した従来のＡ／Ｄ
コンバータは、変換時間が分解能、クロック周波数及び
被測定電圧に依存するため、被測定電圧である入力電圧
が変化すると変換時間が変動し、分解能を高くし入力電
圧測定範囲を大きくすると入力電圧の最大値近傍で変換
時間が長くなり、変換時間の高速化、高分解能化及び大
入力電圧測定範囲を実現するためには、高周波クロック
の使用が必要であり、これに付随するノイズ対策等のた
めコストが増加するという欠点があった。DISCLOSURE OF THE INVENTION The above-mentioned conventional A / D
Since the conversion time of the converter depends on the resolution, clock frequency, and voltage to be measured, the conversion time fluctuates when the input voltage, which is the voltage to be measured, changes.When the resolution is increased and the input voltage measurement range is increased, the maximum input voltage The conversion time becomes longer in the vicinity of the value, and it is necessary to use a high-frequency clock in order to realize a faster conversion time, higher resolution, and a larger input voltage measurement range. Has the drawback of increasing.
【００１７】本発明の目的は、上記欠点を解決し、高周
波クロックを必要とすることなく、変換時間の高速化、
高分解能化及び大入力電圧測定範囲を実現した積分型の
Ａ／Ｄコンバータを提供することにある。The object of the present invention is to solve the above-mentioned drawbacks, to speed up the conversion time without requiring a high frequency clock,
An object is to provide an integration type A / D converter that realizes high resolution and a large input voltage measurement range.
【００１８】[0018]
【課題を解決するための手段】請求項１記載の発明のＡ
／Ｄコンバータは、被測定電圧である入力電圧に応じた
電荷を蓄積する容量と、蓄積した前記電荷を一定の放電
電流値で放電させる定電流回路と、前記放電の開始時刻
から前記容量の両端電位が設定した基準電圧に到達する
時刻までクロックパルスをカウントしカウント値を生成
するカウンタとを備え、前記カウント値が前記入力電圧
のディジタル変換値を表すよう構成した積分型のＡ／Ｄ
コンバータにおいて、前記入力電圧を検出し検出した前
記入力電圧に応じた電圧値の前記基準電圧を設定する入
力レベル検出手段を備えて構成されている。Means for Solving the Problems A of the invention according to claim 1
The / D converter includes a capacity for accumulating charges according to an input voltage, which is a voltage to be measured, a constant current circuit for discharging the accumulated charges at a constant discharge current value, and both ends of the capacity from the discharge start time. A counter for counting clock pulses and generating a count value until the time when the potential reaches a set reference voltage, wherein the count value represents a digital conversion value of the input voltage
The converter includes an input level detection unit that detects the input voltage and sets the reference voltage having a voltage value corresponding to the detected input voltage.
【００１９】また、請求項２記載の発明は、請求項１記
載のＡ／Ｄコンバータにおいて、前記入力レベル検出手
段が、前記入力電圧の最小値から最大値までの範囲であ
る最大入力電圧範囲を予め定めた複数の分割電圧範囲に
分割し、前記複数の分割電圧範囲の各々毎に対応する前
記基準電圧を設定することを特徴とするものである。According to a second aspect of the present invention, in the A / D converter according to the first aspect, the input level detecting means sets a maximum input voltage range which is a range from the minimum value to the maximum value of the input voltage. It is characterized in that it is divided into a plurality of predetermined divided voltage ranges, and the reference voltage corresponding to each of the plurality of divided voltage ranges is set.
【００２０】また、請求項３記載の発明は、請求項１記
載のＡ／Ｄコンバータにおいて、被測定電圧である入力
電圧値をインピーダンス変換するインピーダンス変換手
段を備えて構成されている。According to a third aspect of the present invention, the A / D converter according to the first aspect is provided with impedance conversion means for impedance-converting an input voltage value which is a voltage to be measured.
【００２１】請求項４記載の発明のＡ／Ｄコンバータ
は、被測定電圧である入力電圧をインピーダンス変換す
るボルテージフォロワと、
一端が前記ボルテージフォロワの出力端に他端が後述の
容量の一端にそれぞれ接続された充電用の第１のスイッ
チと、
一端が前記第１のスイッチの他端に他端が接地電位にそ
れぞれ接続され前記第１のスイッチが閉じた時前記ボル
テージフォロワの出力電圧により充電される前記容量
と、
一端が前記第１の容量の一端に他端が後述の定電流回路
の一端にそれぞれ接続された放電用の第２のスイッチ
と、
一端が前記第２のスイッチの他端に他端が接地電位にそ
れぞれ接続され前記第２のスイッチが閉じた時に前記容
量に充電された電荷を前記接地電位又は負電位の電源に
放電する前記定電流回路と、被比較電圧入力端に前記容
量の端子電圧である充電電圧の供給を受けるコンパレー
タと、クロックパルスを出力するクロック発生回路と、
前記クロックパルスを前記コンパレータが反転するまで
カウントしカウント値を生成するカウンタと、前記第１
及び第２のスイッチを制御する制御回路と、前記容量の
前記充電電圧の供給を受けこの充電電圧の値の検出値に
応じた値の基準電圧を生成して前記コンパレータの基準
電圧入力端に供給する入力レベル検出回路とを備えて構
成されている。An A / D converter according to a fourth aspect of the present invention is a voltage follower for impedance-converting an input voltage which is a voltage to be measured, one end of which is an output end of the voltage follower and the other end of which is one end of a capacitance described later. The connected first switch for charging, one end of which is connected to the other end of the first switch and the other end of which is connected to the ground potential, and when the first switch is closed, the voltage is output by the voltage follower. A second switch for discharging, one end of which is connected to one end of the first capacitor and the other end of which is connected to one end of a constant current circuit described later, and one end of which is connected to the other end of the second switch. A constant current circuit that discharges the electric charge charged in the capacitor to the ground potential or a negative potential power supply when the other end is connected to the ground potential and the second switch is closed; A comparator that receives a charging voltage, which is a terminal voltage of the capacitor, at a voltage input terminal; and a clock generation circuit that outputs a clock pulse,
A counter that counts the clock pulse until the comparator reverses and generates a count value;
And a control circuit for controlling the second switch, receiving the charging voltage of the capacitor, generating a reference voltage having a value corresponding to a detected value of the charging voltage, and supplying the reference voltage input terminal of the comparator. And an input level detection circuit for
【００２２】また、請求項５記載の発明は、請求項４記
載のＡ／Ｄコンバータにおいて、前記入力レベル検出回
路が、前記入力電圧の最小値から最大値までの範囲であ
る最大入力電圧範囲を予め定めた第１及び第２の分割電
圧範囲に分割し、前記基準電圧として前記第１，第２の
分割電圧範囲の各々毎に対応する第１及び第２の基準電
圧を設定することを特徴とするものである。According to a fifth aspect of the present invention, in the A / D converter according to the fourth aspect, the input level detection circuit sets a maximum input voltage range which is a range from the minimum value to the maximum value of the input voltage. It is divided into predetermined first and second divided voltage ranges, and the first and second reference voltages corresponding to each of the first and second divided voltage ranges are set as the reference voltage. It is what
【００２３】また、請求項６記載の発明は、請求項４記
載のＡ／Ｄコンバータにおいて、前記入力レベル検出回
路が、一端が前記容量の一端に接続された第３のスイッ
チと、
一端が前記第３のスイッチの他端に他端が接地電位に接
続され前記第３のスイッチと開閉が逆動作で連動する第
４のスイッチと、
一端が前記第３のスイッチの他端に他端が接地電位に接
続された第１の容量と、第１及び第２の基準電圧をそれ
ぞれ出力する第１及び第２の電圧源と、
一端が第２の電圧源の出力端に接続された第２の容量
と、
一端が第２の容量の他端に接続された第３の容量と、各
々の被比較入力端が前記第１の容量の一端に接続され各
々の基準電圧入力端が前記第１，第２，第３の容量の各
々の一端にそれぞれ接続された第１，第２，第３のコン
パレータと、
一端が前記コンパレータの基準電圧入力端に接続された
第１の抵抗と、
一端が前記第１の抵抗の他端に接続された第２の抵抗
と、
一端が前記第２の抵抗の他端に接続された第３の抵抗
と、
一端が前記第３の抵抗抵抗の他端に接続された第４の抵
抗と、
一端が前記第４の抵抗の他端に他端が接地にそれぞれ接
続された第５の抵抗と、ドレインが前記第１，第２の抵
抗の共通接続点にソースが前記第２，第３の抵抗の共通
接続点にゲートが前記第１のコンパレータの出力端にそ
れぞれ接続された第１のトランジスタと、ドレインが前
記第２，第３の抵抗の共通接続点にソースが前記第３，
第４の抵抗の共通接続点にゲートが前記第２のコンパレ
ータの出力端にそれぞれ接続された第２のトランジスタ
と、ドレインが前記第３，第４の抵抗の共通接続点にソ
ースが前記第４，第５の抵抗の共通接続点にゲートが前
記第３のコンパレータの出力端にそれぞれ接続された第
３のトランジスタと、入力端が前記第４，第５の抵抗の
共通接続点に基準電圧入力端が前記第１の電圧を出力す
る演算増幅器とを備えて構成されている。According to a sixth aspect of the present invention, in the A / D converter according to the fourth aspect, the input level detection circuit includes a third switch having one end connected to one end of the capacitor, and one end of the third switch. A fourth switch, the other end of which is connected to the ground potential at the other end of the third switch, and which is interlocked with the third switch by a reverse operation, and one end of which is connected to the other end of the third switch and the other end of which is grounded. A first capacitor connected to the potential, first and second voltage sources for outputting the first and second reference voltages, respectively, and a second terminal having one end connected to the output terminal of the second voltage source. A capacitor, a third capacitor having one end connected to the other end of the second capacitor, each compared input terminal connected to one end of the first capacitor, and each reference voltage input terminal connected to the first First, second and third comparators respectively connected to one ends of the second and third capacitors, respectively. A first resistor having one end connected to a reference voltage input end of the comparator, a second resistor having one end connected to the other end of the first resistor, and one end having the second resistor A third resistor connected to the other end of the third resistor, a fourth resistor having one end connected to the other end of the third resistor resistor, one end connected to the other end of the fourth resistor and the other end grounded. A fifth resistor and a drain connected to a common connection point of the first and second resistors, a source connected to a common connection point of the second and third resistors, and a gate connected to the output end of the first comparator. And a drain connected to the first transistor and a drain connected to the common connection point of the second and third resistors.
A second transistor having a gate connected to the output terminal of the second comparator at a common connection point of the fourth resistor, and a drain having the source at the common connection point of the third and fourth resistors. , A third transistor whose gate is connected to the output terminal of the third comparator at the common connection point of the fifth resistor, and a reference voltage input at the common connection point of the fourth and fifth resistors at the input end. And an operational amplifier that outputs the first voltage.
【００２４】[0024]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Next, embodiments of the present invention will be described in detail with reference to the drawings.
【００２５】本実施の形態のＡ／Ｄコンバータは、被測
定電圧である入力電圧に応じた電荷を蓄積する容量と、
蓄積した前記電荷を一定の放電電流値で放電させる定電
流回路と、前記放電の開始時刻から前記容量の両端電位
が設定した基準電圧に到達する時刻までクロックパルス
をカウントしカウント値を生成するカウンタとを備え、
上記カウント値が上記入力電圧のディジタル変換値を表
すよう構成した積分型のＡ／Ｄコンバータにおいて、入
力電圧の最小値から最大値までの範囲である最大入力電
圧範囲を予め定めた複数の分割電圧範囲に分割しその分
割電圧範囲の各々毎に基準電圧を設け、上記入力電圧を
検出し検出した上記入力電圧に対応する分割電圧範囲に
応じた電圧値の上記基準電圧を設定する入力レベル検出
手段を備え、入力レベルにより上記コンパレータの基準
電圧を可変することにより、変換時間が分割電圧範囲の
変換時間で済むので、入力電圧電圧範囲を大きくしても
変換時間が分割電圧範囲の最大変換時間を超えることが
ないことを特徴とするものである。The A / D converter according to the present embodiment has a capacitance for accumulating electric charge according to an input voltage which is a voltage to be measured,
A constant current circuit that discharges the accumulated electric charge with a constant discharge current value, and a counter that counts clock pulses from the start time of the discharge to the time when the potential across the capacitor reaches a set reference voltage and generates a count value. With and
In an integral type A / D converter configured such that the count value represents a digital conversion value of the input voltage, a plurality of divided voltages in which a maximum input voltage range which is a range from a minimum value to a maximum value of the input voltage is predetermined. Input level detecting means for dividing the voltage into a range, providing a reference voltage for each of the divided voltage ranges, detecting the input voltage, and setting the reference voltage having a voltage value according to the divided voltage range corresponding to the detected input voltage. By changing the reference voltage of the comparator according to the input level, the conversion time can be the conversion time of the divided voltage range.Therefore, even if the input voltage voltage range is increased, the conversion time will be the maximum conversion time of the divided voltage range. It is characterized by not exceeding.
【００２６】次に、本発明の実施の形態を図４と共通の
構成要素には共通の参照文字／数字を付して同様にブロ
ックで示す図１を参照すると、この図に示す本実施の形
態のＡ／Ｄコンバータは、従来と共通の被測定電圧であ
る入力電圧Ｖｉｎをインピーダンス変換するボルテージ
フォロワ１と、一端がボルテージフォロワ１の出力端に
他端が後述の容量Ｃ１の一端にそれぞれ接続された充電
用のスイッチＳ１と、一端がスイッチＳ１の他端に他端
が接地電位にそれぞれ接続されスイッチＳ１が閉じた時
ボルテージフォロワ１の出力電圧により充電される容量
Ｃ１と、一端が容量Ｃ１の一端に他端が後述の定電流回
路Ｉ１の一端にそれぞれ接続された放電用のスイッチＳ
２と、一端がスイッチＳ２の他端に他端が接地電位にそ
れぞれ接続されスイッチＳ２が閉じた時に容量Ｃ１に充
電された電荷を負電位（ここでは、説明の便宜上接地電
位）電源に放電する定電流回路Ｉ１と、被比較電圧入力
端に容量Ｃ１の端子電圧である充電電圧Ｖｃの供給を受
けるコンパレータ２と、クロックパルスを出力するクロ
ック発生回路３と、このクロックパルスをコンパレータ
２が反転するまでカウントしカウント値ｎを生成するカ
ウンタ４と、充電スイッチＳ１と放電スイッチＳ２の開
閉を制御する制御回路５とに加えて、電圧源１０６の代
わりに容量Ｃ１の充電電圧Ｖｃの供給を受けこの充電電
圧Ｖｃの値の検出値に応じた値の基準電圧Ｖｒｆを生成
してコンパレータ２の基準電圧入力端に供給する入力レ
ベル検出回路６を備える。Next, referring to FIG. 1 in which the components of the embodiment of the present invention which are common to those of FIG. 4 are designated by common reference characters / numerals and are similarly shown by blocks, the embodiment of the present invention shown in this drawing is shown. A form of the A / D converter is a voltage follower 1 for impedance-converting an input voltage Vin, which is a voltage to be measured, which is common to the related art, and one end is connected to an output end of the voltage follower 1 and the other end is connected to one end of a capacitance C1 described later. The charging switch S1 that has been charged, a capacitor C1 that is charged by the output voltage of the voltage follower 1 when one end is connected to the other end of the switch S1 and the other end is connected to the ground potential, and the switch S1 is closed, and one end is a capacitor C1. And a discharge switch S whose other end is connected to one end of a constant current circuit I1 described later.
2 and one end of the switch S2 is connected to the other end of the switch S2 and the other end thereof is connected to the ground potential, and the charge charged in the capacitor C1 when the switch S2 is closed is discharged to the negative potential (here, ground potential) power source. The constant current circuit I1, the comparator 2 which receives the charging voltage Vc which is the terminal voltage of the capacitor C1 at the input terminal of the voltage to be compared, the clock generation circuit 3 which outputs a clock pulse, and the comparator 2 inverts this clock pulse. In addition to the counter 4 that counts up to the count value n and the control circuit 5 that controls the opening and closing of the charging switch S1 and the discharging switch S2, the charging voltage Vc of the capacitor C1 is supplied instead of the voltage source 106. The input level detection circuit 6 that generates the reference voltage Vrf having a value corresponding to the detected value of the charging voltage Vc and supplies the reference voltage Vrf to the reference voltage input terminal of the comparator 2 Obtain.
【００２７】入力レベル検出回路６の構成の一例を回路
図で示す図２を参照すると、この入力レベル検出回路６
は、一端が容量Ｃ１の一端に接続されたスイッチＳ６１
と、一端がスイッチＳ６１の他端に他端が接地電位に接
続されスイッチＳ６１がオンの場合はオフしスイッチＳ
６１がオフの場合はオンするというように開閉が逆動作
で連動するスイッチＳ６２と、一端がスイッチＳ６１の
他端に他端が接地電位に接続された容量Ｃ６１と、基準
電圧Ｖｒ６１，Ｖｒ６２をそれぞれ出力する電圧源６
５，６６と、一端が電圧源６６の出力端に接続された容
量Ｃ６２と、一端が容量Ｃ６２の他端に接続された容量
Ｃ６３と、一端が容量Ｃ６３の他端に他端が接地にそれ
ぞれ接続された容量Ｃ６４と、各々の被比較入力端が容
量Ｃ６１の一端に接続され各々の基準電圧入力端が容量
Ｃ６２，Ｃ６３，Ｃ６４の各々の一端にそれぞれ接続さ
れたコンパレータ６１，６２，６３と、一端がコンパレ
ータ２の基準電圧入力端に接続された抵抗Ｒ６１と、一
端が抵抗Ｒ６１の他端に接続された抵抗Ｒ６２と、一端
が抵抗Ｒ６２の他端に接続された抵抗Ｒ６３と、一端が
抵抗Ｒ６３の他端に接続された抵抗Ｒ６４と、一端が抵
抗Ｒ６４の他端に他端が接地にそれぞれ接続された抵抗
Ｒ６５と、ドレインが抵抗Ｒ６１，Ｒ６２の共通接続点
にソースが抵抗Ｒ６２，Ｒ６３の共通接続点にゲートが
コンパレータ６１の出力端にそれぞれ接続されたＮチャ
ネルＭＯＳ型のトランジスタＱ６１と、ドレインが抵抗
Ｒ６２，Ｒ６３の共通接続点にソースが抵抗Ｒ６３，Ｒ
６４の共通接続点にゲートがコンパレータ６２の出力端
にそれぞれ接続されたＮチャネルＭＯＳ型のトランジス
タＱ６２と、ドレインが抵抗Ｒ６３，Ｒ６４の共通接続
点にソースが抵抗Ｒ６４，Ｒ６５の共通接続点にゲート
がコンパレータ６３の出力端にそれぞれ接続されたＮチ
ャネルＭＯＳ型のトランジスタＱ６３と、入力端が抵抗
Ｒ６４，Ｒ６５の共通接続点に基準電圧入力端が電圧源
６５の出力端に出力端が抵抗Ｒ６１の一端にそれぞれ接
続され基準電圧Ｖｒｆを出力する演算増幅器（以下、ア
ンプ）６４とを備える。Referring to FIG. 2 which is a circuit diagram showing an example of the configuration of the input level detecting circuit 6, the input level detecting circuit 6 is described.
Is a switch S61 whose one end is connected to one end of the capacitor C1.
When one end of the switch S61 is connected to the other end of the switch S61 and the other end thereof is connected to the ground potential and the switch S61 is on, the switch S61 is turned off.
A switch S62 whose opening and closing are interlocked by reverse operation such as turning on when 61 is off, a capacitor C61 whose one end is connected to the other end of the switch S61 and the other end to the ground potential, and reference voltages Vr61 and Vr62. Output voltage source 6
5, 66, a capacitor C62 whose one end is connected to the output end of the voltage source 66, a capacitor C63 whose one end is connected to the other end of the capacitor C62, one end to the other end of the capacitor C63 and the other end to ground, respectively. And a connected capacitor C64 and comparators 61, 62 and 63 whose respective input terminals to be compared are connected to one end of the capacitor C61 and whose reference voltage input terminals are respectively connected to one ends of the capacitors C62, C63 and C64. , A resistor R61 whose one end is connected to the reference voltage input end of the comparator 2, a resistor R62 whose one end is connected to the other end of the resistor R61, a resistor R63 whose one end is connected to the other end of the resistor R62, and one end A resistor R64 connected to the other end of the resistor R63, a resistor R65 having one end connected to the other end of the resistor R64 and the other end connected to the ground, and a drain connected to the common connection point of the resistors R61 and R62 and a source connected to the resistor R65. 2, an N-channel MOS transistor Q61, respectively to output terminals connected gates comparator 61 to a common connection point of R63, the source resistance to a common connection point of the drain resistor R62, R63 R63, R
An N-channel MOS transistor Q62 having a gate connected to the output terminal of the comparator 62 at a common connection point of 64, a drain at a common connection point of resistors R63 and R64, and a source at a common connection point of resistors R64 and R65. Is an N-channel MOS transistor Q63 connected to the output terminal of the comparator 63, the input terminal is the common connection point of the resistors R64 and R65, the reference voltage input terminal is the output terminal of the voltage source 65, and the output terminal is the resistor R61. An operational amplifier (hereinafter referred to as an amplifier) 64 that is connected to one end of each and outputs the reference voltage Vrf.
【００２８】次に、図１、図２及び及び容量Ｃ１の一端
の電圧波形（以下、充電電圧波形）を波形図で示す図３
を参照して本実施の形態の動作について説明すると、こ
こでは説明の便宜上入力電圧Ｖｉｎが正電圧であるもの
とする。まず始めに、制御回路５によってスイッチＳ
１，Ｓ２を開き、カウンタ４をリセットする（時刻ｔ
１）。Next, FIGS. 1 and 2 and FIG. 3 showing a voltage waveform at one end of the capacitor C1 (hereinafter referred to as charging voltage waveform) in a waveform diagram.
The operation of the present embodiment will now be described with reference to FIG. 5, where it is assumed that the input voltage Vin is a positive voltage for convenience of description. First of all, the control circuit 5 switches S
1, S2 are opened and the counter 4 is reset (time t
1).
【００２９】次に、スイッチＳ１を閉じ、入力電圧Ｖｉ
ｎを容量Ｃ１に充電する（時刻ｔ２）。入力電圧Ｖｉｎ
は、ボルテージフォロワ１によりインピーダンス変換さ
れ、容量Ｃ１に入力電圧Ｖｉｎに応じた電荷が瞬時に蓄
積され、容量Ｃ１のコンパレータ２側電圧（以下、充電
電圧）Ｖｃは入力電圧Ｖｉｎと等しくなる。Next, the switch S1 is closed and the input voltage Vi is
n is charged to the capacity C1 (time t2). Input voltage Vin
Is subjected to impedance conversion by the voltage follower 1 and electric charge corresponding to the input voltage Vin is instantaneously accumulated in the capacitor C1, and the comparator 2 side voltage (hereinafter, charging voltage) Vc of the capacitor C1 becomes equal to the input voltage Vin.
【００３０】
Ｖｃ＝Ｖｉｎ（Ｖ）・・・・・・・・・・・・・・・・（１）
次に、スイッチＳ１を開き、入力電圧Ｖｉｎと容量Ｃ１
の充電電圧を分離する（時刻ｔ３）。ここまでの動作
は、上述した従来技術と同様である。Vc = Vin (V) (1) Next, the switch S1 is opened to input the input voltage Vin and the capacitance C1.
The charging voltage of is separated (time t3). The operation up to this point is similar to that of the above-described conventional technique.
【００３１】次に、入力レベル検出回路６により、入力
レベルに対応する基準電圧Ｖｒｆを選択する（時刻ｔ
３）。ここでは、説明の便宜上、Ｖｒｆを０Ｖ，１．０
Ｖ，２．０Ｖの３段階とし、入力レベル０Ｖ〜１．０Ｖ
未満では基準電圧Ｖｒｆ＝０Ｖ、入力レベル１．０Ｖ〜
２．０Ｖ未満では基準電圧Ｖｒｆ＝１．０Ｖ、入力レベ
ル２．０Ｖ〜３．０Ｖ未満では基準電圧Ｖｒｆ＝２．０
Ｖをそれぞれ選択するものとする。すなわち、入力電圧
範囲を複数、この例では３分割し、この３分割した分割
電圧範囲の各々毎に適切な基準電圧Ｖｒｆを設定する。Next, the input level detection circuit 6 selects the reference voltage Vrf corresponding to the input level (time t).
3). Here, for convenience of explanation, Vrf is 0 V, 1.0.
Input level 0V to 1.0V with 3 levels of V and 2.0V
Is less than, reference voltage Vrf = 0V, input level 1.0V
Below 2.0V, the reference voltage Vrf = 1.0V, and below input voltage 2.0V-3.0V, the reference voltage Vrf = 2.0.
It is assumed that each V is selected. That is, a plurality of input voltage ranges, in this example, is divided into three, and an appropriate reference voltage Vrf is set for each of the three divided voltage ranges.
【００３２】次に、カウンタ４をセットしてスイッチＳ
２を閉じ、容量Ｃ１の充電電圧を定電流回路Ｉ１で放電
する（時刻ｔ４）。定電流回路Ｉ１の放電電流ｉによっ
て容量Ｃ１より一定量の電荷が放電され、容量Ｃ１のコ
ンパレータ側電圧は減少する。すなわち、容量Ｃ１の充
電電圧Ｖｃは時間に対し一定の比率、すなわち、積分の
時定数Ｋｄ＝Ｃ・Ｖｃ／ｉで減少する。Next, the counter 4 is set and the switch S
2 is closed and the charging voltage of the capacitor C1 is discharged by the constant current circuit I1 (time t4). The discharge current i of the constant current circuit I1 discharges a fixed amount of electric charge from the capacitor C1, and the voltage of the capacitor C1 on the comparator side decreases. That is, the charging voltage Vc of the capacitor C1 decreases at a constant rate with respect to time, that is, at an integration time constant Kd = C · Vc / i.
【００３３】カウンタ４は、容量Ｃ１の充電電圧Ｖｃが
基準電圧Ｖｒｆに達するまで（コンパレータ２の出力が
反転するまで）クロックをカウントしカウント値ｎを求
める（時刻時刻ｔ５）。すなわち、時刻ｔ４から時刻ｔ
５までの時間時刻ｔをカウントする。The counter 4 counts the clock until the charging voltage Vc of the capacitor C1 reaches the reference voltage Vrf (until the output of the comparator 2 is inverted), and obtains the count value n (time t5). That is, from time t4 to time t
The time t until 5 is counted.
【００３４】容量Ｃ１からの定電流回路Ｉ１の放電電流
ｉを一定とすると、カウント値ｎは入力電圧Ｖｉｎに比
例する。すなわち、入力電圧Ｖｉｎがカウント値ｎにデ
ジタル変換されることになる。When the discharge current i of the constant current circuit I1 from the capacitor C1 is constant, the count value n is proportional to the input voltage Vin. That is, the input voltage Vin is digitally converted into the count value n.
【００３５】時刻ｔをクロック周期とすると、時間時刻
ｔは、時刻ｔ＝時刻ｔ×ｎ（ｓｅｃ）であるから、入力
電圧Ｖｉｎは次式で表される。
Ｖｉｎ＝時刻ｔ×ｎ×ｉ÷Ｃ１＋Ｖｒｆ（Ｖ）・・・・・・・・・・・（３）
例えば、従来と同様に、入力電圧範囲０．０〜３．０
Ｖ、分解能１２ビット、クロック周波数１ＭＨｚとす
る。When the time t is a clock cycle, the time t is time t = time t × n (sec), and therefore the input voltage Vin is expressed by the following equation. Vin = time t × n × i ÷ C1 + Vrf (V) (3) For example, as in the conventional case, the input voltage range is 0.0 to 3.0.
V, resolution 12 bits, clock frequency 1 MHz.
【００３６】ここで、説明の便宜上、Ｖｒｆを０Ｖ，
１．０Ｖ，２．０Ｖの３段階とし、また、入力電圧範囲
を３分割し、入力レベル第０Ｖ〜１．０Ｖ未満では基準
電圧Ｖｒｆ＝０Ｖ、入力レベル１．０Ｖ〜２．０Ｖ未満
では基準電圧Ｖｒｆ＝１．０Ｖ、入力レベル２．０Ｖ〜
３．０Ｖ未満では基準電圧Ｖｒｆ＝２．０Ｖをそれぞれ
選択するものとする。Here, for convenience of explanation, Vrf is 0 V,
There are three levels of 1.0V and 2.0V, the input voltage range is divided into three, and the reference voltage Vrf = 0V when the input level is less than 0V to 1.0V, and the reference voltage when the input level is less than 1.0V to 2.0V. Voltage Vrf = 1.0V, input level 2.0V ~
Below 3.0 V, the reference voltage Vrf = 2.0 V is selected.
【００３７】入力電圧Ｖｉｎ＝０．１Ｖの場合、入力レ
ベル第０Ｖ〜１．０Ｖ未満であるので基準電圧Ｖｒｆは
０Ｖであり、この場合の変換時間は従来と同様に１３
６．５μｓｅｃ（小数点２位以下切捨）である。When the input voltage Vin = 0.1V, the reference voltage Vrf is 0V because the input level is 0V to less than 1.0V, and the conversion time in this case is 13 as in the conventional case.
It is 6.5 μsec (rounded down to two decimal places).
【００３８】次に、入力電圧Ｖｉｎ＝２．５Ｖの場合、
入力レベル２．０Ｖ〜３．０Ｖ未満であるので基準電圧
Ｖｒｆは２．０Ｖとなる。従って、コンパレータ２は充
電電圧Ｖｃが２．５Ｖから２．０Ｖまで変化する時間す
なわち０．５Ｖ分の変化に相当する時間だけカウントす
る。従って、この場合は、１３６．５×５＝６８２．５
μｓｅｃとなる。これは上述した従来技術による変換時
間３４１３．３μｓｅｃに比較すると、約１／５であ
る。Next, when the input voltage Vin = 2.5V,
Since the input level is 2.0V to less than 3.0V, the reference voltage Vrf is 2.0V. Therefore, the comparator 2 counts only the time when the charging voltage Vc changes from 2.5V to 2.0V, that is, the time corresponding to the change of 0.5V. Therefore, in this case, 136.5 × 5 = 682.5
μsec. This is about ⅕ as compared with the conversion time of 3413.3 μsec according to the conventional technique described above.
【００３９】なお、基準電圧１．０Ｖ及び２．０Ｖの場
合は、変換したカウント値ｎに基準電圧１．０Ｖ及び
２．０Ｖの各々に対応する固定カウント値を加算して、
最終的なディジタル値を得る。When the reference voltages are 1.0V and 2.0V, fixed count values corresponding to the reference voltages 1.0V and 2.0V are added to the converted count value n,
Obtain the final digital value.
【００４０】次に、図２を参照して、本実施の形態を特
徴付ける入力レベル検出回路６の動作について説明する
と、アンプ６４はコンパレータ２の基準電圧Ｖｒｆを生
成する。この基準電圧Ｖｒｆは、電圧源６５から供給さ
れる基準電圧Ｖｒ６１と抵抗Ｒ６１，Ｒ６２，Ｒ６３，
Ｒ６４，Ｒ６５で決定される。Next, referring to FIG. 2, the operation of the input level detection circuit 6 which characterizes the present embodiment will be described. The amplifier 64 generates the reference voltage Vrf of the comparator 2. The reference voltage Vrf is the same as the reference voltage Vr61 supplied from the voltage source 65 and the resistors R61, R62, R63,
Determined by R64 and R65.
【００４１】アンプ６４の出力端と接地間に直列接続さ
れた抵抗Ｒ６１，Ｒ６２，Ｒ６３，Ｒ６４，Ｒ６５は基
準電圧Ｖｒｆの分圧回路を構成している。The resistors R61, R62, R63, R64 and R65 connected in series between the output terminal of the amplifier 64 and the ground constitute a voltage dividing circuit for the reference voltage Vrf.
【００４２】Ｎチャネル型のトランジスタＱ６１，Ｑ６
２，Ｑ６３の各々は、コンパレータ６１，６２，６３の
各々の出力の供給に応じて上記分圧回路の分圧抵抗Ｒ６
２，Ｒ６３，Ｒ６４の各々を短絡するスイッチとして機
能する。N-channel type transistors Q61 and Q6
2, Q63 each have a voltage dividing resistor R6 of the voltage dividing circuit according to the supply of the output of each of the comparators 61, 62, 63.
It functions as a switch that short-circuits each of R2, R63, and R64.
【００４３】一方、入力電圧Ｖｉｎは、スイッチＳ６
１，Ｓ６２により容量Ｃ６１に充電され、充電電圧Ｖｃ
６１を生成する。コンパレータ６１，６２，６３の各々
はこの充電電圧Ｖｃ６１を、電圧源６６から供給される
基準電圧Ｖｒ６２とこの基準電圧Ｖｒ６２を容量Ｃ６
２，Ｃ６３及びＣ６４から成る分圧回路で分圧された分
電圧Ｖｒ６３，Ｖｒ６４の各々と比較し、この比較結果
の出力の各々でトランジスタＱ６１，Ｑ６２，Ｑ６３の
各々のオン／オフを制御する。On the other hand, the input voltage Vin is determined by the switch S6.
1, the capacity C61 is charged by S62, and the charging voltage Vc
61 is generated. Each of the comparators 61, 62 and 63 uses the charging voltage Vc61 as a reference voltage Vr62 supplied from the voltage source 66 and the reference voltage Vr62 as a capacitance C6.
Each of the divided voltages Vr63 and Vr64 divided by the voltage dividing circuit composed of 2, C63 and C64 is compared, and each of the outputs of the comparison result controls ON / OFF of each of the transistors Q61, Q62 and Q63.
【００４４】入力電圧Ｖｉｎが低く、従って充電電圧Ｖ
ｃ６２が低い場合コンパレータ６１，６２，６３の全て
の出力がＬレベルとなる。この場合は、トランジスタＱ
６１，Ｑ６２，Ｑ６３の全てが遮断（オフ）状態とな
り、分圧回路の分圧比はＲ６５／（Ｒ６１＋Ｒ６２＋Ｒ
６３＋Ｒ６４＋Ｒ６５）であり、最も高い。従ってこの
場合の出力の基準電圧Ｖｒｆは次式で表される。
Ｖｒｆ＝Ｖｒ６１｛１＋（Ｒ６１＋Ｒ６２＋Ｒ６３＋Ｒ
６４）／Ｒ６５｝
この場合は、基準電圧Ｖｒｆは最低値を出力する。Since the input voltage Vin is low, the charging voltage V
When c62 is low, all the outputs of the comparators 61, 62, 63 become L level. In this case, the transistor Q
All of 61, Q62, and Q63 are cut off (OFF), and the voltage dividing ratio of the voltage dividing circuit is R65 / (R61 + R62 + R).
63 + R64 + R65), which is the highest. Therefore, the output reference voltage Vrf in this case is expressed by the following equation. Vrf = Vr61 {1+ (R61 + R62 + R63 + R
64) / R65} In this case, the reference voltage Vrf outputs the lowest value.
【００４５】入力電圧Ｖｉｎが上昇し、例えば、充電電
圧Ｖｃ６１が基準電圧Ｖｒ６２を超えるとコンパレータ
６１が反転してＨレベルを出力し、トランジスタＱ６１
をオンする。さらに、入力電圧Ｖｉｎがさらに上昇し、
分圧した基準電圧Ｖｒ６３が基準電圧Ｖｒ６２を超える
とコンパレータ６２が反転してＨレベルを出力し、トラ
ンジスタＱ６２をオンする。同様に、入力電圧Ｖｉｎが
さらに上昇すると、分圧した基準電圧Ｖｒ６４が基準電
圧Ｖｒ６２を超えるとコンパレータ６３が反転してＨレ
ベルを出力し、トランジスタＱ６３をオンする。When the input voltage Vin rises and, for example, the charging voltage Vc61 exceeds the reference voltage Vr62, the comparator 61 inverts and outputs the H level, and the transistor Q61.
Turn on. Further, the input voltage Vin further rises,
When the divided reference voltage Vr63 exceeds the reference voltage Vr62, the comparator 62 inverts and outputs the H level, turning on the transistor Q62. Similarly, when the input voltage Vin further rises and the divided reference voltage Vr64 exceeds the reference voltage Vr62, the comparator 63 inverts and outputs the H level, turning on the transistor Q63.
【００４６】このように、トランジスタＱ６１，Ｑ６
２，Ｑ６３の各々が導通（オン）することにより、抵抗
Ｒ６１，Ｒ６２，Ｒ６３，Ｒ６４，Ｒ６５から成る分圧
回路の分圧比が変化し、従って、出力の基準電圧Ｖｒｆ
が変化する。従って、入力電圧Ｖｉｎの最低値からの上
昇に伴い、基準電圧Ｖｒｆは最低値から順次段階的に上
昇し、入力電圧Ｖｉｎの最高値に対応したトランジスタ
Ｑ６１，Ｑ６２，Ｑ６３の全てがオン状態のとき基準電
圧Ｖｒｆは最高値となる。Thus, the transistors Q61 and Q6 are
When each of Q2 and Q63 conducts (turns on), the voltage dividing ratio of the voltage dividing circuit including the resistors R61, R62, R63, R64, and R65 changes, and therefore the output reference voltage Vrf.
Changes. Therefore, when the input voltage Vin rises from the lowest value, the reference voltage Vrf gradually rises from the lowest value, and when all the transistors Q61, Q62, Q63 corresponding to the highest value of the input voltage Vin are in the ON state. The reference voltage Vrf has the highest value.
【００４７】上述したように、本実施の形態のＡ／Ｄコ
ンバータは、入力電圧分解能は入力電圧測定範囲の最大
値をビット数で表現した分解能対応の数で除算した電圧
値すなわち分解能を表現するビット値対応の数の１カウ
ント分に対応する電圧値となり、一方、入力電圧測定範
囲を分割してその分割測定範囲の各々毎に基準電圧を設
け、入力レベルを検出して対応する分割測定範囲を求め
てその分割測定範囲に対し最適な基準電圧を生成する入
力レベル検出回路を備えることにより、入力レベルに応
じた分割測定範囲に対し適切な基準電圧を設定すること
で変換時間は分割測定範囲の変換時間で済むので、入力
電圧測定範囲を大きくしても変換時間が分割測定範囲の
最大変換時間を超えることがない。As described above, in the A / D converter of the present embodiment, the input voltage resolution expresses a voltage value obtained by dividing the maximum value of the input voltage measurement range by the number corresponding to the resolution expressed in the number of bits, that is, the resolution. The voltage value corresponds to one count of the number corresponding to the bit value. On the other hand, the input voltage measurement range is divided, a reference voltage is provided for each of the divided measurement ranges, the input level is detected, and the corresponding divided measurement range is detected. By providing an input level detection circuit that calculates the optimum reference voltage for the divided measurement range, the conversion time is divided into the divided measurement range by setting an appropriate reference voltage for the divided measurement range according to the input level. Therefore, even if the input voltage measurement range is increased, the conversion time does not exceed the maximum conversion time of the divided measurement range.
【００４８】従って、高分解能化及び大入力電圧測定範
囲の実現のために、コスト増大要因となる高周波クロッ
クを使用しなくてもよいため低価格化を図れる。Therefore, in order to realize a high resolution and a large input voltage measurement range, it is not necessary to use a high frequency clock, which causes a cost increase, so that the cost can be reduced.
【００４９】[0049]
【発明の効果】以上説明したように、本発明のＡ／Ｄコ
ンバータは、最大入力電圧範囲を予め定めた複数の分割
電圧範囲に分割しその分割電圧範囲の各々毎に基準電圧
を設け、入力電圧を検出し検出した上記入力電圧対応の
分割電圧範囲に応じた電圧値の基準電圧を設定する入力
レベル検出手段を備え、入力レベルに応じて適切な基準
電圧を設定することで変換時間は分割電圧範囲の変換時
間で済むので、入力電圧電圧範囲を大きくしても変換時
間が分割電圧範囲の最大変換時間を超えることがないと
いう効果がある。As described above, according to the A / D converter of the present invention, the maximum input voltage range is divided into a plurality of predetermined divided voltage ranges, and the reference voltage is provided for each of the divided voltage ranges. The conversion time is divided by detecting the voltage and providing an input level detection means for setting a reference voltage having a voltage value corresponding to the divided voltage range corresponding to the detected input voltage, and setting an appropriate reference voltage according to the input level. Since the conversion time of the voltage range is sufficient, the conversion time does not exceed the maximum conversion time of the divided voltage range even if the input voltage voltage range is increased.
【００５０】また、高分解能化及び大入力電圧電圧範囲
の実現のために、コスト増大要因となる高周波クロック
を使用しなくてもよいため低価格化を図れるという効果
がある。Further, in order to realize a high resolution and a wide input voltage / voltage range, it is not necessary to use a high frequency clock, which causes a cost increase, so that there is an effect that the cost can be reduced.
【図１】本発明のＡ／Ｄコンバータの一実施の形態を示
すブロック図である。FIG. 1 is a block diagram showing an embodiment of an A / D converter of the present invention.
【図２】図１の入力レベル検出回路の構成の一例を示す
回路図である。2 is a circuit diagram showing an example of a configuration of an input level detection circuit of FIG.
【図３】本実施の形態のＡ／Ｄコンバータにおける動作
の一例を示す波形図である。FIG. 3 is a waveform diagram showing an example of the operation of the A / D converter of the present embodiment.
【図４】従来のＡ／Ｄコンバータの一例を示すブロック
図である。FIG. 4 is a block diagram showing an example of a conventional A / D converter.
【図５】従来のＡ／Ｄコンバータにおける動作の一例を
示す充電電圧波形の波形図である。FIG. 5 is a waveform diagram of a charging voltage waveform showing an example of the operation of the conventional A / D converter.
１ ボルテージフォロワ ２，６１，６２，６３ コンパレータ ３ クロック発生回路 ４ カウンタ ５ 制御回路 ６ 入力レベル検出回路 ６４ アンプ ６５，６６，１０６ 電圧源 Ｃ１，Ｃ６１，Ｃ６２，Ｃ６３，Ｃ６４ 容量 Ｉ１ 定電流回路 Ｑ６１，Ｑ６２，Ｑ６３ トランジスタ Ｒ６１，Ｒ６２，Ｒ６３，Ｒ６４，Ｒ６５ 抵抗 Ｓ１，Ｓ２，Ｓ６１，Ｓ６２ スイッチ 1 voltage follower 2,61,62,63 Comparator 3 clock generation circuit 4 counter 5 control circuit 6 Input level detection circuit 64 amplifier 65,66,106 Voltage source C1, C61, C62, C63, C64 capacity I1 constant current circuit Q61, Q62, Q63 transistors R61, R62, R63, R64, R65 resistance S1, S2, S61, S62 switches
Claims (6)
を蓄積する容量と、蓄積した前記電荷を一定の放電電流
値で放電させる定電流回路と、前記放電の開始時刻から
前記容量の両端電位が設定した基準電圧に到達する時刻
までクロックパルスをカウントしカウント値を生成する
カウンタとを備え、前記カウント値が前記入力電圧のデ
ィジタル変換値を表すよう構成した積分型のＡ／Ｄコン
バータにおいて、 前記入力電圧を検出し検出した前記入力電圧に応じた電
圧値の前記基準電圧を設定する入力レベル検出手段を備
えることを特徴とするＡ／Ｄコンバータ。1. A capacitance for accumulating electric charges according to an input voltage which is a measured voltage, a constant current circuit for discharging the accumulated electric charges at a constant discharge current value, and both ends of the capacitance from a discharge start time. In an A / D converter of integral type, comprising: a counter that counts clock pulses until a time when a potential reaches a set reference voltage and generates a count value, wherein the count value represents a digital conversion value of the input voltage. An A / D converter comprising: an input level detecting unit that detects the input voltage and sets the reference voltage having a voltage value corresponding to the detected input voltage.
圧の最小値から最大値までの範囲である最大入力電圧範
囲を予め定めた複数の分割電圧範囲に分割し、前記複数
の分割電圧範囲の各々毎に対応する前記基準電圧を設定
することを特徴とする請求項１記載のＡ／Ｄコンバー
タ。2. The input level detection means divides a maximum input voltage range, which is a range from the minimum value to the maximum value of the input voltage, into a plurality of predetermined divided voltage ranges, and the divided voltage ranges of the plurality of divided voltage ranges are divided. The A / D converter according to claim 1, wherein the corresponding reference voltage is set for each of them.
ダンス変換するインピーダンス変換手段を備えることを
特徴とする請求項１記載のＡ／Ｄコンバータ。3. The A / D converter according to claim 1, further comprising impedance conversion means for impedance-converting an input voltage value which is a voltage to be measured.
ンス変換するボルテージフォロワと、 一端が前記ボルテージフォロワの出力端に他端が後述の
容量の一端にそれぞれ接続された充電用の第１のスイッ
チと、 一端が前記第１のスイッチの他端に他端が接地電位にそ
れぞれ接続され前記第１のスイッチが閉じた時前記ボル
テージフォロワの出力電圧により充電される前記容量
と、 一端が前記第１の容量の一端に他端が後述の定電流回路
の一端にそれぞれ接続された放電用の第２のスイッチ
と、 一端が前記第２のスイッチの他端に他端が接地電位にそ
れぞれ接続され前記第２のスイッチが閉じた時に前記容
量に充電された電荷を前記接地電位又は負電位の電源に
放電する前記定電流回路と、 被比較電圧入力端に前記容量の端子電圧である充電電圧
の供給を受けるコンパレータと、 クロックパルスを出力するクロック発生回路と、 前記クロックパルスを前記コンパレータが反転するまで
カウントしカウント値を生成するカウンタと、 前記第１及び第２のスイッチを制御する制御回路と、 前記容量の前記充電電圧の供給を受けこの充電電圧の値
の検出値に応じた値の基準電圧を生成して前記コンパレ
ータの基準電圧入力端に供給する入力レベル検出回路と
を備えることを特徴とするＡ／Ｄコンバータ。4. A voltage follower for impedance-converting an input voltage, which is a voltage to be measured, and a first switch for charging, one end of which is connected to an output end of the voltage follower and the other end of which is connected to one end of a capacitance described later. , One end of which is connected to the other end of the first switch and the other end of which is connected to the ground potential, and which is charged by the output voltage of the voltage follower when the first switch is closed, and one end of which is the first switch A second switch for discharging, the other end of which is connected to one end of a constant current circuit described later, and one end of which is connected to the other end of the second switch and the other end of which is connected to a ground potential, respectively. A constant current circuit that discharges the electric charge charged in the capacitor to the ground potential or a negative potential power supply when the second switch is closed; A comparator that receives a voltage supply, a clock generation circuit that outputs a clock pulse, a counter that counts the clock pulse until the comparator inverts and generates a count value, and a control that controls the first and second switches A circuit and an input level detection circuit that receives the charging voltage of the capacitor and generates a reference voltage having a value corresponding to a detected value of the charging voltage and supplies the reference voltage to a reference voltage input terminal of the comparator. A / D converter characterized by:
圧の最小値から最大値までの範囲である最大入力電圧範
囲を予め定めた第１及び第２の分割電圧範囲に分割し、 前記基準電圧として前記第１，第２の分割電圧範囲の各
々毎に対応する第１及び第２の基準電圧を設定すること
を特徴とする請求項４記載のＡ／Ｄコンバータ。5. The input level detection circuit divides a maximum input voltage range, which is a range from a minimum value to a maximum value of the input voltage, into predetermined first and second divided voltage ranges, 5. The A / D converter according to claim 4, wherein the first and second reference voltages corresponding to each of the first and second divided voltage ranges are set as.
容量の一端に接続された第３のスイッチと、 一端が前記第３のスイッチの他端に他端が接地電位に接
続され前記第３のスイッチと開閉が逆動作で連動する第
４のスイッチと、 一端が前記第３のスイッチの他端に他端が接地電位に接
続された第１の容量と、 第１及び第２の基準電圧をそれぞれ出力する第１及び第
２の電圧源と、 一端が第２の電圧源の出力端に接続された第２の容量
と、 一端が第２の容量の他端に接続された第３の容量と、 各々の被比較入力端が前記第１の容量の一端に接続され
各々の基準電圧入力端が前記第１，第２，第３の容量の
各々の一端にそれぞれ接続された第１，第２，第３のコ
ンパレータと、 一端が前記コンパレータの基準電圧入力端に接続された
第１の抵抗と、 一端が前記第１の抵抗の他端に接続された第２の抵抗
と、 一端が前記第２の抵抗の他端に接続された第３の抵抗
と、 一端が前記第３の抵抗抵抗の他端に接続された第４の抵
抗と、 一端が前記第４の抵抗の他端に他端が接地にそれぞれ接
続された第５の抵抗と、 ドレインが前記第１，第２の抵抗の共通接続点にソース
が前記第２，第３の抵抗の共通接続点にゲートが前記第
１のコンパレータの出力端にそれぞれ接続された第１の
トランジスタと、 ドレインが前記第２，第３の抵抗の共通接続点にソース
が前記第３，第４の抵抗の共通接続点にゲートが前記第
２のコンパレータの出力端にそれぞれ接続された第２の
トランジスタと、 ドレインが前記第３，第４の抵抗の共通接続点にソース
が前記第４，第５の抵抗の共通接続点にゲートが前記第
３のコンパレータの出力端にそれぞれ接続された第３の
トランジスタと、 入力端が前記第４，第５の抵抗の共通接続点に基準電圧
入力端が前記第１の電圧を出力する演算増幅器とを備え
ることを特徴とする請求項４記載のＡ／Ｄコンバータ。6. The input level detection circuit comprises a third switch having one end connected to one end of the capacitor, one end connected to the other end of the third switch, and the other end connected to a ground potential. A fourth switch whose opening and closing are interlocked with each other in reverse operation, a first capacitor having one end connected to the other end of the third switch and the other end connected to a ground potential, and first and second reference voltages. A first and a second voltage source for respectively outputting, a second capacitor whose one end is connected to the output end of the second voltage source, and a third capacitor whose one end is connected to the other end of the second capacitor. A capacitor, and respective compared input terminals are connected to one end of the first capacitor, and respective reference voltage input terminals are respectively connected to one ends of the first, second and third capacitors. Second and third comparators, and a first end whose one end is connected to the reference voltage input end of the comparator A resistor, a second resistor having one end connected to the other end of the first resistor, a third resistor having one end connected to the other end of the second resistor, and an end having the third resistor A fourth resistor connected to the other end of the resistor, a fifth resistor having one end connected to the other end of the fourth resistor and the other end connected to the ground, and a drain having the first and second resistors A source connected to a common connection point of the source and a gate connected to a common connection point of the second and third resistors, a gate connected to the output terminal of the first comparator, and a drain connected to the second and third resistors. A second transistor having a source connected to the common connection point of the resistors, a gate connected to the common connection point of the third and fourth resistors, and a gate connected to the output terminal of the second comparator, and a drain connected to the third, fourth The source is connected to the common connection point of the resistors of the Is a third transistor connected to the output terminal of the third comparator, and a reference voltage input terminal outputs the first voltage to a common connection point of the input terminals and the fourth and fifth resistors. The A / D converter according to claim 4, further comprising an amplifier.
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