JP2003197876A - マグネチックｒａｍ - Google Patents

マグネチックｒａｍ

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JP2003197876A
JP2003197876A JP2002238991A JP2002238991A JP2003197876A JP 2003197876 A JP2003197876 A JP 2003197876A JP 2002238991 A JP2002238991 A JP 2002238991A JP 2002238991 A JP2002238991 A JP 2002238991A JP 2003197876 A JP2003197876 A JP 2003197876A
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resistance change
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drain junction
cell
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JP2002238991A
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Kim Sang-Sok
昌錫 金
Hyokusai Tei
▲ひょく▼齊 鄭
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Hynix Semiconductor Inc
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    • H—ELECTRICITY
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Abstract

(57)【要約】 【課題】 本発明は複数の抵抗変化素子を有するマグネ
チックＲＡＭ(maguneticRAM、以下ＭＲＡＭ)と称する）
に関する。 【解決手段】 単位セル当り直列又は並列に連結される
複数の抵抗変化素子が包含されて多重レベルのデータを
格納することを特徴とするマグネチックＲＡＭを提供す
る。前記抵抗変化素子としては磁気抵抗素子や相変化素
子が用いられる。これにより、素子の高集積化を可能に
し、素子の特性を向上できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はマグネチックＲＡＭ
に関し、特に、ＳＲＡＭより早い速度、ＤＲＡＭのよう
な集積度、そして、フラッシュメモリ(flash memory)の
ような不揮発性メモリの特性を有し、一つのダイオード
に複数の抵抗変化素子が連結されるマグネチックＲＡＭ
(magnetic RAM、以下ではＭＲＡＭとする）に関するも
のである。
【０００２】
【従来の技術】一般に、ほとんどの半導体メモリ製造企
業などは次世代記憶素子の一つとして強磁性体物質を用
いるＭＲＡＭの開発をしている。
【０００３】上記ＭＲＡＭは強磁性薄膜を多層に形成
し、各薄膜の磁化方向による電流変化を感知することに
より情報をリーディング、ライティングできる記憶素子
であって、磁性薄膜固有の特性によって高速、低電力及
び高集積化を可能にするだけでなく、フラッシュメモリ
のように不揮発性メモリ動作が可能な素子である。
【０００４】上記ＭＲＡＭにおいては、スピンが電子の
伝達現象に至大な影響を及ぼすために生じる巨大磁気抵
抗(giant magneto resistive、 GMR）現象とか、スピ
ン偏極磁気透過現象を用いてメモり素子を具現する方法
がある。
【０００５】上記巨大磁気抵抗ＧＭＲ現象を用いたＭＲ
ＡＭは、非磁性層を隔てた二つの磁性層でスピン方向が
同じ場合より異なる場合の抵抗が大きく異なる現象を用
いてＧＭＲ磁気メモリ素子を具現するものである。
【０００６】上記スピン偏極磁気透過現象を用いたＭＲ
ＡＭは、絶縁層を隔てた二つの磁性層でスピン方向が同
じ場合の方が異なる場合より電流透過が非常によく起こ
るという現象を用いて磁気透過接合メモリ素子を具現す
るものである。
【０００７】しかし、上記ＭＲＡＭに対する研究は現在
初期段階におり、主に多層磁性薄膜の形成に集中されて
いて、単位セル構造及び周辺感知回路などに対する研究
は未だ不備であるのが実情である。
【０００８】図１は従来技術の第１の実施例によるマグ
ネチックＲＡＭの断面図である。図１を参照すると、半
導体基板１１の上部にゲート電極１５、即ち、第１ワー
ドラインを形成する。この時、前記ゲート電極１５と前
記半導体基板１１との界面にゲート酸化膜１３が設けら
れる。
【０００９】また、上記ワードライン１５の両側半導体
基板１１にソース／ドレイン接合領域１７ａ、１７ｂを
形成してＭＯＳＦＥＴを形成し、前記ソース／ドレイン
接合領域１７ａ、１７ｂに各々接続される基準電圧線１
９ａと第１導電層１９ｂを形成する。この時前記基準電
圧線１９ａと前記第１導電層１９ｂは共に形成される。
その後、全体表面上部を平坦化させる第１層間絶縁膜２
１を形成し、前記第１導電層１９ｂと接触する第１コン
タクトプラグ２３を形成する。
【００１０】また、前記第１コンタクトプラグ２３に接
続される下部リード層２５を第２導電層をパタニングし
て形成する。全体表面上部を平坦化させる第２層間絶縁
膜２７を形成し、前記下部リード層２５上部を露出させ
るようにしたあと前記第２層間絶縁膜２７上部の一側に
ライトライン２９である第２ワードラインを形成する。
また、前記ライトライン２９上部を平坦化させる第３層
間絶縁膜３１を形成する。
【００１１】また、前記下部リード層２５上部の第３層
間絶縁膜３１を除去してコンタクトホールを形成し、前
記コンタクトホールに前記下部リード層２５とコンタク
トされる第２コンタクトプラグ３３を形成する。また、
前記第３層間絶縁膜３１上に前記第２コンタクトプラグ
３３に接続されるシード層３５を形成する。この時、前
記シード層３５は前記第２コンタクトプラグ３３上側か
ら前記ライトライン２９上側に重なるように形成する。
その後、前記シード層３５上部に反強磁性層（図示せ
ず）、固定強磁性層３９、トンネル障壁層４１及び自由
強磁性層４３を積層して、抵抗変化素子セルであるＭＴ
Ｊ(magnetic tunnel junction)セル４９を形成する。
このＭＴＪセル４９のパターンは、前記ライトライン２
９と同程度の大きさで重なるように形成される。
【００１２】ここで、前記反強磁性層は固定層の磁気方
向が変化しないようにする役割を果たし、前記固定強磁
性層３９は磁化方向が一方向に固定されている。また、
前記自由強磁性層４３は発生された磁場によって磁化方
向が変えられ、前記自由強磁性層４３の磁化方向によっ
て“０”又は“１”の情報が記憶できる。
【００１３】その後、全体表面上部に第４層間絶縁膜４
５を形成して平坦化エッチングして前記自由強磁性層４
３を露出させ、前記自由強磁性層４３に接続される上部
リード層、即ち、ビットライン４７を形成する。
【００１４】次に、前記図１を参照して前記ＭＲＡＭの
構造及び動作を説明する。まず、ＭＲＡＭの単位セル
は、情報を読みとる時用いられるリードラインの第１ワ
ードライン１５を備える一つの電界効果トランジスター
とＭＴＪセル４９、電流を加えて外部磁気場を形成して
ＭＴＪセル４９の磁化方向を決定するライトラインの第
２ワードライン２９、ＭＴＪセル４９に垂直方向に電流
を加えて自由強磁性層の磁化方向を分かるようにする上
部リード層のビットライン４７からなる。
【００１５】ここで、前記ＭＴＪセル４９内の情報を読
みとる動作は、前記リードラインの第１ワードライン１
５に電圧を加えて電界効果トランジスターを動作させ、
前記ビットライン４７に電流を加える時流れる電流の大
きさを感知することでＭＴＪセル４９内の自由強磁性層
の磁化方向をチェックするものである。
【００１６】前記ＭＴＪセル４９内に情報を記憶させる
動作は、電界効果トランジスターをオフ状態に保持した
まま、前記ライトラインの第２ワードライン２９とビッ
トライン４７に電流を加えて発生される磁気場によって
自由強磁性層４３の磁化方向を制御するものである。
【００１７】この時、前記ビットライン４７とライトラ
イン２９に同時に電流を加える理由は、図１の上下方向
から見て二つの金属線が交差する地点の一つのＭＴＪセ
ルを選択することができるからである。
【００１８】次に、前記ＭＲＡＭ内部におけるＭＴＪセ
ルの動作を説明する。まず、ＭＴＪセル４９に垂直方向
に電流が流れる場合、絶縁層を介したトンネリング電流
が流れ、固定強磁性層３９と自由強磁性層４３の磁化方
向が同じであれば該トンネリング電流が大きく、固定強
磁性層３９と自由強磁性層４３の磁化方向が反対であれ
ばトンネリング電流が小さくなる。これをＴＭＲ（Tunn
elingMagneto Resistance）効果と言われる。又、前記
ＴＭＲ効果による電流大きさを感知して自由強磁性層の
磁化方向を感知しそれによるＭＴＪセルに格納された情
報が分かる。
【００１９】
【発明が解決しようとする課題】前記のように従来技術
によるマグネチックＲＡＭは、ビットライン４７へのコ
ンタクトがＭＴＪセル４９を介して成されるので工程が
複雑であり、セル面積が増加されて素子の高集積化を難
しくし、これによる素子の生産性を低下させるという問
題があった。本発明は上記したような従来の技術の問題
点を解消するために、素子の高集積化を可能にし、これ
による素子の特性を向上させるとともに生産性を向上す
ることができるマグネチックＲＡＭを提供することにそ
の目的がある。
【００２０】
【課題を解決するための手段】本発明は上記したような
従来の技術の問題点を解消するために、ＭＴＪセルを直
列や並列に二つ以上連結し、ＭＴＪセルが一つの場合に
比べて、更に多いビットを一つのＭＲＡＭの単位セルに
格納できるので、素子の高集積化を可能にし素子の特性
を向上することができる。
【００２１】すなわち、本発明の請求項１に記載の発明
は、マグネチックＲＡＭにおいて、単位セル当り直列又
は並列に連結される複数の抵抗変化素子が包含されて多
重レベルのデータを格納することを特徴とする。請求項
２に記載の発明は、請求項１に記載のマグネチックＲＡ
Ｍにおいて、前記抵抗変化素子に磁気抵抗素子や相変化
素子が用いられることを特徴とする。請求項３に記載の
発明は、請求項２に記載のマグネチックＲＡＭにおい
て、前記抵抗変化素子は、ＭＴＪ(magnetic tunnel j
unction)素子、ＡＭＲ（anisotropic magneto resistan
ce）素子、ＧＭＲ(giant magneto resistive）素子、
スピンバルブ(spin valve)素子、強磁性体／金属・半導
体ハイブリッド構造を有する素子、III−Ｖ族磁性半導
体複合構造を有する素子、金属／半導体複合構造を有す
る素子、準金属／半導体複合構造を有する素子及びＣＭ
Ｒ(colossalmagneto resistance)素子からなる群より選
択されることを特徴とする。請求項４に記載の発明は、
請求項１に記載のマグネチックＲＡＭにおいて、前記単
位セルは、複数の抵抗変化素子に各々対応する複数のラ
イトラインを包含していることを特徴とする。
【００２２】請求項５に記載の発明は、半導体基板の活
性領域に備えられるソース／ドレイン接合領域と、前記
ソース／ドレイン接合領域間の活性領域上部に形成され
るゲート酸化膜及びワードライン積層構造と、前記ソー
ス接合領域に接続される基準電圧線と、前記ドレイン接
合領域に一側が接続されるシード層と、前記シード層の
他側上部に並列接続される複数の抵抗変化素子セルと、
前記シード層下部に絶縁膜を介在して前記複数の抵抗変
化素子と各々対称の位置に形成される複数のライトライ
ンと、前記複数の抵抗変化素子にコンタクトされるビッ
トラインと、からなることを特徴とするマグネチックＲ
ＡＭである。請求項６に記載の発明は、請求項５に記載
のマグネチックＲＡＭにおいて、前記抵抗変化素子とし
て磁気抵抗素子や相変化素子が用いられることを特徴と
する。
【００２３】請求項７に記載の発明は、請求項６に記載
のマグネチックＲＡＭにおいて、前記抵抗変化素子とし
てＭＴＪ素子、ＡＭＲ素子、ＧＭＲ素子、スピンバルブ
(spin valve)素子、強磁性体／金属・半導体ハイブリッ
ド構造を有する素子、III−Ｖ族磁性半導体複合構造を
有する素子、金属／半導体複合構造を有する素子、準金
属／半導体複合構造を有する素子、及びＣＭＲ素子から
なる群より任意の一つが使用されることを特徴とする。
請求項８に記載の発明は、請求項５に記載のマグネチッ
クＲＡＭにおいて、前記ビットラインは、前記複数の抵
抗変化素子の各々に別途に接続されるように複数形成さ
れることを特徴とする。
【００２４】請求項９に記載の発明は、半導体基板の活
性領域に備えられるソース／ドレイン接合領域と、前記
ソース／ドレイン接合領域間の活性領域上部に形成され
るゲート酸化膜及びワードライン積層構造と、前記ソー
ス接合領域に接続される基準電圧線と、前記ドレイン接
合領域に一側が接続される第１シード層と、前記第１シ
ード層の他側に接続される第１抵抗変化素子セルと、前
記第１シード層の下部に絶縁膜を介在して前記第１抵抗
変化素子と対称の位置に形成される第１ライトライン
と、前記第１抵抗変化素子セルに接続されるビットライ
ンと、前記ビットラインに接続され、前記第１抵抗変化
素子と対称の位置に形成される第２抵抗変化素子セル
と、前記第２抵抗変化素子セル上部に一側が接続され他
側が前記第１シード層に接続される第２シード層と、前
記第２シード層の上側に絶縁膜を介在して前記第２抵抗
変化素子と対称の位置に形成される第２ライトライン
と、からなることを特徴とするマグネチックＲＡＭであ
る。
【００２５】請求項１０に記載の発明は、半導体基板の
活性領域に備えられるソース／ドレイン接合領域と、前
記ソース／ドレイン接合領域間の活性領域上部に形成さ
れるゲート酸化膜及びワードライン積層構造と、前記ソ
ース接合領域に接続される基準電圧線と、前記ドレイン
接合領域に一側が接続される第１シード層と、前記第１
シード層の他側に接続される第１抵抗変化素子セルと、
前記第１シード層の下部に絶縁膜を介在して前記第１抵
抗変化素子と対称になるように形成される第１ライトラ
インと、前記第１抵抗変化素子セルに接続される第１ビ
ットラインと、前記１ビットライン上側に第１シード層
と一側が接続されている第２シード層と、前記第２シー
ド層の他の下部に絶縁膜を介在して形成される第２ライ
トラインと、第２ライトライン上側の前記第２シード層
の上部に接続され、前記第２のライトラインと対称にな
るように形成される第２抵抗変化素子セルと、前記第２
抵抗変化素子セルに接続される第２ビットラインと、か
らなることを特徴とするマグネチックＲＡＭである。請
求項１１に記載の発明は、請求項１０に記載のマグネチ
ックＲＡＭにおいて、前記ビットラインは、前記複数の
抵抗変化素子の各々に別途に接続されるように複数形成
されることを特徴とする。
【００２６】請求項１２に記載の発明は、半導体基板の
活性領域に備えられるソース／ドレイン接合領域と、前
記ソース／ドレイン接合領域間の活性領域上部に形成さ
れるゲート酸化膜及びワードライン積層構造と、前記ソ
ース接合領域に接続される基準電圧線と、前記ドレイン
接合領域に一側が接続される第１シード層と、前記第１
シード層の他側に接続される第１抵抗変化素子セルと、
前記第１シード層の下部に絶縁膜を介在して前記第１抵
抗変化素子と対称になるように形成される第１ライトラ
インと、前記第１抵抗変化素子セルに接続される第１ビ
ットラインと、前記１ビットライン上側において第１ビ
ットラインと一側が接続されている第２シード層と、前
記第２シード層の他の下部に絶縁膜を介在して形成され
る第２ライトラインと、第２ライトライン上側の前記第
２シード層の上部に接続され、前記第２のライトライン
と対称になるように形成される第２抵抗変化素子セル
と、前記第２抵抗変化素子セルに接続される第２ビット
ラインと、からなることを特徴とするマグネチックＲＡ
Ｍである。
【００２７】請求項１３に記載の発明は、半導体基板の
活性領域に備えられるソース／ドレイン接合領域と、前
記ソース／ドレイン接合領域間の活性領域上部に形成さ
れるゲート酸化膜及びワードライン積層構造と、前記ソ
ース接合領域に接続される基準電圧線と、前記ドレイン
接合領域に一側が接続される第１シード層と、前記第１
シード層の他側上部に接続される第１抵抗変化素子セル
と、前記第１シード層の下部に絶縁膜を介在して前記第
１抵抗変化素子と対称になるように形成される第１ライ
トラインと、前記１抵抗変化素子セルに接続される第１
ビットラインと、前記１抵抗変化素子セルと対称になる
ように前記第１ビットライン上側に接続される第２抵抗
変化素子セルと、前記第２抵抗変化素子セルに接続され
る第２ビットラインと、からなることを特徴とするマグ
ネチックＲＡＭである。
【００２８】一方、本発明の原理は次の通りである。従
来の技術において、一つのトランジスターと一つの抵抗
変化素子とからなったマグネチックＲＡＭはリード／ラ
イト動作が１０5〜１０6の程度の回数で限られる。そこ
で、本発明においては、複数の抵抗変化素子を直列又は
並列に連結したＭＲＡＭを提供し、素子の性能を向上さ
せた。
【００２９】ここで、前記抵抗変化素子とは、ＭＴＪ、
ＡＭＲ、ＧＭＲ、スピンバルブ(spin valve)、強磁性体
／金属・半導体ハイブリッド構造、III−Ｖ族磁性半導
体複合構造、金属／半導体複合構造、準金属／半導体複
合構造、ＣＭＲなどのような磁化又は磁性によって磁性
値が変えられる磁気抵抗素子と、電気信号による物質相
変換によって抵抗値が変えられる相変換素子を称する。
【００３０】
【発明の実施の形態】以下、添付図面を参照して本発明
を詳細に説明する。
【００３１】図２ないし図７は本発明の第１実施例ない
し第６実施例によって形成される複数のＭＴＪセルが備
えられるＭＲＡＭを示した図である。図２は本発明の第
１実施例を、図３は本発明の第２実施例を示した断面図
であって、二つのＭＴＪセルを並列または直列に連結し
て一つのビットラインにセンシングするように形成した
ものである。
【００３２】図２を参照すると、このマグネチックＲＡ
Ｍは、半導体基板５１と、半導体基板５１の活性領域に
備えられるソース／ドレイン接合領域５７ａ、５７ｂ
と、前記ソース／ドレイン接合領域５７ａ、５７ｂ間の
活性領域に備えられるゲート酸化膜５３及びワードライ
ン５５の積層構造と、前記ソース接合領域５７ａに接続
される基準電圧線５９ａと、前記ドレイン接合領域５９
ａに一側が接続されるシード層７５と、前記シード層７
５の他側上部に一定距離離隔される並列に形成される複
数のＭＴＪセル、すなわち、第１ＭＴＪセル８９ａと、
第２ＭＴＪセル８９ｂと、シード層７５の下部に第３層
間絶縁膜７１を介在し前記各々のＭＴＪセルと対称の位
置に形成される２つのライトラインである第１ライトラ
イン６９ａ及び第２ライトライン６９ｂと、前記複数の
ＭＴＪセル８９ａと８９ｂが共通に接続されるビットラ
イン８７からなる。前記図２によるＭＲＡＭは、ライテ
ィング(writing)動作を行うために各ＭＴＪセルごとに
一つずつライトライン６９ａ、６９ｂを必要とする。な
お、その他の符号について、５９ｂは第１導電層、６１
は第１層間絶縁膜、６３は第１コンタクトプラグ、６５
は下部リード層、６７は第２層間絶縁膜、７３は第２コ
ンタクトプラグ、８５は第４層間絶縁膜、７９ａ及び７
９ｂはそれぞれ第１固定強磁性層及び第２固定強磁性
層、８１ａ及び８１ｂはトンネル障壁層、８３ａ及び８
３ｂはそれぞれ第１自由強磁性層及び第２自由強磁性層
である。
【００３３】前記ＭＴＪセル８９ａ、８９ｂの自由強磁
性層と固定強磁性層の磁化方向が互いに同一であるか否
かによって抵抗が異なるので、同じ構造の二つのＭＴＪ
セルを並列に挿入したら、ＭＲＡＭの一つの単位セルに
二つのビットのデータが格納できる。抵抗値が互いに異
なる二つのＭＴＪセルを並列に連結すると、一つの単位
セルに三つのビットのデータが格納できる。もし、三つ
以上のＭＴＪをこのように並列に連結すると更に多くの
ビットのデータを一つの単位セルに格納できる。
【００３４】図３を参照すると、このマグネチックＲＡ
Ｍは、半導体基板９１と、半導体基板９１の活性領域に
備えられるソース／ドレイン接合領域９７ａ、９７ｂ
と、前記ソース／ドレイン接合領域９７ａ、９７ｂ間の
活性領域の上部に形成されるゲート酸化膜９３及びワー
ドライン９５の積層構造と、前記ソース接合領域９７ａ
に接続される基準電圧線９９ａと、前記ドレイン接合領
域９７ｂに一側が接続される第１シード層１１５と、前
記第１シード層１１５の他側上部に備えられる第１ＭＴ
Ｊセル１４５と、前記第１シード層１１５の下側に層間
絶縁膜を介在して前記第１ＭＴＪセル１４５と対称の位
置に形成される第１ライトライン１０９と、前記第１Ｍ
ＴＪセル１４５に接続されるビットライン１２７と、前
記ビットライン１２７上部に接続されて前記第１ＭＴＪ
セル１４５と対称の位置の第２ＭＴＪセル１４７と、前
記第２ＭＴＪセル１４７上部に一側が接続され他側が前
記第１シード層１１５に接続される第２シード層１３９
と、前記第２シード層１３９の上側に層間絶縁膜を介在
したまま前記第２ＭＴＪセル１４７と対称の位置に形成
される第２ライトライン１４３からなる。なお、その他
の符号について、９９ｂは第１導電層、１０１は第１層
間絶縁膜、１０３は第１コンタクトプラグ、１０５は下
部リード層、１０７は第２層間絶縁膜、１１３は第２コ
ンタクトプラグ、１１１は第３層間絶縁膜、１１７は第
４層間絶縁膜、１２５は第５層間絶縁膜、１３５は第６
層間絶縁膜、１１９及び１２９はそれぞれ第１固定強磁
性層及び第２固定強磁性層、１２１及び１３１はトンネ
ル障壁層、１２３及び１３３はそれぞれ第１自由強磁性
層及び第２自由強磁性層、１３７は第３コンタクトプラ
グ、１４１は第７層間絶縁膜である。
【００３５】図４は本発明の第３実施例を、図５は本発
明の第４実施例を示した断面図であって、複数のＭＴＪ
セルを各々別のビットラインにセンシングするように形
成したものである。これらのライティング動作のために
各ＭＴＪセルごとに各々のビットラインとライティング
ワードラインのライトラインが必要であり、ＭＴＪセル
の自由強磁性層と固定強磁性層の磁化方向が平行か反対
方向かによって抵抗が二つに異なるので、二つのＭＴＪ
セルを使用する場合は二つのビットが格納できる。もし
三つ以上のＭＴＪセルをこのように連結したら更に多く
のビットのデータを一つのＭＲＡＭの単位セルに格納で
きる。
【００３６】前記図４を参照すると、マグネチックＲＡ
Ｍは、半導体基板２０１と、半導体基板２０１の活性領
域に備えられるソース／ドレイン接合領域２０７ａ、２
０７ｂと、前記ソース／ドレイン接合領域２０７ａ、２
０７ｂ間の活性領域の上部に備えられるゲート酸化膜２
０３及びワードライン２０５の積層構造と、前記ソース
接合領域２０７ａに接続される基準電圧線２０９ａと、
前記ドレイン接合領域２０７ｂに一側が接続される第１
シード層２２５と、前記第１シード層２２５の他側上部
に接続される第１ＭＴＪセル２７０と、前記第１シード
層２２５の下側に絶縁膜を介在して前記第１ＭＴＪセル
２７０と対称の位置に形成される第１ライトライン２１
９と、前記第１ＭＴＪセル２７０に接続される第１ビッ
トライン２３７と、前記第１ビットライン２３７の上側
に絶縁膜を介在して形成され、前記第１シード層２２５
と一側が接続される第２シード層２４５と、前記第２シ
ード層２４５の他側上部に接続される第２ＭＴＪセル２
８０と、前記第２シード層２４５の下部に絶縁膜２４１
を介在して前記第２ＭＴＪセル２８０と対称になるよう
に形成される第２ライトライン２３９と、前記第２ＭＴ
Ｊセル２８０に接続される第２ビットライン２５９から
なる。なお、その他の符号について、２０９ｂは第１導
電層、２１１は第１層間絶縁膜、２１３は第１コンタク
トプラグ、２１５は下部リード層、２１７は第２層間絶
縁膜、２２３は第２コンタクトプラグ、２２１は第３層
間絶縁膜、２２７は第４層間絶縁膜、２３５は第５層間
絶縁膜、２５７は層間絶縁膜、２２９及び２５１はそれ
ぞれ第１固定強磁性層及び第２固定強磁性層、２３１及
び２５３はトンネル障壁層、２３３及び２５５は第１自
由強磁性層及び第２自由強磁性層、２４３は第３コンタ
クトプラグである。
【００３７】前記図５を参照すると、このマグネチック
ＲＡＭは、半導体基板３０１と、半導体基板３０１の活
性領域に備えられるソース／ドレイン接合領域３０７
ａ、３０７ｂと、前記ソース／ドレイン接合領域３０７
ａ、３０７ｂ間の活性領域の上部に形成されるゲート酸
化膜３０３及びワードライン３０５の積層構造と、前記
ソース接合領域３０７ａに接続される基準電圧線３０９
ａと、前記ドレイン接合領域３０７ｂに一側が接続され
るシード層３２５と、前記シード層３２５の他側上部に
並列に接続される第１ＭＴＪセル３４０ａ及び第２ＭＴ
Ｊセル３４０ｂと、前記シード層３２５の下部に絶縁膜
を介在して前記第１ＭＴＪセル３４０ａ及び第２ＭＴＪ
セル３４０ｂの各々に対応する位置に形成される第１ラ
イトライン３１９ａ及び第２ライトライン３１９ｂと、
前記第１ＭＴＪセル３４０ａと、第２ＭＴＪセル３４０
ｂに各々コンタクトされる第１ビットライン３３７ａ及
び第２ビットライン３３７ｂからなる。なお、その他の
符号について、３０９ｂは第１導電層、３１１は第１層
間絶縁膜、３１３は第１コンタクトプラグ、３１５は下
部リード層、３１７は第２層間絶縁膜、３２３は第２コ
ンタクトプラグ、３２１は第３層間絶縁膜、３２７は第
４層間絶縁膜、３３５は第５層間絶縁膜、３２９ａ及び
３２９ｂはそれぞれ第１固定強磁性層及び第２固定強磁
性層、３３１ａ及び３３１ｂはトンネル障壁層、３３３
ａ及び３３３ｂは第１自由強磁性層及び第２自由強磁性
層である。
【００３８】図６は本発明の第５実施例によるマグネチ
ックＲＡＭを示した図である。前記マグネチックＲＡＭ
は、半導体基板４０１と、半導体基板４０１の活性領域
に備えられるソース／ドレイン接合領域４０７ａ、４０
７ｂと、前記ソース／ドレイン接合領域４０７ａ、４０
７ｂ間の活性領域の上部に形成されるゲート酸化膜４０
３及びワードライン４０５の積層構造と、前記ソース接
合領域４０７ａに接続される基準電圧線４０９ａと、前
記ドレイン接合領域４０７ｂに一側が接続される第１シ
ード層４２５と、前記第１シード層４２５の他側上部に
接続される第１ＭＴＪセル４７０と、前記第１シード層
４２５の下部に第３層間絶縁膜４２１を介在して前記第
１ＭＴＪセル４７０と対称の位置に形成される第１ライ
トライン４１９と、前記第１ＭＴＪセル４７０に接続さ
れる第１ビットライン４３７と、前記第１ビットライン
４３７に一側が接続される第２シード層４５３と、前記
第２シード層４５３に接続される第２ＭＴＪセル４８０
と、前記第２シード層４５３の下部に第７層間絶縁膜４
４９を介在して前記第２ＭＴＪセル４８０と対称の位置
に形成される第２ライトライン４４７と、前記第２ＭＴ
Ｊセル４８０に接続される第２ビットライン４６５とか
らなる。なお、その他の符号について、４０９ｂは第１
導電層、４１１は第１層間絶縁膜、４１３は第１コンタ
クトプラグ、４１５は第１下部リード層、４１７は第２
層間絶縁膜、４２３は第２コンタクトプラグ、４２７は
第４層間絶縁膜、、４３５は第５層間絶縁膜、４３９は
第６層間絶縁膜、４２９及び４５７はそれぞれ第１固定
強磁性層及び第２固定強磁性、４３１及び４５９はトン
ネル障壁層、４３３及び４６１はそれぞれ第１自由強磁
性層及び第２自由強磁性層、４４１は第３コンタクトプ
ラグ、４４５は第２下部リード層、４５１は第４コンタ
クトプラグ、４６３は第８層間絶縁膜である。
【００３９】図７は本発明の第６実施例によるマグネチ
ックＲＡＭを示した図である。前記マグネチックＲＡＭ
は、半導体基板５０１と、半導体基板５０１の活性領域
に備えられるソース／ドレイン接合領域５０７ａ、５０
７ｂと、前記ソース／ドレイン接合領域５０７ａ、５０
７ｂ間の活性領域の上部に形成されるゲート酸化膜５０
３及びワードライン５０５の積層構造と、前記ソース接
合領域５０７ａに接続される基準電圧線５０９ａと、前
記ドレイン接合領域５０９ｂに一側が接続されるシード
層５２５と、前記シード層５２５の他側に接続される第
１ＭＴＪセル５５０と、前記第１シード層５２５の下側
に第３層間絶縁膜５２１を介在して前記第１ＭＴＪセル
５５０と対称の位置に形成される第１ライトライン５１
９と、前記第１ＭＴＪセル５５０に接続される第１ビッ
トライン５３７と、前記第１ビットライン５３７に接続
され第１ＭＴＪセル５５０とは対象の位置に形成される
第２ＭＴＪセル５６０と、第２ＭＴＪセル５６０に接続
される第２ビットライン５４７からなる。なお、その他
の符号について、５０９ｂは第１導電層、５１１は第１
層間絶縁膜、５１３は第１コンタクトプラグ、５１５は
下部リード層、５１７は第２層間絶縁膜、５２３は第２
コンタクトプラグ、５２７は第４層間絶縁膜、５３５は
第５層間絶縁膜、５４５は第６層間絶縁膜、５２９及び
５３９はそれぞれ第１固定強磁性層及び第２固定強磁性
層、５３１及び５４１はトンネル障壁層、５３３及び５
４３はそれぞれ第１自由強磁性層及び第２自由強磁性層
である。
【００４０】本発明の更に他の実施例としては、第１実
施例〜第６実施例における各前記ＭＴＪセルの代わりに
ＡＭＲ素子、ＧＭＲ素子、スピンバルブ(spin valve)素
子、強磁性体／金属・半導体ハイブリッド構造、III−
Ｖ族磁性半導体複合構造を有する素子、金属／半導体複
合構造を有する素子、準金属／半導体複合構造を有する
素子、ＣＭＲ素子などのような磁化又は磁性によって抵
抗値が変わる全ての種類の自己抵抗素子を適用するか、
あるいは電気信号による物質相変化によって抵抗値が変
わる相変換素子を適用するものである。
【００４１】上記のような抵抗変化素子を含む本発明の
ＭＲＡＭは、マグネチックハードディスクヘッドとマグ
ネチックセンサーのように磁気場を検出する素子に応用
できる。又、本発明によるＭＲＡＭ素子の下部構造は従
来技術のようにＭＯＳＦＥＴ構造のソース／ドレイン接
合領域に基準電圧線と下部リード層が各々コンタクトさ
れる形態となる。
【００４２】
【発明の効果】以上から説明したように、本発明による
マグネチックＲＡＭは、一つのトランジスターと複数の
抵抗変化素子とでＭＲＡＭを形成して単位セルで２個以
上のビットを格納できるようにすることによって素子の
高集積化を可能にし、それによる素子の特性及び信頼性
を向上させることができる効果を有する。
【図面の簡単な説明】
【図１】従来技術の第１実施例によるマグネチックＲＡ
Ｍを示した断面図である。
【図２】本発明の第１実施例によるマグネチックＲＡＭ
を示した断面図である。
【図３】本発明の第２実施例によるマグネチックＲＡＭ
を示した断面図である。
【図４】本発明の第３実施例によるマグネチックＲＡＭ
を示した断面図である。
【図５】本発明の第４実施例によるマグネチックＲＡＭ
を示した断面図である。
【図６】本発明の第５実施例によるマグネチックＲＡＭ
を示した断面図である。
【図７】本発明の第６実施例によるマグネチックＲＡＭ
を示した断面図である。
【符号の説明】
１１、５１、９１、２０１、３０１、４０１、５０１
半導体基板 １３、５３、９３、２０３、３０３、４０３、５０３
ゲート酸化膜 １５、５５、９５、２０５、３０５、４０５、５０５
ゲート電極（ワードライン） １７ａ、５７ａ、９７ａ、２０７ａ、３０７ａ、４０７
ａ、５０７ａ ソース接合領域 １７ｂ、５７ｂ、９７ｂ、２０７ｂ、３０７ｂ、４０７
ｂ、５０７ｂ ドレイン接合領域 １９ａ、５９ａ、９９ａ、２０９ａ、３０９ａ、４０９
ａ、５０９ａ 基準電圧線 １９ｂ、５９ｂ、９９ｂ、２０９ｂ、３０９ｂ、４０９
ｂ、５０９ｂ 第１導電層 ２３、６３、１０３、２１３、３１３、４１３、５１３
第１コンタクトプラグ ２５、６５、１０５、２１５、３１５、５１５ 下部リ
ード層（第２導電層） ２７、６７、１０７、２１７、３１７、４１７、５１７
第２層間絶縁膜 ２９、５１９ ライトライン ３１、７１、１１１、２２１、３２１、４２１、５２１
第３層間絶縁膜 ３３、７３、１１３、２２３、３２３、４２３、５２３
第２コンタクトプラグ ３５、７５、３２５、５２５ シード層 ３９ 固定強磁性層 ４１ トンネル障壁層 ４３ 自由強磁性層 ４５、８５、１１７、２２７、３２７、４２７、５２７
第４層間絶縁膜 ４７、８７、１２７ ビットライン ４９ ＭＴＪセル（抵抗変化素子） ６９ａ、１０９、２１９、３１９ａ、４１９ 第１ライ
トライン ６９ｂ、１４３、２３９、３１９ｂ、４４７ 第２ライ
トライン ７９ａ、１１９、２２９、３２９ａ、４２９、５２９
第１固定強磁性層 ７９ｂ、１２９、２５１、３２９ｂ、４５７、５３９
第２固定強磁性層 ８１ａ、１２１、２３１、３３１ａ、４３１、５３１
トンネル障壁層 ８１ｂ、１３１、２５３、３３１ｂ、４５９、５４１
トンネル障壁層 ８３ａ、１２３、２３３、３３３ａ、４３３、５３３
第１自由強磁性層 ８３ｂ、１３３、２５５、３３３ｂ、４６１、５４３
第２自由強磁性層 ８９ａ、１４５、３４０ａ、４７０、５５０ 第１ＭＴ
Ｊセル ８９ｂ、１４７、３４０ｂ、４８０、５６０ 第２ＭＴ
Ｊセル １１５、２２５、４２５ 第１シード層 １２５、２３５、３３５、４３５、５３５ 第５層間絶
縁膜 １３５、４３９、５４５ 第６層間絶縁膜 １３７、４４１ 第３コンタクトプラグ １３９、２４５、４５３ 第２シード層 １４１、４４９ 第７層間絶縁膜 ２３７、３３７ａ、４３７、５３７ 第１ビットライン ２５９、３３７ｂ、４６５、５４７ 第２ビットライン ４１５ 第１下部リード層（第２導電層） ４４５ 第２下部リード層（第３導電層） ４５１ 第４コンタクトプラグ ４６３ 第８層間絶縁膜
フロントページの続き Ｆターム(参考） 5F083 FZ10 KA01 KA05 MA06 MA16 NA08

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 マグネチックＲＡＭにおいて、 単位セル当り直列又は並列に連結される複数の抵抗変化
    素子が包含されて多重レベルのデータを格納することを
    特徴とするマグネチックＲＡＭ。
  2. 【請求項２】 前記抵抗変化素子に磁気抵抗素子や相変
    化素子が用いられることを特徴とする請求項１に記載の
    マグネチックＲＡＭ。
  3. 【請求項３】 前記抵抗変化素子は、ＭＴＪ素子、ＡＭ
    Ｒ素子、ＧＭＲ素子、スピンバルブ(spin valve)素子、
    強磁性体／金属・半導体ハイブリッド構造を有する素
    子、III−Ｖ族磁性半導体複合構造を有する素子、金属
    ／半導体複合構造を有する素子、準金属／半導体複合構
    造を有する素子及びＣＭＲ素子からなる群より選択され
    ることを特徴とする請求項２に記載のマグネチックＲＡ
    Ｍ。
  4. 【請求項４】 前記単位セルは、複数の抵抗変化素子に
    各々対応する複数のライトラインを包含していることを
    特徴とする請求項１に記載のマグネチックＲＡＭ。
  5. 【請求項５】 半導体基板の活性領域に備えられるソー
    ス／ドレイン接合領域と、 前記ソース／ドレイン接合領域間の活性領域上部に形成
    されるゲート酸化膜及びワードライン積層構造と、 前記ソース接合領域に接続される基準電圧線と、 前記ドレイン接合領域に一側が接続されるシード層と、 前記シード層の他側上部に並列接続される複数の抵抗変
    化素子セルと、 前記シード層下部に絶縁膜を介在して前記複数の抵抗変
    化素子と各々対称の位置に形成される複数のライトライ
    ンと、 前記複数の抵抗変化素子にコンタクトされるビットライ
    ンと、からなることを特徴とするマグネチックＲＡＭ。
  6. 【請求項６】 前記抵抗変化素子として磁気抵抗素子や
    相変化素子が用いられることを特徴とする請求項５に記
    載のマグネチックＲＡＭ。
  7. 【請求項７】 前記抵抗変化素子としてＭＴＪ素子、Ａ
    ＭＲ素子、ＧＭＲ素子、スピンバルブ(spin valve)素
    子、強磁性体／金属・半導体ハイブリッド構造を有する
    素子、III−Ｖ族磁性半導体複合構造を有する素子、金
    属／半導体複合構造を有する素子、準金属／半導体複合
    構造を有する素子、及びＣＭＲ素子からなる群より任意
    の一つが使用されることを特徴とする請求項６に記載の
    マグネチックＲＡＭ。
  8. 【請求項８】 前記ビットラインは、前記複数の抵抗変
    化素子の各々に別途に接続されるように複数形成される
    ことを特徴とする請求項５に記載のマグネチックＲＡ
    Ｍ。
  9. 【請求項９】 半導体基板の活性領域に備えられるソー
    ス／ドレイン接合領域と、 前記ソース／ドレイン接合領域間の活性領域上部に形成
    されるゲート酸化膜及びワードライン積層構造と、 前記ソース接合領域に接続される基準電圧線と、 前記ドレイン接合領域に一側が接続される第１シード層
    と、 前記第１シード層の他側に接続される第１抵抗変化素子
    セルと、 前記第１シード層の下部に絶縁膜を介在して前記第１抵
    抗変化素子と対称の位置に形成される第１ライトライン
    と、 前記第１抵抗変化素子セルに接続されるビットライン
    と、 前記ビットラインに接続され、前記第１抵抗変化素子と
    対称の位置に形成される第２抵抗変化素子セルと、 前記第２抵抗変化素子セル上部に一側が接続され他側が
    前記第１シード層に接続される第２シード層と、 前記第２シード層の上側に絶縁膜を介在して前記第２抵
    抗変化素子と対称の位置に形成される第２ライトライン
    と、からなることを特徴とするマグネチックＲＡＭ。
  10. 【請求項１０】 半導体基板の活性領域に備えられるソ
    ース／ドレイン接合領域と、 前記ソース／ドレイン接合領域間の活性領域上部に形成
    されるゲート酸化膜及びワードライン積層構造と、 前記ソース接合領域に接続される基準電圧線と、 前記ドレイン接合領域に一側が接続される第１シード層
    と、 前記第１シード層の他側に接続される第１抵抗変化素子
    セルと、 前記第１シード層の下部に絶縁膜を介在して前記第１抵
    抗変化素子と対称になるように形成される第１ライトラ
    インと、 前記第１抵抗変化素子セルに接続される第１ビットライ
    ンと、 前記１ビットライン上側に第１シード層と一側が接続さ
    れている第２シード層と、 前記第２シード層の他の下部に絶縁膜を介在して形成さ
    れる第２ライトラインと、 第２ライトライン上側の前記第２シード層の上部に接続
    され、前記第２のライトラインと対称になるように形成
    される第２抵抗変化素子セルと、 前記第２抵抗変化素子セルに接続される第２ビットライ
    ンと、からなることを特徴とするマグネチックＲＡＭ。
  11. 【請求項１１】 前記ビットラインは、前記複数の抵抗
    変化素子の各々に別途に接続されるように複数形成され
    ることを特徴とする請求項１０に記載のマグネチックＲ
    ＡＭ。
  12. 【請求項１２】 半導体基板の活性領域に備えられるソ
    ース／ドレイン接合領域と、 前記ソース／ドレイン接合領域間の活性領域上部に形成
    されるゲート酸化膜及びワードライン積層構造と、 前記ソース接合領域に接続される基準電圧線と、 前記ドレイン接合領域に一側が接続される第１シード層
    と、 前記第１シード層の他側に接続される第１抵抗変化素子
    セルと、 前記第１シード層の下部に絶縁膜を介在して前記第１抵
    抗変化素子と対称になるように形成される第１ライトラ
    インと、 前記第１抵抗変化素子セルに接続される第１ビットライ
    ンと、 前記１ビットライン上側において第１ビットラインと一
    側が接続されている第２シード層と、 前記第２シード層の他の下部に絶縁膜を介在して形成さ
    れる第２ライトラインと、 第２ライトライン上側の前記第２シード層の上部に接続
    され、前記第２のライトラインと対称になるように形成
    される第２抵抗変化素子セルと、 前記第２抵抗変化素子セルに接続される第２ビットライ
    ンと、からなることを特徴とするマグネチックＲＡＭ。
  13. 【請求項１３】 半導体基板の活性領域に備えられるソ
    ース／ドレイン接合領域と、 前記ソース／ドレイン接合領域間の活性領域上部に形成
    されるゲート酸化膜及びワードライン積層構造と、 前記ソース接合領域に接続される基準電圧線と、 前記ドレイン接合領域に一側が接続される第１シード層
    と、 前記第１シード層の他側上部に接続される第１抵抗変化
    素子セルと、 前記第１シード層の下部に絶縁膜を介在して前記第１抵
    抗変化素子と対称になるように形成される第１ライトラ
    インと、 前記１抵抗変化素子セルに接続される第１ビットライン
    と、 前記１抵抗変化素子セルと対称になるように前記第１ビ
    ットライン上側に接続される第２抵抗変化素子セルと、 前記第２抵抗変化素子セルに接続される第２ビットライ
    ンと、からなることを特徴とするマグネチックＲＡＭ。
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