JP2003197783A - フラッシュメモリセルの製造方法 - Google Patents
フラッシュメモリセルの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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Abstract
(57)【要約】
【課題】 スタックゲートを形成するためのエッチング
工程を行った後、エッチング損傷を補償するための熱処
理工程で誘電体膜内の酸化膜の厚さ増加を抑制すること
が可能なフラッシュメモリセルの製造方法を提供するこ
と。 【解決手段】 半導体基板上にトンネル酸化膜及び第１
ポリシリコン膜を順次形成する段階と、前記第１ポリシ
リコン膜に窒素イオン注入工程を行って前記第１ポリシ
リコン膜の表面を窒化させる段階と、前記第１ポリシリ
コン膜及びトンネル酸化膜の所定の領域をパターニング
する段階と、全体構造上に誘電体膜、第２ポリシリコン
膜、タングステンシリサイド膜及び窒化膜を順次形成し
た後、パターニングし、フローティングゲート及びコン
トロールゲートが積層されたスタックゲートを形成する
段階と、前記半導体基板上の所定の領域に不純物イオン
注入工程を行って接合領域を形成する段階とを含んでな
る。
工程を行った後、エッチング損傷を補償するための熱処
理工程で誘電体膜内の酸化膜の厚さ増加を抑制すること
が可能なフラッシュメモリセルの製造方法を提供するこ
と。 【解決手段】 半導体基板上にトンネル酸化膜及び第１
ポリシリコン膜を順次形成する段階と、前記第１ポリシ
リコン膜に窒素イオン注入工程を行って前記第１ポリシ
リコン膜の表面を窒化させる段階と、前記第１ポリシリ
コン膜及びトンネル酸化膜の所定の領域をパターニング
する段階と、全体構造上に誘電体膜、第２ポリシリコン
膜、タングステンシリサイド膜及び窒化膜を順次形成し
た後、パターニングし、フローティングゲート及びコン
トロールゲートが積層されたスタックゲートを形成する
段階と、前記半導体基板上の所定の領域に不純物イオン
注入工程を行って接合領域を形成する段階とを含んでな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
セルの製造方法に関し、特に、フローティングゲートと
して使用される第１ポリシリコン膜を蒸着した後、窒素
イオンを注入して第１ポリシリコン膜の表面を非晶質化
及び汚染させ、エッチング工程以後に実施される熱処理
工程による誘電体膜内の酸化膜の厚さ増加を抑制するこ
とにより、フローティングゲートとコントロールゲート
間のキャパシタンスを増加させてゲートカップリング比
を増加させることができ、これによりプログラムまたは
消去速度を向上させて素子の特性を向上させることが可
能なフラッシュメモリセルの製造方法に関する。
セルの製造方法に関し、特に、フローティングゲートと
して使用される第１ポリシリコン膜を蒸着した後、窒素
イオンを注入して第１ポリシリコン膜の表面を非晶質化
及び汚染させ、エッチング工程以後に実施される熱処理
工程による誘電体膜内の酸化膜の厚さ増加を抑制するこ
とにより、フローティングゲートとコントロールゲート
間のキャパシタンスを増加させてゲートカップリング比
を増加させることができ、これによりプログラムまたは
消去速度を向上させて素子の特性を向上させることが可
能なフラッシュメモリセルの製造方法に関する。
【０００２】
【従来の技術】フラッシュメモリセルは、半導体基板上
の所定の領域に、トンネル酸化膜、フローティングゲー
ト、誘電体膜及びコントロールゲートが積層されてなる
スタック構造のゲート電極が形成され、半導体基板上の
所定の領域に接合領域が形成されて製造されるが、その
製造工程を説明すると、次の通りである。
の所定の領域に、トンネル酸化膜、フローティングゲー
ト、誘電体膜及びコントロールゲートが積層されてなる
スタック構造のゲート電極が形成され、半導体基板上の
所定の領域に接合領域が形成されて製造されるが、その
製造工程を説明すると、次の通りである。
【０００３】半導体基板上にトンネル酸化膜及び第１ポ
リシリコン膜を形成した後、所定のマスクを用いたリソ
グラフィ工程及びエッチング工程を行って第１ポリシリ
コン膜及びトンネル酸化膜をパターニングする。第１ポ
リシリコン膜は、ドープトポリシリコン膜を蒸着し或い
はアンドープトポリシリコン膜を蒸着した後、ＰＯＣｌ
２をドープして形成する。全体構造上に誘電体膜、第２
ポリシリコン膜、タングステンシリサイド膜及び窒化膜
を形成した後、所定のマスクを用いたリソグラフィ工程
及びエッチング工程で窒化膜、タングステンシリサイド
膜、第２ポリシリコン膜及び誘電体膜をパターニングす
る。誘電体膜は下部酸化膜、窒下膜及び上部酸化膜を積
層して形成し、第２ポリシリコン膜はドープトポリシリ
コン膜を蒸着し或いはアンドープトポリシリコン膜を蒸
着した後、ＰＯＣｌ２をドープして形成する。そして、
窒化膜をマスクとして自己整合エッチング工程を行って
第１ポリシリコン膜及びトンネル酸化膜をエッチングす
る。これにより、フローティングゲートとコントロール
ゲートが積層されてなるスタック構造のゲート電極が形
成される。次に、低濃度不純物イオン注入工程を施し、
スタックゲート側壁にスペーサを形成した後、高濃度不
純物イオン注入工程を行って半導体基板上の所定の領域
に接合領域を形成する。
リシリコン膜を形成した後、所定のマスクを用いたリソ
グラフィ工程及びエッチング工程を行って第１ポリシリ
コン膜及びトンネル酸化膜をパターニングする。第１ポ
リシリコン膜は、ドープトポリシリコン膜を蒸着し或い
はアンドープトポリシリコン膜を蒸着した後、ＰＯＣｌ
２をドープして形成する。全体構造上に誘電体膜、第２
ポリシリコン膜、タングステンシリサイド膜及び窒化膜
を形成した後、所定のマスクを用いたリソグラフィ工程
及びエッチング工程で窒化膜、タングステンシリサイド
膜、第２ポリシリコン膜及び誘電体膜をパターニングす
る。誘電体膜は下部酸化膜、窒下膜及び上部酸化膜を積
層して形成し、第２ポリシリコン膜はドープトポリシリ
コン膜を蒸着し或いはアンドープトポリシリコン膜を蒸
着した後、ＰＯＣｌ２をドープして形成する。そして、
窒化膜をマスクとして自己整合エッチング工程を行って
第１ポリシリコン膜及びトンネル酸化膜をエッチングす
る。これにより、フローティングゲートとコントロール
ゲートが積層されてなるスタック構造のゲート電極が形
成される。次に、低濃度不純物イオン注入工程を施し、
スタックゲート側壁にスペーサを形成した後、高濃度不
純物イオン注入工程を行って半導体基板上の所定の領域
に接合領域を形成する。
【０００４】このような工程でフラッシュメモリセルを
製造する場合、スタックゲートを形成するためのエッチ
ング工程で発生したエッチング損傷を補償し、低濃度不
純物イオンが活性化されるように熱処理工程を実施す
る。ところで、熱処理工程の際、誘電体膜の上、下部酸
化膜が酸化して誘電体膜の厚さが増加するスマイリング
(smiling)現象が発生する。誘電体膜の厚さが増加する
ことにより、ゲートバイアスの印加時にキャパシタンス
が低下してゲートカップリング比(gate couplingratio)
が小さくなり、これにより消去速度が低下して素子の特
性が劣化するという問題点をもっている。
製造する場合、スタックゲートを形成するためのエッチ
ング工程で発生したエッチング損傷を補償し、低濃度不
純物イオンが活性化されるように熱処理工程を実施す
る。ところで、熱処理工程の際、誘電体膜の上、下部酸
化膜が酸化して誘電体膜の厚さが増加するスマイリング
(smiling)現象が発生する。誘電体膜の厚さが増加する
ことにより、ゲートバイアスの印加時にキャパシタンス
が低下してゲートカップリング比(gate couplingratio)
が小さくなり、これにより消去速度が低下して素子の特
性が劣化するという問題点をもっている。
【０００５】
【発明が解決しようとする課題】本発明の目的は、スタ
ックゲートを形成するためのエッチング工程を行った
後、エッチング損傷を補償するための熱処理工程で誘電
体膜内の酸化膜の厚さ増加を抑制することが可能なフラ
ッシュメモリセルの製造方法を提供することにある。
ックゲートを形成するためのエッチング工程を行った
後、エッチング損傷を補償するための熱処理工程で誘電
体膜内の酸化膜の厚さ増加を抑制することが可能なフラ
ッシュメモリセルの製造方法を提供することにある。
【０００６】本発明の他の目的は、ゲートカップリング
比を増加させてプログラム及び消去速度を増加させるこ
とが可能なフラッシュメモリセルの製造方法を提供する
ことにある。
比を増加させてプログラム及び消去速度を増加させるこ
とが可能なフラッシュメモリセルの製造方法を提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明では、フローティ
ングゲートを形成するための第１ポリシリコン膜を蒸着
した後、窒素イオン注入工程を行うことにより、第１ポ
リシリコン膜の表面を非晶質化及び汚染させ、ゲートを
形成するためのエッチング工程でゲート側壁の損傷と誘
電体膜及びトンネル酸化膜の損失を補償するために実施
する熱処理工程時に誘電体膜内の酸化膜の肥大酸化を抑
制して、誘電体膜の厚さ増加を制御することにより、ゲ
ートカップリング比を増加させ且つ消去速度を改善して
素子の動作速度を向上させる。
ングゲートを形成するための第１ポリシリコン膜を蒸着
した後、窒素イオン注入工程を行うことにより、第１ポ
リシリコン膜の表面を非晶質化及び汚染させ、ゲートを
形成するためのエッチング工程でゲート側壁の損傷と誘
電体膜及びトンネル酸化膜の損失を補償するために実施
する熱処理工程時に誘電体膜内の酸化膜の肥大酸化を抑
制して、誘電体膜の厚さ増加を制御することにより、ゲ
ートカップリング比を増加させ且つ消去速度を改善して
素子の動作速度を向上させる。
【０００８】本発明に係るフラッシュメモリセルの製造
方法は、半導体基板上にトンネル酸化膜及び第１ポリシ
リコン膜を順次形成する段階と、前記第１ポリシリコン
膜に窒素イオン注入工程を行って前記第１ポリシリコン
膜の表面を窒化させる段階と、前記第１ポリシリコン膜
及びトンネル酸化膜の所定の領域をパターニングする段
階と、全体構造上に誘電体膜、第２ポリシリコン膜、タ
ングステンシリサイド膜及び窒化膜を順次形成した後、
パターニングし、フローティングゲート及びコントロー
ルゲートが積層されたスタックゲートを形成する段階
と、前記半導体基板上の所定の領域に不純物イオン注入
工程を行って接合領域を形成する段階とを含んでなるこ
とを特徴とする。
方法は、半導体基板上にトンネル酸化膜及び第１ポリシ
リコン膜を順次形成する段階と、前記第１ポリシリコン
膜に窒素イオン注入工程を行って前記第１ポリシリコン
膜の表面を窒化させる段階と、前記第１ポリシリコン膜
及びトンネル酸化膜の所定の領域をパターニングする段
階と、全体構造上に誘電体膜、第２ポリシリコン膜、タ
ングステンシリサイド膜及び窒化膜を順次形成した後、
パターニングし、フローティングゲート及びコントロー
ルゲートが積層されたスタックゲートを形成する段階
と、前記半導体基板上の所定の領域に不純物イオン注入
工程を行って接合領域を形成する段階とを含んでなるこ
とを特徴とする。
【０００９】
【発明の実施の形態】以下、添付図に基づいて本発明を
詳細に説明する。
詳細に説明する。
【００１０】図１及び図２は本発明に係るフラッシュメ
モリセルの製造方法を説明するために順次示す素子の断
面図である。
モリセルの製造方法を説明するために順次示す素子の断
面図である。
【００１１】図１（ａ）を参照すると、半導体基板１１
上の所定の領域に浅い深さのトレンチを形成した後、絶
縁膜を埋め込んで素子分離膜１２を形成し、全体構造上
にトンネル酸化膜１３及び第１ポリシリコン膜１４を形
成する。ここで、前記トンネル酸化膜１３を形成する前
に洗浄工程を行うが、５０：１で希釈したＨＦ溶液とＳ
Ｃ−１(ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ)溶液を用いて実
施し、或いは１００：１または３００：１で混合された
ＢＯＥ溶液とＳＣ−１(ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ)
溶液を用いて実施する。トンネル酸化膜１３は半導体基
板１１との界面欠陥密度を最小化させるために湿式酸化
工程で形成するが、７５０℃以上、且つ８００℃以下の
温度で酸化工程を行った後、９００℃〜９１０℃の温度
で窒素を用いた熱処理工程を２０分〜３０分間実施して
形成する。また、第１ポリシリコン膜１４は５６０℃以
上、且つ６２０℃以下の温度と０.１Torr以上、且つ３T
orr以下の圧力でＳｉＨ４ガスとＰＨ３ガスを用いたＬ
ＰＣＶＤ方式で形成することにより、小さいグレーンサ
イズを実現する。そして、第１ポリシリコン膜１４は６
００Å〜１５００Åの厚さに形成する。この際、リンの
濃度が１.５Ｅ２０atoms/cc以上、且つ３Ｅ２０atoms/c
c以下となるようにする。
上の所定の領域に浅い深さのトレンチを形成した後、絶
縁膜を埋め込んで素子分離膜１２を形成し、全体構造上
にトンネル酸化膜１３及び第１ポリシリコン膜１４を形
成する。ここで、前記トンネル酸化膜１３を形成する前
に洗浄工程を行うが、５０：１で希釈したＨＦ溶液とＳ
Ｃ−１(ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ)溶液を用いて実
施し、或いは１００：１または３００：１で混合された
ＢＯＥ溶液とＳＣ−１(ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ)
溶液を用いて実施する。トンネル酸化膜１３は半導体基
板１１との界面欠陥密度を最小化させるために湿式酸化
工程で形成するが、７５０℃以上、且つ８００℃以下の
温度で酸化工程を行った後、９００℃〜９１０℃の温度
で窒素を用いた熱処理工程を２０分〜３０分間実施して
形成する。また、第１ポリシリコン膜１４は５６０℃以
上、且つ６２０℃以下の温度と０.１Torr以上、且つ３T
orr以下の圧力でＳｉＨ４ガスとＰＨ３ガスを用いたＬ
ＰＣＶＤ方式で形成することにより、小さいグレーンサ
イズを実現する。そして、第１ポリシリコン膜１４は６
００Å〜１５００Åの厚さに形成する。この際、リンの
濃度が１.５Ｅ２０atoms/cc以上、且つ３Ｅ２０atoms/c
c以下となるようにする。
【００１２】図１（ｂ）を参照すると、第１ポリシリコ
ン膜１４に窒素イオン注入工程を行う。これにより、第
１ポリシリコン膜１４の上部表面が非晶質化及び汚染し
て数Å程度の薄い窒素層１５が形成される。窒素イオン
注入工程は１keV以上、且つ１０keV以下の低エネルギー
を用いて実施し、この際のドーズ量は５Ｅ１４ions/cm2
以上、且つ５Ｅ１５ions/cm2以下程度とする。一方、窒
素イオン注入工程は０°以上、且つ４５°以下のチルト
(tilt)を有するように実施する。
ン膜１４に窒素イオン注入工程を行う。これにより、第
１ポリシリコン膜１４の上部表面が非晶質化及び汚染し
て数Å程度の薄い窒素層１５が形成される。窒素イオン
注入工程は１keV以上、且つ１０keV以下の低エネルギー
を用いて実施し、この際のドーズ量は５Ｅ１４ions/cm2
以上、且つ５Ｅ１５ions/cm2以下程度とする。一方、窒
素イオン注入工程は０°以上、且つ４５°以下のチルト
(tilt)を有するように実施する。
【００１３】図１（ｃ）を参照すると、所定のマスクを
用いたリソグラフィ工程及びエッチング工程で第１ポリ
シリコン膜１４及びトンネル酸化膜１３をパターニング
する。そして、自然酸化膜及びパーティクルを除去する
ための洗浄工程を施した後、全体構造上に誘電体膜１
６、第２ポリシリコン膜１７、タングステンシリサイド
膜１８及び窒化膜１９を順次形成する。洗浄工程は５
０：１または１００：１で希釈したＨＦ溶液とＳＣ−１
(ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ)溶液を用いて実施す
る。誘電体膜１６は下部酸化膜、窒化膜及び上部酸化膜
を積層して形成するが、下部及び上部酸化膜は耐圧及び
ＴＤＤＶ(Time Dependent Dielectric Breakdown)特性
に優れたＤＣＳ(ＳｉＨ２Ｃｌ２)とＮ２Ｏガスを用いて
形成し、窒化膜はＤＣＳ(ＳｉＨ２Ｃｌ２)とＮＨ３ガス
を用いて形成する。下部及び上部酸化膜は６００℃〜７
００℃の温度を維持する反応炉にウェーハをロードした
後、反応炉の温度を８１０℃以上、且つ８５０℃以下に
上昇させ、圧力を０.１Torr以上、且つ３Torr以下に維
持した状態でＬＰＣＶＤ法を用いて３５Å以上、且つ６
０Å以下の厚さに蒸着する。また、窒化膜１９は０.１T
orr以上、且つ３Torr以下の圧力と６５０℃以上、且つ
８００℃以下の温度を維持した状態でＬＰＣＶＤ法を用
いて５０Å以上、且つ６５Å以下の厚さに蒸着する。一
方、誘電体膜１６を形成した後、誘電体膜の質(qualit
y)を向上させ、各層のインタフェースを強化するために
湿式酸化方法によって７５０℃以上、且つ８００℃以下
の温度でスチームアニール(steam anneal)を行う。スチ
ームアニールはモニタリングウェーハとして使用される
ベアシリコンウェーハ(bare Si wafer)が１５０Å以
上、且つ３００Å以下程度に酸化される条件で実施す
る。前記誘電体膜１６の形成工程とスチームアニール
は、各工程間遅延時間が数時間以内のノータイムディレ
イ(notime delay)工程を行って自然酸化膜または不純物
による汚染を防止する。第２ポリシリコン膜１７は以後
に蒸着されるタングステンシリサイド膜１８を蒸着する
際、誘電体膜１６に置換固溶して酸化膜の厚さを増加さ
せることが可能なフッ素の拡散を防止するためにドープ
ト非晶質シリコン膜及びアンドープト非晶質シリコン膜
の二重構造で形成するが、これらはタングステンシリサ
イド膜１８を形成した以後に高温で行われる工程によっ
て結晶化される。ここで、ドープト非晶質シリコン膜と
アンドープト非晶質シリコン膜は、１：２以上、且つ
６：１以下の厚さ比率で、全厚５００Å以上、且つ１０
００Å以下程度となるように蒸着する。前記ドープト非
晶質シリコン膜及びアンドープト非晶質シリコン膜は５
１０℃以上、且つ５５０℃以下の温度と０.１Torr以
上、且つ３Torr以下の圧力で蒸着するが、ＳｉＨ４また
はＳｉ２Ｈ６のようなシリコンソースガスとＰＨ３ガス
を用いてドープト非晶質シリコン膜を蒸着し、その後Ｐ
Ｈ３ガスの流入を中断させて連続的にアンドープト非晶
質シリコン膜を蒸着する。タングステンシリサイド膜１
８は低いフッ素含有量、低いポストアニールストレス及
び優れた接着強度を有するＳｉＨ４ガスまたはＤＣＳ
(ＳｉＨ２Ｃｌ２)ガスとＷＦ６ガスを用いて３００℃以
上、且つ５００℃以下の温度で適切なステップカバレッ
ジを実現し、面抵抗の最小化のために２.０以上、且つ
２.８以下程度の化学量論比を有するように成長させ
る。
用いたリソグラフィ工程及びエッチング工程で第１ポリ
シリコン膜１４及びトンネル酸化膜１３をパターニング
する。そして、自然酸化膜及びパーティクルを除去する
ための洗浄工程を施した後、全体構造上に誘電体膜１
６、第２ポリシリコン膜１７、タングステンシリサイド
膜１８及び窒化膜１９を順次形成する。洗浄工程は５
０：１または１００：１で希釈したＨＦ溶液とＳＣ−１
(ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ)溶液を用いて実施す
る。誘電体膜１６は下部酸化膜、窒化膜及び上部酸化膜
を積層して形成するが、下部及び上部酸化膜は耐圧及び
ＴＤＤＶ(Time Dependent Dielectric Breakdown)特性
に優れたＤＣＳ(ＳｉＨ２Ｃｌ２)とＮ２Ｏガスを用いて
形成し、窒化膜はＤＣＳ(ＳｉＨ２Ｃｌ２)とＮＨ３ガス
を用いて形成する。下部及び上部酸化膜は６００℃〜７
００℃の温度を維持する反応炉にウェーハをロードした
後、反応炉の温度を８１０℃以上、且つ８５０℃以下に
上昇させ、圧力を０.１Torr以上、且つ３Torr以下に維
持した状態でＬＰＣＶＤ法を用いて３５Å以上、且つ６
０Å以下の厚さに蒸着する。また、窒化膜１９は０.１T
orr以上、且つ３Torr以下の圧力と６５０℃以上、且つ
８００℃以下の温度を維持した状態でＬＰＣＶＤ法を用
いて５０Å以上、且つ６５Å以下の厚さに蒸着する。一
方、誘電体膜１６を形成した後、誘電体膜の質(qualit
y)を向上させ、各層のインタフェースを強化するために
湿式酸化方法によって７５０℃以上、且つ８００℃以下
の温度でスチームアニール(steam anneal)を行う。スチ
ームアニールはモニタリングウェーハとして使用される
ベアシリコンウェーハ(bare Si wafer)が１５０Å以
上、且つ３００Å以下程度に酸化される条件で実施す
る。前記誘電体膜１６の形成工程とスチームアニール
は、各工程間遅延時間が数時間以内のノータイムディレ
イ(notime delay)工程を行って自然酸化膜または不純物
による汚染を防止する。第２ポリシリコン膜１７は以後
に蒸着されるタングステンシリサイド膜１８を蒸着する
際、誘電体膜１６に置換固溶して酸化膜の厚さを増加さ
せることが可能なフッ素の拡散を防止するためにドープ
ト非晶質シリコン膜及びアンドープト非晶質シリコン膜
の二重構造で形成するが、これらはタングステンシリサ
イド膜１８を形成した以後に高温で行われる工程によっ
て結晶化される。ここで、ドープト非晶質シリコン膜と
アンドープト非晶質シリコン膜は、１：２以上、且つ
６：１以下の厚さ比率で、全厚５００Å以上、且つ１０
００Å以下程度となるように蒸着する。前記ドープト非
晶質シリコン膜及びアンドープト非晶質シリコン膜は５
１０℃以上、且つ５５０℃以下の温度と０.１Torr以
上、且つ３Torr以下の圧力で蒸着するが、ＳｉＨ４また
はＳｉ２Ｈ６のようなシリコンソースガスとＰＨ３ガス
を用いてドープト非晶質シリコン膜を蒸着し、その後Ｐ
Ｈ３ガスの流入を中断させて連続的にアンドープト非晶
質シリコン膜を蒸着する。タングステンシリサイド膜１
８は低いフッ素含有量、低いポストアニールストレス及
び優れた接着強度を有するＳｉＨ４ガスまたはＤＣＳ
(ＳｉＨ２Ｃｌ２)ガスとＷＦ６ガスを用いて３００℃以
上、且つ５００℃以下の温度で適切なステップカバレッ
ジを実現し、面抵抗の最小化のために２.０以上、且つ
２.８以下程度の化学量論比を有するように成長させ
る。
【００１４】図２を参照すると、所定のマスクを用いた
リソグラフィ工程及びエッチング工程で窒化膜１９、タ
ングステンシリサイド膜１８、第２ポリシリコン膜１７
及び誘電体膜１６をパターニングする。そして、窒化膜
１９をマスクとして用いた自己整合エッチング工程で第
１ポリシリコン膜１４及びトンネル酸化膜１３をパター
ニングし、フローティングゲート及びコントロールゲー
トが積層されてなるスタックゲートを形成する。次に、
低濃度不純物イオン注入工程を行った後、スタックゲー
ト側壁のエッチング損傷を補償し、不純物イオンの活性
化のために再酸化工程を行う。次に、スタックゲート側
壁にスペーサ２０を形成した後、高濃度不純物イオン注
入工程を行って半導体基板１１上の所定の領域に接合領
域２１を形成する。
リソグラフィ工程及びエッチング工程で窒化膜１９、タ
ングステンシリサイド膜１８、第２ポリシリコン膜１７
及び誘電体膜１６をパターニングする。そして、窒化膜
１９をマスクとして用いた自己整合エッチング工程で第
１ポリシリコン膜１４及びトンネル酸化膜１３をパター
ニングし、フローティングゲート及びコントロールゲー
トが積層されてなるスタックゲートを形成する。次に、
低濃度不純物イオン注入工程を行った後、スタックゲー
ト側壁のエッチング損傷を補償し、不純物イオンの活性
化のために再酸化工程を行う。次に、スタックゲート側
壁にスペーサ２０を形成した後、高濃度不純物イオン注
入工程を行って半導体基板１１上の所定の領域に接合領
域２１を形成する。
【００１５】上述したように第１ポリシリコン膜を蒸着
した後、窒素イオン注入工程を行って第１ポリシリコン
膜の表面に薄い窒素層を形成すると、スタックゲートを
形成するためのエッチング工程におけるエッチング損傷
を補償するための熱処理工程で誘電体膜内の酸化膜の厚
さが増加しない。これにより、ゲートカップリング比が
増加して消去速度が向上する。
した後、窒素イオン注入工程を行って第１ポリシリコン
膜の表面に薄い窒素層を形成すると、スタックゲートを
形成するためのエッチング工程におけるエッチング損傷
を補償するための熱処理工程で誘電体膜内の酸化膜の厚
さが増加しない。これにより、ゲートカップリング比が
増加して消去速度が向上する。
【００１６】例えば、第１ポリシリコン膜を６００Åの
厚さに蒸着した後、３ＫｅＶのエネルギーで窒素イオン
を３.０Ｅ１５ｉｏｎｓ／ｃｍ２のドーズ量でイオン注
入した場合には、０.３５／０.２μｍセルと０.３／０.
２μｍセルのゲートカップリング比がそれぞれ０.５
９、０.６３であり、窒素イオンを注入していない場合
には、各セルのゲートカップリング比がそれぞれ０.５
５、０.５８に比べて０.０４〜０.０５程度増加する。
この際、スタックゲートのエッチング損傷を補償するた
めの酸化工程と低濃度不純物イオンの活性化のための酸
化工程は、それぞれ５０Åと１００Åの厚さに酸化膜が
成長するように実施する。
厚さに蒸着した後、３ＫｅＶのエネルギーで窒素イオン
を３.０Ｅ１５ｉｏｎｓ／ｃｍ２のドーズ量でイオン注
入した場合には、０.３５／０.２μｍセルと０.３／０.
２μｍセルのゲートカップリング比がそれぞれ０.５
９、０.６３であり、窒素イオンを注入していない場合
には、各セルのゲートカップリング比がそれぞれ０.５
５、０.５８に比べて０.０４〜０.０５程度増加する。
この際、スタックゲートのエッチング損傷を補償するた
めの酸化工程と低濃度不純物イオンの活性化のための酸
化工程は、それぞれ５０Åと１００Åの厚さに酸化膜が
成長するように実施する。
【００１７】
【発明の効果】上述したように、本発明によれば、フロ
ーティングゲートとして使用される第１ポリシリコン膜
を蒸着した後、窒素イオンを注入して第１ポリシリコン
膜の表面を非晶質化及び汚染させ、エッチング工程以後
に実施される熱処理工程で誘電体膜内の酸化膜の厚さ増
加を抑制することにより、フローティングゲートとコン
トロールゲート間のキャパシタンスを増加させてゲート
カップリング比を増加させることができる。これによ
り、プログラムまたは消去速度が向上し、素子の動作速
度が向上することにより、素子の特性が改善される。さ
らに、本発明は、０.２５μｍ級以上の高集積フラッシ
ュメモリ素子のセルを実現するために必須であり、複雑
な工程及び装備の追加所要なしに既存のイオン注入装備
と工程を用いて一つの工程のみを加えることにより、素
子の特性改善及び歩留まり向上の効果を期待することが
できる。
ーティングゲートとして使用される第１ポリシリコン膜
を蒸着した後、窒素イオンを注入して第１ポリシリコン
膜の表面を非晶質化及び汚染させ、エッチング工程以後
に実施される熱処理工程で誘電体膜内の酸化膜の厚さ増
加を抑制することにより、フローティングゲートとコン
トロールゲート間のキャパシタンスを増加させてゲート
カップリング比を増加させることができる。これによ
り、プログラムまたは消去速度が向上し、素子の動作速
度が向上することにより、素子の特性が改善される。さ
らに、本発明は、０.２５μｍ級以上の高集積フラッシ
ュメモリ素子のセルを実現するために必須であり、複雑
な工程及び装備の追加所要なしに既存のイオン注入装備
と工程を用いて一つの工程のみを加えることにより、素
子の特性改善及び歩留まり向上の効果を期待することが
できる。
【図１】本発明に係るフラッシュメモリセルの製造方法
を説明するために順次示す素子の断面図である。
を説明するために順次示す素子の断面図である。
【図２】本発明に係るフラッシュメモリセルの製造方法
を説明するために順次示す素子の断面図である。
を説明するために順次示す素子の断面図である。
１１ 半導体基板
１２ 素子分離膜
１３ トンネル酸化膜
１４ 第１ポリシリコン膜
１５ 窒素層
１６ 誘電体膜
１７ 第２ポリシリコン膜
１８ タングステンシリサイド膜
１９ 窒化膜
２０ スペーサ
２１ 接合領域
フロントページの続き
Ｆターム(参考） 5F083 EP02 EP23 EP53 EP55 ER22
GA22 JA22 JA35 NA01 PR21
PR33 PR37
5F101 BA29 BA36 BB05 BB08 BD02
BD35 BH05 BH09 BH16
Claims (15)
- 【請求項１】 半導体基板上にトンネル酸化膜及び第１
ポリシリコン膜を順次形成する段階と、 前記第１ポリシリコン膜に窒素イオン注入工程を行って
前記第１ポリシリコン膜の表面を窒化させる段階と、 前記第１ポリシリコン膜及びトンネル酸化膜の所定の領
域をパターニングする段階と、 全体構造上に誘電体膜、第２ポリシリコン膜、タングス
テンシリサイド膜及び窒化膜を順次形成した後、パター
ニングし、フローティングゲート及びコントロールゲー
トが積層されたスタックゲートを形成する段階と、 前記半導体基板上の所定の領域に不純物イオン注入工程
を行って接合領域を形成する段階とを含んでなることを
特徴とするフラッシュメモリセルの製造方法。 - 【請求項２】 前記第１ポリシリコン膜は、５６０℃以
上、且つ６２０℃以下の温度と０.１Torr以上、且つ３T
orr以下の圧力でＳｉＨ４ガスとＰＨ３ガスを用いたＬ
ＰＣＶＤ方式で形成することを特徴とする請求項１記載
のフラッシュメモリセルの製造方法。 - 【請求項３】 前記第１ポリシリコン膜は、ドープされ
たリンの温度が１.５Ｅ２０atoms/cc以上、且つ３Ｅ２
０atoms/cc以下であることを特徴とする請求項１記載の
フラッシュメモリセルの製造方法。 - 【請求項４】 前記窒素イオン注入工程は、１keV以
上、且つ１０keV以下のエネルギーと５Ｅ１４ions/cm2
以上、且つ５Ｅ１５ions/cm2以下のドーズ量で実施する
ことを特徴とする請求項１記載のフラッシュメモリセル
の製造方法。 - 【請求項５】 前記窒素イオン注入工程は、０°以上、
且つ４５°以下のチルトを有するように実施することを
特徴とする請求項１記載のフラッシュメモリセルの製造
方法。 - 【請求項６】 前記誘電体膜は、下部酸化膜、窒化膜及
び上部酸化膜を積層して形成することを特徴とする請求
項１記載のフラッシュメモリセルの製造方法。 - 【請求項７】 前記下部酸化膜は、８１０℃以上、且つ
８５０℃以下の温度と０.１Torr以上、且つ３Torr以下
の圧力でＤＣＳ(ＳｉＨ２Ｃｌ２)とＮ２Ｏガスを用いた
ＬＰＣＶＤ法によって３５Å以上、且つ６０Å以下の厚
さに蒸着することを特徴とする請求項６記載のフラッシ
ュメモリセルの製造方法。 - 【請求項８】 前記窒化膜は、６５０℃以上、且つ８０
０℃以下の温度と０.１Torr以上、且つ３Torr以下の圧
力でＤＣＳ(ＳｉＨ２Ｃｌ２)とＮＨ３ガスを用いたＬＰ
ＣＶＤ法によって５０Å以上、且つ６５Å以下の厚さに
蒸着することを特徴とする請求項６記載のフラッシュメ
モリセルの製造方法。 - 【請求項９】 前記上部酸化膜は、８１０℃以上、且つ
８５０℃以下の温度と０.１Torr以上、且つ３Torr以下
の圧力でＤＣＳ(ＳｉＨ２Ｃｌ２)とＮ２Ｏガスを用いた
ＬＰＣＶＤ法によって３５Å以上、且つ６０Å以下の厚
さに蒸着することを特徴とする請求項６記載のフラッシ
ュメモリセルの製造方法。 - 【請求項１０】 前記誘電体膜を形成した後、７５０℃
以上、且つ８００℃以下の温度でスチームアニールを行
うことを特徴とする請求項１記載のフラッシュメモリセ
ルの製造方法。 - 【請求項１１】 前記スチームアニールは、ベアシリコ
ンウェーハが１５０Å以上、且つ３００Å以下の厚さに
酸化される条件で実施することを特徴とする請求項１０
記載のフラッシュメモリセルの製造方法。 - 【請求項１２】 前記第２ポリシリコン膜は、ドープト
非晶質シリコン膜及びアンドープト非晶質シリコン膜の
二重構造で形成し、以後の工程で結晶化されることを特
徴とする請求項１記載のフラッシュメモリセルの製造方
法。 - 【請求項１３】 前記ドープト非晶質シリコン膜及び前
記アンドープト非晶質シリコン膜は、１：２以上、且つ
６：１以下の比率で、全厚が５００Å以上、且つ１００
０Å以下となるように形成することを特徴とする請求項
１２記載のフラッシュメモリセルの製造方法。 - 【請求項１４】 前記ドープト非晶質シリコン膜は、５
１０℃以上、且つ５５０℃以下の温度と０.１Torr以
上、且つ３Torr以下の圧力でＳｉＨ４ガスまたはＳｉ２
Ｈ６ガスとＰＨ３ガスを用いて形成し、前記アンドープ
ト非晶質シリコン膜は前記条件でＰＨ３ガスの流入を中
断させて連続的に形成することを特徴とする請求項１２
記載のフラッシュメモリセルの製造方法。 - 【請求項１５】 前記タングステンシリサイド膜は、３
００℃以上、且つ５００℃以下の温度でＳｉＨ４ガスま
たはＤＣＳ(ＳｉＨ２Ｃｌ２)ガスとＷＦ６ガスを用いて
２.０以上、且つ２.８以下の化学量論比を有するように
形成することを特徴とする請求項１記載のフラッシュメ
モリセルの製造方法。
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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