JP3673230B2 - フリップフロップ回路 - Google Patents
フリップフロップ回路 Download PDFInfo
- Publication number
- JP3673230B2 JP3673230B2 JP2002060023A JP2002060023A JP3673230B2 JP 3673230 B2 JP3673230 B2 JP 3673230B2 JP 2002060023 A JP2002060023 A JP 2002060023A JP 2002060023 A JP2002060023 A JP 2002060023A JP 3673230 B2 JP3673230 B2 JP 3673230B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- input
- data
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【発明の属する技術分野】
本発明は、占有面積の小さいラッチ回路を応用したフリップフロップ回路に関するものである。
【0002】
【従来の技術】
記憶回路は現在のデジタル集積回路のなかで大きな部分を占めている。デバイスの微細化とともに、多種多様な機能を同一チップ上に盛り込めるようになった結果、それらの中間結果を、高速アクセスできる形で、同一チップ上に保存しておく必要性があるためである。
【0003】
従来、記憶回路は、ラッチ回路又はフリップフロップ回路で実現されてきた。ラッチ回路は、クロック信号のレベルがハイまたはロウの期間に新規データを取り込む回路である。回路規模は小さいが、データを取り込むタイミング等に十分注意して設計する必要がある。一方、フリップフロップ回路は、クロック信号の立ち上がりエッジまたは立ち下がりエッジで新規データを取り込む回路である。ラッチ回路に比べ回路規模は大きくなるが、タイミング設計が容易であるといった利点がある。
【0004】
近年、ラッチ回路の小面積性とフリップフロップ回路のタイミング設計容易性を合わせもつ回路形式が提案されている。図6にトランスミッションゲート形式のラッチ回路を用いたフリップフロップ回路を示し、図7に図6のフリップフロップ回路のタイミングチャートを示す。このフリップフロップ回路は、インバータ回路G11,G12,G13,G15,G16,G17,G18と、2入力NAND回路G14と、トランスミッションゲートを構成するpMOSトランジスタM11及びnMOSトランジスタM12とからなる。
【0005】
図6のフリップフロップ回路では、インバータ回路G11,G12,G13,G15と2入力NAND回路G14とを用いて、図7に示すようにクロック信号CKの立ち上がりエッジに同期した微小時間幅パルス信号CK*とその反転信号バーCK*とを生成する。この微小時間幅パルス信号CK*,バーCK*でCMOSトランスミッションゲート形式のラッチ回路を駆動することにより、エッジトリガーのフリップフロップ回路として動作させている。しかしながら、図6に示したフリップフロップ回路では、ラッチ回路がトランスミッションゲート方式であるため、回路の小型化が十分でなく、かつ微小時間幅パルス信号CK*,バーCK*の生成のためにインバータ回路G11,G12,G13,G15と2入力NAND回路G14とを追加する必要があった。
【0006】
小型化が可能なラッチ回路としてRAM型構成のラッチ回路が知られている。RAM型ラッチ回路は、SRAM(Static Random Access Memory )に用いられる記憶要素回路を切り出して、単独の記憶回路としたものである。高密度レイアウトを意識した回路構成により、小型であるのが特徴である。図8にRAM型ラッチ回路を示し、図9に図8のRAM型ラッチ回路のタイミングチャートを示す。RAM型ラッチ回路は、インバータ回路G21,G22,G23と、nMOSトランジスタM21,M22,M23,M24とからなる。
【0007】
インバータ回路G21,G22は記憶回路を構成し、データ保持端子QPとQNにデータを保持する。トランジスタM21,M22,M23,M24はデータ保持端子QP,QNにアクセスするためのデバイスである。クロック信号CKがハイレベルの期間は、データ信号Dがデータ保持端子QPに転送され、その反転信号がデータ保持端子QNに転送される通過モードとなり、クロック信号CKがロウレベルの期間は、データ保持端子QPとQNに転送されたデータ信号Dとその反転信号を保持する保持モードとなる。
【0008】
図8のRAM型ラッチ回路は小型化が可能な半面、タイミング設計が困難であるという問題がある。つまり、クロック信号CKがハイレベルの期間では、図9に示すように、データ信号Dがそのままデータ保持端子QPに転送されるので、記憶データの更新を、ある期間内でなく、ある時点に限定する必要があるエッジトリガーフリップフロップ回路には適さないという問題がある。
【0009】
図8に示したRAM型ラッチ回路をマスタースレーブ形式のフリップフロップ回路として構成した回路例を図10に示し、そのタイミングチャートを図11に示す。このフリップフロップ回路は、インバータ回路G31,G32,G33,G34,G35、nMOSトランジスタM31,M32,M33,M34,M35,M36,M37,M38とからなる。
【0010】
図10に示したフリップフロップ回路では、図11に示すように、クロック信号CKPの立ち上がりエッジでデータ信号Dを取り込むことができるので、図8に示したラッチ回路に比べ、タイミング設計が容易である。しかしながら、図10に示したフリップフロップ回路では、RAM型ラッチ回路を2個必要とするため、個々のラッチ回路が小型であっても、全体として面積的に大きくなり不利である。
【0011】
【発明が解決しようとする課題】
以上のように従来のフリップフロップ回路では小型化が不十分で、フリップフロップ回路を多用するデジタル回路の面積が大きくなってしまうという問題点があった。
本発明は、上記課題を解決するためになされたもので、その目的は、小型のフリップフロップ回路を提供することにある。
【0012】
【課題を解決するための手段】
本発明のフリップフロップ回路は、クロック信号が通過モードを示す第1のレベルになる直前にデータ入力端子に入力されたデータ信号を取り込み、前記クロック信号が保持モードを示す第2のレベルのとき前記取り込んだデータ信号を保持するRAM型ラッチ回路と、前記クロック信号が前記第1のレベルのとき前記データ信号と前記データ入力端子とを電気的に分離し、前記クロック信号が前記第2のレベルのとき前記データ信号を前記データ入力端子に入力するスイッチ回路とを有し、前記クロック信号が前記第2のレベルから前記第1のレベルになる直前に前記データ入力端子に入力されたデータ信号を前記RAM型ラッチ回路に格納するものである。本発明では、基本となるラッチ回路をRAM型構成とし、このラッチ回路のデータ入力端子にスイッチ回路を接続して、データ信号とラッチ回路とを電気的に分離できるようにした。このような構成により、ラッチ回路が通過モードとなったとき、データ信号はラッチ回路から切り離され、ラッチ回路のデータ入力端子はフローティング状態となる。したがって、ラッチ回路が通過モードの期間にデータ信号が更新されたとしても、ラッチ回路が保持するデータには反映されない。ラッチ回路に保持されるデータは、クロック信号が第2のレベルから第1のレベルに変化するとき(立ち下がりエッジ又は立ち上がりエッジ)のみ取り込まれるので、エッジトリガー形式のフリップフロップ回路として動作させることができる。一方、ラッチ回路が通過モードの期間、データ信号はRAM型ラッチ回路にダイナミックに保持される。このとき、RAM型ラッチ回路のデータ保持部はインバータのクロスカップル構造を維持しているため、仮にデータ入力端子の電荷が消失して、駆動するMOSFETがオフとなっても前サイクルのデータを保持し、誤ったデータの更新を防止することができる。本発明により、小型レイアウトが可能なRAM型ラッチ回路1つとスイッチ回路で、エッジトリガー形式のDフリップフロップ回路を実現できる。
【0013】
また、本発明のフリップフロップ回路の1構成例において、前記スイッチ回路は、ソース端子に前記データ信号の反転信号が入力され、ドレイン端子が第1のスイッチ出力端子に接続され、ゲート端子に入力された前記クロック信号が前記第2のレベルのとき前記入力された反転信号を前記第1のスイッチ出力端子に出力する第1のトランジスタ(図1、図3のM1)と、ソース端子に前記データ信号が入力され、ドレイン端子が第2のスイッチ出力端子に接続され、ゲート端子に入力された前記クロック信号が前記第2のレベルのとき前記入力されたデータ信号を前記第2のスイッチ出力端子に出力する第2のトランジスタ(M2)とからなるものである。
また、本発明のフリップフロップ回路の1構成例において、前記スイッチ回路は、前記クロック信号を反転させるインバータと、ソース端子に前記データ信号の反転信号が入力され、ドレイン端子が第1のスイッチ出力端子に接続され、ゲート端子に入力された前記クロック信号が前記第2のレベルのとき前記入力された反転信号を前記第1のスイッチ出力端子に出力する第1導電型の第1のトランジスタ(図4、図5のM1)と、ソース端子に前記データ信号が入力され、ドレイン端子が第2のスイッチ出力端子に接続され、ゲート端子に入力された前記クロック信号が前記第2のレベルのとき前記入力されたデータ信号を前記第2のスイッチ出力端子に出力する第1導電型の第2のトランジスタ(M2)と、ソース端子に前記データ信号の反転信号が入力され、ドレイン端子が前記第1のスイッチ出力端子に接続され、ゲート端子に入力された前記インバータの出力信号が前記第1のレベルのとき前記入力された反転信号を前記第1のスイッチ出力端子に出力する第2導電型の第3のトランジスタ(M7)と、ソース端子に前記データ信号が入力され、ドレイン端子が前記第2のスイッチ出力端子に接続され、ゲート端子に入力された前記インバータの出力信号が前記第1のレベルのとき前記入力されたデータ信号を前記第2のスイッチ出力端子に出力する第2導電型の第4のトランジスタ(M8)とからなるものである。
【0014】
また、本発明のフリップフロップ回路の1構成例において、前記RAM型ラッチ回路は、入力端子が第1のデータ保持端子に接続され、出力端子が第2のデータ保持端子に接続された第1のインバータ(図1、図4のG1)と、入力端子が前記第2のデータ保持端子に接続され、出力端子が前記第1のデータ保持端子に接続された第2のインバータ(G2)と、ゲート端子が前記スイッチ回路の第1のスイッチ出力端子に接続され、ソース端子が前記第1のデータ保持端子に接続された第5のトランジスタ(M3)と、ドレイン端子が前記第5のトランジスタのドレイン端子に接続され、ソース端子が接地され、ゲート端子に入力された前記クロック信号が前記第1のレベルのときドレイン端子とソース端子間を接続する第6のトランジスタ(M4)と、ゲート端子が前記スイッチ回路の第2のスイッチ出力端子に接続され、ソース端子が前記第2のデータ保持端子に接続された第7のトランジスタ(M6)と、ドレイン端子が前記第7のトランジスタのドレイン端子に接続され、ソース端子が接地され、ゲート端子に入力された前記クロック信号が前記第1のレベルのときドレイン端子とソース端子間を接続する第8のトランジスタ(M5)とからなるものである。
また、本発明のフリップフロップ回路の1構成例において、前記RAM型ラッチ回路は、入力端子が第1のデータ保持端子に接続され、出力端子が第2のデータ保持端子に接続された第1のインバータ(図3、図5のG1)と、一方の入力端子が前記第2のデータ保持端子に接続され、他方の入力端子にクリア信号が入力され、出力端子が前記第1のデータ保持端子に接続された2入力否定論理積回路(G5)と、ゲート端子が前記スイッチ回路の第1のスイッチ出力端子に接続され、ソース端子が前記第1のデータ保持端子に接続された第5のトランジスタ(M3)と、ドレイン端子が前記第5のトランジスタのドレイン端子に接続され、ソース端子が接地され、ゲート端子に入力された前記クロック信号が前記第1のレベルのときドレイン端子とソース端子間を接続する第6のトランジスタ(M4)と、ゲート端子が前記スイッチ回路の第2のスイッチ出力端子に接続され、ソース端子が前記第2のデータ保持端子に接続された第7のトランジスタ(M6)と、ドレイン端子が前記第7のトランジスタのドレイン端子に接続され、ソース端子が接地され、ゲート端子に入力された前記クロック信号が前記第1のレベルのときドレイン端子とソース端子間を接続する第8のトランジスタ(M5)とからなり、前記クリア信号の入力により、前記第1のデータ保持端子と前記第2のデータ保持端子に保持されたデータの論理値を所望の値に固定するものである。
【0015】
【発明の実施の形態】
[第1の実施の形態]
以下、本発明の実施の形態について図面を参照して詳細に説明する。図1は本発明の第1の実施の形態となるRAM型ラッチ回路を用いたフリップフロップ回路の回路図である。本実施の形態のフリップフロップ回路は、RAM型ラッチ回路とスイッチ回路とインバータ回路G4とから構成される。RAM型ラッチ回路は、nMOSトランジスタM3,M4,M5,M6と、インバータ回路G1,G2,G3とを有している。スイッチ回路は、nMOSトランジスタM1,M2とを有している。
【0016】
インバータ回路G1,G2は、データ保持部を構成している。インバータ回路G1の入力端子とインバータ回路G2の出力端子との接続点が第1のデータ保持端子QNとなり、インバータ回路G1の出力端子とインバータ回路G2の入力端子との接続点が第2のデータ保持端子QPとなる。なお、データ保持端子QPとその反転端子であるQNは本実施の形態のフリップフロップ回路の出力端子となる。
【0017】
インバータ回路G3はデータ信号Dを入力として、その反転信号を出力する。インバータ回路G4はクロック信号CKを入力として、その反転信号を出力する。nMOSトランジスタM1,M2,M3,M4,M5,M6は、データ入力制御部を構成している。トランジスタM1,M2,M3,M4,M5,M6の各々は、クロック信号CK、データ信号D、あるいはそれらの反転信号により制御され、グランド電極にデータ保持部を接続したり、切り離したりする。
【0018】
トランジスタM2,M1は、ゲート端子に入力されるクロック信号CKによりオンオフが制御され、データ信号Dとその反転信号をデータ保持部に転送したり、データ保持部から切り離したりする役割を果たす。トランジスタM1は、インバータ回路G3からソース端子に入力されるデータ信号Dの反転信号を、ドレイン端子(第1のスイッチ出力端子)からトランジスタM3のゲート端子(RAM型ラッチ回路の第1のデータ入力端子)に出力する。トランジスタM2は、ソース端子に入力されるデータ信号Dを、ドレイン端子(第2のスイッチ出力端子)からトランジスタM6のゲート端子(RAM型ラッチ回路の第2のデータ入力端子)に出力する。
【0019】
すなわち、クロック信号CKがハイレベル(第2のレベル)の期間、トランジスタM1,M2はオンとなり、データ信号Dの反転信号をトランジスタM3のゲート端子に転送すると共に、データ信号DをトランジスタM6のゲート端子に転送する。一方、クロック信号CKがロウレベル(第1のレベル)の期間、トランジスタM1,M2はオフとなり、トランジスタM3,M6のゲート端子をデータ入力から切り離し、フローティングとする。
【0020】
トランジスタM4,M5のソース端子はグランド電極と接続され、ドレイン端子はそれぞれトランジスタM3,M6のドレイン端子と接続される。また、トランジスタM3,M6のソース端子はそれぞれデータ保持端子QN,QPと接続される。トランジスタM4,M5は、インバータ回路G4からゲート端子に入力されるクロック信号CKの反転信号によりオンオフが制御され、トランジスタM3とM6を介してデータ保持部のデータ保持端子QN,QPを強制的にグランド電極と接続したり、グランド電極から切り離したりする役割を果たす。
【0021】
クロック信号CKがロウレベルの期間、トランジスタM4,M5はオンとなる。その結果、クロック信号CKがロウレベルになる直前のデータ信号Dの値によりQNまたはQPどちらかのデータ保持端子がグランド電極に接続される。このとき、データ信号Dがデータ保持部に格納される。この動作の詳細については後述する。また、クロック信号CKがハイレベルの期間、トランジスタM4,M5はオフとなり、インバータ回路G1,G2のデータ保持部を保持モードにする。
【0022】
本実施の形態の動作のタイミングチャートを図2に示す。図2はデータ信号D、クロック信号CK及びデータ保持端子QPの信号波形を示している。クロック信号CKの立ち下がりでデータ信号Dが取り込まれて保持され、エッジトリガー形式のフリップフロップ回路として動作していることが分かる。
【0023】
図8のRAM型ラッチ回路との違いは、トランジスタM1,M2を設けたことにより、ラッチ回路が通過モード、すなわちクロック信号CKがロウレベルとなっている期間、データ信号DがトランジスタM3,M6のゲート端子から電気的に切り離されていることである。このため、通過モードの期間中にデータ信号Dが更新されたとしても、データ保持部の保持データには反映されない。データ信号Dのデータ保持部への取り込みは、クロック信号CKがハイレベルからロウレベルに切り替わるエッジにおいてのみ行われる。
【0024】
例えば、クロック信号CKがハイレベルの状態で、データ信号Dがハイレベルの場合、トランジスタM3のゲート端子にはロウレベル、トランジスタM6のゲート端子にはハイレベルが与えられる。ここで、クロック信号CKがロウレベルに切り替わると、トランジスタM3,M6のゲート端子がフローティング状態となり、クロック信号CKがロウレベルになる直前のデータ信号Dによる電荷がトランジスタM3,M6のゲート端子に保持され、トランジスタM3がオフ、トランジスタM6がオンの状態が維持される。クロック信号CKがロウレベルになることにより、トランジスタM4,M5がオンとなるので、トランジスタM5,M6を介してデータ保持端子QPがグランド電極に接続され、データ信号Dがデータ保持部に格納される。
【0025】
一方、クロック信号CKがハイレベルの状態で、データ信号Dがロウレベルの場合、トランジスタM3のゲート端子にはハイレベル、トランジスタM6のゲート端子にはロウレベルが与えられる。ここで、クロック信号CKがロウレベルに切り替わると、前記と同様にクロック信号CKがロウレベルになる直前の電荷がトランジスタM3,M6のゲート端子に保持され、トランジスタM3がオン、トランジスタM6がオフの状態が維持される。そして、トランジスタM4,M5がオンとなることにより、トランジスタM3,M4を介してデータ保持端子QNがグランド電極に接続され、データ信号Dがデータ保持部に格納される。
【0026】
クロック信号CKがロウレベルの期間では、クロック信号CKがロウレベルになる直前のデータ信号Dによる電荷がトランジスタM3,M6のゲート端子に保持されているが、この電荷が時間の経過に伴ってリーク電流により消失し、オン状態のトランジスタM3又はM6がオフとなって、データ保持部のデータを更新する恐れがある。
【0027】
しかしながら、データ保持部は2対のインバータ回路G1,G2で構成されているので、このデータ保持部のデータを反転させるためには大きな電流をデータ保持端子QP又はQNに注入する必要がある。しかし、電荷が消失してなかばオフになろうとしているトランジスタM3又はM6にはそのような電流供給能力はない。したがって、データ保持部のデータが誤って更新される可能性は非常に小さく、エッジトリガー形式のフリップフロップ回路としての機能を維持することができる。
【0028】
以上により、本実施の形態では、RAM型ラッチ回路の採用でラッチ回路そのものを小型化し、新たな付加回路により、1個のラッチ回路のみでフリップフロップ回路として動作させることができるので、従来より小型なフリップフロップ回路を実現することができる。また、データの取り込み、保持のタイミングを制御性良く行うため、インバータ回路G4によりフリップフロップ回路の内部で逆相のクロック信号を生成するようにした。
【0029】
[第2の実施の形態]
図3は、本発明の第2の実施の形態となるRAM型ラッチ回路を用いたフリップフロップ回路の回路図であり、図1と同一の構成には同一の符号を付してある。本実施の形態のフリップフロップ回路は、第1の実施の形態のフリップフロップ回路において、インバータ回路G2の代わりに2入力NAND回路(2入力否定論理積回路)G5を使用し、新たにクリア入力信号CLRを追加して、データ保持部の保持データを強制的にQP=0、QN=1とできるようにしたものである。
【0030】
インバータ回路G1と2入力NAND回路G5は、データ保持部を構成している。インバータ回路G1の入力端子と2入力NAND回路G5の出力端子との接続点がデータ保持端子QNとなり、インバータ回路G1の出力端子と2入力NAND回路G5の一方の入力端子との接続点がデータ保持端子QPとなる。また、2入力NAND回路G5の他方の入力端子にはクリア入力信号CLRが入力される。
【0031】
クリア入力信号CLRをハイレベル、すなわち論理値1に設定した場合、2入力NAND回路G5はインバータ回路G2と同じ動作をする。したがって、このときの動作は第1の実施の形態で説明したとおりである。一方、クリア入力信号CLRをロウレベル、すなわち論理値0に設定した場合、2入力NAND回路G5の出力端子はハイレベルとなり、データ保持端子QNは論理値1に固定され、結果としてデータ保持端子QPは論理値0に固定される。こうして、データ保持部の保持データをQP=0、QN=1に設定することができる。
【0032】
[第3の実施の形態]
図4は本発明の第3の実施の形態となるRAM型ラッチ回路を用いたフリップフロップ回路の回路図であり、図1と同一の構成には同一の符号を付してある。本実施の形態のフリップフロップ回路は、第1の実施の形態のフリップフロップ回路にpMOSトランジスタM7,M8を加えることにより、データ入力とRAM型ラッチ回路とを接続するnMOSパストランジスタM1,M2をCMOSトランスミッションゲートで置き換えたものである。
【0033】
nMOSトランジスタM1とpMOSトランジスタM7は第1のCMOSトランスミッションゲートを構成し、nMOSトランジスタM2とpMOSトランジスタM8は第2のCMOSトランスミッションゲートを構成している。トランジスタM7のソース端子はインバータ回路G3の出力端子に接続され、ドレイン端子はトランジスタM3のゲート端子に接続される。トランジスタM8のソース端子にはデータ信号Dが入力され、ドレイン端子はトランジスタM6のゲート端子に接続される。
【0034】
そして、トランジスタM7,M8のゲート端子はインバータ回路G4の出力端子に接続される。したがって、クロック信号CKがハイレベルの期間、トランジスタM1,M2,M7,M8はオンとなり、クロック信号CKがロウレベルの期間、トランジスタM1,M2、M7、M8はオフとなるので、フリップフロップ回路としての動作は第1の実施の形態と同じになる。本実施の形態では、CMOSトランスミッションゲートを用いることにより、ノードN1,N2(トランジスタM3、M6のゲート端子)での電圧振幅を電源電位とすることができるので、ノイズマージンを大きくすることができる。
【0035】
[第4の実施の形態]
図5は本発明の第4の実施の形態となるRAM型ラッチ回路を用いたフリップフロップ回路の回路図であり、図1、図3と同一の構成には同一の符号を付してある。本実施の形態のフリップフロップ回路は、第3の実施の形態のフリップフロップ回路において、インバータ回路G2の代わりに2入力NAND回路G5を使用し、新たにクリア入力信号CLRを追加して、データ保持部の保持データを強制的にQP=0、QN=1とできるようにしたものである。
【0036】
インバータ回路G1と2入力NAND回路G5は、データ保持部を構成している。インバータ回路G1の入力端子と2入力NAND回路G5の出力端子との接続点がデータ保持端子QNとなり、インバータ回路G1の出力端子と2入力NAND回路G5の一方の入力端子との接続点がデータ保持端子QPとなる。また、2入力NAND回路G5の他方の入力端子にはクリア入力信号CLRが入力される。
【0037】
クリア入力信号CLRを論理値1に設定した場合、2入力NAND回路G5はインバータ回路G2と同じ動作をする。したがって、このときの動作は第3の実施の形態で説明したとおりである。一方、クリア入力信号CLRを論理値0に設定した場合、データ保持端子QNは論理値1に固定され、データ保持端子QPは論理値0に固定される。こうして、データ保持部の保持データをQP=0、QN=1に設定することができる。
【0038】
【発明の効果】
本発明によれば、クロック信号が通過モードを示す第1のレベルのときデータ入力端子に入力されたデータ信号を取り込み、クロック信号が保持モードを示す第2のレベルのとき取り込んだデータ信号を保持するRAM型ラッチ回路と、クロック信号が第1のレベルのときデータ信号とデータ入力端子とを電気的に分離し、クロック信号が第2のレベルのときデータ信号とデータ入力端子とを接続するスイッチ回路とを設けることにより、小型レイアウトが可能なRAM型ラッチ回路1つとスイッチ回路で、エッジトリガー形式のDフリップフロップ回路を実現することができる。このため、従来2つのラッチ回路を要した記憶回路を小型化して、エッジトリガーフリップフロップ回路の占有面積を大幅に削減することができ、フリップフロップ回路を多用するデジタル回路全体の占有面積を小さくして、デジタル回路の集積度を高めることができる。その結果、同一面積の半導体チップ上により多くの機能を盛り込んだり、同一機能をより小さい面積で実現でき、半導体の利用効率を高めて、回路の高速化、低消費電力化を図ることができる。
【0039】
また、第1導電型の第1のトランジスタと第2導電型の第3のトランジスタとから1つのトランスミッションゲートを構成し、第1導電型の第2のトランジスタと第2導電型の第4のトランジスタとからもう1つのトランスミッションゲートを構成することにより、第1のスイッチ出力端子と第2のスイッチ出力端子における電圧振幅を電源電位とすることができるので、ノイズマージンを大きくすることができる。
【0040】
また、第2のインバータの代わりに、一方の入力端子が第2のデータ保持端子に接続され、他方の入力端子にクリア信号が入力され、出力端子が第1のデータ保持端子に接続された2入力否定論理積回路を用いることにより、クリア信号の設定によってフリップフロップ回路として動作させたり、第1のデータ保持端子と第2のデータ保持端子に保持されたデータの論理値を所望の値に固定したりすることができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態となるRAM型ラッチ回路を用いたフリップフロップ回路の回路図である。
【図2】 図1のフリップフロップ回路の動作を示すタイミングチャート図である。
【図3】 本発明の第2の実施の形態となるRAM型ラッチ回路を用いたフリップフロップ回路の回路図である。
【図4】 本発明の第3の実施の形態となるRAM型ラッチ回路を用いたフリップフロップ回路の回路図である。
【図5】 本発明の第4の実施の形態となるRAM型ラッチ回路を用いたフリップフロップ回路の回路図である。
【図6】 トランスミッションゲート形式のラッチ回路を用いた従来のフリップフロップ回路の回路図である。
【図7】 図6のフリップフロップ回路の動作を示すタイミングチャート図である。
【図8】 従来のRAM型ラッチ回路の回路図である。
【図9】 図8のRAM型ラッチ回路の動作を示すタイミングチャート図である。
【図10】 RAM型ラッチ回路を用いた従来のマスタースレーブ方式のフリップフロップ回路の回路図である。
【図11】 図10のフリップフロップ回路の動作を示すタイミングチャート図である。
【符号の説明】
G1〜G4…インバータ回路、G5…2入力NAND回路、M1〜M6…nMOSトランジスタ、M7、M8…pMOSトランジスタ。
Claims (5)
- クロック信号が通過モードを示す第1のレベルになる直前にデータ入力端子に入力されたデータ信号を取り込み、前記クロック信号が保持モードを示す第2のレベルのとき前記取り込んだデータ信号を保持するRAM型ラッチ回路と、
前記クロック信号が前記第1のレベルのとき前記データ信号と前記データ入力端子とを電気的に分離し、前記クロック信号が前記第2のレベルのとき前記データ信号を前記データ入力端子に入力するスイッチ回路とを有し、
前記クロック信号が前記第2のレベルから前記第1のレベルになる直前に前記データ入力端子に入力されたデータ信号を前記RAM型ラッチ回路に格納することを特徴とするフリップフロップ回路。 - 請求項1記載のフリップフロップ回路において、
前記スイッチ回路は、
ソース端子に前記データ信号の反転信号が入力され、ドレイン端子が第1のスイッチ出力端子に接続され、ゲート端子に入力された前記クロック信号が前記第2のレベルのとき前記入力された反転信号を前記第1のスイッチ出力端子に出力する第1のトランジスタと、
ソース端子に前記データ信号が入力され、ドレイン端子が第2のスイッチ出力端子に接続され、ゲート端子に入力された前記クロック信号が前記第2のレベルのとき前記入力されたデータ信号を前記第2のスイッチ出力端子に出力する第2のトランジスタとからなることを特徴とするフリップフロップ回路。 - 請求項1記載のフリップフロップ回路において、
前記スイッチ回路は、
前記クロック信号を反転させるインバータと、
ソース端子に前記データ信号の反転信号が入力され、ドレイン端子が第1のスイッチ出力端子に接続され、ゲート端子に入力された前記クロック信号が前記第2のレベルのとき前記入力された反転信号を前記第1のスイッチ出力端子に出力する第1導電型の第1のトランジスタと、
ソース端子に前記データ信号が入力され、ドレイン端子が第2のスイッチ出力端子に接続され、ゲート端子に入力された前記クロック信号が前記第2のレベルのとき前記入力されたデータ信号を前記第2のスイッチ出力端子に出力する第1導電型の第2のトランジスタと、
ソース端子に前記データ信号の反転信号が入力され、ドレイン端子が前記第1のスイッチ出力端子に接続され、ゲート端子に入力された前記インバータの出力信号が前記第1のレベルのとき前記入力された反転信号を前記第1のスイッチ出力端子に出力する第2導電型の第3のトランジスタと、
ソース端子に前記データ信号が入力され、ドレイン端子が前記第2のスイッチ出力端子に接続され、ゲート端子に入力された前記インバータの出力信号が前記第1のレベルのとき前記入力されたデータ信号を前記第2のスイッチ出力端子に出力する第2導電型の第4のトランジスタとからなることを特徴とするフリップフロップ回路。 - 請求項2又は3記載のフリップフロップ回路において、
前記RAM型ラッチ回路は、
入力端子が第1のデータ保持端子に接続され、出力端子が第2のデータ保持端子に接続された第1のインバータと、
入力端子が前記第2のデータ保持端子に接続され、出力端子が前記第1のデータ保持端子に接続された第2のインバータと、
ゲート端子が前記スイッチ回路の第1のスイッチ出力端子に接続され、ソース端子が前記第1のデータ保持端子に接続された第5のトランジスタと、
ドレイン端子が前記第5のトランジスタのドレイン端子に接続され、ソース端子が接地され、ゲート端子に入力された前記クロック信号が前記第1のレベルのときドレイン端子とソース端子間を接続する第6のトランジスタと、
ゲート端子が前記スイッチ回路の第2のスイッチ出力端子に接続され、ソース端子が前記第2のデータ保持端子に接続された第7のトランジスタと、
ドレイン端子が前記第7のトランジスタのドレイン端子に接続され、ソース端子が接地され、ゲート端子に入力された前記クロック信号が前記第1のレベルのときドレイン端子とソース端子間を接続する第8のトランジスタとからなることを特徴とするフリップフロップ回路。 - 請求項2又は3記載のフリップフロップ回路において、
前記RAM型ラッチ回路は、
入力端子が第1のデータ保持端子に接続され、出力端子が第2のデータ保持端子に接続された第1のインバータと、
一方の入力端子が前記第2のデータ保持端子に接続され、他方の入力端子にクリア信号が入力され、出力端子が前記第1のデータ保持端子に接続された2入力否定論理積回路と、
ゲート端子が前記スイッチ回路の第1のスイッチ出力端子に接続され、ソース端子が前記第1のデータ保持端子に接続された第5のトランジスタと、
ドレイン端子が前記第5のトランジスタのドレイン端子に接続され、ソース端子が接地され、ゲート端子に入力された前記クロック信号が前記第1のレベルのときドレイン端子とソース端子間を接続する第6のトランジスタと、
ゲート端子が前記スイッチ回路の第2のスイッチ出力端子に接続され、ソース端子が前記第2のデータ保持端子に接続された第7のトランジスタと、
ドレイン端子が前記第7のトランジスタのドレイン端子に接続され、ソース端子が接地され、ゲート端子に入力された前記クロック信号が前記第1のレベルのときドレイン端子とソース端子間を接続する第8のトランジスタとからなり、
前記クリア信号の入力により、前記第1のデータ保持端子と前記第2のデータ保持端子に保持されたデータの論理値を所望の値に固定することを特徴とするフリップフロップ回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002060023A JP3673230B2 (ja) | 2002-03-06 | 2002-03-06 | フリップフロップ回路 |
US10/208,527 US7394052B2 (en) | 2001-07-30 | 2002-07-29 | Parallel processing logic circuit for sensor signal processing |
EP02400035A EP1282045A3 (en) | 2001-07-30 | 2002-07-30 | Parallel processing logic circuit for sensor processing |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002060023A JP3673230B2 (ja) | 2002-03-06 | 2002-03-06 | フリップフロップ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003258607A JP2003258607A (ja) | 2003-09-12 |
JP3673230B2 true JP3673230B2 (ja) | 2005-07-20 |
Family
ID=28669503
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002060023A Expired - Fee Related JP3673230B2 (ja) | 2001-07-30 | 2002-03-06 | フリップフロップ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3673230B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007504734A (ja) * | 2003-09-03 | 2007-03-01 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | スタティックラッチ |
JP4524453B2 (ja) * | 2004-03-05 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | フリップフロップ回路 |
CN100550626C (zh) | 2004-08-10 | 2009-10-14 | 日本电信电话株式会社 | 主从触发器,触发式触发器,和计数器 |
JP6273112B2 (ja) * | 2012-09-11 | 2018-01-31 | 株式会社半導体エネルギー研究所 | フリップフロップ回路および半導体装置 |
-
2002
- 2002-03-06 JP JP2002060023A patent/JP3673230B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003258607A (ja) | 2003-09-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH09186560A (ja) | 構成可能な多機能フリップフロップ | |
KR20040014160A (ko) | 마스터 슬레이브 플립플롭 회로 | |
JPH07183771A (ja) | フリップフロップ回路 | |
JP3673230B2 (ja) | フリップフロップ回路 | |
JP2001016095A (ja) | バックアップ機能を有するデータ保持回路 | |
JPH09232920A (ja) | フリップフロップ回路 | |
US20020047736A1 (en) | Edge-triggered D-Flip-Flop circuit | |
US4587665A (en) | Binary counter having buffer and coincidence circuits for the switched bistable stages thereof | |
US20080030250A1 (en) | Flip-flop circuit | |
JPH07202682A (ja) | カウンタセルおよびカウンタ回路 | |
JPH09294056A (ja) | 半導体集積回路 | |
JP2003188692A (ja) | フリップフロップ回路 | |
CN111224644A (zh) | 一种低功耗的d触发器 | |
JPH06260902A (ja) | フリップフロップ回路 | |
JPS5920196B2 (ja) | 双方向性シフトレジスタ | |
JP2563570B2 (ja) | セット・リセット式フリップフロップ回路 | |
JP4173608B2 (ja) | 入出力制御回路およびマイクロコンピュータ | |
JP2004080172A (ja) | D型フリップフロップおよび電子回路 | |
CN210986064U (zh) | 一种带异步复位的t触发器电路 | |
KR100264204B1 (ko) | 래치회로 | |
JP3185870B2 (ja) | 高速高駆動型信号伝送回路 | |
JPH0799441A (ja) | 論理回路 | |
EA044872B1 (ru) | D-триггер с динамическим управлением, блок обработки данных, микросхема, плата хэширования и вычислительное устройство | |
JPH0254617A (ja) | 入出力バッファ回路 | |
US6069513A (en) | Toggle flip-flop network with a reduced integration area |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040820 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050111 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050314 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050419 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050421 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 3673230 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110428 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120428 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130428 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 9 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |