JP2003188314A - 素子内蔵基板の製造方法および素子内蔵基板 - Google Patents

素子内蔵基板の製造方法および素子内蔵基板

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Abstract

(57)【要約】 【課題】 ファインピッチの電極パッド部を有する半導
体チップをピッチ変換することなく基板上の導体パター
ンに接続することができる素子内蔵基板の製造方法およ
び素子内蔵基板を提供すること。 【解決手段】 半導体チップ２を収容可能な開口１１を
形成した接着シート１０を樹脂付き銅箔２０の樹脂形成
面側に積層してなる積層体２５と、半導体チップ２をフ
ェイスアップ方式で搭載したプリント配線板３とを互い
に積層する。そして、ダイレクトレーザ加工法によって
電極パッド部６および回路パターン７に至る連絡孔１
８，１９を形成し、形成した連絡孔１８，１９に導電材
料を充填する等して導体層５Ａと電極パッド部６および
回路パターン７とを導通させる。次に導体層５Ａをパタ
ーニングして電極パッド部６と回路パターン７とを接続
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ等の半導体
チップをプリント配線板の内部に収容した素子内蔵基板
の製造方法および素子内蔵基板に関する。
【０００２】
【従来の技術】電子機器の小型化、多機能化に伴い、プ
リント配線板の高密度実装化や実装部品の小型化に対す
る要求が厳しくなっている。プリント配線板において
は、従来、配線ルールの縮小により基板面内における高
密度化が図られていたが、近年では、ビルドアップ工法
等を採用してプリント配線板を多層化し、三次元的に配
線を引き回して実装効率の向上が図られている。
【０００３】一方、このようなビルドアップ多層プリン
ト配線板の開発に並行して、実装効率の更なる向上を目
的として、抵抗やコンデンサ等の受動素子、ＬＳＩ等の
能動素子を内蔵した素子内蔵基板の開発が進められてい
る。
【０００４】例えば特開平６−４５７６３号公報には、
図７に示すような構成の素子内蔵基板１０１が記載され
ている。素子内蔵基板１０１は、半導体チップ１０２を
収容するためのキャビティ１０３が形成された内層基板
１０４の両面に、外層基板１０５，１０６をそれぞれ積
層した構造を有している。キャビティ１０３内の半導体
チップ１０２は、外層基板１０５上の導体パターン１０
７に対し、バンプ１０８を介して電気的に接続されてい
る。なお、外層基板１０５，１０６の外面側には、半導
体パッケージ部品１０９，１１０がそれぞれ実装されて
いる。
【０００５】導体パターン１０７に対する半導体チップ
１０２の電気的接続は、いわゆるフリップチップ実装に
よって行われている。すなわち、半導体チップ１０２の
電極パッド部上に形成したバンプ１０８を外部電極とし
て、導体パターン１０７に対し熱圧着等の公知の接合技
術を用いて実装されている。
【０００６】
【発明が解決しようとする課題】上記のように、内蔵さ
れる半導体チップ１０２を導体パターン１０７に対して
フリップチップ実装するためには、導体パターン１０７
のチップ接続ランド部をバンプ１０８に対応した配列ピ
ッチで形成する必要がある。このため、半導体チップ１
０２の電極パッド部の配列ピッチが例えば６０μｍとい
うようにファイン化されると、導体パターン１０７の接
続ランド部を上記のパッドピッチに対応して形成するこ
とが困難となる。すなわち、電極パッド部のファインピ
ッチ化に、導体パターン１０７が対応できないという問
題がある。
【０００７】この問題を解消するために、例えば特開２
０００−２２８４５７号公報には、図８に示すように、
半導体チップ１１２の能動面に対し、電極パッド部の配
置を再配列するための再配線層１１３を設けて、バンプ
１１４の配列ピッチを変換する方法が知られている。こ
の方法によれば、電極パッド部の配列ピッチが６０μｍ
の場合、例えば１２０μｍにまでバンプピッチを拡張す
ることができる。
【０００８】しかしながら、再配線層１１３を形成する
ことは、内蔵される半導体部品の製造コストの増大を招
き、その製造工程の複雑化によるリードタイムの長大化
や、歩留まりの低下といった種々の問題を包含すること
になる。
【０００９】本発明は上述の問題に鑑みてなされ、ファ
インピッチの電極パッド部を有する半導体チップをピッ
チ変換することなく、基板上の導体パターンに接続する
ことができる素子内蔵基板の製造方法および素子内蔵基
板を提供することを課題とする。
【００１０】
【課題を解決するための手段】以上の課題を解決するに
当たり、本発明の素子内蔵基板の製造方法は、半導体チ
ップを内部に収容した素子内蔵基板の製造方法であっ
て、絶縁層の一方の面に導体層を形成するとともに、上
記絶縁層の他方の面に半導体チップを収容するための凹
所を形成する工程と、プリント配線板上の所定部位に能
動面を上向きにして搭載された半導体チップを凹所に収
容し、上記能動面を凹所の底部に密着させるとともにプ
リント配線板を絶縁層に積層する工程と、導体層と半導
体チップの能動面上の電極パッド部とを、絶縁層を介し
て導通させる層間接続工程とを有することを特徴として
いる。
【００１１】本発明では、絶縁層を介して対向する導体
層と半導体チップ能動面の電極パッド部とを直接層間接
続することによって、電極パッド部のピッチ変換を行う
ことなく導体層と電極パッド部との間を接続するように
している。層間接続方法としては、例えばダイレクトレ
ーザ加工法によって導体層および絶縁層を同時に穿孔し
て電極パッド部に至る連絡孔を形成し、これに導電材料
を充填する等の手法が適用可能である。
【００１２】また、本発明の他の素子内蔵基板の製造方
法は、半導体チップを内部に収容した素子内蔵基板の製
造方法であって、絶縁基材の所定部位に対して、半導体
チップを収容するための開口を形成する工程と、開口が
形成された絶縁基材を、樹脂付き銅箔の樹脂形成面に積
層する工程と、プリント配線板上の所定部位に能動面を
上向きにして搭載された半導体チップを上記開口内に収
容し、上記能動面を樹脂形成面に密着させるとともにプ
リント配線板と絶縁基材とを積層する工程と、樹脂付き
銅箔の銅箔側から、上記開口内に収容された半導体チッ
プの能動面上の電極パッド部に向けて、ダイレクトレー
ザ加工法により層間接続用の連絡孔を形成する工程と、
連絡孔を介して銅箔と電極パッド部とを導通させる工程
と、銅箔を所定形状にパターニングする工程とを有する
ことを特徴としている。
【００１３】本発明の素子内蔵基板の製造方法では、樹
脂付き銅箔とプリント配線板との間に内蔵された半導体
チップの電極パッド部を樹脂付き銅箔の表面銅箔と電気
的に接続するために、樹脂付き銅箔の表面銅箔と樹脂層
とを同時に穿孔できるダイレクトレーザ加工法を採用し
ている。そして、形成された連絡孔を介して、表面銅箔
と電極パッド部とを導通させるようにしている。これに
より、ファインピッチに形成された半導体チップ能動面
上の電極パッド部をピッチ変換することなく、樹脂付き
銅箔の銅箔層に接続することができる。
【００１４】さらに、本発明の素子内蔵基板は、絶縁層
と、絶縁層の一方の面に形成された導体層と、絶縁層の
他方の面に形成され、半導体チップを収容可能な凹所
と、絶縁層の他方の面に積層され、半導体チップをその
能動面が凹所の底部に密着されるように搭載したプリン
ト配線板と、導体層と能動面上の電極パッド部との間を
導通させる層間接続部とを備えたことを特徴とする。
【００１５】本発明の素子内蔵基板においては、絶縁層
を介して対向する導体層と半導体チップの電極パッド部
とが直接層間接続されている。これにより、電極パッド
部のパッド配列を再配列することなく半導体チップを基
板上の導体層へ接続することができる。
【００１６】
【発明の実施の形態】以下、本発明の各実施の形態につ
いて図面を参照して説明する。
【００１７】（第１の実施の形態）図１は、本発明の第
１の実施の形態による素子内蔵基板を示している。本実
施の形態の素子内蔵基板１は、半導体チップ２を搭載し
たプリント配線板３の上に絶縁層４が設けられ、更に絶
縁層４の上に所定形状の導体パターン５が設けられてい
る。半導体チップ２の能動面１４に配列された複数の電
極パッド部６およびプリント配線板３の回路パターン
（ランド）７はそれぞれ、導体パターン５に対して層間
接続部８，９を介して導通されている。
【００１８】半導体チップ２は、電極パッド部６が形成
された能動面１４を上向きにして、プリント配線板３の
回路形成面の所定部位に例えば接着剤（図示略）を介し
て搭載されている。半導体チップ２としては、例えばＤ
ＲＡＭ等の半導体メモリやこれにロジック回路が混載さ
れたシステムＬＳＩ、あるいはＭＰＵ、各種ハードウェ
アシステムを駆動するドライバ回路、電源回路、高周波
信号処理回路等がそれぞれ組み込まれた、公知の半導体
ベアチップ部品が適用される。
【００１９】プリント配線板３は、本実施の形態では片
面銅張積層板で構成され、絶縁基板１５と、この上に形
成された所定形状の回路パターン７とで構成されてい
る。絶縁基板１５の材質は特に限定されず、セラミック
系材料あるいは有機系材料などの公知の材料が用いられ
る。セラミック系材料であれば、アルミナあるいはサフ
ァイア等が適用され、有機系材料であれば、ガラスエポ
キシ樹脂やポリイミド樹脂、ビスマレイミドトリアジン
樹脂等が適用可能である。
【００２０】プリント配線板３と絶縁層４との間には、
絶縁性の接着シート１０が介装されている。接着シート
１０は、本実施の形態では、熱硬化性樹脂に感光性を持
たせたシート材で構成され、その厚さは半導体チップ２
の厚さと同等もしくは、半導体チップ２の厚さよりも若
干小さく形成されている。接着シート１０には、半導体
チップ２を収容するための開口１１が形成されている。
【００２１】絶縁層４および導体パターン５は、本実施
の形態では、いわゆるＲＣＣ(ResinCoated Copper) の
呼称で知られる樹脂付き銅箔で構成されている。すなわ
ち、絶縁層４および導体パターン５はそれぞれ、樹脂付
き銅箔の合成樹脂層および表面銅箔に対応する。この樹
脂付き銅箔の樹脂形成面側に接着シート１０を介してプ
リント配線板３が積層されている。
【００２２】これら絶縁層４と接着シート１０の開口１
１とによって、半導体チップ２が収容される凹所１２が
形成されている。半導体チップ２は、その能動面１４が
凹所１２の底部１３である絶縁層下面（樹脂形成面）に
密着され、電極パッド部６が絶縁層４に没入している。
【００２３】ここで、本実施の形態では、半導体チップ
２の電極パッド部６はアルミニウムで構成されるが、そ
の上にニッケルめっきおよび金めっきの複合層からなる
バリア層１６が形成されている。このバリア層１６は、
後述するように、層間接続部８を形成する際に適用され
るレーザービームから、電極パッド部６を保護するため
に設けられている。バリア層１６は、ニッケル、金、パ
ラジウム、白金等の金属めっきの単層またはこれらの複
合層で構成することができる。なお、以下の説明では、
特に断らない限り、電極パッド部６をバリア層１６も含
む意味で用いるものとする。
【００２４】プリント配線板３の回路形成面は、半導体
チップ２の能動面１４を凹所１２の底部１３に密着させ
た状態で、接着シート１０に積層されている。また、半
導体チップ２の側面と接着シート１０の開口１１との間
の隙間には、プリント配線板３を積層する際に適用され
る加熱加圧プレスによって絶縁層４の構成樹脂が流入し
ており、これにより半導体チップ２が凹所１２内におい
てモールドされている。
【００２５】半導体チップ２の各電極パッド部６および
プリント配線板３の回路パターン７の間は、層間接続部
８，９および表層の導体パターン５を介して電気的に接
続されている。層間接続部８，９は、後に詳述するよう
に、例えば直径３０μｍの連絡孔に設けた導電材料で構
成されている。
【００２６】本実施の形態の素子内蔵基板１は、以上の
ようにして構成されている。本実施の形態の素子内蔵基
板１によれば、絶縁層４を介して対向する導体パターン
５と半導体チップ２の電極パッド部６とが直接、層間接
続部８，９を介して導通されているので、電極パッド部
６のパッド配列を再配列することなく半導体チップ２を
導体パターン５へ接続することができる。
【００２７】次に、以上のように構成される本実施の形
態の素子内蔵基板の製造方法について、図２および図３
を参照して説明する。
【００２８】まず、図２（ａ）に示すように、銅箔（導
体層）５Ａの厚さが３μｍ、絶縁層（樹脂層）４の厚さ
が２０μｍの樹脂付き銅箔２０を準備する。本実施の形
態では、樹脂付き銅箔２０として、日立化成株式会社製
の樹脂付き銅箔（Ｆ６０００Ｅ）が用いられる。
【００２９】次に、図２（ｂ）に示すように、絶縁層４
の下面に、接着シート１０を接着することによって、樹
脂付き銅箔２０と接着シート１０との積層体２５を作製
する。
【００３０】接着シート１０は、本実施の形態では未硬
化（半硬化状態）のエポキシ系熱硬化性樹脂に感光性を
付与したシート材が用いられ、その厚さは、約３０μｍ
とした。なお、接着シート１０の厚さは、内蔵される半
導体チップ２の厚さよりもやや小さくされるものとす
る。本実施の形態では、接着シート１０として、住友ベ
ークライト株式会社製の感光性接着シート（ＣＦＰ２０
３５）が用いられる。
【００３１】続いて、図２（ｃ）に示すように、樹脂付
き銅箔２０に積層した接着シート１０に対し、半導体チ
ップ２を収容するための開口１１を形成する。これによ
り、樹脂付き銅箔２０の樹脂形成面側（絶縁層４側）に
凹所１２が形成される。開口１１は、接着シート１０の
所定部位に対し、露光および現像の各処理を行うことに
よって形成される。開口１１は、内蔵すべき半導体チッ
プ２の外形よりもやや大きく形成される。
【００３２】ここで、接着シート１０がポジ型の感光性
シートであれば、露光光が照射された領域が現像液中に
溶解し、ネガ型の感光性シートであれば、露光光が照射
されなかった領域が現像液中に溶解することによって開
口１１が形成されるが、本発明では、何れのタイプの感
光性シートでも用いることができる。
【００３３】なお、以上の工程では、接着シート１０を
絶縁層４に積層した後、接着シート１０の層のみ加工し
て開口１１を形成するようにしたが、これに代えて、開
口１１を形成した後に、接着シート１０を絶縁層４に積
層するようにしてもよい。
【００３４】なおまた、上記の工程では、フォトリソグ
ラフィ技術を用いて開口１１を形成できる素材として感
光性のある接着シート１０を用いたが、例えばプリプレ
グ等の未硬化の熱硬化性樹脂シートを上記接着シートと
して適用し、これにプレス加工等を施して開口を形成し
た後に絶縁層４へ積層するようにしてもよい。
【００３５】さて、次に、図２（ｄ）に示すように、内
蔵すべき半導体チップ２をフェイスアップ方式で（能動
面１４を上方に向けて）搭載したプリント配線板３と、
上述した樹脂付き銅箔２０および接着シート１０の積層
体２５とを、互いに位置合わせする。
【００３６】プリント配線板３には、あらかじめ回路パ
ターン７が形成されている。本実施の形態では、回路パ
ターン７の厚さは約２５μｍとされる。プリント配線板
３と半導体チップ２の裏面（非能動面）との間は、例え
ば接着剤等によって接着されている。また、半導体チッ
プ２の電極パッド部６のピッチは約６０μｍで、アルミ
ニウムパッドの上に、厚さ１０μｍの無電解ニッケルめ
っきと、更にその上に形成される厚さ０．１μｍの無電
解金めっきからなるバリア層１６が形成されている。
【００３７】そして、図２（ｅ）に示すように、プリン
ト配線板３と積層体２５とを真空中での加熱加圧プレス
によって積層する。このとき、半導体チップ２の能動面
１４が積層体２５の凹所１２の底部１３に密着されると
同時に、プリント配線板３の回路形成面が積層体２５の
接着シート１０に積層される。
【００３８】この加熱加圧プレスにより、半導体チップ
２の電極パッド部６は絶縁層４に没入するとともに、溶
融した絶縁層４の構成樹脂が、開口１１と半導体チップ
２との間の隙間に流入する。冷却後、半導体チップ２は
その流入した樹脂材料によってモールドされ、凹所１２
内に保持される。
【００３９】図３（ｆ）および（ｇ）は、表層の銅箔５
Ａと、半導体チップ２の電極パッド部６およびプリント
配線板３の回路パターン７との間の層間接続工程を示し
ている。この工程は、銅箔５Ａの所定部位に対して紫外
線レーザ（以下、ＵＶレーザという）Ｌを照射して、電
極パッド部６および回路パターン７に到達する連絡孔１
８，１９をそれぞれ形成する工程（図３（ｆ））と、こ
れらの連絡孔１８，１９に導電性をもたせる工程（図３
（ｇ））とを有する。
【００４０】連絡１８，１９の形成は、ダイレクトレー
ザ加工法によって行われる。このダイレクトレーザ加工
法は、銅箔５Ａおよび絶縁層４をＵＶレーザＬの照射に
よって一時に穿孔するレーザ加工法の一種である。この
ダイレクトレーザ加工法を用いることにより、表面の銅
箔と絶縁層とを別々な工程で穿孔する方法に比べて、微
細な孔を形成することができる。
【００４１】すなわち、従来の樹脂付き銅箔の穿孔方法
として、表面銅箔に孔径と同径のウィンド（窓）を形成
した後、孔径よりも５０〜１００μｍ大きいＣＯ2 レー
ザで絶縁層を穿孔するコンフォーマルマスク法や、表面
銅箔に孔径よりも約１００μｍ大きなウィンドを形成し
た後、絶縁層をＣＯ2 レーザで穿孔するラージウィンド
法が用いられていた。これは、光沢のある銅表面のレー
ザビームの吸収率が絶縁層よりも低いため、前もって表
面の銅箔をエッチングにより除去し、開口した銅箔を介
して絶縁層をレーザ加工する必要があったからである。
このため、従来のレーザ加工では、ファインピッチな孔
を形成することが非常に困難で、かつ、工程が複雑であ
った。
【００４２】一方、ダイレクトレーザ加工は、表面銅箔
のレーザ吸収率を絶縁層の分解エネルギに近づけること
によって、表面銅箔を絶縁層とともにレーザで同時に穿
孔できるようにしたものである。本実施の形態では、こ
のダイレクトレーザ加工に適した樹脂付き銅箔２０を採
用しているために、微細孔をファインピッチで容易に形
成することができる。本実施の形態では、層厚が最大５
０μｍの絶縁層（４，１０）を紫外線レーザＬによっ
て、３０μｍ程度の孔径の連絡孔１８，１９を形成して
いる。
【００４３】ＵＶレーザＬは、積層体２５を突き抜け、
半導体チップ２の電極パッド部６に到達するが、バリア
層１６によってＵＶレーザＬの進行が規制され、電極パ
ッド部６に対する必要以上の加工が防止される。また、
プリント配線板３上の回路パターン（ランド）７に到達
したＵＶレーザＬも同様に、厚い銅箔層によって必要以
上の加工が制限される。以上のようにして、電極パッド
部６および回路パターン（ランド）７が開口される。
【００４４】一方、連絡孔１８，１９に導電性をもたせ
る工程は、無電解めっき法と電解めっき法を併用して連
絡孔１８，１９内に例えば銅めっきを析出させるか、あ
るいは、スクリーン印刷法等によって連絡孔１８，１９
内に導電材料を充填することによって行われる。これに
より、図３（ｇ）に示すように、半導体チップ２の電極
パッド部６およびプリント配線板３の回路パターン７
と、表面の銅箔５Ａとを電気的に接続する層間接続部
８，９が形成される。
【００４５】なお、上述のように、連絡孔１８，１９に
対して導電材料を充填することによって層間接続部８，
９を形成する場合には、導電材料として、φ３μｍの銀
粒子を導電粒子とする導電ペーストを用いることによっ
て、φ３０μｍという微細な連絡孔１８，１９に対して
容易に導電ペーストを充填することができる。
【００４６】次に、図３（ｈ）に示すように、銅箔５Ａ
を所定形状にパターニングすることによって導体パター
ン５を形成する。本実施の形態では、プリント配線板３
の回路パターン７に対して半導体チップ２を電気的に接
続するようにしている。
【００４７】導体パターン５は、銅箔５Ａ上にフォトレ
ジストを形成し、これに露光マスクを介して所定部位を
感光させ、現像処理を施してレジストパターンを形成し
た後、エッチングによってレジストが形成されていない
領域を除去することによって形成することができる。
【００４８】以上のようにして、本実施の形態の素子内
蔵基板１が製造される。本実施の形態によれば、ファイ
ンピッチに形成された電極パッド部６をピッチ変換する
ことなく、導体パターン５に接続することができる。
【００４９】また、電極パッド部６を半導体チップ２の
能動面１４上でピッチ変換することなく、プリント配線
板３の回路パターン７に接続することができるので、プ
リント配線板３上の回路パターン７を電極パッド部６の
配列ピッチに対応して微細に形成せずとも、半導体チッ
プ２と電気的に接続することができる。
【００５０】また、以上の実施の形態によれば、ダイレ
クトレーザ加工が適用可能な樹脂付き銅箔２０を用いて
いるので、製造工程を複雑化することなく低コストで高
密度実装が可能な素子内蔵基板１を製造することができ
る。
【００５１】（第２の実施の形態）続いて、図４および
図５は、本発明の第２の実施の形態による素子内蔵基板
の製造方法を示している。なお、図において上述の第１
の実施の形態と対応する部分については同一の符号を付
し、その詳細な説明は省略するものとする。
【００５２】まず、図４（ａ）に示すように、厚さ約５
０μｍのプリプレグを絶縁基材（絶縁層）３０として準
備する。この絶縁基材３０に対し、一方の面には銅等の
導体箔を貼着して導体層３１Ａを形成するとともに、他
方の面には加圧プレス等によって半導体チップ２を収容
するための凹所３２を形成する（図４（ｂ））。
【００５３】続いて、上述の第１の実施の形態のよう
に、内蔵すべき半導体チップ２をフェイスアップ方式で
搭載したプリント配線板３を絶縁基材３０と位置合わせ
し、両者を加熱加圧プレスによって積層する（図４
（ｃ），（ｄ））。このとき、半導体チップ２の能動面
１４が絶縁基材３０の凹所３２の底部に密着すると同時
に、プリント配線板３の回路形成面が絶縁基材３０の下
面に貼り合わされる。
【００５４】次に、図５（ｅ）に示すように、導体層３
１Ａに対してＵＶレーザＬを照射することによって、導
体層３１Ａおよび絶縁基材３０を穿孔し、内蔵された半
導体チップ２の電極パッド部６と、プリント配線板３上
の回路パターン（ランド）７とに連絡する連絡孔１８，
１９を形成する。
【００５５】導体層５１Ａは、このようなダイレクトレ
ーザ加工を適用可能とするために、レーザの吸収率を高
めるべく表面が粗面化される等して、絶縁基材３０の分
解エネルギと同等のエネルギで穿孔できるように構成さ
れている。
【００５６】続いて、図５（ｆ）に示すように、形成し
た連絡孔１８，１９に対して金属めっきを析出、あるい
は導電ペーストを充填することによって、導体層３１Ａ
と電極パッド部６および回路パターン７とを導通させる
ための層間接続部８，９を形成する。
【００５７】そして、図５（ｇ）に示すように、導体層
３１Ａを所定の形状にパターニングすることによって導
体パターン３１を形成し、半導体チップ２とプリント配
線板３とが、層間接続部８，９および導体パターン３１
を介して電気的に接続される素子内蔵基板３３を製造す
る。
【００５８】本実施の形態によっても上述の第１の実施
の形態と同様な効果を得ることができ、ファインピッチ
に形成された電極パッド部６をピッチ変換することな
く、導体パターン５に接続することができる。また、電
極パッド部６を半導体チップ２の能動面１４上でピッチ
変換することなく、プリント配線板３の回路パターン７
に接続することができる。
【００５９】以上、本発明の各実施の形態について説明
したが、勿論、本発明はこれらに限定されることなく、
本発明の技術的思想に基づいて種々の変形が可能であ
る。
【００６０】例えば以上の各実施の形態では、層間接続
用の連絡孔１８，１９をダイレクトレーザ加工法により
形成するにあたって、ＵＶレーザＬを用いたが、勿論、
これに限らない。すなわち、電極パッド部６のピッチに
一定の余裕度があるならば、ＣＯ2 レーザやＹＡＧレー
ザ等の他のレーザ光源を用いることも可能である。
【００６１】また、以上の第１の実施の形態では、プリ
ント配線板３として片面銅張積層板を用いたが、図６に
示すように、これを両面銅張り積層板で構成するととも
に、外面側の導体層５Ｂをベタ箔状態とすることによっ
て、電磁ノイズの低減に寄与することができる。また、
当該ベタ箔層５Ｂを接地回路へ接続すれば、静電放電
（ＥＳＤ）対策にもなり得る。なお、図６において上述
の第１の実施の形態と対応する部分については同一の符
号を付している。
【００６２】さらに、上述の各実施の形態において製造
した素子内蔵基板１，３３に対して、更にその上層また
は下層に他のプリント配線板を積層してビルドアップ化
を図ることも可能である。この場合の各導体パターン間
の層間接続を、上述のダイレクトレーザ加工法で行うよ
うにすれば、ファインピッチな層間接続部を備えた多層
プリント配線板を容易に製造することができる。
【００６３】また、以上の各実施の形態では、半導体チ
ップ２を内蔵した素子内蔵基板１，３３について説明し
たが、勿論、この半導体チップ２のみに限らず、他のＬ
ＳＩを初めとする能動素子や、抵抗またはコンデンサ等
の受動素子も内蔵されていてもよい。
【００６４】
【発明の効果】以上述べたように、本発明の素子内蔵基
板の製造方法によれば、ファインピッチに形成された半
導体チップ能動面上の電極パッド部をピッチ変換するこ
となく導体層に接続することができる。
【００６５】また、ダイレクトレーザ加工が適用できる
樹脂付き銅箔を用いて層間接続用の連絡孔を形成する本
発明の素子内蔵基板の製造方法によれば、複雑な工程を
要することなく容易に層間接続部を形成することができ
る。
【００６６】上記銅箔と半導体チップの電極パッド部と
を導通させる工程に、上記銅箔とプリント配線板の回路
パターンとを導通させる工程を含めた本発明の素子内蔵
基板の製造方法によれば、ファインピッチに形成された
電極パッド部を半導体チップの能動面上で再配列するこ
となく、プリント配線板上の回路パターンに接続するこ
とができる。
【００６７】さらに、本発明の素子内蔵基板によれば、
絶縁層を介して対向する導体層と半導体チップの電極パ
ッド部とが直接、層間接続部を介して導通されているの
で、電極パッド部のパッド配列を再配列することなく半
導体チップを導体層へ接続することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による素子内蔵基板
の構成を示す断面図である。
【図２】（ａ）〜（ｅ）ともに、本発明の第１の実施の
形態による素子内蔵基板の製造方法を説明する工程断面
図である。
【図３】（ｆ）〜（ｈ）ともに、本発明の第１の実施の
形態による素子内蔵基板の製造工程を説明する図２に続
く工程断面図である。
【図４】（ａ）〜（ｄ）ともに、本発明の第２の実施の
形態による素子内蔵基板の製造工程を説明する工程断面
図である。
【図５】（ｅ）〜（ｇ）ともに、本発明の第２の実施の
形態による素子内蔵基板の製造工程を説明する図４に続
く工程断面図である。
【図６】本発明の第１の実施の形態による素子内蔵基板
の構成の変形例を示す断面図である。
【図７】従来の素子内蔵基板の構成を示す断面図であ
る。
【図８】電極パッド部の再配線層１１３を能動面上に備
えた従来の半導体部品の構成を示す斜視図である。
【符号の説明】
１，３３…素子内蔵基板、２…半導体チップ、３…プリ
ント配線板、４…絶縁層、５，３１…導体パターン、５
Ａ…銅箔（導体層）、６…電極パッド部、７…回路パタ
ーン、８，９…層間接続部、１０…接着シート、１１…
開口、１２，３２…凹所、１３…凹所の底部、１４…半
導体チップの能動面、１６…バリア層、１８，１９…連
絡孔、２０…樹脂付き銅箔、３０…絶縁基材（絶縁
層）、３１Ａ…導体層、Ｌ…ＵＶレーザ。

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップを内部に収容した素子内蔵
    基板の製造方法であって、 絶縁層の一方の面に導体層を形成するとともに、前記絶
    縁層の他方の面に半導体チップを収容するための凹所を
    形成する工程と、 プリント配線板上の所定部位に能動面を上向きにして搭
    載された半導体チップを前記凹所に収容し、前記能動面
    を前記凹所の底部に密着させるとともに前記プリント配
    線板を前記絶縁層に積層する工程と、 前記導体層と前記半導体チップの能動面上の電極パッド
    部とを、前記絶縁層を介して導通させる層間接続工程と
    を有することを特徴とする素子内蔵基板の製造方法。
  2. 【請求項２】 前記絶縁層および前記導体層がそれぞれ
    合成樹脂および銅箔からなり、 前記層間接続工程が、 ダイレクトレーザ加工法により、前記電極パッド部をス
    トッパ層として前記導体層と前記絶縁層とを同時に穿孔
    する工程と、 前記穿孔された孔に対して前記導体層と前記電極パッド
    部とを導通させる工程とを有することを特徴とする請求
    項１に記載の素子内蔵基板の製造方法。
  3. 【請求項３】 前記層間接続工程の後、前記銅箔を所定
    形状にパターニングする工程を有することを特徴とする
    請求項２に記載の素子内蔵基板の製造方法。
  4. 【請求項４】 半導体チップを内部に収容した素子内蔵
    基板の製造方法であって、 前記半導体チップを収容するための開口を、樹脂付き銅
    箔の樹脂形成面側に形成する工程と、 プリント配線板上の所定部位に能動面を上向きにして前
    記半導体チップを搭載し、前記能動面を前記開口を介し
    て前記樹脂形成面に密着させるとともに前記プリント配
    線板と前記樹脂付き銅箔の樹脂形成面側に積層する工程
    と、 前記樹脂付き銅箔の銅箔側から、前記開口内に収容され
    た半導体チップの能動面上の電極パッド部に向けて、ダ
    イレクトレーザ加工法により層間接続用の連絡孔を形成
    する工程と、 前記連絡孔を介して前記銅箔と前記電極パッド部とを導
    通させる工程と、 前記銅箔を所定形状にパターニングする工程とを有する
    ことを特徴とする素子内蔵基板の製造方法。
  5. 【請求項５】 前記半導体チップを収容するための開口
    を前記樹脂付き銅箔の樹脂形成面側に形成する工程が、
    前記樹脂付き銅箔の樹脂形成面側に感光性の接着シート
    を接着した後、前記接着シートの所定部位に対し、露光
    および現像の各処理を行うことによって前記開口を形成
    することを特徴とする請求項４に記載の素子内蔵基板の
    製造方法。
  6. 【請求項６】 前記半導体チップを収容するための開口
    を前記樹脂付き銅箔の樹脂形成面側に形成する工程が、
    プレス加工によって前記開口を形成した半硬化状態の熱
    硬化性樹脂シートを、前記樹脂形成面に積層することに
    よって行われることを特徴とする請求項４に記載の素子
    内蔵基板の製造方法。
  7. 【請求項７】 前記樹脂付き銅箔の樹脂形成面側に前記
    プリント配線板を積層する工程が、加熱加圧プレスによ
    って行われることを特徴とする請求項４に記載の素子内
    蔵基板の製造方法。
  8. 【請求項８】 前記銅箔と前記電極パッド部とを導通さ
    せる工程には、前記銅箔と前記プリント配線板上の回路
    パターンとを導通させる工程が含まれることを特徴とす
    る請求項４に記載の素子内蔵基板の製造方法。
  9. 【請求項９】 前記銅箔と前記電極パッド部とを導通さ
    せる工程が、前記連絡孔の内壁面にめっき金属を析出さ
    せる工程であることを特徴とする請求項４に記載の素子
    内蔵基板の製造方法。
  10. 【請求項１０】 前記銅箔と前記電極パッド部とを導通
    させる工程が、前記連絡孔に対して導電材料を充填する
    工程であることを特徴とする請求項４に記載の素子内蔵
    基板の製造方法。
  11. 【請求項１１】 絶縁層と、 前記絶縁層の一方の面に形成された導体層と、 前記絶縁層の他方の面に形成され、半導体チップを収容
    可能な凹所と、 前記絶縁層の他方の面に積層され、前記半導体チップを
    その能動面が前記凹所の底部に密着されるように搭載し
    たプリント配線板と、 前記導体層と、前記能動面上の電極パッド部との間を導
    通させる層間接続部とを備えたことを特徴とする素子内
    蔵基板。
  12. 【請求項１２】 前記絶縁層が、 樹脂付き銅箔の樹脂層と、 前記樹脂層に積層され前記開口が形成された絶縁基材と
    を含むことを特徴とする請求項１１に記載の素子内蔵基
    板。
  13. 【請求項１３】 前記絶縁基材が、熱硬化性樹脂からな
    ることを特徴とする請求項１２に記載の素子内蔵基板。
  14. 【請求項１４】 前記絶縁基材が、感光性を有する接着
    シートからなることを特徴とする請求項１２に記載の素
    子内蔵基板。
  15. 【請求項１５】 前記凹所の底部が樹脂付き銅箔の樹脂
    層でなり、 前記半導体チップが前記凹所内において、前記樹脂層の
    構成樹脂によってモールドされていることを特徴とする
    請求項１１に記載の素子内蔵基板。
  16. 【請求項１６】 前記電極パッド部上には、前記導体層
    および前記絶縁層を同時に穿孔するレーザビームの進行
    を妨げるためのバリア層が設けられていることを特徴と
    する請求項１１に記載の素子内蔵基板。
  17. 【請求項１７】 前記バリア層が、ニッケル、金、パラ
    ジウム、白金の単層またはこれらの複合層からなること
    を特徴とする請求項１６に記載の素子内蔵基板。
  18. 【請求項１８】 前記層間接続部が、前記導体層と前記
    電極パッド部との間を連絡する連絡孔の内部に充填され
    た導電材料からなることを特徴とする請求項１１に記載
    の素子内蔵基板。
  19. 【請求項１９】 前記層間接続部が、前記導体層と前記
    電極パッド部との間を連絡する連絡孔の内壁面に形成さ
    れた金属めっきであることを特徴とする請求項１１に記
    載の素子内蔵基板。
  20. 【請求項２０】 前記導体層と前記プリント配線板上の
    回路パターンとが、互いに層間接続されていることを特
    徴とする請求項１１に記載の素子内蔵基板。
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Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005142466A (ja) * 2003-11-10 2005-06-02 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2005159199A (ja) * 2003-11-28 2005-06-16 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2005158999A (ja) * 2003-11-26 2005-06-16 Casio Comput Co Ltd 半導体装置
JP2006120829A (ja) * 2004-10-21 2006-05-11 Matsushita Electric Ind Co Ltd 電子部品内蔵基板及びその製造方法とこれを用いた電子部品内蔵モジュール
JP2008503076A (ja) * 2004-06-15 2008-01-31 イムベラ エレクトロニクス オサケユキチュア 電子モジュールの製造方法
US7368813B2 (en) 2003-11-10 2008-05-06 Casio Computer Co., Ltd. Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof
JP2009182201A (ja) * 2008-01-31 2009-08-13 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2009182200A (ja) * 2008-01-31 2009-08-13 Casio Comput Co Ltd 半導体装置およびその製造方法
US7608480B2 (en) 2004-03-31 2009-10-27 Casio Computer Co., Ltd. Method of fabricating a semiconductor device incorporating a semiconductor constructing body and an interconnecting layer which is connected to a ground layer via a vertical conducting portion
US7615411B2 (en) 2003-06-03 2009-11-10 Casio Computer Co., Ltd. Semiconductor package including connected upper and lower interconnections, and manufacturing method thereof
KR101046379B1 (ko) 2008-02-14 2011-07-05 주식회사 하이닉스반도체 반도체 패키지 및 그의 제조 방법
KR101096614B1 (ko) 2004-03-29 2011-12-21 신꼬오덴기 고교 가부시키가이샤 전자 부품 실장 구조 및 그 제조 방법
US8225499B2 (en) 2005-06-16 2012-07-24 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure
US8240033B2 (en) 2005-06-16 2012-08-14 Imbera Electronics Oy Method for manufacturing a circuit board
US8581109B2 (en) 2005-06-16 2013-11-12 Imbera Electronics Oy Method for manufacturing a circuit board structure
CN106601699A (zh) * 2016-12-22 2017-04-26 深圳中科四合科技有限公司 一种分立器件的封装方法及分立器件
US10798823B2 (en) 2003-09-18 2020-10-06 Imberatek, Llc Method for manufacturing an electronic module and electronic module
CN113097360A (zh) * 2020-10-08 2021-07-09 友达光电股份有限公司 显示面板及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275739A (ja) * 1993-03-23 1994-09-30 Sony Corp セラミック製アダプター及びセラミックパッケージ
JPH0831979A (ja) * 1994-07-19 1996-02-02 Toppan Printing Co Ltd 配線基板の電極部形成方法
JP2001119147A (ja) * 1999-10-14 2001-04-27 Sony Corp 電子部品内蔵多層基板及びその製造方法
JP2001217337A (ja) * 2000-01-31 2001-08-10 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2001274203A (ja) * 2000-03-24 2001-10-05 Hitachi Cable Ltd ２メタル基板とｂｇａ構造

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275739A (ja) * 1993-03-23 1994-09-30 Sony Corp セラミック製アダプター及びセラミックパッケージ
JPH0831979A (ja) * 1994-07-19 1996-02-02 Toppan Printing Co Ltd 配線基板の電極部形成方法
JP2001119147A (ja) * 1999-10-14 2001-04-27 Sony Corp 電子部品内蔵多層基板及びその製造方法
JP2001217337A (ja) * 2000-01-31 2001-08-10 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2001274203A (ja) * 2000-03-24 2001-10-05 Hitachi Cable Ltd ２メタル基板とｂｇａ構造

Cited By (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7615411B2 (en) 2003-06-03 2009-11-10 Casio Computer Co., Ltd. Semiconductor package including connected upper and lower interconnections, and manufacturing method thereof
US7709942B2 (en) 2003-06-03 2010-05-04 Casio Computer Co., Ltd. Semiconductor package, including connected upper and lower interconnections
US10798823B2 (en) 2003-09-18 2020-10-06 Imberatek, Llc Method for manufacturing an electronic module and electronic module
US11716816B2 (en) 2003-09-18 2023-08-01 Imberatek, Llc Method for manufacturing an electronic module and electronic module
US7563640B2 (en) 2003-11-10 2009-07-21 Casio Computer Co., Ltd. Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof
USRE43380E1 (en) 2003-11-10 2012-05-15 Teramikros, Inc. Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof
JP2005142466A (ja) * 2003-11-10 2005-06-02 Casio Comput Co Ltd 半導体装置およびその製造方法
US7692282B2 (en) * 2003-11-10 2010-04-06 Casio Computer Co., Ltd Semiconductor device including semiconductor element surrounded by an insulating member wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof
US7368813B2 (en) 2003-11-10 2008-05-06 Casio Computer Co., Ltd. Semiconductor device including semiconductor element surrounded by an insulating member and wiring structures on upper and lower surfaces of the semiconductor element and insulating member, and manufacturing method thereof
JP2005158999A (ja) * 2003-11-26 2005-06-16 Casio Comput Co Ltd 半導体装置
JP2005159199A (ja) * 2003-11-28 2005-06-16 Casio Comput Co Ltd 半導体装置およびその製造方法
KR101096614B1 (ko) 2004-03-29 2011-12-21 신꼬오덴기 고교 가부시키가이샤 전자 부품 실장 구조 및 그 제조 방법
US7608480B2 (en) 2004-03-31 2009-10-27 Casio Computer Co., Ltd. Method of fabricating a semiconductor device incorporating a semiconductor constructing body and an interconnecting layer which is connected to a ground layer via a vertical conducting portion
US8240032B2 (en) 2004-06-15 2012-08-14 Imbera Electronics Oy Method for manufacturing an electronics module comprising a component electrically connected to a conductor-pattern layer
JP2008503076A (ja) * 2004-06-15 2008-01-31 イムベラ エレクトロニクス オサケユキチュア 電子モジュールの製造方法
JP4796057B2 (ja) * 2004-06-15 2011-10-19 イムベラ エレクトロニクス オサケユキチュア 電子モジュールの製造方法
JP4622449B2 (ja) * 2004-10-21 2011-02-02 パナソニック株式会社 電子部品内蔵基板及びその製造方法
JP2006120829A (ja) * 2004-10-21 2006-05-11 Matsushita Electric Ind Co Ltd 電子部品内蔵基板及びその製造方法とこれを用いた電子部品内蔵モジュール
US9622354B2 (en) 2005-06-16 2017-04-11 Ge Embedded Electronics Oy Method for manufacturing a circuit board structure
US8581109B2 (en) 2005-06-16 2013-11-12 Imbera Electronics Oy Method for manufacturing a circuit board structure
US11134572B2 (en) 2005-06-16 2021-09-28 Imberatek, Llc Circuit board structure and method for manufacturing a circuit board structure
US11792941B2 (en) 2005-06-16 2023-10-17 Imberatek, Llc Circuit board structure and method for manufacturing a circuit board structure
US8225499B2 (en) 2005-06-16 2012-07-24 Imbera Electronics Oy Method for manufacturing a circuit board structure, and a circuit board structure
US8240033B2 (en) 2005-06-16 2012-08-14 Imbera Electronics Oy Method for manufacturing a circuit board
JP2009182200A (ja) * 2008-01-31 2009-08-13 Casio Comput Co Ltd 半導体装置およびその製造方法
TWI400784B (zh) * 2008-01-31 2013-07-01 Teramikros Inc 半導體裝置及其製造方法
US8004089B2 (en) 2008-01-31 2011-08-23 Casio Computer Co., Ltd. Semiconductor device having wiring line and manufacturing method thereof
KR101053221B1 (ko) 2008-01-31 2011-08-02 가시오게산키 가부시키가이샤 반도체 장치 및 그 제조방법
US7972903B2 (en) 2008-01-31 2011-07-05 Casio Computer Co., Ltd. Semiconductor device having wiring line and manufacturing method thereof
JP4636090B2 (ja) * 2008-01-31 2011-02-23 カシオ計算機株式会社 半導体装置およびその製造方法
JP2009182201A (ja) * 2008-01-31 2009-08-13 Casio Comput Co Ltd 半導体装置およびその製造方法
KR101046379B1 (ko) 2008-02-14 2011-07-05 주식회사 하이닉스반도체 반도체 패키지 및 그의 제조 방법
CN106601699A (zh) * 2016-12-22 2017-04-26 深圳中科四合科技有限公司 一种分立器件的封装方法及分立器件
CN113097360A (zh) * 2020-10-08 2021-07-09 友达光电股份有限公司 显示面板及其制造方法
CN113097360B (zh) * 2020-10-08 2023-05-26 友达光电股份有限公司 显示面板及其制造方法

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