JP2003188266A - Delay circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、例えば、半導体集
積回路における遅延回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a delay circuit in a semiconductor integrated circuit, for example.
【０００２】[0002]
【従来の技術】一般に、インバータを使用した遅延回路
においては、回路シミュレーションによって得られた遅
延時間と、実デバイスにおける遅延時間が一致しないこ
とが多い。そのために、デバイスの試作段階において
は、実デバイスにおける遅延時間を調整する必要が生じ
ることが多い。2. Description of the Related Art Generally, in a delay circuit using an inverter, the delay time obtained by circuit simulation often does not match the delay time in an actual device. Therefore, it is often necessary to adjust the delay time in the actual device at the device prototype stage.
【０００３】また、半導体集積回路の開発期間は、年々
短縮を求められる傾向にある。よって、試作段階におい
ては、試作品のインバータを用いた遅延回路の遅延時間
を外部から変更できるようにしておくと、開発期間の短
縮に役立つ。Further, the development period of semiconductor integrated circuits tends to be shortened year by year. Therefore, at the trial production stage, it is useful to shorten the development period if the delay time of the delay circuit using the prototype inverter can be changed externally.
【０００４】従来、半導体集積回路内の遅延回路の遅延
時間を外部から変更する方法として、特公平７−１０９
９８２号におけるレーザ光線による配線の切断により遅
延時間を増大できる遅延回路があった。図８に、特公平
７−１０９９８２号における遅延回路を示す。Conventionally, as a method of externally changing the delay time of a delay circuit in a semiconductor integrated circuit, Japanese Patent Publication No. 7-109
There was a delay circuit in No. 982 that can increase the delay time by cutting the wiring with a laser beam. FIG. 8 shows a delay circuit in Japanese Patent Publication No. 7-109982.
【０００５】図８に示す遅延回路は、入力端が入力信号
線ＩＮに接続され出力端が接続接点Ｎ１に接続されるイ
ンバータ１０１と、入力端が接続接点Ｎ２に接続され出
力端が出力信号線ＯＵＴに接続されるインバータ１０４
と、接続接点Ｎ１と接続接点Ｎ２とを接続する外部から
レーザ光線で切断可能な配線１０５と、入力端が接続接
点Ｎ１に接続され出力端が接続接点Ｎ２に接続される、
直列に接続されたインバータ１０２，１０３とから構成
されている。The delay circuit shown in FIG. 8 has an inverter 101 whose input end is connected to the input signal line IN and whose output end is connected to the connection contact N1, and an input terminal which is connected to the connection contact N2 and whose output end is the output signal line. Inverter 104 connected to OUT
A wiring 105 that connects the connection contact N1 and the connection contact N2 and can be cut by a laser beam from the outside, an input end connected to the connection contact N1, and an output end connected to the connection contact N2.
It is composed of inverters 102 and 103 connected in series.
【０００６】ここで、インバータ１０１，１０２の電流
駆動能力をインバータ１０３，１０４の電流駆動能力に
比べて十分大きくしておく。このようにすると、接続接
点Ｎ１，Ｎ２が配線１０５で直接接続されている状態で
は、インバータ１０１とインバータ１０４との間には、
実質的に、信号の遅延は生じない。Here, the current drivability of the inverters 101 and 102 is made sufficiently larger than the current drivability of the inverters 103 and 104. With this configuration, in the state where the connection contacts N1 and N2 are directly connected by the wiring 105, between the inverter 101 and the inverter 104,
Virtually no signal delay occurs.
【０００７】図８に示す遅延回路は、配線１０５を外部
から切断することにより、インバータ１０１，１０４が
２段直列接続された回路から、インバータ１０１〜１０
４が４段直列接続された回路に変化させ、インバータの
段数を増加させることによって、遅延時間の増加を図る
ことができるものである。In the delay circuit shown in FIG. 8, the wiring 105 is cut off from the outside so that the inverters 101 and 104 are connected in series in two stages.
It is possible to increase the delay time by changing 4 into a circuit in which four stages are connected in series and increasing the number of stages of the inverter.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、この種
の遅延回路は、遅延時間の増大しか考慮されていない回
路であったことから、遅延時間を減少させることができ
ないという問題があった。そのため、遅延時間を減少さ
せる必要があるときに、それに対応できないという不便
さがあった。However, this type of delay circuit has a problem that it cannot reduce the delay time because it is a circuit in which only an increase in the delay time is taken into consideration. Therefore, when it is necessary to reduce the delay time, there is an inconvenience that it cannot be dealt with.
【０００９】また、特許第２８０８５９４号には、所望
の遅延時間を得るために、インバータ回路の追加および
削除をコンタクト形成の有無で実現する技術が開示され
ている。上記の特許第２８０８５９４号に開示の技術
は、設計と異なる遅延時間が得られた場合に、コンタク
ト形成用のマスクのみを変えて再度製造することで、イ
ンバータ回路の追加および削除に伴う全レイヤにわたる
マスク修正を行うことなく、遅延時間を設計値に近づけ
るものである。Further, Japanese Patent No. 2808594 discloses a technique for realizing addition and deletion of an inverter circuit with or without contact formation in order to obtain a desired delay time. In the technique disclosed in the above-mentioned Japanese Patent No. 2808594, when a delay time different from the design is obtained, only the mask for contact formation is changed and re-manufactured, so that all layers are added and removed due to addition and deletion of inverter circuits. The delay time is brought close to the design value without modifying the mask.
【００１０】しかしながら、この方法では、設計と異な
る遅延時間が得られた場合に、再度、ウェーハ状態から
遅延回路を含む半導体集積回路を作製する必要があり、
時間がかかってしまうという問題がある。However, in this method, when a delay time different from the design is obtained, a semiconductor integrated circuit including the delay circuit needs to be manufactured again from the wafer state.
There is a problem that it takes time.
【００１１】本発明は上記の事情に鑑みてなされたもの
であり、その目的は、マスク変更等による再度の遅延回
路の作り直し作業を必要とせず、遅延時間の増減調整を
行うことができる遅延回路を提供することにある。The present invention has been made in view of the above circumstances, and an object thereof is to make it possible to increase / decrease the delay time without requiring reworking of the delay circuit again due to mask change or the like. To provide.
【００１２】[0012]
【課題を解決するための手段】上記の目的を達成するた
め、本発明の遅延回路は、入力端に入力される信号に対
して所定の時間遅延した信号を出力端から出力する直列
接続された複数の遅延手段と、前記直列接続から分岐し
て各遅延手段の出力端に接続する複数の出力分岐線と、
前記複数の出力分岐線に対して絶縁膜により絶縁した状
態で交差するように設けられ、外部より交差部分におけ
る絶縁膜を除去して熱溶融により前記出力分岐線との電
気的接続を可能とする出力信号線とを有する。In order to achieve the above object, the delay circuit of the present invention is connected in series and outputs a signal delayed by a predetermined time with respect to a signal input to an input end from an output end. A plurality of delay means, a plurality of output branch lines branched from the series connection and connected to the output terminals of the respective delay means;
The plurality of output branch lines are provided so as to intersect with each other while being insulated by an insulating film, and the insulating film at the crossing portions is removed from the outside to enable electrical connection with the output branch line by heat melting. And an output signal line.
【００１３】前記遅延手段は、直列接続された２つのイ
ンバータを有する。The delay means has two inverters connected in series.
【００１４】前記出力分岐線は、前記出力信号線との交
差部分において、外部より前記出力信号線との電気的接
続を可能とするように、他の部分に比して幅が広く形成
されている。The output branch line is formed wider at the intersection with the output signal line than at other portions so as to enable electrical connection with the output signal line from the outside. There is.
【００１５】上記の本発明の遅延回路では、例えば、初
期状態において、ｎ段の遅延手段による遅延時間を得た
い場合に、当該ｎ段目の遅延手段の出力端に接続する出
力分岐線と出力信号線との交差部分における絶縁膜を外
部により除去して熱溶融により、当該出力分岐線と出力
信号線とを電気的に接続する。これにより、ｎ段目の遅
延手段の出力端が出力信号線に電気的に接続される。こ
のようにして、所望の段数の遅延手段による遅延時間が
得られる。また、このときに、上記のｎ段の遅延手段に
よる遅延時間を増減させたい場合には、以下のようにす
る。In the above delay circuit of the present invention, for example, in the initial state, when it is desired to obtain the delay time by the n-stage delay means, the output branch line connected to the output terminal of the n-stage delay means and the output. The insulating film at the intersection with the signal line is externally removed, and the output branch line and the output signal line are electrically connected by heat melting. As a result, the output end of the delay unit of the nth stage is electrically connected to the output signal line. In this way, the delay time by the desired number of stages of delay means can be obtained. Further, at this time, if it is desired to increase or decrease the delay time by the n-stage delay means, the following is performed.
【００１６】例えば、遅延時間を減少させたい場合に
は、まず、ｎ段目の遅延手段の出力端に接続する出力分
岐線を外部より切断する。これにより、ｎ段目の遅延手
段の出力端と出力信号線との電気的接続が切断される。
そして、ｎ−１段目あるいはそれ以下の段の遅延手段の
出力端に接続する出力分岐線と出力信号線との交差部分
における絶縁膜を外部により除去して熱溶融により、当
該出力分岐線と出力信号線とを電気的に接続する。これ
により、ｎ−１段目あるいはそれ以下の段の遅延手段の
出力端が出力信号線に電気的に接続される。このように
することで、出力信号線に電気的に直列接続された遅延
手段の数がｎ−１あるいはそれ以下の数に減少され、得
られる遅延時間が減少する。For example, when it is desired to reduce the delay time, first, the output branch line connected to the output terminal of the n-th stage delay means is disconnected from the outside. As a result, the electrical connection between the output terminal of the n-th delay means and the output signal line is cut off.
Then, the insulating film at the intersection of the output branch line and the output signal line connected to the output terminal of the delay means of the (n−1) th stage or lower is externally removed and heat-melted to form the output branch line. The output signal line is electrically connected. As a result, the output terminals of the delay means at the (n-1) th stage or lower stages are electrically connected to the output signal line. By doing so, the number of delay means electrically connected in series to the output signal line is reduced to n-1 or less, and the obtained delay time is reduced.
【００１７】あるいは、遅延時間を増大させたい場合に
は、まず、ｎ段目の遅延手段の出力端に接続する出力分
岐線を外部より切断する。これにより、ｎ段目の遅延手
段の出力端と出力信号線との電気的接続が切断される。
そして、ｎ＋１段目あるいはそれ以上の段の遅延手段の
出力端に接続する出力分岐線と出力信号線との交差部分
における絶縁膜を外部により除去して熱溶融により、当
該出力分岐線と出力信号線とを電気的に接続する。これ
により、ｎ＋１段目あるいはそれ以上の段の遅延手段の
出力端が出力信号線に電気的に接続される。このように
することで、出力信号線に電気的に直列接続された遅延
手段の数がｎ＋１あるいはそれ以上の数に増大され、得
られる遅延時間が増大する。Alternatively, in order to increase the delay time, first, the output branch line connected to the output terminal of the n-th delay means is disconnected from the outside. As a result, the electrical connection between the output terminal of the n-th delay means and the output signal line is cut off.
Then, the insulating film at the intersection of the output branch line and the output signal line connected to the output terminal of the delay means of the (n + 1) th stage or higher stages is externally removed, and the output branch line and the output signal are melted by heat melting. Make an electrical connection with a wire. As a result, the output terminals of the delay means of the (n + 1) th stage or higher stages are electrically connected to the output signal line. By doing so, the number of delay means electrically connected in series to the output signal line is increased to n + 1 or more, and the obtained delay time is increased.
【００１８】さらに、上記の目的を達成するため、本発
明の遅延回路は、入力端に入力される信号に対して所定
の時間遅延した信号を出力端から出力する直列接続され
た複数の遅延手段と、前記直列接続から分岐して各遅延
手段の出力端に接続する複数の出力分岐線と、前記複数
の出力分岐線に対して絶縁膜により絶縁した状態で交差
するように設けられ、外部より交差部分における絶縁膜
を除去して熱溶融により前記出力分岐線との電気的接続
を可能とする出力信号線と、前記出力信号線と前記複数
の出力分岐線との交差部分のうち、所定の交差部分にお
いて前記出力信号線と前記出力分岐線とを接続するコン
タクトとを有する。Further, in order to achieve the above-mentioned object, the delay circuit of the present invention comprises a plurality of serially connected delay means for outputting a signal delayed from the input terminal by a predetermined time from the output terminal. A plurality of output branch lines branching from the series connection and connected to the output terminals of the respective delay means, and a plurality of output branch lines that are provided so as to intersect the plurality of output branch lines while being insulated by an insulating film, The output signal line that enables electrical connection with the output branch line by removing the insulating film at the crossing portion and heat melting, and a predetermined portion of the crossing portion of the output signal line and the plurality of output branch lines It has a contact that connects the output signal line and the output branch line at the intersection.
【００１９】前記遅延手段は、直列接続された２つのイ
ンバータを有する。The delay means has two inverters connected in series.
【００２０】前記出力分岐線は、前記出力信号線との交
差部分において、外部より前記出力信号線との電気的接
続を可能とするように、他の部分に比して幅が広く形成
されている。The output branch line is formed wider at the intersection with the output signal line than at other parts so as to enable electrical connection with the output signal line from the outside. There is.
【００２１】上記の本発明の遅延回路では、例えば、初
期状態において、ｎ段目の遅延手段の出力端に接続する
出力分岐線が、コンタクトを介して出力分岐線に接続さ
れているとした場合に、上記のｎ段の遅延手段による遅
延時間が設計値と異なる場合には、以下のようにする。In the above delay circuit of the present invention, for example, in the initial state, when the output branch line connected to the output end of the n-th stage delay means is connected to the output branch line through the contact. In the case where the delay time by the above-mentioned n-stage delay means is different from the design value, the following is performed.
【００２２】例えば、遅延時間を減少させたい場合に
は、まず、ｎ段目の遅延手段の出力端に接続する出力分
岐線を外部より切断する。これにより、ｎ段目の遅延手
段の出力端と出力信号線との電気的接続が切断される。
そして、ｎ−１段目あるいはそれ以下の段の遅延手段の
出力端に接続する出力分岐線と出力信号線との交差部分
における絶縁膜を外部により除去して熱溶融により、当
該出力分岐線と出力信号線とを電気的に接続する。これ
により、ｎ−１段目あるいはそれ以下の段の遅延手段の
出力端が出力信号線に電気的に接続される。このように
することで、出力信号線に電気的に直列接続された遅延
手段の数がｎ−１あるいはそれ以下の数に減少され、得
られる遅延時間が減少する。For example, in order to reduce the delay time, first, the output branch line connected to the output terminal of the n-th delay means is disconnected from the outside. As a result, the electrical connection between the output terminal of the n-th delay means and the output signal line is cut off.
Then, the insulating film at the intersection of the output branch line and the output signal line connected to the output terminal of the delay means of the (n−1) th stage or lower is externally removed and heat-melted to form the output branch line. The output signal line is electrically connected. As a result, the output terminals of the delay means at the (n-1) th stage or lower stages are electrically connected to the output signal line. By doing so, the number of delay means electrically connected in series to the output signal line is reduced to n-1 or less, and the obtained delay time is reduced.
【００２３】あるいは、遅延時間を増大させたい場合に
は、まず、ｎ段目の遅延手段の出力端に接続する出力分
岐線を外部より切断する。これにより、ｎ段目の遅延手
段の出力端と出力信号線との電気的接続が切断される。
そして、ｎ＋１段目あるいはそれ以上の段の遅延手段の
出力端に接続する出力分岐線と出力信号線との交差部分
における絶縁膜を外部により除去して熱溶融により、当
該出力分岐線と出力信号線とを電気的に接続する。これ
により、ｎ＋１段目あるいはそれ以上の段の遅延手段の
出力端が出力信号線に電気的に接続される。このように
することで、出力信号線に電気的に直列接続された遅延
手段の数がｎ＋１あるいはそれ以上の数に増大され、得
られる遅延時間が増大する。Alternatively, in order to increase the delay time, first, the output branch line connected to the output terminal of the n-th stage delay means is disconnected from the outside. As a result, the electrical connection between the output terminal of the n-th delay means and the output signal line is cut off.
Then, the insulating film at the intersection of the output branch line and the output signal line connected to the output terminal of the delay means of the (n + 1) th stage or higher stages is externally removed, and the output branch line and the output signal are melted by heat melting. Make an electrical connection with a wire. As a result, the output terminals of the delay means of the (n + 1) th stage or higher stages are electrically connected to the output signal line. By doing so, the number of delay means electrically connected in series to the output signal line is increased to n + 1 or more, and the obtained delay time is increased.
【００２４】[0024]
【発明の実施の形態】以下に、本発明の遅延回路の実施
の形態について、図面を参照して説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of a delay circuit of the present invention will be described below with reference to the drawings.
【００２５】図１は、本実施形態に係る遅延回路の平面
図である。図１に示す遅延回路は、一層アルミニウム
（Ａｌ）と二層ポリシリコン（Ｐｓ）プロセスを用いて
インバータにより構成したものである。本実施形態に係
る遅延回路は、インバータ１〜６を直列接続することに
より構成されている。FIG. 1 is a plan view of the delay circuit according to this embodiment. The delay circuit shown in FIG. 1 is configured by an inverter using a single layer aluminum (Al) and double layer polysilicon (Ps) process. The delay circuit according to this embodiment is configured by connecting inverters 1 to 6 in series.
【００２６】図２に図１に示す遅延回路を構成する一つ
のインバータの拡大平面図を示し、図３に図２のＡ−
Ａ’線における断面図を示す。各インバータ１〜６は、
図２に示すように、ｎチャネルトランジスタｎ−Ｔｒお
よびｐチャネルトランジスタｐ−Ｔｒにより構成されて
いる。FIG. 2 shows an enlarged plan view of one inverter constituting the delay circuit shown in FIG. 1, and FIG. 3 shows an A- line of FIG.
A sectional view taken along the line A ′ is shown. Each inverter 1-6
As shown in FIG. 2, it is composed of an n-channel transistor n-Tr and a p-channel transistor p-Tr.
【００２７】ｎチャネルトランジスタｎ−Ｔｒは、図３
に示すように、石英ガラス等からなる基板１０上に、第
１層目のポリシリコン２１が形成されており、当該第１
層目のポリシリコン２１上には、酸化シリコン等からな
りゲート絶縁膜となる第１の絶縁膜４１が形成されてお
り、当該第１の絶縁膜４１上に、ゲート電極となる第２
層目のポリシリコン２２が例えば３５０ｎｍ程度の膜厚
で形成されている。The n-channel transistor n-Tr is shown in FIG.
As shown in FIG. 1, the first-layer polysilicon 21 is formed on the substrate 10 made of quartz glass or the like.
A first insulating film 41 made of silicon oxide or the like and serving as a gate insulating film is formed on the second-layer polysilicon 21, and a second insulating film 41 serving as a gate electrode is formed on the first insulating film 41.
The polysilicon 22 of the layer is formed with a film thickness of, for example, about 350 nm.
【００２８】第２層目のポリシリコン２２の側部下方に
おける第１層目のポリシリコン２１には、ｎ型不純物と
して砒素（Ａｓ）が導入され、ソースあるいはドレイン
となるｎ型拡散層２１ｂが形成されている。Arsenic (As) is introduced as an n-type impurity into the first-layer polysilicon 21 below the sides of the second-layer polysilicon 22 to form an n-type diffusion layer 21b serving as a source or a drain. Has been formed.
【００２９】第２層目のポリシリコン２２および第１の
絶縁膜４１を被覆して、例えば６００ｎｍ程度の膜厚の
ＰＳＧ（ＰＳＧ（Phosphosilicate glass)等からなる第
２の絶縁膜４２が形成されている。第２の絶縁膜４２お
よび第１の絶縁膜４１には、第１層目のポリシリコン２
１に形成されたｎ型拡散層２１ｂに達するコンタクトホ
ールが形成されており、当該コンタクトホールを通じ
て、第２の絶縁膜４２上に形成された例えば４５０ｎｍ
程度の膜厚のアルミニウム配線３１とｎ型拡散層２１ｂ
とが電気的に接続されている。アルミニウム配線３１お
よび第２の絶縁膜４２上を被覆して全面に、プラズマＣ
ＶＤ法により形成された例えば５００ｎｍ程度の膜厚の
ＴＥＯＳ（tetraethylorthosilicate ）等からなるパッ
シベーション膜４３が形成されている。以上のように、
ＴＦＴ（Thin Film Transistor) よりなるｎチャネルト
ランジスタｎ−Ｔｒが構成されている。A second insulating film 42 made of PSG (PSG (Phosphosilicate glass) or the like and having a film thickness of, for example, about 600 nm is formed so as to cover the second layer polysilicon 22 and the first insulating film 41. The second insulating film 42 and the first insulating film 41 are formed on the first-layer polysilicon 2
A contact hole reaching the n-type diffusion layer 21b formed in 1 is formed, and, for example, 450 nm formed on the second insulating film 42 through the contact hole.
Aluminum wiring 31 and n-type diffusion layer 21b having a thickness of about
And are electrically connected. The aluminum wiring 31 and the second insulating film 42 are covered to form plasma C on the entire surface.
A passivation film 43 made of TEOS (tetraethylorthosilicate) or the like having a film thickness of about 500 nm formed by the VD method is formed. As mentioned above,
An n-channel transistor n-Tr composed of a TFT (Thin Film Transistor) is configured.
【００３０】また、ｐチャネルトランジスタｐ−Ｔｒ
も、同様の断面構成を有し、ｎチャネルトランジスタｎ
−Ｔｒと異なり、第１層目のポリシリコン２１には、ｐ
型不純物としてボロン（Ｂ）が導入され、ソースあるい
はドレインとなるｐ型拡散層２１ａが形成されている。
以上のように、ＴＦＴよりなるｐチャネルトランジスタ
ｐ−Ｔｒが構成されている。The p-channel transistor p-Tr
Also has a similar cross-sectional structure and has an n-channel transistor n
Unlike -Tr, the polysilicon 21 of the first layer has p
Boron (B) is introduced as a type impurity, and a p-type diffusion layer 21a serving as a source or a drain is formed.
As described above, the p-channel transistor p-Tr composed of the TFT is configured.
【００３１】図２に示すように、上記のｎチャネルトラ
ンジスタｎ−Ｔｒの一方のｎ型拡散層２１ｂおよびｐチ
ャネルトランジスタｐ−Ｔｒの一方のｐ型拡散層２１ａ
に接続するアルミニウム配線３１は、各インバータの出
力端ＯＵＴｊ（ｊ＝１〜６）を構成している。As shown in FIG. 2, one n-type diffusion layer 21b of the n-channel transistor n-Tr and one p-type diffusion layer 21a of the p-channel transistor p-Tr described above are used.
The aluminum wiring 31 connected to the above constitutes the output terminal OUTj (j = 1 to 6) of each inverter.
【００３２】また、ｎチャネルトランジスタｎ−Ｔｒの
他方のｎ型拡散層２１ｂに接続するアルミニウム配線３
１は、電源配線ＶＳＳを構成しており、ｐチャネルトラ
ンジスタｐ−Ｔｒの他方のｐ型拡散層２１ａに接続する
アルミニウム配線３１は、電源配線ＶＤＤを構成してい
る。The aluminum wiring 3 connected to the other n-type diffusion layer 21b of the n-channel transistor n-Tr.
The reference numeral 1 forms a power supply wiring VSS, and the aluminum wiring 31 connected to the other p-type diffusion layer 21a of the p-channel transistor p-Tr forms a power supply wiring VDD.
【００３３】そして、ｎチャネルトランジスタｎ−Ｔｒ
およびｐチャネルトランジスタｐ−Ｔｒのゲートを兼用
する第２層目のポリシリコン２２は、各インバータの入
力端ＩＮｊ（ｊ＝１〜６）を構成している。以上のよう
にして、ｎチャネルトランジスタｎ−Ｔｒおよびｐチャ
ネルトランジスタｐ−Ｔｒからなる各インバータ１〜６
が構成されている。Then, the n-channel transistor n-Tr
The second layer polysilicon 22 which also serves as the gate of the p-channel transistor p-Tr constitutes the input terminal INj (j = 1 to 6) of each inverter. As described above, the inverters 1 to 6 each including the n-channel transistor n-Tr and the p-channel transistor p-Tr
Is configured.
【００３４】図１に示すように、各インバータ１〜５の
アルミニウム配線３１により形成された出力端ＯＵＴ１
〜ＯＵＴ５は、次の段のインバータ２〜６の第２層目の
ポリシリコン２２により形成された入力端にコンタクト
を介して電気的に接続されている。また、第１段目のイ
ンバータ１の第２層目のポリシリコン２２よりなる入力
端は、本実施形態に係る遅延回路全体の入力信号線ＩＮ
を構成しており、当該入力信号線ＩＮに信号が入力され
る。As shown in FIG. 1, the output terminal OUT1 formed by the aluminum wiring 31 of each inverter 1-5.
Through OUT5 are electrically connected via contacts to the input ends formed by the second-layer polysilicon 22 of the next-stage inverters 2-6. The input terminal made of the second-layer polysilicon 22 of the first-stage inverter 1 is connected to the input signal line IN of the entire delay circuit according to this embodiment.
And a signal is input to the input signal line IN.
【００３５】電源配線ＶＤＤは、アルミニウム配線３１
により形成され、各インバータ１〜６のｐチャネルトラ
ンジスタｐ−Ｔｒの他方のｐ型拡散層２１ａに、コンタ
クトを介して接続されている。また、電源配線ＶＳＳ
も、アルミニウム配線３１により形成され、各インバー
タ１〜６のｎチャネルトランジスタｎ−Ｔｒの他方のｎ
型拡散層２１ｂに、コンタクトを介して接続されてい
る。例えば、電源配線ＶＤＤには正電圧が印加され、電
源配線ＶＳＳは接地されている。The power supply wiring VDD is an aluminum wiring 31.
And is connected to the other p-type diffusion layer 21a of the p-channel transistor p-Tr of each of the inverters 1 to 6 via a contact. Also, the power supply wiring VSS
Is also formed by the aluminum wiring 31, and the other n of the n-channel transistors n-Tr of the respective inverters 1 to 6 are formed.
It is connected to the mold diffusion layer 21b via a contact. For example, a positive voltage is applied to the power supply wiring VDD and the power supply wiring VSS is grounded.
【００３６】偶数段目のインバータ２，４のアルミニウ
ム配線３１よりなる各出力端ＯＵＴ２，ＯＵＴ４に接続
する第２層目のポリシリコン２２は、各インバータの直
列接続のための配線とは別に分岐点ＢＰ１，ＢＰ２より
分岐して、出力信号線ＯＵＴ側に伸びた出力分岐線Ｌ
１，Ｌ２を形成している。また、終段のインバータ６の
アルミニウム配線３１よりなる出力端ＯＵＴ６に接続す
る第２層目のポリシリコン２２も、出力信号線ＯＵＴ側
に伸びた出力分岐線Ｌ３を形成している。The second-layer polysilicon 22 connected to the output terminals OUT2 and OUT4 formed of the aluminum wiring 31 of the even-numbered inverters 2 and 4 is a branch point separate from the wiring for serial connection of the inverters. An output branch line L branched from BP1 and BP2 and extended to the output signal line OUT side
1 and L2 are formed. The second-layer polysilicon 22 connected to the output terminal OUT6 formed of the aluminum wiring 31 of the final-stage inverter 6 also forms the output branch line L3 extending to the output signal line OUT side.
【００３７】出力信号線ＯＵＴは、アルミニウム配線３
１により形成されており、偶数段目のインバータ２，
４，６の各出力端ＯＵＴ２，ＯＵＴ４，ＯＵＴ６に接続
する各出力分岐線Ｌ１，Ｌ２，Ｌ３と交差するように設
けられている。第２層目のポリシリコン２２よりなる出
力分岐線Ｌ１，Ｌ２，Ｌ３は、出力信号線ＯＵＴと交差
する部分において、他の部分に比して幅広なパッドＰ
１，Ｐ２，Ｐ３を有する。The output signal line OUT is an aluminum wiring 3
1 and the even-numbered inverters 2,
The output branch lines L1, L2, L3 connected to the output terminals OUT2, OUT4, OUT6 of 4, 6 are provided so as to intersect with each other. The output branch lines L1, L2, L3 made of the polysilicon 22 of the second layer have a wider pad P at a portion intersecting the output signal line OUT than at other portions.
1, P2, P3.
【００３８】初期状態においては、第４段目のインバー
タ４の出力端ＯＵＴ４に接続する出力分岐線Ｌ２のパッ
ドＰ２と出力信号線ＯＵＴとには、コンタクトＣ２が形
成されており、これにより、出力信号線ＯＵＴは、第４
段目のインバータ４の出力端ＯＵＴ４に電気的に接続さ
れている。In the initial state, the contact C2 is formed between the pad P2 of the output branch line L2 connected to the output terminal OUT4 of the fourth-stage inverter 4 and the output signal line OUT. The signal line OUT is the fourth
It is electrically connected to the output terminal OUT4 of the inverter 4 of the stage.
【００３９】また、初期状態においては、第２段目およ
び第６段目のインバータ４，６の各出力端ＯＵＴ２，Ｏ
ＵＴ６に接続する出力分岐線Ｌ１，Ｌ３のパッドＰ１，
Ｐ３と出力信号線ＯＵＴとの間のコンタクト箇所Ｃ
１’，Ｃ２’は、電気的に接続されていない。すなわ
ち、図１のＢ−Ｂ’断面を表す図４に示すように、第２
段目のインバータ４の出力端ＯＵＴ２に接続する第２層
目のポリシリコン２２よりなる出力分岐線Ｌ１およびパ
ッドＰ１上には、第２の絶縁膜４２が形成されており、
当該第２の絶縁膜４２上に電源配線ＶＤＤおよび出力信
号線ＯＵＴが形成されている。従って、出力分岐線Ｌ１
およびパッドＰ１と、出力信号線ＯＵＴとの間には、第
２の絶縁膜４２が介在した状態にあり、両者は電気的に
絶縁されている。なお、第６段目のインバータ６におい
ても、同様に、当該出力端ＯＵＴ６に接続する出力分岐
線Ｌ３およびパッドＰ３と、出力信号線ＯＵＴとの間に
は、第２の絶縁膜４２が介在した状態にあり、両者は電
気的に絶縁されている。Further, in the initial state, the output terminals OUT2, O of the second and sixth stage inverters 4, 6 are output.
Pads P1 of output branch lines L1 and L3 connected to UT6
Contact point C between P3 and output signal line OUT
1'and C2 'are not electrically connected. That is, as shown in FIG. 4 showing the BB ′ cross section of FIG.
A second insulating film 42 is formed on the output branch line L1 made of the second-layer polysilicon 22 and the pad P1 connected to the output terminal OUT2 of the inverter 4 of the stage,
The power supply wiring VDD and the output signal line OUT are formed on the second insulating film 42. Therefore, the output branch line L1
The second insulating film 42 is interposed between the pad P1 and the output signal line OUT, and they are electrically insulated from each other. Similarly, in the sixth-stage inverter 6, the second insulating film 42 is interposed between the output branch line L3 and the pad P3 connected to the output terminal OUT6 and the output signal line OUT. And both are electrically isolated.
【００４０】上記構成の本実施形態に係る遅延回路の作
用について説明する。The operation of the delay circuit having the above-described structure according to this embodiment will be described.
【００４１】まず、図１に示す遅延回路の初期状態にお
いては、出力信号線ＯＵＴには、第４段目のインバータ
４の出力端ＯＵＴ４に接続する出力分岐線Ｌ２のみが接
続されているため、入力信号線ＩＮと出力信号線ＯＵＴ
との間には、４つのインバータ１〜４のみが電気的に直
列接続された状態にある。このため、入力信号線ＩＮか
ら入力された信号は、直列接続されたインバータ１〜４
を通過し、コンタクトＣ２を通って、出力信号線ＯＵＴ
へと出力される。従って、初期状態においては、インバ
ータ１〜４の４個分の遅延時間が得られる。First, in the initial state of the delay circuit shown in FIG. 1, since only the output branch line L2 connected to the output terminal OUT4 of the fourth-stage inverter 4 is connected to the output signal line OUT, Input signal line IN and output signal line OUT
And the four inverters 1 to 4 are electrically connected in series. Therefore, the signals input from the input signal line IN are connected to the inverters 1 to 4 connected in series.
Through the contact C2 and the output signal line OUT
Is output to. Therefore, in the initial state, delay times of four inverters 1 to 4 are obtained.
【００４２】そして、上記の遅延回路による遅延時間を
インバータ２個分の遅延時間に減少させたい場合につい
て説明する。この場合には、図５に示すように、まず、
２層目のポリシリコン２２より形成された出力分岐線Ｌ
２の切断箇所Ａｒに外部からレーザ光線等を打ち込むこ
とで、出力分岐線Ｌ２を切断する。これにより、出力信
号線ＯＵＴと第４段目のインバータ４の出力端ＯＵＴ４
との電気的接続が切断される。Then, the case where the delay time by the above delay circuit is desired to be reduced to the delay time of two inverters will be described. In this case, first, as shown in FIG.
Output branch line L formed from the second layer polysilicon 22
The output branch line L2 is cut by driving a laser beam or the like from the outside into the second cutting point Ar. As a result, the output signal line OUT and the output terminal OUT4 of the fourth-stage inverter 4 are
The electrical connection with is disconnected.
【００４３】さらに、図５に示すように、コンタクト箇
所Ｃ１’にレーザ光線等を打ち込むことにより、出力信
号線ＯＵＴと出力分岐線Ｌ１のパッドＰ１との間にコン
タクトＣ１を形成し、出力信号線ＯＵＴと出力分岐線Ｌ
１とを電気的に接続させる。このときのレーザの条件と
して、例えば、発振波長が５３２ｎｍで、出力エネルギ
ーが１．２ｍＪ／ｐｕｌｓｅで、パルス幅が６ｎｓｅｃ
程度とすることで、出力信号線ＯＵＴと出力分岐線Ｌ１
とを電気的に接続させることが可能である。Further, as shown in FIG. 5, a contact C1 is formed between the output signal line OUT and the pad P1 of the output branch line L1 by driving a laser beam or the like into the contact point C1 ', and the output signal line OUT and output branch line L
And 1 are electrically connected. As the conditions of the laser at this time, for example, the oscillation wavelength is 532 nm, the output energy is 1.2 mJ / pulse, and the pulse width is 6 nsec.
The output signal line OUT and the output branch line L1
And can be electrically connected.
【００４４】図５のコンタクトＣ１形成後のＢ−Ｂ’線
における断面図である図６に示すように、コンタクト箇
所Ｃ１’にレーザ光線を打ち込むことにより、レーザ照
射領域におけるアルミニウム配線３１および第２の絶縁
膜４２が溶融し、第２の絶縁膜４２が周囲に押し出され
て孔が形成され、当該孔に溶融したアルミニウムが埋め
込まれることで、アルミニウム配線３１とパッドＰ１を
構成する第２層目のポリシリコン２２とが溶接され、コ
ンタクトＣ１が形成されることとなる。As shown in FIG. 6, which is a cross-sectional view taken along the line BB ′ after the formation of the contact C1 in FIG. 5, the laser beam is applied to the contact portion C1 ′, whereby the aluminum wiring 31 and the second wiring in the laser irradiation region are formed. Second insulating film 42 is melted, the second insulating film 42 is extruded to the periphery to form a hole, and the molten aluminum is embedded in the hole, so that the second layer forming the aluminum wiring 31 and the pad P1 is formed. Then, the polysilicon 22 is welded to form the contact C1.
【００４５】この状態においては、入力信号線ＩＮから
入力された信号は、直列接続されたインバータ１，２を
通過し、新たに形成したコンタクトＣ１を通って、出力
信号線ＯＵＴへと出力される。このようにして、２つの
インバータを一組として直列接続から切断することで、
入力信号と出力信号との間には、信号の反転は起こらな
い。これにより、インバータ１，２の２個分の遅延時間
が得られる。In this state, the signal input from the input signal line IN passes through the inverters 1 and 2 connected in series, passes through the newly formed contact C1 and is output to the output signal line OUT. . In this way, by disconnecting two inverters from a series connection as a set,
No signal inversion occurs between the input and output signals. As a result, a delay time of two inverters 1 and 2 can be obtained.
【００４６】次に、初期状態のインバータ４個分の遅延
時間からインバータ６個分の遅延時間に増大させたい場
合について説明する。この場合には、図７に示すよう
に、まず、２層目のポリシリコン２２より形成された出
力分岐線Ｌ２の切断箇所Ａｒに外部からレーザ光線等を
打ち込むことで、出力分岐線Ｌ２を切断する。これによ
り、出力信号線ＯＵＴと第４段目のインバータ４の出力
端ＯＵＴ４との電気的接続が切断される。Next, a case where it is desired to increase the delay time of four inverters in the initial state to the delay time of six inverters will be described. In this case, as shown in FIG. 7, first, the output branch line L2 is cut by striking a laser beam or the like from the outside into the cutting location Ar of the output branch line L2 formed of the second layer polysilicon 22. To do. This disconnects the electrical connection between the output signal line OUT and the output terminal OUT4 of the fourth-stage inverter 4.
【００４７】さらに、図７に示すように、コンタクト箇
所Ｃ３’にレーザ光線等を打ち込むことにより、出力信
号線ＯＵＴと出力分岐線Ｌ３のパッドＰ３との間にコン
タクトＣ３を形成し、出力信号線ＯＵＴと出力分岐線Ｌ
３とを電気的に接続させる。このときのレーザの条件と
して、例えば、発振波長が５３２ｎｍで、出力エネルギ
ーが１．２ｍＪ／ｐｕｌｓｅで、パルス幅が６ｎｓｅｃ
程度とすることで、出力信号線ＯＵＴと出力分岐線Ｌ３
とを電気的に接続させることが可能である。Further, as shown in FIG. 7, a contact point C3 is formed between the output signal line OUT and the pad P3 of the output branch line L3 by hitting a laser beam or the like on the contact point C3 ', and the output signal line C3' is formed. OUT and output branch line L
3 is electrically connected. As the conditions of the laser at this time, for example, the oscillation wavelength is 532 nm, the output energy is 1.2 mJ / pulse, and the pulse width is 6 nsec.
The output signal line OUT and the output branch line L3
And can be electrically connected.
【００４８】これにより、図６に示した断面図と同様
に、コンタクト箇所Ｃ３’にレーザ光線を打ち込むこと
で、レーザ照射領域におけるアルミニウム配線３１およ
び第２の絶縁膜４２が溶融し、第２の絶縁膜４２が周囲
に押し出されて孔が形成され、当該孔に溶融したアルミ
ニウムが埋め込まれることで、アルミニウム配線３１と
パッドＰ３を構成する第２層目のポリシリコン２２とが
溶接され、コンタクトＣ３が形成されることとなる。As a result, similarly to the cross-sectional view shown in FIG. 6, by irradiating the contact portion C3 'with a laser beam, the aluminum wiring 31 and the second insulating film 42 in the laser irradiation region are melted and the second portion is formed. The insulating film 42 is extruded to the periphery to form a hole, and the molten aluminum is embedded in the hole, so that the aluminum wiring 31 and the second-layer polysilicon 22 forming the pad P3 are welded, and the contact C3 is formed. Will be formed.
【００４９】この状態においては、入力信号線ＩＮから
入力された信号は、直列接続されたインバータ１〜６を
通過し、新たに形成したコンタクトＣ３を通って、出力
信号線ＯＵＴへと出力される。このようにして、２つの
インバータを一組として直列接続に追加することで、入
力信号と出力信号との間には、信号の反転は起こらな
い。これにより、インバータ１〜６の６個分の遅延時間
が得られる。In this state, the signal input from the input signal line IN passes through the inverters 1 to 6 connected in series, passes through the newly formed contact C3, and is output to the output signal line OUT. . In this way, by adding two inverters as a set to the series connection, no signal inversion occurs between the input signal and the output signal. As a result, delay times of six inverters 1 to 6 can be obtained.
【００５０】上記の本実施形態に係る遅延回路によれ
ば、半導体集積回路の試作段階において、実デバイスに
おける遅延回路の遅延時間が設計値と異なる場合に、出
力信号線ＯＵＴと入力信号線ＩＮとの間に直列接続され
るインバータの個数を増減することができ、これによ
り、遅延時間の調整を行い、設計値に近い遅延時間を得
ることができる。直列接続されるインバータの個数の増
減は、外部からレーザ光線等を使って行うため、マスク
変更やウェーハ工程の作業等が必要なく、作業工数の大
幅な低減につながる。この結果、半導体集積回路の試作
段階において、試作品のインバータを用いた遅延回路の
遅延時間を外部から変更できることから、半導体集積回
路の開発期間の短縮化に貢献できる。According to the above-described delay circuit of the present embodiment, when the delay time of the delay circuit in the actual device is different from the design value in the prototype stage of the semiconductor integrated circuit, the output signal line OUT and the input signal line IN are connected to each other. It is possible to increase or decrease the number of inverters connected in series during this period, whereby the delay time can be adjusted and a delay time close to the design value can be obtained. Since the number of inverters connected in series is increased / decreased by using a laser beam or the like from the outside, there is no need to change the mask or the wafer process, which leads to a drastic reduction in the number of work steps. As a result, the delay time of the delay circuit using the inverter of the prototype can be changed from the outside at the prototype stage of the semiconductor integrated circuit, which can contribute to shortening the development period of the semiconductor integrated circuit.
【００５１】本発明の遅延回路は、上記の実施形態の説
明に限定されない。例えば、本実施形態では、初期状態
において、出力分岐線Ｌ２と出力信号線ＯＵＴとの間に
コンタクトＣ２が形成されている例を示したが、全ての
出力分岐線Ｌ１，Ｌ２，Ｌ３を出力信号線ＯＵＴに対し
て絶縁した状態にしておき、レーザ光線により所望の出
力分岐線を出力信号線に対して電気的に接続すること
で、使用してもよい。The delay circuit of the present invention is not limited to the description of the above embodiment. For example, in the present embodiment, the example in which the contact C2 is formed between the output branch line L2 and the output signal line OUT in the initial state is shown, but all the output branch lines L1, L2, L3 are output signals. It may be used by keeping it insulated from the line OUT and electrically connecting a desired output branch line to the output signal line with a laser beam.
【００５２】また、本実施形態においては、直列接続さ
れたインバータの数は６個である例を示したが、インバ
ータの数は６個に限定するものでなく、それ以上の数の
インバータを直列接続することもできる。この場合に
は、インバータの２個を単位遅延手段として、本実施形
態に示すように、偶数段目のインバータの出力端に接続
する出力分岐線を設けて、各出力分岐線を出力信号線Ｏ
ＵＴと交差するように設ければよい。このように、イン
バータの数をさらに多くすることで、例えば、遅延時間
が設計値と異なる場合に、インバータ２個分の遅延時間
を追加するように上記した作業を行った結果、未だ、遅
延時間が足りない場合であっても、さらに、同様の作業
を行うことでインバータ２個分の遅延時間をさらに追加
するといったことも可能となる。In the present embodiment, the number of inverters connected in series is six, but the number of inverters is not limited to six, and a larger number of inverters may be connected in series. You can also connect. In this case, two of the inverters are used as the unit delay means, and as shown in the present embodiment, output branch lines connected to the output terminals of the even-numbered stage inverters are provided, and each output branch line is connected to the output signal line O.
It may be provided so as to intersect with the UT. In this way, by increasing the number of inverters, for example, when the delay time is different from the design value, as a result of performing the above work so as to add the delay time for two inverters, the delay time still remains. Even when there is a shortage, it is possible to further add a delay time for two inverters by performing the same work.
【００５３】また、本実施形態では、遅延回路を構成す
るインバータをＴＦＴ構成のｐチャネルトランジスタｐ
−Ｔｒおよびｎチャネルトランジスタｎ−Ｔｒにより形
成した例を示したが、これに限られるものでなく、シリ
コン基板に形成したＣＭＯＳインバータ等により、遅延
回路を形成することもできる。In the present embodiment, the inverter forming the delay circuit is replaced by the p-channel transistor p of the TFT structure.
Although the example in which the -Tr and the n-channel transistor n-Tr are formed is shown, the invention is not limited to this, and the delay circuit can be formed by a CMOS inverter or the like formed on a silicon substrate.
【００５４】また、遅延回路の単位遅延手段を構成する
インバータは、必ずしも同一の回路、同一のトランジス
タ等である必要はなく、さらに、遅延回路を構成する単
位遅延手段としては、２つのインバータの直列接続によ
り形成されるものに限られるものでなく、他の回路によ
り単位遅延手段を形成することもできる。The inverters constituting the unit delay means of the delay circuit do not necessarily have to be the same circuit, the same transistor, etc. Further, as the unit delay means constituting the delay circuit, two inverters are connected in series. The unit delay means is not limited to the one formed by the connection, but other circuits may be formed.
【００５５】また、本実施形態においては、１層アルミ
ニウム配線、２層ポリシリコン配線によるプロセス技術
により、遅延回路を形成した例を示したが、２層アルミ
ニウム配線、１層ポリシリコン配線によるプロセス等、
他のいかなるプロセス技術を用いることもできる。その
他、本発明の要旨を逸脱しない範囲で、種々の変更が可
能である。Further, in the present embodiment, the example in which the delay circuit is formed by the process technique using the one-layer aluminum wiring and the two-layer polysilicon wiring has been shown, but the process using the two-layer aluminum wiring and the one-layer polysilicon wiring is also shown. ,
Any other process technique can be used. Besides, various modifications can be made without departing from the scope of the present invention.
【００５６】[0056]
【発明の効果】本発明の遅延回路によれば、マスク変更
等による再度の遅延回路の作り直し作業を必要とせず、
遅延時間の増減調整を行うことができる。According to the delay circuit of the present invention, there is no need to remake the delay circuit by changing the mask, etc.
It is possible to increase or decrease the delay time.
【図１】本実施形態に係る遅延回路の平面図である。FIG. 1 is a plan view of a delay circuit according to this embodiment.
【図２】本実施形態に係る遅延回路を構成するインバー
タの拡大平面図である。FIG. 2 is an enlarged plan view of an inverter forming the delay circuit according to the present embodiment.
【図３】図２のＡ−Ａ’線における断面図である。FIG. 3 is a cross-sectional view taken along the line A-A ′ in FIG.
【図４】図１のＢ−Ｂ’線における断面図である。FIG. 4 is a cross-sectional view taken along the line B-B ′ in FIG.
【図５】本実施形態に係る遅延回路において遅延時間を
減少させた場合における平面図である。FIG. 5 is a plan view when the delay time is reduced in the delay circuit according to the present embodiment.
【図６】図５のＢ−Ｂ’線における断面図である。6 is a cross-sectional view taken along the line B-B ′ of FIG.
【図７】本実施形態に係る遅延回路において遅延時間を
増大させた場合における平面図である。FIG. 7 is a plan view when the delay time is increased in the delay circuit according to the present embodiment.
【図８】従来例に係る遅延回路の回路図である。FIG. 8 is a circuit diagram of a delay circuit according to a conventional example.
１，２，３，４，５，６…インバータ、１０…石英基
板、２１…第１層目のポリシリコン、２１ａ…ｐ型拡散
層、２１ｂ…ｎ型拡散層、２２…第２層目のポリシリコ
ン、３１…アルミニウム配線、４１…第１の絶縁膜、４
２…第２の絶縁膜、４３…パッシベーション膜、１０
１，１０２，１０３，１０４…インバータ、１０５…配
線、ＩＮ…入力信号線、ＯＵＴ…出力信号線、ＶＤＤ…
電源配線、ＶＳＳ…電源配線、Ｃ１，Ｃ２，Ｃ３…コン
タクト、Ｃ１’，Ｃ３’…コンタクト箇所、Ｐ１，Ｐ
２，Ｐ３…パッド、Ｌ１，Ｌ２，Ｌ３…出力分岐線、Ｏ
ＵＴ２，ＯＵＴ４，ＯＵＴ６…出力端、ＢＰ１，ＢＰ２
…分岐点、ｎ−Ｔｒ…ｎチャネルトランジスタ、ｐ−Ｔ
ｒ…ｐチャネルトランジスタ、Ｎ１，Ｎ２…接続接点。1, 2, 3, 4, 5, 6 ... Inverter, 10 ... Quartz substrate, 21 ... First layer polysilicon, 21a ... P-type diffusion layer, 21b ... N-type diffusion layer, 22 ... Second layer Polysilicon, 31 ... Aluminum wiring, 41 ... First insulating film, 4
2 ... second insulating film, 43 ... passivation film, 10
1, 102, 103, 104 ... Inverter, 105 ... Wiring, IN ... Input signal line, OUT ... Output signal line, VDD ...
Power supply wiring, VSS ... Power supply wiring, C1, C2, C3 ... Contact, C1 ', C3' ... Contact location, P1, P
2, P3 ... Pad, L1, L2, L3 ... Output branch line, O
UT2, OUT4, OUT6 ... Output end, BP1, BP2
... Branching point, n-Tr ... n-channel transistor, p-T
r ... P-channel transistors, N1, N2 ... Connection contacts.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 5/13 (72)発明者 林 祐司 福岡県福岡市早良区百道浜２丁目３番２号 ソニーセミコンダクタ九州株式会社内 Ｆターム(参考） 5F038 AV06 AV14 CA02 CD09 CD15 DF17 EZ06 EZ20 5F048 AB04 AB10 AC04 BA16 BF11 BF16 BF17 5F064 BB07 CC12 EE22 EE26 EE27 EE33 EE47 FF09 FF27 FF28 FF42 FF48 5J001 BB12 CC03 DD04 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H03K 5/13 (72) Inventor Yuji Hayashi 2-3-2 Hyakudohama, Sawara-ku, Fukuoka, Fukuoka Sony Semiconductor Kyushu In-house F-term (reference) 5F038 AV06 AV14 CA02 CD09 CD15 DF17 EZ06 EZ20 5F048 AB04 AB10 AC04 BA16 BF11 BF16 BF17 5F064 BB07 CC12 EE22 EE26 EE27 EE33 EE47 FF09 FF27 CC28 FF42 FF48 5J04 BB12 CC03
Claims (6)
間遅延した信号を出力端から出力する直列接続された複
数の遅延手段と、 前記直列接続から分岐して各遅延手段の出力端に接続す
る複数の出力分岐線と、 前記複数の出力分岐線に対して絶縁膜により絶縁した状
態で交差するように設けられ、外部より交差部分におけ
る絶縁膜を除去して熱溶融により前記出力分岐線との電
気的接続を可能とする出力信号線とを有する遅延回路。1. A plurality of serially connected delay means for outputting a signal delayed from a signal input to an input terminal by a predetermined time from an output terminal, and an output terminal of each delay means branched from the series connection. And a plurality of output branch lines connected to the output branch lines are provided so as to intersect with the plurality of output branch lines while being insulated from each other by an insulating film. A delay circuit having an output signal line that enables electrical connection with the line.
ンバータを有する請求項１記載の遅延回路。2. The delay circuit according to claim 1, wherein said delay means has two inverters connected in series.
差部分において、外部より前記出力信号線との電気的接
続を可能とするように、他の部分に比して幅が広く形成
されている請求項１記載の遅延回路。3. The output branch line is formed wider at the intersection with the output signal line than at other portions so as to enable electrical connection with the output signal line from the outside. The delay circuit according to claim 1, wherein the delay circuit is provided.
間遅延した信号を出力端から出力する直列接続された複
数の遅延手段と、 前記直列接続から分岐して各遅延手段の出力端に接続す
る複数の出力分岐線と、 前記複数の出力分岐線に対して絶縁膜により絶縁した状
態で交差するように設けられ、外部より交差部分におけ
る絶縁膜を除去して熱溶融により前記出力分岐線との電
気的接続を可能とする出力信号線と、 前記出力信号線と前記複数の出力分岐線との交差部分の
うち、所定の交差部分において前記出力信号線と前記出
力分岐線とを接続するコンタクトとを有する遅延回路。4. A plurality of delay means connected in series for outputting a signal delayed by a predetermined time from a signal input to an input terminal from an output terminal, and an output terminal of each delay means branched from the series connection. And a plurality of output branch lines connected to the output branch lines are provided so as to intersect with the plurality of output branch lines while being insulated from each other by an insulating film. An output signal line that enables electrical connection with a line, and connects the output signal line and the output branch line at a predetermined crossing part among the intersections of the output signal line and the plurality of output branch lines. Delay circuit having a contact.
ンバータを有する請求項４記載の遅延回路。5. The delay circuit according to claim 4, wherein said delay means has two inverters connected in series.
差部分において、外部より前記出力信号線との電気的接
続を可能とするように、他の部分に比して幅が広く形成
されている請求項４記載の遅延回路。6. The output branch line is formed wider at the intersection with the output signal line than at other portions so as to enable electrical connection with the output signal line from the outside. The delay circuit according to claim 4, which is provided.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2001
- 2001-12-19 JP JP2001386444A patent/JP2003188266A/en active Pending
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