JP3050112B2 - Method for manufacturing semiconductor device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にゲートアレイＬＳＩ（以下、ゲ
ートアレイと呼称する）等のマスタースライス方式によ
る半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a semiconductor device of a master slice type such as a gate array LSI (hereinafter, referred to as a gate array).

【０００２】[0002]

【従来の技術】従来、ゲートアレイの形成では、初め
に、半導体素子で構成される基本ゲートが半導体チップ
に多数個規則的に配列される。すなわち、ウェーハの下
地が準備される。ここで、この基本ゲートの配列の数
は、種々の用途を想定して設定される。このような基本
ゲートは、ＣＭＯＳトラジスタのソース・ドレインとな
る拡散層とゲート電極とで構成される。2. Description of the Related Art Conventionally, in forming a gate array, first, a large number of basic gates composed of semiconductor elements are regularly arranged on a semiconductor chip. That is, the base of the wafer is prepared. Here, the number of arrangements of the basic gates is set assuming various uses. Such a basic gate includes a diffusion layer serving as a source / drain of a CMOS transistor and a gate electrode.

【０００３】そして、ゲートアレイの利用者（ユーザ）
の用途に応じて、この基本ゲート相互間は結線され所望
の論理回路を有する半導体装置が形成されるようにな
る。[0003] The user (user) of the gate array
Depending on the application, the basic gates are connected to each other to form a semiconductor device having a desired logic circuit.

【０００４】このような従来のゲートアレイを図９に基
づいて説明する。図９は、ゲートアレイの製造工程の概
略を示す工程フロー図である。図９に示すように、量産
で１ロットが２５〜５０枚のウェーハで構成され、これ
らのウェーハ下地が準備されるマスタ工程で、ウェーハ
上に基本ゲートと呼ばれるＣＭＯＳトランジスタのソー
ス・ドレインとなる拡散層、ゲート絶縁膜およびゲート
電極が規則的に配列して形成される。そして、このＣＭ
ＯＳトランジスタ間には、素子分離絶縁膜とチャネルス
トッパー領域とで素子分離領域が形成されている。この
ようにして形成された基本ゲートの多数個配列された半
導体チップを有するウェーハがマスタウェーハと呼ばれ
る。[0004] Such a conventional gate array will be described with reference to FIG. FIG. 9 is a process flowchart showing an outline of the manufacturing process of the gate array. As shown in FIG. 9, one lot is composed of 25 to 50 wafers in mass production. In a master process in which the bases of these wafers are prepared, a diffusion that becomes a source / drain of a CMOS transistor called a basic gate is formed on the wafer. The layers, the gate insulating films and the gate electrodes are regularly arranged and formed. And this CM
An element isolation region is formed between the OS transistors by an element isolation insulating film and a channel stopper region. A wafer having semiconductor chips in which a large number of basic gates are arranged is called a master wafer.

【０００５】以後、配線工程で基本ゲート相互間が結線
され、上記マスタウェーハにユーザの所望する論理回路
が形成される。Thereafter, the basic gates are connected to each other in a wiring process, and a logic circuit desired by the user is formed on the master wafer.

【０００６】このために、マスタウェーハを被覆する第
１の層間絶縁膜の所定の領域にコンタクト孔が形成され
る。そして、アルミニウム金属等で第１の配線が形成さ
れ所定のコンタクト孔間が接続されるようになる。さら
に、この第１の配線を被覆するようにして第２の層間絶
縁膜が形成される。続いて、この第２の層間絶縁膜の所
望の位置にスルーホールが開孔される。そして、第２の
配線が形成され所定のスルーホール間が接続されるよう
になる。For this purpose, a contact hole is formed in a predetermined region of the first interlayer insulating film covering the master wafer. Then, the first wiring is formed of aluminum metal or the like, and predetermined contact holes are connected. Further, a second interlayer insulating film is formed so as to cover the first wiring. Subsequently, through holes are formed at desired positions in the second interlayer insulating film. Then, a second wiring is formed to connect between predetermined through holes.

【０００７】以上のようにして、ユーザ対応の論理回路
が形成され、この工程の段階で初めて、その論理確認が
なされるようになる。そして、この論理特性がユーザの
所望するものであればこのウェーハ上には、最終段階と
してこの第２の配線を被覆する表面保護膜が形成され
る。このようにして、ユーザの所望する論理特性を満し
たゲートアレイが完成する。As described above, a logic circuit corresponding to the user is formed, and the logic of the logic circuit is confirmed only at this stage. If the logical characteristics are desired by the user, a surface protective film covering the second wiring is formed on the wafer as a final step. In this way, a gate array satisfying the logical characteristics desired by the user is completed.

【０００８】以上の従来の技術では、配線が２層に形成
される場合について説明された。しかし、この配線が３
層以上の場合も同様に図９の配線工程を繰り返すことで
形成されるものである。In the above prior art, the case where the wiring is formed in two layers has been described. However, this wiring is 3
Similarly, in the case where the number of layers is more than one, the wiring is formed by repeating the wiring process of FIG.

【０００９】[0009]

【発明が解決しようとする課題】ゲートアレイ方式の半
導体装置において、その高集積化あるいは大容量化さら
に高性能化の要求はますます強くなってきている。その
中で、ユーザの所望する論理回路を迅速に提供すること
は以前に増してより重要になってきている。その上に、
ユーザが必要とする論理回路の種類も増加しており、そ
の特性の規格も一段と厳しいものになってきている。In a gate array type semiconductor device, demands for higher integration, larger capacity, and higher performance are increasing. In such a situation, promptly providing a logic circuit desired by a user has become more important than before. in addition,
The types of logic circuits required by users are also increasing, and the standards for their characteristics are becoming more stringent.

【００１０】従来の技術では、このような半導体装置を
搭載する半導体チップの周辺にチェック用の半導体素子
あるいは簡単な回路が形成される。そして、ゲート電極
の形成あるいは第１の配線工程後に予めその特性チェッ
クがなされる。しかし、半導体装置が大容量化し半導体
チップが拡大すると、ゲートアレイの領域に形成される
ＭＯＳトランジスタと半導体チップの周辺領域に形成さ
れるＭＯＳトランジスタとでは、その基本特性が異って
くる。これは、フォトリソグラフィ工程およびドライエ
ッチング工程等の微細加工で、加工寸法が半導体チップ
の中央部と周辺部とで異ってくるためである。そして、
半導体チップの拡大と共にこの差異は顕著になる。In the prior art, a semiconductor element for checking or a simple circuit is formed around a semiconductor chip on which such a semiconductor device is mounted. Then, after the formation of the gate electrode or the first wiring step, its characteristics are checked in advance. However, as the capacity of the semiconductor device increases and the semiconductor chip expands, the basic characteristics of the MOS transistor formed in the gate array region and the MOS transistor formed in the peripheral region of the semiconductor chip differ. This is because the processing dimensions differ between the central part and the peripheral part of the semiconductor chip in fine processing such as a photolithography step and a dry etching step. And
This difference becomes remarkable with the expansion of semiconductor chips.

【００１１】これらのために、ゲートアレイの論理特性
の予測は難しくなる。この他、コンタクト孔の微細化と
共にコンタクト抵抗のバラツキが増大することも上記の
予測を困難にしている。For these reasons, it is difficult to predict the logic characteristics of the gate array. In addition, the above-mentioned prediction is also difficult because the variation in the contact resistance increases as the contact hole becomes finer.

【００１２】このように、結局、上記したような従来の
技術では、ゲートアレイの論理特性は、ゲートアレイの
論理用配線が実際に基本ゲート相互間で結線された後で
ないと確認できないことになる。As described above, after all, in the above-described conventional technique, the logic characteristics of the gate array cannot be confirmed unless the logic wiring of the gate array is actually connected between the basic gates. .

【００１３】以上のような理由から、ゲートアレイの論
理特性その中でも特に動作速度の規格からのズレが生じ
易く、また、このズレが生じた場合に、ユーザ対応が遅
延し、結局、製品のＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ
Ｔｉｍｅ）が長くなる。あるいは、ゲートアレイ製品の
製造歩留りの低下をきたすことになる。For the reasons described above, the logic characteristics of the gate array, especially the operation speed, tend to deviate from the standard, and if this departure occurs, the response to the user is delayed. (Turn Around
Time) becomes longer. Alternatively, the production yield of the gate array product is reduced.

【００１４】さらに、このような従来の方法では、一種
類のマスタウェーハで多品種のゲートアレイに対応する
ことが困難になる。すなわち、多品種のゲートアレイに
迅速に対応できるマスタウェーハの共通化が不可能にな
ってくる。これは、前述したようにゲートアレイのユー
ザ規格が以前に増し厳しくなってきているためである。
このように、ゲートアレイ製造の効率化もますます低下
してきている。Further, in such a conventional method, it is difficult to use a single type of master wafer for various types of gate arrays. In other words, it becomes impossible to share a master wafer that can quickly cope with various types of gate arrays. This is because, as described above, the user standard of the gate array has been stricter than before.
As described above, the efficiency of gate array manufacturing has been decreasing.

【００１５】本発明の目的は、上記の問題点を解決し、
ゲートアレイのような半導体装置を効率よく高歩留りで
製造できる半導体装置およびその製造方法を提供するこ
とにある。An object of the present invention is to solve the above problems,
An object of the present invention is to provide a semiconductor device capable of efficiently manufacturing a semiconductor device such as a gate array with a high yield, and a method for manufacturing the same.

【００１６】[0016]

【課題を解決するための手段】このために本発明の半導
体装置は、半導体素子領域が形成された半導体ウェーハ
表面に配設される配線として第１層目に特性テスト回路
用配線を有し、第２層目以降は論理回路用配線を有して
いる。For this purpose, a semiconductor device according to the present invention has a characteristic test circuit wiring on a first layer as a wiring provided on a surface of a semiconductor wafer having a semiconductor element region formed thereon. The second and subsequent layers have logic circuit wiring.

【００１７】そして、第１層目の前記特性テスト回路用
配線の少なくとも一部が、第２層目以降の論理回路用配
線とスルーホールを通して接続されている。[0017] At least a part of the characteristic test circuit wiring of the first layer is connected to the logic circuit wiring of the second and subsequent layers through through holes.

【００１８】また、本発明の半導体装置の製造方法は、
マスタースライス方式によって作製される半導体装置の
製造方法であって、半導体基板上に複数の半導体素子を
形成するマスタウェーハの作製工程と、前記半導体素子
を用いてテスト回路を形成するため前記半導体素子のう
ち所定の半導体素子相互間を結線するテスト回路用配線
を形成する工程と、前記マスタウェーハの特性を計測す
る工程と、前記計測後、前記テスト回路用配線の一部を
除去する工程と、残されたテスト回路用配線を被覆する
層間絶縁膜を堆積する工程と、前記残されたテスト回路
用配線に接続しユーザ対応の論理回路を構成するための
第２の配線を前記層間絶縁膜上に配設する工程とを含
む。Further, a method of manufacturing a semiconductor device according to the present invention
A method of manufacturing a semiconductor device manufactured by a master slice method, comprising: a master wafer manufacturing step of forming a plurality of semiconductor elements on a semiconductor substrate; and a method of forming a test circuit using the semiconductor elements. Forming a test circuit wiring for connecting predetermined semiconductor elements to each other, measuring a characteristic of the master wafer, removing a part of the test circuit wiring after the measurement, Depositing an interlayer insulating film covering the test circuit wiring, and forming a second wiring on the interlayer insulating film for connecting to the remaining test circuit wiring and configuring a logic circuit corresponding to a user. Arranging.

【００１９】ここで、前記テスト回路の特性を計測した
後、前記マスタウェーハを前記特性ごとに分類し、前記
分類したマスタウェーハごとに、互いに異る半導体装置
が製造される。Here, after measuring the characteristics of the test circuit, the master wafer is classified according to the characteristics, and different semiconductor devices are manufactured for each of the classified master wafers.

【００２０】この半導体装置がゲートアレイＬＳＩであ
る。This semiconductor device is a gate array LSI.

【００２１】また、前記テスト回路はＣＭＯＳトランジ
スタで構成されるインバータチェーンである。The test circuit is an inverter chain composed of CMOS transistors.

【００２２】あるいは、前記テスト回路は複数のＣＭＯ
Ｓトランジスタの並列接続されたものである。Alternatively, the test circuit includes a plurality of CMOs.
The S transistors are connected in parallel.

【００２３】あるいは、本発明の半導体装置の製造方法
は、半導体基板上に半導体素子を形成する工程と、ユー
ザ対応の論理回路配線工程前に前記半導体素子の特性を
計測して分類する工程と、前記分類された半導体素子の
特性に応じてユーザ対応の論理回路を形成する工程とを
有する。Alternatively, the method of manufacturing a semiconductor device according to the present invention includes a step of forming a semiconductor element on a semiconductor substrate; a step of measuring and classifying characteristics of the semiconductor element before a logic circuit wiring step corresponding to a user; Forming a logic circuit corresponding to a user according to the characteristics of the classified semiconductor elements.

【００２４】ここで、前記特性計測のためのテスト回路
配線を形成する工程が前記論理回路の形成工程前に存在
する。Here, the step of forming the test circuit wiring for measuring the characteristic exists before the step of forming the logic circuit.

【００２５】そして、前記テスト回路配線として半導体
基板上の第１層配線が利用され、前記論理回路配線とし
て第２層目以降の配線が利用される。Then, a first layer wiring on a semiconductor substrate is used as the test circuit wiring, and a wiring of a second layer or later is used as the logic circuit wiring.

【００２６】また、前記テスト回路配線のうち、少なく
とも前記論理回路配線に影響を及ぼす部分が除去された
後、第２層配線が形成される。After removing at least a portion of the test circuit wiring that affects the logic circuit wiring, a second layer wiring is formed.

【００２７】ここで、前記テスト回路配線が除去される
際、前記半導体基板とのコンタクト部は残るように除去
される。Here, when the test circuit wiring is removed, the contact portion with the semiconductor substrate is removed so as to remain.

【００２８】また、前記論理回路を構成するための第２
層配線と前記第１層配線とのコンタクトは、前記第１層
配線の前記テスト回路配線上に取られる。Further, a second circuit for configuring the logic circuit is provided.
A contact between the layer wiring and the first layer wiring is formed on the test circuit wiring of the first layer wiring.

【００２９】本発明では、マスタースライス方式で半導
体装置を製造する場合に、マスタウェーハを構成する基
本ゲート等の半導体素子の特性が予めテスト回路で把握
され、特性ごとにマスタウェーハは分類され、所定の半
導体装置の回路性能を満足するマスタウェーハが選択さ
れる。そして、この選択されたマスタウェーハのみに配
線が追加されて所望の半導体装置が製造される。According to the present invention, when a semiconductor device is manufactured by the master slice method, characteristics of semiconductor elements such as basic gates constituting a master wafer are grasped in advance by a test circuit, the master wafer is classified for each characteristic, A master wafer that satisfies the circuit performance of the semiconductor device is selected. Then, wiring is added only to the selected master wafer, and a desired semiconductor device is manufactured.

【００３０】このようにして、本発明による半導体装置
は高い歩留りおよび高い効率で製造されるようになる。Thus, the semiconductor device according to the present invention can be manufactured with high yield and high efficiency.

【００３１】[0031]

【発明の実施の形態】次に、図１を参照して本発明の実
施の形態の概略を説明する。図１は本発明の製造工程を
示す工程フロー図である。Next, an embodiment of the present invention will be described with reference to FIG. FIG. 1 is a process flow chart showing the manufacturing process of the present invention.

【００３２】図１に示すように、ゲートアレイの基本ゲ
ートと呼ばれるＣＭＯＳトランジスの多数個配列された
半導体チップを有するマスタウェーハが、１ロット２５
枚構成で、従来の技術で説明したのと同様にして作製さ
れる。As shown in FIG. 1, a master wafer having a plurality of semiconductor chips of a plurality of CMOS transistors called a basic gate of a gate array is arranged in one lot 25.
It is manufactured in a sheet configuration in the same manner as described in the prior art.

【００３３】次に、本発明の配線工程では、初めに、半
導体チップの中でゲートアレイの形成される領域にテス
ト回路作製のための基本ゲート相互間の結線がなされ
る。このために、マスタウェーハを被覆する第１の層間
絶縁膜の所定の領域にコンタクト孔が形成される。そし
て、アルミニウム金属等で配線が形成され所定のコンタ
クト孔間が接続される。すなわち、テスト回路用配線の
形成がなされる。このようにして、本発明では初めに、
基本ゲートで構成されるテスト回路が形成されるように
なる。Next, in the wiring step of the present invention, first, a connection between basic gates for producing a test circuit is made in a region where a gate array is formed in a semiconductor chip. For this purpose, a contact hole is formed in a predetermined region of the first interlayer insulating film covering the master wafer. Then, wiring is formed of aluminum metal or the like, and predetermined contact holes are connected. That is, the test circuit wiring is formed. Thus, in the present invention, first,
A test circuit composed of basic gates is formed.

【００３４】次に、このテスト回路の特性が測定され
る。例えば、後述するようなテスト回路として作製され
たインバータチェーンの動作速度が測定され、下地であ
る基本ゲートの基本特性が計測される。そして、基本特
性の互いに近いマスタウェーハが規格ごとに分類され
る。Next, the characteristics of the test circuit are measured. For example, the operation speed of an inverter chain manufactured as a test circuit as described later is measured, and the basic characteristics of the basic gate as the base are measured. Then, master wafers having basic characteristics close to each other are classified according to standards.

【００３５】次に、このテスト回路用配線が用いられ、
製品であるゲートアレイの論理回路を構成する基本ゲー
ト相互間の結線がなされる。このために、上記のテスト
回路用配線の中でゲートアレイ製品に使用される配線は
そのまま残存され、配線の一部はエッチングで切断され
る。本発明では、このようにして形成される配線がゲー
トアレイの第１の配線となる。ここで、マスタウェーハ
は、上記テスト回路の計測で規格分類されたものの中か
らゲートアレイの所望の論理回路特性を満足するものが
選択され、上記の工程を受けることになる。Next, this test circuit wiring is used,
Connections are made between basic gates constituting a logic circuit of a gate array as a product. For this reason, the wiring used for the gate array product in the test circuit wiring remains as it is, and a part of the wiring is cut off by etching. In the present invention, the wiring formed in this manner becomes the first wiring of the gate array. Here, as the master wafer, a wafer that satisfies the desired logic circuit characteristics of the gate array is selected from those standardized and classified by the measurement of the test circuit, and undergoes the above process.

【００３６】さらに、テスト回路用の配線を被覆するよ
うにして第２の層間絶縁膜が形成される。続いて、この
第２の層間絶縁膜の所望の位置にスルーホールが形成さ
れる。そして、第２の配線が形成され所定のスルーホー
ル間が接続されるようになる。このようにして、最終的
には、第２の配線を被覆する表面保護膜が堆積されて、
所定の論理特性を有するゲートアレイが完成することに
なる。ここで、完成したゲートアレイ製品の論理確認も
なされる。Further, a second interlayer insulating film is formed so as to cover the wiring for the test circuit. Subsequently, through holes are formed at desired positions of the second interlayer insulating film. Then, a second wiring is formed to connect between predetermined through holes. In this way, finally, a surface protection film covering the second wiring is deposited,
A gate array having predetermined logic characteristics is completed. Here, the logic of the completed gate array product is also confirmed.

【００３７】前述のテスト回路用配線の切断において
は、特定したゲートアレイ製品に対応する場合について
説明がなされた。しかし、この切断においては、ゲート
アレイ製品に共通する配線が切断され、残された配線が
第２の層間絶縁膜で被覆されて後でユーザ対応のゲート
アレイ製品として使用されてるようになってもよい。In the above-described cutting of the test circuit wiring, the description has been given of the case corresponding to the specified gate array product. However, in this cutting, even if the wiring common to the gate array product is cut, and the remaining wiring is covered with the second interlayer insulating film, the wiring is later used as a gate array product for the user. Good.

【００３８】次に、本発明の実施の形態で使用されるテ
スト回路の例について、図２乃至図６に基づいて説明す
る。ここで、図２はゲートアレイの搭載される半導体チ
ップ内の構成図である。図３と図４はインバータチェー
ンのテスト回路を説明するための回路図とそのパターン
レイアウト図である。図５と図６はＣＭＯＳトランジス
タチェーンのテスト回路を説明するための回路図とパタ
ーンレイアウト図である。Next, an example of a test circuit used in the embodiment of the present invention will be described with reference to FIGS. Here, FIG. 2 is a configuration diagram in a semiconductor chip on which a gate array is mounted. 3 and 4 are a circuit diagram and a pattern layout diagram for explaining a test circuit of the inverter chain. 5 and 6 are a circuit diagram and a pattern layout diagram for explaining a test circuit of a CMOS transistor chain.

【００３９】図２（ａ）に示すように、半導体チップ１
に基本ゲート２が所定の数だけ配列されている。ここ
で、これらの基本ゲート２は、半導体チップが図２
（ａ）に示す複数個の回路ブロック３に区画され、ゲー
トアレイ用のこれらの回路ブロック３にまとめて配列さ
れるようになる。例えば、１００万ゲートを有するゲー
トアレイの場合には、５区分に分割されると１個の回路
ブロック３に２０万ゲートが配列されることになる。こ
こで、基本ゲート２は、図２（ｂ）に示すように、導電
型がＰ型の拡散層とＰチャネル領域の形成されるＰＭＯ
Ｓ活性領域４、導電型がＮ型の拡散層とＮチャネル領域
の形成されるＮＭＯＳ活性領域５とゲート電極６とで構
成されるＣＭＯＳトランジスタである。As shown in FIG. 2A, the semiconductor chip 1
, A predetermined number of basic gates 2 are arranged. Here, these basic gates 2 correspond to the semiconductor chip shown in FIG.
The circuit is divided into a plurality of circuit blocks 3 shown in (a), and is arranged collectively in these circuit blocks 3 for the gate array. For example, in the case of a gate array having one million gates, 200,000 gates are arranged in one circuit block 3 when divided into five sections. Here, as shown in FIG. 2B, the basic gate 2 is a PMO in which a P-type diffusion layer and a P-channel region are formed.
The S active region 4 is a CMOS transistor including an NMOS active region 5 in which an N-type diffusion layer and an N channel region are formed, and a gate electrode 6.

【００４０】上記テスト回路は、このような回路ブロッ
ク３の基本ゲート列を配線で接続して形成される。例え
ば図３に示すように、インバータチェーン１１が回路ブ
ロック３に形成される。ここで、図２で示した基本ゲー
ト２が全て接続されると２０万段のインバータチェーン
が形成されることになる。そして、このインバータチェ
ーンの特性が計測される。例えば、パルスジェネレータ
１２からのパルス信号が初段のインバータに入力され最
終段からの出力信号がオシロスコープ１３で測定され
る。そして、インバータ初段の入力信号と最終段からの
出力信号の時間差が計測され、信号の伝播速度が計測さ
れる。The test circuit is formed by connecting the basic gate rows of such a circuit block 3 by wiring. For example, as shown in FIG. 3, an inverter chain 11 is formed in the circuit block 3. Here, when all the basic gates 2 shown in FIG. 2 are connected, an inverter chain of 200,000 stages is formed. Then, the characteristics of the inverter chain are measured. For example, a pulse signal from the pulse generator 12 is input to the first-stage inverter, and an output signal from the last stage is measured by the oscilloscope 13. Then, the time difference between the input signal of the first stage of the inverter and the output signal from the last stage is measured, and the propagation speed of the signal is measured.

【００４１】あるいは、回路ブロック３の基本ゲートは
複数個おきに選択されて接続されてもよい。しかし、こ
の場合には回路ブロックで選択される基本ゲートが一部
に偏らないように接続される。また、このインバータチ
ェーンが奇数段で形成されリングオシレータとしてその
発信周波数が計測されてもよい。Alternatively, the basic gates of the circuit block 3 may be selected and connected every two or more. However, in this case, the basic gates selected in the circuit block are connected so as not to be partially biased. Further, this inverter chain may be formed in an odd number of stages, and its transmission frequency may be measured as a ring oscillator.

【００４２】図４は、上記の全ての基本ゲートを接続し
た場合のインバータチェーンのパターンレイアウト図で
ある。図４に示すように、アルミニウム金属で電源配線
１４と接地配線１５が配設される。この電源配線１４
は、基本ゲートを構成するＰチャネルＭＯＳトランジス
タのソース領域１６にコンタクト孔を通して接続されて
いる。そして、ゲート電極１７が形成されドレイン領域
１８が形成されている。同様にＮチャネルＭＯＳトラン
ジスタのソース領域１９およびドレイン領域２０が形成
されている。接地配線１５は、このＮチャネルＭＯＳト
ランジスタのソース領域１９に接続されている。また、
初段入力配線２１はゲート電極１７に接続される。そし
て、出力ゲート配線２２は次段のインバータのゲート電
極に接続される。以上のような配線が繰り返されてイン
バータチェーンが形成されている。そして、最終段出力
配線２１’が設けられる。FIG. 4 is a pattern layout diagram of an inverter chain when all the basic gates are connected. As shown in FIG. 4, a power supply wiring 14 and a ground wiring 15 are provided with aluminum metal. This power supply wiring 14
Are connected to the source region 16 of the P-channel MOS transistor forming the basic gate through a contact hole. Then, a gate electrode 17 is formed and a drain region 18 is formed. Similarly, a source region 19 and a drain region 20 of an N-channel MOS transistor are formed. Ground wiring 15 is connected to source region 19 of the N-channel MOS transistor. Also,
The first-stage input wiring 21 is connected to the gate electrode 17. The output gate wiring 22 is connected to the gate electrode of the next-stage inverter. The above-described wiring is repeated to form an inverter chain. Then, a final stage output wiring 21 'is provided.

【００４３】このようなパターンレイアウト図で、電源
配線１４にＶｄｄ電圧が印加され、接地配線１５にＧＮ
Ｄ電圧Ｖｓｓが印加される。そして、入力信号が初段入
力配線２１に入力され、出力信号が最終段出力配線２
１’を通して測定される。ここで、これらの測定はオー
トプローバで自動的になされ、マスタウェーハはその特
性に応じて自動的に規格分類されることになる。In such a pattern layout diagram, the Vdd voltage is applied to the power supply wiring 14 and the GN
D voltage Vss is applied. Then, the input signal is input to the first-stage input wiring 21 and the output signal is
Measured through 1 '. Here, these measurements are automatically made by an auto prober, and the master wafer is automatically classified according to its characteristics.

【００４４】次に、別のテスト回路について説明する。
図５に示すように、回路ブロック３に基本ゲート列を配
線で接続して、ＣＭＯＳトランジスタ３１のチェーンが
形成される。ここで、図２で示した基本ゲート２が全て
接続されると２０万段のＣＭＯＳトランジスタチェーン
が形成されることになる。ここで、ＣＭＯＳトランジス
タを構成するＰチャネルＭＯＳトランジスタのソース領
域は全て電源配線３２に接続されている。また、ゲート
配線３３が全てのＣＭＯＳトランジスタのゲート電極に
接続されている。さらに、接地配線３４がＣＭＯＳトラ
ンジスタを構成するＮチャネルＭＯＳトランジスタのソ
ース領域に接続される。そして、第１の出力配線３５が
ＰチャネルＭＯＳトランジスタのドレイン領域に接続さ
れ、第２の出力配線３６が、ＮチャネルＭＯＳトランジ
スタのドレイン領域に接続されている。Next, another test circuit will be described.
As shown in FIG. 5, a chain of CMOS transistors 31 is formed by connecting a basic gate row to the circuit block 3 by wiring. Here, when all the basic gates 2 shown in FIG. 2 are connected, a CMOS transistor chain of 200,000 stages is formed. Here, the source regions of the P-channel MOS transistors constituting the CMOS transistors are all connected to the power supply wiring 32. Further, the gate wiring 33 is connected to the gate electrodes of all the CMOS transistors. Further, ground wiring 34 is connected to the source region of the N-channel MOS transistor forming the CMOS transistor. Then, the first output wiring 35 is connected to the drain region of the P-channel MOS transistor, and the second output wiring 36 is connected to the drain region of the N-channel MOS transistor.

【００４５】そして、このＣＭＯＳトランジスタチェー
ンの特性が計測される。例えば、第１の出力配線３５と
第２の出力配線３６とが接続され、ゲート配線３３にパ
ルス信号が印加され出力信号がこれらの出力配線３５
（３６）で測定される。あるいは、電源配線３２をソー
ス電極とし第１の出力配線３５をドレイン電極として並
列のＰチャネルＭＯＳトランジスタのトランジスタ特性
が計測される。同様に、接地配線３４をソース電極とし
第２の出力配線３６をドレイン電極として並列のＮチャ
ネルＭＯＳトランジスタのトランジスタ特性が計測され
る。このようにして、ＣＭＯＳトランジスタの基本特性
が計測される。Then, the characteristics of the CMOS transistor chain are measured. For example, the first output wiring 35 and the second output wiring 36 are connected, a pulse signal is applied to the gate wiring 33, and the output signal is output from these output wirings 35.
It is measured in (36). Alternatively, the transistor characteristics of the parallel P-channel MOS transistors are measured using the power supply wiring 32 as a source electrode and the first output wiring 35 as a drain electrode. Similarly, the transistor characteristics of the parallel N-channel MOS transistors are measured using the ground wiring 34 as a source electrode and the second output wiring 36 as a drain electrode. In this way, the basic characteristics of the CMOS transistor are measured.

【００４６】図６は、上記の全ての基本ゲートを接続し
た場合のＣＭＯＳトランジスタチェーンのパターンレイ
アウト図となっている。図６に示すように、アルミニウ
ム金属で電源配線３７と接地配線３８が配設される。そ
して、ゲート配線３９、第１の出力配線４０および第２
の出力配線４１が配設されている。FIG. 6 is a pattern layout diagram of a CMOS transistor chain when all the basic gates are connected. As shown in FIG. 6, a power supply wiring 37 and a ground wiring 38 are provided with aluminum metal. Then, the gate wiring 39, the first output wiring 40, and the second
Are provided.

【００４７】そして、この電源配線３７は、基本ゲート
を構成するＰチャネルＭＯＳトランジスタ４２の全ての
ソース領域にコンタクト孔を通して接続される。そし
て、接地配線３８は、このＮチャネルＭＯＳトランジス
タ４３の全てのソース領域に接続されている。また、ゲ
ート配線３９はＣＭＯＳトランジスタの全てのゲート電
極に接続されている。The power supply wiring 37 is connected to all the source regions of the P-channel MOS transistor 42 constituting the basic gate through contact holes. The ground wiring 38 is connected to all the source regions of the N-channel MOS transistor 43. The gate wiring 39 is connected to all gate electrodes of the CMOS transistor.

【００４８】また、第１の出力配線４０はＰチャネルＭ
ＯＳトランジスタの全てのドレイン領域に接続され、第
２の出力配線４１はＮチャネルＭＯＳトランジスタの全
てのドレイン領域に接続される。そして、これらの測定
はオートプローバで自動的になされ、マスタウェーハは
その特性ごとに自動的に規格分類される。The first output wiring 40 is a P channel M
The second output wiring 41 is connected to all drain regions of the OS transistor, and the second output wiring 41 is connected to all drain regions of the N-channel MOS transistor. These measurements are automatically made by an auto prober, and the master wafer is automatically classified according to its characteristics.

【００４９】このように本発明のゲートアレイの製造方
法では、半導体チップ上でゲートアレイの形成される領
域の基本ゲートの基本特性が、予め、先述したようなテ
スト回路で計測される。そして、規格ごとにマスタウェ
ーハが分類される。そして、製造しようとするゲートア
レイの論理特性に最適なマスタウェーハのみが選択さ
れ、論理回路のための基本ゲートの配線がなされる。こ
こで、テスト回路に用いられた配線は一部切断されその
ままゲートアレイの論理回路の第１の配線として使用さ
れる。As described above, in the gate array manufacturing method of the present invention, the basic characteristics of the basic gate in the region where the gate array is formed on the semiconductor chip are measured in advance by the test circuit as described above. Then, the master wafer is classified for each standard. Then, only the master wafer that is optimal for the logic characteristics of the gate array to be manufactured is selected, and the basic gate wiring for the logic circuit is made. Here, the wiring used for the test circuit is partially cut and used as it is as the first wiring of the logic circuit of the gate array.

【００５０】このような本発明の方法では、ゲートアレ
イの半導体装置の製造において、ユーザ対応が迅速にな
り短ＴＡＴが促進され、結果として、歩留りが大幅に向
上するようになる。さらには、ユーザからの多品種ニー
ズに対して効率的に対応することが可能になる。According to such a method of the present invention, in the manufacture of a semiconductor device for a gate array, the response to the user is prompt and the short TAT is promoted, and as a result, the yield is greatly improved. Furthermore, it is possible to efficiently respond to the needs of various types of users.

【００５１】次に、図７と図８に基づいて、本発明の具
体的な実施例について説明する。図７は、本発明の製造
工程順の平面図である。また、図８（ａ）はでき上がっ
たゲートアレイの一部の論理回路図であり、図８（ｂ）
は、図７（ｄ）に記したＡ−Ｂで切断したゲートアレイ
の一部の断面図である。Next, a specific embodiment of the present invention will be described with reference to FIGS. FIG. 7 is a plan view in the order of the manufacturing process of the present invention. FIG. 8A is a logic circuit diagram of a part of the completed gate array, and FIG.
FIG. 8 is a cross-sectional view of a part of the gate array cut along a line AB shown in FIG.

【００５２】図７（ａ）に示すように、ウェーハの下地
として、マスク工程を通して基本ゲート２がマスタウェ
ーハに多数個配列される。ここで、基本ゲート２は図２
で説明したように半導体チップの回路ブロックに区画さ
れて形成される。As shown in FIG. 7A, a large number of basic gates 2 are arranged on a master wafer as a base of a wafer through a mask process. Here, the basic gate 2 is shown in FIG.
As described above, it is formed by being divided into circuit blocks of a semiconductor chip.

【００５３】次に、図７（ｂ）に示すように、テスト回
路のための配線がなされ、回路ブロックの基本ゲートが
結線される。ここで、このテスト回路は先述したインバ
ータチェーンである。すなわち、電源配線１４、接地配
線１５が図７（ｂ）に示すように配設される。そして、
初段入力配線２１および出力ゲート配線２２が形成され
る。Next, as shown in FIG. 7B, wiring for the test circuit is made, and the basic gate of the circuit block is connected. Here, this test circuit is the inverter chain described above. That is, the power supply wiring 14 and the ground wiring 15 are provided as shown in FIG. And
First stage input wiring 21 and output gate wiring 22 are formed.

【００５４】このように形成したインバータチェーンの
特性が計測された後、フォトリソグラフィ技術およびド
ライエッチングで、配線パッド部５１、出力パッド部５
２、出力ゲート部５３および電源配線部５４がエッチン
グで除去される。After the characteristics of the inverter chain thus formed are measured, the wiring pad portion 51 and the output pad portion 5 are formed by photolithography and dry etching.
2. The output gate 53 and the power supply wiring 54 are removed by etching.

【００５５】このようにして、図７（ｃ）に示すよう
に、テスト回路に用いられた電源配線１４および接地配
線１５は、ゲートアレイ用の電源配線１４ａおよび接地
配線１５ａとして用いられる。さらに、ゲート配線２１
ａおよび２２ａが形成され、拡散層配線２２ｂが形成さ
れる。このような配線が、ゲートアレイの第１の配線と
して使用されることになる。In this way, as shown in FIG. 7C, the power supply wiring 14 and the ground wiring 15 used in the test circuit are used as the power supply wiring 14a and the ground wiring 15a for the gate array. Further, the gate wiring 21
a and 22a are formed, and a diffusion layer wiring 22b is formed. Such a wiring is used as the first wiring of the gate array.

【００５６】次に、図７（ｄ）に示すように、第２の配
線が配設される。すなわち、第１の入力配線２３がスル
ーホールを通してゲート配線２１ａに接続される。第２
の入力配線２４が同様にスルーホールを通してゲート配
線２２ａに接続される。また、同様に接続配線２５が拡
散層配線２２ｂに接続され、同様に接続配線２６も拡散
層配線２２ｂおよびゲート配線２２ａに接続される。さ
らには、接続配線２７および２８が拡散層配線２２ｂに
接続される。このようして、所望のゲートアレイの論理
回路が完成する。Next, as shown in FIG. 7D, a second wiring is provided. That is, the first input wiring 23 is connected to the gate wiring 21a through the through hole. Second
Input wiring 24 is similarly connected to gate wiring 22a through a through hole. Similarly, the connection wiring 25 is connected to the diffusion layer wiring 22b, and the connection wiring 26 is similarly connected to the diffusion layer wiring 22b and the gate wiring 22a. Further, connection wirings 27 and 28 are connected to diffusion layer wiring 22b. Thus, a logic circuit of a desired gate array is completed.

【００５７】ここで、テスト回路用の配線の切断におい
て、フォーカス・イオンビーム（ＦＩＢ）が使用されて
もよいことに言及しておく。Here, it should be noted that a focus ion beam (FIB) may be used in cutting the wiring for the test circuit.

【００５８】このように形成された等価回路は図８
（ａ）に示される通りとなる。すなわち、図７（ｄ）に
示す第１の入力Ｉ１は、ＰチャネルＭＯＳトランジスタ
Ｐ１およびＮチャネルＭＯＳトランジスタＮ１のゲート
に接続する。そして、第２の入力Ｉ２は、同様にＰチャ
ネルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳト
ランジスタＮ２のゲートに接続する。そして、ノードｎ
１はＰチャネルＭＯＳトランジスタＰ３およびＮチャネ
ルＭＯＳトランジスタＮ３のゲートに接続する。そし
て、最後はＰチャネルＭＯＳトランジスタＰｍおよびＮ
チャネルＭＯＳトランジスタＮｍのゲートに接続して出
力Ｏが形成される。The equivalent circuit thus formed is shown in FIG.
The result is as shown in FIG. That is, the first input I1 shown in FIG. 7D is connected to the gates of the P-channel MOS transistor P1 and the N-channel MOS transistor N1. The second input I2 is similarly connected to the gates of the P-channel MOS transistor P2 and the N-channel MOS transistor N2. And node n
1 is connected to the gates of P-channel MOS transistor P3 and N-channel MOS transistor N3. Finally, P-channel MOS transistors Pm and N
An output O is formed connected to the gate of the channel MOS transistor Nm.

【００５９】また、このようなゲートアレイの断面構造
は図８（ｂ）に示す通りである。すなわち、導電型がＰ
型のシリコン基板６１の表面にＮウェル６２が形成され
ている。そして、シリコン基板６１の表面に選択的に素
子分離絶縁膜６３が形成される。そして、このＮウェル
６２内にＰチャネルＭＯＳトランジスタが形成される。
ここで、Ｎウェル６２内にドレイン領域１８が形成され
ている。The sectional structure of such a gate array is as shown in FIG. That is, if the conductivity type is P
An N well 62 is formed on the surface of a silicon substrate 61 of a mold type. Then, an element isolation insulating film 63 is selectively formed on the surface of the silicon substrate 61. Then, a P-channel MOS transistor is formed in N well 62.
Here, the drain region 18 is formed in the N well 62.

【００６０】同様にＮチャネルＭＯＳトランジスタのド
レイン領域２０が形成されている。そして、素子分離絶
縁膜６３およびドレイン領域１８あるいは２０を被覆す
る第１の層間絶縁膜６４が堆積されている。そして、こ
の第１の層間絶縁膜６４にコンタクト孔６５が形成さ
れ、このコンタクト孔６５を通してドレイン領域１８お
よび２０に接続する拡散層配線２２ｂが形成されてい
る。さらに、第２の層間絶縁膜６６が堆積され、この第
２の層間絶縁膜６６にスルーホール６７が形成されてい
る。そして、このスルーホール６７を通して拡散層配線
２２ｂに接続する接続配線２５および２６が形成されて
いる。また、これらの接続配線の間に第２の入力配線２
４が形成されている。Similarly, a drain region 20 of an N-channel MOS transistor is formed. Then, a first interlayer insulating film 64 covering the element isolation insulating film 63 and the drain region 18 or 20 is deposited. A contact hole 65 is formed in the first interlayer insulating film 64, and a diffusion layer wiring 22b connected to the drain regions 18 and 20 through the contact hole 65 is formed. Further, a second interlayer insulating film 66 is deposited, and a through hole 67 is formed in the second interlayer insulating film 66. Then, connection wirings 25 and 26 connected to the diffusion layer wiring 22b through the through holes 67 are formed. The second input wiring 2 is provided between these connection wirings.
4 are formed.

【００６１】本発明では、テスト回路用配線のうちコン
タクト孔を通して下層の半導体素子の構成要素に接続さ
れる配線、例えば、図８（ｂ）に示すコンタクト孔６５
を通してドレイン領域１８あるいは２０に接続される拡
散層配線２２ｂは、コンタクト孔で下層の構成要素に接
続されたままで、その一部が切断あるいは除去されるも
のである。According to the present invention, a wiring connected to a component of a lower semiconductor element through a contact hole in a test circuit wiring, for example, a contact hole 65 shown in FIG.
A part of the diffusion layer wiring 22b connected to the drain region 18 or 20 through the contact hole is cut or removed while being connected to the lower layer component.

【００６２】そして、ゲートアレイのコンタクト孔が微
細になりコンタクト抵抗に大きなバラツキがある場合で
も、マスタウェーハは、このコンタクト抵抗のバラツキ
を含んだ特性で分類される。このため、本発明では、ユ
ーザ所望のゲートアレイ製品に対し迅速且つ効率のよい
対応が可能となる。Further, even when the contact holes of the gate array are fine and there is a large variation in the contact resistance, the master wafer is classified by the characteristics including the variation in the contact resistance. Therefore, according to the present invention, it is possible to quickly and efficiently cope with a gate array product desired by a user.

【００６３】以上の実施の形態では、基本ゲートが１個
のＣＭＯＳトランジスタで構成される場合で説明され
た。この基本ゲートはこれに限定されるものでなく、１
対のＣＭＯＳトランジスタで構成される場合でも同様に
なることに言及しておく。In the above embodiment, the case where the basic gate is formed of one CMOS transistor has been described. This basic gate is not limited to this,
It should be noted that the same applies to a case where a pair of CMOS transistors is used.

【００６４】また、ゲートアレイが２層配線で形成され
る場合について説明されているが、本発明は２層以上の
多層の配線を有するゲートアレイに同様に適用できるこ
とにも言及しておく。Although the case where the gate array is formed by two-layer wiring has been described, it should be noted that the present invention can be similarly applied to a gate array having two or more layers of wiring.

【００６５】[0065]

【発明の効果】このように本発明の半導体装置の製造方
法は、マスタースライス方式によって作製される半導体
装置の製造において、半導体基板上に複数の半導体素子
を形成するマスタウェーハの作製工程と、前記半導体素
子を用いてテスト回路を形成するため前記半導体素子の
うち所定の半導体素子相互間を結線するテスト回路用配
線を形成する工程と、前記テスト回路の特性を計測する
工程と、前記計測後、前記テスト回路用配線の一部を除
去する工程と、残されたテスト回路用配線を被覆する層
間絶縁膜を堆積する工程と、前記残されたテスト回路用
配線に接続し所定の半導体集積回路を構成するための第
２の配線を前記層間絶縁膜上に配設する工程とを含んで
いる。そして、この方法で製造される半導体装置には、
テスト回路用の配線に用いたものが組み込まれている。As described above, according to the method of manufacturing a semiconductor device of the present invention, in the manufacture of a semiconductor device manufactured by a master slice method, a process of manufacturing a master wafer for forming a plurality of semiconductor elements on a semiconductor substrate; Forming a test circuit wiring for connecting predetermined semiconductor elements among the semiconductor elements to form a test circuit using a semiconductor element, and measuring a characteristic of the test circuit; and Removing a part of the test circuit wiring, depositing an interlayer insulating film covering the remaining test circuit wiring, and connecting a predetermined semiconductor integrated circuit to the remaining test circuit wiring. Arranging a second wiring to be formed on the interlayer insulating film. The semiconductor device manufactured by this method includes:
The one used for the wiring for the test circuit is incorporated.

【００６６】さらに、前記テスト回路の特性を計測した
後、前記マスタウェーハを前記特性ごとに分類し、前記
分類したマスタウェーハごとに、互いに異る半導体装置
を製造することを特徴としている。Further, after the characteristics of the test circuit are measured, the master wafer is classified according to the characteristics, and different semiconductor devices are manufactured for each of the classified master wafers.

【００６７】このために、先述した従来の技術での問題
点は全て解決されるようになる。すなわちゲートアレイ
等のマスタースライス方式で製造される半導体装置の論
理特性の規格外のものが大幅に低減される。そして、ユ
ーザ対応が迅速にでき製品のＴＡＴが短くなる。さらに
は、ゲートアレイ製品等の製造歩留りが向上するように
なる。For this reason, all of the above-mentioned problems in the prior art can be solved. That is, non-standard logic characteristics of semiconductor devices manufactured by the master slice method such as gate arrays are greatly reduced. Further, the user can respond quickly, and the TAT of the product is shortened. Further, the production yield of gate array products and the like is improved.

【００６８】さらに、本発明の製造方法では、一種類の
マスタウェーハで多品種のゲートアレイに対応すること
が容易になる。すなわち、多品種のゲートアレイに迅速
に対応できるマスタウェーハの共通化が可能になってく
る。そして、ゲートアレイ等の半導体装置の製造の効率
化が大幅に向上するようになる。Further, according to the manufacturing method of the present invention, it is easy to cope with various types of gate arrays with one type of master wafer. That is, it becomes possible to use a common master wafer that can quickly respond to various types of gate arrays. In addition, the efficiency of manufacturing a semiconductor device such as a gate array is greatly improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の半導体装置の製造工程フロー図であ
る。FIG. 1 is a flowchart of a manufacturing process of a semiconductor device of the present invention.

【図２】本発明の実施の形態を説明するためのゲートア
レイ平面図である。FIG. 2 is a plan view of a gate array for describing an embodiment of the present invention.

【図３】本発明の半導体装置の製造におけるテスト回路
図である。FIG. 3 is a test circuit diagram in manufacturing the semiconductor device of the present invention.

【図４】本発明の上記テスト回路のパターンレイアウト
図である。FIG. 4 is a pattern layout diagram of the test circuit of the present invention.

【図５】本発明の半導体装置の製造における別のテスト
回路図である。FIG. 5 is another test circuit diagram in the manufacture of the semiconductor device of the present invention.

【図６】本発明の上記別のテスト回路のパターンレイア
ウト図である。FIG. 6 is a pattern layout diagram of another test circuit of the present invention.

【図７】本発明の半導体装置の製造工程順の平面図であ
る。FIG. 7 is a plan view of the semiconductor device of the present invention in the order of manufacturing steps.

【図８】本発明で形成したゲートアレイの等価回路図と
その断面図である。FIG. 8 is an equivalent circuit diagram of a gate array formed by the present invention and a sectional view thereof.

【図９】従来の技術を説明するためのゲートアレイの製
造工程フロー図である。FIG. 9 is a flowchart of a gate array manufacturing process for explaining a conventional technique.

【符号の説明】[Explanation of symbols]

１ 半導体チップ ２ 基本ゲート ３ 回路ブロック ４ ＰＭＯＳ活性領域 ５ ＮＭＯＳ活性領域 ６，１７ ゲート電極 １１ インバータチェーン １２ パルスジェネレータ １３ オシロスコープ １４，１４ａ，３２，３７ 電源配線 １５，１５ａ，３４，３８ 接地配線 １６，１９ ソース領域 １８，２０ ドレイン領域 ２１ 初段入力配線 ２１’ 最終段出力配線 ２１ａ，２２ａ，３３，３９ ゲート配線 ２２ 出力ゲート配線 ２２ｂ 拡散層配線 ２３ 第１の入力配線 ２４ 第２の入力配線 ２５，２６，２７，２８ 接続配線 ３１ ＣＭＯＳトランジスタ ３５，４０ 第１の出力配線 ３６，４１ 第２の出力配線 ４２，Ｐ１，Ｐ２，Ｐ３，Ｐｍ ＰチャネルＭＯＳト
ランジスタ ４３，Ｎ１，Ｎ２，Ｎ３，Ｎｍ ＮチャネルＭＯＳト
ランジスタ ５１ 配線パッド部 ５２ 出力パッド部 ５３ 出力ゲート部 ５４ 電源配線部 ６１ シリコン基板 ６２ Ｎウエル ６３ 素子分離絶縁膜 ６４ 第１の層間絶縁膜 ６５ コンタクト孔 ６６ 第２の層間絶縁膜 ６７ スルーホール Ｉ１ 第１の入力 Ｉ２ 第２の入力 Ｏ 出力 ｎ１ ノードDESCRIPTION OF SYMBOLS 1 Semiconductor chip 2 Basic gate 3 Circuit block 4 PMOS active area 5 NMOS active area 6,17 Gate electrode 11 Inverter chain 12 Pulse generator 13 Oscilloscope 14,14a, 32,37 Power supply wiring 15,15a, 34,38 Ground wiring 16, DESCRIPTION OF SYMBOLS 19 Source region 18, 20 Drain region 21 First stage input wiring 21 'Final stage output wiring 21a, 22a, 33, 39 Gate wiring 22 Output gate wiring 22b Diffusion layer wiring 23 First input wiring 24 Second input wiring 25, 26 , 27, 28 Connection wiring 31 CMOS transistor 35, 40 First output wiring 36, 41 Second output wiring 42, P1, P2, P3, Pm P-channel MOS transistor 43, N1, N2, N3, Nm N-channel MOS Transistor 51 Wiring pad 52 output pad section 53 output gate section 54 power supply wiring section 61 silicon substrate 62 N well 63 element isolation insulating film 64 first interlayer insulating film 65 contact hole 66 second interlayer insulating film 67 through hole I1 first input I2 first 2 inputs O output n1 node

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】マスタースライス方法によって作製される
半導体装置の製造方法であって、半導体基板上に複数の
半導体素子を形成するマスタウェーハの作製工程と、前
記半導体素子を用いてテスト回路を形成するため前記半
導体素子を所定領域ごとにすべて結線するテスト回路用
配線を形成する工程と、前記テスト回路を用いて前記マ
スタウェーハの特性を計測する工程と、前記計測後前記
テスト回路用配線の一部を除去し、残されたテスト回路
用配線を被覆する層間絶縁膜を形成する工程と、前記残
されたテスト回路用配線に接続し論理回路を形成するた
めの論理配線を前記層間絶縁膜上に形成する工程とを備
えることを特徴とする半導体装置の製造方法。1. A method for manufacturing a semiconductor device manufactured by a master slice method, comprising the steps of: manufacturing a master wafer for forming a plurality of semiconductor elements on a semiconductor substrate; and forming a test circuit using the semiconductor elements. Forming a test circuit wiring for connecting all the semiconductor elements for each predetermined area; measuring the characteristics of the master wafer using the test circuit; and a part of the test circuit wiring after the measurement. And the remaining test circuit
Wherein forming an interlayer insulating film covering the use wire, that the logical interconnection to form a logic circuit connected to the remaining test circuit wiring and a step of forming on the interlayer insulating film Manufacturing method of a semiconductor device. 【請求項２】前記テスト回路の特性を計測した後、前記
マスタウェーハを前記特性ごとに分類し、前記分類した
マスタウェーハごとに、互いに異なる半導体装置を製造
することを特徴とする請求項１記載の半導体装置の製造
方法。2. The semiconductor device according to claim 1, wherein after measuring the characteristics of the test circuit, the master wafer is classified for each of the characteristics, and different semiconductor devices are manufactured for each of the classified master wafers. Of manufacturing a semiconductor device. 【請求項３】前記半導体装置がゲートアレイＬＳＩであ
ることを特徴する請求項１記載の半導体装置の製造方
法。3. The method according to claim 1, wherein said semiconductor device is a gate array LSI. 【請求項４】前記テスト回路がＣＭＯＳトランジスタで
構成されるインバータチェーンであることを特徴とする
請求項１記載の半導体装置の製造方法。4. The method according to claim 1, wherein said test circuit is an inverter chain composed of CMOS transistors. 【請求項５】前記テスト回路が複数のＣＭＯＳトランジ
スタの並列接続されたもので構成されていることを特徴
とする請求項１記載の半導体装置の製造方法。5. The method according to claim 1, wherein said test circuit comprises a plurality of CMOS transistors connected in parallel.