JP2003179587A - Data input equipment - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To increase the number of times of sampling without increasing a frequency of a sampling clock which is used for detecting a start bit in a data string, in data input equipment for performing serial communication. <P>SOLUTION: In first and second detecting parts 31, 32, a start bit is detected by change of output of output terminals Q of JK flip-flops 31e, 32e from '1' to '0' when change is generated from a stop bit to the start bit. In the first detecting part 31, the start bit is detected being synchronous with the rise of a sampling clock SCLK the nearest to the leading phase of the start bit. In the second detecting part 32, the start bit is detected being synchronous with the fall of the sampling clock SCLK the nearest to the leading phase. Since the number of times of sampling becomes double, error of baud rate can be restricted within an allowable range when magnification of sampling frequency to the baud rate (e.g. 12 MHz) is low. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、ＳＩＯ規格のデー
タ入力装置に係り、より詳しくは、高いボーレートで送
信されてくるデータ例のスタートビットをサンプリング
周波数を高めずに検出するデータ入力装置に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an SIO standard data input device, and more particularly to a data input device for detecting a start bit of a data example transmitted at a high baud rate without increasing a sampling frequency. Is.

【０００２】[0002]

【従来の技術】コンピュータ装置やコンピュータ機能を
有する機器は、他の機器との間でデータ転送を行うため
に、Ｉ／Ｏ（入出力）装置を備えている。非同期でシリ
アル通信を行うＩ／Ｏ装置（ＳＩＯ(Serial Input Outp
ut) ）を用いたデータ通信においては、次のようなデー
タ列が送受される。2. Description of the Related Art A computer device or a device having a computer function is equipped with an I / O (input / output) device in order to transfer data with another device. An I / O device (SIO (Serial Input Output) that performs asynchronous serial communication
In data communication using ut)), the following data strings are transmitted and received.

【０００３】ＳＩＯで送受信されるデータ列において
は、例えば、図３に示すように、第１ビットに“０”
（ローレベル）のスタートビットＳＴＲが配され、第２
ないし第１０ビットにデータＤ０〜ＤＰが配され、第１
１および第１２ビットに“１”（ハイレベル）のストッ
プビットＳＴＰが配されている。なお、最上位のデータ
ＤＰはパリティビットである。上記のデータ列は、１キ
ャラクタを構成しており、これらが連続することによっ
てデータ信号が形成されている。In a data string transmitted and received by SIO, for example, as shown in FIG. 3, the first bit is "0".
The (low level) start bit STR is arranged, and the second
Data D0 to DP are allocated to the 10th to 10th bits,
A stop bit STP of "1" (high level) is arranged in the 1st and 12th bits. The highest data DP is a parity bit. The above data string constitutes one character, and a data signal is formed by the continuation of these characters.

【０００４】このようなデータ列の受信時には、１キャ
ラクタの始まりを特定するために、スタートビットを検
出する必要がある。このためには、ストップビットとス
タートビットとの状態の変化を区別できるように、スト
ップビットの後に次のキャラクタのスタートビットが続
くように配されている。When receiving such a data string, it is necessary to detect the start bit in order to identify the start of one character. For this purpose, the stop bit is arranged so that the start bit of the next character follows after the stop bit so that the change in state between the stop bit and the start bit can be distinguished.

【０００５】以下に、上記のようなスタートビットの検
出機能を有する従来のＳＩＯの主要部として、ＵＡＲＴ
(Universal Asynchronous Receiver and Transmitter)
の受信回路について説明する。Below, as a main part of a conventional SIO having a start bit detecting function as described above, a UART is used.
(Universal Asynchronous Receiver and Transmitter)
The receiving circuit will be described.

【０００６】なお、後述のボーレートは、従来、モデム
を用いた通信での変調速度を意味しているが、現在、シ
リアル通信でのデータの伝送レートを意味するものとし
て一般的に用いられている。そこで、ここでも、ボーレ
ートを同様の意味を示すものとして用いる。The baud rate described below conventionally means a modulation rate in communication using a modem, but is currently generally used as a data transmission rate in serial communication. . Therefore, here also, the baud rate is used to indicate the same meaning.

【０００７】図５に示すように、受信回路において、上
記のデータ信号であるシリアルの受信データＴＤＡＴＡ
ＩＮは、シフトレジスタ１１でパラレルの入力データＴ
ＤＡＴＡに変換されて、データセレクタ１２およびＤフ
リップフロップ１３を経て図示しないＣＰＵに入力され
る。また、負論理の上記の受信データＴＤＡＴＡＩＮ
は、インバータ１４で反転されて、Ｄフリップフロップ
１５に入力される。Ｄフリップフロップ１５、Ｄフリッ
プフロップ１６、ＮＯＲゲート１７、ＡＮＤゲート１８
およびＪＫフリップフロップ１９からなるスタートビッ
ト検出部では、シリアルの受信データＴＤＡＴＡＩＮの
スタートビットが検出される。スタートビットが検出さ
れたときは、ＪＫフリップフロップ１９の出力端子Ｑが
“０”になる。As shown in FIG. 5, in the reception circuit, the serial reception data TDATA which is the above-mentioned data signal.
IN is the parallel input data T in the shift register 11.
After being converted into DATA, it is input to a CPU (not shown) via the data selector 12 and the D flip-flop 13. In addition, the reception data TDATAIN of the negative logic
Is inverted by the inverter 14 and input to the D flip-flop 15. D flip-flop 15, D flip-flop 16, NOR gate 17, AND gate 18
The start bit detecting section including the JK flip-flop 19 detects the start bit of the serial reception data TDATAIN. When the start bit is detected, the output terminal Q of the JK flip-flop 19 becomes "0".

【０００８】また、上記のスタートビット検出部におけ
る各フリップフロップ１５・１６・１９には、リセット
信号ＲＥＳＥＴ^*（負論理）およびボーレート発生器２
０で得られたサンプリングクロックＳＣＬＫが供給され
ている。このサンプリングクロックＳＣＬＫは、ＳＩＯ
専用発振器（図中、ＯＳＣ）２１で発生したクロック
が、ボーレート発生器２０で分周されることで得られた
４８ＭＨｚ（１２ＭＨｚ（ボーレート）×４）のクロッ
クであり、１キャラクタの１ビット長をサンプリングク
ロックＳＣＬＫの４クロック分と規定している。Further, the reset signal RESET ^* (negative logic) and the baud rate generator 2 are provided to the flip-flops 15, 16 and 19 in the start bit detecting section.
The sampling clock SCLK obtained at 0 is supplied. This sampling clock SCLK is SIO
The clock generated by the dedicated oscillator (OSC in the figure) 21 is a clock of 48 MHz (12 MHz (baud rate) x 4) obtained by dividing the frequency by the baud rate generator 20. It is defined as 4 clocks of the sampling clock SCLK.

【０００９】ＪＫフリップフロップ１９の出力は、カウ
ンタ２２（２ビットバイナリカウンタ）のロード端子Ｌ
Ｄ^*に与えられることによって、カウンタ２２がロード
される。ロードによってプリセットされるデータは、
“０”レベルに固定されている（データ入力端子Ａ・
Ｂ）。カウンタ２２は、上記のサンプリングクロックＳ
ＣＬＫをカウントして、出力端子ＱＡ・ＱＢからカウン
トデータを出力していく。出力端子ＱＡからは下位ビッ
トのデータが出力され、出力端子ＱＢからは上位ビット
のデータが出力される。また、出力端子ＱＡは、非接続
状態（図中、ＮＣ）にある。The output of the JK flip-flop 19 is the load terminal L of the counter 22 (2-bit binary counter).
The counter 22 is loaded by being applied to D ^* . The data preset by loading is
It is fixed at "0" level (data input terminal A
B). The counter 22 uses the sampling clock S
CLK is counted and count data is output from the output terminals QA and QB. The lower bit data is output from the output terminal QA, and the upper bit data is output from the output terminal QB. Further, the output terminal QA is in a non-connection state (NC in the figure).

【００１０】出力端子ＱＢからのパルスは、“０”，
“０”，“１”，“１”のように、２ビットずつ同じ値
をサンプリングクロックＳＣＬＫの４クロックの周期で
繰り返し、上記のＮＯＲゲート１７およびＡＮＤゲート
１８に入力される。The pulse from the output terminal QB is "0",
Like "0", "1", and "1", the same value is repeated every 2 bits in a cycle of 4 clocks of the sampling clock SCLK and input to the NOR gate 17 and the AND gate 18.

【００１１】また、全加算器２３では、ストップビット
が２つであるか否かを示すストップビットデータＴｗｏ
ＳＴＰと、パリティビットを含むか否かを示すパリティ
ビットデータＰＡＲＩＴＹと、データビットが８ビット
であるか否かを示す８ビットデータＢｉｔ８によって、
１キャラクタのビット長が決定される。ここで、ストッ
プビットが２つである場合、ストップビットデータＴｗ
ｏＳＴＰが“１”となり、パリティビットを含む場合、
パリティビットデータＰＡＲＩＴＹが“１”となり、デ
ータビットが８ビットである場合、８ビットデータＢｉ
ｔ８が“１”となる。したがって、図３に示す１キャラ
クタ（１２ビット長）の場合、全加算器２３では、これ
らの総和である“３”（２ビット値で“１１”）が演算
され、その結果として、キャリーアウト端子ＣＯＵＴか
ら“１”が出力され、出力端子ＳＵＭから“１”が出力
される。In addition, in the full adder 23, stop bit data Two which indicates whether or not there are two stop bits.
By STP, parity bit data PARITY indicating whether or not a parity bit is included, and 8-bit data Bit8 indicating whether or not a data bit is 8 bits,
The bit length of one character is determined. If there are two stop bits, the stop bit data Tw
When oSTP is “1” and the parity bit is included,
If the parity bit data PARITY is "1" and the data bit is 8 bits, the 8-bit data Bi
t8 becomes “1”. Therefore, in the case of one character (12-bit length) shown in FIG. 3, the full adder 23 calculates the sum "3" (2-bit value "11"), and as a result, the carry-out terminal. "1" is output from COUT and "1" is output from the output terminal SUM.

【００１２】一致検出コンパレータ２４には、全加算器
２３側の３つの値（１，１，１）が入力されている（最
上位ビットは“１”に固定）。したがって、一致検出コ
ンパレータ２４では、カウンタ２５の出力端子ＱＡ・Ｑ
Ｂ・ＱＤからの出力信号が（１，１，１）になったと
き、すなわちカウンタ２２の出力端子ＱＢからのパルス
の１１クロックがカウントされて、ストップビットに相
当する第１１ビットが検出されたとき、両入力値が一致
して、一致検出端子より“０”を出力する。Three values (1, 1, 1) on the side of the full adder 23 are input to the coincidence detection comparator 24 (the most significant bit is fixed to "1"). Therefore, in the coincidence detection comparator 24, the output terminals QA and Q of the counter 25 are
When the output signal from B · QD becomes (1, 1, 1), that is, 11 clocks of the pulse from the output terminal QB of the counter 22 are counted, and the 11th bit corresponding to the stop bit is detected. At this time, both input values match, and "0" is output from the match detection terminal.

【００１３】上記のスタートビット検出部において、各
キャラクタの最終のストップビットは、インバータ１４
で反転されて“０”となってＤフリップフロップ１５に
入力され、保持された後、さらにＤフリップフロップ１
６で保持される。また、Ｄフリップフロップ１５の反転
出力端子からの反転データ（“１”）が、ＮＯＲゲート
１７に入力される。Ｄフリップフロップ１５で保持され
た反転のストップビットは、Ｄフリップフロップ１６で
も同様に保持されて１クロック遅延して出力される。こ
のとき、Ｄフリップフロップ１５・１６は、サンプリン
グクロックＳＣＬＫの立ち上がりに同期して出力の状態
を変化させる。In the above start bit detector, the final stop bit of each character is the inverter 14
Is inverted to become “0”, is input to the D flip-flop 15, is held, and then is further input to the D flip-flop 1.
Holds at 6. Further, the inverted data (“1”) from the inverted output terminal of the D flip-flop 15 is input to the NOR gate 17. The inverted stop bit held in the D flip-flop 15 is also held in the D flip-flop 16 in the same manner and is delayed by one clock before being output. At this time, the D flip-flops 15 and 16 change the output state in synchronization with the rising edge of the sampling clock SCLK.

【００１４】Ｄフリップフロップ１６からＮＯＲゲート
１７には、Ｄフリップフロップ１５の反転出力端子から
の反転データ（“１”）と同じタイミングで“０”とな
るＤフリップフロップ１６からの出力信号が入力され
る。また、このとき、カウンタ２２は、スタートビット
の検出からサンプリングクロックＳＣＬＫをカウントし
続けることで、出力端子ＱＢから前述のパルスを出力し
ており、このパルスもＮＯＲゲート１７に入力される。
したがって、ＪＫフリップフロップ１９の入力端子Ｊに
は、ＮＯＲゲート１７から“０”の信号が入力される。From the D flip-flop 16 to the NOR gate 17, the output signal from the D flip-flop 16 which becomes "0" at the same timing as the inverted data ("1") from the inverted output terminal of the D flip-flop 15 is input. To be done. At this time, the counter 22 continues to count the sampling clock SCLK from the detection of the start bit to output the above-mentioned pulse from the output terminal QB, and this pulse is also input to the NOR gate 17.
Therefore, the signal “0” is input from the NOR gate 17 to the input terminal J of the JK flip-flop 19.

【００１５】一方、このとき、ＡＮＤゲート１８には、
一致検出コンパレータ２４からの“１”の一致検出信号
と、セット状態にあるＪＫフリップフロップ１９からの
“１”の信号とが入力される。また、ＡＮＤゲート１８
には、カウンタ２２からの“０”と“１”の信号が交互
に入力される。したがって、ＡＮＤゲート１８は、全て
の入力が“１”となったときに、ＪＫフリップフロップ
１９の入力端子Ｋに“１”の信号を与える。On the other hand, at this time, the AND gate 18
The "1" match detection signal from the match detection comparator 24 and the "1" signal from the JK flip-flop 19 in the set state are input. Also, the AND gate 18
A signal of "0" and a signal of "1" from the counter 22 are alternately input to the. Therefore, the AND gate 18 gives a signal of "1" to the input terminal K of the JK flip-flop 19 when all the inputs become "1".

【００１６】これにより、ＪＫフリップフロップ２２
は、リセットされて、出力端子Ｑから“０”の信号を出
力する。As a result, the JK flip-flop 22
Is reset and outputs a signal of "0" from the output terminal Q.

【００１７】１キャラクタの入力が終了して、次のキャ
ラクタのスタートビットがスタートビット検出部に入力
されると、そのスタートビットは、インバータ１４で反
転されて“１”となってＤフリップフロップ１５・１６
で順次保持される。すると、Ｄフリップフロップ１６か
らの保持出力（“１”）と、Ｄフリップフロップ１５の
反転出力端子からの反転データ（“０”）とが、ＮＯＲ
ゲート１７に入力される。このとき、Ｄフリップフロッ
プ１６からＮＯＲゲート１７には、Ｄフリップフロップ
１５の反転出力端子からの反転データ（“０”）と、同
じタイミングで“１”となるＤフリップフロップ１６か
らの出力信号が入力される。また、カウンタ２２からの
前述のパルスもＮＯＲゲート１７に入力される。When the input of one character is completed and the start bit of the next character is input to the start bit detecting portion, the start bit is inverted by the inverter 14 to become "1" and becomes the D flip-flop 15.・ 16
Are held in sequence. Then, the held output (“1”) from the D flip-flop 16 and the inverted data (“0”) from the inverted output terminal of the D flip-flop 15 are NOR
It is input to the gate 17. At this time, the inverted data (“0”) from the inverted output terminal of the D flip-flop 15 and the output signal from the D flip-flop 16 which becomes “1” at the same timing are output from the D flip-flop 16 to the NOR gate 17. Is entered. The above-mentioned pulse from the counter 22 is also input to the NOR gate 17.

【００１８】図６に示すように、スタートビットの先頭
位相Ｈの直後のクロックの立ち上がりのタイミングで
は、Ｄフリップフロップ１５の反転出力端子からの反転
データが“０”である。また、Ｄフリップフロップ１６
は、Ｄフリップフロップ１５の出力端子Ｑからの出力信
号より１クロック遅延して出力端子Ｑから“１”となる
信号を出力するが、それまでは“０”を出力する。した
がって、Ｄフリップフロップ１５の反転出力端子および
Ｄフリップフロップ１６の出力端子Ｑからの信号がとも
に“０”となる期間に、カウンタ２２からの出力が
“０”となれば、ＮＯＲゲート１７からＪＫフリップフ
ロップ１９の入力端子Ｊに、“１”の信号が入力され
る。As shown in FIG. 6, at the rising timing of the clock immediately after the start phase H of the start bit, the inverted data from the inverted output terminal of the D flip-flop 15 is "0". Also, the D flip-flop 16
Outputs a signal that becomes "1" from the output terminal Q with a delay of one clock from the output signal from the output terminal Q of the D flip-flop 15, but outputs "0" until then. Therefore, if the output from the counter 22 becomes "0" during the period in which the signals from the inverting output terminal of the D flip-flop 15 and the output terminal Q of the D flip-flop 16 both become "0", the NOR gate 17 causes the JK The signal “1” is input to the input terminal J of the flip-flop 19.

【００１９】一方、このとき、ＡＮＤゲート１８には、
一致検出コンパレータ２４からの“０”の信号と、カウ
ンタ２２からのパルスと、リセットされた状態のＪＫフ
リップフロップ１９からの“０”の信号とが入力され
る。このため、上記と同じタイミングにおいて、ＡＮＤ
ゲート１８は、 “０”の信号を出力してＪＫフリップ
フロップ１９の入力端子Ｋに与える。On the other hand, at this time, the AND gate 18 has
The "0" signal from the coincidence detection comparator 24, the pulse from the counter 22, and the "0" signal from the reset JK flip-flop 19 are input. Therefore, at the same timing as above, AND
The gate 18 outputs a signal of "0" and supplies it to the input terminal K of the JK flip-flop 19.

【００２０】これにより、ＪＫフリップフロップ１９
は、セットされて、出力端子Ｑから“１”の信号を出力
する。このように、スタートビット検出部では、ＪＫフ
リップフロップ１９が１キャラクタの通過毎にリセット
されることによってスタートビットを検出している。ま
た、ＪＫフリップフロップ１９は、スタートビットの検
出時にセットされると、ストップビットの通過によって
リセットされるまで、セット状態を維持する。As a result, the JK flip-flop 19
Is set and outputs a signal of "1" from the output terminal Q. In this way, the start bit detecting section detects the start bit by resetting the JK flip-flop 19 every time one character passes. When the JK flip-flop 19 is set when the start bit is detected, the JK flip-flop 19 maintains the set state until it is reset by passing the stop bit.

【００２１】サンプリングクロックＳＣＬＫの４クロッ
ク当たりに１ビットのレートで転送されてくるデータＴ
ＤＡＴＡＩＮは、カウンタ２２からのパルスの立ち上が
りに同期して１ビットずつシフトレジスタ１１において
シフトしていく。第９ビットに相当するクロックがカウ
ントされたとき、ＮＯＲゲート２６の入力値が全て
“１”となるので、“１”の信号がＮＯＲゲート２６か
ら出力される。このとき、最終データビット（図３のＤ
７）がシフトレジスタ１１に取り込まれている。Data T transferred at a rate of 1 bit per 4 clocks of the sampling clock SCLK
DATAIN is shifted in the shift register 11 bit by bit in synchronization with the rising edge of the pulse from the counter 22. When the clock corresponding to the 9th bit is counted, all the input values of the NOR gate 26 become "1", so that the signal "1" is output from the NOR gate 26. At this time, the final data bit (D in FIG. 3)
7) is stored in the shift register 11.

【００２２】この状態で、データセレクタ１２は、シフ
トレジスタ１１からの８ビットのパラレルデータをＤフ
リップフロップ１３に出力する。一方、データセレクタ
１３は、ＮＯＲゲート２６からの信号が“０”のとき、
Ｄフリップフロップ１３に保持されたパラレルデータを
Ｄフリップフロップ１３に戻す。このようにして、入力
されたシリアルのデータＴＤＡＴＡＩＮから１キャラク
タにおけるデータビットのみがパラレルに変換され、デ
ータビットの全てがシフトレジスタ１１に取り込まれる
までは、Ｄフリップフロップ１３に保持されたパラレル
データが出力される。In this state, the data selector 12 outputs the 8-bit parallel data from the shift register 11 to the D flip-flop 13. On the other hand, when the signal from the NOR gate 26 is “0”, the data selector 13
The parallel data held in the D flip-flop 13 is returned to the D flip-flop 13. In this way, from the input serial data TDATAIN, only the data bits in one character are converted into parallel, and the parallel data held in the D flip-flop 13 is stored until all the data bits are taken into the shift register 11. Is output.

【００２３】また、カウンタ２２は、前述のように、サ
ンプリングクロックＳＣＬＫをカウントして、４クロッ
ク分を１周期とするパルスを出力する。したがって、こ
のパルスの１周期の前半（２クロック分）は“０”であ
り、後半（２クロック分）は“１”である。そして、カ
ウンタ２５が上記のパルスをカウントすることによっ
て、２クロック後に第１ビットのカウントが始まり、そ
れ以降は４クロック毎にカウント値が更新されていく。
これにより、ＮＯＲゲート２６からの“１”の信号は、
各データビットのほぼ中間位置（３クロック目）で
“０”から変化する。したがって、各データビットは、
図６に示すように、それぞれほぼ中間位置となるデータ
取込タイミングＴｄでシフトレジスタ２ａに取り込まれ
ていく。As described above, the counter 22 counts the sampling clock SCLK and outputs a pulse having a period of 4 clocks. Therefore, the first half (2 clocks) of one cycle of this pulse is "0", and the second half (2 clocks) is "1". Then, the counter 25 counts the above-mentioned pulses, so that the counting of the first bit starts after 2 clocks, and thereafter, the count value is updated every 4 clocks.
As a result, the "1" signal from the NOR gate 26 becomes
It changes from "0" at almost the middle position (3rd clock) of each data bit. Therefore, each data bit is
As shown in FIG. 6, the data is taken into the shift register 2a at the data taking-in timing Td, which is almost at the intermediate position.

【００２４】ところで、サンプリングクロックＳＣＬＫ
が、ボーレート（１２ＭＨｚ）の１６倍に設定されてい
る場合、図７に示すように、１キャラクタの１ビット長
をサンプリングクロックＳＣＬＫの１６クロック分と規
定している。この場合は、スタートビットの検出タイミ
ングＴｓから８クロックの位置を起点として、１６クロ
ック毎をデータ取込タイミングＴｄに設定している。By the way, the sampling clock SCLK
However, when 16 times the baud rate (12 MHz) is set, one bit length of one character is defined as 16 sampling clocks SCLK, as shown in FIG. In this case, the data acquisition timing Td is set every 16 clocks starting from the position of 8 clocks from the start bit detection timing Ts.

【００２５】[0025]

【発明が解決しようとする課題】ＳＩＯのボーレートが
高速（例えば、６ＭＨｚ以上）になると、受信時にスタ
ートビットを検出するためのサンプリングクロックの周
波数（通常、図７に示すようにボーレートの１６倍）も
それに比例して高速（例えば、ボーレート６ＭＨｚの場
合は９６ＭＨｚ）にする必要がある。しかしながら、Ｓ
ＩＯをＡＳＩＣのようにゲートアレイやセルベースで構
成する場合、回路内でこのような高周波数のクロックを
供給すると、ＡＳＩＣの回路周波数の上限値である６０
ＭＨｚを超えるため、回路動作を保証することができな
いという不都合がある。このため、ボーレートを３ＭＨ
ｚ程度に設定して、サンプリング周波数をその１６倍の
４８ＭＨｚ程度に抑えることが必要になる。When the baud rate of SIO becomes high speed (for example, 6 MHz or more), the frequency of the sampling clock for detecting the start bit during reception (usually 16 times the baud rate as shown in FIG. 7). In proportion to that, it is necessary to increase the speed (for example, 96 MHz when the baud rate is 6 MHz). However, S
When the IO is composed of a gate array or a cell base like an ASIC, if such a high frequency clock is supplied in the circuit, the upper limit value of the circuit frequency of the ASIC is 60.
Since it exceeds MHz, there is an inconvenience that the circuit operation cannot be guaranteed. Therefore, the baud rate is 3 MH
It is necessary to set the sampling frequency to about z and suppress the sampling frequency to about 16 times that of 48 MHz.

【００２６】ところで、ＳＩＯのボーレートは、通常、
ＳＩＯが組み込まれているシステムのクロック等の要因
によって、必ずしも正規のボーレートであるとは限らな
い。送信側または受信側のいずれか一方のボーレートが
正規のボーレートであれば、他方のボーレートが±３％
以下の誤差を含んでいても、問題なく通信することが可
能である。逆に、他方のボーレートの誤差が±３％を超
えると、正しく通信することができなくなる。By the way, the baud rate of SIO is usually
The baud rate is not always the normal baud rate due to factors such as the clock of the system in which the SIO is incorporated. If the baud rate of either the transmitting side or the receiving side is the normal baud rate, the other baud rate is ± 3%.
Even if the following error is included, it is possible to communicate without problems. On the contrary, if the error of the other baud rate exceeds ± 3%, correct communication cannot be performed.

【００２７】シリアル通信では、受信側において、正規
のボーレートの例えば１６倍の周波数を有するサンプリ
ングクロックでデータをサンプリングするとき、前述の
ようにデータのほぼ中央でサンプリングするため、サン
プリングのタイミングが、サンプリングクロックの８ク
ロック目の位置に設定されている。しかしながら、実際
のサンプリングにおいては、ボーレートの誤差によるサ
ンプリング誤差が生じており、データを１ビットサンプ
リングする毎にサンプリング誤差が累積していく。ま
た、通信時に配線から受ける波形歪による誤差も生じる
ことがあり、その誤差が加われば、さらに大きな誤差が
累積していくことになる。In serial communication, when data is sampled at the receiving side with a sampling clock having a frequency of, for example, 16 times the normal baud rate, it is sampled at approximately the center of the data as described above. It is set at the position of the eighth clock of the clock. However, in the actual sampling, a sampling error occurs due to the error of the baud rate, and the sampling error is accumulated every time the data is sampled by 1 bit. Further, an error may occur due to the waveform distortion received from the wiring during communication, and if the error is added, a larger error will be accumulated.

【００２８】例えば、送信側でのボーレートの誤差が３
％である場合、１２ビット長の１キャラクタでは、各ビ
ットに累積する誤差が３６％になる。これに、受信側の
サンプリング誤差が加われば、累積誤差が約４５％にな
り、さらに、波形歪が加われば、累積誤差が５０％に近
くなる。そして、その累積誤差が、サンプリング位置
（ビットの中央）から５０％を超えると、データを正し
くサンプリングすることができなくなり、フレーミング
エラーやパリティエラーなどの通信エラーが発生する。For example, the error of the baud rate on the transmitting side is 3
%, The error accumulated in each bit is 36% for one character having a 12-bit length. If the sampling error on the receiving side is added to this, the cumulative error becomes about 45%, and if the waveform distortion is added, the cumulative error becomes close to 50%. When the cumulative error exceeds 50% from the sampling position (the center of the bit), data cannot be sampled correctly, and communication errors such as framing error and parity error occur.

【００２９】一部のアプリケーションプログラムには、
データの通信に６ＭＨｚや１２ＭＨｚのボーレート周波
数を必要とするものがある。このようなアプリケーショ
ンプログラムで用いる通信には、ボーレートの１６倍の
サンプリング周波数ではなく、ボーレートの４倍のサン
プリング周波数が要求されることがある。このように、
ボーレートの倍率の低いサンプリング周波数を用いる場
合、１６倍のように倍率の高いサンプリング周波数を用
いる場合よりも、通信の相手側とのボーレートの誤差の
許容範囲が狭い。Some application programs include
Some require baud rate frequencies of 6 MHz and 12 MHz for data communication. Communication used in such an application program may require a sampling frequency of four times the baud rate instead of the sampling frequency of 16 times the baud rate. in this way,
When using a sampling frequency with a low baud rate scaling factor, the allowable range of the baud rate error with the other party of communication is narrower than when using a sampling frequency with a high scaling factor of 16 times.

【００３０】したがって、上記のようなアプリケーショ
ンプログラムを用いてデータ通信を行う場合、前述のよ
うにサンプリング周波数を４８ＭＨｚ程度に設定して
も、上記のボーレートの誤差が許容範囲を超える虞があ
る。Therefore, when data communication is performed using the application program as described above, the baud rate error may exceed the allowable range even if the sampling frequency is set to about 48 MHz as described above.

【００３１】本発明は、上記の事情に鑑みてなされたも
のであって、スタートビットの検出に用いるサンプリン
グクロックの周波数を高めることなく、サンプリング回
数を増加させることを目的としている。The present invention has been made in view of the above circumstances, and an object thereof is to increase the number of times of sampling without increasing the frequency of the sampling clock used for detecting the start bit.

【００３２】[0032]

【課題を解決するための手段】本発明のデータ入力装置
は、受信したデータ列のスタートビットをサンプリング
クロックのタイミングでスタートビット検出手段によっ
て検出し、サンプリングクロックのタイミングでデータ
列のデータビットを取り込む位相をスタートビットの検
出位相に基づいて決定するデータ入力装置において、上
記の課題を解決するために、上記スタートビット検出手
段が、スタートビットの先頭位相に続く最も近いサンプ
リングクロックの立ち上がり位相または立ち下がり位相
でスタートビットを検出することを特徴とするデータ入
力装置。In the data input device of the present invention, the start bit of the received data string is detected by the start bit detecting means at the timing of the sampling clock, and the data bit of the data string is fetched at the timing of the sampling clock. In a data input device for determining a phase based on a detected phase of a start bit, in order to solve the above-mentioned problems, the start bit detection means is configured to detect a rising phase or a falling phase of a sampling clock closest to a leading phase of the start bit. A data input device characterized by detecting a start bit in phase.

【００３３】上記の構成では、データ列が入力される
と、データ列におけるスタートビットは、その先頭位相
に続く最も近いサンプリングクロックの立ち上がり位相
または立ち下がり位相のいずれかで検出される。具体的
には、そのときのサンプリングクロックの立ち上がりま
たは立ち下がりのエッジでスタートビットの状態をとら
えることによって、スタートビットが検出される。スタ
ートビットの検出以降は、その検出位相を基準としてデ
ータ列の各ビットを取り込むタイミングが決定され、各
ビットの取り込みは、スタートビットを検出したサンプ
リングクロックの立ち上がり位相または立ち下がり位相
で行われる。In the above configuration, when the data string is input, the start bit in the data string is detected at either the rising phase or the falling phase of the nearest sampling clock following the leading phase. Specifically, the start bit is detected by capturing the state of the start bit at the rising or falling edge of the sampling clock at that time. After the start bit is detected, the timing of loading each bit of the data string is determined based on the detected phase, and each bit is loaded at the rising phase or the falling phase of the sampling clock that detected the start bit.

【００３４】このように、サンプリングクロックの立ち
上がり位相または立ち下がり位相でスタートビットを検
出することによって、スタートビットのサンプリング回
数をサンプリングクロックの周波数を高めることなく増
加させることができる。As described above, by detecting the start bit at the rising phase or the falling phase of the sampling clock, the number of times of sampling the start bit can be increased without increasing the frequency of the sampling clock.

【００３５】上記のデータ入力装置において、上記スタ
ートビット検出手段は、スタートビットをサンプリング
クロックの立ち上がり位相と立ち下がり位相とでそれぞ
れ検出する２つの検出部を有し、一方の検出部がスター
トビットを検出すると、他方の検出部によるスタートビ
ットの検出を阻止することが好ましい。In the above data input device, the start bit detecting means has two detecting sections for detecting the start bit at the rising phase and the falling phase of the sampling clock, and one detecting section detects the start bit. If detected, it is preferable to prevent the detection of the start bit by the other detector.

【００３６】このような構成では、サンプリングクロッ
クの立ち上がり位相と立ち下がり位相とで異なる検出部
がスタートビットを検出する。このとき、一方の検出部
がスタートビットを検出すると、他方の検出部がスター
トビットの検出を阻止されるので、一方の検出部がスタ
ートビットを検出したのに、さらに他方の検出部がスタ
ートビットを検出することを防止する。In such a configuration, the detection section that detects the rising phase and the falling phase of the sampling clock detects the start bit. At this time, when one of the detection units detects the start bit, the other detection unit is prevented from detecting the start bit. Therefore, even if the one detection unit detects the start bit, the other detection unit further detects the start bit. To detect.

【００３７】[0037]

【発明の実施の形態】本発明の実施の一形態について図
１ないし図４に基づいて説明すれば、以下の通りであ
る。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of the present invention will be described below with reference to FIGS.

【００３８】本実施の形態に係るデータ入力装置は、Ｕ
ＡＲＴを含んでおり、このＵＡＲＴは、図１に示す受信
回路を含んでいる。The data input device according to this embodiment is U
The UART includes the receiving circuit shown in FIG. 1.

【００３９】本受信回路で受信されるデータ列は、図３
に示す前述の構造になっているので、ここでは、そのデ
ータ列についての説明を省略する。The data string received by this receiving circuit is shown in FIG.
Since it has the above-mentioned structure shown in, the description of the data string is omitted here.

【００４０】図１に示すように、受信回路は、サンプリ
ングクロック発生部１、シリアル／パラレル変換部２、
スタートビット検出部３、キャラクタ終了検出部４およ
びビット位置検出部５を備えている。As shown in FIG. 1, the receiving circuit includes a sampling clock generator 1, a serial / parallel converter 2,
A start bit detector 3, a character end detector 4, and a bit position detector 5 are provided.

【００４１】分周クロック発生部１は、ＳＩＯ専用発振
器（図中、ＯＳＣ）１ａと、ボーレート発生器１ｂとを
有している。The divided clock generator 1 has an SIO dedicated oscillator (OSC in the figure) 1a and a baud rate generator 1b.

【００４２】ＳＩＯ専用発振器１ａは、ＵＡＲＴに専用
に設けられた発振器であり、固有のクロックを発生す
る。ボーレート発生器１ｂは、ボーレートの整数倍の周
波数のクロックを発生するために、上記のクロックを所
定の分周比で分周して、サンプリングクロックＳＣＬＫ
を出力する。例えば、本データ入力装置においては、正
規のボーレートを１２ＭＨｚとすると、その４倍の周波
数４８ＭＨｚのサンプリングクロックＳＣＬＫを用い
る。この場合、１ビットをサンプリングクロックＳＣＬ
Ｋの４クロックで転送する。The SIO dedicated oscillator 1a is an oscillator provided exclusively for the UART and generates a unique clock. The baud rate generator 1b divides the clock into a sampling clock SCLK by dividing the clock with a predetermined division ratio in order to generate a clock having a frequency that is an integral multiple of the baud rate.
Is output. For example, in the present data input device, assuming that the regular baud rate is 12 MHz, the sampling clock SCLK having a frequency of 48 MHz, which is four times that of the regular baud rate, is used. In this case, 1 bit is the sampling clock SCL
Transfer in 4 clocks of K.

【００４３】シリアル／パラレル変換部２は、シフトレ
ジスタ２ａと、データセレクタ２ｂと、Ｄフリップフロ
ップ２ｃとを有している。The serial / parallel converter 2 has a shift register 2a, a data selector 2b, and a D flip-flop 2c.

【００４４】シフトレジスタ２ａは、後述するスタート
ビット検出部３におけるＯＲゲート３５からのパルスを
入力クロックとして用い、この入力クロックに同期し
て、受信データＴＤＡＴＡＩＮを順次シフトさせてい
く。The shift register 2a uses the pulse from the OR gate 35 in the start bit detecting section 3 to be described later as an input clock, and sequentially shifts the reception data TDATAIN in synchronization with this input clock.

【００４５】データセレクタ２ｂは、シフトレジスタ２
ａから出力された各データビットが入力される入力端子
“１”と、Ｄフリップフロップ２ｃの出力端子Ｑと接続
される入力端子“０”と、制御端子Ｓと、出力端子Ｙと
を有している。このデータセレクタ２ｂは、後述するビ
ット位置検出部５のＮＯＲゲート５ｂからの“１”の信
号が制御端子Ｓに入力されると、シフトレジスタ２ａか
らの各データビットを出力端子Ｙから出力する一方、Ｎ
ＯＲゲート５ｂからの“０”の信号が制御端子Ｓに入力
されると、Ｄフリップフロップ２ｃからのデータビット
を出力する。The data selector 2b is the shift register 2
It has an input terminal "1" to which each data bit output from a is input, an input terminal "0" connected to the output terminal Q of the D flip-flop 2c, a control terminal S, and an output terminal Y. ing. The data selector 2b outputs each data bit from the shift register 2a from the output terminal Y when a "1" signal from the NOR gate 5b of the bit position detection unit 5 described later is input to the control terminal S. , N
When the "0" signal from the OR gate 5b is input to the control terminal S, the data bit is output from the D flip-flop 2c.

【００４６】Ｄフリップフロップ２ｃは、シフトレジス
タ２ａと同様、サンプリングクロックＳＣＬＫを入力ク
ロックとして用い、この入力クロックに同期して、デー
タセレクタ２ｂからのデータビットを保持して、図示し
ないＣＰＵに出力する。Like the shift register 2a, the D flip-flop 2c uses the sampling clock SCLK as an input clock, holds the data bit from the data selector 2b in synchronization with this input clock, and outputs it to a CPU (not shown). .

【００４７】スタートビット検出部３は、第１検出部３
１、第２検出部３２、インバータ３３、ＮＯＲゲート３
４およびＯＲゲート３５を備えている。第１検出部３１
は、スタートビットの立ち上がりエッジから最も近いサ
ンプリングクロックＳＣＬＫの立ち上がりエッジに同期
してスタートビットを検出する。第２検出部３２は、ス
タートビットの立ち下がりエッジから最も近いサンプリ
ングクロックＳＣＬＫの立ち下がりエッジに同期してス
タートビットを検出する。The start bit detecting section 3 includes the first detecting section 3
1, second detector 32, inverter 33, NOR gate 3
4 and an OR gate 35. First detection unit 31
Detects the start bit in synchronization with the closest rising edge of the sampling clock SCLK from the rising edge of the start bit. The second detection unit 32 detects the start bit in synchronization with the closest falling edge of the sampling clock SCLK from the falling edge of the start bit.

【００４８】第１検出部３１は、Ｄフリップフロップ３
１ａ・３１ｂと、ＮＯＲゲート３１ｃと、ＡＮＤゲート
３１ｄと、ＪＫフリップフロップ３１ｅと、カウンタ３
１ｆとを有している。The first detection section 31 includes a D flip-flop 3
1a · 31b, NOR gate 31c, AND gate 31d, JK flip-flop 31e, counter 3
1f and.

【００４９】Ｄフリップフロップ３１ａの入力端子Ｄに
は、インバータ３３によって反転された受信データＴＤ
ＡＴＡＩＮが入力される。Ｄフリップフロップ３１ａ
は、サンプリングクロックＳＣＬＫの立ち上がりエッジ
に同期して反転入力データを保持する。Ｄフリップフロ
ップ３１ｂの入力端子Ｄには、Ｄフリップフロップ３１
ａの出力端子Ｑから出力された反転入力データが入力さ
れる。Ｄフリップフロップ３１ｂは、サンプリングクロ
ックＳＣＬＫの立ち上がりエッジに同期してＤフリップ
フロップ３１ａからの反転入力データを保持する。At the input terminal D of the D flip-flop 31a, the received data TD inverted by the inverter 33 is received.
ATAIN is input. D flip-flop 31a
Holds inverted input data in synchronization with the rising edge of the sampling clock SCLK. The input terminal D of the D flip-flop 31b is connected to the D flip-flop 31
The inverted input data output from the output terminal Q of a is input. The D flip-flop 31b holds the inverted input data from the D flip-flop 31a in synchronization with the rising edge of the sampling clock SCLK.

【００５０】ＮＯＲゲート３１ｃは、Ｄフリップフロッ
プ３１ａの反転出力端子からの反転データ、Ｄフリップ
フロップ３１ｂの出力端子Ｑからのデータ、ＯＲゲート
３５からの出力信号、および後述する第２検出部３２に
おけるＪＫフリップフロップ３２ｅの出力端子Ｑからの
出力信号が入力される。このＮＯＲゲート３１ｃは、こ
れらの論理和否定をとってＪＫフリップフロップ３１ｅ
の一方の入力端子Ｊに与える。また、ＡＮＤゲート３１
ｄは、後述するキャラクタ終了検出部４における一致検
出コンパレータ４ｂの一致検出信号、ＯＲゲート３５か
らの出力信号、およびＪＫフリップフロップ３１ｅの出
力端子Ｑからの出力信号が入力される。このＡＮＤゲー
ト３１ｄは、これらの論理積をとってＪＫフリップフロ
ップ３１ｅの他方の入力端子Ｋに与える。ＪＫフリップ
フロップ３１ｅは、１キャラクタのストップビットから
次のキャラクタのスタートビットへの変化時に出力端子
Ｑから“０”の信号を出力することでスタートビットを
検出する。The NOR gate 31c has the inverted data from the inverted output terminal of the D flip-flop 31a, the data from the output terminal Q of the D flip-flop 31b, the output signal from the OR gate 35, and the second detection section 32 described later. The output signal from the output terminal Q of the JK flip-flop 32e is input. The NOR gate 31c takes the logical sum negation of these and outputs the JK flip-flop 31e.
To one input terminal J. Also, the AND gate 31
To d, a match detection signal of the match detection comparator 4b in the character end detection unit 4 described later, an output signal from the OR gate 35, and an output signal from the output terminal Q of the JK flip-flop 31e are input. The AND gate 31d takes the logical product of these and applies it to the other input terminal K of the JK flip-flop 31e. The JK flip-flop 31e detects the start bit by outputting a signal of "0" from the output terminal Q when the stop bit of one character changes to the start bit of the next character.

【００５１】２ビットのバイナリカウンタであるカウン
タ３１ｆは、プリセットデータを入力するためのデータ
入力端子Ａ・Ｂが“０”に固定されており、ＪＫフリッ
プフロップ３１ｅの出力端子Ｑからロード端子ＬＤ^*に
“０”のロード信号が与えられることによってプリセッ
トデータをロードして、そのプリセットデータからサン
プリングクロックＳＣＬＫをカウントする。カウンタ３
１ｆの下位ビットの出力端子ＱＡは非接続状態（ＮＣ）
にあり、上位ビットの出力端子ＱＢはＯＲゲート３５の
一方の入力端子に接続されている。このカウンタ３１ｆ
は、出力端子ＱＢから、サンプリングクロックＳＣＬＫ
の４クロックを１周期として２クロックの間隔で“０”
と“１”とを繰り返すパルスを出力する。In the counter 31f which is a 2-bit binary counter, the data input terminals A and B for inputting preset data are fixed to "0", and the output terminal Q to the load terminal LD ^{* of the} JK flip-flop 31e ^. The preset data is loaded when the load signal of "0" is given to and the sampling clock SCLK is counted from the preset data. Counter 3
The output terminal QA of the lower bit of 1f is not connected (NC)
, And the output terminal QB of the upper bit is connected to one input terminal of the OR gate 35. This counter 31f
Is the sampling clock SCLK from the output terminal QB.
"0" at intervals of 2 clocks with 4 cycles of 1 cycle as 1 cycle
And a pulse that repeats "1" is output.

【００５２】第２検出部３２は、Ｄフリップフロップ３
２ａ・３２ｂと、ＮＯＲゲート３２ｃと、ＡＮＤゲート
３２ｄと、ＪＫフリップフロップ３２ｅと、カウンタ３
２ｆと、インバータ３２ｇとを有している。The second detecting section 32 includes a D flip-flop 3
2a and 32b, NOR gate 32c, AND gate 32d, JK flip-flop 32e, and counter 3
It has 2f and the inverter 32g.

【００５３】Ｄフリップフロップ３２ａの入力端子Ｄに
は、インバータ３３によって反転された受信データＴＤ
ＡＴＡＩＮが入力される。Ｄフリップフロップ３２ａ
は、サンプリングクロックＳＣＬＫの立ち下がりエッジ
に同期して反転入力データを保持する。Ｄフリップフロ
ップ３２ｂの入力端子Ｄには、Ｄフリップフロップ３２
ａの出力端子Ｑから出力された反転入力データが入力さ
れる。Ｄフリップフロップ３２ｂは、サンプリングクロ
ックＳＣＬＫの立ち下がりエッジに同期してＤフリップ
フロップ３２ａからの反転入力データを保持する。The received data TD inverted by the inverter 33 is applied to the input terminal D of the D flip-flop 32a.
ATAIN is input. D flip-flop 32a
Holds inverted input data in synchronization with the falling edge of the sampling clock SCLK. The input terminal D of the D flip-flop 32b is connected to the D flip-flop 32
The inverted input data output from the output terminal Q of a is input. The D flip-flop 32b holds the inverted input data from the D flip-flop 32a in synchronization with the falling edge of the sampling clock SCLK.

【００５４】ＮＯＲゲート３２ｃは、Ｄフリップフロッ
プ３２ａの反転出力端子からの反転データ、Ｄフリップ
フロップ３２ｂの出力端子Ｑからのデータ、ＪＫフリッ
プフロップ３２ｅの出力端子Ｑからの出力信号、および
前述した第１検出部３２におけるＪＫフリップフロップ
３１ｅの出力端子Ｑからの出力信号が入力される。この
ＮＯＲゲート３２ｃは、これらの論理和否定をとってＪ
Ｋフリップフロップ３２ｅの一方の入力端子Ｊに与え
る。また、ＡＮＤゲート３２ｄは、一致検出コンパレー
タ４ｂの一致検出信号、ＯＲゲート３５からの出力信
号、およびＪＫフリップフロップ３２ｅの出力端子Ｑか
らの出力信号が入力される。このＡＮＤゲート３２ｄ
は、これらの論理積をとってＪＫフリップフロップ３２
ｅの他方の入力端子Ｋに与える。ＪＫフリップフロップ
３２ｅは、１キャラクタのストップビットから次のキャ
ラクタのスタートビットへの変化時に出力端子Ｑから
“０”の信号を出力することでスタートビットを検出す
る。The NOR gate 32c includes the inverted data from the inverted output terminal of the D flip-flop 32a, the data from the output terminal Q of the D flip-flop 32b, the output signal from the output terminal Q of the JK flip-flop 32e, and the above-mentioned first signal. The output signal from the output terminal Q of the JK flip-flop 31e in the 1 detection unit 32 is input. The NOR gate 32c takes the logical sum of these and negates J
It is applied to one input terminal J of the K flip-flop 32e. The AND gate 32d receives the match detection signal from the match detection comparator 4b, the output signal from the OR gate 35, and the output signal from the output terminal Q of the JK flip-flop 32e. This AND gate 32d
Is ANDed to obtain the JK flip-flop 32
It is applied to the other input terminal K of e. The JK flip-flop 32e detects the start bit by outputting a signal of "0" from the output terminal Q when the stop bit of one character changes to the start bit of the next character.

【００５５】２ビットのバイナリカウンタであるカウン
タ３２ｆは、プリセットデータを入力するためのデータ
入力端子Ａ・Ｂが“０”に固定されており、ＪＫフリッ
プフロップ３２ｅの出力端子Ｑからロード端子ＬＤ^*に
ロード信号が与えられることによってプリセットデータ
をロードして、そのプリセットデータからサンプリング
クロックＳＣＬＫをカウントする。カウンタ３２ｆの下
位ビットの出力端子ＱＡは非接続状態（ＮＣ）にあり、
上位ビットの出力端子ＱＢはＯＲゲート３５の他方の入
力端子に接続されている。このカウンタ３２ｆは、出力
端子ＱＢから、サンプリングクロックＳＣＬＫの４クロ
ックを１周期として２クロックの間隔で“０”と“１”
とを繰り返すパルスを出力する。The counter 32f, which is a 2-bit binary counter, has data input terminals A and B for inputting preset data fixed to "0", and the output terminal Q to the load terminal LD ^{* of the} JK flip-flop 32e ^. Is loaded with preset data, and the sampling clock SCLK is counted from the preset data. The output terminal QA of the lower bit of the counter 32f is in the non-connection state (NC),
The output terminal QB of the upper bit is connected to the other input terminal of the OR gate 35. The counter 32f has "0" and "1" at intervals of 2 clocks from the output terminal QB with 4 clocks of the sampling clock SCLK as one cycle.
A pulse that repeats and is output.

【００５６】ＯＲゲート３５は、カウンタ３１ｆ・３２
ｆの両出力端子ＱＢからのビットデータの論理和をと
る。また、ＮＯＲゲート３４は、ＪＫフリップフロップ
３１ｅ・３２ｅの反転出力端子からの出力信号の論理和
否定をとる。The OR gate 35 includes counters 31f and 32.
The bit data from both output terminals QB of f are ORed. Further, the NOR gate 34 takes the logical sum of the output signals from the inverting output terminals of the JK flip-flops 31e and 32e.

【００５７】また、Ｄフリップフロップ３１ａ・３１ｂ
・３２ａ・３２ｂおよびＪＫフリップフロップ３１ｅ・
３２ｅは、それぞれのクリア端子Ｒにリセット信号ＲＥ
ＳＥＴ^*が与えられることによってクリアされる。リセ
ット信号ＲＥＳＥＴ^*は、本データ入力装置を搭載した
システムで用いられるリセット信号であり、パワーオン
時などに発生する。Also, the D flip-flops 31a and 31b
32a and 32b and JK flip-flop 31e
32e is a reset signal RE to each clear terminal R
Cleared by giving SET ^* . The reset signal RESET ^* is a reset signal used in a system equipped with this data input device, and is generated at the time of power-on.

【００５８】上記のスタートビット検出部３は、前のキ
ャラクタのストップビットから次のキャラクタのスター
トビットへの変化をとらえて、スタートビットを検出す
る。ＪＫフリップフロップ３１ｅ・３２ｅは、出力端子
Ｑからの出力を、ストップビットの終了時に“０”に変
化させ、スタートビットの検出時に“１”に変化させた
後はストップビットの終了まで“１”に維持する。The start bit detecting section 3 detects the start bit by catching the change from the stop bit of the previous character to the start bit of the next character. The JK flip-flops 31e and 32e change the output from the output terminal Q to "0" at the end of the stop bit and to "1" at the detection of the start bit, and then to "1" until the end of the stop bit. To maintain.

【００５９】キャラクタ終了検出部４は、全加算器４ａ
と、一致検出コンパレータ４ｂとを有している。The character end detection unit 4 uses the full adder 4a.
And a coincidence detection comparator 4b.

【００６０】全加算器４ａは、入力端子Ａに入力される
パリティビットデータＰＡＲＩＴＹと、入力端子Ｂに入
力されるストップビットデータＴｗｏＳＴＰと、キャリ
ーイン端子に入力される８ビットデータＢｉｔ８とを加
算する回路である。全加算器４ａは、その和の下位ビッ
トを出力端子ＳＵＭから出力する一方、その和の上位ビ
ットをキャリーアウト端子ＣＯＵＴから出力する。The full adder 4a adds the parity bit data PARITY input to the input terminal A, the stop bit data TwoSTP input to the input terminal B, and the 8-bit data Bit8 input to the carry-in terminal. Circuit. The full adder 4a outputs the lower bit of the sum from the output terminal SUM, and outputs the upper bit of the sum from the carry-out terminal COUT.

【００６１】上記のパリティビットデータＰＡＲＩＴＹ
は、キャラクタがパリティビットを含むときに“１”で
あり、キャラクタがパリティビットを含まないときに
“０”である。上記のストップビットデータＴｗｏＳＴ
Ｐは、キャラクタに含まれるストップビットが２つであ
るときに“１”であり、キャラクタに含まれるストップ
ビットが１つであるときに“０”である。上記の８ビッ
トデータＢｉｔ８は、キャラクタに含まれるデータビッ
トが８ビットであるときに“１”であり、キャラクタに
含まれるデータビットが７ビットであるときに“０”で
ある。これらのデータは、図示しないレジスタに格納さ
れており、そこから全加算器４ａに与えられている。Parity bit data PARITY
Is "1" when the character includes a parity bit, and "0" when the character does not include a parity bit. Stop bit data TwoST above
P is "1" when the character has two stop bits and is "0" when the character has one stop bit. The 8-bit data Bit8 is "1" when the data bit included in the character is 8 bits and "0" when the data bit included in the character is 7 bits. These data are stored in a register (not shown) and are given to the full adder 4a from there.

【００６２】全加算器４ａは、各入力データの値の総和
を演算することによって、１キャラクタのビット長を決
定する。ここで、図３に示す１キャラクタ（１２ビット
長）の場合、全加算器４ａでは、これらの総和である
“３”（２ビットで“１１”）が演算され、その結果と
して、キャリーアウト端子ＣＯＵＴから“１”が出力さ
れ、出力端子ＳＵＭから“１”が出力される。The full adder 4a determines the bit length of one character by calculating the sum of the values of each input data. Here, in the case of 1 character (12-bit length) shown in FIG. 3, the full adder 4a calculates the sum "3" (2 bits "11"), and as a result, the carry-out terminal "1" is output from COUT and "1" is output from the output terminal SUM.

【００６３】一致検出コンパレータ４ｂは、一方の比較
入力として、全加算器４ａの上記の２値が下位の２ビッ
トとして入力され、さらに最上位ビットの入力値が
“１”に固定されている。また、他方の比較入力とし
て、後述するビット位置検出部５のカウンタ５ａの出力
端子ＱＡ・ＱＢ・ＱＤからの出力信号が、それぞれ最下
位ビット、中位ビット、最上位ビットとして入力されて
いる。カウンタ５ａからのこれらの出力信号は、後述す
るように、１キャラクタの各ビットを検出した結果を示
している。したがって、一致検出コンパレータ４ｂは、
カウンタ５ａからの上記の出力信号が（１，１，１）に
なったとき、１キャラクタの第１２ビットが検出され
て、両比較入力が一致すると、一致検出端子より“１”
を出力し、両比較入力が一致しないと、一致検出端子よ
り“０”を出力する。The coincidence detection comparator 4b receives the above two values of the full adder 4a as lower two bits as one comparison input, and the input value of the most significant bit is fixed to "1". Further, as the other comparison input, output signals from output terminals QA, QB, QD of a counter 5a of a bit position detection unit 5 which will be described later are input as the least significant bit, the middle significant bit, and the most significant bit, respectively. These output signals from the counter 5a indicate the result of detecting each bit of one character, as described later. Therefore, the match detection comparator 4b
When the output signal from the counter 5a becomes (1,1,1), the 12th bit of one character is detected, and when both comparison inputs match, "1" is output from the match detection terminal.
When both comparison inputs do not match, "0" is output from the match detection terminal.

【００６４】ビット位置検出部５は、カウンタ５ａと、
ＮＯＲゲート５ｂと、インバータ５ｃ・５ｄとを有して
いる。The bit position detector 5 includes a counter 5a,
It has a NOR gate 5b and inverters 5c and 5d.

【００６５】４ビットのバイナリカウンタであるカウン
タ５ａにおいて、プリセットデータを入力するためのデ
ータ入力端子Ａ〜Ｄが“０”に固定されている。カウン
タ５ａは、前述のリセット信号ＲＥＳＥＴ^*によってク
リアされる。また、カウンタ５ａには、前述のスタート
ビット検出部３におけるＮＯＲゲート３４からロード端
子ＬＤ^*にロード信号が与えられることによってプリセ
ットデータをロードして、そのプリセットデータから前
述のＯＲゲート３５から出力されるパルスをカウントす
る。このパルスは、前述のように、サンプリングクロッ
クＳＣＬＫの４クロック分を１周期とするクロックであ
る。In the counter 5a which is a 4-bit binary counter, the data input terminals A to D for inputting preset data are fixed to "0". The counter 5a is cleared by the above-mentioned reset signal RESET ^* . Further, the preset data is loaded into the counter 5a by applying a load signal to the load terminal LD ^* from the NOR gate 34 in the start bit detection unit 3 described above, and the preset data is output from the OR gate 35 described above. Pulse counts. As described above, this pulse is a clock whose period is four clocks of the sampling clock SCLK.

【００６６】ＮＯＲゲート５ｂには、カウンタ５ａの出
力端子ＱＡ・ＱＤからの出力信号がそれぞれインバータ
５ｃ・５ｄによって反転されて入力されるとともに、出
力端子ＱＢ・ＱＣからの出力信号が入力されている。こ
のＮＯＲゲート５ｂは、カウンタ５ａのカウント値が
“９”になって、４つの入力値が全て“０”になると、
“１”の信号を出力し、カウンタ５ａのカウント値がそ
れ以外のときには“０”の信号を出力する。To the NOR gate 5b, the output signals from the output terminals QA and QD of the counter 5a are inverted and input by the inverters 5c and 5d, respectively, and the output signals from the output terminals QB and QC are input. . In the NOR gate 5b, when the count value of the counter 5a becomes "9" and all four input values become "0",
A signal of "1" is output, and a signal of "0" is output when the count value of the counter 5a is other than that.

【００６７】上記のカウンタ５ａは、前述のリセット信
号ＲＥＳＥＴ^*によってクリアされる。The counter 5a is cleared by the reset signal RESET ^* described above.

【００６８】ここで、上記のように構成される受信回路
の動作について説明する。Now, the operation of the receiving circuit configured as described above will be described.

【００６９】まず、スタートビット検出部３において、
入力されてきたデータＴＤＡＴＡＩＮのスタートビット
が検出される。図２（ａ）に示すように、入力されてき
たデータＴＤＡＴＡＩＮの先頭位相Ｈがサンプリングク
ロックＳＣＬＫの立ち下がりエッジとそれに続く立ち上
がりエッジとの間にあれば（または、その立ち下がりエ
ッジと同期していれば）、第１検出部３１によってスタ
ートビットを検出し、図２（ｂ）に示すように、上記の
先頭位相ＨがサンプリングクロックＳＣＬＫの立ち上が
りエッジとそれに続く立ち下がりエッジとの間にあれば
（または、その立ち上がりエッジと同期していれば）、
第２検出部３２によってスタートビットを検出する。First, in the start bit detecting section 3,
The start bit of the input data TDATAIN is detected. As shown in FIG. 2A, if the leading phase H of the input data TDATAIN is between the trailing edge and the trailing rising edge of the sampling clock SCLK (or in synchronization with the trailing edge). Then, the start bit is detected by the first detector 31, and if the leading phase H is between the rising edge of the sampling clock SCLK and the trailing edge thereof as shown in FIG. (Or if it is synchronized with its rising edge),
The second detector 32 detects the start bit.

【００７０】まず、第１検出部３１によってスタートビ
ットを検出する場合について説明する。First, the case where the first detection section 31 detects the start bit will be described.

【００７１】第１検出部３１において、各キャラクタの
最終のストップビットは、インバータ３３で反転されて
“０”となってＤフリップフロップ３１ａに入力され、
保持された後、Ｄフリップフロップ３１ｂに入力され
る。また、Ｄフリップフロップ３１ａの反転出力端子か
らの反転データ（“１”）が、ＮＯＲゲート３１ｃに入
力される。Ｄフリップフロップ３１ａで保持された反転
のストップビットは、Ｄフリップフロップ３１ｂでも同
様に保持されて１クロック遅延して出力される。このと
き、Ｄフリップフロップ３１ａ・３１ｂは、サンプリン
グクロックＳＣＬＫの立ち上がりに同期して出力の状態
を変化させる。In the first detection section 31, the final stop bit of each character is inverted by the inverter 33 and becomes "0", which is input to the D flip-flop 31a.
After being held, it is input to the D flip-flop 31b. The inverted data (“1”) from the inverted output terminal of the D flip-flop 31a is input to the NOR gate 31c. The inverted stop bit held in the D flip-flop 31a is also held in the D flip-flop 31b in the same manner and is delayed by one clock and output. At this time, the D flip-flops 31a and 31b change the output state in synchronization with the rising of the sampling clock SCLK.

【００７２】Ｄフリップフロップ３１ｂからＮＯＲゲー
ト３１ｃには、Ｄフリップフロップ３１ａの反転出力端
子からの反転データ（“１”）と、同じタイミングで
“０”となるＤフリップフロップ３１ｂからの出力信号
が入力される。また、このとき、カウンタ３１ｆは、ス
タートビットの検出からサンプリングクロックＳＣＬＫ
をカウントし続けて、出力端子ＱＢから前述のパルスを
出力しており、このパルスもＮＯＲゲート３１ｃに入力
される。しかしながら、このとき、第２検出部３２にお
けるＪＫフリップフロップ３２ｅはセット状態を維持し
ており、出力端子Ｑからの信号が“１”である。したが
って、ＮＯＲゲート３１ｃからＪＫフリップフロップ３
１ｅの入力端子Ｊには、“０”の信号が入力される。From the D flip-flop 31b to the NOR gate 31c, the inverted data ("1") from the inversion output terminal of the D flip-flop 31a and the output signal from the D flip-flop 31b which becomes "0" at the same timing. Is entered. Further, at this time, the counter 31f detects the start bit and then starts sampling clock SCLK.
The pulse is continuously output from the output terminal QB, and this pulse is also input to the NOR gate 31c. However, at this time, the JK flip-flop 32e in the second detection unit 32 maintains the set state, and the signal from the output terminal Q is "1". Therefore, from the NOR gate 31c to the JK flip-flop 3
A signal "0" is input to the input terminal J of 1e.

【００７３】一方、このとき、ＡＮＤゲート３１ｄに
は、一致検出コンパレータ４ｂからの“１”の一致検出
信号が入力される。また、ＡＮＤゲート３１ｄには、カ
ウンタ３１ｆからの“０”と“１”の信号が交互に入力
される。したがって、ＡＮＤゲート３１ｄは、全ての入
力が“１”となったときに、ＪＫフリップフロップ３１
ｅの入力端子Ｋに“１”の信号を与える。On the other hand, at this time, the coincidence detection signal of "1" from the coincidence detection comparator 4b is input to the AND gate 31d. Further, the AND gate 31d is alternately input with the signals "0" and "1" from the counter 31f. Therefore, the AND gate 31d, when all the inputs become "1", the JK flip-flop 31d.
A signal of "1" is applied to the input terminal K of e.

【００７４】これにより、ＪＫフリップフロップ３２ｅ
は、出力端子Ｑから“１”を出力して、前の状態（セッ
ト状態）からリセット状態に変化する。As a result, the JK flip-flop 32e
Outputs "1" from the output terminal Q and changes from the previous state (set state) to the reset state.

【００７５】１キャラクタの入力が終了して、次のキャ
ラクタが入力されると、その第１ビットとしてスタート
ビットがスタートビット検出部３に入力される。スター
トビットは、インバータ３３で反転されて“１”となっ
てＤフリップフロップ３１ａに入力され、保持された
後、Ｄフリップフロップ３１ｂに入力される。また、Ｄ
フリップフロップ３１ａの反転出力端子からの反転デー
タ（“０”）が、ＮＯＲゲート３１ｃに入力される。Ｄ
フリップフロップ３１ａで保持された反転のスタートビ
ットは、Ｄフリップフロップ３１ｂでも同様に保持され
て１クロック遅延して出力される。When the input of one character is completed and the next character is input, the start bit is input to the start bit detector 3 as the first bit. The start bit is inverted by the inverter 33 and becomes "1", which is input to the D flip-flop 31a, held, and then input to the D flip-flop 31b. Also, D
The inverted data (“0”) from the inverted output terminal of the flip-flop 31a is input to the NOR gate 31c. D
The inverted start bit held in the flip-flop 31a is also held in the D flip-flop 31b and delayed by one clock before being output.

【００７６】このため、Ｄフリップフロップ３１ｂから
ＮＯＲゲート３１ｃには、Ｄフリップフロップ３１ａの
反転出力端子からの反転データ（“０”）と、同じタイ
ミングで“０”となるＤフリップフロップ３１ｂからの
出力信号が入力される。また、このとき、カウンタ３１
ｆは、前のストップビットの終了からサンプリングクロ
ックＳＣＬＫをカウントし続けており、出力端子ＱＢか
ら前述のパルスを出力している。しかしながら、このと
き、第２検出部３２のＪＫフリップフロップ３２ｅが、
ＪＫフリップフロップ３１ｅから半クロック遅れたタイ
ミングでストップビットの終了時に出力端子Ｑから
“０”の信号を出力する。したがって、ＮＯＲゲート３
１ｃは、その他の入力値が“０”となったときにＪＫフ
リップフロップ３１ｅの入力端子Ｊに“１”の信号を出
力する。Therefore, from the D flip-flop 31b to the NOR gate 31c, the inverted data ("0") from the inverted output terminal of the D flip-flop 31a and the D flip-flop 31b which becomes "0" at the same timing. The output signal is input. At this time, the counter 31
f continues counting the sampling clock SCLK from the end of the previous stop bit, and outputs the above-mentioned pulse from the output terminal QB. However, at this time, the JK flip-flop 32e of the second detector 32 is
The signal "0" is output from the output terminal Q at the end of the stop bit at a timing delayed by a half clock from the JK flip-flop 31e. Therefore, NOR gate 3
1c outputs a signal of "1" to the input terminal J of the JK flip-flop 31e when the other input values become "0".

【００７７】一方、このとき、ＡＮＤゲート３１ｄに
は、一致検出コンパレータ４ｂからの“０”の信号と、
ＯＲゲート３５からのパルスと、“０”となるＪＫフリ
ップフロップ３１ｅの出力端子Ｑからの出力信号とが入
力される。このため、ＡＮＤゲート３１ｄは、“０”の
信号を出力し、ＪＫフリップフロップ３１ｅの入力端子
Ｋに与える。On the other hand, at this time, the AND gate 31d outputs the signal "0" from the coincidence detection comparator 4b,
The pulse from the OR gate 35 and the output signal from the output terminal Q of the JK flip-flop 31e which becomes "0" are input. Therefore, the AND gate 31d outputs a signal of "0" and supplies it to the input terminal K of the JK flip-flop 31e.

【００７８】これにより、ＪＫフリップフロップ３１ｅ
は、出力端子Ｑから“１”を出力してセット状態とな
る。このとき、スタートビットは、図２（ａ）に示すよ
うに、検出タイミングＴｓ（検出位相）で検出される。As a result, the JK flip-flop 31e
Outputs "1" from the output terminal Q and enters the set state. At this time, the start bit is detected at the detection timing Ts (detection phase) as shown in FIG.

【００７９】続いて、第２検出部３２によってスタート
ビットを検出する場合について説明する。Next, the case where the start bit is detected by the second detector 32 will be described.

【００８０】第２検出部３２において、各キャラクタの
最終のストップビットは、インバータ３３で反転されて
“０”となってＤフリップフロップ３２ａに入力され、
保持された後、Ｄフリップフロップ３２ｂに入力され
る。また、Ｄフリップフロップ３２ａの反転出力端子か
らの反転データ（“１”）が、ＮＯＲゲート３２ｃに入
力される。Ｄフリップフロップ３１ａで保持された反転
のストップビットは、Ｄフリップフロップ３１ｂでも同
様に保持されて１クロック遅延して出力される。このと
き、Ｄフリップフロップ３２ａ・３２ｂは、サンプリン
グクロックＳＣＬＫの立ち下がりに同期して出力の状態
を変化させる。In the second detection section 32, the final stop bit of each character is inverted by the inverter 33 and becomes "0", which is input to the D flip-flop 32a.
After being held, it is input to the D flip-flop 32b. The inverted data (“1”) from the inverted output terminal of the D flip-flop 32a is input to the NOR gate 32c. The inverted stop bit held in the D flip-flop 31a is also held in the D flip-flop 31b in the same manner and is delayed by one clock and output. At this time, the D flip-flops 32a and 32b change the output state in synchronization with the fall of the sampling clock SCLK.

【００８１】Ｄフリップフロップ３２ｂからＮＯＲゲー
ト３２ｃには、Ｄフリップフロップ３２ａの反転出力端
子からの反転データ（“１”）と、同じタイミングで
“０”となるＤフリップフロップ３２ｂからの出力信号
が入力される。また、このとき、ＪＫフリップフロップ
３２ｅは、前述のＪＫフリップフロップ３２ｅと同様、
ストップビットの終了まではセット状態を維持するの
で、ＮＯＲゲート３１ｃに“１”の信号を与える。さら
に、第１検出部３１のＪＫフリップフロップ３１ｅがセ
ット状態にあるために、出力端子Ｑから“１”の信号を
出力している。したがって、ＮＯＲゲート３２ｃからＪ
Ｋフリップフロップ３２ｅの入力端子Ｊには、“０”の
信号が入力される。From the D flip-flop 32b to the NOR gate 32c, the inverted data ("1") from the inverted output terminal of the D flip-flop 32a and the output signal from the D flip-flop 32b which becomes "0" at the same timing. Is entered. At this time, the JK flip-flop 32e is similar to the JK flip-flop 32e described above.
Since the set state is maintained until the end of the stop bit, the NOR gate 31c is supplied with the signal "1". Further, since the JK flip-flop 31e of the first detector 31 is in the set state, the output terminal Q outputs a signal of "1". Therefore, NOR gates 32c to J
The signal “0” is input to the input terminal J of the K flip-flop 32e.

【００８２】一方、このとき、ＡＮＤゲート３２ｄに
は、一致検出コンパレータ４ｂからの“１”の一致検出
信号が入力される。また、ＡＮＤゲート３２ｄには、カ
ウンタ３２ｆからちの“０”と“１”の信号が交互に入
力される。したがって、ＡＮＤゲート３２ｄは、全ての
入力が“１”となったときに、ＪＫフリップフロップ３
２ｅの入力端子Ｋに“１”の信号を与える。On the other hand, at this time, the coincidence detection signal of "1" from the coincidence detection comparator 4b is input to the AND gate 32d. Further, the "0" and "1" signals from the counter 32f are alternately input to the AND gate 32d. Therefore, the AND gate 32d, when all the inputs become "1", the JK flip-flop 3
A signal of "1" is given to the input terminal K of 2e.

【００８３】これにより、ＪＫフリップフロップ３２ｅ
は、出力端子Ｑから“１”を出力して前の状態（セット
状態）からリセット状態に変化する。As a result, the JK flip-flop 32e
Outputs "1" from the output terminal Q and changes from the previous state (set state) to the reset state.

【００８４】１キャラクタの入力が終了して、次のキャ
ラクタが入力されると、その第１ビットとしてスタート
ビットがスタートビット検出部３に入力される。スター
トビットは、インバータ３３で反転されて“１”となっ
てＤフリップフロップ３２ａに入力され、保持された
後、Ｄフリップフロップ３２ｂに入力される。また、Ｄ
フリップフロップ３２ａの反転出力端子からの反転デー
タ（“０”）が、ＮＯＲゲート３２ｃに入力される。Ｄ
フリップフロップ３２ａで保持された反転のスタートビ
ットは、Ｄフリップフロップ３２ｂでも同様に保持され
て１クロック遅延して出力される。When the input of one character is completed and the next character is input, the start bit is input to the start bit detector 3 as the first bit. The start bit is inverted by the inverter 33 and becomes "1", which is input to the D flip-flop 32a, held, and then input to the D flip-flop 32b. Also, D
The inverted data (“0”) from the inverted output terminal of the flip-flop 32a is input to the NOR gate 32c. D
The inverted start bit held in the flip-flop 32a is also held in the D flip-flop 32b and delayed by one clock before being output.

【００８５】このため、Ｄフリップフロップ３２ｂから
ＮＯＲゲート３２ｃには、Ｄフリップフロップ３２ａの
反転出力端子からの反転データ（“０”）と、同じタイ
ミングで“０”となるＤフリップフロップ３２ｂからの
出力信号が入力される。また、このとき、第１検出部３
１のＪＫフリップフロップ３１ｅが、ＪＫフリップフロ
ップ３２ｅより半クロック進んだタイミングでストップ
ビットの終了時に出力端子Ｑから“０”の信号を出力す
る。また、このとき、ＪＫフリップフロップ３２ｅが、
前述のＪＫフリップフロップ３１ｅから半クロック遅れ
たタイミングでストップビットの終了時に出力端子Ｑか
ら“０”の信号を出力する。したがって、ＮＯＲゲート
３１ｃは、ＪＫフリップフロップ３２ｅの入力端子Ｊに
“１”の信号を出力する。Therefore, from the D flip-flop 32b to the NOR gate 32c, the inverted data ("0") from the inverted output terminal of the D flip-flop 32a and the D flip-flop 32b which becomes "0" at the same timing. The output signal is input. At this time, the first detection unit 3
The JK flip-flop 31e of 1 outputs the signal of “0” from the output terminal Q at the end of the stop bit at the timing half clock advanced from the JK flip-flop 32e. At this time, the JK flip-flop 32e
A signal of "0" is output from the output terminal Q at the end of the stop bit at a timing delayed by a half clock from the JK flip-flop 31e. Therefore, the NOR gate 31c outputs the signal "1" to the input terminal J of the JK flip-flop 32e.

【００８６】一方、このとき、ＡＮＤゲート３２ｄに
は、一致検出コンパレータ４ｂからの“０”の信号と、
ＯＲゲート３５からのパルスと、“０”となるＪＫフリ
ップフロップ３２ｅの出力端子Ｑからの出力信号とが入
力される。このため、ＡＮＤゲート３２ｄは、“０”の
信号を出力し、ＪＫフリップフロップ３２ｅの入力端子
Ｋに与える。On the other hand, at this time, the AND gate 32d receives the signal "0" from the coincidence detection comparator 4b,
The pulse from the OR gate 35 and the output signal from the output terminal Q of the JK flip-flop 32e which becomes "0" are input. Therefore, the AND gate 32d outputs a signal of "0" and supplies it to the input terminal K of the JK flip-flop 32e.

【００８７】これにより、ＪＫフリップフロップ３２ｅ
は、出力端子Ｑから“１”を出力し、セット状態とな
る。このとき、スタートビットは、図２（ｂ）に示すよ
うに、検出タイミングＴｓ（検出位相）で検出される。As a result, the JK flip-flop 32e
Outputs "1" from the output terminal Q and enters the set state. At this time, the start bit is detected at the detection timing Ts (detection phase) as shown in FIG.

【００８８】このように、第１および第２検出部３１・
３２においては、前のキャラクタのストップビットから
次のキャラクタのスタートビットへの変化をとらえるこ
とによって、スタートビットが検出される。また、スタ
ートビットの位相に応じて、サンプリングクロックＳＣ
ＬＫのクロックの立ち上がりエッジまたは立ち下がりエ
ッジのうち、スタートビットの開始位置（先頭位相）か
ら最も近い方に同期してスタートビットの検出が行われ
る。In this way, the first and second detection parts 31
At 32, the start bit is detected by capturing the change from the stop bit of the previous character to the start bit of the next character. In addition, depending on the phase of the start bit, the sampling clock SC
The start bit is detected in synchronization with the rising edge or the falling edge of the LK clock that is closest to the start position (start phase) of the start bit.

【００８９】第１検出部３１がスタートビットを検出す
ると、ＪＫフリップフロップ３１ｅの出力端子Ｑから出
力される“１”の信号が第２検出部３２のＮＯＲゲート
ゲート３２ｃに与えられる。これは、第１検出部３１で
同じキャラクタのストップビットの終了が検出されるま
で維持される。したがって、ＪＫフリップフロップ３２
ｅは、ストップビットの終了時にリセットされても、次
のキャラクタのスタートビット入力時にＪＫフリップフ
ロップ３１ｅのセット状態が維持されるため、リセット
状態に移行することかできない。When the first detector 31 detects the start bit, the signal "1" output from the output terminal Q of the JK flip-flop 31e is given to the NOR gate gate 32c of the second detector 32. This is maintained until the first detection unit 31 detects the end of the stop bit of the same character. Therefore, the JK flip-flop 32
Even if e is reset at the end of the stop bit, the set state of the JK flip-flop 31e is maintained when the start bit of the next character is input, so that the reset state cannot be entered.

【００９０】一方、第２検出部３２がスタートビットを
検出すると、ＪＫフリップフロップ３２ｅの出力端子Ｑ
から出力される“１”の信号が第１検出部３１のＮＯＲ
ゲートゲート３１ｃに与えられる。これは、第２検出部
３２で同じキャラクタのストップビットの終了が検出さ
れるまで維持される。したがって、ＪＫフリップフロッ
プ３１ｅは、ストップビットの終了時にリセットされて
も、次のキャラクタのスタートビット入力時にＪＫフリ
ップフロップ３２ｅのセット状態が維持されるため、リ
セット状態に移行することかできない。On the other hand, when the second detector 32 detects the start bit, the output terminal Q of the JK flip-flop 32e.
The signal of “1” output from the NOR of the first detection unit 31
It is given to the gate 31c. This is maintained until the second detector 32 detects the end of the stop bit of the same character. Therefore, even if the JK flip-flop 31e is reset at the end of the stop bit, the set state of the JK flip-flop 32e is maintained when the start bit of the next character is input, and thus the JK flip-flop 31e cannot shift to the reset state.

【００９１】このように、第１または第２検出部３１・
３２のいずれか一方がスタートビットを検出すれば、他
方でのスタートビットの検出を阻止するようにＪＫフリ
ップフロップをリセットする。これにより、上記のよう
に、データＴＤＡＴＡＩＮの位相に応じて、第１または
第２検出部３１・３２のいずれか一方でスタートビット
の検出が行われるときに、他方のスタートビットの検出
機能が停止するので、第１および第２検出部３１・３２
がともにスタートビットを検出するという不都合はな
い。As described above, the first or second detector 31.
If either one of the 32 detects a start bit, the JK flip-flop is reset so as to prevent the other start bit from being detected. As a result, as described above, when the start bit is detected by one of the first and second detectors 31 and 32 according to the phase of the data TDATAIN, the detection function of the other start bit is stopped. Therefore, the first and second detectors 31 and 32 are
Both have no inconvenience of detecting the start bit.

【００９２】上記のようにして行われるスタートビット
検出部３によるスタートビット（第１ビット）が検出さ
れるときには、ＪＫフリップフロップ３１ｅ・３２ｅの
いずれかの反転出力端子から“１”の信号が出力され
る。このとき、ＮＯＲゲート３４は、いずれか一方の入
力が“１”となったとき、“０”の信号を出力する。こ
の信号は、カウンタ５ａのロード端子ＬＤ^*に入力され
る。When the start bit (first bit) is detected by the start bit detector 3 performed as described above, a signal of "1" is output from any of the inverting output terminals of the JK flip-flops 31e and 32e. To be done. At this time, the NOR gate 34 outputs a signal of "0" when one of the inputs becomes "1". This signal is input to the load terminal LD ^* of the counter 5a.

【００９３】ビット位置検出部５において、カウンタ５
ａは、上記の信号がロード端子ＬＤ ^*に入力されること
によって、４ビットのプリセット値（０，０，０，０）
をロードして、その値からカウントを開始する。カウン
タ５ａの出力端子ＱＡ・ＱＢ・ＱＤからの値がすべて
“１”となるとき、すなわち第１１ビットに対応する値
となるとき、前述のように、一致検出コンパレータ４ｂ
がストップビットを“０”の一致検出信号によって検出
する。In the bit position detector 5, the counter 5
In the case of a, the above signal is the load terminal LD. ^*Be entered in
4-bit preset value (0,0,0,0)
Load and start counting from that value. Coun
The values from the output terminals QA, QB, QD of the controller 5a are all
When it becomes "1", that is, the value corresponding to the 11th bit
Then, as described above, the coincidence detection comparator 4b
Detects the stop bit by the match detection signal of "0"
To do.

【００９４】また、出力端子ＱＡ〜ＱＤからの値によっ
て構成される４ビットのカウント値がデータ列の第９ビ
ットに対応する（１，０，０，１）となるとき、出力端
子ＱＡ・ＱＤからの値がそれぞれインバータ５ｃ・５ｄ
によって反転する。これにより、ＮＯＲゲート５ｂに入
力される値が全て“０”となるので、ＮＯＲゲート５ｂ
からは“１”の信号が出力される。これにより、最終デ
ータのビット位置（第９ビット）が検出される。また、
それ以外の期間では、ＮＯＲゲート５ｂからは、“０”
の信号が出力される。Further, when the 4-bit count value formed by the values from the output terminals QA to QD becomes (1, 0, 0, 1) corresponding to the 9th bit of the data string, the output terminals QA and QD The values from are inverters 5c and 5d, respectively.
Flip by. As a result, all the values input to the NOR gate 5b become "0", so the NOR gate 5b
Outputs a signal of "1". As a result, the bit position (9th bit) of the final data is detected. Also,
In the other periods, the NOR gate 5b outputs "0".
Signal is output.

【００９５】シリアル／パラレル変換部２において、サ
ンプリングクロックＳＣＬＫの４クロック当たりに１ビ
ットのレートで転送されてくるデータＴＤＡＴＡＩＮ
は、ＯＲゲート３５からのパルスのタイミングに同期し
て１ビットずつシフトレジスタ２ａにおいてシフトして
いく。“１”の信号がＮＯＲゲート５ｂから出力される
とき、最終データビット（図３のＤ７）がシフトレジス
タ２ａに取り込まれている。In the serial / parallel converter 2, data TDATAIN transferred at a rate of 1 bit per 4 clocks of the sampling clock SCLK.
Shifts bit by bit in the shift register 2a in synchronization with the timing of the pulse from the OR gate 35. When the "1" signal is output from the NOR gate 5b, the final data bit (D7 in FIG. 3) is captured in the shift register 2a.

【００９６】この状態で、データセレクタ２ｂは、シフ
トレジスタ２ａからのパラレルデータをＤフリップフロ
ップ２ｃに出力する。一方、データセレクタ２ｂは、Ｎ
ＯＲゲート５ｂからの信号が“０”のとき、Ｄフリップ
フロップ２ｃに保持されたパラレルデータから戻されて
きたパラレルデータをＤフリップフロップ２ｃに出力す
る。このようにして、シリアル／パラレル変換部２は、
入力されたシリアルのデータＴＤＡＴＡＩＮから１キャ
ラクタにおけるデータビットのみをパラレルに変換して
出力し、データビットの全てがシフトレジスタ２ａに取
り込まれるまでは、Ｄフリップフロップ２ｃに保持され
たパラレルデータを出力し続ける。In this state, the data selector 2b outputs the parallel data from the shift register 2a to the D flip-flop 2c. On the other hand, the data selector 2b has N
When the signal from the OR gate 5b is "0", the parallel data returned from the parallel data held in the D flip-flop 2c is output to the D flip-flop 2c. In this way, the serial / parallel converter 2
From the input serial data TDATAIN, only the data bit in one character is converted to parallel and output, and the parallel data held in the D flip-flop 2c is output until all the data bits are captured in the shift register 2a. to continue.

【００９７】ここで、前述のように、２ビットバイナリ
カウンタであるカウンタ３１ｆ・３２ｆは、サンプリン
グクロックＳＣＬＫをカウントして、４クロック分を１
周期とするパルスを出力端子ＱＢから出力する。したが
って、このパルスの１周期の前半（２クロック分）は
“０”であり、後半（２クロック分）は“１”である。
そして、カウンタ５ａが上記のパルスをカウントするこ
とによって、２クロック後に第１ビットのカウントが始
まり、それ以降は４クロック毎にカウント値が更新され
ていく。これにより、ＮＯＲゲート５ｂからの“１”の
信号は、各データビットのほぼ中央位置（３クロック
目）で“０”から変化する。したがって、シフトレジス
タ２ａからのパラレルデータの各データビットは、図２
（ａ）および（ｂ）に示すように、それぞれほぼ中央位
置となるデータ取込タイミングＴｄ（取込位相）でＣＰ
Ｕに取り込まれていく。Here, as described above, the counters 31f and 32f, which are 2-bit binary counters, count the sampling clock SCLK and count four clocks as one.
A pulse having a cycle is output from the output terminal QB. Therefore, the first half (2 clocks) of one cycle of this pulse is "0", and the second half (2 clocks) is "1".
Then, the counter 5a counts the above-mentioned pulse, so that counting of the first bit starts after two clocks, and thereafter, the count value is updated every four clocks. As a result, the "1" signal from the NOR gate 5b changes from "0" at approximately the central position (third clock) of each data bit. Therefore, each data bit of the parallel data from the shift register 2a is
As shown in (a) and (b), the CP is acquired at the data acquisition timing Td (acquisition phase), which is approximately at the center position.
It is taken in by U.

【００９８】以上に述べたように、本実施の形態のデー
タ入力装置では、スタートビット検出部３において、第
１検出部３１を備えることによって、スタートビットを
その先頭位相から最も近いサンプリングクロックＳＣＬ
Ｋの立ち上がりエッジ（立ち上がり位相）でとらえて検
出する一方、第２検出部３２を備えることによって、ス
タートビットをその先頭位相から最も近いサンプリング
クロックＳＣＬＫの立ち下がりエッジ（立ち下がり位
相）でとらえて検出する。As described above, in the data input device according to the present embodiment, the start bit detecting section 3 is provided with the first detecting section 31, so that the start bit is closest to the sampling clock SCL.
While detecting by detecting the rising edge (rising phase) of K, by including the second detection unit 32, the start bit is detected by detecting the falling edge (falling phase) of the sampling clock SCLK closest to the leading phase thereof. To do.

【００９９】これにより、データＴＤＡＴＡＩＮの先頭
位相がクロックの立ち上がりエッジの直前にあれば、第
１検出部３１によってスタートビットを検出し、上記の
先頭位相がクロックの立ち下がりエッジの直前にあれ
ば、第２検出部３２によってスタートビットを検出す
る。このように、サンプリングクロックの立ち上がりエ
ッジまたは立ち下がりエッジによってスタートビットを
検出することによって、サンプリングクロックＳＣＬＫ
の周波数を高めることなく、サンプリング回数を２倍に
増加させることができる。Accordingly, if the leading phase of the data TDATAIN is immediately before the rising edge of the clock, the first detecting section 31 detects the start bit, and if the leading phase is immediately before the falling edge of the clock, The second detector 32 detects the start bit. Thus, by detecting the start bit by the rising edge or falling edge of the sampling clock, the sampling clock SCLK
The number of times of sampling can be doubled without increasing the frequency of.

【０１００】したがって、６ＭＨｚや１２ＭＨｚといっ
たボーレートを必要とする一部のアプリケーションプロ
グラムを用いてデータ通信を行う際に、サンプリング周
波数に対するボーレートの倍率が低い場合（例えば４
倍）、通信の相手となる送信側とのボーレートの誤差を
許容範囲内に抑えることができる。以下に、ボーレート
の誤差について説明する。Therefore, when data communication is performed using some application programs that require a baud rate of 6 MHz or 12 MHz, when the multiplication rate of the baud rate with respect to the sampling frequency is low (for example, 4
It is possible to suppress the error of the baud rate with the transmitting side which is the communication partner within the allowable range. The error of the baud rate will be described below.

【０１０１】ここで、図４に示すように、１キャラクタ
は、スタートビットＳＴＲ、データビットＤ０〜Ｄ７、
パリティビットＤＰおよび１つのストップビットＳＴＰ
の１１ビットによって構成されるものとする。このよう
なキャラクタの受信時のボーレート誤差をＥｂとし、受
信時のサンプリング誤差をＥｓとし、誤差の総和Ｅｍと
すると、従来の技術で述べたように、誤差の総和Ｅｍが
５０％を超えると通信エラーが生じるので、これを回避
するには、 Ｅｍ＝１１（ビット）×Ｅｂ＋Ｅｓ≦５０（％） という条件を満たす必要がある。上式から、ボーレート
誤差については、次式 Ｅｂ≦（５０−Ｅｓ）／１１ を満たす必要がある。したがって、ボーレート誤差の上
限値、すなわちボーレート許容誤差は、 Ｅｂ＝（５０−Ｅｓ）／１１ となる。Here, as shown in FIG. 4, one character includes a start bit STR, data bits D0 to D7,
Parity bit DP and one stop bit STP
11 bits. Assuming that the baud rate error at the time of receiving such a character is Eb, the sampling error at the time of receiving is Es, and the total error Em is Em, communication is performed when the total error Em exceeds 50% as described in the related art. Since an error occurs, in order to avoid this, the condition Em = 11 (bits) × Eb + Es ≦ 50 (%) must be satisfied. From the above equation, it is necessary for the baud rate error to satisfy the following equation Eb ≦ (50−Es) / 11. Therefore, the upper limit value of the baud rate error, that is, the baud rate allowable error is Eb = (50−Es) / 11.

【０１０２】また、図２（ａ）および（ｂ）に示すよう
に、１ビットの時間の１／４の時間Ｔのさらに１／２
（１クロックで２回サンプリング可能であるため）、す
なわち１ビットの時間の１／８がサンプリング誤差とな
る。そこで、ボーレートの４倍の周波数を有するサンプ
リングクロックＳＣＬＫの立ち上がりおよび立ち下がり
でサンプリングする前述の方法によるボーレート許容誤
差は、１ビットを１００％とすると、 Ｅｂ＝（５０−１００／８）１１＝３．４１％ となり、前述の３％より大きくなる。また、ボーレート
の８倍の周波数を有するサンプリングクロックＳＣＬＫ
を用いる場合、１ビットの時間の１／８の時間のさらに
１／２、すなわち１ビットの時間の１／１６がサンプリ
ング誤差となるので、ボーレート許容誤差は、 Ｅｂ＝（５０−１００／１６）１１＝３．９７％ となり、より増大する。Further, as shown in FIGS. 2 (a) and 2 (b), one-fourth of the 1-bit time is 1/2 of the time T.
(Because sampling can be performed twice with one clock), that is, 1/8 of the time of 1 bit becomes a sampling error. Therefore, the baud rate tolerance by the above-described method of sampling at the rising and falling edges of the sampling clock SCLK having a frequency four times the baud rate is Eb = (50-100 / 8) 11 = 3 when 1 bit is 100%. This is 0.41%, which is larger than the above-mentioned 3%. In addition, a sampling clock SCLK having a frequency eight times the baud rate
When using, the sampling error is 1/2 of 1/8 of the 1-bit time, that is, 1/16 of the 1-bit time. Therefore, the baud rate error is Eb = (50-100 / 16) 11 = 3.97%, which is an increase.

【０１０３】ここで、比較のために、サンプリングクロ
ックの立ち上がりのみでサンプリングする従来の方法に
よるボーレート許容誤差を求める。Here, for comparison, the baud rate allowable error by the conventional method of sampling only at the rising edge of the sampling clock is obtained.

【０１０４】サンプリングクロックがボーレートの４倍
の周波数の場合のボーレート許容誤差は、１ビットの時
間の１／４がサンプリング誤差となるので、 Ｅｂ＝（５０−１００／４）１１＝２．２７％ であり、３％よりも小さい。また、サンプリングクロッ
クがボーレートの１６倍の周波数の場合のボーレート許
容誤差は、 Ｅｂ＝（５０−１００／１６）１１＝３．９７％ となる。この場合、ボーレートの８倍の周波数を有する
サンプリングクロックＳＣＬＫを用いる前述の場合と同
じボーレート許容誤差が得られるが、従来の技術で述べ
たように、サンプリング周波数が高すぎるという不都合
がある。When the sampling clock has a frequency four times as high as the baud rate, the baud rate allowable error is 1/4 of the 1-bit time, so the sampling error is: Eb = (50-100 / 4) 11 = 2.27% Which is smaller than 3%. When the sampling clock has a frequency 16 times the baud rate, the allowable baud rate error is Eb = (50-100 / 16) 11 = 3.97%. In this case, the same baud rate tolerance as in the above case using the sampling clock SCLK having a frequency eight times the baud rate can be obtained, but the sampling frequency is too high as described in the related art.

【０１０５】このように、本実施の形態のデータ入力装
置で用いる前述のサンプリング方法を用いることによっ
て、ボーレート許容誤差を大きくすることができ、通信
エラーをより生じにくくさせるさせることが可能にな
る。As described above, by using the above-described sampling method used in the data input device according to the present embodiment, the baud rate allowable error can be increased and the communication error can be made less likely to occur.

【０１０６】[0106]

【発明の効果】以上のように、本発明のデータ入力装置
は、受信したデータ列のスタートビットをサンプリング
クロックのタイミング、より具体的には、スタートビッ
トの先頭位相に続く最も近いサンプリングクロックの立
ち上がり位相または立ち下がり位相でスタートビット検
出手段によって検出し、サンプリングクロックのタイミ
ングでデータ列のデータビットを取り込む位相をスター
トビットの検出位相に基づいて決定する構成である。As described above, according to the data input device of the present invention, the start bit of the received data string is set to the timing of the sampling clock, more specifically, the rising edge of the nearest sampling clock following the start phase of the start bit. The start bit detecting means detects the phase or the falling phase, and the phase for fetching the data bit of the data string at the timing of the sampling clock is determined based on the detected phase of the start bit.

【０１０７】このように、サンプリングクロックの立ち
上がりまたは立ち下がり時にスタートビットを検出する
ことによって、スタートビットのサンプリング回数をサ
ンプリングクロックの周波数を高めることなく増加させ
ることができる。この結果、４８ＭＨｚのような比較的
周波数の低いサンプリングクロックの、ボーレート（例
えば１２ＭＨｚ）に対する倍率が低い場合でも、ボーレ
ートの誤差を許容範囲に納めることがきるという効果を
奏する。As described above, by detecting the start bit at the rising or falling edge of the sampling clock, the number of times of sampling the start bit can be increased without increasing the frequency of the sampling clock. As a result, even if the sampling clock having a relatively low frequency such as 48 MHz has a low multiplication rate with respect to the baud rate (for example, 12 MHz), the error of the baud rate can be kept within the allowable range.

【０１０８】上記のデータ入力装置において、上記スタ
ートビット検出手段は、スタートビットをサンプリング
クロックの立ち上がり位相と立ち下がり位相とでそれぞ
れ検出する２つの検出部を有し、一方の検出部がスター
トビットを検出すると、他方の検出部によるスタートビ
ットの検出を阻止することで、両検出部がスタートビッ
トを検出することが防止される。したがって、両検出部
を用いても正確にスタートビットを検出することができ
るという効果を奏する。In the above data input device, the start bit detecting means has two detecting sections for detecting the start bit at the rising phase and the falling phase of the sampling clock, and one detecting section detects the start bit. When detected, the detection of the start bit by the other detection unit is blocked, so that both detection units are prevented from detecting the start bit. Therefore, there is an effect that the start bit can be accurately detected even when using both detection units.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施の一形態に係るデータ入力装置に
おける受信回路の構成を示す論理回路図である。FIG. 1 is a logic circuit diagram showing a configuration of a receiving circuit in a data input device according to an embodiment of the present invention.

【図２】（ａ）は上記受信回路におけるスタートビット
検出部の第１検出部によるスタートビットの検出動作を
示すタイミングチャートであり、（ｂ）は上記スタート
ビット検出部の第２検出部によるスタートビットの検出
動作を示すタイミングチャートである。FIG. 2 (a) is a timing chart showing a start bit detection operation by a first detection unit of the start bit detection unit in the reception circuit, and FIG. 2 (b) is a start chart by a second detection unit of the start bit detection unit. 6 is a timing chart showing a bit detection operation.

【図３】本発明の実施の一形態および従来のデータ入力
装置に入力されるキャラクタの構成を示す説明図であ
る。FIG. 3 is an explanatory diagram showing a configuration of a character input to an embodiment of the present invention and a conventional data input device.

【図４】ボーレートの許容誤差を説明するために用いる
データ列の構成を示す図面である。FIG. 4 is a diagram showing a structure of a data string used for explaining a baud rate allowable error.

【図５】従来のデータ入力装置における受信回路の構成
を示す論理回路図である。FIG. 5 is a logic circuit diagram showing a configuration of a receiving circuit in a conventional data input device.

【図６】図５の受信回路におけるスタートビット検出部
によるスタートビットの検出動作を示すタイミングチャ
ートである。6 is a timing chart showing a start bit detecting operation by a start bit detecting unit in the receiving circuit of FIG.

【図７】ボーレートの１６倍の周波数を有するサンプリ
ングクロックによるスタートビットの検出動作を示すタ
イミングチャートである。FIG. 7 is a timing chart showing a start bit detection operation using a sampling clock having a frequency 16 times the baud rate.

【符号の説明】[Explanation of symbols]

２ シリアル／パラレル変換部 ３ スタートビット検出部 ５ ビット位置検出部 ３１ 第１検出部（検出部） ３２ 第２検出部（検出部） 2 Serial / parallel converter 3 Start bit detector 5-bit position detector 31 First Detection Unit (Detection Unit) 32 Second Detection Unit (Detection Unit)

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】受信したデータ列のスタートビットをサン
プリングクロックのタイミングでスタートビット検出手
段によって検出し、サンプリングクロックのタイミング
でデータ列のデータビットを取り込む位相をスタートビ
ットの検出位相に基づいて決定するデータ入力装置にお
いて、 上記スタートビット検出手段は、スタートビットの先頭
位相に続く最も近いサンプリングクロックの立ち上がり
位相または立ち下がり位相でスタートビットを検出する
ことを特徴とするデータ入力装置。1. A start bit of a received data string is detected by a start bit detecting means at the timing of a sampling clock, and a phase for fetching a data bit of the data string at the timing of a sampling clock is determined based on the detection phase of the start bit. In the data input device, the start bit detecting means detects the start bit at a rising phase or a falling phase of the nearest sampling clock following the leading phase of the start bit. 【請求項２】上記スタートビット検出手段は、スタート
ビットをサンプリングクロックの立ち上がり位相と立ち
下がり位相とでそれぞれ検出する２つの検出部を有し、
一方の検出部がスタートビットを検出すると、他方の検
出部によるスタートビットの検出を阻止することを特徴
とする請求項１に記載のデータ入力装置。2. The start bit detecting means has two detecting sections for detecting the start bit at a rising phase and a falling phase of a sampling clock, respectively.
The data input device according to claim 1, wherein when one of the detection units detects a start bit, the detection of the start bit by the other detection unit is blocked.