JP2003179150A - シリコン・ゲルマニウム技術のための静電放電保護シリコン制御整流器(esd−scr) - Google Patents
シリコン・ゲルマニウム技術のための静電放電保護シリコン制御整流器(esd−scr)Info
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Abstract
する静電破壊保護デバイスを提供する。 【解決手段】 SCR103は、基板上のN-ドープト層
と、その上の第一Pドープト領域とを含む。カソード12
4を形成する第一N+ドープト領域がP-ドープト領域上
に配置されグラウンドに連結される。第一N+ドープト
領域、第一P-ドープト領及びN-ドープト層は、SCR
103のバーティカルNPNトランジスタ131を形成する。
アノード122を形成する第二Pドープト領域は、保護パ
ッド104に連結され、N-ドープト層上に配置され、第一
Pドープト領域と電気的に絶縁される。第二Pドープト
領域、N-ドープト層及び第一Pドープト領域は、SC
R103のラテラルPNPトランジスタ132を形成する。
Description
は、2001年9月11日にファイルされたアメリカ仮
出願(シリアル番号60/318,550)、及び2002年9月
にファイルされたアメリカ出願、シリアル番号未知の利
益を主張する。その内容は本明細書に援用されている。
保護回路の分野に関し、より詳細には、ESD保護回路
で有効なシリコン制御式整流器(SCR)構造に関す
る。
ワイヤレス装置)を利用した技術では、現在シリコン・
ゲルマニウム(SiGe)を集積回路(IC)に組み込
んでいる。シリコン・ゲルマニウム技術は、チップ製造
業者に、高トランジスタ電流利得を維持する一方、トラ
ンジスタ速度等のアナログ/RF設計要件を満たす能力
を与える。シリコン層(例えば、N−エピタキシャル
層)の上のSiGe層の導入は、その間でヘテロ接合を
形づくる。このように、ヘテロ接合バイポーラ・トラン
ジスタ(HBT)が形成され、チップのファンクショナ
ル回路(例えば相補性金属酸化物半導体(CMOS)回
路)と集積化されるだろう。即ち、HBTは、SiGe
層が高速トランジスタを作り出すことをできるようにす
るところで、ファンクショナルRF回路として使用さ
れ、それはRF用途のために使用されるだろう。
ジスタを有するICなど)はESD現象と接することよ
って生成されるだろう高電圧に敏感である。かくして、
静電破壊(ESD)保護回路は集積回路にとって不可欠
である。ESD現象は、一般に高電圧電位(一般的に、
数キロボルト)の放電から生じて及び短い期間(一般的
に、100ナノ秒)の高電流(数アンペア)のパルスを
導く。
接合バイポーラ・トランジスタも固有いくらかのESD
保護能力を有することを示した。例えば、1つの刊行物
において、いかなる追加のESD保護回路なしでも、フ
ァンクショナルHBTが、2つのトランジスタ・ターミ
ナル(例えばベース−コレクター、ベース−エミッター
及び同類)の間で測定可能な固有ESD保護特性を有す
ることが見いだされたことが示された。そのような研究
の詳細な理解のために、読者は、エス.ボールドマン
(S.Voldman)他による、題名「エピタキシャル−ベース
・シリコン−ゲルマニウム・ヘテロ接合バイポーラ・ト
ランジスタの静電破壊特性試験」、電気過大応力/静電
破壊シンポジウム・プロシーディング2000、EOS-22、pp.2
39-250、IEEE カタログ番号00TH8476、ISBN1-58537-018-
5に向けられる。
イポーラ・トランジスタの固有ESD保護能力は制限さ
れ、その結果、ファンクショナル回路のためのESD保
護(電圧クランピング及び電流能力)は十分に提供され
ないだろう。例えば、破壊的な故障が起こるまで、エミ
ッター−ベース接合は非常に限られたESD電流だけを
扱うことができる。1つの理由は、ESD応力電流がベ
ース・コンタクトからアクティブ・ベース−エミッター
接合まで流れなければならないことである。したがっ
て、電流はベース・コンタクトをアクティブ・トランジ
スタ領域に接続しているSiGeの非常に薄い(例えば
50ナノメータ)層で流れる。これは、デバイスターミ
ナルでのかなりの電圧蓄積の他に、初期故障を導き、デ
バイスを、いかなるESD用途(例えば、HBTのベー
スが入力端子に接続され、エミッターが接地されるとこ
ろでRFレシーバ入力を保護する用途)に対しても非実
際的にする。
は、また、実際的なRFトランジスタ・レイアウトで必
要になる長い及び狭いベース多結晶シリコン接続に帰さ
れるだろう。これらのベース多結晶シリコン接続に沿っ
て抵抗は増加し、一方電圧はESDの間低下し、それは
許されないことである。したがって、シリコン−ゲルマ
ニウム技術を利用した半導体技術において、改良された
ESD保護デバイス用の必要性がある。
は、集積回路(IC)の回路を保護するためのシリコン
制御整流器(SCR)を有する、本発明の静電破壊(E
SD)保護デバイスで克服される。SCRは、バーティ
カル(vertical)NPNトランジスタ及びラテラル(late
ral)PNPトランジスタを含む。
d)(例えば、軽くドープされたN−エピタキシャル)層
が、基板の上に配置され、N−エピタキシャル層の上に
第一Pドープト領域が配置される。第一N+ドープト領
域が、P−ドープト領域の上に配置され、接地のために
連結される。第一N+ドープ領域、第一P−ドープト領
域及びN−エピタキシャル層は、SCRのバーティカル
NPNトランジスタを形成し、そこで、第一N+ドープ
領域がSCRのカソードを形成する。
結される。第二Pドープ領域は、SCRのアノードを形
成され、N−エピタキシャル層の上に配置され、第一P
ドープ領域に関して横に配置され、電気的に、第一Pド
ープ領域から絶縁される。第二Pドープ領域、N−エピ
タキシャル層及び第一Pドープ領域は、SCRのラテラ
ルPNPトランジスタを形成する。トリガ・デバイス
は、SCRのゲートに連結されるだろう。例えば、外部
オンチップ・トリガ・デバイスはSCRのゲートに連結
され、そこで、トリガ・デバイスは同じIC上に存在す
る。しかし、トリガ・デバイスは、SCRといかなるコ
ンポーネントも共有しない。代替えとして、集積化され
たトリガ・デバイスが、SCRのゲートに連結されるだ
ろう。そこでは、トリガ・デバイスが同じICの上で存
在し、同様に少なくとも1つのコンポーネントがSCR
とシェアする。
域は、シリコン−ゲルマニウム(SiGe)格子から製
造される。かくして、バーティカルNPNトランジスタ
は、ベース(SiGe層)及びコレクター(N−エピ
Si)の間で低接合容量を有するヘテロ接合バイポーラ
・トランジスタ(HBT)である。本発明のバーティカ
ルHBTを組み込んだSCRは、ワイヤレス・デバイス
での回路等の高周波用途の下で動作している回路を保護
するために好適である。
ところでは、図に共通な同一の部材を表すために同一の
参照数字を使用した。
は、集積回路(IC)を製造するための完全なプロセス
フローを形成しない。むしろ、本発明が当該技術におい
て現在使用される集積回路製作技術と共に行われること
ができるので、本発明の理解を促進するのに必要なとき
は、一般に行われるプロセスステップ部分が含まれる。
製造中のICの部分のレイアウト及び横断面を表示する
図は、スケールで描かれていない。しかし、その代わり
に、本発明の種々の特徴を図示すために描かれている。
更に、可能な場合、集積回路のP及びN型ドープト領域
と関連して、図は例示的に回路(例えばSCR回路)の
回路図を含む。
SD保護デバイス102の回路図の実施形態を表す。回
路図A及び図Bの中の実施形態の各々は、例として、保
護回路(ファンクショナル回路)101と保護回路10
1のパッド104に連結したSCR・ESD保護デバイ
ス102とを有する集積回路(IC)100の部分を表
す。一個のパッド104及びSCR・ESD保護デバイ
ス102が略図において例として示されるが、当該技術
で熟練したものは、追加のESD保護デバイス102
が、必要に応じてIC100のファンクショナル回路1
01のために他のパッド(例えばI/Oパッド)104
に連結されうるだろうと認める。
4及びアース112の間で連結されるSCR103を含
み、外部オンチップ・トリガ・デバイス105がSCR
103に連結されている。トリガ・デバイス105及び
SCR103は、集積回路(IC)100の回路(即ち
ファンクショナル回路)101のための静電放電保護デ
バイス102として共に一体に機能する。特に、SCR
103は、トリガ・デバイス105と共に、IC回路1
01をIC回路101のパッド104で起こるだろう静
電破壊(ESD)から保護する。ターンオンされると、
パッド104からSCR103のアノード122及びカ
ソード124を通して接地112する、いかなるESD
電流も向け直す分流器として、SCR103は機能す
る。トリガ素子105は、ターンオンされ、即ち、速く
このような過電圧ESD状態を放散させるために、SC
R103を「トリガする」。
ラウンド112及び保護回路101に関して、図1A及
び1Bで示される両方の実施形態に対して同じものであ
ることに注意されたい。SCR103へのトリガ・デバ
イス105のカップリングだけが、図1A及び1Bの回
路図の間で異なる。
CR保護デバイス102は、PNPトランジスタQP1
32及びNPNトランジスタQN131を含む。特に、
SCR103のアノード122は、パッド104に及び
任意にレジスタRN142の第一の側に接続される。レ
ジスタRN142は、低電流で、意図されないトリガを
抑制するために使用される。更に、アノード122はP
NPトランジスタQP132のエミッター108に連結
され、それは分路抵抗器RN142に並列である。任意
に、多くの直列のダイオードDS(図示せず)が、PN
PトランジスタQP132のアノード122及びエミッ
ター108の間で連結されるだろう。連続的に接続され
たダイオードDS(一般的に1−4ダイオード)は、ラ
ッチアップ仕様を果たすことを要求されるように、SC
R103の保持している電圧を増加させるために任意に
提供される。
QP132のベース、レジスタRN142の他側及びN
PNトランジスタQN131のコレクターを含む。更
に、レジスタRP141の一側と同様に、PNPトラン
ジスタQP132のコレクターはNPNトランジスタQ
N131のベースに接続され、それは第二ノード136
を形成する。レジスタRP141の他側は第三ノード1
24に接続され、それはグラウンド112に連結され
る。レジスタRP141は、リーク電流等の、低電流の
意図されていないトリガを抑制するために使用される。
更に、NPNトランジスタQN131のエミッターは、
また、接地された第三ノード124に接続され、SCR
103のカソードとして機能する。
1及び142が112を接地するために全抵抗を制御
し、したがって、SCR103の電流をトリガして及び
保持することを制御することができるということを認識
するだろう。更に、トリガ素子105からのいかなるリ
ーク電流も、このレジスタ141を通したパスによって
グランド112にそらされる。
5は、第一ノード134とグラウンド112との間で連
結される外部オンチップ・トリガ素子105である。特
に、トリガ素子105は、PNPトランジスタQP13
2のベースに連結され、SCR103の第二ゲートG2
として一般に表される。図1Bで示される代替実施形態
で、トリガ・デバイス105は、パッド104と第二ノ
ード136との間で連結される。特に、トリガ素子10
5は、NPNトランジスタQP131のベースに連結さ
れる、それは、SCR103の第一ゲートG1として一
般に表される。どちらの実施形態ででも、トリガ素子1
05は、SCR103に対して「外部」と考えられる。
それは、トリガ素子105が、SCR103の構造のコ
ンポーネントを集積化した(即ち、分担された)いかな
る構造のコンポーネントも有さないからである。発明の
更なる見地は、図5〜図9に関して検討されるように、
HBT構造を利用した、外部オンチップ・トリガ・ダイ
オードの種々の実施形態によって、SCRトリガを提供
することになっている。図2で示すように、SCRをト
リガすることはまた、N−エピタキシャル層及び第一p
−ドープト(p−ベース)領域の間で形成される接合部
のブレイクダウン等の、内部トリガ機構を使用すること
によって可能であることに注意されたい。
いる種々の実施形態を、図2〜図4に関して示し、また
検討する。例えば、本発明のSCRの1つの発明の特徴
は、SCR103を形成するためのラテラル・バイポー
ラ・トランジスタ及びバーティカル・バイポーラ・トラ
ンジスタを含む構造的形成である。本発明の発明の他の
見地は、バーティカル・ヘテロ接合バイポーラ・トラン
ジスタ(HBT)を形成するための、SCR103での
シリコン・ゲルマニウム(SiGe)技術の利用法に関
連する。
保護デバイスの第一実施形態の横断面図を表す。図2で
の例証となる回路図はSCR103のコンポーネントを
表示する。それは図1A及び1Bの概略図実施形態に対
応する。即ち、図2は、ラテラル・バイポーラ・トラン
ジスタ及びバーティカル・バイポーラ・トランジスタに
よって形成されたSCRとして図示され議論される。ト
リガ素子105が、図2の横断面図の上で表されていな
いことに注意をされたい。
ジスタがNPNトランジスタQN131によって形成さ
れ、一方、ラテラル・バイポーラ・トランジスタはPN
PトランジスタQP132によって形成される。SCR
保護デバイス103は、P型基板203、埋込み型N−
ドープト層(以下「埋込み層N形」(BLN)という)
205、N−ドープト層(例えば軽くドープされた又は
N−エピタキシャル層)208、及び少なくとも1つの
N+シンカ領域206を含む、多くのドープト層を含
む。SCR・ESD保護デバイスも、第一Pドープト領
域214、少なくとも1つの第2Pドープト領域21
2、第一N+ドープト・ボリエステル繊維シリコン領域
216、及び少なくとも1つの第2N+ドープト領域2
10を含む。
−ドープト(例えば2x1019原子/cm-3)、した
がって高伝導性のBLN205を形成する。軽いN−ド
ープト層208((例えば1016〜1017原子/cm-3
であり、以下「N−エピタキシャル」層208と例示的
に呼ぶ)がBLN205の上に形成される。N−エピタ
キシャル層208の側部分離は、深いトレンチアイソレ
ーション(DTI)219のリングによって提供され
る。即ち、深いトレンチが、アクティブ・デバイス領域
のまわりでエッチングされ、とりわけ、二酸化珪素(S
iO2)等の絶縁酸化物で充てんされる。
領域)2061及び2062(集合的にN+シンカ領域2
06)は、約1018原子/cm-3のドーピング濃度を有
するN形ドーパントを挿入することによってDTI21
9近傍で形成される。かくして、軽いN−ドープト層2
08は、BLN205とN−シンカ領域206との間の
上に形成される。N+シンカ領域206は、N+拡散領
域210からBLN205までオーム接続を形成するた
めに使用される。
218が、図2で示されるように、高−ドープト領域
(例えば、第二N+及びP+ドープト領域210(21
2))の形成(例えばインプリメンテーション/拡散)
を示す領域を切り離すために使用される。特に、浅いト
レンチは特性エリアでエッチングされ、絶縁物材料(例
えば二酸化珪素(SiO2)等)は浅いトレンチで堆積
する。領域210及び212は、また、2001年11
月5日に出願の、一般に譲渡された、US特許出願連続
番号第10/007,833号で説明されるような、S
CR操作に有益である当該技術で知られた他の技術によ
って切り離されるだろう。そしてそれは、本明細書に援
用される。
3は、対称的に好ましくは形成され、カソード124が
アノード122を形成している2つのP+領域2121
及び2122の間で、実質的にセンタリングされるよう
になっており、そこで、各々のP+アノード領域122
がカソード124の反対側にある。IC100上でリア
ルエステートをセーブするための技術として、対称が好
ましくは提供され、したがって、ちょうどアノード12
2として役立つ一個の大きいP+領域212を提供する
代わりに、よりコンパクトなインプルメンテーション及
びより少ないエリア・オーバーヘッドが提供される。更
に、対称は増加する電流フローを推進するより効率的な
幾何学のレイアウトをできるようにする。
グ・ステップが、それぞれ、高ドープトN+及びP+領
域210及び212を形成するためのSTI領域形成に
続いて行われることに注意されたい。インプランテーシ
ョンが、ドーパントがIC100の専用領域だけを貫通
することができるようにするために、N+及びP+のた
めの分離したフォトマスクを通して提供される。図4に
言及すると、カソード領域216、第一ゲート領域22
6、アノード領域212及び第二ゲート領域210を囲
んでいるエリアが示され、処理中に、絶縁性STI材料
によってカバーされるようになっている。
(N+拡散領域)2101及び2102(集合的に第二N
+領域210)が、第二ゲートG2 134を形成する
各々のN−シンカ領域206の上に提供される。更に、
第二P+領域(P+拡散領域)2121及び2122(集
合的に第二P+領域212)がアノード122を形成す
るN−エピ層208の上に提供される。図2で示すよう
に、STI218は、第一P+領域214からの第二P
+領域212と同様に、第二P+領域212から第二N
+領域210を切り離して電気的に分離する。
た、N−エピ層208及び第一N+ボリエステル繊維シ
リコン領域216上に形成された、第一Pドープト領域
214によって、バーティカルNPNトランジスタQN
131は形成される。特に、第一N+ポリシリコン領域
(N+エミッター)、216及び第一Pドープト領域2
14は、それぞれバーティカルNPNトランジスタQN
131のエミッター及びベースを形成する。更に、N−
エピ層208、N−シンカ領域206及びBLN205
は、一体となってバーティカルNPNトランジスタQN
131のコレクターを形成する。第一N+ポリシリコン
領域(エミッター)216、その名前が意味するよう
に、N+ドープト・ポリ・シリコン材料であり、また、
一般的にSCR103のカソード124を形成する。
保護デバイスの第二実施形態の平面図を表す。図3は、
IC100のリアルエステートを節約し、SCRトラン
ジスタ・ベース幅を最小にすることによって性能を高め
るための、SCRコンポーネントの多くの可能なレイア
ウトの1つの実施形態を図で示す。図3で示される多く
の見地は、ここで図2及び4において表される実施形態
に加えられるだろう。例えば、カソード124は複数の
第一N+ポリシリコン領域(例えば2161から21
63、集合的にN+領域216)によって形成され、そ
れは第一Pドープト領域214の上に直線的に散在され
る。更に、P+ポリシリコン領域226によって形成さ
れるトリガ・ゲートG1は散在し且つ第一Pドープト領
域214の上に、複数の第二N+ポリシリコン領域21
6と整列される。
P+ポリシリコン領域(図示せず)によって形成される
だろう。そして、それはN−エピ層208の上に直線的
に散在する。更に、トリガ・ゲートG2(それは第二N
+ドープト領域210によって形成される)は、また、
散在し且つN−エピ層208の上で複数の第二P+ポリ
シリコン領域と整列した複数の第二N+ドープト領域
(図示せず)を含むだろう。
ジスタQP132は、少なくとも1つの第ニP+ドープ
ト領域(例えば2121及び2122、集合的に21
2)、集合的にBLN205を有するN−エピ領域20
8及び第一Pドープト領域214によって形成される。
第二P+ドープト領域212、集合的にBLN205を
有するN−エピ領域208及び第一Pドープト領域21
4は、それぞれエミッター、ベース及びラテラルPNP
トランジスタQP132のコレクターを形成する。第二
P+ドープト領域212は、一般的にP+ドープト・ポ
リ・シリコン材料あるが、代替実施形態では、以下に更
に詳細に説明するように第二P+ドープト領域212
は、P+ドープトSiGe材料から製造される。バーテ
ィカルNPNトランジスタQN131のベースと同様
に、ラテラルPNPトランジスタQP132のコレクタ
ーを形成するように、第一Pドープト領域214が、双
対関数の役目を果たすことに注意されたい。同じく、ラ
テラルPNPトランジスタQP132のためのベースと
同様に、バーティカルNPNトランジスタQN131の
コレクターを形成するように、N−エピ層208及びB
LN205は集合的に双対関数の役目をする。
つのP+ベース・ポリ・シリコン領域226によって形
成され、それは第一Pドープト領域214の上にそれぞ
れ配置される。図2及び3において示される実施形態
で、第一ゲート136は、例として第一N+カソード・
ポリ・シリコン領域216の対面に位置する複数のP+
ベース・ポリ領域(例えば領域2261及び2262)を
含む。
+エミッター・ポリ・シリコン領域216の近傍且つ各
々の間で、第一ゲート領域2261及び2262がそれぞ
れ配置される。即ち、ポリシリコン領域2162及び2
163の他に、第一N+エミッターの間で第一ゲート領
域2261及び2262が、第一N+エミッター領域21
61及び2162の間にそれぞれ配置される。マルチプル
を提供すると、N+エミッター/カソード・ポリ・シリ
コン領域216と同じラインの、散在された第一ゲート
領域226は、アノード領域(即ち第二P+ドープト領
域212)が、カソードにより近く置かれることができ
るようにし、図2に関して更に詳細に下で説明されるよ
うに、側部寸法LNが、SCR103のより速いターン
オンのために低減されることができるようになる。
酸化珪素(SiO2))は、第一N+エミッター・ポリ
・シリコン領域216を第一ゲート136のP+ベース
・ポリ・シリコン領域226から分離する。特に、絶縁
性領域2241及び2242は、第一Pドープト領域21
4の上及び第一N+エミッター・ポリ・シリコン領域2
16とP+ポリシリコン領域2261及び2262との間
に配置される。第一N+エミッター・ポリ・シリコン領
域216がまた、一部の絶縁性領域2241及び2242
の上に形成されることに注意をされたい。更に以下で詳
細に説明するように、絶縁性領域2241及び2242の
間に位置する第一N+エミッター・ポリ・シリコン領域
216の部分は、その間にウィンドウ(即ち「エミッタ
ー開口」)230を画成する。
ポリシリコン領域216(カソード)、第一ゲート領域
226(G1)、第二ゲート領域、210(G2)及び
第二P+領域212(アノード)の上に形成される。特
に、金属層が(例えば、コバルト、チタン及び同類を使
用して)、IC100の表面上に堆積される。熱の処理
の間、高伝導性の合金が、金属及びシリコン(「シリサ
イド」)の間で形成される。シリサイド層220は、高
−ドープト領域(216、210、212及び226)
と、それらのそれぞれの金属コンタクトとの間の伝導性
のボンドとして役立ち、それは、SCR103のアノー
ド122、カソード124、第一ゲート136及び第二
ゲート134で外部接続性を提供する。
インター−レベル誘電体(ILD)として知られる酸化
物層250(想像線で描画された)が、ドープト領域の
上に堆積させる。エッチング過程はコンタクトホールを
形成するために実行される。そして、それは金属コンタ
クトを形成するために金属でその後充てんされる。いく
つかのコンタクトホールが、最大電流を増加させるため
にエミッター開口230の上にローで置かれるだろう。
アノード122(即ち第二P+領域212)の上のコン
タクトホールの総数は、カソード124(即ち第一N+
ポリシリコン領域216)のコンタクトホールの数とほ
ぼ一致することに注意されたい。
(210、212、214及び216)の全ては、シリ
コン−オンリー格子構造から形成される。特に、第一及
び第二ドープト領域214及び212は、約1021原子
/cm-3のドーピング濃度を有する。第一N+ポリシリ
コン領域(エミッター)216及び第二N+領域(第二
ゲート)210、及びP+ポリシリコン領域226は、
約1021原子/cm-3のドーピング濃度を有する。BL
N層205は、約1019原子/cm-3のドーピング濃度
を有し、N+シンカ領域206は、約1020原子/cm
-3のドーピング濃度を有し、N−エピタキシャル層20
8は、1016〜1017原子/cm-3まで範囲でドーピン
グ濃度を有し、それは、保護デバイス103の最も低い
ドーピング濃度である。
域214は、シリコン・ゲルマニウム(SiGe)格子
構造を含む。特に、第一Pドープト領域214は、シリ
コン及びゲルマニウムから形成される。濃度は、0%か
ら約ピーク濃度10〜13%までの層の深さで徐々に増
加する。シリコン濃度は、100%から約90〜87%
までそれぞれ低下する。更に、SiGeには、約1019
原子/cm-3の濃度で、ボロンがドープされる。保護デ
バイス102の残りの層及び領域は、上で示したものと
同じである。シリコン・ゲルマニウム格子構造の利用
は、例えばワイヤレス・チップ及びデバイスなどの、特
にRF用途の下で動作している回路に適している。
Nトランジスタ131)の実現は、非常に低接合容量を
有し、SCRを高(RF)周波数に好適にし、SCR1
03の寄生的な接合容量が低接合容量を有することによ
って最小にされ、ESD硬度の非常に高いレベルを提供
する。特に、ベース及びコレクター(即ちSiGe・P
ドープト領域214及びN−エピ領域208の領域)の
間の接合部エリアは、エミッター開口によって画成さ
れ、したがって最小にされる。更に、N−エピ層208
(コレクター)は、標準の非−エピ半導体プロセスと比
較して非常に軽くドープされている。代表的な接合容量
は、0.7フェムト・ファラド/平方ミクロン・エリア
(P+/N−ウェル/平方ミクロン・エリアに対する
1.6フェムト・ファラド/平方ミクロンと比較して)
である。BLNとP−基板との間、又はデバイスの側壁
(DTI)の間の他の寄生容量に対して、全てのキャパ
シタンス値は、ファンクショナルHBTデバイスのため
に高周波要求に会うためにすでに最小にされた。
ープト領域214及び212は、SiGeから各々製造
され、約1019cm-3の濃度でボロンでドープされてい
る。第一及び第二Pドープト領域214及び212のジ
ョイント形成はより容易な製作処理をできるようにし、
費用をそれによって低下する。更に、この第三実施形態
の性能は、実質的に第二実施形態と同じものであり第二
Pドープト領域212は、シリコン−ベースの格子構造
だけから形成される。
ンにする速度を増加させることである。SCR103の
ターンオン時間を減らすことは、一対の先行技術のラテ
ラル・バイポーラ・トランジスタによって形成されるS
CR103への2つの特定の差によって実現される。先
行技術上の1つの差は、SCR103でのトランジスタ
QN131及びQP132のそれぞれのベース領域のサ
イズでの減少で、それは、トランジスタ131及び13
2の電流利得βと同様に、SCR103のターンオン時
間に影響する。増加するトランジスタ電流ゲインβは、
その十分な電流が各々のトランジスタQN131及びQ
P132のベースを順方向バイアスするために提供され
ることを確実にするのを手伝い、それによって速く及び
確実にSCR103を起動させる。
バーティカルNPNトランジスタQN131及びラテラ
ルPNPトランジスタQP132のそれぞれのベースの
長を表示する。第一P+ドープト領域214がシリコン
及びゲルマニウムの結晶組織を含む実施形態で、NPN
トランジスタQN131のベース長さLPは、15〜5
0 nmの範囲である。
エッジ211から、エミッター開口230まで測られ
る。上で示したように、絶縁性材料(例えばSiO2)
224でカバーされない第一P+領域214の下に位置
するN−エピ領域としてエミッター開口230は画成さ
れる。エミッター開口230のサイズは、電流フローの
ための横断面を決定する。一実施形態において、PNP
トランジスタQP132のベース長さLNは、1.0か
ら2.0ミクロンの範囲にある。
スタQN131及びQP132の結合されたターンオン
時間と関連がある。バイポーラ・トランジスタ131及
び132のターンオン時間は、それらのそれぞれのベー
ス幅の平方と比例関係にある。したがって、NPNバイ
ポーラ・トランジスタのベース幅(LP)がバーティカ
ルNPNトランジスタQN131を実施することによっ
て低下されたので、SCRのターンオン時間は、また、
一対の横に形成されたトランジスタを有するSCRと比
較して非常に低下された。
N131のベースの、SiGe格子構造を利用した実施
形態に対して、SiGeヘテロ接合トランジスタは、独
立した電子及びホールの制御をできるようにする。その
結果、全体的な利得帯域幅積(fmax)(それは最大の
動作周波数を特徴づける)は、改良されれるだろう。全
体的な利得帯域幅積(fmax)は、2つの製作方法によ
って改良されるだろう。第一製作方法は、一様なベース
で高ゲルマニウム濃度を提供することで、一方、第二方
法は等級分けされたベースで低ゲルマニウム濃度を提供
することである。
は、非常に低下される。特に、NPNトランジスタQN
131のベース−エミッター・インタフェイスのヘテロ
接合は、エミッター(電流利得が高く残留するこのよう
なもの)への正孔注入を低下する。デバイスの速度は、
エミッター−コレクターによって測られるように、走行
時間は通常のバイポーラ・トランジスタと等しく、しか
し、利得帯域幅積はベース幅抵抗で大きい減少のために
非常に増加する。この第一製作方法は、パワー・アプリ
ケーションに対して最も好適である。
低ゲルマニウム濃度)では、ゲルマニウムは、エミッタ
ー−ベース接合の非常に低濃度によってNPNトランジ
スタQN131のコレクター−ベース接合の約10%ま
で変化する。この場合、電流利得はわずかに影響を受け
るだけである。しかし、エミッター−コレクター走行時
間によって測られるように、デバイスの速度はベースを
横切るゲルマニウム濃度こう配によって生成される作り
つけ電界のために増加する。更に、ベース幅変調(コレ
クター−ベース電圧の変化で引き起こされるベース−コ
レクター空乏層幅の変調)は減らされる、しかし、高電
流利得落差−オフは、コレクター−ベース・インタフェ
イスでの、ヘテロ接合のために増加する。したがって、
この第二製作方法は、小信号用途のために最も好適であ
る。後の技術は、ベース層でより高い固有抵抗の欠点を
有する。したがって、前述の先行技術デバイスでのES
D能力は、比較的低い。
D保護デバイスの第三実施形態の横断面図を表す。図4
で示される実施形態は、BLN205及びN+シンカ領
域が省略されるという及びN−ウェル406がN−エピ
層208の上に形成されるという点を除いて、図2の実
施形態と同じものである。
基板203の上に形成され、N−ウェル406はN−エ
ピ層208に拡散され、DTI219によって横に絶縁
される。N−ウェル406は、BLN205より少ない
約1018原子/cm-3のN−ドーピング濃度を有する。
第一Pドープト領域214、第二Pドープト領域21
2、第二N+ドープト領域210及び第一N+ドープト
領域216は、図2に関して上で示したようにN−ウェ
ル406の上に形成される。第一及び第二Pドープト領
域214及び212がまた、図2に関して上で説明され
たように、シリコン・ドープト材料だけ又はSiGeだ
けを含むだろうことに、更に注意されたい。
物の省略は、SCR103の分散型のラテラルPNPト
ランジスタQP132で、電流利得のいかなる可能な劣
化も防止する。特に、電流利得の劣化(それはBLN2
05の高ドープ濃度による)は、BLN205を通して
低抵抗の電流パスを有する利点を相殺するだろう。した
がって、拡散されたN−ウェル406は、電流利得で最
小の減少を有するラテラルPNPトランジスタ132
(バーティカルNPNトランジスタ132のコレクター
と同様に)のベースβを形成する。
ウトがまた実施されうることに更に注意されたい。非対
称レイアウトで、第一ゲートを形成する1つの第二N+
ドープト領域210及び第二ゲートを形成している一個
Pベース・ポリ領域226と同様に、1つの第二P+ド
ープト領域212(例えば2121)だけが利用され
る。このように、P+領域2121によって画成される
アノード122は、対称実施形態より大きい。それは、
アノード122でのコンタクトホールの数が、カソード
124でコンタクトホールの数と実質的に一致しなけれ
ばならないからである。更に、絶縁性材料のDTIリン
グは、第二P+ベース・ポリ・シリコン領域2262が
形成されるところの近傍の、STI領域の下で形成され
る。したがって、リングの右のすべてが、SCR103
から省略される。本発明の非対称SCRのESD保護性
能は、電流利得及びSCRターンオン時間に関して好ま
しい対称SCRレイアウトの性能に相当する。
部)PNPトランジスタQP132を有する、バーティ
カルNPNトランジスタQN131を提供する。バーテ
ィカルNPNトランジスタは、エミッターからコレクタ
ーまで低下されたベース長さLP及びバーティカル電流
フローを有し、分散された(即ち側部)NPN及びPN
Pトランジスタを有するSCRと比較して、電流ゲイ
ン、電流フロー及びターンオン時間を増加させる。
コン−ゲルマニウムを含む例で、SCR103は、P−
基板203から、DTI219と同様に、BLN205
及びP−基板203の接合部によって形成されるリバー
スダイオードによって、垂直に絶縁される。したがっ
て、SCR103は、ワイヤレス・デバイス等のRF用
途で使用されるICに対して通常遭遇するような種々の
状況で、ESD保護デバイスとして使用されるだろう。
このようなRF回路で、信号は正電源電圧より上に又は
負電源電圧の下で揺れるだろう。P−基板203から分
離される保護デバイスは、両方の例で有益である。それ
は、信号のこのようなオーバーシュート又はアンダーシ
ュートが起こった場合、供給又は接地ラインを開ける導
電パスがないという回路要求に従うことができるだけだ
からである。
トが完全に省略され、又は、一個のゲートだけ又は両方
のゲート(即ちゲートG1又はG2)が、保護されるI
C100の回路に基づいて要求されるだろうことに注意
をされたい。例えば、図1Aに言及すると、パッド10
4で起こっている現象をESDから保護するとき、第二
ゲートG2 136だけがSCR103をトリガするた
めに使用される。かくして、第一ゲートG1を形成する
P+ポリ・シリコン・ベース領域226は要求されな
い。第二ゲートG2 134だけを利用することは、第
一ゲートG1 136を使用することによって起こり、
NPNトランジスタ131のSiGeベース214を通
した横の(トリガ)電流フローによる、いかなる電位加
熱問題も回避する。
ートG1 134だけが、SCR103をトリガするた
めに使用される。かくして、第二ゲートG2を形成する
N+領域210及びN+シンカ領域206は要求されな
い。使っていないゲートを排除することは、ESD保護
デバイス102のよりコンパクトなレイアウトを提供す
る。更に、ラテラルPNPトランジスタ132をトリガ
するために第二ゲートG2 134を使用することと比
較してSCR102のトリガ速度を少なくするだけでな
く、トリガ・ゲートG1 136は、非常に有効なHB
Tベース領域にトリガ電流を注入する短く且つ直接の方
法である。
136は、また、独立のトリガ・デバイス105に接続
性を提供するために実施されるだろう。特に、SCR1
03をトリガして、ESD現象の異なる型から保護する
ために各々のゲートが使用されうる例がある。このよう
なESD現象は、特定のパッドで起こっている正の負の
ESD現象を含み、その中で、ESD現象はファンクシ
ョナル回路101の異なるコンポーネントで起こってい
る。
他の実施形態で、トリガ・ゲートは完全に排除されるだ
ろう。両方のゲートの消去は、よりコンパクトなICレ
イアウトをできるようにする。N+シンカ領域506、
N+G2領域510及びP+ベース・ポリ・シリコン5
22がもはや要求されないからである。SCRのトリガ
電圧が、N−エピとP−ベース層(SiGe)との間
の、ヘテロ接合のアバランシブレークダウンによって決
定されうる所で、ゲートG1及びG2の省略は適用でき
る。
子105の第一実施形態の横断面図を表す。上で言及し
たように、SCRは外部オンチップ・トリガ素子105
によって、オンにされる(即ち、「トリガされ」る)。
SCR103もトリガ素子105も、いかなる集積化又
は共有コンポーネントをも有しないので、トリガ素子1
05はSCRの外部である。図5〜図9で検討したトリ
ガ・デバイスは、第一Pドープト領域214で、SiG
e格子構造を利用しているSCR実施形態のために利用
される。即ち、バーティカルNPNトランジスタ131
がヘテロ接合バイポーラ・トランジスタ(HBT)の例
で、図5〜図9のトリガ素子105は、使用されるだろ
う。
及び5Bの)は、コレクター(C)からベース(B)の
ヘテロ接合トランジスタ(HBT)のブレイクダウンを
利用するヘテロ接合ダイオード(HBD)トリガ・デバ
イス105である。特に、HBDトリガ素子105は、
SCR103に関して上で検討したようにP型基板20
3、埋込み型N−ドープト層(以下に、「埋込み層N
形」(BLN))505、N−エピタキシャル層508
という)、及び少なくとも1つのN+シンカ領域506
を含む多くのドープト層を含む。HBDトリガ素子10
5も、SiGeドープト領域514、少なくとも1つの
N+拡散領域510及び少なくとも1つのP+ポリ・ベ
ース領域522を含む。
の構造と、多くの見地で同様である。特別なのは、シリ
コンP−基板203の上で、たいへん伝導性のBLN5
05が形成されることである。N−エピタキシャル層5
08は、BLN205の上に形成される。N−エピ層5
08の側部分離は、とりわけ二酸化珪素(SiO2)等
の、深いトレンチアイソレーション(DTI)519の
リングによって提供される。
カ領域5061及び5062(ひとまとめにしてN+シン
カ領域506)は、SCR103に関して上で示したよ
うにN形ドーパントをインプラントすることによってD
TI519近傍に形成される。かくして、N−エピ層5
08は、BLN205及びN+シンカ領域506の間に
形成される。N+シンカ領域506は、N+拡散領域5
10からBLN505まで低オーム接続を形成するため
に使用される。浅いトレンチアイソレーション(ST
I)518は、SCR103に関して上で示したよう
に、高−ドープト領域(例えばN+拡散領域510及び
SiGe・P−ドープト領域514)の形成(例えばイ
ンプランテーション)のために示される領域を切り離す
ために使用される。
ップが高いドープトN+領域510を形成するためにS
TI領域形成に続いて行われることに注意をされたい。
インプランテーションの間、N+拡散領域5101及び
5102(ひとまとめにして、N+拡散領域510)は
各々のN+シンカ領域506の上に提供される。そし
て、それはヘテロ接合ダイオードのカソード532(H
BTのコレクター・コンタクトへの等価物)を形成す
る。
び5184がN+拡散領域5102を絶縁する一方、ST
I領域5181及び5182は、N+拡散領域5101を
絶縁する。更に、N−エピ層領域509は、STI領域
5182及び5183の間で維持される。更に、SiGe
・Pドープト領域514は、N−エピ層領域509及び
隣接のSTI領域5182及び5183の上に広く堆積す
る。
域522はPドープト領域514の上に形成される。そ
して、それはひとまとめにしてHBD105のアノード
534(HBTのベース・コンタクトへの等価物)を形
成する。図5Aの1つの実施例で、P+ベース・ポリ・
シリコン領域522は、Pドープト領域514及びN−
エピ層508の上にセンタリングされる。即ち、アノー
ド534はアクティブSiGe・Pドープト領域514
の上に、直接のコンタクトを有する。
域522は、2つの領域5221及び5222に分割され
ており、各々のP+ベース・ポリ・シリコン領域522
はPドープト領域514の上であり且つSiGe・Pド
ープト領域514の下に形成されたSTI518の上に
横に形成されている。即ち、アノード534はアクティ
ブ接合部にインダイレクト・コンタクトを有する。それ
は、Pベース・ポリ・シリコン領域5221及び5222
がアクティブSiGe・Pドープト領域514に横に置
かれているからである。実施形態のどちらででも、SC
R103に関してより上で検討したように、高−ドープ
ト領域(N+拡散及びP+ベース・ポリ・シリコン領域
510及び522)が任意にシリサイド化520されう
ることに注意をされたい。
ミッター・コンタクト領域がないことに注意をされた
い。エミッター・コンタクト領域の省略は、バーティカ
ル電流フローが、メタライゼーション、コンタクト、シ
リサイド化層520及びP+ベース・ポリ・シリコン領
域522を通って薄いSiGeベース層514に入るこ
とができるようにする。即ち、SiGe・Pドープト領
域(ベース)514がHBD105のアノードを形成
し、一方、N+拡散領域5101及び5102、N+シン
カ領域5061及び5062及びN−エピ層508がひと
まとめにしてHBD105のカソードを形成する。高ド
ープトBLN505、N+シンカ領域506及びN+拡
散領域510(シリサイド層520を含む)が、陰極端
子532に入る低抵抗接続が存在することを確実にする
ことに、更に注意をされたい。
イクダウンは、SiGe・P−ベース及びその下に配置
されたN−エピ層領域509の間のPN接合で起こる。
一般的に、HBDのブレークダウン電圧は、6〜9ボル
トの間に範囲である。ESD現象の間、一旦ブレークダ
ウン電圧閾値が起こるならば、トリガダイオード105
は伝導してトリガ電流をSCR103のゲート(134
又は136)に提供し、それは、SCR103をトリガ
する。
えば1016〜1017原子/cm-3近傍のドーピング濃
度)ので、接合容量が非常に低いことにも注意をされた
い。N−エピ層508での低レベル・ドーピングは、ダ
イオードの空乏層がN−エピ層のシリコンに、更に延び
ることをできるようにする。より長い空乏層幅は、下部
の接合容量で終わる。
ェル領域507(想像線で描かれた)が、N−エピタキ
シャル層508で形成される。特に、N−ウェル507
は、SiGe・Pドープト領域514の下で形成され
る。特に、N−ウェル507は、N+拡散領域510の
下でDTI領域519の間で横に延びる。したがって、
N+シンカ領域506は、もはや要求されない。N−ウ
ェル507は、接合部のN−サイドでドーピング濃度
(例えば1018原子/cm-3)を増加させることによっ
て更にトリガ電圧を下げるために提供される。より高い
ドーピング濃度は、電圧がより高い電界の強さで落ちる
より短い空乏層幅となる。後者は、より高いアバランシ
増倍係数及び低いブレークダウン電圧に導く。
トリガ素子の例示的な概略図実施形態を表す。特に、各
々の略図は、ひとまとめにしてIC100の上でファン
クショナル回路101を保護するESD保護デバイス1
02を形成するSCRに、トリガ素子105が連結した
ことを示す。更に、外部オンチップ・レジスタ802
は、グラウンド112にノード136でトリガ・デバイ
ス105から連結される。
実施形態の横断面図を表す。図8Aは、短絡するベース
−エミッターを有する、ヘテロ接合バイポーラ・トラン
ジスタHBT105のコレクター−ベース・ダイオード
を図で示す。図8Bは、オープン・ベースを有するコレ
クター−エミッター・デバイスを図で示す。図6で示さ
れる構造は、ベース・ターミナルが外部に接続される方
法に従い、図8A及び図8Bで示されるどちらの構造で
でも使用されるだろう。
ンジスタ(HBT)のコレクター−エミッター・ブレイ
クダウンを利用しているSiGe SCRのために、ト
リガ素子105を表す。図5Bで表されるように、図6
は構造的に同じものであるが、N+エミッター領域60
2は、SiGe・Pドープト領域514の上及びPベー
ス・ポリ・シリコン領域5221及び5222の間で形成
される。更に、絶縁性層624は、N+エミッター領域
602及びPベース・ポリ・シリコン領域5221及び
5222の間で形成される。かくして、SCR103に
関して上で検討したように、エミッター開口630は、
N+エミッター領域602の下で及び絶縁性層624の
エッジ内に画成される。
05に組み込む1つの利点は、トリガ電圧を低下するこ
とである。更に、エミッターからコレクターへのバーテ
ィカル電流フローと同様に、内部電流増幅のためN+エ
ミッター領域602は本質的により強いトリガ部材を提
供する。ベース及びエミッターがHBT SCR103
の低い電位(例えばゲートG1 136)に、両方とも
連結される一方、コレクターがESD保護回路でより高
い電位に結合されることに注意をされたい。
に関して説明されるように、N−ウェル604(想像線
で描かれている)は同様の態様で提供される。N−ウェ
ル604は、ドーピング濃度を増加(例えば図5A及び
5Bに関して上で検討したように、同じ態様で接合部の
N−サイドでの1018原子/cm-3)させることによっ
て更にトリガ電圧を下げるためにN−エピ層508の中
に提供される。
は、エミッター(図8A)外部に連結され、又は浮動
(図8B)しているベースを有するだろう。上で検討し
たように、コレクター−ベース・ブレイクダウン(図5
A及び5B)を有する、構造の上に接続される(図8A
及び8B)エミッターを有している構造の利点は、より
強いトリガ素子である。ベース−エミッター(図8A)
を短絡させることは、通常6〜9ボルトのESD保護デ
バイス102に対して、ブレイクダウン及びしたがって
トリガ電圧という結果になる。浮動ベース(図8B)
は、通常4〜7ボルトの低下されたブレークダウン電圧
で終わる。特性用途の所望のトリガ電圧に従い、適当な
バージョン(図8A又は8B)が選択されるだろう。
実施形態の横断面図を表し、図7で示すように、図8C
はオープンコレクターを有するエミッター−ベース・ダ
イオードを図示する。
ダイオード・トリガ素子105は、ヘテロ接合バイポー
ラ・トランジスタ(HBT)のベース−エミッター・ブ
レイクダウンを利用したSiGe SCRである。特
に、図5及び6の他のトリガ素子実施形態に関して上で
検討したように、BLN505及びN−エピタキシャル
層508はP−基板203の上に配置される。
ピ層508の上に形成されるが、STI518の形成の
間、提供される絶縁性材料は、N−エピ層508の上に
形成され、それによってSiGe・P−ベース層514
をN−エピ層508から分離すること。かくして、HB
Tのコレクター接合へのベースは、トリガ素子105か
ら省略される。したがって、トリガ素子105は、N+
エミッター領域602とSiGe・P−ベース層514
との間で形成されるベース−エミッター・ダイオードを
含む。
6、図8A及び図8Bのどの実施形態より低いブレーク
ダウン電圧を有する。図7の低いブレークダウン電圧
は、高PドープトSiGeベース領域514及び再び高
ドープトN+エミッター領域602によって形成される
ヘテロ接合による。上で示したように、ドーピング・レ
ベルでの増加は、ブレークダウン電圧を低下する。図7
のトリガ素子のベース・ブレイクダウン電圧へのエミッ
ターは、一般的に4〜6ボルトの間の範囲である。
ィカルNPNトランジスタ131を含む構造の形成を有
するSCR103を提供することは、SCR103のタ
ーンオン時間を減少する。特に、SCR性能は、分散型
の(即ち側部)NPNトランジスタを有するSCRと比
較して、バーティカルNPNトランジスタ131で流れ
る高電流のために改良される。更に、シリコン−ゲルマ
ニウム格子を使用したバーティカルNPNトランジスタ
131のベースを製造することは、SiGeSCR10
3が、ワイヤレス・デバイス等の、高周波用途で使用さ
れることをできるようにする。特に、P−ドープトSi
Geベースは、その下の低いドープトN−エピ・コレク
ター領域に、非常に低い接合容量を提供し、それは、R
F用途にかなり適している。
e技術を使用して製造されるだろう。特に、ヘテロ接合
ダイオードは、SCRのゲートに連結され、ヘテロ接合
ダイオードの逆ブレークダウン電圧がSCRにトリガ電
圧を画成するようになっている。ヘテロ接合トリガ・デ
バイスが高周波用途のために好まれるけれども、当該技
術で熟練したものは、他のトリガ・デバイスがSCRを
トリガするために本発明のSCR103に連結されるだ
ろうということを認識する。
デバイスを、ESD−SCRのためのトリガ素子として
使用される観点から検討したことに注意をされたい。し
かし、HBDデバイスは、また、それら自身によるES
D保護デバイスとして使用されるだろう。即ち、ダイオ
ードは『反対の極性』を有するESDパルスをそらすた
めに加えられることができる。反対の極性は、その保護
された回路に接続されるパッドが、グラウンドに関して
負ESDパルスを受け取ることを意味する。この場合、
ダイオード(及び例えばSCR)安全にESD現象を放
出するために導電パスを提供する。
れる図1BのSCR・ESD保護デバイスの概略図を表
す。図9は、反対の極性を有するESDパルスをそらす
ために分流器ダイオード902の使用を図で示す。図9
の略図は図1Bの略図と同じものでトリガ・デバイス1
05は、ダイオードであり、分路ダイオード902は、
パッド104と同様にSCR103のアノード122及
びグラウンド112に連結されるようになっている。特
に、トリガダイオード105のアノードがパッド104
に連結される一方、トリガダイオード105のカソード
は、レジスタ141によってグラウンド112に連結さ
れる。更に、分路ダイオードのアノードがパッド104
に連結される一方、分路ダイオード902のカソード
は、グラウンド112に直接に連結される。
施形態は、図5Aで示すようなHBDデバイス500で
ある。図5Aで示す実施形態は、最も低いものを提供す
るダイレクト・アノード(ベース)コンタクトを図示し
た可能な順方向オン抵抗であり、それは、分路部材とし
て最も好適にする。図5Aのダイレクト・アノード(ベ
ース)コンタクトは、そこで貫通電流フローを制限する
インダイレクト・アノード(ベース・コンタクト)を利
用した先行技術デバイスに対して、ヘテロ接合で最大電
流フローをできるようにする。図5B、図6及び図7で
示すように他のHBDダイオードは、ESD分路デバイ
スとして使用されるだろうことに注意をされたい。しか
し、これらの実施形態は、SCRのためのトリガ・デバ
イスとしてより適している。これらの他のHBDダイオ
ードは、より高い抵抗及びより低い電流能力のためによ
り低い性能を提供する、しかしトリガ・デバイスとし
て、それらは一般的により低いブレークダウン電圧から
の利益を与える。
態が示され且つ詳細にここで説明されたが、当該技術で
熟練したものはすぐにまだこれらの教示内容を組み込む
多くの他の変化された実施形態を工夫することができ
る。
イスの回路図実施形態を表す。
イスの回路図実施形態を表す。
デバイスの第一実施形態の横断面図を表す。
デバイスの第二実施形態の平面図を表す。
デバイスの第三実施形態の横断面図を表す。
態の横断面図を表す。
態の横断面図を表す。
横断面図を表す。
横断面図を表す。
トリガ素子の回路図実施形態を表す。
リガ素子の回路図実施形態を表す。
トリガ素子の回路図実施形態を表す。
のSCR・ESD保護デバイスの回路図を表す。
Claims (10)
- 【請求項1】シリコン制御整流器(SCR)(103)
を有している静電破壊(ESD)保護デバイス(10
2)であって、 基板(203)と、 前記基板の上に配置されるN−ドープト層(208)
と、 前記N−ドープト層の上に配置される第一Pドープト領
域(214)と、 カソード(124)を形成している少なくとも1つの第
一N+ドープト領域(216)であって、前記第一Pド
ープト領域の上に配置されてグラウンド(112)に連
結され、前記少なくとも1つの第一N+ドープト領域、
前記第一P−ドープト領域及び前記N−ドープト層が、
前記SCRのバーティカルNPNトランジスタ(13
1)を形成している第一Pドープト領域(214)と、 前記SCRのアノード(122)を形成し、保護された
パッド(104)に結合するように適合された、少なく
とも一つの第二Pドープト領域(212)であって、前
記N−ドープト層の上に配置され、前記第一Pドープト
領域に関して横に配置され、及び電気的に前記第一Pド
ープト領域から分離され、そこで前記少なくとも一つの
第二Pドープト領域、前記N−ドープト層及び前記第一
Pドープト領域は、前記SCRのラテラルPNPトラン
ジスタ(132)を形成する少なくとも一つの第二Pド
ープト領域(212)と、を備えた静電破壊(ESD)
保護デバイス(102)。 - 【請求項2】前記第一Pドープト領域がPドープト・シ
リコン−ゲルマニウム材料を含む請求項1記載のESD
保護デバイス。 - 【請求項3】前記少なくとも1つの第2P領域がシリコ
ン−ゲルマニウム材料を含む請求項1又は2記載のES
D保護デバイス。 - 【請求項4】前記第一Pドープト領域に、電気的に連結
される第一ゲート(136)を更に含む請求項1又は2
記載のESD保護デバイス。 - 【請求項5】前記第一ゲートが少なくとも1つのP+ポ
リシリコン領域(226)を含む請求項4記載のESD
保護デバイス。 - 【請求項6】前記N−ドープト層に電気的に連結される
第二ゲート(134)を更に含んでいる請求項1又は2
記載のESD保護デバイス。 - 【請求項7】前記第二ゲートがN−ドープト層の上に配
置される少なくとも1つの第2N+ドープト領域(21
0)を含む請求項6記載のESD保護デバイス。 - 【請求項8】ヘテロ接合ダイオードを有している静電破
壊(ESD)保護デバイス(102)であって、 基板の上に配置されるN−ドープト層(508)と、 N−ドープト層の上に配置されるPドープト領域(51
4)であって、前記N−ドープト層及びPドープト領域
がバーティカルPNダイオードを形成するPドープト領
域(514) 前記ダイオードのアノード(534)を形成している前
記Pドープト領域の上に形成される少なくとも1つのP
+ポリシリコン領域(522)であって、前記N−ドー
プト層の上にある前記Pドープト領域の一部の上に、少
なくとも1つのP+ポリシリコン領域が直接に形成され
る少なくとも1つのP+ポリシリコン領域(522)
と、 前記N−ドープト層(508)の上に配置され、前記ダ
イオードのカソード(532)を形成する少なくとも1
つのN+ドープト領域(510)と、 前記少なくとも
1つのN+ドープト領域と前記Pドープト領域との間で
形成される浅いトレンチアイソレーション(STI)
と、前記N−ドープト層を横に絶縁している深いトレン
チアイソレーション(DTI)リングと、を備える静電
破壊(ESD)保護デバイス(102)。 - 【請求項9】静電破壊(ESD)保護デバイスであっ
て、 保護された回路(101)のパッド(104)に、カッ
プリングに適合するアノード(122)有するシリコン
制御整流器(SCR)(103)と、グラウンド(11
2)にカップリングに適合するカソード(124)とを
備え、前記SCRは複数のドープト領域(203、20
8、214、216)を更に含み、前記ドープト領域の
うちの少なくとも1つがシリコン−ゲルマニウム材料を
含む静電破壊(ESD)保護デバイス。 - 【請求項10】前記SCRが更に成り立つ請求項37記
載のESD保護デバイスであって、 第一バーティカル・トランジスタ(131)と、 前記第一バーティカル・トランジスタに連結される第二
ラテラル・トランジスタ(132)と、を備え、 前記第一バーティカル・トランジスタ及び前記第二ラテ
ラル・トランジスタがそれぞれSCRの前記アノード及
び前記カソードを形成する請求項9記載のESD保護デ
バイス。
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