JP2003168937A - 可変利得型差動増幅回路および乗算回路 - Google Patents
可変利得型差動増幅回路および乗算回路Info
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- JP2003168937A JP2003168937A JP2001363753A JP2001363753A JP2003168937A JP 2003168937 A JP2003168937 A JP 2003168937A JP 2001363753 A JP2001363753 A JP 2001363753A JP 2001363753 A JP2001363753 A JP 2001363753A JP 2003168937 A JP2003168937 A JP 2003168937A
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Abstract
(57)【要約】
【課題】 一定レベル以下の歪みが実現可能な可変利得
型差動増幅器およびそれを用いた乗算回路を提供するこ
とである。 【解決手段】 トランジスタ1のエミッタはノードN1
1に接続され、ノードN11とノードN12との間に抵
抗51が接続され、ノードN12と接地端子との間に抵
抗52が接続されている。トランジスタ2のエミッタは
ノードN21に接続され、ノードN21とノードN22
との間に抵抗61が接続され、ノードN22と接地端子
との間に抵抗62が接続されている。ノードN11,N
21間にはFET71が接続され、ノードN12,N2
2間にはFET72が接続されている。FET71,7
2のゲートはそれぞれ抵抗81,82を介して制御電圧
AGCを受ける制御端子NGに接続されている。抵抗5
1,52,61,62およびFET71,72が可変抵
抗回路30を構成する。
型差動増幅器およびそれを用いた乗算回路を提供するこ
とである。 【解決手段】 トランジスタ1のエミッタはノードN1
1に接続され、ノードN11とノードN12との間に抵
抗51が接続され、ノードN12と接地端子との間に抵
抗52が接続されている。トランジスタ2のエミッタは
ノードN21に接続され、ノードN21とノードN22
との間に抵抗61が接続され、ノードN22と接地端子
との間に抵抗62が接続されている。ノードN11,N
21間にはFET71が接続され、ノードN12,N2
2間にはFET72が接続されている。FET71,7
2のゲートはそれぞれ抵抗81,82を介して制御電圧
AGCを受ける制御端子NGに接続されている。抵抗5
1,52,61,62およびFET71,72が可変抵
抗回路30を構成する。
Description
【0001】
【発明の属する技術分野】本発明は、可変利得型差動増
幅器およびそれを用いた乗算回路に関する。
幅器およびそれを用いた乗算回路に関する。
【0002】
【従来の技術】従来より、可変利得型差動増幅器(可変
利得機能付差動増幅回路)が用いられている。バイポー
ラトランジスタ、MOSFET(金属酸化物電界効果ト
ランジスタ)等のSi(シリコン)デバイスを用いた集
積回路では、可変利得型差動増幅器として、ギルバート
型構成を有する増幅器およびOTA(オペレーショナル
トランスコンダクタンス増幅器:operational transcon
ductance amplifier)構成を有する増幅器が主流となっ
ている。
利得機能付差動増幅回路)が用いられている。バイポー
ラトランジスタ、MOSFET(金属酸化物電界効果ト
ランジスタ)等のSi(シリコン)デバイスを用いた集
積回路では、可変利得型差動増幅器として、ギルバート
型構成を有する増幅器およびOTA(オペレーショナル
トランスコンダクタンス増幅器:operational transcon
ductance amplifier)構成を有する増幅器が主流となっ
ている。
【0003】ギルバート型構成を有する増幅器は、広い
可変利得範囲を有するが、消費電力や雑音特性の面で劣
っている。そのため、移動体通信等では、一般的に、差
動増幅器にFETスイッチ等からなる可変抵抗回路を設
けたOTA構成が用いられる。
可変利得範囲を有するが、消費電力や雑音特性の面で劣
っている。そのため、移動体通信等では、一般的に、差
動増幅器にFETスイッチ等からなる可変抵抗回路を設
けたOTA構成が用いられる。
【0004】図12はOTA構成を有する従来の可変利
得型差動増幅器の構成を示す回路図である。
得型差動増幅器の構成を示す回路図である。
【0005】図12の可変利得型差動増幅器は、バイポ
ーラトランジスタ(以下、トランジスタと略記する)1
01,102、抵抗103,104,105,106お
よびn−MOSFET(以下、FETと略記する)10
7により構成される。FET107が可変抵抗回路20
0を構成する。
ーラトランジスタ(以下、トランジスタと略記する)1
01,102、抵抗103,104,105,106お
よびn−MOSFET(以下、FETと略記する)10
7により構成される。FET107が可変抵抗回路20
0を構成する。
【0006】トランジスタ101のベースは入力信号R
Fin(+)を受ける入力端子NI1に接続され、トラ
ンジスタ102のベースは入力信号RFin(−)を受
ける入力端子NI2に接続されている。入力信号RFi
n(+),RFin(−)は、差動入力である。トラン
ジスタ101,102のコレクタは、それぞれ抵抗10
3,104を介して電源電圧Vccを受ける電源端子N
VCに接続されている。トランジスタ101,102の
エミッタは、それぞれ抵抗105,106を介して接地
端子に接続されている。また、トランジスタ101,1
02のコレクタは、それぞれ出力端子NO1,NO2に
接続されている。出力端子NO1,NO2からそれぞれ
出力信号RFout(+),RFout(−)が導出さ
れる。出力信号RFout(+),RFout(−)は
差動出力である。
Fin(+)を受ける入力端子NI1に接続され、トラ
ンジスタ102のベースは入力信号RFin(−)を受
ける入力端子NI2に接続されている。入力信号RFi
n(+),RFin(−)は、差動入力である。トラン
ジスタ101,102のコレクタは、それぞれ抵抗10
3,104を介して電源電圧Vccを受ける電源端子N
VCに接続されている。トランジスタ101,102の
エミッタは、それぞれ抵抗105,106を介して接地
端子に接続されている。また、トランジスタ101,1
02のコレクタは、それぞれ出力端子NO1,NO2に
接続されている。出力端子NO1,NO2からそれぞれ
出力信号RFout(+),RFout(−)が導出さ
れる。出力信号RFout(+),RFout(−)は
差動出力である。
【0007】トランジスタ101,102のエミッタに
接続されるノードN1,N2間には、FET107が接
続されている。FET107のゲートは、抵抗110を
介して制御電圧AGCを受ける制御端子NGに接続され
ている。
接続されるノードN1,N2間には、FET107が接
続されている。FET107のゲートは、抵抗110を
介して制御電圧AGCを受ける制御端子NGに接続され
ている。
【0008】図12の可変利得型差動増幅器では、FE
T107のゲートに制御電圧AGCを印加してFET1
07のソース・ドレイン間抵抗を変化させることによ
り、利得制御を行う。例えば、FET107をオン状態
にすれば、最大利得および低雑音特性が得られる。この
場合、微小な高周波信号の増幅に適している。また、F
ET107をオフ状態にすれば、減衰量が最大(最小利
得)となり、歪み特性が向上する。この場合、電界強度
が高い状態での混変調に強くなる。
T107のゲートに制御電圧AGCを印加してFET1
07のソース・ドレイン間抵抗を変化させることによ
り、利得制御を行う。例えば、FET107をオン状態
にすれば、最大利得および低雑音特性が得られる。この
場合、微小な高周波信号の増幅に適している。また、F
ET107をオフ状態にすれば、減衰量が最大(最小利
得)となり、歪み特性が向上する。この場合、電界強度
が高い状態での混変調に強くなる。
【0009】
【発明が解決しようとする課題】上記の可変利得型差動
増幅器においては、可変抵抗回路200のFET107
のゲートに与える制御電圧を変化させることにより連続
的な利得制御を行うことができる。
増幅器においては、可変抵抗回路200のFET107
のゲートに与える制御電圧を変化させることにより連続
的な利得制御を行うことができる。
【0010】しかしながら、上記の可変利得型差動増幅
器の可変抵抗回路200は、FETのピンチオフ電圧近
傍の制御電圧の領域で強い非線形性を有している。それ
により、特定の制御電圧の近傍で歪み特性が劣化する。
したがって、連続的な利得制御を行う場合に、FETに
おいて波形歪みが増大する制御電圧が与えられたときに
可変利得型差動増幅器の歪み特性が劣化する。
器の可変抵抗回路200は、FETのピンチオフ電圧近
傍の制御電圧の領域で強い非線形性を有している。それ
により、特定の制御電圧の近傍で歪み特性が劣化する。
したがって、連続的な利得制御を行う場合に、FETに
おいて波形歪みが増大する制御電圧が与えられたときに
可変利得型差動増幅器の歪み特性が劣化する。
【0011】本発明の目的は、一定レベル以下の歪みが
実現可能な可変利得型差動増幅器およびそれを用いた乗
算回路を提供することである。
実現可能な可変利得型差動増幅器およびそれを用いた乗
算回路を提供することである。
【0012】
【課題を解決するための手段および発明の効果】本発明
に係る可変利得型差動増幅器は、可変インピーダンス回
路と、第1の入力信号を受ける第1の端子、第1の負荷
を介して第1の電位に接続される第2の端子および可変
インピーダンス回路に接続される第3の端子を有する第
1のトランジスタと、第2の入力信号を受ける第1の端
子、第2の負荷を介して第1の電位に接続される第2の
端子および可変インピーダンス回路に接続される第3の
端子を有する第2のトランジスタとを備え、可変インピ
ーダンス回路は、第1のトランジスタの第3の端子と第
2の電位との間に接続された1以上の第1の抵抗要素
と、第2のトランジスタの第3の端子と第2の電位との
間に接続された1以上の第2の抵抗要素と、少なくとも
1つの第1の抵抗要素の一端と少なくとも1つの第2の
抵抗要素の一端との間および少なくとも1つの第1の抵
抗要素の他端と少なくとも1つの第2の抵抗要素の他端
との間にそれぞれ接続されるとともに共通の制御電圧を
受ける制御端子を有する複数のスイッチング素子とを含
むものである。
に係る可変利得型差動増幅器は、可変インピーダンス回
路と、第1の入力信号を受ける第1の端子、第1の負荷
を介して第1の電位に接続される第2の端子および可変
インピーダンス回路に接続される第3の端子を有する第
1のトランジスタと、第2の入力信号を受ける第1の端
子、第2の負荷を介して第1の電位に接続される第2の
端子および可変インピーダンス回路に接続される第3の
端子を有する第2のトランジスタとを備え、可変インピ
ーダンス回路は、第1のトランジスタの第3の端子と第
2の電位との間に接続された1以上の第1の抵抗要素
と、第2のトランジスタの第3の端子と第2の電位との
間に接続された1以上の第2の抵抗要素と、少なくとも
1つの第1の抵抗要素の一端と少なくとも1つの第2の
抵抗要素の一端との間および少なくとも1つの第1の抵
抗要素の他端と少なくとも1つの第2の抵抗要素の他端
との間にそれぞれ接続されるとともに共通の制御電圧を
受ける制御端子を有する複数のスイッチング素子とを含
むものである。
【0013】本発明に係る可変利得型差動増幅器におい
ては、第1および第2の入力信号が第1および第2のト
ランジスタにより差動増幅される。
ては、第1および第2の入力信号が第1および第2のト
ランジスタにより差動増幅される。
【0014】この場合、第1の電位から第1の負荷、第
1のトランジスタおよび少なくとも1つの第1の抵抗要
素を通して第2の電位に電流が流れると、第1の抵抗要
素に電圧降下が生じる。また、第1の電位から第2の負
荷、第2のトランジスタおよび少なくとも1つの第2の
抵抗要素を通して第2の電位に電流が流れると、第2の
抵抗要素に電圧降下が生じる。それにより、複数のスイ
ッチング素子の一端の電位が異なり、かつ複数のスイッ
チング素子の他端の電位が異なる。この場合、複数のス
イッチング素子の制御端子には共通の制御電圧が与えら
れているので、複数のスイッチング素子における一端お
よび他端に対する制御端子の電圧が異なる。これは、複
数のスイッチング素子に異なる制御電圧が印加されるこ
とに等しい。その結果、制御電圧を変化させて連続的な
利得制御を行う場合に、特定の制御電圧での歪み特性の
急激な劣化が抑制される。したがって、一定レベル以下
の歪みが実現可能な可変利得型差動増幅器が実現され
る。
1のトランジスタおよび少なくとも1つの第1の抵抗要
素を通して第2の電位に電流が流れると、第1の抵抗要
素に電圧降下が生じる。また、第1の電位から第2の負
荷、第2のトランジスタおよび少なくとも1つの第2の
抵抗要素を通して第2の電位に電流が流れると、第2の
抵抗要素に電圧降下が生じる。それにより、複数のスイ
ッチング素子の一端の電位が異なり、かつ複数のスイッ
チング素子の他端の電位が異なる。この場合、複数のス
イッチング素子の制御端子には共通の制御電圧が与えら
れているので、複数のスイッチング素子における一端お
よび他端に対する制御端子の電圧が異なる。これは、複
数のスイッチング素子に異なる制御電圧が印加されるこ
とに等しい。その結果、制御電圧を変化させて連続的な
利得制御を行う場合に、特定の制御電圧での歪み特性の
急激な劣化が抑制される。したがって、一定レベル以下
の歪みが実現可能な可変利得型差動増幅器が実現され
る。
【0015】複数のスイッチング素子は、共通の制御電
圧を受けるゲートを有する複数の電界効果トランジスタ
であってもよい。
圧を受けるゲートを有する複数の電界効果トランジスタ
であってもよい。
【0016】この場合、複数の電界効果トランジスタの
ソースの電位が異なり、かつ複数の電界効果トランジス
タのドレインの電位が異なる。ここで、複数の電界効果
トランジスタのゲートには共通の制御電圧が与えられて
いるので、複数の電界効果トランジスタにおけるソース
およびドレインに対するゲートの電圧が異なる。これ
は、複数の電界効果トランジスタに異なる制御電圧が印
加されることに等しい。その結果、制御電圧を変化させ
て連続的な利得制御を行う場合に、特定の制御電圧での
歪み特性の急激な劣化が抑制される。
ソースの電位が異なり、かつ複数の電界効果トランジス
タのドレインの電位が異なる。ここで、複数の電界効果
トランジスタのゲートには共通の制御電圧が与えられて
いるので、複数の電界効果トランジスタにおけるソース
およびドレインに対するゲートの電圧が異なる。これ
は、複数の電界効果トランジスタに異なる制御電圧が印
加されることに等しい。その結果、制御電圧を変化させ
て連続的な利得制御を行う場合に、特定の制御電圧での
歪み特性の急激な劣化が抑制される。
【0017】1以上の第1の抵抗要素は、第1のトラン
ジスタの第3の端子と第1のノードとの間に接続された
第1の抵抗と、第1のノードと第2の電位を受ける第2
のノードとの間に接続された第2の抵抗とを含み、1以
上の第2の抵抗要素は、第2のトランジスタの第3の端
子と第3のノードとの間に接続された第3の抵抗と、第
3のノードと第2の電位を受ける第4のノードとの間に
接続された第4の抵抗とを含み、複数のスイッチング素
子は、第1のトランジスタの第3の端子と第2のトラン
ジスタの第3の端子との間に接続された第1のスイッチ
ング素子と、第1のノードと第3のノードとの間に接続
された第2のスイッチング素子とを含んでもよい。
ジスタの第3の端子と第1のノードとの間に接続された
第1の抵抗と、第1のノードと第2の電位を受ける第2
のノードとの間に接続された第2の抵抗とを含み、1以
上の第2の抵抗要素は、第2のトランジスタの第3の端
子と第3のノードとの間に接続された第3の抵抗と、第
3のノードと第2の電位を受ける第4のノードとの間に
接続された第4の抵抗とを含み、複数のスイッチング素
子は、第1のトランジスタの第3の端子と第2のトラン
ジスタの第3の端子との間に接続された第1のスイッチ
ング素子と、第1のノードと第3のノードとの間に接続
された第2のスイッチング素子とを含んでもよい。
【0018】この場合、第1の抵抗における電圧降下に
より第1のスイッチング素子の一端の電位と第2のスイ
ッチング素子の一端の電位とが異なり、かつ第3の抵抗
における電圧降下により第1のスイッチング素子の他端
の電位と第2のスイッチング素子の他端の電位とが異な
る。したがって、第1および第2のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
より第1のスイッチング素子の一端の電位と第2のスイ
ッチング素子の一端の電位とが異なり、かつ第3の抵抗
における電圧降下により第1のスイッチング素子の他端
の電位と第2のスイッチング素子の他端の電位とが異な
る。したがって、第1および第2のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
【0019】1以上の第1の抵抗要素は、第1のトラン
ジスタの第3の端子と第2の電位を受ける第1のノード
との間に接続された第1の抵抗とを含み、1以上の第2
の抵抗要素は、第2のトランジスタの第3の端子と第2
の電位を受ける第2のノードとの間に接続された第2の
抵抗とを含み、複数のスイッチング素子は、第1のトラ
ンジスタの第3の端子と第2のトランジスタの第3の端
子との間に接続された第1のスイッチング素子と、第1
のノードと第2のノードとの間に接続された第2のスイ
ッチング素子とを含んでもよい。
ジスタの第3の端子と第2の電位を受ける第1のノード
との間に接続された第1の抵抗とを含み、1以上の第2
の抵抗要素は、第2のトランジスタの第3の端子と第2
の電位を受ける第2のノードとの間に接続された第2の
抵抗とを含み、複数のスイッチング素子は、第1のトラ
ンジスタの第3の端子と第2のトランジスタの第3の端
子との間に接続された第1のスイッチング素子と、第1
のノードと第2のノードとの間に接続された第2のスイ
ッチング素子とを含んでもよい。
【0020】この場合、第1の抵抗における電圧降下に
より第1のスイッチング素子の一端の電位と第2のスイ
ッチング素子の一端の電位とが異なり、かつ第2の抵抗
における電圧降下により第1のスイッチング素子の他端
の電位と第2のスイッチング素子の他端の電位とが異な
る。したがって、第1および第2のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
より第1のスイッチング素子の一端の電位と第2のスイ
ッチング素子の一端の電位とが異なり、かつ第2の抵抗
における電圧降下により第1のスイッチング素子の他端
の電位と第2のスイッチング素子の他端の電位とが異な
る。したがって、第1および第2のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
【0021】1以上の第1の抵抗要素は、第1のトラン
ジスタの第3の端子と第1のノードとの間に接続された
第1の抵抗と、第1のノードと第2のノードとの間に接
続された第2の抵抗と、第2のノードと第2の電位を受
ける第3のノードとの間に接続された第3の抵抗とを含
み、1以上の第2の抵抗要素は、第2のトランジスタの
第3の端子と第4のノードとの間に接続された第4の抵
抗と、第4のノードと第5のノードとの間に接続された
第5の抵抗と、第5のノードと第2の電位を受ける第6
のノードとの間に接続された第6の抵抗とを含み、複数
のスイッチング素子は、第1のノードと第4のノードと
の間に接続された第1のスイッチング素子と、第2のノ
ードと第5のノードとの間に接続された第2のスイッチ
ング素子とを含んでもよい。
ジスタの第3の端子と第1のノードとの間に接続された
第1の抵抗と、第1のノードと第2のノードとの間に接
続された第2の抵抗と、第2のノードと第2の電位を受
ける第3のノードとの間に接続された第3の抵抗とを含
み、1以上の第2の抵抗要素は、第2のトランジスタの
第3の端子と第4のノードとの間に接続された第4の抵
抗と、第4のノードと第5のノードとの間に接続された
第5の抵抗と、第5のノードと第2の電位を受ける第6
のノードとの間に接続された第6の抵抗とを含み、複数
のスイッチング素子は、第1のノードと第4のノードと
の間に接続された第1のスイッチング素子と、第2のノ
ードと第5のノードとの間に接続された第2のスイッチ
ング素子とを含んでもよい。
【0022】この場合、第2の抵抗における電圧降下に
より第1のスイッチング素子の一端の電位と第2のスイ
ッチング素子の一端の電位とが異なり、かつ第5の抵抗
における電圧降下により第1のスイッチング素子の他端
の電位と第2のスイッチング素子の他端の電位とが異な
る。したがって、第1および第2のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
より第1のスイッチング素子の一端の電位と第2のスイ
ッチング素子の一端の電位とが異なり、かつ第5の抵抗
における電圧降下により第1のスイッチング素子の他端
の電位と第2のスイッチング素子の他端の電位とが異な
る。したがって、第1および第2のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
【0023】1以上の第1の抵抗要素は、第1のトラン
ジスタの第3の端子と第1のノードとの間に接続された
第1の抵抗と、第1のノードと第2の電位を受ける第2
のノードとの間に接続された第2の抵抗とを含み、1以
上の第2の抵抗要素は、第2のトランジスタの第3の端
子と第3のノードとの間に接続された第3の抵抗と、第
3のノードと第2の電位を受ける第4のノードとの間に
接続された第4の抵抗とを含み、複数のスイッチング素
子は、第1のノードと第3のノードとの間に接続された
第1のスイッチング素子と、第2のノードと第4のノー
ドとの間に接続された第2のスイッチング素子とを含ん
でもよい。
ジスタの第3の端子と第1のノードとの間に接続された
第1の抵抗と、第1のノードと第2の電位を受ける第2
のノードとの間に接続された第2の抵抗とを含み、1以
上の第2の抵抗要素は、第2のトランジスタの第3の端
子と第3のノードとの間に接続された第3の抵抗と、第
3のノードと第2の電位を受ける第4のノードとの間に
接続された第4の抵抗とを含み、複数のスイッチング素
子は、第1のノードと第3のノードとの間に接続された
第1のスイッチング素子と、第2のノードと第4のノー
ドとの間に接続された第2のスイッチング素子とを含ん
でもよい。
【0024】この場合、第2の抵抗における電圧降下に
より第1のスイッチング素子の一端の電位と第2のスイ
ッチング素子の一端の電位とが異なり、かつ第4の抵抗
における電圧降下により第1のスイッチング素子の他端
の電位と第2のスイッチング素子の他端の電位とが異な
る。したがって、第1および第2のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
より第1のスイッチング素子の一端の電位と第2のスイ
ッチング素子の一端の電位とが異なり、かつ第4の抵抗
における電圧降下により第1のスイッチング素子の他端
の電位と第2のスイッチング素子の他端の電位とが異な
る。したがって、第1および第2のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
【0025】第1および第2のトランジスタの各々は、
バイポーラトランジスタまたは電界効果トランジスタで
あってもよい。
バイポーラトランジスタまたは電界効果トランジスタで
あってもよい。
【0026】可変利得型差動増幅器は、第1のトランジ
スタの第2の端子に接続され、第1の出力信号を導出す
る第1の出力端子と、第2のトランジスタの第2の端子
に接続され、第2の出力信号を導出する第2の出力端子
とをさらに備えてもよい。
スタの第2の端子に接続され、第1の出力信号を導出す
る第1の出力端子と、第2のトランジスタの第2の端子
に接続され、第2の出力信号を導出する第2の出力端子
とをさらに備えてもよい。
【0027】この場合、第1および第2の入力信号の差
動増幅の結果を示す第1および第2の出力信号が差動出
力として第1および第2の出力端子に導出される。
動増幅の結果を示す第1および第2の出力信号が差動出
力として第1および第2の出力端子に導出される。
【0028】本発明に係る乗算回路は、第1の端子、第
2の端子および第3の端子を有する第1、第2、第3、
第4、第5および第6のトランジスタと、可変インピー
ダンス回路とを備え、第1のトランジスタの第1の端子
は第1の入力信号を受け、第2の端子は第1の負荷を介
して第1の電位に接続され、第3の端子は第5のトラン
ジスタの第2の端子に接続され、第2のトランジスタの
第1の端子は第2の入力信号を受け、第2の端子は第2
の負荷を介して第1の電位に接続され、第3の端子は第
5のトランジスタの第2の端子に接続され、第3のトラ
ンジスタの第1の端子は第2の入力信号を受け、第2の
端子は第1の負荷を介して第1の電位に接続され、第3
の端子は第6のトランジスタの第2の端子に接続され、
第4のトランジスタの第1の端子は第1の入力信号を受
け、第2の端子は第2の負荷を介して第2の電位に接続
され、第3の端子は第6のトランジスタの第2の端子に
接続され、第5のトランジスタの第1の端子は第3の入
力信号を受け、第6のトランジスタの第1の端子は第4
の入力信号を受け、可変インピーダンス回路は、第5の
トランジスタの第3の端子と第2の電位に接続された1
以上の第1の抵抗要素と、第6のトランジスタの第3の
端子と第2の電位に接続された1以上の第2の抵抗要素
と、少なくとも1つの第1の抵抗要素の一端と少なくと
も1つの第2の抵抗要素の一端との間および少なくとも
1つの第1の抵抗要素の他端と少なくとも1つの第2の
抵抗要素の他端との間にそれぞれ接続されるとともに共
通の制御電圧を受ける制御端子を有する複数のスイッチ
ング素子とを含むものである。
2の端子および第3の端子を有する第1、第2、第3、
第4、第5および第6のトランジスタと、可変インピー
ダンス回路とを備え、第1のトランジスタの第1の端子
は第1の入力信号を受け、第2の端子は第1の負荷を介
して第1の電位に接続され、第3の端子は第5のトラン
ジスタの第2の端子に接続され、第2のトランジスタの
第1の端子は第2の入力信号を受け、第2の端子は第2
の負荷を介して第1の電位に接続され、第3の端子は第
5のトランジスタの第2の端子に接続され、第3のトラ
ンジスタの第1の端子は第2の入力信号を受け、第2の
端子は第1の負荷を介して第1の電位に接続され、第3
の端子は第6のトランジスタの第2の端子に接続され、
第4のトランジスタの第1の端子は第1の入力信号を受
け、第2の端子は第2の負荷を介して第2の電位に接続
され、第3の端子は第6のトランジスタの第2の端子に
接続され、第5のトランジスタの第1の端子は第3の入
力信号を受け、第6のトランジスタの第1の端子は第4
の入力信号を受け、可変インピーダンス回路は、第5の
トランジスタの第3の端子と第2の電位に接続された1
以上の第1の抵抗要素と、第6のトランジスタの第3の
端子と第2の電位に接続された1以上の第2の抵抗要素
と、少なくとも1つの第1の抵抗要素の一端と少なくと
も1つの第2の抵抗要素の一端との間および少なくとも
1つの第1の抵抗要素の他端と少なくとも1つの第2の
抵抗要素の他端との間にそれぞれ接続されるとともに共
通の制御電圧を受ける制御端子を有する複数のスイッチ
ング素子とを含むものである。
【0029】本発明に係る乗算回路においては、第1〜
第4のトランジスタにより第1および第2の入力信号が
差動増幅され、第5および第6のトランジスタにより第
3および第4の入力信号が差動増幅されるとともに、第
1および第2の入力信号の差動増幅の結果と第3および
第4の入力信号の差動増幅の結果とが乗算される。
第4のトランジスタにより第1および第2の入力信号が
差動増幅され、第5および第6のトランジスタにより第
3および第4の入力信号が差動増幅されるとともに、第
1および第2の入力信号の差動増幅の結果と第3および
第4の入力信号の差動増幅の結果とが乗算される。
【0030】この場合、第1の電位から第1および第2
の負荷および第1および第2のトランジスタを介して第
5のトランジスタに電流が流れ、さらに第5のトランジ
スタおよび少なくとも1つの第1の抵抗要素を通して第
2の電位に電流が流れると、第1の抵抗要素に電圧降下
が生じる。また、第1の電位から第1および第2の負荷
および第3および第4のトランジスタを介して第6のト
ランジスタに電流が流れ、さらに第6のトランジスタお
よび少なくとも1つの第2の抵抗要素を通して第2の電
位に電流が流れると、第2の抵抗要素に電圧降下が生じ
る。それにより、複数のスイッチング素子の一端の電位
が異なり、かつ複数のスイッチング素子の他端の電位が
異なる。この場合、複数のスイッチング素子の制御端子
には共通の制御電圧が与えられているので、複数のスイ
ッチング素子における一端および他端に対する制御端子
の電圧が異なる。これは、複数のスイッチング素子に異
なる制御電圧が印加されることに等しい。その結果、制
御電圧を変化させて連続的な利得制御を行う場合に、特
定の制御電圧での歪み特性の急激な劣化が抑制される。
したがって、一定レベル以下の歪みが実現可能な乗算回
路が実現される。
の負荷および第1および第2のトランジスタを介して第
5のトランジスタに電流が流れ、さらに第5のトランジ
スタおよび少なくとも1つの第1の抵抗要素を通して第
2の電位に電流が流れると、第1の抵抗要素に電圧降下
が生じる。また、第1の電位から第1および第2の負荷
および第3および第4のトランジスタを介して第6のト
ランジスタに電流が流れ、さらに第6のトランジスタお
よび少なくとも1つの第2の抵抗要素を通して第2の電
位に電流が流れると、第2の抵抗要素に電圧降下が生じ
る。それにより、複数のスイッチング素子の一端の電位
が異なり、かつ複数のスイッチング素子の他端の電位が
異なる。この場合、複数のスイッチング素子の制御端子
には共通の制御電圧が与えられているので、複数のスイ
ッチング素子における一端および他端に対する制御端子
の電圧が異なる。これは、複数のスイッチング素子に異
なる制御電圧が印加されることに等しい。その結果、制
御電圧を変化させて連続的な利得制御を行う場合に、特
定の制御電圧での歪み特性の急激な劣化が抑制される。
したがって、一定レベル以下の歪みが実現可能な乗算回
路が実現される。
【0031】複数のスイッチング素子は、共通の制御電
圧を受けるゲートを有する複数の電界効果トランジスタ
であってもよい。
圧を受けるゲートを有する複数の電界効果トランジスタ
であってもよい。
【0032】この場合、複数の電界効果トランジスタの
ソースの電位が異なり、かつ複数の電界効果トランジス
タのドレインの電位が異なる。ここで、複数の電界効果
トランジスタのゲートには共通の制御電圧が与えられて
いるので、複数の電界効果トランジスタにおけるソース
およびドレインに対するゲートの電圧が異なる。これ
は、複数の電界効果トランジスタに異なる制御電圧が印
加されることに等しい。その結果、制御電圧を変化させ
て連続的な利得制御を行う場合に、特定の制御電圧での
歪み特性の急激な劣化が抑制される。
ソースの電位が異なり、かつ複数の電界効果トランジス
タのドレインの電位が異なる。ここで、複数の電界効果
トランジスタのゲートには共通の制御電圧が与えられて
いるので、複数の電界効果トランジスタにおけるソース
およびドレインに対するゲートの電圧が異なる。これ
は、複数の電界効果トランジスタに異なる制御電圧が印
加されることに等しい。その結果、制御電圧を変化させ
て連続的な利得制御を行う場合に、特定の制御電圧での
歪み特性の急激な劣化が抑制される。
【0033】1以上の第1の抵抗要素は、第5のトラン
ジスタの第3の端子と第1のノードとの間に接続された
第1の抵抗と、第1のノードと第2の電位を受ける第2
のノードとの間に接続された第2の抵抗とを含み、1以
上の第2の抵抗要素は、第6のトランジスタの第3の端
子と第3のノードとの間に接続された第3の抵抗と、第
3のノードと第2の電位を受ける第4のノードとの間に
接続された第4の抵抗とを含み、複数のスイッチング素
子は、第5のトランジスタの第3の端子と第6のトラン
ジスタの第3の端子との間に接続された第1のスイッチ
ング素子と、第1のノードと第3のノードとの間に接続
された第2のスイッチング素子とを含んでもよい。
ジスタの第3の端子と第1のノードとの間に接続された
第1の抵抗と、第1のノードと第2の電位を受ける第2
のノードとの間に接続された第2の抵抗とを含み、1以
上の第2の抵抗要素は、第6のトランジスタの第3の端
子と第3のノードとの間に接続された第3の抵抗と、第
3のノードと第2の電位を受ける第4のノードとの間に
接続された第4の抵抗とを含み、複数のスイッチング素
子は、第5のトランジスタの第3の端子と第6のトラン
ジスタの第3の端子との間に接続された第1のスイッチ
ング素子と、第1のノードと第3のノードとの間に接続
された第2のスイッチング素子とを含んでもよい。
【0034】この場合、第1の抵抗における電圧降下に
より第1のスイッチング素子の一端の電位と第2のスイ
ッチング素子の一端の電位とが異なり、かつ第3の抵抗
における電圧降下により第1のスイッチング素子の他端
の電位と第2のスイッチング素子の他端の電位とが異な
る。したがって、第1および第2のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
より第1のスイッチング素子の一端の電位と第2のスイ
ッチング素子の一端の電位とが異なり、かつ第3の抵抗
における電圧降下により第1のスイッチング素子の他端
の電位と第2のスイッチング素子の他端の電位とが異な
る。したがって、第1および第2のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
【0035】1以上の第1の抵抗要素は、第5のトラン
ジスタの第3の端子と第2の電位を受ける第1のノード
との間に接続された第1の抵抗とを含み、1以上の第2
の抵抗要素は、第6のトランジスタの第3の端子と第2
の電位を受ける第2のノードとの間に接続された第2の
抵抗とを含み、複数のスイッチング素子は、第5のトラ
ンジスタの第3の端子と第6のトランジスタの第3の端
子との間に接続された第1のスイッチング素子と、第1
のノードと第2のノードとの間に接続された第2のスイ
ッチング素子とを含んでもよい。
ジスタの第3の端子と第2の電位を受ける第1のノード
との間に接続された第1の抵抗とを含み、1以上の第2
の抵抗要素は、第6のトランジスタの第3の端子と第2
の電位を受ける第2のノードとの間に接続された第2の
抵抗とを含み、複数のスイッチング素子は、第5のトラ
ンジスタの第3の端子と第6のトランジスタの第3の端
子との間に接続された第1のスイッチング素子と、第1
のノードと第2のノードとの間に接続された第2のスイ
ッチング素子とを含んでもよい。
【0036】この場合、第1の抵抗における電圧降下に
より第1のスイッチング素子の一端の電位と第2のスイ
ッチング素子の一端の電位とが異なり、かつ第2の抵抗
における電圧降下により第1のスイッチング素子の他端
の電位と第2のスイッチング素子の他端の電位とが異な
る。したがって、第1および第2のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
より第1のスイッチング素子の一端の電位と第2のスイ
ッチング素子の一端の電位とが異なり、かつ第2の抵抗
における電圧降下により第1のスイッチング素子の他端
の電位と第2のスイッチング素子の他端の電位とが異な
る。したがって、第1および第2のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
【0037】1以上の第1の抵抗要素は、第5のトラン
ジスタの第3の端子と第1のノードとの間に接続された
第1の抵抗と、第1のノードと第2のノードとの間に接
続された第2の抵抗と、第2のノードと第2の電位を受
ける第3のノードとの間に接続された第3の抵抗とを含
み、1以上の第2の抵抗要素は、第6のトランジスタの
第3の端子と第4のノードとの間に接続された第4の抵
抗と、第4のノードと第5のノードとの間に接続された
第5の抵抗と、第5のノードと第2の電位を受ける第6
のノードとの間に接続された第6の抵抗とを含み、複数
のスイッチング素子は、第1のノードと第4のノードと
の間に接続された第1のスイッチング素子と、第2のノ
ードと第5のノードとの間に接続された第2のスイッチ
ング素子とを含んでもよい。
ジスタの第3の端子と第1のノードとの間に接続された
第1の抵抗と、第1のノードと第2のノードとの間に接
続された第2の抵抗と、第2のノードと第2の電位を受
ける第3のノードとの間に接続された第3の抵抗とを含
み、1以上の第2の抵抗要素は、第6のトランジスタの
第3の端子と第4のノードとの間に接続された第4の抵
抗と、第4のノードと第5のノードとの間に接続された
第5の抵抗と、第5のノードと第2の電位を受ける第6
のノードとの間に接続された第6の抵抗とを含み、複数
のスイッチング素子は、第1のノードと第4のノードと
の間に接続された第1のスイッチング素子と、第2のノ
ードと第5のノードとの間に接続された第2のスイッチ
ング素子とを含んでもよい。
【0038】この場合、第2の抵抗における電圧降下に
より第1のスイッチング素子の一端の電位と第2のスイ
ッチング素子の一端の電位とが異なり、かつ第5の抵抗
における電圧降下により第1のスイッチング素子の他端
の電位と第2のスイッチング素子の他端の電位とが異な
る。したがって、第1および第2のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
より第1のスイッチング素子の一端の電位と第2のスイ
ッチング素子の一端の電位とが異なり、かつ第5の抵抗
における電圧降下により第1のスイッチング素子の他端
の電位と第2のスイッチング素子の他端の電位とが異な
る。したがって、第1および第2のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
【0039】1以上の第1の抵抗要素は、第5のトラン
ジスタの第3の端子と第1のノードとの間に接続された
第1の抵抗と、第1のノードと第2の電位を受ける第2
のノードとの間に接続された第2の抵抗とを含み、1以
上の第2の抵抗要素は、第6のトランジスタの第3の端
子と第3のノードとの間に接続された第3の抵抗と、第
3のノードと第2の電位を受ける第4のノードとの間に
接続された第4の抵抗とを含み、複数のスイッチング素
子は、第1のノードと第3のノードとの間に接続された
第1のスイッチング素子と、第2のノードと第4のノー
ドとの間に接続された第2のスイッチング素子とを含ん
でもよい。
ジスタの第3の端子と第1のノードとの間に接続された
第1の抵抗と、第1のノードと第2の電位を受ける第2
のノードとの間に接続された第2の抵抗とを含み、1以
上の第2の抵抗要素は、第6のトランジスタの第3の端
子と第3のノードとの間に接続された第3の抵抗と、第
3のノードと第2の電位を受ける第4のノードとの間に
接続された第4の抵抗とを含み、複数のスイッチング素
子は、第1のノードと第3のノードとの間に接続された
第1のスイッチング素子と、第2のノードと第4のノー
ドとの間に接続された第2のスイッチング素子とを含ん
でもよい。
【0040】この場合、第2の抵抗における電圧降下に
より第1のスイッチング素子の一端の電位と第2のスイ
ッチング素子の一端の電位とが異なり、かつ第4の抵抗
における電圧降下により第1のスイッチング素子の他端
の電位と第2のスイッチング素子の他端の電位とが異な
る。したがって、第1および第2のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
より第1のスイッチング素子の一端の電位と第2のスイ
ッチング素子の一端の電位とが異なり、かつ第4の抵抗
における電圧降下により第1のスイッチング素子の他端
の電位と第2のスイッチング素子の他端の電位とが異な
る。したがって、第1および第2のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
【0041】第1〜第6のトランジスタの各々は、バイ
ポーラトランジスタまたは電界効果トランジスタであっ
てもよい。
ポーラトランジスタまたは電界効果トランジスタであっ
てもよい。
【0042】乗算回路は、第1および第3のトランジス
タの第2の端子に接続され、第1の出力信号を導出する
第1の出力端子と、第2および第4のトランジスタの第
2の端子に接続され、第2の出力信号を導出する第2の
出力端子とをさらに備えてもよい。
タの第2の端子に接続され、第1の出力信号を導出する
第1の出力端子と、第2および第4のトランジスタの第
2の端子に接続され、第2の出力信号を導出する第2の
出力端子とをさらに備えてもよい。
【0043】この場合、第1および第2の入力信号の差
動増幅の結果と第3および第4の入力信号の差動増幅の
結果との乗算結果を示す第1および第2の出力信号が差
動出力として第1および第2の出力端子に導出される。
動増幅の結果と第3および第4の入力信号の差動増幅の
結果との乗算結果を示す第1および第2の出力信号が差
動出力として第1および第2の出力端子に導出される。
【0044】
【発明の実施の形態】図1は本発明の第1の実施の形態
における可変利得型差動増幅器の構成を示す回路図であ
る。
における可変利得型差動増幅器の構成を示す回路図であ
る。
【0045】図1の可変利得型差動増幅器は、バイポー
ラトランジスタ(以下、トランジスタと略記する)1,
2、抵抗3,4,51,52,61,62,81,82
およびn−MOSFET(以下、FETと略記する)7
1,72により構成される。抵抗3,4,51,52,
61,62は定電流源として働く。
ラトランジスタ(以下、トランジスタと略記する)1,
2、抵抗3,4,51,52,61,62,81,82
およびn−MOSFET(以下、FETと略記する)7
1,72により構成される。抵抗3,4,51,52,
61,62は定電流源として働く。
【0046】トランジスタ1のベースは入力信号RFi
n(+)を受ける入力端子NI1に接続され、トランジ
スタ2のベースは入力信号RFin(−)を受ける入力
端子NI2に接続されている。入力信号RFin
(+),RFin(−)は、差動入力である。トランジ
スタ1,2のコレクタは、それぞれ抵抗3,4を介して
電源電圧Vccを受ける電源端子NVCに接続されてい
る。
n(+)を受ける入力端子NI1に接続され、トランジ
スタ2のベースは入力信号RFin(−)を受ける入力
端子NI2に接続されている。入力信号RFin
(+),RFin(−)は、差動入力である。トランジ
スタ1,2のコレクタは、それぞれ抵抗3,4を介して
電源電圧Vccを受ける電源端子NVCに接続されてい
る。
【0047】また、トランジスタ1,2のコレクタは、
それぞれ出力端子NO1,NO2に接続されている。出
力端子NO1,NO2からそれぞれ出力信号RFout
(+),RFout(−)が導出される。出力信号RF
out(+),RFout(−)は差動出力である。
それぞれ出力端子NO1,NO2に接続されている。出
力端子NO1,NO2からそれぞれ出力信号RFout
(+),RFout(−)が導出される。出力信号RF
out(+),RFout(−)は差動出力である。
【0048】トランジスタ1のエミッタはノードN11
に接続され、ノードN11とノードN12との間に抵抗
51が接続され、ノードN12と接地端子との間に抵抗
52が接続されている。トランジスタ2のエミッタはノ
ードN21に接続され、ノードN21とノードN22と
の間に抵抗61が接続され、ノードN22と接地端子と
の間に抵抗62が接続されている。
に接続され、ノードN11とノードN12との間に抵抗
51が接続され、ノードN12と接地端子との間に抵抗
52が接続されている。トランジスタ2のエミッタはノ
ードN21に接続され、ノードN21とノードN22と
の間に抵抗61が接続され、ノードN22と接地端子と
の間に抵抗62が接続されている。
【0049】ノードN11,N21間にはFET71が
接続され、ノードN12,N22間にはFET72が接
続されている。FET71,72のゲートは、それぞれ
抵抗81,82を介して制御電圧AGCを受ける制御端
子NGに接続されている。抵抗51,52,61,62
およびFET71,72が可変抵抗回路30を構成す
る。
接続され、ノードN12,N22間にはFET72が接
続されている。FET71,72のゲートは、それぞれ
抵抗81,82を介して制御電圧AGCを受ける制御端
子NGに接続されている。抵抗51,52,61,62
およびFET71,72が可変抵抗回路30を構成す
る。
【0050】本実施の形態では、トランジスタ1が第1
のトランジスタに相当し、トランジスタ2が第2のトラ
ンジスタに相当し、FET71,72がスイッチング素
子に相当する。また、抵抗3が第1の負荷に相当し、抵
抗4が第2の負荷に相当し、抵抗51,52が第1の抵
抗要素に相当し、抵抗61,62が第2の抵抗要素に相
当する。さらに、可変抵抗回路30が可変インピーダン
ス回路に相当する。
のトランジスタに相当し、トランジスタ2が第2のトラ
ンジスタに相当し、FET71,72がスイッチング素
子に相当する。また、抵抗3が第1の負荷に相当し、抵
抗4が第2の負荷に相当し、抵抗51,52が第1の抵
抗要素に相当し、抵抗61,62が第2の抵抗要素に相
当する。さらに、可変抵抗回路30が可変インピーダン
ス回路に相当する。
【0051】抵抗3,4は等しい抵抗値を有し、抵抗5
1,61は等しい抵抗値を有し、抵抗52,62は等し
い抵抗値を有する。ここで、抵抗51,61の抵抗値を
RE1とし、抵抗52,62の抵抗値をRE2とする。
また、トランジスタ1,2のエミッタ電流をIEとす
る。
1,61は等しい抵抗値を有し、抵抗52,62は等し
い抵抗値を有する。ここで、抵抗51,61の抵抗値を
RE1とし、抵抗52,62の抵抗値をRE2とする。
また、トランジスタ1,2のエミッタ電流をIEとす
る。
【0052】トランジスタ1のエミッタ電流IEが可変
抵抗回路30に流れると、直列に接続された抵抗51,
52に電圧降下が生じる。抵抗51による電圧降下はR
E1×IEとなり、抵抗52による電圧降下はRE2×
IEとなる。同様に、抵抗61による電圧降下はRE1
×IEとなり、抵抗62による電圧降下はRE2×IE
となる。それにより、FET71のソースの電位とFE
T72のソースの電位が異なり、FET71のドレイン
の電位とFET72のドレインの電位が異なる。すなわ
ち、ノードN11とノードN12との間の電位差はRE
1×IEとなり、ノードN21とノードN22との間の
電位差もRE1×IEとなる。
抵抗回路30に流れると、直列に接続された抵抗51,
52に電圧降下が生じる。抵抗51による電圧降下はR
E1×IEとなり、抵抗52による電圧降下はRE2×
IEとなる。同様に、抵抗61による電圧降下はRE1
×IEとなり、抵抗62による電圧降下はRE2×IE
となる。それにより、FET71のソースの電位とFE
T72のソースの電位が異なり、FET71のドレイン
の電位とFET72のドレインの電位が異なる。すなわ
ち、ノードN11とノードN12との間の電位差はRE
1×IEとなり、ノードN21とノードN22との間の
電位差もRE1×IEとなる。
【0053】FET71,72のゲートには共通の制御
電圧AGCが与えられるので、FET71のゲート・ソ
ース電圧およびゲート・ドレイン電圧は、FET72の
ゲート・ソース電圧およびゲート・ドレイン電圧と異な
る。これは、FET71,72のゲートに異なる制御電
圧を与えることに等しい。したがって、FET71に非
線形性が最も高くなる制御電圧が印加されているとき
に、FET72には非線形性が低くなる制御電圧が印加
されることになる。逆に、FET72に非線形性が最も
高くなる制御電圧が印加されているときに、FET71
に線形性が低くなる制御電圧が印加されることになる。
その結果、制御電圧AGCを変化させて連続的な利得制
御を行う場合に、特定の制御電圧AGCでの可変利得型
差動増幅器の歪み特性の急激な劣化が抑制される。
電圧AGCが与えられるので、FET71のゲート・ソ
ース電圧およびゲート・ドレイン電圧は、FET72の
ゲート・ソース電圧およびゲート・ドレイン電圧と異な
る。これは、FET71,72のゲートに異なる制御電
圧を与えることに等しい。したがって、FET71に非
線形性が最も高くなる制御電圧が印加されているとき
に、FET72には非線形性が低くなる制御電圧が印加
されることになる。逆に、FET72に非線形性が最も
高くなる制御電圧が印加されているときに、FET71
に線形性が低くなる制御電圧が印加されることになる。
その結果、制御電圧AGCを変化させて連続的な利得制
御を行う場合に、特定の制御電圧AGCでの可変利得型
差動増幅器の歪み特性の急激な劣化が抑制される。
【0054】ここで、図1の本実施の形態の可変利得型
差動増幅器および図12の可変利得型差動増幅器におけ
る歪み特性を比較した。図2は図1の本実施の形態の可
変利得型差動増幅器および図12の従来の可変利得型差
動増幅器における歪み特性の制御電圧依存性の計算結果
を示す図である。ここでは、入力電力の変化に応じて制
御電圧AGCを変化させ、出力電力を一定とした動作条
件で3次歪みを算出した。
差動増幅器および図12の可変利得型差動増幅器におけ
る歪み特性を比較した。図2は図1の本実施の形態の可
変利得型差動増幅器および図12の従来の可変利得型差
動増幅器における歪み特性の制御電圧依存性の計算結果
を示す図である。ここでは、入力電力の変化に応じて制
御電圧AGCを変化させ、出力電力を一定とした動作条
件で3次歪みを算出した。
【0055】図2に示すように、図1の本実施の形態の
可変利得型差動増幅器では、図12の従来の可変利得型
差動増幅器に比べて、符号Aで示す制御電圧での3次歪
みが低減され、符号Bで示す制御電圧での3次歪みが増
加している。それにより、3次歪みの最大値が低減され
るとともに、制御電圧の広い領域で歪み特性が平坦とな
っている。
可変利得型差動増幅器では、図12の従来の可変利得型
差動増幅器に比べて、符号Aで示す制御電圧での3次歪
みが低減され、符号Bで示す制御電圧での3次歪みが増
加している。それにより、3次歪みの最大値が低減され
るとともに、制御電圧の広い領域で歪み特性が平坦とな
っている。
【0056】このように、本実施の形態の可変利得型差
動増幅器においては、一定レベル以下の歪みが実現可能
となる。
動増幅器においては、一定レベル以下の歪みが実現可能
となる。
【0057】図3は本発明の第2の実施の形態における
可変利得型差動増幅器の構成を示す回路図である。
可変利得型差動増幅器の構成を示す回路図である。
【0058】図3の可変利得型差動増幅器が図1の可変
利得型差動増幅器と異なるのは、可変抵抗回路30にお
いて、ノードN12と接地端子との間およびノードN2
2と接地端子との間に抵抗52,62が接続されていな
い点である。図3の可変利得型差動増幅器の他の部分の
構成は、図1の可変利得型差動増幅器の構成と同様であ
る。
利得型差動増幅器と異なるのは、可変抵抗回路30にお
いて、ノードN12と接地端子との間およびノードN2
2と接地端子との間に抵抗52,62が接続されていな
い点である。図3の可変利得型差動増幅器の他の部分の
構成は、図1の可変利得型差動増幅器の構成と同様であ
る。
【0059】本実施の形態の可変利得型差動増幅器にお
いても、可変利得範囲の広い領域にわたって歪み特性が
改善される。特に、可変抵抗回路30の2つのFET7
1,72の実効的な制御電圧の差を大きくすることがで
きるので、可変利得範囲において歪み特性が劣化するピ
ーク位置を離すことができる。
いても、可変利得範囲の広い領域にわたって歪み特性が
改善される。特に、可変抵抗回路30の2つのFET7
1,72の実効的な制御電圧の差を大きくすることがで
きるので、可変利得範囲において歪み特性が劣化するピ
ーク位置を離すことができる。
【0060】図4は本発明の第3の実施の形態における
可変利得型差動増幅器の構成を示す回路図である。
可変利得型差動増幅器の構成を示す回路図である。
【0061】図4の可変利得型差動増幅器が図1の可変
利得型差動増幅器と異なるのは、可変抵抗回路30にお
いて、トランジスタ1のエミッタとノードN11との間
に抵抗50がさらに接続され、トランジスタ2のエミッ
タとノードN21との間に抵抗60がさらに接続されて
いる点である。図4の可変利得型差動増幅器の他の部分
の構成は、図1の可変利得型差動増幅器の構成と同様で
ある。
利得型差動増幅器と異なるのは、可変抵抗回路30にお
いて、トランジスタ1のエミッタとノードN11との間
に抵抗50がさらに接続され、トランジスタ2のエミッ
タとノードN21との間に抵抗60がさらに接続されて
いる点である。図4の可変利得型差動増幅器の他の部分
の構成は、図1の可変利得型差動増幅器の構成と同様で
ある。
【0062】本実施の形態の可変利得型差動増幅器で
は、第2の実施の形態の可変利得型差動増幅器に比べて
可変抵抗回路30の2つのFET71,72の実効的な
制御電圧の差を大きくすることはできないが、一定レベ
ル以下の歪みが実現可能となる。
は、第2の実施の形態の可変利得型差動増幅器に比べて
可変抵抗回路30の2つのFET71,72の実効的な
制御電圧の差を大きくすることはできないが、一定レベ
ル以下の歪みが実現可能となる。
【0063】図5は本発明の第4の実施の形態における
可変利得型差動増幅器の構成を示す回路図である。
可変利得型差動増幅器の構成を示す回路図である。
【0064】図5の可変利得型差動増幅器が図1の可変
利得型差動増幅器と異なるのは、可変抵抗回路30にお
いて、トランジスタ1のエミッタとノードN11との間
に抵抗50が接続され、トランジスタ2のエミッタとノ
ードN21との間に抵抗60が接続され、ノードN12
と接地端子との間およびノードN22と接地端子との間
に抵抗52,62が接続されていない点である。図5の
可変利得型差動増幅器の他の部分の構成は、図1の可変
利得型差動増幅器の構成と同様である。
利得型差動増幅器と異なるのは、可変抵抗回路30にお
いて、トランジスタ1のエミッタとノードN11との間
に抵抗50が接続され、トランジスタ2のエミッタとノ
ードN21との間に抵抗60が接続され、ノードN12
と接地端子との間およびノードN22と接地端子との間
に抵抗52,62が接続されていない点である。図5の
可変利得型差動増幅器の他の部分の構成は、図1の可変
利得型差動増幅器の構成と同様である。
【0065】本実施の形態の可変利得型差動増幅器で
は、雑音指数の低減には限界があるが、可変抵抗回路3
0の2つのFET71,72の実効的な制御電圧の差を
大きくすることができるとともに、一定レベル以下の歪
みが実現可能となる。
は、雑音指数の低減には限界があるが、可変抵抗回路3
0の2つのFET71,72の実効的な制御電圧の差を
大きくすることができるとともに、一定レベル以下の歪
みが実現可能となる。
【0066】図6は本発明の第5の実施の形態における
可変利得型差動増幅器の構成を示す回路図である。
可変利得型差動増幅器の構成を示す回路図である。
【0067】図6の可変利得型差動増幅器が図1の可変
利得型差動増幅器と異なるのは、可変抵抗回路30にお
いて、トランジスタ1のエミッタと接地端子との間に
(m+1)個の抵抗50,…,5k,…,5mが直列に
接続され、抵抗トランジスタ2のエミッタと接地端子と
の間に(m+1)個の抵抗60,…,6k,…,6mが
直列に接続され、抵抗50,…,5k,…,5m間のノ
ードN11,…,N1k,…,N1mと抵抗60,…,
6k,…,6m間のノードN21,…,N2k,…,N
2mとの間にそれぞれFET71,…,7k,…,7m
が接続されている点である。ここで、mは3以上の整数
である。FET71,…,7k,…,7mのゲートは、
それぞれ抵抗81,…,8k,…,8mを介して制御電
圧AGCを受ける制御端子NGに接続されている。図6
には、抵抗5k,6k,8k,8k+1およびFET7
k,7k+1のみが示されている。ここで、kは0,
…,mである。図6の可変利得型差動増幅器の他の部分
の構成は、図1の可変利得型差動増幅器の構成と同様で
ある。
利得型差動増幅器と異なるのは、可変抵抗回路30にお
いて、トランジスタ1のエミッタと接地端子との間に
(m+1)個の抵抗50,…,5k,…,5mが直列に
接続され、抵抗トランジスタ2のエミッタと接地端子と
の間に(m+1)個の抵抗60,…,6k,…,6mが
直列に接続され、抵抗50,…,5k,…,5m間のノ
ードN11,…,N1k,…,N1mと抵抗60,…,
6k,…,6m間のノードN21,…,N2k,…,N
2mとの間にそれぞれFET71,…,7k,…,7m
が接続されている点である。ここで、mは3以上の整数
である。FET71,…,7k,…,7mのゲートは、
それぞれ抵抗81,…,8k,…,8mを介して制御電
圧AGCを受ける制御端子NGに接続されている。図6
には、抵抗5k,6k,8k,8k+1およびFET7
k,7k+1のみが示されている。ここで、kは0,
…,mである。図6の可変利得型差動増幅器の他の部分
の構成は、図1の可変利得型差動増幅器の構成と同様で
ある。
【0068】本実施の形態の可変利得型差動増幅器にお
いても、一定レベル以下の歪みが実現可能となる。
いても、一定レベル以下の歪みが実現可能となる。
【0069】この場合、トランジスタ1のエミッタと接
地端子との間に接続される抵抗50,…,5k,…,5
mおよび抵抗トランジスタ2のエミッタと接地端子との
間に接続される抵抗60,…,6k,…,6mの個数お
よびFET71,…,7k,…,7mの個数が増加する
ほど、特定の制御電圧での3次歪みの最大値がより低減
される反面、他の制御電圧のより広い領域で3次歪みが
増加している。
地端子との間に接続される抵抗50,…,5k,…,5
mおよび抵抗トランジスタ2のエミッタと接地端子との
間に接続される抵抗60,…,6k,…,6mの個数お
よびFET71,…,7k,…,7mの個数が増加する
ほど、特定の制御電圧での3次歪みの最大値がより低減
される反面、他の制御電圧のより広い領域で3次歪みが
増加している。
【0070】したがって、可変利得型差動増幅器に要求
される特性に応じて、第1〜第5の実施の形態の可変利
得型差動増幅器のうち最適な特性を有する可変利得型差
動増幅器を選択する。
される特性に応じて、第1〜第5の実施の形態の可変利
得型差動増幅器のうち最適な特性を有する可変利得型差
動増幅器を選択する。
【0071】図7は本発明の第6の実施の形態における
ギルバート型乗算回路(混合器)の構成を示す回路図で
ある。
ギルバート型乗算回路(混合器)の構成を示す回路図で
ある。
【0072】図7のギルバート型乗算回路(混合器)
は、バイポーラトランジスタ(以下、トランジスタと略
記する)1,2,21,22,23,24、抵抗3,
4,51,52,61,62,81,82およびn−M
OSFET(以下、FETと略記する)71,72によ
り構成される。抵抗3,4,51,52,61,62は
定電流源として働く。抵抗51,52,61,62およ
びFET71,72が可変抵抗回路30を構成する。
は、バイポーラトランジスタ(以下、トランジスタと略
記する)1,2,21,22,23,24、抵抗3,
4,51,52,61,62,81,82およびn−M
OSFET(以下、FETと略記する)71,72によ
り構成される。抵抗3,4,51,52,61,62は
定電流源として働く。抵抗51,52,61,62およ
びFET71,72が可変抵抗回路30を構成する。
【0073】トランジスタ1のベースは入力信号RFi
n(+)を受ける入力端子NI1に接続され、トランジ
スタ2のベースは入力信号RFin(−)を受ける入力
端子NI2に接続されている。入力信号RFin
(+),RFin(−)は、差動入力である。トランジ
スタ1のコレクタと出力端子NO1,NO2との間にそ
れぞれトランジスタ21,22が挿入されている。ま
た、トランジスタ2のコレクタと出力端子NO1,NO
2との間にそれぞれトランジスタ23,24が挿入され
ている。トランジスタ21,24のベースは入力信号L
Oin(+)を受ける入力端子NI3に接続され、トラ
ンジスタ22,23のベースは入力信号LOin(−)
を受ける入力端子NI4に接続されている。入力信号L
Oin(+),LOin(−)は差動入力である。トラ
ンジスタ21,23のコレクタは、抵抗3を介して電源
電圧Vccを受ける電源端子NVCに接続されている。
また、トランジスタ22,24のコレクタは、抵抗4を
介して電源端子NVCに接続されている。
n(+)を受ける入力端子NI1に接続され、トランジ
スタ2のベースは入力信号RFin(−)を受ける入力
端子NI2に接続されている。入力信号RFin
(+),RFin(−)は、差動入力である。トランジ
スタ1のコレクタと出力端子NO1,NO2との間にそ
れぞれトランジスタ21,22が挿入されている。ま
た、トランジスタ2のコレクタと出力端子NO1,NO
2との間にそれぞれトランジスタ23,24が挿入され
ている。トランジスタ21,24のベースは入力信号L
Oin(+)を受ける入力端子NI3に接続され、トラ
ンジスタ22,23のベースは入力信号LOin(−)
を受ける入力端子NI4に接続されている。入力信号L
Oin(+),LOin(−)は差動入力である。トラ
ンジスタ21,23のコレクタは、抵抗3を介して電源
電圧Vccを受ける電源端子NVCに接続されている。
また、トランジスタ22,24のコレクタは、抵抗4を
介して電源端子NVCに接続されている。
【0074】図7のギルバート型乗算回路の他の部分の
構成は、図1の可変利得型差動増幅器の構成と同様であ
る。
構成は、図1の可変利得型差動増幅器の構成と同様であ
る。
【0075】本実施の形態では、トランジスタ1が第1
のトランジスタに相当し、トランジスタ2が第2のトラ
ンジスタに相当し、トランジスタ21が第3のトランジ
スタに相当し、トランジスタ22が第4のトランジスタ
に相当し、トランジスタ23が第5のトランジスタに相
当し、トランジスタ24が第6のトランジスタに相当す
る。FET71,72がスイッチング素子に相当する。
また、抵抗3が第1の負荷に相当し、抵抗4が第2の負
荷に相当し、抵抗51,52が第1の抵抗要素に相当
し、抵抗61,62が第2の抵抗要素に相当する。さら
に、可変抵抗回路30が可変インピーダンス回路に相当
する。
のトランジスタに相当し、トランジスタ2が第2のトラ
ンジスタに相当し、トランジスタ21が第3のトランジ
スタに相当し、トランジスタ22が第4のトランジスタ
に相当し、トランジスタ23が第5のトランジスタに相
当し、トランジスタ24が第6のトランジスタに相当す
る。FET71,72がスイッチング素子に相当する。
また、抵抗3が第1の負荷に相当し、抵抗4が第2の負
荷に相当し、抵抗51,52が第1の抵抗要素に相当
し、抵抗61,62が第2の抵抗要素に相当する。さら
に、可変抵抗回路30が可変インピーダンス回路に相当
する。
【0076】ここで、一方の差動入力信号をRF=RF
in(+)−RFin(−)とし、他方の差動入力信号
をLO=LOin(+)−LOin(−)とし、差動出
力信号をIF=IFout(+)−IFout(−)と
する。また、差動入力信号RFの周波数をfRFとし、差
動入力信号LOの周波数をfLOとし、差動出力信号IF
の周波数をfIFとすると、次式が成立する。
in(+)−RFin(−)とし、他方の差動入力信号
をLO=LOin(+)−LOin(−)とし、差動出
力信号をIF=IFout(+)−IFout(−)と
する。また、差動入力信号RFの周波数をfRFとし、差
動入力信号LOの周波数をfLOとし、差動出力信号IF
の周波数をfIFとすると、次式が成立する。
【0077】fIF=fRF±fLO例えば、差動入力信号R
Fの周波数fRFを1.1GHzとし、差動入力信号LO
の周波数fLOを1GHzとすると、差動出力信号IFの
周波数fIFは2.1GHzおよび100MHzとなる。
したがって、図7のギルバート型乗算回路は、100M
Hzの周波数fIFを取り出すことにより、ダウンコンバ
ータとして用いることができる。
Fの周波数fRFを1.1GHzとし、差動入力信号LO
の周波数fLOを1GHzとすると、差動出力信号IFの
周波数fIFは2.1GHzおよび100MHzとなる。
したがって、図7のギルバート型乗算回路は、100M
Hzの周波数fIFを取り出すことにより、ダウンコンバ
ータとして用いることができる。
【0078】図7のギルバート型乗算回路においては、
FET71,72のゲートには共通の制御電圧AGCが
与えられるので、FET71のゲート・ソース電圧およ
びゲート・ドレイン電圧は、FET72のゲート・ソー
ス電圧およびゲート・ドレイン電圧と異なる。これは、
FET71,72のゲートに異なる制御電圧を与えるこ
とに等しい。したがって、FET71に非線形性が最も
高くなる制御電圧が印加されているときに、FET72
には非線形性が低くなる制御電圧が印加されることにな
る。逆に、FET72に非線形性が最も高くなる制御電
圧が印加されているときに、FET71に線形性が低く
なる制御電圧が印加されることになる。その結果、制御
電圧AGCを変化させて連続的な利得制御を行う場合
に、特定の制御電圧AGCでの可変利得型差動増幅器の
歪み特性の急激な劣化が抑制される。
FET71,72のゲートには共通の制御電圧AGCが
与えられるので、FET71のゲート・ソース電圧およ
びゲート・ドレイン電圧は、FET72のゲート・ソー
ス電圧およびゲート・ドレイン電圧と異なる。これは、
FET71,72のゲートに異なる制御電圧を与えるこ
とに等しい。したがって、FET71に非線形性が最も
高くなる制御電圧が印加されているときに、FET72
には非線形性が低くなる制御電圧が印加されることにな
る。逆に、FET72に非線形性が最も高くなる制御電
圧が印加されているときに、FET71に線形性が低く
なる制御電圧が印加されることになる。その結果、制御
電圧AGCを変化させて連続的な利得制御を行う場合
に、特定の制御電圧AGCでの可変利得型差動増幅器の
歪み特性の急激な劣化が抑制される。
【0079】このように、本実施の形態のギルバート型
乗算回路においては、一定レベル以下の歪みが実現可能
となる。
乗算回路においては、一定レベル以下の歪みが実現可能
となる。
【0080】図8は本発明の第7の実施の形態における
ギルバート型乗算回路の構成を示す回路図である。
ギルバート型乗算回路の構成を示す回路図である。
【0081】図8のギルバート型乗算回路が図7のギル
バート型乗算回路と異なるのは、可変抵抗回路30にお
いて、ノードN12と接地端子との間およびノードN2
2と接地端子との間に抵抗52,62が接続されていな
い点である。図8の可変利得型差動増幅器の他の部分の
構成は、図7の可変利得型差動増幅器の構成と同様であ
る。
バート型乗算回路と異なるのは、可変抵抗回路30にお
いて、ノードN12と接地端子との間およびノードN2
2と接地端子との間に抵抗52,62が接続されていな
い点である。図8の可変利得型差動増幅器の他の部分の
構成は、図7の可変利得型差動増幅器の構成と同様であ
る。
【0082】本実施の形態のギルバート型乗算回路にお
いても、可変利得範囲の広い領域にわたって歪み特性が
改善される。特に、可変抵抗回路30の2つのFET7
1,72の実効的な制御電圧の差を大きくすることがで
きるので、可変利得範囲において歪み特性が劣化するピ
ーク位置を離すことができる。
いても、可変利得範囲の広い領域にわたって歪み特性が
改善される。特に、可変抵抗回路30の2つのFET7
1,72の実効的な制御電圧の差を大きくすることがで
きるので、可変利得範囲において歪み特性が劣化するピ
ーク位置を離すことができる。
【0083】図9は本発明の第8の実施の形態における
ギルバート型乗算回路の構成を示す回路図である。
ギルバート型乗算回路の構成を示す回路図である。
【0084】図9のギルバート型乗算回路が図7のギル
バート型乗算回路と異なるのは、可変抵抗回路30にお
いて、トランジスタ1のエミッタとノードN11との間
に抵抗50がさらに接続され、トランジスタ2のエミッ
タとノードN21との間に抵抗60がさらに接続されて
いる点である。図9のギルバート型乗算回路の他の部分
の構成は、図7のギルバート型乗算回路の構成と同様で
ある。
バート型乗算回路と異なるのは、可変抵抗回路30にお
いて、トランジスタ1のエミッタとノードN11との間
に抵抗50がさらに接続され、トランジスタ2のエミッ
タとノードN21との間に抵抗60がさらに接続されて
いる点である。図9のギルバート型乗算回路の他の部分
の構成は、図7のギルバート型乗算回路の構成と同様で
ある。
【0085】本実施の形態のギルバート型乗算回路で
は、第7の実施の形態のギルバート型乗算回路に比べて
可変抵抗回路30の2つのFET71,72の実効的な
制御電圧の差を大きくすることはできないが、一定レベ
ル以下の歪みが実現可能となる。
は、第7の実施の形態のギルバート型乗算回路に比べて
可変抵抗回路30の2つのFET71,72の実効的な
制御電圧の差を大きくすることはできないが、一定レベ
ル以下の歪みが実現可能となる。
【0086】図10は本発明の第9の実施の形態におけ
るギルバート型乗算回路の構成を示す回路図である。
るギルバート型乗算回路の構成を示す回路図である。
【0087】図10のギルバート型乗算回路が図7のギ
ルバート型乗算回路と異なるのは、可変抵抗回路30に
おいて、トランジスタ1のエミッタとノードN11との
間に抵抗50が接続され、トランジスタ2のエミッタと
ノードN21との間に抵抗60が接続され、ノードN1
2と接地端子との間およびノードN22と接地端子との
間に抵抗52,62が接続されていない点である。図1
0のギルバート型乗算回路の他の部分の構成は、図7の
ギルバート型乗算回路の構成と同様である。
ルバート型乗算回路と異なるのは、可変抵抗回路30に
おいて、トランジスタ1のエミッタとノードN11との
間に抵抗50が接続され、トランジスタ2のエミッタと
ノードN21との間に抵抗60が接続され、ノードN1
2と接地端子との間およびノードN22と接地端子との
間に抵抗52,62が接続されていない点である。図1
0のギルバート型乗算回路の他の部分の構成は、図7の
ギルバート型乗算回路の構成と同様である。
【0088】本実施の形態のギルバート型乗算回路で
は、雑音指数の低減には限界があるが、可変抵抗回路3
0の2つのFET71,72の実効的な制御電圧の差を
大きくすることができるとともに、一定レベル以下の歪
みが実現可能となる。
は、雑音指数の低減には限界があるが、可変抵抗回路3
0の2つのFET71,72の実効的な制御電圧の差を
大きくすることができるとともに、一定レベル以下の歪
みが実現可能となる。
【0089】図11は本発明の第10の実施の形態にお
けるギルバート型乗算回路の構成を示す回路図である。
けるギルバート型乗算回路の構成を示す回路図である。
【0090】図11のギルバート型乗算回路が図7のギ
ルバート型乗算回路と異なるのは、可変抵抗回路30に
おいて、トランジスタ1のエミッタと接地端子との間に
(m+1)個の抵抗50,…,5k,…,5mが直列に
接続され、抵抗トランジスタ2のエミッタと接地端子と
の間に(m+1)個の抵抗60,…,6k,…,6mが
直列に接続され、抵抗50,…,5k,…,5m間のノ
ードN11,…,N1k,…,N1mと抵抗60,…,
6k,…,6m間のノードN21,…,N2k,…,N
2mとの間にそれぞれFET71,…,7k,…,7m
が接続されている点である。ここで、mは3以上の整数
である。FET71,…,7k,…,7mのゲートは、
それぞれ抵抗81,…,8k,…,8mを介して制御電
圧AGCを受ける制御端子NGに接続されている。図1
1には、抵抗5k,6k,8k,8k+1およびFET
7k,7k+1のみが示されている。ここで、kは0,
…,mである。図11のギルバート型乗算回路の他の部
分の構成は、図7のギルバート型乗算回路の構成と同様
である。
ルバート型乗算回路と異なるのは、可変抵抗回路30に
おいて、トランジスタ1のエミッタと接地端子との間に
(m+1)個の抵抗50,…,5k,…,5mが直列に
接続され、抵抗トランジスタ2のエミッタと接地端子と
の間に(m+1)個の抵抗60,…,6k,…,6mが
直列に接続され、抵抗50,…,5k,…,5m間のノ
ードN11,…,N1k,…,N1mと抵抗60,…,
6k,…,6m間のノードN21,…,N2k,…,N
2mとの間にそれぞれFET71,…,7k,…,7m
が接続されている点である。ここで、mは3以上の整数
である。FET71,…,7k,…,7mのゲートは、
それぞれ抵抗81,…,8k,…,8mを介して制御電
圧AGCを受ける制御端子NGに接続されている。図1
1には、抵抗5k,6k,8k,8k+1およびFET
7k,7k+1のみが示されている。ここで、kは0,
…,mである。図11のギルバート型乗算回路の他の部
分の構成は、図7のギルバート型乗算回路の構成と同様
である。
【0091】本実施の形態のギルバート型乗算回路にお
いても、一定レベル以下の歪みが実現可能となる。
いても、一定レベル以下の歪みが実現可能となる。
【0092】以上のように、上記実施の形態では、可変
抵抗回路30を用いることにより、簡単な回路構成で低
雑音特性および低歪み特性を有する可変利得型差動増幅
器およびギルバート型乗算回路が実現される。
抵抗回路30を用いることにより、簡単な回路構成で低
雑音特性および低歪み特性を有する可変利得型差動増幅
器およびギルバート型乗算回路が実現される。
【0093】特に、可変抵抗回路30のFET71,7
2,7k,7k+1に共通の制御電圧AGCが印加され
るので、利得制御を簡便に行うことができる。
2,7k,7k+1に共通の制御電圧AGCが印加され
るので、利得制御を簡便に行うことができる。
【0094】なお、上記実施の形態では、第1〜第6の
トランジスタとしてバイポーラトランジスタを用いてい
るが、第1〜第6のトランジスタとしてMOSFET、
MESFET(金属半導体電界効果トランジスタ)等の
他のトランジスタを用いてもよい。
トランジスタとしてバイポーラトランジスタを用いてい
るが、第1〜第6のトランジスタとしてMOSFET、
MESFET(金属半導体電界効果トランジスタ)等の
他のトランジスタを用いてもよい。
【0095】また、上記実施の形態では、第1および第
2の負荷として抵抗3,4を用いているが、第1および
第2の負荷としてMOSFET、MESFET、バイポ
ーラトランジスタ、インダクタ、変圧器等の他の素子を
用いてもよい。
2の負荷として抵抗3,4を用いているが、第1および
第2の負荷としてMOSFET、MESFET、バイポ
ーラトランジスタ、インダクタ、変圧器等の他の素子を
用いてもよい。
【図1】本発明の第1の実施の形態における可変利得型
差動増幅器の構成を示す回路図である。
差動増幅器の構成を示す回路図である。
【図2】図1の本実施の形態の可変利得型差動増幅器お
よび図12の可変利得型差動増幅器における歪み特性の
制御電圧依存性の計算結果を示す図である。
よび図12の可変利得型差動増幅器における歪み特性の
制御電圧依存性の計算結果を示す図である。
【図3】本発明の第2の実施の形態における可変利得型
差動増幅器の構成を示す回路図である。
差動増幅器の構成を示す回路図である。
【図4】本発明の第3の実施の形態における可変利得型
差動増幅器の構成を示す回路図である。
差動増幅器の構成を示す回路図である。
【図5】本発明の第4の実施の形態における可変利得型
差動増幅器の構成を示す回路図である。
差動増幅器の構成を示す回路図である。
【図6】本発明の第5の実施の形態における可変利得型
差動増幅器の構成を示す回路図である。
差動増幅器の構成を示す回路図である。
【図7】本発明の第6の実施の形態におけるギルバート
型乗算回路の構成を示す回路図である。
型乗算回路の構成を示す回路図である。
【図8】本発明の第7の実施の形態におけるギルバート
型乗算回路の構成を示す回路図である。
型乗算回路の構成を示す回路図である。
【図9】本発明の第8の実施の形態におけるギルバート
型乗算回路の構成を示す回路図である。
型乗算回路の構成を示す回路図である。
【図10】本発明の第9の実施の形態におけるギルバー
ト型乗算回路の構成を示す回路図である。
ト型乗算回路の構成を示す回路図である。
【図11】本発明の第10の実施の形態におけるギルバ
ート型乗算回路の構成を示す回路図である。
ート型乗算回路の構成を示す回路図である。
【図12】従来の可変利得型差動増幅器の構成を示す回
路図である。
路図である。
1,2,21,22,23,24 トランジスタ
3,4,50,51,52,5k,60,61,62,
6k,80,81,82,8k,8k+1 抵抗 71,72,7k,7k+1 FET 30 可変抵抗回路 NI1,NI2,NI3,NI4 入力端子 NO1,NO2 出力端子 NG1,NG2 制御端子 NVC 電源端子 N11,N12,N21,N22 ノード RFin(+),RFin(−),RFin,LOin
(+),LOin(−),LOin 入力信号 RFout(+),RFout(−),RFout,I
Fout(+),IFout(−),IFout 出力
信号 Vcc 電源電圧 AGC 制御電圧
6k,80,81,82,8k,8k+1 抵抗 71,72,7k,7k+1 FET 30 可変抵抗回路 NI1,NI2,NI3,NI4 入力端子 NO1,NO2 出力端子 NG1,NG2 制御端子 NVC 電源端子 N11,N12,N21,N22 ノード RFin(+),RFin(−),RFin,LOin
(+),LOin(−),LOin 入力信号 RFout(+),RFout(−),RFout,I
Fout(+),IFout(−),IFout 出力
信号 Vcc 電源電圧 AGC 制御電圧
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フロントページの続き
Fターム(参考) 5J066 AA01 AA12 CA21 CA41 FA10
HA02 HA10 HA18 HA25 HA26
HA39 KA06 KA12 MA21 ND01
ND11 ND28 PD02 TA02
5J090 AA01 AA12 CA21 CA41 FA10
GN01 GN08 HA02 HA10 HA18
HA25 HA26 HA39 KA06 KA12
MA21 TA02
5J100 LA10 QA01 QA03 SA00
5J500 AA01 AA12 AC21 AC41 AF10
AH02 AH10 AH18 AH25 AH26
AH39 AK06 AK12 AM21 AT02
DN01 DN11 DN28 DP02
Claims (10)
- 【請求項1】 可変インピーダンス回路と、 第1の入力信号を受ける第1の端子、第1の負荷を介し
て第1の電位に接続される第2の端子および前記可変イ
ンピーダンス回路に接続される第3の端子を有する第1
のトランジスタと、 第2の入力信号を受ける第1の端子、第2の負荷を介し
て前記第1の電位に接続される第2の端子および前記可
変インピーダンス回路に接続される第3の端子を有する
第2のトランジスタとを備え、 前記可変インピーダンス回路は、 前記第1のトランジスタの前記第3の端子と第2の電位
との間に接続された1以上の第1の抵抗要素と、 前記第2のトランジスタの前記第3の端子と前記第2の
電位との間に接続された1以上の第2の抵抗要素と、 少なくとも1つの第1の抵抗要素の一端と少なくとも1
つの第2の抵抗要素の一端との間および前記少なくとも
1つの第1の抵抗要素の他端と前記少なくとも1つの第
2の抵抗要素の他端との間にそれぞれ接続されるととも
に共通の制御電圧を受ける制御端子を有する複数のスイ
ッチング素子とを含むことを特徴とする可変利得型差動
増幅器。 - 【請求項2】 前記1以上の第1の抵抗要素は、 前記第1のトランジスタの前記第3の端子と第1のノー
ドとの間に接続された第1の抵抗と、 前記第1のノードと前記第2の電位を受ける第2のノー
ドとの間に接続された第2の抵抗とを含み、 前記1以上の第2の抵抗要素は、 前記第2のトランジスタの前記第3の端子と第3のノー
ドとの間に接続された第3の抵抗と、 前記第3のノードと前記第2の電位を受ける第4のノー
ドとの間に接続された第4の抵抗とを含み、 複数のスイッチング素子は、 前記第1のトランジスタの前記第3の端子と前記第2の
トランジスタの前記第3の端子との間に接続された第1
のスイッチング素子と、 前記第1のノードと前記第3のノードとの間に接続され
た第2のスイッチング素子とを含むことを特徴とする請
求項1記載の可変利得型差動増幅器。 - 【請求項3】 前記1以上の第1の抵抗要素は、 前記第1のトランジスタの前記第3の端子と前記第2の
電位を受ける第1のノードとの間に接続された第1の抵
抗とを含み、 前記1以上の第2の抵抗要素は、 前記第2のトランジスタの前記第3の端子と前記第2の
電位を受ける第2のノードとの間に接続された第2の抵
抗とを含み、 複数のスイッチング素子は、 前記第1のトランジスタの前記第3の端子と前記第2の
トランジスタの前記第3の端子との間に接続された第1
のスイッチング素子と、 前記第1のノードと前記第2のノードとの間に接続され
た第2のスイッチング素子とを含むことを特徴とする請
求項1記載の可変利得型差動増幅器。 - 【請求項4】 前記1以上の第1の抵抗要素は、 前記第1のトランジスタの前記第3の端子と第1のノー
ドとの間に接続された第1の抵抗と、 前記第1のノードと第2のノードとの間に接続された第
2の抵抗と、 前記第2のノードと前記第2の電位を受ける第3のノー
ドとの間に接続された第3の抵抗とを含み、 前記1以上の第2の抵抗要素は、 前記第2のトランジスタの前記第3の端子と第4のノー
ドとの間に接続された第4の抵抗と、 前記第4のノードと第5のノードとの間に接続された第
5の抵抗と、 前記第5のノードと前記第2の電位を受ける第6のノー
ドとの間に接続された第6の抵抗とを含み、 複数のスイッチング素子は、 前記第1のノードと前記第4のノードとの間に接続され
た第1のスイッチング素子と、 前記第2のノードと前記第5のノードとの間に接続され
た第2のスイッチング素子とを含むことを特徴とする請
求項1記載の可変利得型差動増幅器。 - 【請求項5】 前記1以上の第1の抵抗要素は、 前記第1のトランジスタの前記第3の端子と第1のノー
ドとの間に接続された第1の抵抗と、 前記第1のノードと前記第2の電位を受ける第2のノー
ドとの間に接続された第2の抵抗とを含み、 前記1以上の第2の抵抗要素は、 前記第2のトランジスタの前記第3の端子と第3のノー
ドとの間に接続された第3の抵抗と、 前記第3のノードと前記第2の電位を受ける第4のノー
ドとの間に接続された第4の抵抗とを含み、 複数のスイッチング素子は、 前記第1のノードと前記第3のノードとの間に接続され
た第1のスイッチング素子と、 前記第2のノードと前記第4のノードとの間に接続され
た第2のスイッチング素子とを含むことを特徴とする請
求項1記載の可変利得型差動増幅器。 - 【請求項6】 第1の端子、第2の端子および第3の端
子を有する第1、第2、第3、第4、第5および第6の
トランジスタと、 可変インピーダンス回路とを備え、 前記第1のトランジスタの前記第1の端子は第1の入力
信号を受け、前記第2の端子は第1の負荷を介して第1
の電位に接続され、前記第3の端子は前記第5のトラン
ジスタの前記第2の端子に接続され、 前記第2のトランジスタの前記第1の端子は第2の入力
信号を受け、前記第2の端子は第2の負荷を介して前記
第1の電位に接続され、前記第3の端子は前記第5のト
ランジスタの前記第2の端子に接続され、 前記第3のトランジスタの前記第1の端子は前記第2の
入力信号を受け、前記第2の端子は前記第1の負荷を介
して前記第1の電位に接続され、前記第3の端子は前記
第6のトランジスタの前記第2の端子に接続され、 前記第4のトランジスタの前記第1の端子は前記第1の
入力信号を受け、前記第2の端子は前記第2の負荷を介
して前記第2の電位に接続され、前記第3の端子は前記
第6のトランジスタの前記第2の端子に接続され、 前記第5のトランジスタの前記第1の端子は第3の入力
信号を受け、 前記第6のトランジスタの前記第1の端子は第4の入力
信号を受け、 前記可変インピーダンス回路は、 前記第5のトランジスタの前記第3の端子と第2の電位
に接続された1以上の第1の抵抗要素と、 前記第6のトランジスタの前記第3の端子と前記第2の
電位に接続された1以上の第2の抵抗要素と、 少なくとも1つの第1の抵抗要素の一端と少なくとも1
つの第2の抵抗要素の一端との間および前記少なくとも
1つの第1の抵抗要素の他端と前記少なくとも1つの第
2の抵抗要素の他端との間にそれぞれ接続されるととも
に共通の制御電圧を受ける制御端子を有する複数のスイ
ッチング素子とを含むことを特徴とする乗算回路。 - 【請求項7】 前記1以上の第1の抵抗要素は、 前記第5のトランジスタの前記第3の端子と第1のノー
ドとの間に接続された第1の抵抗と、 前記第1のノードと前記第2の電位を受ける第2のノー
ドとの間に接続された第2の抵抗とを含み、 前記1以上の第2の抵抗要素は、 前記第6のトランジスタの前記第3の端子と第3のノー
ドとの間に接続された第3の抵抗と、 前記第3のノードと前記第2の電位を受ける第4のノー
ドとの間に接続された第4の抵抗とを含み、 複数のスイッチング素子は、 前記第5のトランジスタの前記第3の端子と前記第6の
トランジスタの前記第3の端子との間に接続された第1
のスイッチング素子と、 前記第1のノードと前記第3のノードとの間に接続され
た第2のスイッチング素子とを含むことを特徴とする請
求項6記載の乗算回路。 - 【請求項8】 前記1以上の第1の抵抗要素は、 前記第5のトランジスタの前記第3の端子と前記第2の
電位を受ける第1のノードとの間に接続された第1の抵
抗とを含み、 前記1以上の第2の抵抗要素は、 前記第6のトランジスタの前記第3の端子と前記第2の
電位を受ける第2のノードとの間に接続された第2の抵
抗とを含み、 複数のスイッチング素子は、 前記第5のトランジスタの前記第3の端子と前記第6の
トランジスタの前記第3の端子との間に接続された第1
のスイッチング素子と、 前記第1のノードと前記第2のノードとの間に接続され
た第2のスイッチング素子とを含むことを特徴とする請
求項6記載の乗算回路。 - 【請求項9】 前記1以上の第1の抵抗要素は、 前記第5のトランジスタの前記第3の端子と第1のノー
ドとの間に接続された第1の抵抗と、 前記第1のノードと第2のノードとの間に接続された第
2の抵抗と、 前記第2のノードと前記第2の電位を受ける第3のノー
ドとの間に接続された第3の抵抗とを含み、 前記1以上の第2の抵抗要素は、 前記第6のトランジスタの前記第3の端子と第4のノー
ドとの間に接続された第4の抵抗と、 前記第4のノードと第5のノードとの間に接続された第
5の抵抗と、 前記第5のノードと前記第2の電位を受ける第6のノー
ドとの間に接続された第6の抵抗とを含み、 複数のスイッチング素子は、 前記第1のノードと前記第4のノードとの間に接続され
た第1のスイッチング素子と、 前記第2のノードと前記第5のノードとの間に接続され
た第2のスイッチング素子とを含むことを特徴とする請
求項6記載の乗算回路。 - 【請求項10】 前記1以上の第1の抵抗要素は、 前記第5のトランジスタの前記第3の端子と第1のノー
ドとの間に接続された第1の抵抗と、 前記第1のノードと前記第2の電位を受ける第2のノー
ドとの間に接続された第2の抵抗とを含み、 前記1以上の第2の抵抗要素は、 前記第6のトランジスタの前記第3の端子と第3のノー
ドとの間に接続された第3の抵抗と、 前記第3のノードと前記第2の電位を受ける第4のノー
ドとの間に接続された第4の抵抗とを含み、 複数のスイッチング素子は、 前記第1のノードと前記第3のノードとの間に接続され
た第1のスイッチング素子と、 前記第2のノードと前記第4のノードとの間に接続され
た第2のスイッチング素子とを含むことを特徴とする請
求項6記載の乗算回路。
Priority Applications (5)
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JP2001363753A JP2003168937A (ja) | 2001-11-29 | 2001-11-29 | 可変利得型差動増幅回路および乗算回路 |
US10/305,359 US20030098744A1 (en) | 2001-11-29 | 2002-11-27 | Variable gain differential amplifier and multiplication circuit |
CN02152653.2A CN1229911C (zh) | 2001-11-29 | 2002-11-29 | 可变增益型差动放大电路以及乘法电路 |
US10/810,833 US6933783B2 (en) | 2001-11-29 | 2004-03-29 | Variable gain differential amplifier and multiplication circuit |
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---|---|---|---|
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---|---|
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WO2012063462A1 (ja) * | 2010-11-12 | 2012-05-18 | 旭化成エレクトロニクス株式会社 | ミキシング回路 |
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-
2001
- 2001-11-29 JP JP2001363753A patent/JP2003168937A/ja active Pending
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