JP2003168937A - 可変利得型差動増幅回路および乗算回路 - Google Patents
可変利得型差動増幅回路および乗算回路Info
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- JP2003168937A JP2003168937A JP2001363753A JP2001363753A JP2003168937A JP 2003168937 A JP2003168937 A JP 2003168937A JP 2001363753 A JP2001363753 A JP 2001363753A JP 2001363753 A JP2001363753 A JP 2001363753A JP 2003168937 A JP2003168937 A JP 2003168937A
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Abstract
(57)【要約】
【課題】 一定レベル以下の歪みが実現可能な可変利得
型差動増幅器およびそれを用いた乗算回路を提供するこ
とである。 【解決手段】 トランジスタ１のエミッタはノードＮ１
１に接続され、ノードＮ１１とノードＮ１２との間に抵
抗５１が接続され、ノードＮ１２と接地端子との間に抵
抗５２が接続されている。トランジスタ２のエミッタは
ノードＮ２１に接続され、ノードＮ２１とノードＮ２２
との間に抵抗６１が接続され、ノードＮ２２と接地端子
との間に抵抗６２が接続されている。ノードＮ１１，Ｎ
２１間にはＦＥＴ７１が接続され、ノードＮ１２，Ｎ２
２間にはＦＥＴ７２が接続されている。ＦＥＴ７１，７
２のゲートはそれぞれ抵抗８１，８２を介して制御電圧
ＡＧＣを受ける制御端子ＮＧに接続されている。抵抗５
１，５２，６１，６２およびＦＥＴ７１，７２が可変抵
抗回路３０を構成する。
型差動増幅器およびそれを用いた乗算回路を提供するこ
とである。 【解決手段】 トランジスタ１のエミッタはノードＮ１
１に接続され、ノードＮ１１とノードＮ１２との間に抵
抗５１が接続され、ノードＮ１２と接地端子との間に抵
抗５２が接続されている。トランジスタ２のエミッタは
ノードＮ２１に接続され、ノードＮ２１とノードＮ２２
との間に抵抗６１が接続され、ノードＮ２２と接地端子
との間に抵抗６２が接続されている。ノードＮ１１，Ｎ
２１間にはＦＥＴ７１が接続され、ノードＮ１２，Ｎ２
２間にはＦＥＴ７２が接続されている。ＦＥＴ７１，７
２のゲートはそれぞれ抵抗８１，８２を介して制御電圧
ＡＧＣを受ける制御端子ＮＧに接続されている。抵抗５
１，５２，６１，６２およびＦＥＴ７１，７２が可変抵
抗回路３０を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、可変利得型差動増
幅器およびそれを用いた乗算回路に関する。
幅器およびそれを用いた乗算回路に関する。
【０００２】
【従来の技術】従来より、可変利得型差動増幅器（可変
利得機能付差動増幅回路）が用いられている。バイポー
ラトランジスタ、ＭＯＳＦＥＴ（金属酸化物電界効果ト
ランジスタ）等のＳｉ（シリコン）デバイスを用いた集
積回路では、可変利得型差動増幅器として、ギルバート
型構成を有する増幅器およびＯＴＡ（オペレーショナル
トランスコンダクタンス増幅器：operational transcon
ductance amplifier）構成を有する増幅器が主流となっ
ている。
利得機能付差動増幅回路）が用いられている。バイポー
ラトランジスタ、ＭＯＳＦＥＴ（金属酸化物電界効果ト
ランジスタ）等のＳｉ（シリコン）デバイスを用いた集
積回路では、可変利得型差動増幅器として、ギルバート
型構成を有する増幅器およびＯＴＡ（オペレーショナル
トランスコンダクタンス増幅器：operational transcon
ductance amplifier）構成を有する増幅器が主流となっ
ている。
【０００３】ギルバート型構成を有する増幅器は、広い
可変利得範囲を有するが、消費電力や雑音特性の面で劣
っている。そのため、移動体通信等では、一般的に、差
動増幅器にＦＥＴスイッチ等からなる可変抵抗回路を設
けたＯＴＡ構成が用いられる。
可変利得範囲を有するが、消費電力や雑音特性の面で劣
っている。そのため、移動体通信等では、一般的に、差
動増幅器にＦＥＴスイッチ等からなる可変抵抗回路を設
けたＯＴＡ構成が用いられる。
【０００４】図１２はＯＴＡ構成を有する従来の可変利
得型差動増幅器の構成を示す回路図である。
得型差動増幅器の構成を示す回路図である。
【０００５】図１２の可変利得型差動増幅器は、バイポ
ーラトランジスタ（以下、トランジスタと略記する）１
０１，１０２、抵抗１０３，１０４，１０５，１０６お
よびｎ−ＭＯＳＦＥＴ（以下、ＦＥＴと略記する）１０
７により構成される。ＦＥＴ１０７が可変抵抗回路２０
０を構成する。
ーラトランジスタ（以下、トランジスタと略記する）１
０１，１０２、抵抗１０３，１０４，１０５，１０６お
よびｎ−ＭＯＳＦＥＴ（以下、ＦＥＴと略記する）１０
７により構成される。ＦＥＴ１０７が可変抵抗回路２０
０を構成する。
【０００６】トランジスタ１０１のベースは入力信号Ｒ
Ｆｉｎ（＋）を受ける入力端子ＮＩ１に接続され、トラ
ンジスタ１０２のベースは入力信号ＲＦｉｎ（−）を受
ける入力端子ＮＩ２に接続されている。入力信号ＲＦｉ
ｎ（＋），ＲＦｉｎ（−）は、差動入力である。トラン
ジスタ１０１，１０２のコレクタは、それぞれ抵抗１０
３，１０４を介して電源電圧Ｖｃｃを受ける電源端子Ｎ
ＶＣに接続されている。トランジスタ１０１，１０２の
エミッタは、それぞれ抵抗１０５，１０６を介して接地
端子に接続されている。また、トランジスタ１０１，１
０２のコレクタは、それぞれ出力端子ＮＯ１，ＮＯ２に
接続されている。出力端子ＮＯ１，ＮＯ２からそれぞれ
出力信号ＲＦｏｕｔ（＋），ＲＦｏｕｔ（−）が導出さ
れる。出力信号ＲＦｏｕｔ（＋），ＲＦｏｕｔ（−）は
差動出力である。
Ｆｉｎ（＋）を受ける入力端子ＮＩ１に接続され、トラ
ンジスタ１０２のベースは入力信号ＲＦｉｎ（−）を受
ける入力端子ＮＩ２に接続されている。入力信号ＲＦｉ
ｎ（＋），ＲＦｉｎ（−）は、差動入力である。トラン
ジスタ１０１，１０２のコレクタは、それぞれ抵抗１０
３，１０４を介して電源電圧Ｖｃｃを受ける電源端子Ｎ
ＶＣに接続されている。トランジスタ１０１，１０２の
エミッタは、それぞれ抵抗１０５，１０６を介して接地
端子に接続されている。また、トランジスタ１０１，１
０２のコレクタは、それぞれ出力端子ＮＯ１，ＮＯ２に
接続されている。出力端子ＮＯ１，ＮＯ２からそれぞれ
出力信号ＲＦｏｕｔ（＋），ＲＦｏｕｔ（−）が導出さ
れる。出力信号ＲＦｏｕｔ（＋），ＲＦｏｕｔ（−）は
差動出力である。
【０００７】トランジスタ１０１，１０２のエミッタに
接続されるノードＮ１，Ｎ２間には、ＦＥＴ１０７が接
続されている。ＦＥＴ１０７のゲートは、抵抗１１０を
介して制御電圧ＡＧＣを受ける制御端子ＮＧに接続され
ている。
接続されるノードＮ１，Ｎ２間には、ＦＥＴ１０７が接
続されている。ＦＥＴ１０７のゲートは、抵抗１１０を
介して制御電圧ＡＧＣを受ける制御端子ＮＧに接続され
ている。
【０００８】図１２の可変利得型差動増幅器では、ＦＥ
Ｔ１０７のゲートに制御電圧ＡＧＣを印加してＦＥＴ１
０７のソース・ドレイン間抵抗を変化させることによ
り、利得制御を行う。例えば、ＦＥＴ１０７をオン状態
にすれば、最大利得および低雑音特性が得られる。この
場合、微小な高周波信号の増幅に適している。また、Ｆ
ＥＴ１０７をオフ状態にすれば、減衰量が最大（最小利
得）となり、歪み特性が向上する。この場合、電界強度
が高い状態での混変調に強くなる。
Ｔ１０７のゲートに制御電圧ＡＧＣを印加してＦＥＴ１
０７のソース・ドレイン間抵抗を変化させることによ
り、利得制御を行う。例えば、ＦＥＴ１０７をオン状態
にすれば、最大利得および低雑音特性が得られる。この
場合、微小な高周波信号の増幅に適している。また、Ｆ
ＥＴ１０７をオフ状態にすれば、減衰量が最大（最小利
得）となり、歪み特性が向上する。この場合、電界強度
が高い状態での混変調に強くなる。
【０００９】
【発明が解決しようとする課題】上記の可変利得型差動
増幅器においては、可変抵抗回路２００のＦＥＴ１０７
のゲートに与える制御電圧を変化させることにより連続
的な利得制御を行うことができる。
増幅器においては、可変抵抗回路２００のＦＥＴ１０７
のゲートに与える制御電圧を変化させることにより連続
的な利得制御を行うことができる。
【００１０】しかしながら、上記の可変利得型差動増幅
器の可変抵抗回路２００は、ＦＥＴのピンチオフ電圧近
傍の制御電圧の領域で強い非線形性を有している。それ
により、特定の制御電圧の近傍で歪み特性が劣化する。
したがって、連続的な利得制御を行う場合に、ＦＥＴに
おいて波形歪みが増大する制御電圧が与えられたときに
可変利得型差動増幅器の歪み特性が劣化する。
器の可変抵抗回路２００は、ＦＥＴのピンチオフ電圧近
傍の制御電圧の領域で強い非線形性を有している。それ
により、特定の制御電圧の近傍で歪み特性が劣化する。
したがって、連続的な利得制御を行う場合に、ＦＥＴに
おいて波形歪みが増大する制御電圧が与えられたときに
可変利得型差動増幅器の歪み特性が劣化する。
【００１１】本発明の目的は、一定レベル以下の歪みが
実現可能な可変利得型差動増幅器およびそれを用いた乗
算回路を提供することである。
実現可能な可変利得型差動増幅器およびそれを用いた乗
算回路を提供することである。
【００１２】
【課題を解決するための手段および発明の効果】本発明
に係る可変利得型差動増幅器は、可変インピーダンス回
路と、第１の入力信号を受ける第１の端子、第１の負荷
を介して第１の電位に接続される第２の端子および可変
インピーダンス回路に接続される第３の端子を有する第
１のトランジスタと、第２の入力信号を受ける第１の端
子、第２の負荷を介して第１の電位に接続される第２の
端子および可変インピーダンス回路に接続される第３の
端子を有する第２のトランジスタとを備え、可変インピ
ーダンス回路は、第１のトランジスタの第３の端子と第
２の電位との間に接続された１以上の第１の抵抗要素
と、第２のトランジスタの第３の端子と第２の電位との
間に接続された１以上の第２の抵抗要素と、少なくとも
１つの第１の抵抗要素の一端と少なくとも１つの第２の
抵抗要素の一端との間および少なくとも１つの第１の抵
抗要素の他端と少なくとも１つの第２の抵抗要素の他端
との間にそれぞれ接続されるとともに共通の制御電圧を
受ける制御端子を有する複数のスイッチング素子とを含
むものである。
に係る可変利得型差動増幅器は、可変インピーダンス回
路と、第１の入力信号を受ける第１の端子、第１の負荷
を介して第１の電位に接続される第２の端子および可変
インピーダンス回路に接続される第３の端子を有する第
１のトランジスタと、第２の入力信号を受ける第１の端
子、第２の負荷を介して第１の電位に接続される第２の
端子および可変インピーダンス回路に接続される第３の
端子を有する第２のトランジスタとを備え、可変インピ
ーダンス回路は、第１のトランジスタの第３の端子と第
２の電位との間に接続された１以上の第１の抵抗要素
と、第２のトランジスタの第３の端子と第２の電位との
間に接続された１以上の第２の抵抗要素と、少なくとも
１つの第１の抵抗要素の一端と少なくとも１つの第２の
抵抗要素の一端との間および少なくとも１つの第１の抵
抗要素の他端と少なくとも１つの第２の抵抗要素の他端
との間にそれぞれ接続されるとともに共通の制御電圧を
受ける制御端子を有する複数のスイッチング素子とを含
むものである。
【００１３】本発明に係る可変利得型差動増幅器におい
ては、第１および第２の入力信号が第１および第２のト
ランジスタにより差動増幅される。
ては、第１および第２の入力信号が第１および第２のト
ランジスタにより差動増幅される。
【００１４】この場合、第１の電位から第１の負荷、第
１のトランジスタおよび少なくとも１つの第１の抵抗要
素を通して第２の電位に電流が流れると、第１の抵抗要
素に電圧降下が生じる。また、第１の電位から第２の負
荷、第２のトランジスタおよび少なくとも１つの第２の
抵抗要素を通して第２の電位に電流が流れると、第２の
抵抗要素に電圧降下が生じる。それにより、複数のスイ
ッチング素子の一端の電位が異なり、かつ複数のスイッ
チング素子の他端の電位が異なる。この場合、複数のス
イッチング素子の制御端子には共通の制御電圧が与えら
れているので、複数のスイッチング素子における一端お
よび他端に対する制御端子の電圧が異なる。これは、複
数のスイッチング素子に異なる制御電圧が印加されるこ
とに等しい。その結果、制御電圧を変化させて連続的な
利得制御を行う場合に、特定の制御電圧での歪み特性の
急激な劣化が抑制される。したがって、一定レベル以下
の歪みが実現可能な可変利得型差動増幅器が実現され
る。
１のトランジスタおよび少なくとも１つの第１の抵抗要
素を通して第２の電位に電流が流れると、第１の抵抗要
素に電圧降下が生じる。また、第１の電位から第２の負
荷、第２のトランジスタおよび少なくとも１つの第２の
抵抗要素を通して第２の電位に電流が流れると、第２の
抵抗要素に電圧降下が生じる。それにより、複数のスイ
ッチング素子の一端の電位が異なり、かつ複数のスイッ
チング素子の他端の電位が異なる。この場合、複数のス
イッチング素子の制御端子には共通の制御電圧が与えら
れているので、複数のスイッチング素子における一端お
よび他端に対する制御端子の電圧が異なる。これは、複
数のスイッチング素子に異なる制御電圧が印加されるこ
とに等しい。その結果、制御電圧を変化させて連続的な
利得制御を行う場合に、特定の制御電圧での歪み特性の
急激な劣化が抑制される。したがって、一定レベル以下
の歪みが実現可能な可変利得型差動増幅器が実現され
る。
【００１５】複数のスイッチング素子は、共通の制御電
圧を受けるゲートを有する複数の電界効果トランジスタ
であってもよい。
圧を受けるゲートを有する複数の電界効果トランジスタ
であってもよい。
【００１６】この場合、複数の電界効果トランジスタの
ソースの電位が異なり、かつ複数の電界効果トランジス
タのドレインの電位が異なる。ここで、複数の電界効果
トランジスタのゲートには共通の制御電圧が与えられて
いるので、複数の電界効果トランジスタにおけるソース
およびドレインに対するゲートの電圧が異なる。これ
は、複数の電界効果トランジスタに異なる制御電圧が印
加されることに等しい。その結果、制御電圧を変化させ
て連続的な利得制御を行う場合に、特定の制御電圧での
歪み特性の急激な劣化が抑制される。
ソースの電位が異なり、かつ複数の電界効果トランジス
タのドレインの電位が異なる。ここで、複数の電界効果
トランジスタのゲートには共通の制御電圧が与えられて
いるので、複数の電界効果トランジスタにおけるソース
およびドレインに対するゲートの電圧が異なる。これ
は、複数の電界効果トランジスタに異なる制御電圧が印
加されることに等しい。その結果、制御電圧を変化させ
て連続的な利得制御を行う場合に、特定の制御電圧での
歪み特性の急激な劣化が抑制される。
【００１７】１以上の第１の抵抗要素は、第１のトラン
ジスタの第３の端子と第１のノードとの間に接続された
第１の抵抗と、第１のノードと第２の電位を受ける第２
のノードとの間に接続された第２の抵抗とを含み、１以
上の第２の抵抗要素は、第２のトランジスタの第３の端
子と第３のノードとの間に接続された第３の抵抗と、第
３のノードと第２の電位を受ける第４のノードとの間に
接続された第４の抵抗とを含み、複数のスイッチング素
子は、第１のトランジスタの第３の端子と第２のトラン
ジスタの第３の端子との間に接続された第１のスイッチ
ング素子と、第１のノードと第３のノードとの間に接続
された第２のスイッチング素子とを含んでもよい。
ジスタの第３の端子と第１のノードとの間に接続された
第１の抵抗と、第１のノードと第２の電位を受ける第２
のノードとの間に接続された第２の抵抗とを含み、１以
上の第２の抵抗要素は、第２のトランジスタの第３の端
子と第３のノードとの間に接続された第３の抵抗と、第
３のノードと第２の電位を受ける第４のノードとの間に
接続された第４の抵抗とを含み、複数のスイッチング素
子は、第１のトランジスタの第３の端子と第２のトラン
ジスタの第３の端子との間に接続された第１のスイッチ
ング素子と、第１のノードと第３のノードとの間に接続
された第２のスイッチング素子とを含んでもよい。
【００１８】この場合、第１の抵抗における電圧降下に
より第１のスイッチング素子の一端の電位と第２のスイ
ッチング素子の一端の電位とが異なり、かつ第３の抵抗
における電圧降下により第１のスイッチング素子の他端
の電位と第２のスイッチング素子の他端の電位とが異な
る。したがって、第１および第２のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
より第１のスイッチング素子の一端の電位と第２のスイ
ッチング素子の一端の電位とが異なり、かつ第３の抵抗
における電圧降下により第１のスイッチング素子の他端
の電位と第２のスイッチング素子の他端の電位とが異な
る。したがって、第１および第２のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
【００１９】１以上の第１の抵抗要素は、第１のトラン
ジスタの第３の端子と第２の電位を受ける第１のノード
との間に接続された第１の抵抗とを含み、１以上の第２
の抵抗要素は、第２のトランジスタの第３の端子と第２
の電位を受ける第２のノードとの間に接続された第２の
抵抗とを含み、複数のスイッチング素子は、第１のトラ
ンジスタの第３の端子と第２のトランジスタの第３の端
子との間に接続された第１のスイッチング素子と、第１
のノードと第２のノードとの間に接続された第２のスイ
ッチング素子とを含んでもよい。
ジスタの第３の端子と第２の電位を受ける第１のノード
との間に接続された第１の抵抗とを含み、１以上の第２
の抵抗要素は、第２のトランジスタの第３の端子と第２
の電位を受ける第２のノードとの間に接続された第２の
抵抗とを含み、複数のスイッチング素子は、第１のトラ
ンジスタの第３の端子と第２のトランジスタの第３の端
子との間に接続された第１のスイッチング素子と、第１
のノードと第２のノードとの間に接続された第２のスイ
ッチング素子とを含んでもよい。
【００２０】この場合、第１の抵抗における電圧降下に
より第１のスイッチング素子の一端の電位と第２のスイ
ッチング素子の一端の電位とが異なり、かつ第２の抵抗
における電圧降下により第１のスイッチング素子の他端
の電位と第２のスイッチング素子の他端の電位とが異な
る。したがって、第１および第２のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
より第１のスイッチング素子の一端の電位と第２のスイ
ッチング素子の一端の電位とが異なり、かつ第２の抵抗
における電圧降下により第１のスイッチング素子の他端
の電位と第２のスイッチング素子の他端の電位とが異な
る。したがって、第１および第２のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
【００２１】１以上の第１の抵抗要素は、第１のトラン
ジスタの第３の端子と第１のノードとの間に接続された
第１の抵抗と、第１のノードと第２のノードとの間に接
続された第２の抵抗と、第２のノードと第２の電位を受
ける第３のノードとの間に接続された第３の抵抗とを含
み、１以上の第２の抵抗要素は、第２のトランジスタの
第３の端子と第４のノードとの間に接続された第４の抵
抗と、第４のノードと第５のノードとの間に接続された
第５の抵抗と、第５のノードと第２の電位を受ける第６
のノードとの間に接続された第６の抵抗とを含み、複数
のスイッチング素子は、第１のノードと第４のノードと
の間に接続された第１のスイッチング素子と、第２のノ
ードと第５のノードとの間に接続された第２のスイッチ
ング素子とを含んでもよい。
ジスタの第３の端子と第１のノードとの間に接続された
第１の抵抗と、第１のノードと第２のノードとの間に接
続された第２の抵抗と、第２のノードと第２の電位を受
ける第３のノードとの間に接続された第３の抵抗とを含
み、１以上の第２の抵抗要素は、第２のトランジスタの
第３の端子と第４のノードとの間に接続された第４の抵
抗と、第４のノードと第５のノードとの間に接続された
第５の抵抗と、第５のノードと第２の電位を受ける第６
のノードとの間に接続された第６の抵抗とを含み、複数
のスイッチング素子は、第１のノードと第４のノードと
の間に接続された第１のスイッチング素子と、第２のノ
ードと第５のノードとの間に接続された第２のスイッチ
ング素子とを含んでもよい。
【００２２】この場合、第２の抵抗における電圧降下に
より第１のスイッチング素子の一端の電位と第２のスイ
ッチング素子の一端の電位とが異なり、かつ第５の抵抗
における電圧降下により第１のスイッチング素子の他端
の電位と第２のスイッチング素子の他端の電位とが異な
る。したがって、第１および第２のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
より第１のスイッチング素子の一端の電位と第２のスイ
ッチング素子の一端の電位とが異なり、かつ第５の抵抗
における電圧降下により第１のスイッチング素子の他端
の電位と第２のスイッチング素子の他端の電位とが異な
る。したがって、第１および第２のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
【００２３】１以上の第１の抵抗要素は、第１のトラン
ジスタの第３の端子と第１のノードとの間に接続された
第１の抵抗と、第１のノードと第２の電位を受ける第２
のノードとの間に接続された第２の抵抗とを含み、１以
上の第２の抵抗要素は、第２のトランジスタの第３の端
子と第３のノードとの間に接続された第３の抵抗と、第
３のノードと第２の電位を受ける第４のノードとの間に
接続された第４の抵抗とを含み、複数のスイッチング素
子は、第１のノードと第３のノードとの間に接続された
第１のスイッチング素子と、第２のノードと第４のノー
ドとの間に接続された第２のスイッチング素子とを含ん
でもよい。
ジスタの第３の端子と第１のノードとの間に接続された
第１の抵抗と、第１のノードと第２の電位を受ける第２
のノードとの間に接続された第２の抵抗とを含み、１以
上の第２の抵抗要素は、第２のトランジスタの第３の端
子と第３のノードとの間に接続された第３の抵抗と、第
３のノードと第２の電位を受ける第４のノードとの間に
接続された第４の抵抗とを含み、複数のスイッチング素
子は、第１のノードと第３のノードとの間に接続された
第１のスイッチング素子と、第２のノードと第４のノー
ドとの間に接続された第２のスイッチング素子とを含ん
でもよい。
【００２４】この場合、第２の抵抗における電圧降下に
より第１のスイッチング素子の一端の電位と第２のスイ
ッチング素子の一端の電位とが異なり、かつ第４の抵抗
における電圧降下により第１のスイッチング素子の他端
の電位と第２のスイッチング素子の他端の電位とが異な
る。したがって、第１および第２のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
より第１のスイッチング素子の一端の電位と第２のスイ
ッチング素子の一端の電位とが異なり、かつ第４の抵抗
における電圧降下により第１のスイッチング素子の他端
の電位と第２のスイッチング素子の他端の電位とが異な
る。したがって、第１および第２のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
【００２５】第１および第２のトランジスタの各々は、
バイポーラトランジスタまたは電界効果トランジスタで
あってもよい。
バイポーラトランジスタまたは電界効果トランジスタで
あってもよい。
【００２６】可変利得型差動増幅器は、第１のトランジ
スタの第２の端子に接続され、第１の出力信号を導出す
る第１の出力端子と、第２のトランジスタの第２の端子
に接続され、第２の出力信号を導出する第２の出力端子
とをさらに備えてもよい。
スタの第２の端子に接続され、第１の出力信号を導出す
る第１の出力端子と、第２のトランジスタの第２の端子
に接続され、第２の出力信号を導出する第２の出力端子
とをさらに備えてもよい。
【００２７】この場合、第１および第２の入力信号の差
動増幅の結果を示す第１および第２の出力信号が差動出
力として第１および第２の出力端子に導出される。
動増幅の結果を示す第１および第２の出力信号が差動出
力として第１および第２の出力端子に導出される。
【００２８】本発明に係る乗算回路は、第１の端子、第
２の端子および第３の端子を有する第１、第２、第３、
第４、第５および第６のトランジスタと、可変インピー
ダンス回路とを備え、第１のトランジスタの第１の端子
は第１の入力信号を受け、第２の端子は第１の負荷を介
して第１の電位に接続され、第３の端子は第５のトラン
ジスタの第２の端子に接続され、第２のトランジスタの
第１の端子は第２の入力信号を受け、第２の端子は第２
の負荷を介して第１の電位に接続され、第３の端子は第
５のトランジスタの第２の端子に接続され、第３のトラ
ンジスタの第１の端子は第２の入力信号を受け、第２の
端子は第１の負荷を介して第１の電位に接続され、第３
の端子は第６のトランジスタの第２の端子に接続され、
第４のトランジスタの第１の端子は第１の入力信号を受
け、第２の端子は第２の負荷を介して第２の電位に接続
され、第３の端子は第６のトランジスタの第２の端子に
接続され、第５のトランジスタの第１の端子は第３の入
力信号を受け、第６のトランジスタの第１の端子は第４
の入力信号を受け、可変インピーダンス回路は、第５の
トランジスタの第３の端子と第２の電位に接続された１
以上の第１の抵抗要素と、第６のトランジスタの第３の
端子と第２の電位に接続された１以上の第２の抵抗要素
と、少なくとも１つの第１の抵抗要素の一端と少なくと
も１つの第２の抵抗要素の一端との間および少なくとも
１つの第１の抵抗要素の他端と少なくとも１つの第２の
抵抗要素の他端との間にそれぞれ接続されるとともに共
通の制御電圧を受ける制御端子を有する複数のスイッチ
ング素子とを含むものである。
２の端子および第３の端子を有する第１、第２、第３、
第４、第５および第６のトランジスタと、可変インピー
ダンス回路とを備え、第１のトランジスタの第１の端子
は第１の入力信号を受け、第２の端子は第１の負荷を介
して第１の電位に接続され、第３の端子は第５のトラン
ジスタの第２の端子に接続され、第２のトランジスタの
第１の端子は第２の入力信号を受け、第２の端子は第２
の負荷を介して第１の電位に接続され、第３の端子は第
５のトランジスタの第２の端子に接続され、第３のトラ
ンジスタの第１の端子は第２の入力信号を受け、第２の
端子は第１の負荷を介して第１の電位に接続され、第３
の端子は第６のトランジスタの第２の端子に接続され、
第４のトランジスタの第１の端子は第１の入力信号を受
け、第２の端子は第２の負荷を介して第２の電位に接続
され、第３の端子は第６のトランジスタの第２の端子に
接続され、第５のトランジスタの第１の端子は第３の入
力信号を受け、第６のトランジスタの第１の端子は第４
の入力信号を受け、可変インピーダンス回路は、第５の
トランジスタの第３の端子と第２の電位に接続された１
以上の第１の抵抗要素と、第６のトランジスタの第３の
端子と第２の電位に接続された１以上の第２の抵抗要素
と、少なくとも１つの第１の抵抗要素の一端と少なくと
も１つの第２の抵抗要素の一端との間および少なくとも
１つの第１の抵抗要素の他端と少なくとも１つの第２の
抵抗要素の他端との間にそれぞれ接続されるとともに共
通の制御電圧を受ける制御端子を有する複数のスイッチ
ング素子とを含むものである。
【００２９】本発明に係る乗算回路においては、第１〜
第４のトランジスタにより第１および第２の入力信号が
差動増幅され、第５および第６のトランジスタにより第
３および第４の入力信号が差動増幅されるとともに、第
１および第２の入力信号の差動増幅の結果と第３および
第４の入力信号の差動増幅の結果とが乗算される。
第４のトランジスタにより第１および第２の入力信号が
差動増幅され、第５および第６のトランジスタにより第
３および第４の入力信号が差動増幅されるとともに、第
１および第２の入力信号の差動増幅の結果と第３および
第４の入力信号の差動増幅の結果とが乗算される。
【００３０】この場合、第１の電位から第１および第２
の負荷および第１および第２のトランジスタを介して第
５のトランジスタに電流が流れ、さらに第５のトランジ
スタおよび少なくとも１つの第１の抵抗要素を通して第
２の電位に電流が流れると、第１の抵抗要素に電圧降下
が生じる。また、第１の電位から第１および第２の負荷
および第３および第４のトランジスタを介して第６のト
ランジスタに電流が流れ、さらに第６のトランジスタお
よび少なくとも１つの第２の抵抗要素を通して第２の電
位に電流が流れると、第２の抵抗要素に電圧降下が生じ
る。それにより、複数のスイッチング素子の一端の電位
が異なり、かつ複数のスイッチング素子の他端の電位が
異なる。この場合、複数のスイッチング素子の制御端子
には共通の制御電圧が与えられているので、複数のスイ
ッチング素子における一端および他端に対する制御端子
の電圧が異なる。これは、複数のスイッチング素子に異
なる制御電圧が印加されることに等しい。その結果、制
御電圧を変化させて連続的な利得制御を行う場合に、特
定の制御電圧での歪み特性の急激な劣化が抑制される。
したがって、一定レベル以下の歪みが実現可能な乗算回
路が実現される。
の負荷および第１および第２のトランジスタを介して第
５のトランジスタに電流が流れ、さらに第５のトランジ
スタおよび少なくとも１つの第１の抵抗要素を通して第
２の電位に電流が流れると、第１の抵抗要素に電圧降下
が生じる。また、第１の電位から第１および第２の負荷
および第３および第４のトランジスタを介して第６のト
ランジスタに電流が流れ、さらに第６のトランジスタお
よび少なくとも１つの第２の抵抗要素を通して第２の電
位に電流が流れると、第２の抵抗要素に電圧降下が生じ
る。それにより、複数のスイッチング素子の一端の電位
が異なり、かつ複数のスイッチング素子の他端の電位が
異なる。この場合、複数のスイッチング素子の制御端子
には共通の制御電圧が与えられているので、複数のスイ
ッチング素子における一端および他端に対する制御端子
の電圧が異なる。これは、複数のスイッチング素子に異
なる制御電圧が印加されることに等しい。その結果、制
御電圧を変化させて連続的な利得制御を行う場合に、特
定の制御電圧での歪み特性の急激な劣化が抑制される。
したがって、一定レベル以下の歪みが実現可能な乗算回
路が実現される。
【００３１】複数のスイッチング素子は、共通の制御電
圧を受けるゲートを有する複数の電界効果トランジスタ
であってもよい。
圧を受けるゲートを有する複数の電界効果トランジスタ
であってもよい。
【００３２】この場合、複数の電界効果トランジスタの
ソースの電位が異なり、かつ複数の電界効果トランジス
タのドレインの電位が異なる。ここで、複数の電界効果
トランジスタのゲートには共通の制御電圧が与えられて
いるので、複数の電界効果トランジスタにおけるソース
およびドレインに対するゲートの電圧が異なる。これ
は、複数の電界効果トランジスタに異なる制御電圧が印
加されることに等しい。その結果、制御電圧を変化させ
て連続的な利得制御を行う場合に、特定の制御電圧での
歪み特性の急激な劣化が抑制される。
ソースの電位が異なり、かつ複数の電界効果トランジス
タのドレインの電位が異なる。ここで、複数の電界効果
トランジスタのゲートには共通の制御電圧が与えられて
いるので、複数の電界効果トランジスタにおけるソース
およびドレインに対するゲートの電圧が異なる。これ
は、複数の電界効果トランジスタに異なる制御電圧が印
加されることに等しい。その結果、制御電圧を変化させ
て連続的な利得制御を行う場合に、特定の制御電圧での
歪み特性の急激な劣化が抑制される。
【００３３】１以上の第１の抵抗要素は、第５のトラン
ジスタの第３の端子と第１のノードとの間に接続された
第１の抵抗と、第１のノードと第２の電位を受ける第２
のノードとの間に接続された第２の抵抗とを含み、１以
上の第２の抵抗要素は、第６のトランジスタの第３の端
子と第３のノードとの間に接続された第３の抵抗と、第
３のノードと第２の電位を受ける第４のノードとの間に
接続された第４の抵抗とを含み、複数のスイッチング素
子は、第５のトランジスタの第３の端子と第６のトラン
ジスタの第３の端子との間に接続された第１のスイッチ
ング素子と、第１のノードと第３のノードとの間に接続
された第２のスイッチング素子とを含んでもよい。
ジスタの第３の端子と第１のノードとの間に接続された
第１の抵抗と、第１のノードと第２の電位を受ける第２
のノードとの間に接続された第２の抵抗とを含み、１以
上の第２の抵抗要素は、第６のトランジスタの第３の端
子と第３のノードとの間に接続された第３の抵抗と、第
３のノードと第２の電位を受ける第４のノードとの間に
接続された第４の抵抗とを含み、複数のスイッチング素
子は、第５のトランジスタの第３の端子と第６のトラン
ジスタの第３の端子との間に接続された第１のスイッチ
ング素子と、第１のノードと第３のノードとの間に接続
された第２のスイッチング素子とを含んでもよい。
【００３４】この場合、第１の抵抗における電圧降下に
より第１のスイッチング素子の一端の電位と第２のスイ
ッチング素子の一端の電位とが異なり、かつ第３の抵抗
における電圧降下により第１のスイッチング素子の他端
の電位と第２のスイッチング素子の他端の電位とが異な
る。したがって、第１および第２のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
より第１のスイッチング素子の一端の電位と第２のスイ
ッチング素子の一端の電位とが異なり、かつ第３の抵抗
における電圧降下により第１のスイッチング素子の他端
の電位と第２のスイッチング素子の他端の電位とが異な
る。したがって、第１および第２のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
【００３５】１以上の第１の抵抗要素は、第５のトラン
ジスタの第３の端子と第２の電位を受ける第１のノード
との間に接続された第１の抵抗とを含み、１以上の第２
の抵抗要素は、第６のトランジスタの第３の端子と第２
の電位を受ける第２のノードとの間に接続された第２の
抵抗とを含み、複数のスイッチング素子は、第５のトラ
ンジスタの第３の端子と第６のトランジスタの第３の端
子との間に接続された第１のスイッチング素子と、第１
のノードと第２のノードとの間に接続された第２のスイ
ッチング素子とを含んでもよい。
ジスタの第３の端子と第２の電位を受ける第１のノード
との間に接続された第１の抵抗とを含み、１以上の第２
の抵抗要素は、第６のトランジスタの第３の端子と第２
の電位を受ける第２のノードとの間に接続された第２の
抵抗とを含み、複数のスイッチング素子は、第５のトラ
ンジスタの第３の端子と第６のトランジスタの第３の端
子との間に接続された第１のスイッチング素子と、第１
のノードと第２のノードとの間に接続された第２のスイ
ッチング素子とを含んでもよい。
【００３６】この場合、第１の抵抗における電圧降下に
より第１のスイッチング素子の一端の電位と第２のスイ
ッチング素子の一端の電位とが異なり、かつ第２の抵抗
における電圧降下により第１のスイッチング素子の他端
の電位と第２のスイッチング素子の他端の電位とが異な
る。したがって、第１および第２のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
より第１のスイッチング素子の一端の電位と第２のスイ
ッチング素子の一端の電位とが異なり、かつ第２の抵抗
における電圧降下により第１のスイッチング素子の他端
の電位と第２のスイッチング素子の他端の電位とが異な
る。したがって、第１および第２のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
【００３７】１以上の第１の抵抗要素は、第５のトラン
ジスタの第３の端子と第１のノードとの間に接続された
第１の抵抗と、第１のノードと第２のノードとの間に接
続された第２の抵抗と、第２のノードと第２の電位を受
ける第３のノードとの間に接続された第３の抵抗とを含
み、１以上の第２の抵抗要素は、第６のトランジスタの
第３の端子と第４のノードとの間に接続された第４の抵
抗と、第４のノードと第５のノードとの間に接続された
第５の抵抗と、第５のノードと第２の電位を受ける第６
のノードとの間に接続された第６の抵抗とを含み、複数
のスイッチング素子は、第１のノードと第４のノードと
の間に接続された第１のスイッチング素子と、第２のノ
ードと第５のノードとの間に接続された第２のスイッチ
ング素子とを含んでもよい。
ジスタの第３の端子と第１のノードとの間に接続された
第１の抵抗と、第１のノードと第２のノードとの間に接
続された第２の抵抗と、第２のノードと第２の電位を受
ける第３のノードとの間に接続された第３の抵抗とを含
み、１以上の第２の抵抗要素は、第６のトランジスタの
第３の端子と第４のノードとの間に接続された第４の抵
抗と、第４のノードと第５のノードとの間に接続された
第５の抵抗と、第５のノードと第２の電位を受ける第６
のノードとの間に接続された第６の抵抗とを含み、複数
のスイッチング素子は、第１のノードと第４のノードと
の間に接続された第１のスイッチング素子と、第２のノ
ードと第５のノードとの間に接続された第２のスイッチ
ング素子とを含んでもよい。
【００３８】この場合、第２の抵抗における電圧降下に
より第１のスイッチング素子の一端の電位と第２のスイ
ッチング素子の一端の電位とが異なり、かつ第５の抵抗
における電圧降下により第１のスイッチング素子の他端
の電位と第２のスイッチング素子の他端の電位とが異な
る。したがって、第１および第２のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
より第１のスイッチング素子の一端の電位と第２のスイ
ッチング素子の一端の電位とが異なり、かつ第５の抵抗
における電圧降下により第１のスイッチング素子の他端
の電位と第２のスイッチング素子の他端の電位とが異な
る。したがって、第１および第２のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
【００３９】１以上の第１の抵抗要素は、第５のトラン
ジスタの第３の端子と第１のノードとの間に接続された
第１の抵抗と、第１のノードと第２の電位を受ける第２
のノードとの間に接続された第２の抵抗とを含み、１以
上の第２の抵抗要素は、第６のトランジスタの第３の端
子と第３のノードとの間に接続された第３の抵抗と、第
３のノードと第２の電位を受ける第４のノードとの間に
接続された第４の抵抗とを含み、複数のスイッチング素
子は、第１のノードと第３のノードとの間に接続された
第１のスイッチング素子と、第２のノードと第４のノー
ドとの間に接続された第２のスイッチング素子とを含ん
でもよい。
ジスタの第３の端子と第１のノードとの間に接続された
第１の抵抗と、第１のノードと第２の電位を受ける第２
のノードとの間に接続された第２の抵抗とを含み、１以
上の第２の抵抗要素は、第６のトランジスタの第３の端
子と第３のノードとの間に接続された第３の抵抗と、第
３のノードと第２の電位を受ける第４のノードとの間に
接続された第４の抵抗とを含み、複数のスイッチング素
子は、第１のノードと第３のノードとの間に接続された
第１のスイッチング素子と、第２のノードと第４のノー
ドとの間に接続された第２のスイッチング素子とを含ん
でもよい。
【００４０】この場合、第２の抵抗における電圧降下に
より第１のスイッチング素子の一端の電位と第２のスイ
ッチング素子の一端の電位とが異なり、かつ第４の抵抗
における電圧降下により第１のスイッチング素子の他端
の電位と第２のスイッチング素子の他端の電位とが異な
る。したがって、第１および第２のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
より第１のスイッチング素子の一端の電位と第２のスイ
ッチング素子の一端の電位とが異なり、かつ第４の抵抗
における電圧降下により第１のスイッチング素子の他端
の電位と第２のスイッチング素子の他端の電位とが異な
る。したがって、第１および第２のスイッチング素子に
異なる制御電圧が印加されることとなる。その結果、一
定レベル以下の歪みが実現可能となる。
【００４１】第１〜第６のトランジスタの各々は、バイ
ポーラトランジスタまたは電界効果トランジスタであっ
てもよい。
ポーラトランジスタまたは電界効果トランジスタであっ
てもよい。
【００４２】乗算回路は、第１および第３のトランジス
タの第２の端子に接続され、第１の出力信号を導出する
第１の出力端子と、第２および第４のトランジスタの第
２の端子に接続され、第２の出力信号を導出する第２の
出力端子とをさらに備えてもよい。
タの第２の端子に接続され、第１の出力信号を導出する
第１の出力端子と、第２および第４のトランジスタの第
２の端子に接続され、第２の出力信号を導出する第２の
出力端子とをさらに備えてもよい。
【００４３】この場合、第１および第２の入力信号の差
動増幅の結果と第３および第４の入力信号の差動増幅の
結果との乗算結果を示す第１および第２の出力信号が差
動出力として第１および第２の出力端子に導出される。
動増幅の結果と第３および第４の入力信号の差動増幅の
結果との乗算結果を示す第１および第２の出力信号が差
動出力として第１および第２の出力端子に導出される。
【００４４】
【発明の実施の形態】図１は本発明の第１の実施の形態
における可変利得型差動増幅器の構成を示す回路図であ
る。
における可変利得型差動増幅器の構成を示す回路図であ
る。
【００４５】図１の可変利得型差動増幅器は、バイポー
ラトランジスタ（以下、トランジスタと略記する）１，
２、抵抗３，４，５１，５２，６１，６２，８１，８２
およびｎ−ＭＯＳＦＥＴ（以下、ＦＥＴと略記する）７
１，７２により構成される。抵抗３，４，５１，５２，
６１，６２は定電流源として働く。
ラトランジスタ（以下、トランジスタと略記する）１，
２、抵抗３，４，５１，５２，６１，６２，８１，８２
およびｎ−ＭＯＳＦＥＴ（以下、ＦＥＴと略記する）７
１，７２により構成される。抵抗３，４，５１，５２，
６１，６２は定電流源として働く。
【００４６】トランジスタ１のベースは入力信号ＲＦｉ
ｎ（＋）を受ける入力端子ＮＩ１に接続され、トランジ
スタ２のベースは入力信号ＲＦｉｎ（−）を受ける入力
端子ＮＩ２に接続されている。入力信号ＲＦｉｎ
（＋），ＲＦｉｎ（−）は、差動入力である。トランジ
スタ１，２のコレクタは、それぞれ抵抗３，４を介して
電源電圧Ｖｃｃを受ける電源端子ＮＶＣに接続されてい
る。
ｎ（＋）を受ける入力端子ＮＩ１に接続され、トランジ
スタ２のベースは入力信号ＲＦｉｎ（−）を受ける入力
端子ＮＩ２に接続されている。入力信号ＲＦｉｎ
（＋），ＲＦｉｎ（−）は、差動入力である。トランジ
スタ１，２のコレクタは、それぞれ抵抗３，４を介して
電源電圧Ｖｃｃを受ける電源端子ＮＶＣに接続されてい
る。
【００４７】また、トランジスタ１，２のコレクタは、
それぞれ出力端子ＮＯ１，ＮＯ２に接続されている。出
力端子ＮＯ１，ＮＯ２からそれぞれ出力信号ＲＦｏｕｔ
（＋），ＲＦｏｕｔ（−）が導出される。出力信号ＲＦ
ｏｕｔ（＋），ＲＦｏｕｔ（−）は差動出力である。
それぞれ出力端子ＮＯ１，ＮＯ２に接続されている。出
力端子ＮＯ１，ＮＯ２からそれぞれ出力信号ＲＦｏｕｔ
（＋），ＲＦｏｕｔ（−）が導出される。出力信号ＲＦ
ｏｕｔ（＋），ＲＦｏｕｔ（−）は差動出力である。
【００４８】トランジスタ１のエミッタはノードＮ１１
に接続され、ノードＮ１１とノードＮ１２との間に抵抗
５１が接続され、ノードＮ１２と接地端子との間に抵抗
５２が接続されている。トランジスタ２のエミッタはノ
ードＮ２１に接続され、ノードＮ２１とノードＮ２２と
の間に抵抗６１が接続され、ノードＮ２２と接地端子と
の間に抵抗６２が接続されている。
に接続され、ノードＮ１１とノードＮ１２との間に抵抗
５１が接続され、ノードＮ１２と接地端子との間に抵抗
５２が接続されている。トランジスタ２のエミッタはノ
ードＮ２１に接続され、ノードＮ２１とノードＮ２２と
の間に抵抗６１が接続され、ノードＮ２２と接地端子と
の間に抵抗６２が接続されている。
【００４９】ノードＮ１１，Ｎ２１間にはＦＥＴ７１が
接続され、ノードＮ１２，Ｎ２２間にはＦＥＴ７２が接
続されている。ＦＥＴ７１，７２のゲートは、それぞれ
抵抗８１，８２を介して制御電圧ＡＧＣを受ける制御端
子ＮＧに接続されている。抵抗５１，５２，６１，６２
およびＦＥＴ７１，７２が可変抵抗回路３０を構成す
る。
接続され、ノードＮ１２，Ｎ２２間にはＦＥＴ７２が接
続されている。ＦＥＴ７１，７２のゲートは、それぞれ
抵抗８１，８２を介して制御電圧ＡＧＣを受ける制御端
子ＮＧに接続されている。抵抗５１，５２，６１，６２
およびＦＥＴ７１，７２が可変抵抗回路３０を構成す
る。
【００５０】本実施の形態では、トランジスタ１が第１
のトランジスタに相当し、トランジスタ２が第２のトラ
ンジスタに相当し、ＦＥＴ７１，７２がスイッチング素
子に相当する。また、抵抗３が第１の負荷に相当し、抵
抗４が第２の負荷に相当し、抵抗５１，５２が第１の抵
抗要素に相当し、抵抗６１，６２が第２の抵抗要素に相
当する。さらに、可変抵抗回路３０が可変インピーダン
ス回路に相当する。
のトランジスタに相当し、トランジスタ２が第２のトラ
ンジスタに相当し、ＦＥＴ７１，７２がスイッチング素
子に相当する。また、抵抗３が第１の負荷に相当し、抵
抗４が第２の負荷に相当し、抵抗５１，５２が第１の抵
抗要素に相当し、抵抗６１，６２が第２の抵抗要素に相
当する。さらに、可変抵抗回路３０が可変インピーダン
ス回路に相当する。
【００５１】抵抗３，４は等しい抵抗値を有し、抵抗５
１，６１は等しい抵抗値を有し、抵抗５２，６２は等し
い抵抗値を有する。ここで、抵抗５１，６１の抵抗値を
ＲＥ１とし、抵抗５２，６２の抵抗値をＲＥ２とする。
また、トランジスタ１，２のエミッタ電流をＩＥとす
る。
１，６１は等しい抵抗値を有し、抵抗５２，６２は等し
い抵抗値を有する。ここで、抵抗５１，６１の抵抗値を
ＲＥ１とし、抵抗５２，６２の抵抗値をＲＥ２とする。
また、トランジスタ１，２のエミッタ電流をＩＥとす
る。
【００５２】トランジスタ１のエミッタ電流ＩＥが可変
抵抗回路３０に流れると、直列に接続された抵抗５１，
５２に電圧降下が生じる。抵抗５１による電圧降下はＲ
Ｅ１×ＩＥとなり、抵抗５２による電圧降下はＲＥ２×
ＩＥとなる。同様に、抵抗６１による電圧降下はＲＥ１
×ＩＥとなり、抵抗６２による電圧降下はＲＥ２×ＩＥ
となる。それにより、ＦＥＴ７１のソースの電位とＦＥ
Ｔ７２のソースの電位が異なり、ＦＥＴ７１のドレイン
の電位とＦＥＴ７２のドレインの電位が異なる。すなわ
ち、ノードＮ１１とノードＮ１２との間の電位差はＲＥ
１×ＩＥとなり、ノードＮ２１とノードＮ２２との間の
電位差もＲＥ１×ＩＥとなる。
抵抗回路３０に流れると、直列に接続された抵抗５１，
５２に電圧降下が生じる。抵抗５１による電圧降下はＲ
Ｅ１×ＩＥとなり、抵抗５２による電圧降下はＲＥ２×
ＩＥとなる。同様に、抵抗６１による電圧降下はＲＥ１
×ＩＥとなり、抵抗６２による電圧降下はＲＥ２×ＩＥ
となる。それにより、ＦＥＴ７１のソースの電位とＦＥ
Ｔ７２のソースの電位が異なり、ＦＥＴ７１のドレイン
の電位とＦＥＴ７２のドレインの電位が異なる。すなわ
ち、ノードＮ１１とノードＮ１２との間の電位差はＲＥ
１×ＩＥとなり、ノードＮ２１とノードＮ２２との間の
電位差もＲＥ１×ＩＥとなる。
【００５３】ＦＥＴ７１，７２のゲートには共通の制御
電圧ＡＧＣが与えられるので、ＦＥＴ７１のゲート・ソ
ース電圧およびゲート・ドレイン電圧は、ＦＥＴ７２の
ゲート・ソース電圧およびゲート・ドレイン電圧と異な
る。これは、ＦＥＴ７１，７２のゲートに異なる制御電
圧を与えることに等しい。したがって、ＦＥＴ７１に非
線形性が最も高くなる制御電圧が印加されているとき
に、ＦＥＴ７２には非線形性が低くなる制御電圧が印加
されることになる。逆に、ＦＥＴ７２に非線形性が最も
高くなる制御電圧が印加されているときに、ＦＥＴ７１
に線形性が低くなる制御電圧が印加されることになる。
その結果、制御電圧ＡＧＣを変化させて連続的な利得制
御を行う場合に、特定の制御電圧ＡＧＣでの可変利得型
差動増幅器の歪み特性の急激な劣化が抑制される。
電圧ＡＧＣが与えられるので、ＦＥＴ７１のゲート・ソ
ース電圧およびゲート・ドレイン電圧は、ＦＥＴ７２の
ゲート・ソース電圧およびゲート・ドレイン電圧と異な
る。これは、ＦＥＴ７１，７２のゲートに異なる制御電
圧を与えることに等しい。したがって、ＦＥＴ７１に非
線形性が最も高くなる制御電圧が印加されているとき
に、ＦＥＴ７２には非線形性が低くなる制御電圧が印加
されることになる。逆に、ＦＥＴ７２に非線形性が最も
高くなる制御電圧が印加されているときに、ＦＥＴ７１
に線形性が低くなる制御電圧が印加されることになる。
その結果、制御電圧ＡＧＣを変化させて連続的な利得制
御を行う場合に、特定の制御電圧ＡＧＣでの可変利得型
差動増幅器の歪み特性の急激な劣化が抑制される。
【００５４】ここで、図１の本実施の形態の可変利得型
差動増幅器および図１２の可変利得型差動増幅器におけ
る歪み特性を比較した。図２は図１の本実施の形態の可
変利得型差動増幅器および図１２の従来の可変利得型差
動増幅器における歪み特性の制御電圧依存性の計算結果
を示す図である。ここでは、入力電力の変化に応じて制
御電圧ＡＧＣを変化させ、出力電力を一定とした動作条
件で３次歪みを算出した。
差動増幅器および図１２の可変利得型差動増幅器におけ
る歪み特性を比較した。図２は図１の本実施の形態の可
変利得型差動増幅器および図１２の従来の可変利得型差
動増幅器における歪み特性の制御電圧依存性の計算結果
を示す図である。ここでは、入力電力の変化に応じて制
御電圧ＡＧＣを変化させ、出力電力を一定とした動作条
件で３次歪みを算出した。
【００５５】図２に示すように、図１の本実施の形態の
可変利得型差動増幅器では、図１２の従来の可変利得型
差動増幅器に比べて、符号Ａで示す制御電圧での３次歪
みが低減され、符号Ｂで示す制御電圧での３次歪みが増
加している。それにより、３次歪みの最大値が低減され
るとともに、制御電圧の広い領域で歪み特性が平坦とな
っている。
可変利得型差動増幅器では、図１２の従来の可変利得型
差動増幅器に比べて、符号Ａで示す制御電圧での３次歪
みが低減され、符号Ｂで示す制御電圧での３次歪みが増
加している。それにより、３次歪みの最大値が低減され
るとともに、制御電圧の広い領域で歪み特性が平坦とな
っている。
【００５６】このように、本実施の形態の可変利得型差
動増幅器においては、一定レベル以下の歪みが実現可能
となる。
動増幅器においては、一定レベル以下の歪みが実現可能
となる。
【００５７】図３は本発明の第２の実施の形態における
可変利得型差動増幅器の構成を示す回路図である。
可変利得型差動増幅器の構成を示す回路図である。
【００５８】図３の可変利得型差動増幅器が図１の可変
利得型差動増幅器と異なるのは、可変抵抗回路３０にお
いて、ノードＮ１２と接地端子との間およびノードＮ２
２と接地端子との間に抵抗５２，６２が接続されていな
い点である。図３の可変利得型差動増幅器の他の部分の
構成は、図１の可変利得型差動増幅器の構成と同様であ
る。
利得型差動増幅器と異なるのは、可変抵抗回路３０にお
いて、ノードＮ１２と接地端子との間およびノードＮ２
２と接地端子との間に抵抗５２，６２が接続されていな
い点である。図３の可変利得型差動増幅器の他の部分の
構成は、図１の可変利得型差動増幅器の構成と同様であ
る。
【００５９】本実施の形態の可変利得型差動増幅器にお
いても、可変利得範囲の広い領域にわたって歪み特性が
改善される。特に、可変抵抗回路３０の２つのＦＥＴ７
１，７２の実効的な制御電圧の差を大きくすることがで
きるので、可変利得範囲において歪み特性が劣化するピ
ーク位置を離すことができる。
いても、可変利得範囲の広い領域にわたって歪み特性が
改善される。特に、可変抵抗回路３０の２つのＦＥＴ７
１，７２の実効的な制御電圧の差を大きくすることがで
きるので、可変利得範囲において歪み特性が劣化するピ
ーク位置を離すことができる。
【００６０】図４は本発明の第３の実施の形態における
可変利得型差動増幅器の構成を示す回路図である。
可変利得型差動増幅器の構成を示す回路図である。
【００６１】図４の可変利得型差動増幅器が図１の可変
利得型差動増幅器と異なるのは、可変抵抗回路３０にお
いて、トランジスタ１のエミッタとノードＮ１１との間
に抵抗５０がさらに接続され、トランジスタ２のエミッ
タとノードＮ２１との間に抵抗６０がさらに接続されて
いる点である。図４の可変利得型差動増幅器の他の部分
の構成は、図１の可変利得型差動増幅器の構成と同様で
ある。
利得型差動増幅器と異なるのは、可変抵抗回路３０にお
いて、トランジスタ１のエミッタとノードＮ１１との間
に抵抗５０がさらに接続され、トランジスタ２のエミッ
タとノードＮ２１との間に抵抗６０がさらに接続されて
いる点である。図４の可変利得型差動増幅器の他の部分
の構成は、図１の可変利得型差動増幅器の構成と同様で
ある。
【００６２】本実施の形態の可変利得型差動増幅器で
は、第２の実施の形態の可変利得型差動増幅器に比べて
可変抵抗回路３０の２つのＦＥＴ７１，７２の実効的な
制御電圧の差を大きくすることはできないが、一定レベ
ル以下の歪みが実現可能となる。
は、第２の実施の形態の可変利得型差動増幅器に比べて
可変抵抗回路３０の２つのＦＥＴ７１，７２の実効的な
制御電圧の差を大きくすることはできないが、一定レベ
ル以下の歪みが実現可能となる。
【００６３】図５は本発明の第４の実施の形態における
可変利得型差動増幅器の構成を示す回路図である。
可変利得型差動増幅器の構成を示す回路図である。
【００６４】図５の可変利得型差動増幅器が図１の可変
利得型差動増幅器と異なるのは、可変抵抗回路３０にお
いて、トランジスタ１のエミッタとノードＮ１１との間
に抵抗５０が接続され、トランジスタ２のエミッタとノ
ードＮ２１との間に抵抗６０が接続され、ノードＮ１２
と接地端子との間およびノードＮ２２と接地端子との間
に抵抗５２，６２が接続されていない点である。図５の
可変利得型差動増幅器の他の部分の構成は、図１の可変
利得型差動増幅器の構成と同様である。
利得型差動増幅器と異なるのは、可変抵抗回路３０にお
いて、トランジスタ１のエミッタとノードＮ１１との間
に抵抗５０が接続され、トランジスタ２のエミッタとノ
ードＮ２１との間に抵抗６０が接続され、ノードＮ１２
と接地端子との間およびノードＮ２２と接地端子との間
に抵抗５２，６２が接続されていない点である。図５の
可変利得型差動増幅器の他の部分の構成は、図１の可変
利得型差動増幅器の構成と同様である。
【００６５】本実施の形態の可変利得型差動増幅器で
は、雑音指数の低減には限界があるが、可変抵抗回路３
０の２つのＦＥＴ７１，７２の実効的な制御電圧の差を
大きくすることができるとともに、一定レベル以下の歪
みが実現可能となる。
は、雑音指数の低減には限界があるが、可変抵抗回路３
０の２つのＦＥＴ７１，７２の実効的な制御電圧の差を
大きくすることができるとともに、一定レベル以下の歪
みが実現可能となる。
【００６６】図６は本発明の第５の実施の形態における
可変利得型差動増幅器の構成を示す回路図である。
可変利得型差動増幅器の構成を示す回路図である。
【００６７】図６の可変利得型差動増幅器が図１の可変
利得型差動増幅器と異なるのは、可変抵抗回路３０にお
いて、トランジスタ１のエミッタと接地端子との間に
（ｍ＋１）個の抵抗５０，…，５ｋ，…，５ｍが直列に
接続され、抵抗トランジスタ２のエミッタと接地端子と
の間に（ｍ＋１）個の抵抗６０，…，６ｋ，…，６ｍが
直列に接続され、抵抗５０，…，５ｋ，…，５ｍ間のノ
ードＮ１１，…，Ｎ１ｋ，…，Ｎ１ｍと抵抗６０，…，
６ｋ，…，６ｍ間のノードＮ２１，…，Ｎ２ｋ，…，Ｎ
２ｍとの間にそれぞれＦＥＴ７１，…，７ｋ，…，７ｍ
が接続されている点である。ここで、ｍは３以上の整数
である。ＦＥＴ７１，…，７ｋ，…，７ｍのゲートは、
それぞれ抵抗８１，…，８ｋ，…，８ｍを介して制御電
圧ＡＧＣを受ける制御端子ＮＧに接続されている。図６
には、抵抗５ｋ，６ｋ，８ｋ，８ｋ＋１およびＦＥＴ７
ｋ，７ｋ＋１のみが示されている。ここで、ｋは０，
…，ｍである。図６の可変利得型差動増幅器の他の部分
の構成は、図１の可変利得型差動増幅器の構成と同様で
ある。
利得型差動増幅器と異なるのは、可変抵抗回路３０にお
いて、トランジスタ１のエミッタと接地端子との間に
（ｍ＋１）個の抵抗５０，…，５ｋ，…，５ｍが直列に
接続され、抵抗トランジスタ２のエミッタと接地端子と
の間に（ｍ＋１）個の抵抗６０，…，６ｋ，…，６ｍが
直列に接続され、抵抗５０，…，５ｋ，…，５ｍ間のノ
ードＮ１１，…，Ｎ１ｋ，…，Ｎ１ｍと抵抗６０，…，
６ｋ，…，６ｍ間のノードＮ２１，…，Ｎ２ｋ，…，Ｎ
２ｍとの間にそれぞれＦＥＴ７１，…，７ｋ，…，７ｍ
が接続されている点である。ここで、ｍは３以上の整数
である。ＦＥＴ７１，…，７ｋ，…，７ｍのゲートは、
それぞれ抵抗８１，…，８ｋ，…，８ｍを介して制御電
圧ＡＧＣを受ける制御端子ＮＧに接続されている。図６
には、抵抗５ｋ，６ｋ，８ｋ，８ｋ＋１およびＦＥＴ７
ｋ，７ｋ＋１のみが示されている。ここで、ｋは０，
…，ｍである。図６の可変利得型差動増幅器の他の部分
の構成は、図１の可変利得型差動増幅器の構成と同様で
ある。
【００６８】本実施の形態の可変利得型差動増幅器にお
いても、一定レベル以下の歪みが実現可能となる。
いても、一定レベル以下の歪みが実現可能となる。
【００６９】この場合、トランジスタ１のエミッタと接
地端子との間に接続される抵抗５０，…，５ｋ，…，５
ｍおよび抵抗トランジスタ２のエミッタと接地端子との
間に接続される抵抗６０，…，６ｋ，…，６ｍの個数お
よびＦＥＴ７１，…，７ｋ，…，７ｍの個数が増加する
ほど、特定の制御電圧での３次歪みの最大値がより低減
される反面、他の制御電圧のより広い領域で３次歪みが
増加している。
地端子との間に接続される抵抗５０，…，５ｋ，…，５
ｍおよび抵抗トランジスタ２のエミッタと接地端子との
間に接続される抵抗６０，…，６ｋ，…，６ｍの個数お
よびＦＥＴ７１，…，７ｋ，…，７ｍの個数が増加する
ほど、特定の制御電圧での３次歪みの最大値がより低減
される反面、他の制御電圧のより広い領域で３次歪みが
増加している。
【００７０】したがって、可変利得型差動増幅器に要求
される特性に応じて、第１〜第５の実施の形態の可変利
得型差動増幅器のうち最適な特性を有する可変利得型差
動増幅器を選択する。
される特性に応じて、第１〜第５の実施の形態の可変利
得型差動増幅器のうち最適な特性を有する可変利得型差
動増幅器を選択する。
【００７１】図７は本発明の第６の実施の形態における
ギルバート型乗算回路（混合器）の構成を示す回路図で
ある。
ギルバート型乗算回路（混合器）の構成を示す回路図で
ある。
【００７２】図７のギルバート型乗算回路（混合器）
は、バイポーラトランジスタ（以下、トランジスタと略
記する）１，２，２１，２２，２３，２４、抵抗３，
４，５１，５２，６１，６２，８１，８２およびｎ−Ｍ
ＯＳＦＥＴ（以下、ＦＥＴと略記する）７１，７２によ
り構成される。抵抗３，４，５１，５２，６１，６２は
定電流源として働く。抵抗５１，５２，６１，６２およ
びＦＥＴ７１，７２が可変抵抗回路３０を構成する。
は、バイポーラトランジスタ（以下、トランジスタと略
記する）１，２，２１，２２，２３，２４、抵抗３，
４，５１，５２，６１，６２，８１，８２およびｎ−Ｍ
ＯＳＦＥＴ（以下、ＦＥＴと略記する）７１，７２によ
り構成される。抵抗３，４，５１，５２，６１，６２は
定電流源として働く。抵抗５１，５２，６１，６２およ
びＦＥＴ７１，７２が可変抵抗回路３０を構成する。
【００７３】トランジスタ１のベースは入力信号ＲＦｉ
ｎ（＋）を受ける入力端子ＮＩ１に接続され、トランジ
スタ２のベースは入力信号ＲＦｉｎ（−）を受ける入力
端子ＮＩ２に接続されている。入力信号ＲＦｉｎ
（＋），ＲＦｉｎ（−）は、差動入力である。トランジ
スタ１のコレクタと出力端子ＮＯ１，ＮＯ２との間にそ
れぞれトランジスタ２１，２２が挿入されている。ま
た、トランジスタ２のコレクタと出力端子ＮＯ１，ＮＯ
２との間にそれぞれトランジスタ２３，２４が挿入され
ている。トランジスタ２１，２４のベースは入力信号Ｌ
Ｏｉｎ（＋）を受ける入力端子ＮＩ３に接続され、トラ
ンジスタ２２，２３のベースは入力信号ＬＯｉｎ（−）
を受ける入力端子ＮＩ４に接続されている。入力信号Ｌ
Ｏｉｎ（＋），ＬＯｉｎ（−）は差動入力である。トラ
ンジスタ２１，２３のコレクタは、抵抗３を介して電源
電圧Ｖｃｃを受ける電源端子ＮＶＣに接続されている。
また、トランジスタ２２，２４のコレクタは、抵抗４を
介して電源端子ＮＶＣに接続されている。
ｎ（＋）を受ける入力端子ＮＩ１に接続され、トランジ
スタ２のベースは入力信号ＲＦｉｎ（−）を受ける入力
端子ＮＩ２に接続されている。入力信号ＲＦｉｎ
（＋），ＲＦｉｎ（−）は、差動入力である。トランジ
スタ１のコレクタと出力端子ＮＯ１，ＮＯ２との間にそ
れぞれトランジスタ２１，２２が挿入されている。ま
た、トランジスタ２のコレクタと出力端子ＮＯ１，ＮＯ
２との間にそれぞれトランジスタ２３，２４が挿入され
ている。トランジスタ２１，２４のベースは入力信号Ｌ
Ｏｉｎ（＋）を受ける入力端子ＮＩ３に接続され、トラ
ンジスタ２２，２３のベースは入力信号ＬＯｉｎ（−）
を受ける入力端子ＮＩ４に接続されている。入力信号Ｌ
Ｏｉｎ（＋），ＬＯｉｎ（−）は差動入力である。トラ
ンジスタ２１，２３のコレクタは、抵抗３を介して電源
電圧Ｖｃｃを受ける電源端子ＮＶＣに接続されている。
また、トランジスタ２２，２４のコレクタは、抵抗４を
介して電源端子ＮＶＣに接続されている。
【００７４】図７のギルバート型乗算回路の他の部分の
構成は、図１の可変利得型差動増幅器の構成と同様であ
る。
構成は、図１の可変利得型差動増幅器の構成と同様であ
る。
【００７５】本実施の形態では、トランジスタ１が第１
のトランジスタに相当し、トランジスタ２が第２のトラ
ンジスタに相当し、トランジスタ２１が第３のトランジ
スタに相当し、トランジスタ２２が第４のトランジスタ
に相当し、トランジスタ２３が第５のトランジスタに相
当し、トランジスタ２４が第６のトランジスタに相当す
る。ＦＥＴ７１，７２がスイッチング素子に相当する。
また、抵抗３が第１の負荷に相当し、抵抗４が第２の負
荷に相当し、抵抗５１，５２が第１の抵抗要素に相当
し、抵抗６１，６２が第２の抵抗要素に相当する。さら
に、可変抵抗回路３０が可変インピーダンス回路に相当
する。
のトランジスタに相当し、トランジスタ２が第２のトラ
ンジスタに相当し、トランジスタ２１が第３のトランジ
スタに相当し、トランジスタ２２が第４のトランジスタ
に相当し、トランジスタ２３が第５のトランジスタに相
当し、トランジスタ２４が第６のトランジスタに相当す
る。ＦＥＴ７１，７２がスイッチング素子に相当する。
また、抵抗３が第１の負荷に相当し、抵抗４が第２の負
荷に相当し、抵抗５１，５２が第１の抵抗要素に相当
し、抵抗６１，６２が第２の抵抗要素に相当する。さら
に、可変抵抗回路３０が可変インピーダンス回路に相当
する。
【００７６】ここで、一方の差動入力信号をＲＦ＝ＲＦ
ｉｎ（＋）−ＲＦｉｎ（−）とし、他方の差動入力信号
をＬＯ＝ＬＯｉｎ（＋）−ＬＯｉｎ（−）とし、差動出
力信号をＩＦ＝ＩＦｏｕｔ（＋）−ＩＦｏｕｔ（−）と
する。また、差動入力信号ＲＦの周波数をｆRFとし、差
動入力信号ＬＯの周波数をｆLOとし、差動出力信号ＩＦ
の周波数をｆIFとすると、次式が成立する。
ｉｎ（＋）−ＲＦｉｎ（−）とし、他方の差動入力信号
をＬＯ＝ＬＯｉｎ（＋）−ＬＯｉｎ（−）とし、差動出
力信号をＩＦ＝ＩＦｏｕｔ（＋）−ＩＦｏｕｔ（−）と
する。また、差動入力信号ＲＦの周波数をｆRFとし、差
動入力信号ＬＯの周波数をｆLOとし、差動出力信号ＩＦ
の周波数をｆIFとすると、次式が成立する。
【００７７】ｆIF＝ｆRF±ｆLO例えば、差動入力信号Ｒ
Ｆの周波数ｆRFを１．１ＧＨｚとし、差動入力信号ＬＯ
の周波数ｆLOを１ＧＨｚとすると、差動出力信号ＩＦの
周波数ｆIFは２．１ＧＨｚおよび１００ＭＨｚとなる。
したがって、図７のギルバート型乗算回路は、１００Ｍ
Ｈｚの周波数ｆIFを取り出すことにより、ダウンコンバ
ータとして用いることができる。
Ｆの周波数ｆRFを１．１ＧＨｚとし、差動入力信号ＬＯ
の周波数ｆLOを１ＧＨｚとすると、差動出力信号ＩＦの
周波数ｆIFは２．１ＧＨｚおよび１００ＭＨｚとなる。
したがって、図７のギルバート型乗算回路は、１００Ｍ
Ｈｚの周波数ｆIFを取り出すことにより、ダウンコンバ
ータとして用いることができる。
【００７８】図７のギルバート型乗算回路においては、
ＦＥＴ７１，７２のゲートには共通の制御電圧ＡＧＣが
与えられるので、ＦＥＴ７１のゲート・ソース電圧およ
びゲート・ドレイン電圧は、ＦＥＴ７２のゲート・ソー
ス電圧およびゲート・ドレイン電圧と異なる。これは、
ＦＥＴ７１，７２のゲートに異なる制御電圧を与えるこ
とに等しい。したがって、ＦＥＴ７１に非線形性が最も
高くなる制御電圧が印加されているときに、ＦＥＴ７２
には非線形性が低くなる制御電圧が印加されることにな
る。逆に、ＦＥＴ７２に非線形性が最も高くなる制御電
圧が印加されているときに、ＦＥＴ７１に線形性が低く
なる制御電圧が印加されることになる。その結果、制御
電圧ＡＧＣを変化させて連続的な利得制御を行う場合
に、特定の制御電圧ＡＧＣでの可変利得型差動増幅器の
歪み特性の急激な劣化が抑制される。
ＦＥＴ７１，７２のゲートには共通の制御電圧ＡＧＣが
与えられるので、ＦＥＴ７１のゲート・ソース電圧およ
びゲート・ドレイン電圧は、ＦＥＴ７２のゲート・ソー
ス電圧およびゲート・ドレイン電圧と異なる。これは、
ＦＥＴ７１，７２のゲートに異なる制御電圧を与えるこ
とに等しい。したがって、ＦＥＴ７１に非線形性が最も
高くなる制御電圧が印加されているときに、ＦＥＴ７２
には非線形性が低くなる制御電圧が印加されることにな
る。逆に、ＦＥＴ７２に非線形性が最も高くなる制御電
圧が印加されているときに、ＦＥＴ７１に線形性が低く
なる制御電圧が印加されることになる。その結果、制御
電圧ＡＧＣを変化させて連続的な利得制御を行う場合
に、特定の制御電圧ＡＧＣでの可変利得型差動増幅器の
歪み特性の急激な劣化が抑制される。
【００７９】このように、本実施の形態のギルバート型
乗算回路においては、一定レベル以下の歪みが実現可能
となる。
乗算回路においては、一定レベル以下の歪みが実現可能
となる。
【００８０】図８は本発明の第７の実施の形態における
ギルバート型乗算回路の構成を示す回路図である。
ギルバート型乗算回路の構成を示す回路図である。
【００８１】図８のギルバート型乗算回路が図７のギル
バート型乗算回路と異なるのは、可変抵抗回路３０にお
いて、ノードＮ１２と接地端子との間およびノードＮ２
２と接地端子との間に抵抗５２，６２が接続されていな
い点である。図８の可変利得型差動増幅器の他の部分の
構成は、図７の可変利得型差動増幅器の構成と同様であ
る。
バート型乗算回路と異なるのは、可変抵抗回路３０にお
いて、ノードＮ１２と接地端子との間およびノードＮ２
２と接地端子との間に抵抗５２，６２が接続されていな
い点である。図８の可変利得型差動増幅器の他の部分の
構成は、図７の可変利得型差動増幅器の構成と同様であ
る。
【００８２】本実施の形態のギルバート型乗算回路にお
いても、可変利得範囲の広い領域にわたって歪み特性が
改善される。特に、可変抵抗回路３０の２つのＦＥＴ７
１，７２の実効的な制御電圧の差を大きくすることがで
きるので、可変利得範囲において歪み特性が劣化するピ
ーク位置を離すことができる。
いても、可変利得範囲の広い領域にわたって歪み特性が
改善される。特に、可変抵抗回路３０の２つのＦＥＴ７
１，７２の実効的な制御電圧の差を大きくすることがで
きるので、可変利得範囲において歪み特性が劣化するピ
ーク位置を離すことができる。
【００８３】図９は本発明の第８の実施の形態における
ギルバート型乗算回路の構成を示す回路図である。
ギルバート型乗算回路の構成を示す回路図である。
【００８４】図９のギルバート型乗算回路が図７のギル
バート型乗算回路と異なるのは、可変抵抗回路３０にお
いて、トランジスタ１のエミッタとノードＮ１１との間
に抵抗５０がさらに接続され、トランジスタ２のエミッ
タとノードＮ２１との間に抵抗６０がさらに接続されて
いる点である。図９のギルバート型乗算回路の他の部分
の構成は、図７のギルバート型乗算回路の構成と同様で
ある。
バート型乗算回路と異なるのは、可変抵抗回路３０にお
いて、トランジスタ１のエミッタとノードＮ１１との間
に抵抗５０がさらに接続され、トランジスタ２のエミッ
タとノードＮ２１との間に抵抗６０がさらに接続されて
いる点である。図９のギルバート型乗算回路の他の部分
の構成は、図７のギルバート型乗算回路の構成と同様で
ある。
【００８５】本実施の形態のギルバート型乗算回路で
は、第７の実施の形態のギルバート型乗算回路に比べて
可変抵抗回路３０の２つのＦＥＴ７１，７２の実効的な
制御電圧の差を大きくすることはできないが、一定レベ
ル以下の歪みが実現可能となる。
は、第７の実施の形態のギルバート型乗算回路に比べて
可変抵抗回路３０の２つのＦＥＴ７１，７２の実効的な
制御電圧の差を大きくすることはできないが、一定レベ
ル以下の歪みが実現可能となる。
【００８６】図１０は本発明の第９の実施の形態におけ
るギルバート型乗算回路の構成を示す回路図である。
るギルバート型乗算回路の構成を示す回路図である。
【００８７】図１０のギルバート型乗算回路が図７のギ
ルバート型乗算回路と異なるのは、可変抵抗回路３０に
おいて、トランジスタ１のエミッタとノードＮ１１との
間に抵抗５０が接続され、トランジスタ２のエミッタと
ノードＮ２１との間に抵抗６０が接続され、ノードＮ１
２と接地端子との間およびノードＮ２２と接地端子との
間に抵抗５２，６２が接続されていない点である。図１
０のギルバート型乗算回路の他の部分の構成は、図７の
ギルバート型乗算回路の構成と同様である。
ルバート型乗算回路と異なるのは、可変抵抗回路３０に
おいて、トランジスタ１のエミッタとノードＮ１１との
間に抵抗５０が接続され、トランジスタ２のエミッタと
ノードＮ２１との間に抵抗６０が接続され、ノードＮ１
２と接地端子との間およびノードＮ２２と接地端子との
間に抵抗５２，６２が接続されていない点である。図１
０のギルバート型乗算回路の他の部分の構成は、図７の
ギルバート型乗算回路の構成と同様である。
【００８８】本実施の形態のギルバート型乗算回路で
は、雑音指数の低減には限界があるが、可変抵抗回路３
０の２つのＦＥＴ７１，７２の実効的な制御電圧の差を
大きくすることができるとともに、一定レベル以下の歪
みが実現可能となる。
は、雑音指数の低減には限界があるが、可変抵抗回路３
０の２つのＦＥＴ７１，７２の実効的な制御電圧の差を
大きくすることができるとともに、一定レベル以下の歪
みが実現可能となる。
【００８９】図１１は本発明の第１０の実施の形態にお
けるギルバート型乗算回路の構成を示す回路図である。
けるギルバート型乗算回路の構成を示す回路図である。
【００９０】図１１のギルバート型乗算回路が図７のギ
ルバート型乗算回路と異なるのは、可変抵抗回路３０に
おいて、トランジスタ１のエミッタと接地端子との間に
（ｍ＋１）個の抵抗５０，…，５ｋ，…，５ｍが直列に
接続され、抵抗トランジスタ２のエミッタと接地端子と
の間に（ｍ＋１）個の抵抗６０，…，６ｋ，…，６ｍが
直列に接続され、抵抗５０，…，５ｋ，…，５ｍ間のノ
ードＮ１１，…，Ｎ１ｋ，…，Ｎ１ｍと抵抗６０，…，
６ｋ，…，６ｍ間のノードＮ２１，…，Ｎ２ｋ，…，Ｎ
２ｍとの間にそれぞれＦＥＴ７１，…，７ｋ，…，７ｍ
が接続されている点である。ここで、ｍは３以上の整数
である。ＦＥＴ７１，…，７ｋ，…，７ｍのゲートは、
それぞれ抵抗８１，…，８ｋ，…，８ｍを介して制御電
圧ＡＧＣを受ける制御端子ＮＧに接続されている。図１
１には、抵抗５ｋ，６ｋ，８ｋ，８ｋ＋１およびＦＥＴ
７ｋ，７ｋ＋１のみが示されている。ここで、ｋは０，
…，ｍである。図１１のギルバート型乗算回路の他の部
分の構成は、図７のギルバート型乗算回路の構成と同様
である。
ルバート型乗算回路と異なるのは、可変抵抗回路３０に
おいて、トランジスタ１のエミッタと接地端子との間に
（ｍ＋１）個の抵抗５０，…，５ｋ，…，５ｍが直列に
接続され、抵抗トランジスタ２のエミッタと接地端子と
の間に（ｍ＋１）個の抵抗６０，…，６ｋ，…，６ｍが
直列に接続され、抵抗５０，…，５ｋ，…，５ｍ間のノ
ードＮ１１，…，Ｎ１ｋ，…，Ｎ１ｍと抵抗６０，…，
６ｋ，…，６ｍ間のノードＮ２１，…，Ｎ２ｋ，…，Ｎ
２ｍとの間にそれぞれＦＥＴ７１，…，７ｋ，…，７ｍ
が接続されている点である。ここで、ｍは３以上の整数
である。ＦＥＴ７１，…，７ｋ，…，７ｍのゲートは、
それぞれ抵抗８１，…，８ｋ，…，８ｍを介して制御電
圧ＡＧＣを受ける制御端子ＮＧに接続されている。図１
１には、抵抗５ｋ，６ｋ，８ｋ，８ｋ＋１およびＦＥＴ
７ｋ，７ｋ＋１のみが示されている。ここで、ｋは０，
…，ｍである。図１１のギルバート型乗算回路の他の部
分の構成は、図７のギルバート型乗算回路の構成と同様
である。
【００９１】本実施の形態のギルバート型乗算回路にお
いても、一定レベル以下の歪みが実現可能となる。
いても、一定レベル以下の歪みが実現可能となる。
【００９２】以上のように、上記実施の形態では、可変
抵抗回路３０を用いることにより、簡単な回路構成で低
雑音特性および低歪み特性を有する可変利得型差動増幅
器およびギルバート型乗算回路が実現される。
抵抗回路３０を用いることにより、簡単な回路構成で低
雑音特性および低歪み特性を有する可変利得型差動増幅
器およびギルバート型乗算回路が実現される。
【００９３】特に、可変抵抗回路３０のＦＥＴ７１，７
２，７ｋ，７ｋ＋１に共通の制御電圧ＡＧＣが印加され
るので、利得制御を簡便に行うことができる。
２，７ｋ，７ｋ＋１に共通の制御電圧ＡＧＣが印加され
るので、利得制御を簡便に行うことができる。
【００９４】なお、上記実施の形態では、第１〜第６の
トランジスタとしてバイポーラトランジスタを用いてい
るが、第１〜第６のトランジスタとしてＭＯＳＦＥＴ、
ＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）等の
他のトランジスタを用いてもよい。
トランジスタとしてバイポーラトランジスタを用いてい
るが、第１〜第６のトランジスタとしてＭＯＳＦＥＴ、
ＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）等の
他のトランジスタを用いてもよい。
【００９５】また、上記実施の形態では、第１および第
２の負荷として抵抗３，４を用いているが、第１および
第２の負荷としてＭＯＳＦＥＴ、ＭＥＳＦＥＴ、バイポ
ーラトランジスタ、インダクタ、変圧器等の他の素子を
用いてもよい。
２の負荷として抵抗３，４を用いているが、第１および
第２の負荷としてＭＯＳＦＥＴ、ＭＥＳＦＥＴ、バイポ
ーラトランジスタ、インダクタ、変圧器等の他の素子を
用いてもよい。
【図１】本発明の第１の実施の形態における可変利得型
差動増幅器の構成を示す回路図である。
差動増幅器の構成を示す回路図である。
【図２】図１の本実施の形態の可変利得型差動増幅器お
よび図１２の可変利得型差動増幅器における歪み特性の
制御電圧依存性の計算結果を示す図である。
よび図１２の可変利得型差動増幅器における歪み特性の
制御電圧依存性の計算結果を示す図である。
【図３】本発明の第２の実施の形態における可変利得型
差動増幅器の構成を示す回路図である。
差動増幅器の構成を示す回路図である。
【図４】本発明の第３の実施の形態における可変利得型
差動増幅器の構成を示す回路図である。
差動増幅器の構成を示す回路図である。
【図５】本発明の第４の実施の形態における可変利得型
差動増幅器の構成を示す回路図である。
差動増幅器の構成を示す回路図である。
【図６】本発明の第５の実施の形態における可変利得型
差動増幅器の構成を示す回路図である。
差動増幅器の構成を示す回路図である。
【図７】本発明の第６の実施の形態におけるギルバート
型乗算回路の構成を示す回路図である。
型乗算回路の構成を示す回路図である。
【図８】本発明の第７の実施の形態におけるギルバート
型乗算回路の構成を示す回路図である。
型乗算回路の構成を示す回路図である。
【図９】本発明の第８の実施の形態におけるギルバート
型乗算回路の構成を示す回路図である。
型乗算回路の構成を示す回路図である。
【図１０】本発明の第９の実施の形態におけるギルバー
ト型乗算回路の構成を示す回路図である。
ト型乗算回路の構成を示す回路図である。
【図１１】本発明の第１０の実施の形態におけるギルバ
ート型乗算回路の構成を示す回路図である。
ート型乗算回路の構成を示す回路図である。
【図１２】従来の可変利得型差動増幅器の構成を示す回
路図である。
路図である。
１，２，２１，２２，２３，２４ トランジスタ
３，４，５０，５１，５２，５ｋ，６０，６１，６２，
６ｋ，８０，８１，８２，８ｋ，８ｋ＋１ 抵抗 ７１，７２，７ｋ，７ｋ＋１ ＦＥＴ ３０ 可変抵抗回路 ＮＩ１，ＮＩ２，ＮＩ３，ＮＩ４ 入力端子 ＮＯ１，ＮＯ２ 出力端子 ＮＧ１，ＮＧ２ 制御端子 ＮＶＣ 電源端子 Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２ ノード ＲＦｉｎ（＋），ＲＦｉｎ（−），ＲＦｉｎ，ＬＯｉｎ
（＋），ＬＯｉｎ（−），ＬＯｉｎ 入力信号 ＲＦｏｕｔ（＋），ＲＦｏｕｔ（−），ＲＦｏｕｔ，Ｉ
Ｆｏｕｔ（＋），ＩＦｏｕｔ（−），ＩＦｏｕｔ 出力
信号 Ｖｃｃ 電源電圧 ＡＧＣ 制御電圧
６ｋ，８０，８１，８２，８ｋ，８ｋ＋１ 抵抗 ７１，７２，７ｋ，７ｋ＋１ ＦＥＴ ３０ 可変抵抗回路 ＮＩ１，ＮＩ２，ＮＩ３，ＮＩ４ 入力端子 ＮＯ１，ＮＯ２ 出力端子 ＮＧ１，ＮＧ２ 制御端子 ＮＶＣ 電源端子 Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２ ノード ＲＦｉｎ（＋），ＲＦｉｎ（−），ＲＦｉｎ，ＬＯｉｎ
（＋），ＬＯｉｎ（−），ＬＯｉｎ 入力信号 ＲＦｏｕｔ（＋），ＲＦｏｕｔ（−），ＲＦｏｕｔ，Ｉ
Ｆｏｕｔ（＋），ＩＦｏｕｔ（−），ＩＦｏｕｔ 出力
信号 Ｖｃｃ 電源電圧 ＡＧＣ 制御電圧
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Ｆターム(参考） 5J066 AA01 AA12 CA21 CA41 FA10
HA02 HA10 HA18 HA25 HA26
HA39 KA06 KA12 MA21 ND01
ND11 ND28 PD02 TA02
5J090 AA01 AA12 CA21 CA41 FA10
GN01 GN08 HA02 HA10 HA18
HA25 HA26 HA39 KA06 KA12
MA21 TA02
5J100 LA10 QA01 QA03 SA00
5J500 AA01 AA12 AC21 AC41 AF10
AH02 AH10 AH18 AH25 AH26
AH39 AK06 AK12 AM21 AT02
DN01 DN11 DN28 DP02
Claims (10)
- 【請求項１】 可変インピーダンス回路と、 第１の入力信号を受ける第１の端子、第１の負荷を介し
て第１の電位に接続される第２の端子および前記可変イ
ンピーダンス回路に接続される第３の端子を有する第１
のトランジスタと、 第２の入力信号を受ける第１の端子、第２の負荷を介し
て前記第１の電位に接続される第２の端子および前記可
変インピーダンス回路に接続される第３の端子を有する
第２のトランジスタとを備え、 前記可変インピーダンス回路は、 前記第１のトランジスタの前記第３の端子と第２の電位
との間に接続された１以上の第１の抵抗要素と、 前記第２のトランジスタの前記第３の端子と前記第２の
電位との間に接続された１以上の第２の抵抗要素と、 少なくとも１つの第１の抵抗要素の一端と少なくとも１
つの第２の抵抗要素の一端との間および前記少なくとも
１つの第１の抵抗要素の他端と前記少なくとも１つの第
２の抵抗要素の他端との間にそれぞれ接続されるととも
に共通の制御電圧を受ける制御端子を有する複数のスイ
ッチング素子とを含むことを特徴とする可変利得型差動
増幅器。 - 【請求項２】 前記１以上の第１の抵抗要素は、 前記第１のトランジスタの前記第３の端子と第１のノー
ドとの間に接続された第１の抵抗と、 前記第１のノードと前記第２の電位を受ける第２のノー
ドとの間に接続された第２の抵抗とを含み、 前記１以上の第２の抵抗要素は、 前記第２のトランジスタの前記第３の端子と第３のノー
ドとの間に接続された第３の抵抗と、 前記第３のノードと前記第２の電位を受ける第４のノー
ドとの間に接続された第４の抵抗とを含み、 複数のスイッチング素子は、 前記第１のトランジスタの前記第３の端子と前記第２の
トランジスタの前記第３の端子との間に接続された第１
のスイッチング素子と、 前記第１のノードと前記第３のノードとの間に接続され
た第２のスイッチング素子とを含むことを特徴とする請
求項１記載の可変利得型差動増幅器。 - 【請求項３】 前記１以上の第１の抵抗要素は、 前記第１のトランジスタの前記第３の端子と前記第２の
電位を受ける第１のノードとの間に接続された第１の抵
抗とを含み、 前記１以上の第２の抵抗要素は、 前記第２のトランジスタの前記第３の端子と前記第２の
電位を受ける第２のノードとの間に接続された第２の抵
抗とを含み、 複数のスイッチング素子は、 前記第１のトランジスタの前記第３の端子と前記第２の
トランジスタの前記第３の端子との間に接続された第１
のスイッチング素子と、 前記第１のノードと前記第２のノードとの間に接続され
た第２のスイッチング素子とを含むことを特徴とする請
求項１記載の可変利得型差動増幅器。 - 【請求項４】 前記１以上の第１の抵抗要素は、 前記第１のトランジスタの前記第３の端子と第１のノー
ドとの間に接続された第１の抵抗と、 前記第１のノードと第２のノードとの間に接続された第
２の抵抗と、 前記第２のノードと前記第２の電位を受ける第３のノー
ドとの間に接続された第３の抵抗とを含み、 前記１以上の第２の抵抗要素は、 前記第２のトランジスタの前記第３の端子と第４のノー
ドとの間に接続された第４の抵抗と、 前記第４のノードと第５のノードとの間に接続された第
５の抵抗と、 前記第５のノードと前記第２の電位を受ける第６のノー
ドとの間に接続された第６の抵抗とを含み、 複数のスイッチング素子は、 前記第１のノードと前記第４のノードとの間に接続され
た第１のスイッチング素子と、 前記第２のノードと前記第５のノードとの間に接続され
た第２のスイッチング素子とを含むことを特徴とする請
求項１記載の可変利得型差動増幅器。 - 【請求項５】 前記１以上の第１の抵抗要素は、 前記第１のトランジスタの前記第３の端子と第１のノー
ドとの間に接続された第１の抵抗と、 前記第１のノードと前記第２の電位を受ける第２のノー
ドとの間に接続された第２の抵抗とを含み、 前記１以上の第２の抵抗要素は、 前記第２のトランジスタの前記第３の端子と第３のノー
ドとの間に接続された第３の抵抗と、 前記第３のノードと前記第２の電位を受ける第４のノー
ドとの間に接続された第４の抵抗とを含み、 複数のスイッチング素子は、 前記第１のノードと前記第３のノードとの間に接続され
た第１のスイッチング素子と、 前記第２のノードと前記第４のノードとの間に接続され
た第２のスイッチング素子とを含むことを特徴とする請
求項１記載の可変利得型差動増幅器。 - 【請求項６】 第１の端子、第２の端子および第３の端
子を有する第１、第２、第３、第４、第５および第６の
トランジスタと、 可変インピーダンス回路とを備え、 前記第１のトランジスタの前記第１の端子は第１の入力
信号を受け、前記第２の端子は第１の負荷を介して第１
の電位に接続され、前記第３の端子は前記第５のトラン
ジスタの前記第２の端子に接続され、 前記第２のトランジスタの前記第１の端子は第２の入力
信号を受け、前記第２の端子は第２の負荷を介して前記
第１の電位に接続され、前記第３の端子は前記第５のト
ランジスタの前記第２の端子に接続され、 前記第３のトランジスタの前記第１の端子は前記第２の
入力信号を受け、前記第２の端子は前記第１の負荷を介
して前記第１の電位に接続され、前記第３の端子は前記
第６のトランジスタの前記第２の端子に接続され、 前記第４のトランジスタの前記第１の端子は前記第１の
入力信号を受け、前記第２の端子は前記第２の負荷を介
して前記第２の電位に接続され、前記第３の端子は前記
第６のトランジスタの前記第２の端子に接続され、 前記第５のトランジスタの前記第１の端子は第３の入力
信号を受け、 前記第６のトランジスタの前記第１の端子は第４の入力
信号を受け、 前記可変インピーダンス回路は、 前記第５のトランジスタの前記第３の端子と第２の電位
に接続された１以上の第１の抵抗要素と、 前記第６のトランジスタの前記第３の端子と前記第２の
電位に接続された１以上の第２の抵抗要素と、 少なくとも１つの第１の抵抗要素の一端と少なくとも１
つの第２の抵抗要素の一端との間および前記少なくとも
１つの第１の抵抗要素の他端と前記少なくとも１つの第
２の抵抗要素の他端との間にそれぞれ接続されるととも
に共通の制御電圧を受ける制御端子を有する複数のスイ
ッチング素子とを含むことを特徴とする乗算回路。 - 【請求項７】 前記１以上の第１の抵抗要素は、 前記第５のトランジスタの前記第３の端子と第１のノー
ドとの間に接続された第１の抵抗と、 前記第１のノードと前記第２の電位を受ける第２のノー
ドとの間に接続された第２の抵抗とを含み、 前記１以上の第２の抵抗要素は、 前記第６のトランジスタの前記第３の端子と第３のノー
ドとの間に接続された第３の抵抗と、 前記第３のノードと前記第２の電位を受ける第４のノー
ドとの間に接続された第４の抵抗とを含み、 複数のスイッチング素子は、 前記第５のトランジスタの前記第３の端子と前記第６の
トランジスタの前記第３の端子との間に接続された第１
のスイッチング素子と、 前記第１のノードと前記第３のノードとの間に接続され
た第２のスイッチング素子とを含むことを特徴とする請
求項６記載の乗算回路。 - 【請求項８】 前記１以上の第１の抵抗要素は、 前記第５のトランジスタの前記第３の端子と前記第２の
電位を受ける第１のノードとの間に接続された第１の抵
抗とを含み、 前記１以上の第２の抵抗要素は、 前記第６のトランジスタの前記第３の端子と前記第２の
電位を受ける第２のノードとの間に接続された第２の抵
抗とを含み、 複数のスイッチング素子は、 前記第５のトランジスタの前記第３の端子と前記第６の
トランジスタの前記第３の端子との間に接続された第１
のスイッチング素子と、 前記第１のノードと前記第２のノードとの間に接続され
た第２のスイッチング素子とを含むことを特徴とする請
求項６記載の乗算回路。 - 【請求項９】 前記１以上の第１の抵抗要素は、 前記第５のトランジスタの前記第３の端子と第１のノー
ドとの間に接続された第１の抵抗と、 前記第１のノードと第２のノードとの間に接続された第
２の抵抗と、 前記第２のノードと前記第２の電位を受ける第３のノー
ドとの間に接続された第３の抵抗とを含み、 前記１以上の第２の抵抗要素は、 前記第６のトランジスタの前記第３の端子と第４のノー
ドとの間に接続された第４の抵抗と、 前記第４のノードと第５のノードとの間に接続された第
５の抵抗と、 前記第５のノードと前記第２の電位を受ける第６のノー
ドとの間に接続された第６の抵抗とを含み、 複数のスイッチング素子は、 前記第１のノードと前記第４のノードとの間に接続され
た第１のスイッチング素子と、 前記第２のノードと前記第５のノードとの間に接続され
た第２のスイッチング素子とを含むことを特徴とする請
求項６記載の乗算回路。 - 【請求項１０】 前記１以上の第１の抵抗要素は、 前記第５のトランジスタの前記第３の端子と第１のノー
ドとの間に接続された第１の抵抗と、 前記第１のノードと前記第２の電位を受ける第２のノー
ドとの間に接続された第２の抵抗とを含み、 前記１以上の第２の抵抗要素は、 前記第６のトランジスタの前記第３の端子と第３のノー
ドとの間に接続された第３の抵抗と、 前記第３のノードと前記第２の電位を受ける第４のノー
ドとの間に接続された第４の抵抗とを含み、 複数のスイッチング素子は、 前記第１のノードと前記第３のノードとの間に接続され
た第１のスイッチング素子と、 前記第２のノードと前記第４のノードとの間に接続され
た第２のスイッチング素子とを含むことを特徴とする請
求項６記載の乗算回路。
Priority Applications (5)
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| JP2001363753A JP2003168937A (ja) | 2001-11-29 | 2001-11-29 | 可変利得型差動増幅回路および乗算回路 |
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| CN02152653.2A CN1229911C (zh) | 2001-11-29 | 2002-11-29 | 可变增益型差动放大电路以及乘法电路 |
| US10/810,833 US6933783B2 (en) | 2001-11-29 | 2004-03-29 | Variable gain differential amplifier and multiplication circuit |
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- 2001-11-29 JP JP2001363753A patent/JP2003168937A/ja active Pending
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Legal Events
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