JP2003168938A - 可変利得型差動増幅回路および乗算回路 - Google Patents
可変利得型差動増幅回路および乗算回路Info
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Abstract
(57)【要約】
【課題】 高周波領域においても微小信号入力時の高利
得化および低雑音化を実現するとともに大信号入力時の
低歪み化を実現することができる可変利得型差動増幅器
およびそれを用いた乗算回路を提供することである。 【解決手段】 トランジスタ１，２のエミッタに接続さ
れるノードＮ１，Ｎ２間には、２つのＦＥＴ７，８が直
列に接続されている。ＦＥＴ７，８間のノードＮ３と接
地端子との間にＦＥＴ９が接続されている。ＦＥＴ７，
８のゲートはそれぞれ抵抗１１，１２を介して制御電圧
ＡＧＣ１を受ける制御端子ＮＧ１に接続されている。Ｆ
ＥＴ９のゲートは抵抗１３を介して制御電圧ＡＧＣ２を
受ける制御端子ＮＧ２に接続されている。制御電圧ＡＧ
Ｃ１，ＡＧＣ２は互いに相補的に変化する。ＦＥＴ７，
８，９が可変抵抗回路２０を構成する。
得化および低雑音化を実現するとともに大信号入力時の
低歪み化を実現することができる可変利得型差動増幅器
およびそれを用いた乗算回路を提供することである。 【解決手段】 トランジスタ１，２のエミッタに接続さ
れるノードＮ１，Ｎ２間には、２つのＦＥＴ７，８が直
列に接続されている。ＦＥＴ７，８間のノードＮ３と接
地端子との間にＦＥＴ９が接続されている。ＦＥＴ７，
８のゲートはそれぞれ抵抗１１，１２を介して制御電圧
ＡＧＣ１を受ける制御端子ＮＧ１に接続されている。Ｆ
ＥＴ９のゲートは抵抗１３を介して制御電圧ＡＧＣ２を
受ける制御端子ＮＧ２に接続されている。制御電圧ＡＧ
Ｃ１，ＡＧＣ２は互いに相補的に変化する。ＦＥＴ７，
８，９が可変抵抗回路２０を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、可変利得型差動増
幅器およびそれを用いた乗算回路に関する。
幅器およびそれを用いた乗算回路に関する。
【０００２】
【従来の技術】従来より、可変利得型差動増幅器（可変
利得機能付差動増幅回路）が用いられている。バイポー
ラトランジスタ、ＭＯＳＦＥＴ（金属酸化物電界効果ト
ランジスタ）等のＳｉ（シリコン）デバイスを用いた集
積回路では、可変利得型差動増幅器として、ギルバート
型構成を有する増幅器およびＯＴＡ（オペレーショナル
トランスコンダクタンス増幅器：operational transcon
ductance amplifier）構成を有する増幅器が主流となっ
ている。
利得機能付差動増幅回路）が用いられている。バイポー
ラトランジスタ、ＭＯＳＦＥＴ（金属酸化物電界効果ト
ランジスタ）等のＳｉ（シリコン）デバイスを用いた集
積回路では、可変利得型差動増幅器として、ギルバート
型構成を有する増幅器およびＯＴＡ（オペレーショナル
トランスコンダクタンス増幅器：operational transcon
ductance amplifier）構成を有する増幅器が主流となっ
ている。
【０００３】ギルバート型構成を有する増幅器は、広い
可変利得範囲を有するが、消費電力や雑音特性の面で劣
っている。そのため、移動体通信、テレビジョンチュー
ナ等では、一般的に、差動増幅器にＦＥＴスイッチ等か
らなる可変抵抗回路を設けたＯＴＡ構成が用いられる。
可変利得範囲を有するが、消費電力や雑音特性の面で劣
っている。そのため、移動体通信、テレビジョンチュー
ナ等では、一般的に、差動増幅器にＦＥＴスイッチ等か
らなる可変抵抗回路を設けたＯＴＡ構成が用いられる。
【０００４】図９はＯＴＡ構成を有する従来の可変利得
型差動増幅器の構成を示す回路図である。
型差動増幅器の構成を示す回路図である。
【０００５】図９の可変利得型差動増幅器は、バイポー
ラトランジスタ（以下、トランジスタと略記する）１０
１，１０２、抵抗１０３，１０４，１０５，１０６およ
びｎ−ＭＯＳＦＥＴ（以下、ＦＥＴと略記する）１０７
により構成される。ＦＥＴ１０７が可変抵抗回路２００
を構成する。
ラトランジスタ（以下、トランジスタと略記する）１０
１，１０２、抵抗１０３，１０４，１０５，１０６およ
びｎ−ＭＯＳＦＥＴ（以下、ＦＥＴと略記する）１０７
により構成される。ＦＥＴ１０７が可変抵抗回路２００
を構成する。
【０００６】トランジスタ１０１のベースは入力信号Ｒ
Ｆｉｎ（＋）を受ける入力端子ＮＩ１に接続され、トラ
ンジスタ１０２のベースは入力信号ＲＦｉｎ（−）を受
ける入力端子ＮＩ２に接続されている。入力信号ＲＦｉ
ｎ（＋），ＲＦｉｎ（−）は、差動入力である。トラン
ジスタ１０１，１０２のコレクタは、それぞれ抵抗１０
３，１０４を介して電源電圧Ｖｃｃを受ける電源端子Ｎ
ＶＣに接続されている。トランジスタ１０１，１０２の
エミッタは、それぞれ抵抗１０５，１０６を介して接地
端子に接続されている。また、トランジスタ１０１，１
０２のコレクタは、それぞれ出力端子ＮＯ１，ＮＯ２に
接続されている。出力端子ＮＯ１，ＮＯ２からそれぞれ
出力信号ＲＦｏｕｔ（＋），ＲＦｏｕｔ（−）が導出さ
れる。出力信号ＲＦｏｕｔ（＋），ＲＦｏｕｔ（−）は
差動出力である。
Ｆｉｎ（＋）を受ける入力端子ＮＩ１に接続され、トラ
ンジスタ１０２のベースは入力信号ＲＦｉｎ（−）を受
ける入力端子ＮＩ２に接続されている。入力信号ＲＦｉ
ｎ（＋），ＲＦｉｎ（−）は、差動入力である。トラン
ジスタ１０１，１０２のコレクタは、それぞれ抵抗１０
３，１０４を介して電源電圧Ｖｃｃを受ける電源端子Ｎ
ＶＣに接続されている。トランジスタ１０１，１０２の
エミッタは、それぞれ抵抗１０５，１０６を介して接地
端子に接続されている。また、トランジスタ１０１，１
０２のコレクタは、それぞれ出力端子ＮＯ１，ＮＯ２に
接続されている。出力端子ＮＯ１，ＮＯ２からそれぞれ
出力信号ＲＦｏｕｔ（＋），ＲＦｏｕｔ（−）が導出さ
れる。出力信号ＲＦｏｕｔ（＋），ＲＦｏｕｔ（−）は
差動出力である。
【０００７】トランジスタ１０１，１０２のエミッタに
接続されるノードＮ１，Ｎ２間には、ＦＥＴ１０７が接
続されている。ＦＥＴ１０７のゲートは、抵抗１１０を
介して制御電圧ＡＧＣを受ける制御端子ＮＧに接続され
ている。
接続されるノードＮ１，Ｎ２間には、ＦＥＴ１０７が接
続されている。ＦＥＴ１０７のゲートは、抵抗１１０を
介して制御電圧ＡＧＣを受ける制御端子ＮＧに接続され
ている。
【０００８】図９の可変利得型差動増幅器では、ＦＥＴ
１０７のゲートに制御電圧ＡＧＣを印加してＦＥＴ１０
７のソース・ドレイン間抵抗を変化させることにより、
利得制御を行う。例えば、ＦＥＴ１０７をオン状態にす
れば、最大利得および低雑音特性が得られる。この場
合、微小な高周波信号の増幅に適している。また、ＦＥ
Ｔ１０７をオフ状態にすれば、減衰量が最大（最小利
得）となり、歪み特性が向上する。この場合、電界強度
が高い状態での混変調に強くなる。
１０７のゲートに制御電圧ＡＧＣを印加してＦＥＴ１０
７のソース・ドレイン間抵抗を変化させることにより、
利得制御を行う。例えば、ＦＥＴ１０７をオン状態にす
れば、最大利得および低雑音特性が得られる。この場
合、微小な高周波信号の増幅に適している。また、ＦＥ
Ｔ１０７をオフ状態にすれば、減衰量が最大（最小利
得）となり、歪み特性が向上する。この場合、電界強度
が高い状態での混変調に強くなる。
【０００９】したがって、ＦＥＴ１０７のオフ時のイン
ピーダンスとＦＥＴ１０７のオン時のインピーダンスと
の比が高いほど、ダイナミックレンジに優れた高周波増
幅器が実現される。理想的には、ＦＥＴ１０７のオン時
のインピーダンス（Ｚｏｎ）が０となり、オフ時のイン
ピーダンス（Ｚｏｆｆ）が無限となればよい。
ピーダンスとＦＥＴ１０７のオン時のインピーダンスと
の比が高いほど、ダイナミックレンジに優れた高周波増
幅器が実現される。理想的には、ＦＥＴ１０７のオン時
のインピーダンス（Ｚｏｎ）が０となり、オフ時のイン
ピーダンス（Ｚｏｆｆ）が無限となればよい。
【００１０】しかしながら、ＦＥＴ１０７のオン状態で
は、有限のオン抵抗が存在し、オフ状態では有限のオフ
容量が存在するために、理想状態は実現できない。
は、有限のオン抵抗が存在し、オフ状態では有限のオフ
容量が存在するために、理想状態は実現できない。
【００１１】図１０は図９の可変利得型差動増幅器の可
変抵抗回路２００の等価回路を説明するための図であ
り、（ａ）は可変抵抗回路２００の回路図、（ｂ）はＦ
ＥＴ１０７がオン状態の場合の可変抵抗回路２００の等
価回路図、（ｃ）はＦＥＴ１０７がオフ状態の場合の可
変抵抗回路２００の等価回路図である。
変抵抗回路２００の等価回路を説明するための図であ
り、（ａ）は可変抵抗回路２００の回路図、（ｂ）はＦ
ＥＴ１０７がオン状態の場合の可変抵抗回路２００の等
価回路図、（ｃ）はＦＥＴ１０７がオフ状態の場合の可
変抵抗回路２００の等価回路図である。
【００１２】ここで、ＦＥＴ１０７のオン時の抵抗をオ
ン抵抗Ｒｏｎとし、ＦＥＴ１０７のオフ時の容量をオフ
容量Ｃｏｆｆとする。
ン抵抗Ｒｏｎとし、ＦＥＴ１０７のオフ時の容量をオフ
容量Ｃｏｆｆとする。
【００１３】ＦＥＴ１０７のオン状態では、ノードＮ
１，Ｎ２間に有限のオン抵抗Ｒｏｎが存在し、オフ状態
では、ノードＮ１，Ｎ２間に有限のオフ容量Ｃｏｆｆが
存在する。そのために、理想状態は実現できない。
１，Ｎ２間に有限のオン抵抗Ｒｏｎが存在し、オフ状態
では、ノードＮ１，Ｎ２間に有限のオフ容量Ｃｏｆｆが
存在する。そのために、理想状態は実現できない。
【００１４】一般に、ＦＥＴのオン抵抗Ｒｏｎおよびオ
フ容量Ｃｏｆｆは、ＦＥＴのゲート幅Ｗｇを用いて次式
（１），（２）で表される。
フ容量Ｃｏｆｆは、ＦＥＴのゲート幅Ｗｇを用いて次式
（１），（２）で表される。
【００１５】
Ｒｏｎ＝Ｒｏｎ（ｍｍ）／Ｗｇ（ｍｍ） …（１）
Ｃｏｆｆ＝Ｃｏｆｆ（ｍｍ）×Ｗｇ（ｍｍ） …（２）
ここで、Ｒｏｎ（ｍｍ）はゲート幅１ｍｍ当たりのオン
抵抗であり、Ｃｏｆｆ（ｍｍ）はゲート幅１ｍｍ当たり
のオフ容量である。上式（１），（２）から、ゲート幅
Ｗｇを増大させると、オン抵抗Ｒｏｎは低下し、オフ容
量Ｃｏｆｆは増加する。逆に、ゲート幅Ｗｇを小さくす
ると、オン抵抗Ｒｏｎは増加し、オフ容量Ｃｏｆｆは低
下する。
抵抗であり、Ｃｏｆｆ（ｍｍ）はゲート幅１ｍｍ当たり
のオフ容量である。上式（１），（２）から、ゲート幅
Ｗｇを増大させると、オン抵抗Ｒｏｎは低下し、オフ容
量Ｃｏｆｆは増加する。逆に、ゲート幅Ｗｇを小さくす
ると、オン抵抗Ｒｏｎは増加し、オフ容量Ｃｏｆｆは低
下する。
【００１６】
【発明が解決しようとする課題】上記の従来の可変利得
型増幅器では、ＦＥＴ１０７のゲート幅Ｗｇを増大させ
ることによりオン抵抗Ｒｏｎを低下させて微小信号時の
雑音指数を改善すると、その反面でゲート幅Ｗｇに比例
してオフ容量Ｃｏｆｆが増大し、高周波領域では大信号
入力時のオフ状態のインピーダンスが低下する。すなわ
ち、歪み特性が劣化することになる。また、低歪み化を
優先した場合、微小信号時の雑音指数が劣化するという
問題がある。
型増幅器では、ＦＥＴ１０７のゲート幅Ｗｇを増大させ
ることによりオン抵抗Ｒｏｎを低下させて微小信号時の
雑音指数を改善すると、その反面でゲート幅Ｗｇに比例
してオフ容量Ｃｏｆｆが増大し、高周波領域では大信号
入力時のオフ状態のインピーダンスが低下する。すなわ
ち、歪み特性が劣化することになる。また、低歪み化を
優先した場合、微小信号時の雑音指数が劣化するという
問題がある。
【００１７】本発明の目的は、高周波領域においても微
小信号入力時の高利得化および低雑音化を実現するとと
もに大信号入力時の低歪み化を実現することができる可
変利得型差動増幅器およびそれを用いた乗算回路を提供
することである。
小信号入力時の高利得化および低雑音化を実現するとと
もに大信号入力時の低歪み化を実現することができる可
変利得型差動増幅器およびそれを用いた乗算回路を提供
することである。
【００１８】
【課題を解決するための手段および発明の効果】本発明
に係る可変利得型差動増幅器は、第１の入力信号を受け
る第１の端子、第１の負荷を介して第１の電位に接続さ
れる第２の端子および第２の負荷を介して第２の電位に
接続される第３の端子を有する第１のトランジスタと、
第２の入力信号を受ける第１の端子、第３の負荷を介し
て第１の電位に接続される第２の端子および第４の負荷
を介して第２の電位に接続される第３の端子を有する第
２のトランジスタと、第１のトランジスタの第３の端子
と第２のトランジスタの第３の端子との間に接続された
可変インピーダンス回路とを備え、可変インピーダンス
回路は、第１のトランジスタの第３の端子と第２のトラ
ンジスタの第３の端子との間に直列に接続された複数の
第１のスイッチング素子と、複数の第１のスイッチング
素子間の接続点と第２の電位との間に接続され、複数の
第１のスイッチング素子と相補的にオンオフする少なく
とも１つの第２のスイッチング素子とを含むものであ
る。
に係る可変利得型差動増幅器は、第１の入力信号を受け
る第１の端子、第１の負荷を介して第１の電位に接続さ
れる第２の端子および第２の負荷を介して第２の電位に
接続される第３の端子を有する第１のトランジスタと、
第２の入力信号を受ける第１の端子、第３の負荷を介し
て第１の電位に接続される第２の端子および第４の負荷
を介して第２の電位に接続される第３の端子を有する第
２のトランジスタと、第１のトランジスタの第３の端子
と第２のトランジスタの第３の端子との間に接続された
可変インピーダンス回路とを備え、可変インピーダンス
回路は、第１のトランジスタの第３の端子と第２のトラ
ンジスタの第３の端子との間に直列に接続された複数の
第１のスイッチング素子と、複数の第１のスイッチング
素子間の接続点と第２の電位との間に接続され、複数の
第１のスイッチング素子と相補的にオンオフする少なく
とも１つの第２のスイッチング素子とを含むものであ
る。
【００１９】本発明に係る可変利得型差動増幅器におい
ては、第１および第２の入力信号が第１および第２のト
ランジスタにより差動増幅される。この場合、可変イン
ピーダンス回路の複数の第１のスイッチング素子および
少なくとも１つの第２のスイッチング素子が互いに相補
的にオンオフされることにより可変インピーダンス回路
のインピーダンスが変化する。
ては、第１および第２の入力信号が第１および第２のト
ランジスタにより差動増幅される。この場合、可変イン
ピーダンス回路の複数の第１のスイッチング素子および
少なくとも１つの第２のスイッチング素子が互いに相補
的にオンオフされることにより可変インピーダンス回路
のインピーダンスが変化する。
【００２０】微小信号入力時には、複数の第１のスイッ
チング素子がオンにされ、少なくとも１つの第２のスイ
ッチング素子がオフにされる。それにより、可変インピ
ーダンス回路のインピーダンスが低くなる。大信号入力
時には、複数の第１のスイッチング素子がオフにされ、
少なくとも１つの第２のスイッチング素子がオンにされ
る。それにより、可変インピーダンス回路のインピーダ
ンスが高くなる。
チング素子がオンにされ、少なくとも１つの第２のスイ
ッチング素子がオフにされる。それにより、可変インピ
ーダンス回路のインピーダンスが低くなる。大信号入力
時には、複数の第１のスイッチング素子がオフにされ、
少なくとも１つの第２のスイッチング素子がオンにされ
る。それにより、可変インピーダンス回路のインピーダ
ンスが高くなる。
【００２１】この場合、第１のスイッチング素子がオフ
状態でかつ第２のスイッチング素子がオン状態の可変イ
ンピーダンス回路のインピーダンスと第１のスイッチン
グ素子がオン状態でかつ第２のスイッチング素子がオフ
状態の可変インピーダンス回路のインピーダンスとの比
が大きくなる。その結果、高周波領域においても微小信
号入力時の高利得化および低雑音化を実現するとともに
大信号入力時の低歪み化を実現することができる。
状態でかつ第２のスイッチング素子がオン状態の可変イ
ンピーダンス回路のインピーダンスと第１のスイッチン
グ素子がオン状態でかつ第２のスイッチング素子がオフ
状態の可変インピーダンス回路のインピーダンスとの比
が大きくなる。その結果、高周波領域においても微小信
号入力時の高利得化および低雑音化を実現するとともに
大信号入力時の低歪み化を実現することができる。
【００２２】可変利得型差動増幅器は、第２のトランジ
スタの第２の端子に接続され、出力信号を導出する出力
端子をさらに備えてもよい。
スタの第２の端子に接続され、出力信号を導出する出力
端子をさらに備えてもよい。
【００２３】この場合、第１および第２の入力信号の差
動増幅の結果を示す出力信号が出力端子に導出される。
動増幅の結果を示す出力信号が出力端子に導出される。
【００２４】可変利得型差動増幅器は、第１のトランジ
スタの第２の端子に接続され、第１の出力信号を導出す
る第１の出力端子と、第２のトランジスタの第２の端子
に接続され、第２の出力信号を導出する第２の出力端子
とをさらに備えてもよい。
スタの第２の端子に接続され、第１の出力信号を導出す
る第１の出力端子と、第２のトランジスタの第２の端子
に接続され、第２の出力信号を導出する第２の出力端子
とをさらに備えてもよい。
【００２５】この場合、第１および第２の入力信号の差
動増幅の結果を示す第１および第２の出力信号が差動出
力として第１および第２の出力端子に導出される。
動増幅の結果を示す第１および第２の出力信号が差動出
力として第１および第２の出力端子に導出される。
【００２６】可変利得型差動増幅器は、第１の入力信号
を受け、第１のトランジスタの第１の端子に与える入力
端子と、入力端子の第１の入力信号を反転して第２のト
ランジスタの第１の端子に第２の信号として与える反転
回路とをさらに備えてもよい。
を受け、第１のトランジスタの第１の端子に与える入力
端子と、入力端子の第１の入力信号を反転して第２のト
ランジスタの第１の端子に第２の信号として与える反転
回路とをさらに備えてもよい。
【００２７】この場合、単一の第１の入力信号が入力さ
れると、その第１の入力信号が反転され、第１の入力信
号およびその反転信号が差動増幅される。
れると、その第１の入力信号が反転され、第１の入力信
号およびその反転信号が差動増幅される。
【００２８】本発明に係る乗算回路は、第１の端子、第
２の端子および第３の端子を有する第１、第２、第３、
第４、第５および第６のトランジスタと、可変インピー
ダンス回路とを備え、第１のトランジスタの第１の端子
は第１の入力信号を受け、第２の端子は第１の負荷を介
して第１の電位に接続され、第３の端子は第５のトラン
ジスタの第２の端子に接続され、第２のトランジスタの
第１の端子は第２の入力信号を受け、第２の端子は第２
の負荷を介して第１の電位に接続され、第３の端子は第
５のトランジスタの第２の端子に接続され、第３のトラ
ンジスタの第１の端子は第２の入力信号を受け、第２の
端子は第１の負荷を介して第１の電位に接続され、第３
の端子は第６のトランジスタの第２の端子に接続され、
第４のトランジスタの第１の端子は第１の入力信号を受
け、第２の端子は第２の負荷を介して第１の電位に接続
され、第３の端子は第６のトランジスタの第２の端子に
接続され、第５のトランジスタの第１の端子は第３の入
力信号を受け、第３の端子は第３の負荷を介して第２の
電位に接続され、第６のトランジスタの第１の端子は第
４の入力信号を受け、第３の端子は第４の負荷を介して
第２の電位に接続され、可変インピーダンス回路は、第
５のトランジスタの第３の端子と第６のトランジスタの
第３の端子との間に直列に接続された複数の第１のスイ
ッチング素子と、複数の第１のスイッチング素子間の接
続点と第２の電位との間に接続され、複数の第１のスイ
ッチング素子と相補的にオンオフする少なくとも１つの
第２のスイッチング素子とを含んでもよい。
２の端子および第３の端子を有する第１、第２、第３、
第４、第５および第６のトランジスタと、可変インピー
ダンス回路とを備え、第１のトランジスタの第１の端子
は第１の入力信号を受け、第２の端子は第１の負荷を介
して第１の電位に接続され、第３の端子は第５のトラン
ジスタの第２の端子に接続され、第２のトランジスタの
第１の端子は第２の入力信号を受け、第２の端子は第２
の負荷を介して第１の電位に接続され、第３の端子は第
５のトランジスタの第２の端子に接続され、第３のトラ
ンジスタの第１の端子は第２の入力信号を受け、第２の
端子は第１の負荷を介して第１の電位に接続され、第３
の端子は第６のトランジスタの第２の端子に接続され、
第４のトランジスタの第１の端子は第１の入力信号を受
け、第２の端子は第２の負荷を介して第１の電位に接続
され、第３の端子は第６のトランジスタの第２の端子に
接続され、第５のトランジスタの第１の端子は第３の入
力信号を受け、第３の端子は第３の負荷を介して第２の
電位に接続され、第６のトランジスタの第１の端子は第
４の入力信号を受け、第３の端子は第４の負荷を介して
第２の電位に接続され、可変インピーダンス回路は、第
５のトランジスタの第３の端子と第６のトランジスタの
第３の端子との間に直列に接続された複数の第１のスイ
ッチング素子と、複数の第１のスイッチング素子間の接
続点と第２の電位との間に接続され、複数の第１のスイ
ッチング素子と相補的にオンオフする少なくとも１つの
第２のスイッチング素子とを含んでもよい。
【００２９】本発明に係る乗算回路においては、第１〜
第４のトランジスタにより第１および第２の入力信号が
差動増幅され、第５および第６のトランジスタにより第
３および第４の入力信号が差動増幅され、第１および第
２の入力信号の差動増幅の結果と第３および第４の入力
信号の差動増幅の結果とが乗算される。
第４のトランジスタにより第１および第２の入力信号が
差動増幅され、第５および第６のトランジスタにより第
３および第４の入力信号が差動増幅され、第１および第
２の入力信号の差動増幅の結果と第３および第４の入力
信号の差動増幅の結果とが乗算される。
【００３０】この場合、可変インピーダンス回路の複数
の第１のスイッチング素子および少なくとも１つの第２
のスイッチング素子が互いに相補的にオンオフされるこ
とにより可変インピーダンス回路のインピーダンスが変
化する。
の第１のスイッチング素子および少なくとも１つの第２
のスイッチング素子が互いに相補的にオンオフされるこ
とにより可変インピーダンス回路のインピーダンスが変
化する。
【００３１】微小信号入力時には、複数の第１のスイッ
チング素子がオンにされ、少なくとも１つの第２のスイ
ッチング素子がオフにされる。それにより、可変インピ
ーダンス回路のインピーダンスが低くなる。大信号入力
時には、複数の第１のスイッチング素子がオフにされ、
少なくとも１つの第２のスイッチング素子がオンにされ
る。それにより、可変インピーダンス回路のインピーダ
ンスが高くなる。
チング素子がオンにされ、少なくとも１つの第２のスイ
ッチング素子がオフにされる。それにより、可変インピ
ーダンス回路のインピーダンスが低くなる。大信号入力
時には、複数の第１のスイッチング素子がオフにされ、
少なくとも１つの第２のスイッチング素子がオンにされ
る。それにより、可変インピーダンス回路のインピーダ
ンスが高くなる。
【００３２】この場合、第１のスイッチング素子がオフ
状態でかつ第２のスイッチング素子がオン状態の可変イ
ンピーダンス回路のインピーダンスと第１のスイッチン
グ素子がオン状態でかつ第２のスイッチング素子がオフ
状態の可変インピーダンス回路のインピーダンスとの比
が大きくなる。その結果、高周波領域においても微小信
号入力時の高利得化および低雑音化を実現するとともに
大信号入力時の低歪み化を実現することができる。
状態でかつ第２のスイッチング素子がオン状態の可変イ
ンピーダンス回路のインピーダンスと第１のスイッチン
グ素子がオン状態でかつ第２のスイッチング素子がオフ
状態の可変インピーダンス回路のインピーダンスとの比
が大きくなる。その結果、高周波領域においても微小信
号入力時の高利得化および低雑音化を実現するとともに
大信号入力時の低歪み化を実現することができる。
【００３３】乗算回路は、第２および第４のトランジス
タの第２の端子に接続され、出力信号を導出する出力端
子をさらに備えてもよい。
タの第２の端子に接続され、出力信号を導出する出力端
子をさらに備えてもよい。
【００３４】この場合、第１および第２の入力信号の差
動増幅の結果と第３および第４の入力信号の差動増幅の
結果との乗算結果を示す出力信号が出力端子に導出され
る。
動増幅の結果と第３および第４の入力信号の差動増幅の
結果との乗算結果を示す出力信号が出力端子に導出され
る。
【００３５】乗算回路は、第１および第３のトランジス
タの第２の端子に接続され、第１の出力信号を導出する
第１の出力端子と、第２および第４のトランジスタの第
２の端子に接続され、第２の出力信号を導出する第２の
出力端子とをさらに備えてもよい。
タの第２の端子に接続され、第１の出力信号を導出する
第１の出力端子と、第２および第４のトランジスタの第
２の端子に接続され、第２の出力信号を導出する第２の
出力端子とをさらに備えてもよい。
【００３６】この場合、第１および第２の入力信号の差
動増幅の結果と第３および第４の入力信号の差動増幅の
結果との乗算結果を示す第１および第２の出力信号が差
動出力として第１および第２の出力端子に導出される。
動増幅の結果と第３および第４の入力信号の差動増幅の
結果との乗算結果を示す第１および第２の出力信号が差
動出力として第１および第２の出力端子に導出される。
【００３７】乗算回路は、第１の入力信号を受け、第１
および第４のトランジスタの第１の端子に与える第１の
入力端子と、第１の入力端子の第１の入力信号を反転し
て第２および第３のトランジスタの第１の端子に第２の
入力信号として与える第１の反転回路と、第３の入力信
号を受け、第５のトランジスタの第１の端子に与える第
２の入力端子と、第２の入力端子の第３の入力信号を反
転して第６のトランジスタの第１の端子に第４の入力信
号として与える第２の反転回路とをさらに備えてもよ
い。
および第４のトランジスタの第１の端子に与える第１の
入力端子と、第１の入力端子の第１の入力信号を反転し
て第２および第３のトランジスタの第１の端子に第２の
入力信号として与える第１の反転回路と、第３の入力信
号を受け、第５のトランジスタの第１の端子に与える第
２の入力端子と、第２の入力端子の第３の入力信号を反
転して第６のトランジスタの第１の端子に第４の入力信
号として与える第２の反転回路とをさらに備えてもよ
い。
【００３８】この場合、単一の第１の入力信号および単
一の第３の入力信号が入力されると、その第１の入力信
号および第３の入力信号がそれぞれ反転され、第１の入
力信号およびその反転信号が差動増幅されるとともに、
第３の入力信号およびその反転信号が差動増幅され、第
１の入力信号およびその反転信号の差動増幅の結果と第
３の入力信号およびその反転信号の差動増幅の結果とが
乗算される。
一の第３の入力信号が入力されると、その第１の入力信
号および第３の入力信号がそれぞれ反転され、第１の入
力信号およびその反転信号が差動増幅されるとともに、
第３の入力信号およびその反転信号が差動増幅され、第
１の入力信号およびその反転信号の差動増幅の結果と第
３の入力信号およびその反転信号の差動増幅の結果とが
乗算される。
【００３９】
【発明の実施の形態】図１は本発明の第１の実施の形態
における可変利得型差動増幅器の構成を示す回路図であ
る。
における可変利得型差動増幅器の構成を示す回路図であ
る。
【００４０】図１の可変利得型差動増幅器は、バイポー
ラトランジスタ（以下、トランジスタと略記する）１，
２、抵抗３，４，５，６，１１，１２，１３およびｎ−
ＭＯＳＦＥＴ（以下、ＦＥＴと略記する）７，８，９に
より構成される。ＦＥＴ７，８，９が可変抵抗回路２０
を構成する。抵抗３，４，５，６は定電流源として働
く。
ラトランジスタ（以下、トランジスタと略記する）１，
２、抵抗３，４，５，６，１１，１２，１３およびｎ−
ＭＯＳＦＥＴ（以下、ＦＥＴと略記する）７，８，９に
より構成される。ＦＥＴ７，８，９が可変抵抗回路２０
を構成する。抵抗３，４，５，６は定電流源として働
く。
【００４１】トランジスタ１のベースは入力信号ＲＦｉ
ｎ（＋）を受ける入力端子ＮＩ１に接続され、トランジ
スタ２のベースは入力信号ＲＦｉｎ（−）を受ける入力
端子ＮＩ２に接続されている。入力信号ＲＦｉｎ
（＋），ＲＦｉｎ（−）は、差動入力である。トランジ
スタ１，２のコレクタは、それぞれ抵抗３，４を介して
電源電圧Ｖｃｃを受ける電源端子ＮＶＣに接続されてい
る。トランジスタ１，２のエミッタは、それぞれ抵抗
５，６を介して接地端子に接続されている。また、トラ
ンジスタ１，２のコレクタは、それぞれ出力端子ＮＯ
１，ＮＯ２に接続されている。出力端子ＮＯ１，ＮＯ２
からそれぞれ出力信号ＲＦｏｕｔ（＋），ＲＦｏｕｔ
（−）が導出される。出力信号ＲＦｏｕｔ（＋），ＲＦ
ｏｕｔ（−）は差動出力である。
ｎ（＋）を受ける入力端子ＮＩ１に接続され、トランジ
スタ２のベースは入力信号ＲＦｉｎ（−）を受ける入力
端子ＮＩ２に接続されている。入力信号ＲＦｉｎ
（＋），ＲＦｉｎ（−）は、差動入力である。トランジ
スタ１，２のコレクタは、それぞれ抵抗３，４を介して
電源電圧Ｖｃｃを受ける電源端子ＮＶＣに接続されてい
る。トランジスタ１，２のエミッタは、それぞれ抵抗
５，６を介して接地端子に接続されている。また、トラ
ンジスタ１，２のコレクタは、それぞれ出力端子ＮＯ
１，ＮＯ２に接続されている。出力端子ＮＯ１，ＮＯ２
からそれぞれ出力信号ＲＦｏｕｔ（＋），ＲＦｏｕｔ
（−）が導出される。出力信号ＲＦｏｕｔ（＋），ＲＦ
ｏｕｔ（−）は差動出力である。
【００４２】トランジスタ１，２のエミッタに接続され
るノードＮ１，Ｎ２間には、２つのＦＥＴ７，８が直列
に接続されている。また、ＦＥＴ７，８間のノードＮ３
と接地端子との間にＦＥＴ９が接続されている。
るノードＮ１，Ｎ２間には、２つのＦＥＴ７，８が直列
に接続されている。また、ＦＥＴ７，８間のノードＮ３
と接地端子との間にＦＥＴ９が接続されている。
【００４３】ＦＥＴ７，８のゲートは、それぞれ抵抗１
１，１２を介して制御電圧ＡＧＣ１を受ける制御端子Ｎ
Ｇ１に接続されている。ＦＥＴ９のゲートは、抵抗１３
を介して制御電圧ＡＧＣ２を受ける制御端子ＮＧ２に接
続されている。制御電圧ＡＧＣ１，ＡＧＣ２は互いに相
補的に変化する。
１，１２を介して制御電圧ＡＧＣ１を受ける制御端子Ｎ
Ｇ１に接続されている。ＦＥＴ９のゲートは、抵抗１３
を介して制御電圧ＡＧＣ２を受ける制御端子ＮＧ２に接
続されている。制御電圧ＡＧＣ１，ＡＧＣ２は互いに相
補的に変化する。
【００４４】本実施の形態では、トランジスタ１が第１
のトランジスタに相当し、トランジスタ２が第２のトラ
ンジスタに相当し、ＦＥＴ７，８が第１のスイッチング
素子に相当し、ＦＥＴ９が第２のスイッチング素子に相
当する。また、抵抗３が第１の負荷に相当し、抵抗５が
第２の負荷に相当し、抵抗４が第３の負荷に相当し、抵
抗６が第４の負荷に相当する。さらに、可変抵抗回路２
０が可変インピーダンス回路に相当する。
のトランジスタに相当し、トランジスタ２が第２のトラ
ンジスタに相当し、ＦＥＴ７，８が第１のスイッチング
素子に相当し、ＦＥＴ９が第２のスイッチング素子に相
当する。また、抵抗３が第１の負荷に相当し、抵抗５が
第２の負荷に相当し、抵抗４が第３の負荷に相当し、抵
抗６が第４の負荷に相当する。さらに、可変抵抗回路２
０が可変インピーダンス回路に相当する。
【００４５】図２は図１の可変抵抗回路２０の等価回路
を説明するための図であり、（ａ）は可変抵抗回路２０
の回路図、（ｂ）はＦＥＴ７，８がオン状態でＦＥＴ９
がオフ状態の場合の可変抵抗回路２０の等価回路図、
（ｃ）はＦＥＴ７，８がオフ状態でＦＥＴ９がオン状態
の場合の可変抵抗回路２０の等価回路図である。
を説明するための図であり、（ａ）は可変抵抗回路２０
の回路図、（ｂ）はＦＥＴ７，８がオン状態でＦＥＴ９
がオフ状態の場合の可変抵抗回路２０の等価回路図、
（ｃ）はＦＥＴ７，８がオフ状態でＦＥＴ９がオン状態
の場合の可変抵抗回路２０の等価回路図である。
【００４６】ここで、ＦＥＴ７，８，９のオン時の抵抗
をオン抵抗Ｒｏｎとし、ＦＥＴ７，８，９のオフ時の容
量をオフ容量Ｃｏｆｆとする。
をオン抵抗Ｒｏｎとし、ＦＥＴ７，８，９のオフ時の容
量をオフ容量Ｃｏｆｆとする。
【００４７】以下、可変抵抗回路２０のＦＥＴ７，８を
シリーズＦＥＴ７，８と呼び、ＦＥＴ９をシャントＦＥ
Ｔと呼ぶ。
シリーズＦＥＴ７，８と呼び、ＦＥＴ９をシャントＦＥ
Ｔと呼ぶ。
【００４８】微小信号入力時には、制御電圧ＡＧＣ１を
ハイレベルに設定し、制御電圧ＡＧＣ２をローレベルに
設定することにより、シリーズＦＥＴ７，８をオンに
し、シャントＦＥＴ９をオフにする。ここで、シリーズ
ＦＥＴ７，８がオン状態でありかつシャントＦＥＴ９が
オフ状態である場合に、可変抵抗回路２０がオン状態で
あると称する。この場合、図２（ｂ）に示すように、ノ
ードＮ１，Ｎ２間に２つのオン抵抗Ｒｏｎが直列に接続
される。また、オン抵抗Ｒｏｎ間のノードＮ３と接地端
子との間にオフ容量Ｃｏｆｆが接続される。それによ
り、可変抵抗回路２０のインピーダンスが低くなる。そ
の結果、高利得および低雑音特性が得られる。
ハイレベルに設定し、制御電圧ＡＧＣ２をローレベルに
設定することにより、シリーズＦＥＴ７，８をオンに
し、シャントＦＥＴ９をオフにする。ここで、シリーズ
ＦＥＴ７，８がオン状態でありかつシャントＦＥＴ９が
オフ状態である場合に、可変抵抗回路２０がオン状態で
あると称する。この場合、図２（ｂ）に示すように、ノ
ードＮ１，Ｎ２間に２つのオン抵抗Ｒｏｎが直列に接続
される。また、オン抵抗Ｒｏｎ間のノードＮ３と接地端
子との間にオフ容量Ｃｏｆｆが接続される。それによ
り、可変抵抗回路２０のインピーダンスが低くなる。そ
の結果、高利得および低雑音特性が得られる。
【００４９】大信号入力時には、制御電圧ＡＧＣ１をロ
ーレベルに設定し、制御電圧ＡＧＣ２をハイレベルに設
定することにより、シリーズＦＥＴ７，８をオフにし、
シャントＦＥＴ９をオンにする。ここで、シリーズＦＥ
Ｔ７，８がオフ状態でありかつシャントＦＥＴ９がオン
状態である場合に、可変抵抗回路２０がオフ状態である
と称する。この場合、図２（ｃ）に示すように、ノード
Ｎ１，Ｎ２間に２つのオフ容量Ｃｏｆｆが直列に接続さ
れる。また、オン抵抗Ｒｏｎ間のノードＮ３と接地端子
との間にオン抵抗Ｒｏｎが接続される。それにより、可
変抵抗回路２０のインピーダンスが高くなる。その結
果、低歪み化が図られる。
ーレベルに設定し、制御電圧ＡＧＣ２をハイレベルに設
定することにより、シリーズＦＥＴ７，８をオフにし、
シャントＦＥＴ９をオンにする。ここで、シリーズＦＥ
Ｔ７，８がオフ状態でありかつシャントＦＥＴ９がオン
状態である場合に、可変抵抗回路２０がオフ状態である
と称する。この場合、図２（ｃ）に示すように、ノード
Ｎ１，Ｎ２間に２つのオフ容量Ｃｏｆｆが直列に接続さ
れる。また、オン抵抗Ｒｏｎ間のノードＮ３と接地端子
との間にオン抵抗Ｒｏｎが接続される。それにより、可
変抵抗回路２０のインピーダンスが高くなる。その結
果、低歪み化が図られる。
【００５０】この場合、ノードＮ１，Ｎ２間の可変抵抗
回路２０のオフ状態でのインピーダンスとオン状態での
インピーダンスとの比が高くなる。その結果、高周波領
域においても微小信号入力時の高利得化および低雑音化
が実現されるとともに、大信号入力時の低歪み化が実現
される。
回路２０のオフ状態でのインピーダンスとオン状態での
インピーダンスとの比が高くなる。その結果、高周波領
域においても微小信号入力時の高利得化および低雑音化
が実現されるとともに、大信号入力時の低歪み化が実現
される。
【００５１】ここで、図２の可変抵抗回路２０および図
１０の可変抵抗回路２００におけるオフ状態およびオン
状態のインピーダンス比を比較するためにアイソレーシ
ョン（絶縁度）および挿入損失を計算した。
１０の可変抵抗回路２００におけるオフ状態およびオン
状態のインピーダンス比を比較するためにアイソレーシ
ョン（絶縁度）および挿入損失を計算した。
【００５２】計算に用いたＦＥＴのオン抵抗Ｒｏｎを２
Ωｍｍとし、オフ容量Ｃｏｆｆを約１ｐＦ／ｍｍとし
た。標準的なＣＭＯＳプロセスを仮定し、ゲート幅を１
０μｍ〜１００μｍの範囲で変化させた。計算周波数は
１ＧＨｚであり、充分にオフ容量が影響する周波数であ
る。
Ωｍｍとし、オフ容量Ｃｏｆｆを約１ｐＦ／ｍｍとし
た。標準的なＣＭＯＳプロセスを仮定し、ゲート幅を１
０μｍ〜１００μｍの範囲で変化させた。計算周波数は
１ＧＨｚであり、充分にオフ容量が影響する周波数であ
る。
【００５３】図３は図１０の可変抵抗回路２００のアイ
ソレーション（絶縁度）および挿入損失の計算結果を示
す図である。また、図４は図２の可変抵抗回路２０のア
イソレーション（絶縁度）および挿入損失の計算結果を
示す図である。
ソレーション（絶縁度）および挿入損失の計算結果を示
す図である。また、図４は図２の可変抵抗回路２０のア
イソレーション（絶縁度）および挿入損失の計算結果を
示す図である。
【００５４】図４に示すように、図２の可変抵抗回路２
０では、図３に示す図１０の可変抵抗回路２００に比べ
て、オン状態の挿入損失は若干劣化しているが、オフ状
態のアイソレーションは３０ｄＢ以上改善されている。
したがって、ＦＥＴのゲート幅を増加させることによ
り、オフ状態のアイソレーションを低下させることな
く、オン状態の挿入損失を低減することが可能となる。
０では、図３に示す図１０の可変抵抗回路２００に比べ
て、オン状態の挿入損失は若干劣化しているが、オフ状
態のアイソレーションは３０ｄＢ以上改善されている。
したがって、ＦＥＴのゲート幅を増加させることによ
り、オフ状態のアイソレーションを低下させることな
く、オン状態の挿入損失を低減することが可能となる。
【００５５】例えば、図１の可変利得型差動増幅器にお
けるトランジスタ１，２のエミッタサイズを低雑音化に
適したサイズに選び、可変抵抗回路２０のシリーズＦＥ
Ｔ７，８のゲートに与える制御電圧ＡＧＣ１およびシャ
ントＦＥＴ９のゲートに与える制御電圧ＡＧＣ２を３Ｖ
と０Ｖとに切り替えることにより、シリーズＦＥＴ７，
８およびシャントＦＥＴ９をオン状態とオフ状態とに切
り替える。微小信号入力時には、制御電圧ＡＧＣ１を３
Ｖに設定し、制御電圧ＡＧＣ２を０Ｖに設定することに
より、シリーズＦＥＴ７，８をオンにし、シャントＦＥ
Ｔ９をオフにする。また、大信号入力時には、制御電圧
ＡＧＣ１を０Ｖに設定し、制御電圧ＡＧＣ２を３Ｖに設
定することにより、シリーズＦＥＴ７，８をオフにし、
シャントＦＥＴ９をオンにする。
けるトランジスタ１，２のエミッタサイズを低雑音化に
適したサイズに選び、可変抵抗回路２０のシリーズＦＥ
Ｔ７，８のゲートに与える制御電圧ＡＧＣ１およびシャ
ントＦＥＴ９のゲートに与える制御電圧ＡＧＣ２を３Ｖ
と０Ｖとに切り替えることにより、シリーズＦＥＴ７，
８およびシャントＦＥＴ９をオン状態とオフ状態とに切
り替える。微小信号入力時には、制御電圧ＡＧＣ１を３
Ｖに設定し、制御電圧ＡＧＣ２を０Ｖに設定することに
より、シリーズＦＥＴ７，８をオンにし、シャントＦＥ
Ｔ９をオフにする。また、大信号入力時には、制御電圧
ＡＧＣ１を０Ｖに設定し、制御電圧ＡＧＣ２を３Ｖに設
定することにより、シリーズＦＥＴ７，８をオフにし、
シャントＦＥＴ９をオンにする。
【００５６】この場合、例えば、シリーズＦＥＴ７，８
およびシャントＦＥＴ９のゲート幅をそれぞれ２５０μ
ｍに選ぶと、可変抵抗回路２０のオン状態およびオフ状
態のインピーダンス比が−１．２９８ｄＢ／−５４．２
ｄＢとなる。一方、図９の可変利得型差動増幅器におけ
るＦＥＴ１０７のゲート幅を２５０μｍに選ぶと、可変
抵抗回路２００のオン状態およびオフ状態のインピーダ
ンス比が−０．６６８ｄＢ／−１６．２ｄＢとなる。
およびシャントＦＥＴ９のゲート幅をそれぞれ２５０μ
ｍに選ぶと、可変抵抗回路２０のオン状態およびオフ状
態のインピーダンス比が−１．２９８ｄＢ／−５４．２
ｄＢとなる。一方、図９の可変利得型差動増幅器におけ
るＦＥＴ１０７のゲート幅を２５０μｍに選ぶと、可変
抵抗回路２００のオン状態およびオフ状態のインピーダ
ンス比が−０．６６８ｄＢ／−１６．２ｄＢとなる。
【００５７】このように、本実施の形態の可変利得型差
動増幅器においては、可変抵抗回路２０のオフ状態およ
びオン状態のインピーダンス比が図９の従来の可変利得
型差動増幅器における可変抵抗回路２００に比べて大幅
に改善される。
動増幅器においては、可変抵抗回路２０のオフ状態およ
びオン状態のインピーダンス比が図９の従来の可変利得
型差動増幅器における可変抵抗回路２００に比べて大幅
に改善される。
【００５８】また、可変抵抗回路２０のシリーズＦＥＴ
７，８のゲート幅を固定してシャントＦＥＴ９のゲート
幅を変化させることにより、オフ状態およびオン状態の
インピーダンス比をさらに改善することができる。
７，８のゲート幅を固定してシャントＦＥＴ９のゲート
幅を変化させることにより、オフ状態およびオン状態の
インピーダンス比をさらに改善することができる。
【００５９】図５は本発明の第２の実施の形態における
可変利得型差動増幅器の構成を示す回路図である。
可変利得型差動増幅器の構成を示す回路図である。
【００６０】図５の可変利得型差動増幅器は、図１の可
変利得型差動増幅器の構成に抵抗１４，１５およびコン
デンサ１６，１７，１８をさらに備える。入力端子ＮＩ
１とトランジスタ１のベースとの間にコンデンサ１６が
接続され、入力端子ＮＩ２とトランジスタ２のベースと
の間に抵抗１４が接続されている。トランジスタ１のベ
ースとトランジスタ２のベースとの間には抵抗１５が接
続され、トランジスタ２のベースはコンデンサ１７を介
して接地されている。また、トランジスタ２のコレクタ
と出力端子ＮＯ２との間にはコンデンサ１８が接続され
ている。このようにして、入力端子ＮＩ２は、高周波的
に接地されている。
変利得型差動増幅器の構成に抵抗１４，１５およびコン
デンサ１６，１７，１８をさらに備える。入力端子ＮＩ
１とトランジスタ１のベースとの間にコンデンサ１６が
接続され、入力端子ＮＩ２とトランジスタ２のベースと
の間に抵抗１４が接続されている。トランジスタ１のベ
ースとトランジスタ２のベースとの間には抵抗１５が接
続され、トランジスタ２のベースはコンデンサ１７を介
して接地されている。また、トランジスタ２のコレクタ
と出力端子ＮＯ２との間にはコンデンサ１８が接続され
ている。このようにして、入力端子ＮＩ２は、高周波的
に接地されている。
【００６１】図５の可変利得型差動増幅器の他の部分の
構成は、図１の可変利得型差動増幅器の構成と同様であ
る。
構成は、図１の可変利得型差動増幅器の構成と同様であ
る。
【００６２】本実施の形態では、抵抗１４，１５および
コンデンサ１６，１７が反転回路を構成する。
コンデンサ１６，１７が反転回路を構成する。
【００６３】入力端子ＮＩ１には片接地入力信号ＲＦｉ
ｎが与えられ、入力端子ＮＩ２には直流バイアスＶｂｂ
が印加される。トランジスタ２のベースには片接地入力
信号ＲＦｉｎの反転信号が現れる。出力端子ＮＯ２から
は片側出力信号ＲＦｏｕｔが導出される。
ｎが与えられ、入力端子ＮＩ２には直流バイアスＶｂｂ
が印加される。トランジスタ２のベースには片接地入力
信号ＲＦｉｎの反転信号が現れる。出力端子ＮＯ２から
は片側出力信号ＲＦｏｕｔが導出される。
【００６４】本実施の形態の可変利得型差動増幅器にお
いても、第１の実施の形態の可変利得型差動増幅器と同
様に、ノードＮ１，Ｎ２間の可変抵抗回路２０のオフ状
態でのインピーダンスとオン状態でのインピーダンスと
の比が高くなる。その結果、高周波領域においても微小
信号入力時の高利得化および低雑音化が実現されるとと
もに、大信号入力時の低歪み化が実現される。
いても、第１の実施の形態の可変利得型差動増幅器と同
様に、ノードＮ１，Ｎ２間の可変抵抗回路２０のオフ状
態でのインピーダンスとオン状態でのインピーダンスと
の比が高くなる。その結果、高周波領域においても微小
信号入力時の高利得化および低雑音化が実現されるとと
もに、大信号入力時の低歪み化が実現される。
【００６５】図６は可変抵抗回路２０の他の例を示す回
路図である。図６の可変抵抗回路２０は、ｍ個のシリー
ズＦＥＴ７８と（ｍ−１）個のシャントＦＥＴ９０によ
り構成される。ｍ個のシリーズＦＥＴ７８は、ノードＮ
１とノードＮ２との間に直列に接続されている。（ｍ−
１）個のシャントＦＥＴ９０は、シリーズＦＥＴ７８間
の接続点と接地端子との間にそれぞれ接続されている。
ここで、ｍは３以上の整数である。
路図である。図６の可変抵抗回路２０は、ｍ個のシリー
ズＦＥＴ７８と（ｍ−１）個のシャントＦＥＴ９０によ
り構成される。ｍ個のシリーズＦＥＴ７８は、ノードＮ
１とノードＮ２との間に直列に接続されている。（ｍ−
１）個のシャントＦＥＴ９０は、シリーズＦＥＴ７８間
の接続点と接地端子との間にそれぞれ接続されている。
ここで、ｍは３以上の整数である。
【００６６】シリーズＦＥＴ７８のゲートは、抵抗１１
２を介して制御電圧ＡＧＣ１を受ける制御端子ＮＧ１に
接続され、シャントＦＥＴ９０のゲートは、抵抗１３０
を介して制御電圧ＡＧＣ２を受ける制御端子ＮＧ２に接
続されている。
２を介して制御電圧ＡＧＣ１を受ける制御端子ＮＧ１に
接続され、シャントＦＥＴ９０のゲートは、抵抗１３０
を介して制御電圧ＡＧＣ２を受ける制御端子ＮＧ２に接
続されている。
【００６７】図１の可変抵抗回路２０の各シリーズＦＥ
Ｔ７，８のソース・ドレイン間にそのＦＥＴの性能を超
える電圧が印加されると、出力信号に歪みが生じる。そ
こで、図６に示すように、ｍ個のシリーズＦＥＴ７８を
ノードＮ１とノードＮ２との間に直列に接続することに
より、各ＦＥＴ７８のソース・ドレイン間に印加される
電圧が低減される。それにより、大信号入力時のさらな
る低歪み化が図られる。
Ｔ７，８のソース・ドレイン間にそのＦＥＴの性能を超
える電圧が印加されると、出力信号に歪みが生じる。そ
こで、図６に示すように、ｍ個のシリーズＦＥＴ７８を
ノードＮ１とノードＮ２との間に直列に接続することに
より、各ＦＥＴ７８のソース・ドレイン間に印加される
電圧が低減される。それにより、大信号入力時のさらな
る低歪み化が図られる。
【００６８】図７は本発明の第３の実施の形態における
ギルバート型乗算回路（混合器）の構成を示す回路図で
ある。
ギルバート型乗算回路（混合器）の構成を示す回路図で
ある。
【００６９】図７の可変利得型差動増幅器は、バイポー
ラトランジスタ（以下、トランジスタと略記する）１，
２，２１，２２，２３，２４、抵抗３，４，５，６，１
１，１２，１３およびｎ−ＭＯＳＦＥＴ（以下、ＦＥＴ
と略記する）７，８，９により構成される。ＦＥＴ７，
８，９が可変抵抗回路２０を構成する。抵抗３，４，
５，６は定電流源として働く。
ラトランジスタ（以下、トランジスタと略記する）１，
２，２１，２２，２３，２４、抵抗３，４，５，６，１
１，１２，１３およびｎ−ＭＯＳＦＥＴ（以下、ＦＥＴ
と略記する）７，８，９により構成される。ＦＥＴ７，
８，９が可変抵抗回路２０を構成する。抵抗３，４，
５，６は定電流源として働く。
【００７０】トランジスタ１のベースは入力信号ＲＦｉ
ｎ（＋）を受ける入力端子ＮＩ１に接続され、トランジ
スタ２のベースは入力信号ＲＦｉｎ（−）を受ける入力
端子ＮＩ２に接続されている。入力信号ＲＦｉｎ
（＋），ＲＦｉｎ（−）は、差動入力である。トランジ
スタ１のコレクタと出力端子ＮＯ１，ＮＯ２との間にそ
れぞれトランジスタ２１，２２が挿入されている。ま
た、トランジスタ２のコレクタと出力端子ＮＯ１，ＮＯ
２との間にそれぞれトランジスタ２３，２４が挿入され
ている。トランジスタ２１，２４のベースは入力信号Ｌ
Ｏｉｎ（＋）を受ける入力端子ＮＩ３に接続され、トラ
ンジスタ２２，２３のベースは入力信号ＬＯｉｎ（−）
を受ける入力端子ＮＩ４に接続されている。入力信号Ｌ
Ｏｉｎ（＋），ＬＯｉｎ（−）は差動入力である。トラ
ンジスタ２１，２３のコレクタは、抵抗３を介して電源
電圧Ｖｃｃを受ける電源端子ＮＶＣに接続されている。
また、トランジスタ２２，２４のコレクタは、抵抗４を
介して電源端子ＮＶＣに接続されている。
ｎ（＋）を受ける入力端子ＮＩ１に接続され、トランジ
スタ２のベースは入力信号ＲＦｉｎ（−）を受ける入力
端子ＮＩ２に接続されている。入力信号ＲＦｉｎ
（＋），ＲＦｉｎ（−）は、差動入力である。トランジ
スタ１のコレクタと出力端子ＮＯ１，ＮＯ２との間にそ
れぞれトランジスタ２１，２２が挿入されている。ま
た、トランジスタ２のコレクタと出力端子ＮＯ１，ＮＯ
２との間にそれぞれトランジスタ２３，２４が挿入され
ている。トランジスタ２１，２４のベースは入力信号Ｌ
Ｏｉｎ（＋）を受ける入力端子ＮＩ３に接続され、トラ
ンジスタ２２，２３のベースは入力信号ＬＯｉｎ（−）
を受ける入力端子ＮＩ４に接続されている。入力信号Ｌ
Ｏｉｎ（＋），ＬＯｉｎ（−）は差動入力である。トラ
ンジスタ２１，２３のコレクタは、抵抗３を介して電源
電圧Ｖｃｃを受ける電源端子ＮＶＣに接続されている。
また、トランジスタ２２，２４のコレクタは、抵抗４を
介して電源端子ＮＶＣに接続されている。
【００７１】図７のギルバート型乗算回路の他の部分の
構成は、図１の可変利得型差動増幅器の構成と同様であ
る。
構成は、図１の可変利得型差動増幅器の構成と同様であ
る。
【００７２】本実施の形態では、トランジスタ１が第１
のトランジスタに相当し、トランジスタ２が第２のトラ
ンジスタに相当し、トランジスタ２１が第３のトランジ
スタに相当し、トランジスタ２２が第４のトランジスタ
に相当し、トランジスタ２３が第５のトランジスタに相
当し、トランジスタ２４が第６のトランジスタに相当す
る。ＦＥＴ７，８が第１のスイッチング素子に相当し、
ＦＥＴ９が第２のスイッチング素子に相当する。また、
抵抗３が第１の負荷に相当し、抵抗５が第２の負荷に相
当し、抵抗４が第３の負荷に相当し、抵抗６が第４の負
荷に相当する。さらに、可変抵抗回路２０が可変インピ
ーダンス回路に相当する。
のトランジスタに相当し、トランジスタ２が第２のトラ
ンジスタに相当し、トランジスタ２１が第３のトランジ
スタに相当し、トランジスタ２２が第４のトランジスタ
に相当し、トランジスタ２３が第５のトランジスタに相
当し、トランジスタ２４が第６のトランジスタに相当す
る。ＦＥＴ７，８が第１のスイッチング素子に相当し、
ＦＥＴ９が第２のスイッチング素子に相当する。また、
抵抗３が第１の負荷に相当し、抵抗５が第２の負荷に相
当し、抵抗４が第３の負荷に相当し、抵抗６が第４の負
荷に相当する。さらに、可変抵抗回路２０が可変インピ
ーダンス回路に相当する。
【００７３】以下、可変抵抗回路２０のＦＥＴ７，８を
シリーズＦＥＴ７，８と呼び、ＦＥＴ９をシャントＦＥ
Ｔ９と呼ぶ。
シリーズＦＥＴ７，８と呼び、ＦＥＴ９をシャントＦＥ
Ｔ９と呼ぶ。
【００７４】ここで、一方の差動入力信号をＲＦ＝ＲＦ
ｉｎ（＋）−ＲＦｉｎ（−）とし、他方の差動入力信号
をＬＯ＝ＬＯｉｎ（＋）−ＬＯｉｎ（−）とし、差動出
力信号をＩＦ＝ＩＦｏｕｔ（＋）−ＩＦｏｕｔ（−）と
する。また、差動入力信号ＲＦの周波数をｆRFとし、差
動入力信号ＬＯの周波数をｆLOとし、差動出力信号ＩＦ
の周波数をｆIFとすると、次式が成立する。
ｉｎ（＋）−ＲＦｉｎ（−）とし、他方の差動入力信号
をＬＯ＝ＬＯｉｎ（＋）−ＬＯｉｎ（−）とし、差動出
力信号をＩＦ＝ＩＦｏｕｔ（＋）−ＩＦｏｕｔ（−）と
する。また、差動入力信号ＲＦの周波数をｆRFとし、差
動入力信号ＬＯの周波数をｆLOとし、差動出力信号ＩＦ
の周波数をｆIFとすると、次式が成立する。
【００７５】ｆIF＝ｆRF±ｆLO
例えば、差動入力信号ＲＦの周波数ｆRFを１．１ＧＨｚ
とし、差動入力信号ＬＯの周波数ｆLOを１ＧＨｚとする
と、差動出力信号ＩＦの周波数ｆIFは２．１ＧＨｚおよ
び１００ＭＨｚとなる。したがって、図７のギルバート
型乗算回路は、１００ＭＨｚの周波数ｆIFを取り出すこ
とにより、ダウンコンバータとして用いることができ
る。
とし、差動入力信号ＬＯの周波数ｆLOを１ＧＨｚとする
と、差動出力信号ＩＦの周波数ｆIFは２．１ＧＨｚおよ
び１００ＭＨｚとなる。したがって、図７のギルバート
型乗算回路は、１００ＭＨｚの周波数ｆIFを取り出すこ
とにより、ダウンコンバータとして用いることができ
る。
【００７６】図７のギルバート型乗算回路においては、
微小信号入力時には、制御電圧ＡＧＣ１をハイレベルに
設定し、制御電圧ＡＧＣ２をローレベルに設定すること
により、シリーズＦＥＴ７，８をオンにし、シャントＦ
ＥＴ９をオフにする。それにより、高利得および低雑音
特性が得られる。
微小信号入力時には、制御電圧ＡＧＣ１をハイレベルに
設定し、制御電圧ＡＧＣ２をローレベルに設定すること
により、シリーズＦＥＴ７，８をオンにし、シャントＦ
ＥＴ９をオフにする。それにより、高利得および低雑音
特性が得られる。
【００７７】大信号入力時には、制御電圧ＡＧＣ１をロ
ーレベルに設定し、制御電圧ＡＧＣ２をハイレベルに設
定することにより、シリーズＦＥＴ７，８をオフにし、
シャントＦＥＴ９をオンにする。それにより、低歪み化
が図られる。
ーレベルに設定し、制御電圧ＡＧＣ２をハイレベルに設
定することにより、シリーズＦＥＴ７，８をオフにし、
シャントＦＥＴ９をオンにする。それにより、低歪み化
が図られる。
【００７８】この場合、ノードＮ１，Ｎ２間の可変抵抗
回路２０のオフ状態でのインピーダンスとオン状態での
インピーダンスとの比が高くなる。その結果、高周波領
域においても微小信号入力時の高利得化および低雑音化
が実現されるとともに、大信号入力時の低歪み化が実現
される。
回路２０のオフ状態でのインピーダンスとオン状態での
インピーダンスとの比が高くなる。その結果、高周波領
域においても微小信号入力時の高利得化および低雑音化
が実現されるとともに、大信号入力時の低歪み化が実現
される。
【００７９】図８は本発明の第４の実施の形態における
ギルバート型乗算回路（混合器）の構成を示す回路図で
ある。
ギルバート型乗算回路（混合器）の構成を示す回路図で
ある。
【００８０】図８のギルバート型乗算回路は、図７のギ
ルバート型乗算回路の構成に抵抗１４，１５，２５，２
６およびコンデンサ１６，１７，１８，２７，２８をさ
らに備える。
ルバート型乗算回路の構成に抵抗１４，１５，２５，２
６およびコンデンサ１６，１７，１８，２７，２８をさ
らに備える。
【００８１】入力端子ＮＩ１とトランジスタ１のベース
との間にコンデンサ１６が接続され、入力端子ＮＩ２と
トランジスタ２のベースとの間に抵抗１４が接続されて
いる。トランジスタ１のベースと入力端子ＮＩ２との間
には抵抗１５が接続され、トランジスタ２のベースはコ
ンデンサ１７を介して接地されている。このようにし
て、入力端子ＮＩ２は、高周波的に接地されている。
との間にコンデンサ１６が接続され、入力端子ＮＩ２と
トランジスタ２のベースとの間に抵抗１４が接続されて
いる。トランジスタ１のベースと入力端子ＮＩ２との間
には抵抗１５が接続され、トランジスタ２のベースはコ
ンデンサ１７を介して接地されている。このようにし
て、入力端子ＮＩ２は、高周波的に接地されている。
【００８２】入力端子ＮＩ３とトランジスタ２１，２４
のベースとの間にコンデンサ２７が接続され、入力端子
ＮＩ４とトランジスタ２２，２３のベースとの間に抵抗
２６が接続されている。トランジスタ２１，２４のベー
スと入力端子ＮＩ４との間には抵抗２５が接続され、ト
ランジスタ２２，２３のベースはコンデンサ２８を介し
て接地されている。このようにして、入力端子ＮＩ４
は、高周波的に接地されている。
のベースとの間にコンデンサ２７が接続され、入力端子
ＮＩ４とトランジスタ２２，２３のベースとの間に抵抗
２６が接続されている。トランジスタ２１，２４のベー
スと入力端子ＮＩ４との間には抵抗２５が接続され、ト
ランジスタ２２，２３のベースはコンデンサ２８を介し
て接地されている。このようにして、入力端子ＮＩ４
は、高周波的に接地されている。
【００８３】また、トランジスタ２２，２４のコレクタ
と出力端子ＮＯ２との間にはコンデンサ１８が接続され
ている。
と出力端子ＮＯ２との間にはコンデンサ１８が接続され
ている。
【００８４】図８のギルバート型乗算回路の他の部分の
構成は、図７のギルバート型乗算回路の構成と同様であ
る。
構成は、図７のギルバート型乗算回路の構成と同様であ
る。
【００８５】本実施の形態では、抵抗１４，１５および
コンデンサ１６，１７が第１の反転回路を構成し、抵抗
２５，２６およびコンデンサ２７，２８が第２の反転回
路を構成する。
コンデンサ１６，１７が第１の反転回路を構成し、抵抗
２５，２６およびコンデンサ２７，２８が第２の反転回
路を構成する。
【００８６】入力端子ＮＩ１には片接地入力信号ＲＦｉ
ｎが与えられ、入力端子ＮＩ２には直流バイアスＶｂｂ
２が印加される。トランジスタ２のベースには片接地入
力信号ＲＦｉｎの反転信号が現れる。入力端子ＮＩ３に
は片接地入力信号ＬＯｉｎが与えられ、入力端子ＮＩ４
には直流バイアスＶｂｂ１が印加される。トランジスタ
２２，２３のベースには片接地入力信号ＬＯｉｎの反転
信号が現れる。
ｎが与えられ、入力端子ＮＩ２には直流バイアスＶｂｂ
２が印加される。トランジスタ２のベースには片接地入
力信号ＲＦｉｎの反転信号が現れる。入力端子ＮＩ３に
は片接地入力信号ＬＯｉｎが与えられ、入力端子ＮＩ４
には直流バイアスＶｂｂ１が印加される。トランジスタ
２２，２３のベースには片接地入力信号ＬＯｉｎの反転
信号が現れる。
【００８７】出力端子ＮＯ２からは片接地入力信号ＲＦ
ｉｎと片接地入力信号ＬＯｉｎとの乗算結果を示す片側
出力信号ＩＦｏｕｔが導出される。
ｉｎと片接地入力信号ＬＯｉｎとの乗算結果を示す片側
出力信号ＩＦｏｕｔが導出される。
【００８８】本実施の形態のギルバート型乗算回路にお
いても、第３の実施の形態のギルバート型乗算回路と同
様に、ノードＮ１，Ｎ２間の可変抵抗回路２０のオフ状
態でのインピーダンスとオン状態でのインピーダンスと
の比が高くなる。その結果、高周波領域においても微小
信号入力時の高利得化および低雑音化が実現されるとと
もに、大信号入力時の低歪み化が実現される。
いても、第３の実施の形態のギルバート型乗算回路と同
様に、ノードＮ１，Ｎ２間の可変抵抗回路２０のオフ状
態でのインピーダンスとオン状態でのインピーダンスと
の比が高くなる。その結果、高周波領域においても微小
信号入力時の高利得化および低雑音化が実現されるとと
もに、大信号入力時の低歪み化が実現される。
【００８９】図７および図８のギルバート型乗算回路に
おいても、図６の可変抵抗回路２０を用いてもよい。そ
れにより、大信号入力時のさらなる低歪み化が図られ
る。
おいても、図６の可変抵抗回路２０を用いてもよい。そ
れにより、大信号入力時のさらなる低歪み化が図られ
る。
【００９０】なお、上記実施の形態では、第１〜第６の
トランジスタとしてバイポーラトランジスタを用いてい
るが、第１〜第６のトランジスタとしてＭＯＳＦＥＴ、
ＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）等の
他のトランジスタを用いてもよい。
トランジスタとしてバイポーラトランジスタを用いてい
るが、第１〜第６のトランジスタとしてＭＯＳＦＥＴ、
ＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）等の
他のトランジスタを用いてもよい。
【００９１】また、上記実施の形態では、第１〜第４の
負荷して抵抗３〜６を用いているが、第１〜第４の負荷
としてＭＯＳＦＥＴ、ＭＥＳＦＥＴ、バイポーラトラン
ジスタインダクタ、変圧器等の他の素子を用いてもよ
い。
負荷して抵抗３〜６を用いているが、第１〜第４の負荷
としてＭＯＳＦＥＴ、ＭＥＳＦＥＴ、バイポーラトラン
ジスタインダクタ、変圧器等の他の素子を用いてもよ
い。
【図１】本発明の第１の実施の形態における可変利得型
差動増幅器の構成を示す回路図である。
差動増幅器の構成を示す回路図である。
【図２】図１の可変抵抗回路の等価回路を説明するため
の図である。
の図である。
【図３】図１０の可変抵抗回路のアイソレーションおよ
び挿入損失の計算結果を示す図である。
び挿入損失の計算結果を示す図である。
【図４】図２の可変抵抗回路のアイソレーションおよび
挿入損失の計算結果を示す図である。
挿入損失の計算結果を示す図である。
【図５】本発明の第２の実施の形態における可変利得型
差動増幅器の構成を示す回路図である。
差動増幅器の構成を示す回路図である。
【図６】可変抵抗回路の他の例を示す回路図である。
【図７】本発明の第３の実施の形態におけるギルバート
型乗算回路の構成を示す回路図である。
型乗算回路の構成を示す回路図である。
【図８】本発明の第４の実施の形態におけるギルバート
型乗算回路の構成を示す回路図である。
型乗算回路の構成を示す回路図である。
【図９】従来の可変利得型差動増幅器の構成を示す回路
図である。
図である。
【図１０】図９の可変抵抗回路の等価回路を説明するた
めの図である。
めの図である。
１，２，２１，２２，２３，２４ トランジスタ
３，４，５，６，１１，１２，１３，１４，１５，２
５，２６，１３０ 抵抗 ７，８，９，７８，９０ ＦＥＴ １６，１７，１８，２６，２７，２８ コンデンサ ２０ 可変抵抗回路 ＮＩ１，ＮＩ２，ＮＩ３，ＮＩ４ 入力端子 ＮＯ１，ＮＯ２ 出力端子 ＮＧ１，ＮＧ２ 制御端子 ＮＶＣ 電源端子 ＲＦｉｎ（＋），ＲＦｉｎ（−），ＲＦｉｎ，ＬＯｉｎ
（＋），ＬＯｉｎ（−），ＬＯｉｎ 入力信号 ＲＦｏｕｔ（＋），ＲＦｏｕｔ（−），ＲＦｏｕｔ，Ｉ
Ｆｏｕｔ（＋），ＩＦｏｕｔ（−），ＩＦｏｕｔ 出力
信号 Ｖｃｃ 電源電圧 ＡＧＣ１，ＡＧＣ２ 制御電圧
５，２６，１３０ 抵抗 ７，８，９，７８，９０ ＦＥＴ １６，１７，１８，２６，２７，２８ コンデンサ ２０ 可変抵抗回路 ＮＩ１，ＮＩ２，ＮＩ３，ＮＩ４ 入力端子 ＮＯ１，ＮＯ２ 出力端子 ＮＧ１，ＮＧ２ 制御端子 ＮＶＣ 電源端子 ＲＦｉｎ（＋），ＲＦｉｎ（−），ＲＦｉｎ，ＬＯｉｎ
（＋），ＬＯｉｎ（−），ＬＯｉｎ 入力信号 ＲＦｏｕｔ（＋），ＲＦｏｕｔ（−），ＲＦｏｕｔ，Ｉ
Ｆｏｕｔ（＋），ＩＦｏｕｔ（−），ＩＦｏｕｔ 出力
信号 Ｖｃｃ 電源電圧 ＡＧＣ１，ＡＧＣ２ 制御電圧
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J066 AA01 AA12 AA51 CA21 CA35
CA41 FA10 HA02 HA10 HA18
HA25 HA26 HA29 HA39 KA06
MA21 ND01 ND11 ND28 PD02
TA02
5J090 AA01 AA12 AA51 CA21 CA35
CA41 FA10 GN01 GN08 HA02
HA10 HA18 HA25 HA26 HA29
HA39 KA06 MA21 TA02
5J100 LA10 QA01 QA03 SA00
5J500 AA01 AA12 AA51 AC21 AC35
AC41 AF10 AH02 AH10 AH18
AH25 AH26 AH29 AH39 AK06
AM21 AT02 DN01 DN11 DN28
DP02
Claims (8)
- 【請求項１】 第１の入力信号を受ける第１の端子、第
１の負荷を介して第１の電位に接続される第２の端子お
よび第２の負荷を介して第２の電位に接続される第３の
端子を有する第１のトランジスタと、 第２の入力信号を受ける第１の端子、第３の負荷を介し
て前記第１の電位に接続される第２の端子および第４の
負荷を介して前記第２の電位に接続される第３の端子を
有する第２のトランジスタと、 前記第１のトランジスタの前記第３の端子と前記第２の
トランジスタの前記第３の端子との間に接続された可変
インピーダンス回路とを備え、 前記可変インピーダンス回路は、 前記第１のトランジスタの前記第３の端子と前記第２の
トランジスタの前記第３の端子との間に直列に接続され
た複数の第１のスイッチング素子と、 前記複数の第１のスイッチング素子間の接続点と前記第
２の電位との間に接続され、前記複数の第１のスイッチ
ング素子と相補的にオンオフする少なくとも１つの第２
のスイッチング素子とを含むことを特徴とする可変利得
型差動増幅器。 - 【請求項２】 前記第２のトランジスタの前記第２の端
子に接続され、出力信号を導出する出力端子をさらに備
えたことを特徴とする請求項１記載の可変利得型差動増
幅器。 - 【請求項３】 前記第１のトランジスタの前記第２の端
子に接続され、第１の出力信号を導出する第１の出力端
子と、 前記第２のトランジスタの前記第２の端子に接続され、
第２の出力信号を導出する第２の出力端子とをさらに備
えたことを特徴とする請求項１記載の可変利得型差動増
幅器。 - 【請求項４】 前記第１の入力信号を受け、前記第１の
トランジスタの前記第１の端子に与える入力端子と、 前記入力端子の前記第１の入力信号を反転して前記第２
のトランジスタの前記第１の端子に前記第２の信号とし
て与える反転回路とをさらに備えたことを特徴とする請
求項１〜３のいずれかに記載の可変利得型差動増幅器。 - 【請求項５】 第１の端子、第２の端子および第３の端
子を有する第１、第２、第３、第４、第５および第６の
トランジスタと、 可変インピーダンス回路とを備え、 前記第１のトランジスタの前記第１の端子は第１の入力
信号を受け、前記第２の端子は第１の負荷を介して第１
の電位に接続され、前記第３の端子は前記第５のトラン
ジスタの前記第２の端子に接続され、 前記第２のトランジスタの前記第１の端子は第２の入力
信号を受け、前記第２の端子は第２の負荷を介して前記
第１の電位に接続され、前記第３の端子は前記第５のト
ランジスタの前記第２の端子に接続され、 前記第３のトランジスタの前記第１の端子は前記第２の
入力信号を受け、前記第２の端子は前記第１の負荷を介
して前記第１の電位に接続され、前記第３の端子は前記
第６のトランジスタの前記第２の端子に接続され、 前記第４のトランジスタの前記第１の端子は前記第１の
入力信号を受け、前記第２の端子は前記第２の負荷を介
して前記第１の電位に接続され、前記第３の端子は前記
第６のトランジスタの前記第２の端子に接続され、 前記第５のトランジスタの前記第１の端子は第３の入力
信号を受け、前記第３の端子は第３の負荷を介して第２
の電位に接続され、 前記第６のトランジスタの前記第１の端子は第４の入力
信号を受け、前記第３の端子は第４の負荷を介して前記
第２の電位に接続され、 前記可変インピーダンス回路は、 前記第５のトランジスタの前記第３の端子と前記第６の
トランジスタの前記第３の端子との間に直列に接続され
た複数の第１のスイッチング素子と、 前記複数の第１のスイッチング素子間の接続点と前記第
２の電位との間に接続され、前記複数の第１のスイッチ
ング素子と相補的にオンオフする少なくとも１つの第２
のスイッチング素子とを含むことを特徴とする乗算回
路。 - 【請求項６】 前記第２および第４のトランジスタの前
記第２の端子に接続され、出力信号を導出する出力端子
をさらに備えたことを特徴とする請求項５記載の乗算回
路。 - 【請求項７】 前記第１および第３のトランジスタの前
記第２の端子に接続され、第１の出力信号を導出する第
１の出力端子と、 前記第２および第４のトランジスタの前記第２の端子に
接続され、第２の出力信号を導出する第２の出力端子と
をさらに備えたことを特徴とする請求項５記載の乗算回
路。 - 【請求項８】 前記第１の入力信号を受け、前記第１お
よび第４のトランジスタの前記第１の端子に与える第１
の入力端子と、 前記第１の入力端子の前記第１の入力信号を反転して前
記第２および第３のトランジスタの前記第１の端子に前
記第２の入力信号として与える第１の反転回路と、 前記第３の入力信号を受け、前記第５のトランジスタの
前記第１の端子に与える第２の入力端子と、 前記第２の入力端子の前記第３の入力信号を反転して前
記第６のトランジスタの前記第１の端子に前記第４の入
力信号として与える第２の反転回路とをさらに備えたこ
とを特徴とする請求項５〜７のいずれかに記載の乗算回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001363754A JP2003168938A (ja) | 2001-11-29 | 2001-11-29 | 可変利得型差動増幅回路および乗算回路 |
| US10/305,359 US20030098744A1 (en) | 2001-11-29 | 2002-11-27 | Variable gain differential amplifier and multiplication circuit |
| CN02152653.2A CN1229911C (zh) | 2001-11-29 | 2002-11-29 | 可变增益型差动放大电路以及乘法电路 |
| US10/810,833 US6933783B2 (en) | 2001-11-29 | 2004-03-29 | Variable gain differential amplifier and multiplication circuit |
| US11/107,738 US6956435B2 (en) | 2001-11-29 | 2005-04-18 | Variable gain differential amplifier and multiplication circuit |
Applications Claiming Priority (1)
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