JP2003168938A - 可変利得型差動増幅回路および乗算回路 - Google Patents
可変利得型差動増幅回路および乗算回路Info
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- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
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Abstract
(57)【要約】
【課題】 高周波領域においても微小信号入力時の高利
得化および低雑音化を実現するとともに大信号入力時の
低歪み化を実現することができる可変利得型差動増幅器
およびそれを用いた乗算回路を提供することである。 【解決手段】 トランジスタ1,2のエミッタに接続さ
れるノードN1,N2間には、2つのFET7,8が直
列に接続されている。FET7,8間のノードN3と接
地端子との間にFET9が接続されている。FET7,
8のゲートはそれぞれ抵抗11,12を介して制御電圧
AGC1を受ける制御端子NG1に接続されている。F
ET9のゲートは抵抗13を介して制御電圧AGC2を
受ける制御端子NG2に接続されている。制御電圧AG
C1,AGC2は互いに相補的に変化する。FET7,
8,9が可変抵抗回路20を構成する。
得化および低雑音化を実現するとともに大信号入力時の
低歪み化を実現することができる可変利得型差動増幅器
およびそれを用いた乗算回路を提供することである。 【解決手段】 トランジスタ1,2のエミッタに接続さ
れるノードN1,N2間には、2つのFET7,8が直
列に接続されている。FET7,8間のノードN3と接
地端子との間にFET9が接続されている。FET7,
8のゲートはそれぞれ抵抗11,12を介して制御電圧
AGC1を受ける制御端子NG1に接続されている。F
ET9のゲートは抵抗13を介して制御電圧AGC2を
受ける制御端子NG2に接続されている。制御電圧AG
C1,AGC2は互いに相補的に変化する。FET7,
8,9が可変抵抗回路20を構成する。
Description
【0001】
【発明の属する技術分野】本発明は、可変利得型差動増
幅器およびそれを用いた乗算回路に関する。
幅器およびそれを用いた乗算回路に関する。
【0002】
【従来の技術】従来より、可変利得型差動増幅器(可変
利得機能付差動増幅回路)が用いられている。バイポー
ラトランジスタ、MOSFET(金属酸化物電界効果ト
ランジスタ)等のSi(シリコン)デバイスを用いた集
積回路では、可変利得型差動増幅器として、ギルバート
型構成を有する増幅器およびOTA(オペレーショナル
トランスコンダクタンス増幅器:operational transcon
ductance amplifier)構成を有する増幅器が主流となっ
ている。
利得機能付差動増幅回路)が用いられている。バイポー
ラトランジスタ、MOSFET(金属酸化物電界効果ト
ランジスタ)等のSi(シリコン)デバイスを用いた集
積回路では、可変利得型差動増幅器として、ギルバート
型構成を有する増幅器およびOTA(オペレーショナル
トランスコンダクタンス増幅器:operational transcon
ductance amplifier)構成を有する増幅器が主流となっ
ている。
【0003】ギルバート型構成を有する増幅器は、広い
可変利得範囲を有するが、消費電力や雑音特性の面で劣
っている。そのため、移動体通信、テレビジョンチュー
ナ等では、一般的に、差動増幅器にFETスイッチ等か
らなる可変抵抗回路を設けたOTA構成が用いられる。
可変利得範囲を有するが、消費電力や雑音特性の面で劣
っている。そのため、移動体通信、テレビジョンチュー
ナ等では、一般的に、差動増幅器にFETスイッチ等か
らなる可変抵抗回路を設けたOTA構成が用いられる。
【0004】図9はOTA構成を有する従来の可変利得
型差動増幅器の構成を示す回路図である。
型差動増幅器の構成を示す回路図である。
【0005】図9の可変利得型差動増幅器は、バイポー
ラトランジスタ(以下、トランジスタと略記する)10
1,102、抵抗103,104,105,106およ
びn−MOSFET(以下、FETと略記する)107
により構成される。FET107が可変抵抗回路200
を構成する。
ラトランジスタ(以下、トランジスタと略記する)10
1,102、抵抗103,104,105,106およ
びn−MOSFET(以下、FETと略記する)107
により構成される。FET107が可変抵抗回路200
を構成する。
【0006】トランジスタ101のベースは入力信号R
Fin(+)を受ける入力端子NI1に接続され、トラ
ンジスタ102のベースは入力信号RFin(−)を受
ける入力端子NI2に接続されている。入力信号RFi
n(+),RFin(−)は、差動入力である。トラン
ジスタ101,102のコレクタは、それぞれ抵抗10
3,104を介して電源電圧Vccを受ける電源端子N
VCに接続されている。トランジスタ101,102の
エミッタは、それぞれ抵抗105,106を介して接地
端子に接続されている。また、トランジスタ101,1
02のコレクタは、それぞれ出力端子NO1,NO2に
接続されている。出力端子NO1,NO2からそれぞれ
出力信号RFout(+),RFout(−)が導出さ
れる。出力信号RFout(+),RFout(−)は
差動出力である。
Fin(+)を受ける入力端子NI1に接続され、トラ
ンジスタ102のベースは入力信号RFin(−)を受
ける入力端子NI2に接続されている。入力信号RFi
n(+),RFin(−)は、差動入力である。トラン
ジスタ101,102のコレクタは、それぞれ抵抗10
3,104を介して電源電圧Vccを受ける電源端子N
VCに接続されている。トランジスタ101,102の
エミッタは、それぞれ抵抗105,106を介して接地
端子に接続されている。また、トランジスタ101,1
02のコレクタは、それぞれ出力端子NO1,NO2に
接続されている。出力端子NO1,NO2からそれぞれ
出力信号RFout(+),RFout(−)が導出さ
れる。出力信号RFout(+),RFout(−)は
差動出力である。
【0007】トランジスタ101,102のエミッタに
接続されるノードN1,N2間には、FET107が接
続されている。FET107のゲートは、抵抗110を
介して制御電圧AGCを受ける制御端子NGに接続され
ている。
接続されるノードN1,N2間には、FET107が接
続されている。FET107のゲートは、抵抗110を
介して制御電圧AGCを受ける制御端子NGに接続され
ている。
【0008】図9の可変利得型差動増幅器では、FET
107のゲートに制御電圧AGCを印加してFET10
7のソース・ドレイン間抵抗を変化させることにより、
利得制御を行う。例えば、FET107をオン状態にす
れば、最大利得および低雑音特性が得られる。この場
合、微小な高周波信号の増幅に適している。また、FE
T107をオフ状態にすれば、減衰量が最大(最小利
得)となり、歪み特性が向上する。この場合、電界強度
が高い状態での混変調に強くなる。
107のゲートに制御電圧AGCを印加してFET10
7のソース・ドレイン間抵抗を変化させることにより、
利得制御を行う。例えば、FET107をオン状態にす
れば、最大利得および低雑音特性が得られる。この場
合、微小な高周波信号の増幅に適している。また、FE
T107をオフ状態にすれば、減衰量が最大(最小利
得)となり、歪み特性が向上する。この場合、電界強度
が高い状態での混変調に強くなる。
【0009】したがって、FET107のオフ時のイン
ピーダンスとFET107のオン時のインピーダンスと
の比が高いほど、ダイナミックレンジに優れた高周波増
幅器が実現される。理想的には、FET107のオン時
のインピーダンス(Zon)が0となり、オフ時のイン
ピーダンス(Zoff)が無限となればよい。
ピーダンスとFET107のオン時のインピーダンスと
の比が高いほど、ダイナミックレンジに優れた高周波増
幅器が実現される。理想的には、FET107のオン時
のインピーダンス(Zon)が0となり、オフ時のイン
ピーダンス(Zoff)が無限となればよい。
【0010】しかしながら、FET107のオン状態で
は、有限のオン抵抗が存在し、オフ状態では有限のオフ
容量が存在するために、理想状態は実現できない。
は、有限のオン抵抗が存在し、オフ状態では有限のオフ
容量が存在するために、理想状態は実現できない。
【0011】図10は図9の可変利得型差動増幅器の可
変抵抗回路200の等価回路を説明するための図であ
り、(a)は可変抵抗回路200の回路図、(b)はF
ET107がオン状態の場合の可変抵抗回路200の等
価回路図、(c)はFET107がオフ状態の場合の可
変抵抗回路200の等価回路図である。
変抵抗回路200の等価回路を説明するための図であ
り、(a)は可変抵抗回路200の回路図、(b)はF
ET107がオン状態の場合の可変抵抗回路200の等
価回路図、(c)はFET107がオフ状態の場合の可
変抵抗回路200の等価回路図である。
【0012】ここで、FET107のオン時の抵抗をオ
ン抵抗Ronとし、FET107のオフ時の容量をオフ
容量Coffとする。
ン抵抗Ronとし、FET107のオフ時の容量をオフ
容量Coffとする。
【0013】FET107のオン状態では、ノードN
1,N2間に有限のオン抵抗Ronが存在し、オフ状態
では、ノードN1,N2間に有限のオフ容量Coffが
存在する。そのために、理想状態は実現できない。
1,N2間に有限のオン抵抗Ronが存在し、オフ状態
では、ノードN1,N2間に有限のオフ容量Coffが
存在する。そのために、理想状態は実現できない。
【0014】一般に、FETのオン抵抗Ronおよびオ
フ容量Coffは、FETのゲート幅Wgを用いて次式
(1),(2)で表される。
フ容量Coffは、FETのゲート幅Wgを用いて次式
(1),(2)で表される。
【0015】
Ron=Ron(mm)/Wg(mm) …(1)
Coff=Coff(mm)×Wg(mm) …(2)
ここで、Ron(mm)はゲート幅1mm当たりのオン
抵抗であり、Coff(mm)はゲート幅1mm当たり
のオフ容量である。上式(1),(2)から、ゲート幅
Wgを増大させると、オン抵抗Ronは低下し、オフ容
量Coffは増加する。逆に、ゲート幅Wgを小さくす
ると、オン抵抗Ronは増加し、オフ容量Coffは低
下する。
抵抗であり、Coff(mm)はゲート幅1mm当たり
のオフ容量である。上式(1),(2)から、ゲート幅
Wgを増大させると、オン抵抗Ronは低下し、オフ容
量Coffは増加する。逆に、ゲート幅Wgを小さくす
ると、オン抵抗Ronは増加し、オフ容量Coffは低
下する。
【0016】
【発明が解決しようとする課題】上記の従来の可変利得
型増幅器では、FET107のゲート幅Wgを増大させ
ることによりオン抵抗Ronを低下させて微小信号時の
雑音指数を改善すると、その反面でゲート幅Wgに比例
してオフ容量Coffが増大し、高周波領域では大信号
入力時のオフ状態のインピーダンスが低下する。すなわ
ち、歪み特性が劣化することになる。また、低歪み化を
優先した場合、微小信号時の雑音指数が劣化するという
問題がある。
型増幅器では、FET107のゲート幅Wgを増大させ
ることによりオン抵抗Ronを低下させて微小信号時の
雑音指数を改善すると、その反面でゲート幅Wgに比例
してオフ容量Coffが増大し、高周波領域では大信号
入力時のオフ状態のインピーダンスが低下する。すなわ
ち、歪み特性が劣化することになる。また、低歪み化を
優先した場合、微小信号時の雑音指数が劣化するという
問題がある。
【0017】本発明の目的は、高周波領域においても微
小信号入力時の高利得化および低雑音化を実現するとと
もに大信号入力時の低歪み化を実現することができる可
変利得型差動増幅器およびそれを用いた乗算回路を提供
することである。
小信号入力時の高利得化および低雑音化を実現するとと
もに大信号入力時の低歪み化を実現することができる可
変利得型差動増幅器およびそれを用いた乗算回路を提供
することである。
【0018】
【課題を解決するための手段および発明の効果】本発明
に係る可変利得型差動増幅器は、第1の入力信号を受け
る第1の端子、第1の負荷を介して第1の電位に接続さ
れる第2の端子および第2の負荷を介して第2の電位に
接続される第3の端子を有する第1のトランジスタと、
第2の入力信号を受ける第1の端子、第3の負荷を介し
て第1の電位に接続される第2の端子および第4の負荷
を介して第2の電位に接続される第3の端子を有する第
2のトランジスタと、第1のトランジスタの第3の端子
と第2のトランジスタの第3の端子との間に接続された
可変インピーダンス回路とを備え、可変インピーダンス
回路は、第1のトランジスタの第3の端子と第2のトラ
ンジスタの第3の端子との間に直列に接続された複数の
第1のスイッチング素子と、複数の第1のスイッチング
素子間の接続点と第2の電位との間に接続され、複数の
第1のスイッチング素子と相補的にオンオフする少なく
とも1つの第2のスイッチング素子とを含むものであ
る。
に係る可変利得型差動増幅器は、第1の入力信号を受け
る第1の端子、第1の負荷を介して第1の電位に接続さ
れる第2の端子および第2の負荷を介して第2の電位に
接続される第3の端子を有する第1のトランジスタと、
第2の入力信号を受ける第1の端子、第3の負荷を介し
て第1の電位に接続される第2の端子および第4の負荷
を介して第2の電位に接続される第3の端子を有する第
2のトランジスタと、第1のトランジスタの第3の端子
と第2のトランジスタの第3の端子との間に接続された
可変インピーダンス回路とを備え、可変インピーダンス
回路は、第1のトランジスタの第3の端子と第2のトラ
ンジスタの第3の端子との間に直列に接続された複数の
第1のスイッチング素子と、複数の第1のスイッチング
素子間の接続点と第2の電位との間に接続され、複数の
第1のスイッチング素子と相補的にオンオフする少なく
とも1つの第2のスイッチング素子とを含むものであ
る。
【0019】本発明に係る可変利得型差動増幅器におい
ては、第1および第2の入力信号が第1および第2のト
ランジスタにより差動増幅される。この場合、可変イン
ピーダンス回路の複数の第1のスイッチング素子および
少なくとも1つの第2のスイッチング素子が互いに相補
的にオンオフされることにより可変インピーダンス回路
のインピーダンスが変化する。
ては、第1および第2の入力信号が第1および第2のト
ランジスタにより差動増幅される。この場合、可変イン
ピーダンス回路の複数の第1のスイッチング素子および
少なくとも1つの第2のスイッチング素子が互いに相補
的にオンオフされることにより可変インピーダンス回路
のインピーダンスが変化する。
【0020】微小信号入力時には、複数の第1のスイッ
チング素子がオンにされ、少なくとも1つの第2のスイ
ッチング素子がオフにされる。それにより、可変インピ
ーダンス回路のインピーダンスが低くなる。大信号入力
時には、複数の第1のスイッチング素子がオフにされ、
少なくとも1つの第2のスイッチング素子がオンにされ
る。それにより、可変インピーダンス回路のインピーダ
ンスが高くなる。
チング素子がオンにされ、少なくとも1つの第2のスイ
ッチング素子がオフにされる。それにより、可変インピ
ーダンス回路のインピーダンスが低くなる。大信号入力
時には、複数の第1のスイッチング素子がオフにされ、
少なくとも1つの第2のスイッチング素子がオンにされ
る。それにより、可変インピーダンス回路のインピーダ
ンスが高くなる。
【0021】この場合、第1のスイッチング素子がオフ
状態でかつ第2のスイッチング素子がオン状態の可変イ
ンピーダンス回路のインピーダンスと第1のスイッチン
グ素子がオン状態でかつ第2のスイッチング素子がオフ
状態の可変インピーダンス回路のインピーダンスとの比
が大きくなる。その結果、高周波領域においても微小信
号入力時の高利得化および低雑音化を実現するとともに
大信号入力時の低歪み化を実現することができる。
状態でかつ第2のスイッチング素子がオン状態の可変イ
ンピーダンス回路のインピーダンスと第1のスイッチン
グ素子がオン状態でかつ第2のスイッチング素子がオフ
状態の可変インピーダンス回路のインピーダンスとの比
が大きくなる。その結果、高周波領域においても微小信
号入力時の高利得化および低雑音化を実現するとともに
大信号入力時の低歪み化を実現することができる。
【0022】可変利得型差動増幅器は、第2のトランジ
スタの第2の端子に接続され、出力信号を導出する出力
端子をさらに備えてもよい。
スタの第2の端子に接続され、出力信号を導出する出力
端子をさらに備えてもよい。
【0023】この場合、第1および第2の入力信号の差
動増幅の結果を示す出力信号が出力端子に導出される。
動増幅の結果を示す出力信号が出力端子に導出される。
【0024】可変利得型差動増幅器は、第1のトランジ
スタの第2の端子に接続され、第1の出力信号を導出す
る第1の出力端子と、第2のトランジスタの第2の端子
に接続され、第2の出力信号を導出する第2の出力端子
とをさらに備えてもよい。
スタの第2の端子に接続され、第1の出力信号を導出す
る第1の出力端子と、第2のトランジスタの第2の端子
に接続され、第2の出力信号を導出する第2の出力端子
とをさらに備えてもよい。
【0025】この場合、第1および第2の入力信号の差
動増幅の結果を示す第1および第2の出力信号が差動出
力として第1および第2の出力端子に導出される。
動増幅の結果を示す第1および第2の出力信号が差動出
力として第1および第2の出力端子に導出される。
【0026】可変利得型差動増幅器は、第1の入力信号
を受け、第1のトランジスタの第1の端子に与える入力
端子と、入力端子の第1の入力信号を反転して第2のト
ランジスタの第1の端子に第2の信号として与える反転
回路とをさらに備えてもよい。
を受け、第1のトランジスタの第1の端子に与える入力
端子と、入力端子の第1の入力信号を反転して第2のト
ランジスタの第1の端子に第2の信号として与える反転
回路とをさらに備えてもよい。
【0027】この場合、単一の第1の入力信号が入力さ
れると、その第1の入力信号が反転され、第1の入力信
号およびその反転信号が差動増幅される。
れると、その第1の入力信号が反転され、第1の入力信
号およびその反転信号が差動増幅される。
【0028】本発明に係る乗算回路は、第1の端子、第
2の端子および第3の端子を有する第1、第2、第3、
第4、第5および第6のトランジスタと、可変インピー
ダンス回路とを備え、第1のトランジスタの第1の端子
は第1の入力信号を受け、第2の端子は第1の負荷を介
して第1の電位に接続され、第3の端子は第5のトラン
ジスタの第2の端子に接続され、第2のトランジスタの
第1の端子は第2の入力信号を受け、第2の端子は第2
の負荷を介して第1の電位に接続され、第3の端子は第
5のトランジスタの第2の端子に接続され、第3のトラ
ンジスタの第1の端子は第2の入力信号を受け、第2の
端子は第1の負荷を介して第1の電位に接続され、第3
の端子は第6のトランジスタの第2の端子に接続され、
第4のトランジスタの第1の端子は第1の入力信号を受
け、第2の端子は第2の負荷を介して第1の電位に接続
され、第3の端子は第6のトランジスタの第2の端子に
接続され、第5のトランジスタの第1の端子は第3の入
力信号を受け、第3の端子は第3の負荷を介して第2の
電位に接続され、第6のトランジスタの第1の端子は第
4の入力信号を受け、第3の端子は第4の負荷を介して
第2の電位に接続され、可変インピーダンス回路は、第
5のトランジスタの第3の端子と第6のトランジスタの
第3の端子との間に直列に接続された複数の第1のスイ
ッチング素子と、複数の第1のスイッチング素子間の接
続点と第2の電位との間に接続され、複数の第1のスイ
ッチング素子と相補的にオンオフする少なくとも1つの
第2のスイッチング素子とを含んでもよい。
2の端子および第3の端子を有する第1、第2、第3、
第4、第5および第6のトランジスタと、可変インピー
ダンス回路とを備え、第1のトランジスタの第1の端子
は第1の入力信号を受け、第2の端子は第1の負荷を介
して第1の電位に接続され、第3の端子は第5のトラン
ジスタの第2の端子に接続され、第2のトランジスタの
第1の端子は第2の入力信号を受け、第2の端子は第2
の負荷を介して第1の電位に接続され、第3の端子は第
5のトランジスタの第2の端子に接続され、第3のトラ
ンジスタの第1の端子は第2の入力信号を受け、第2の
端子は第1の負荷を介して第1の電位に接続され、第3
の端子は第6のトランジスタの第2の端子に接続され、
第4のトランジスタの第1の端子は第1の入力信号を受
け、第2の端子は第2の負荷を介して第1の電位に接続
され、第3の端子は第6のトランジスタの第2の端子に
接続され、第5のトランジスタの第1の端子は第3の入
力信号を受け、第3の端子は第3の負荷を介して第2の
電位に接続され、第6のトランジスタの第1の端子は第
4の入力信号を受け、第3の端子は第4の負荷を介して
第2の電位に接続され、可変インピーダンス回路は、第
5のトランジスタの第3の端子と第6のトランジスタの
第3の端子との間に直列に接続された複数の第1のスイ
ッチング素子と、複数の第1のスイッチング素子間の接
続点と第2の電位との間に接続され、複数の第1のスイ
ッチング素子と相補的にオンオフする少なくとも1つの
第2のスイッチング素子とを含んでもよい。
【0029】本発明に係る乗算回路においては、第1〜
第4のトランジスタにより第1および第2の入力信号が
差動増幅され、第5および第6のトランジスタにより第
3および第4の入力信号が差動増幅され、第1および第
2の入力信号の差動増幅の結果と第3および第4の入力
信号の差動増幅の結果とが乗算される。
第4のトランジスタにより第1および第2の入力信号が
差動増幅され、第5および第6のトランジスタにより第
3および第4の入力信号が差動増幅され、第1および第
2の入力信号の差動増幅の結果と第3および第4の入力
信号の差動増幅の結果とが乗算される。
【0030】この場合、可変インピーダンス回路の複数
の第1のスイッチング素子および少なくとも1つの第2
のスイッチング素子が互いに相補的にオンオフされるこ
とにより可変インピーダンス回路のインピーダンスが変
化する。
の第1のスイッチング素子および少なくとも1つの第2
のスイッチング素子が互いに相補的にオンオフされるこ
とにより可変インピーダンス回路のインピーダンスが変
化する。
【0031】微小信号入力時には、複数の第1のスイッ
チング素子がオンにされ、少なくとも1つの第2のスイ
ッチング素子がオフにされる。それにより、可変インピ
ーダンス回路のインピーダンスが低くなる。大信号入力
時には、複数の第1のスイッチング素子がオフにされ、
少なくとも1つの第2のスイッチング素子がオンにされ
る。それにより、可変インピーダンス回路のインピーダ
ンスが高くなる。
チング素子がオンにされ、少なくとも1つの第2のスイ
ッチング素子がオフにされる。それにより、可変インピ
ーダンス回路のインピーダンスが低くなる。大信号入力
時には、複数の第1のスイッチング素子がオフにされ、
少なくとも1つの第2のスイッチング素子がオンにされ
る。それにより、可変インピーダンス回路のインピーダ
ンスが高くなる。
【0032】この場合、第1のスイッチング素子がオフ
状態でかつ第2のスイッチング素子がオン状態の可変イ
ンピーダンス回路のインピーダンスと第1のスイッチン
グ素子がオン状態でかつ第2のスイッチング素子がオフ
状態の可変インピーダンス回路のインピーダンスとの比
が大きくなる。その結果、高周波領域においても微小信
号入力時の高利得化および低雑音化を実現するとともに
大信号入力時の低歪み化を実現することができる。
状態でかつ第2のスイッチング素子がオン状態の可変イ
ンピーダンス回路のインピーダンスと第1のスイッチン
グ素子がオン状態でかつ第2のスイッチング素子がオフ
状態の可変インピーダンス回路のインピーダンスとの比
が大きくなる。その結果、高周波領域においても微小信
号入力時の高利得化および低雑音化を実現するとともに
大信号入力時の低歪み化を実現することができる。
【0033】乗算回路は、第2および第4のトランジス
タの第2の端子に接続され、出力信号を導出する出力端
子をさらに備えてもよい。
タの第2の端子に接続され、出力信号を導出する出力端
子をさらに備えてもよい。
【0034】この場合、第1および第2の入力信号の差
動増幅の結果と第3および第4の入力信号の差動増幅の
結果との乗算結果を示す出力信号が出力端子に導出され
る。
動増幅の結果と第3および第4の入力信号の差動増幅の
結果との乗算結果を示す出力信号が出力端子に導出され
る。
【0035】乗算回路は、第1および第3のトランジス
タの第2の端子に接続され、第1の出力信号を導出する
第1の出力端子と、第2および第4のトランジスタの第
2の端子に接続され、第2の出力信号を導出する第2の
出力端子とをさらに備えてもよい。
タの第2の端子に接続され、第1の出力信号を導出する
第1の出力端子と、第2および第4のトランジスタの第
2の端子に接続され、第2の出力信号を導出する第2の
出力端子とをさらに備えてもよい。
【0036】この場合、第1および第2の入力信号の差
動増幅の結果と第3および第4の入力信号の差動増幅の
結果との乗算結果を示す第1および第2の出力信号が差
動出力として第1および第2の出力端子に導出される。
動増幅の結果と第3および第4の入力信号の差動増幅の
結果との乗算結果を示す第1および第2の出力信号が差
動出力として第1および第2の出力端子に導出される。
【0037】乗算回路は、第1の入力信号を受け、第1
および第4のトランジスタの第1の端子に与える第1の
入力端子と、第1の入力端子の第1の入力信号を反転し
て第2および第3のトランジスタの第1の端子に第2の
入力信号として与える第1の反転回路と、第3の入力信
号を受け、第5のトランジスタの第1の端子に与える第
2の入力端子と、第2の入力端子の第3の入力信号を反
転して第6のトランジスタの第1の端子に第4の入力信
号として与える第2の反転回路とをさらに備えてもよ
い。
および第4のトランジスタの第1の端子に与える第1の
入力端子と、第1の入力端子の第1の入力信号を反転し
て第2および第3のトランジスタの第1の端子に第2の
入力信号として与える第1の反転回路と、第3の入力信
号を受け、第5のトランジスタの第1の端子に与える第
2の入力端子と、第2の入力端子の第3の入力信号を反
転して第6のトランジスタの第1の端子に第4の入力信
号として与える第2の反転回路とをさらに備えてもよ
い。
【0038】この場合、単一の第1の入力信号および単
一の第3の入力信号が入力されると、その第1の入力信
号および第3の入力信号がそれぞれ反転され、第1の入
力信号およびその反転信号が差動増幅されるとともに、
第3の入力信号およびその反転信号が差動増幅され、第
1の入力信号およびその反転信号の差動増幅の結果と第
3の入力信号およびその反転信号の差動増幅の結果とが
乗算される。
一の第3の入力信号が入力されると、その第1の入力信
号および第3の入力信号がそれぞれ反転され、第1の入
力信号およびその反転信号が差動増幅されるとともに、
第3の入力信号およびその反転信号が差動増幅され、第
1の入力信号およびその反転信号の差動増幅の結果と第
3の入力信号およびその反転信号の差動増幅の結果とが
乗算される。
【0039】
【発明の実施の形態】図1は本発明の第1の実施の形態
における可変利得型差動増幅器の構成を示す回路図であ
る。
における可変利得型差動増幅器の構成を示す回路図であ
る。
【0040】図1の可変利得型差動増幅器は、バイポー
ラトランジスタ(以下、トランジスタと略記する)1,
2、抵抗3,4,5,6,11,12,13およびn−
MOSFET(以下、FETと略記する)7,8,9に
より構成される。FET7,8,9が可変抵抗回路20
を構成する。抵抗3,4,5,6は定電流源として働
く。
ラトランジスタ(以下、トランジスタと略記する)1,
2、抵抗3,4,5,6,11,12,13およびn−
MOSFET(以下、FETと略記する)7,8,9に
より構成される。FET7,8,9が可変抵抗回路20
を構成する。抵抗3,4,5,6は定電流源として働
く。
【0041】トランジスタ1のベースは入力信号RFi
n(+)を受ける入力端子NI1に接続され、トランジ
スタ2のベースは入力信号RFin(−)を受ける入力
端子NI2に接続されている。入力信号RFin
(+),RFin(−)は、差動入力である。トランジ
スタ1,2のコレクタは、それぞれ抵抗3,4を介して
電源電圧Vccを受ける電源端子NVCに接続されてい
る。トランジスタ1,2のエミッタは、それぞれ抵抗
5,6を介して接地端子に接続されている。また、トラ
ンジスタ1,2のコレクタは、それぞれ出力端子NO
1,NO2に接続されている。出力端子NO1,NO2
からそれぞれ出力信号RFout(+),RFout
(−)が導出される。出力信号RFout(+),RF
out(−)は差動出力である。
n(+)を受ける入力端子NI1に接続され、トランジ
スタ2のベースは入力信号RFin(−)を受ける入力
端子NI2に接続されている。入力信号RFin
(+),RFin(−)は、差動入力である。トランジ
スタ1,2のコレクタは、それぞれ抵抗3,4を介して
電源電圧Vccを受ける電源端子NVCに接続されてい
る。トランジスタ1,2のエミッタは、それぞれ抵抗
5,6を介して接地端子に接続されている。また、トラ
ンジスタ1,2のコレクタは、それぞれ出力端子NO
1,NO2に接続されている。出力端子NO1,NO2
からそれぞれ出力信号RFout(+),RFout
(−)が導出される。出力信号RFout(+),RF
out(−)は差動出力である。
【0042】トランジスタ1,2のエミッタに接続され
るノードN1,N2間には、2つのFET7,8が直列
に接続されている。また、FET7,8間のノードN3
と接地端子との間にFET9が接続されている。
るノードN1,N2間には、2つのFET7,8が直列
に接続されている。また、FET7,8間のノードN3
と接地端子との間にFET9が接続されている。
【0043】FET7,8のゲートは、それぞれ抵抗1
1,12を介して制御電圧AGC1を受ける制御端子N
G1に接続されている。FET9のゲートは、抵抗13
を介して制御電圧AGC2を受ける制御端子NG2に接
続されている。制御電圧AGC1,AGC2は互いに相
補的に変化する。
1,12を介して制御電圧AGC1を受ける制御端子N
G1に接続されている。FET9のゲートは、抵抗13
を介して制御電圧AGC2を受ける制御端子NG2に接
続されている。制御電圧AGC1,AGC2は互いに相
補的に変化する。
【0044】本実施の形態では、トランジスタ1が第1
のトランジスタに相当し、トランジスタ2が第2のトラ
ンジスタに相当し、FET7,8が第1のスイッチング
素子に相当し、FET9が第2のスイッチング素子に相
当する。また、抵抗3が第1の負荷に相当し、抵抗5が
第2の負荷に相当し、抵抗4が第3の負荷に相当し、抵
抗6が第4の負荷に相当する。さらに、可変抵抗回路2
0が可変インピーダンス回路に相当する。
のトランジスタに相当し、トランジスタ2が第2のトラ
ンジスタに相当し、FET7,8が第1のスイッチング
素子に相当し、FET9が第2のスイッチング素子に相
当する。また、抵抗3が第1の負荷に相当し、抵抗5が
第2の負荷に相当し、抵抗4が第3の負荷に相当し、抵
抗6が第4の負荷に相当する。さらに、可変抵抗回路2
0が可変インピーダンス回路に相当する。
【0045】図2は図1の可変抵抗回路20の等価回路
を説明するための図であり、(a)は可変抵抗回路20
の回路図、(b)はFET7,8がオン状態でFET9
がオフ状態の場合の可変抵抗回路20の等価回路図、
(c)はFET7,8がオフ状態でFET9がオン状態
の場合の可変抵抗回路20の等価回路図である。
を説明するための図であり、(a)は可変抵抗回路20
の回路図、(b)はFET7,8がオン状態でFET9
がオフ状態の場合の可変抵抗回路20の等価回路図、
(c)はFET7,8がオフ状態でFET9がオン状態
の場合の可変抵抗回路20の等価回路図である。
【0046】ここで、FET7,8,9のオン時の抵抗
をオン抵抗Ronとし、FET7,8,9のオフ時の容
量をオフ容量Coffとする。
をオン抵抗Ronとし、FET7,8,9のオフ時の容
量をオフ容量Coffとする。
【0047】以下、可変抵抗回路20のFET7,8を
シリーズFET7,8と呼び、FET9をシャントFE
Tと呼ぶ。
シリーズFET7,8と呼び、FET9をシャントFE
Tと呼ぶ。
【0048】微小信号入力時には、制御電圧AGC1を
ハイレベルに設定し、制御電圧AGC2をローレベルに
設定することにより、シリーズFET7,8をオンに
し、シャントFET9をオフにする。ここで、シリーズ
FET7,8がオン状態でありかつシャントFET9が
オフ状態である場合に、可変抵抗回路20がオン状態で
あると称する。この場合、図2(b)に示すように、ノ
ードN1,N2間に2つのオン抵抗Ronが直列に接続
される。また、オン抵抗Ron間のノードN3と接地端
子との間にオフ容量Coffが接続される。それによ
り、可変抵抗回路20のインピーダンスが低くなる。そ
の結果、高利得および低雑音特性が得られる。
ハイレベルに設定し、制御電圧AGC2をローレベルに
設定することにより、シリーズFET7,8をオンに
し、シャントFET9をオフにする。ここで、シリーズ
FET7,8がオン状態でありかつシャントFET9が
オフ状態である場合に、可変抵抗回路20がオン状態で
あると称する。この場合、図2(b)に示すように、ノ
ードN1,N2間に2つのオン抵抗Ronが直列に接続
される。また、オン抵抗Ron間のノードN3と接地端
子との間にオフ容量Coffが接続される。それによ
り、可変抵抗回路20のインピーダンスが低くなる。そ
の結果、高利得および低雑音特性が得られる。
【0049】大信号入力時には、制御電圧AGC1をロ
ーレベルに設定し、制御電圧AGC2をハイレベルに設
定することにより、シリーズFET7,8をオフにし、
シャントFET9をオンにする。ここで、シリーズFE
T7,8がオフ状態でありかつシャントFET9がオン
状態である場合に、可変抵抗回路20がオフ状態である
と称する。この場合、図2(c)に示すように、ノード
N1,N2間に2つのオフ容量Coffが直列に接続さ
れる。また、オン抵抗Ron間のノードN3と接地端子
との間にオン抵抗Ronが接続される。それにより、可
変抵抗回路20のインピーダンスが高くなる。その結
果、低歪み化が図られる。
ーレベルに設定し、制御電圧AGC2をハイレベルに設
定することにより、シリーズFET7,8をオフにし、
シャントFET9をオンにする。ここで、シリーズFE
T7,8がオフ状態でありかつシャントFET9がオン
状態である場合に、可変抵抗回路20がオフ状態である
と称する。この場合、図2(c)に示すように、ノード
N1,N2間に2つのオフ容量Coffが直列に接続さ
れる。また、オン抵抗Ron間のノードN3と接地端子
との間にオン抵抗Ronが接続される。それにより、可
変抵抗回路20のインピーダンスが高くなる。その結
果、低歪み化が図られる。
【0050】この場合、ノードN1,N2間の可変抵抗
回路20のオフ状態でのインピーダンスとオン状態での
インピーダンスとの比が高くなる。その結果、高周波領
域においても微小信号入力時の高利得化および低雑音化
が実現されるとともに、大信号入力時の低歪み化が実現
される。
回路20のオフ状態でのインピーダンスとオン状態での
インピーダンスとの比が高くなる。その結果、高周波領
域においても微小信号入力時の高利得化および低雑音化
が実現されるとともに、大信号入力時の低歪み化が実現
される。
【0051】ここで、図2の可変抵抗回路20および図
10の可変抵抗回路200におけるオフ状態およびオン
状態のインピーダンス比を比較するためにアイソレーシ
ョン(絶縁度)および挿入損失を計算した。
10の可変抵抗回路200におけるオフ状態およびオン
状態のインピーダンス比を比較するためにアイソレーシ
ョン(絶縁度)および挿入損失を計算した。
【0052】計算に用いたFETのオン抵抗Ronを2
Ωmmとし、オフ容量Coffを約1pF/mmとし
た。標準的なCMOSプロセスを仮定し、ゲート幅を1
0μm〜100μmの範囲で変化させた。計算周波数は
1GHzであり、充分にオフ容量が影響する周波数であ
る。
Ωmmとし、オフ容量Coffを約1pF/mmとし
た。標準的なCMOSプロセスを仮定し、ゲート幅を1
0μm〜100μmの範囲で変化させた。計算周波数は
1GHzであり、充分にオフ容量が影響する周波数であ
る。
【0053】図3は図10の可変抵抗回路200のアイ
ソレーション(絶縁度)および挿入損失の計算結果を示
す図である。また、図4は図2の可変抵抗回路20のア
イソレーション(絶縁度)および挿入損失の計算結果を
示す図である。
ソレーション(絶縁度)および挿入損失の計算結果を示
す図である。また、図4は図2の可変抵抗回路20のア
イソレーション(絶縁度)および挿入損失の計算結果を
示す図である。
【0054】図4に示すように、図2の可変抵抗回路2
0では、図3に示す図10の可変抵抗回路200に比べ
て、オン状態の挿入損失は若干劣化しているが、オフ状
態のアイソレーションは30dB以上改善されている。
したがって、FETのゲート幅を増加させることによ
り、オフ状態のアイソレーションを低下させることな
く、オン状態の挿入損失を低減することが可能となる。
0では、図3に示す図10の可変抵抗回路200に比べ
て、オン状態の挿入損失は若干劣化しているが、オフ状
態のアイソレーションは30dB以上改善されている。
したがって、FETのゲート幅を増加させることによ
り、オフ状態のアイソレーションを低下させることな
く、オン状態の挿入損失を低減することが可能となる。
【0055】例えば、図1の可変利得型差動増幅器にお
けるトランジスタ1,2のエミッタサイズを低雑音化に
適したサイズに選び、可変抵抗回路20のシリーズFE
T7,8のゲートに与える制御電圧AGC1およびシャ
ントFET9のゲートに与える制御電圧AGC2を3V
と0Vとに切り替えることにより、シリーズFET7,
8およびシャントFET9をオン状態とオフ状態とに切
り替える。微小信号入力時には、制御電圧AGC1を3
Vに設定し、制御電圧AGC2を0Vに設定することに
より、シリーズFET7,8をオンにし、シャントFE
T9をオフにする。また、大信号入力時には、制御電圧
AGC1を0Vに設定し、制御電圧AGC2を3Vに設
定することにより、シリーズFET7,8をオフにし、
シャントFET9をオンにする。
けるトランジスタ1,2のエミッタサイズを低雑音化に
適したサイズに選び、可変抵抗回路20のシリーズFE
T7,8のゲートに与える制御電圧AGC1およびシャ
ントFET9のゲートに与える制御電圧AGC2を3V
と0Vとに切り替えることにより、シリーズFET7,
8およびシャントFET9をオン状態とオフ状態とに切
り替える。微小信号入力時には、制御電圧AGC1を3
Vに設定し、制御電圧AGC2を0Vに設定することに
より、シリーズFET7,8をオンにし、シャントFE
T9をオフにする。また、大信号入力時には、制御電圧
AGC1を0Vに設定し、制御電圧AGC2を3Vに設
定することにより、シリーズFET7,8をオフにし、
シャントFET9をオンにする。
【0056】この場合、例えば、シリーズFET7,8
およびシャントFET9のゲート幅をそれぞれ250μ
mに選ぶと、可変抵抗回路20のオン状態およびオフ状
態のインピーダンス比が−1.298dB/−54.2
dBとなる。一方、図9の可変利得型差動増幅器におけ
るFET107のゲート幅を250μmに選ぶと、可変
抵抗回路200のオン状態およびオフ状態のインピーダ
ンス比が−0.668dB/−16.2dBとなる。
およびシャントFET9のゲート幅をそれぞれ250μ
mに選ぶと、可変抵抗回路20のオン状態およびオフ状
態のインピーダンス比が−1.298dB/−54.2
dBとなる。一方、図9の可変利得型差動増幅器におけ
るFET107のゲート幅を250μmに選ぶと、可変
抵抗回路200のオン状態およびオフ状態のインピーダ
ンス比が−0.668dB/−16.2dBとなる。
【0057】このように、本実施の形態の可変利得型差
動増幅器においては、可変抵抗回路20のオフ状態およ
びオン状態のインピーダンス比が図9の従来の可変利得
型差動増幅器における可変抵抗回路200に比べて大幅
に改善される。
動増幅器においては、可変抵抗回路20のオフ状態およ
びオン状態のインピーダンス比が図9の従来の可変利得
型差動増幅器における可変抵抗回路200に比べて大幅
に改善される。
【0058】また、可変抵抗回路20のシリーズFET
7,8のゲート幅を固定してシャントFET9のゲート
幅を変化させることにより、オフ状態およびオン状態の
インピーダンス比をさらに改善することができる。
7,8のゲート幅を固定してシャントFET9のゲート
幅を変化させることにより、オフ状態およびオン状態の
インピーダンス比をさらに改善することができる。
【0059】図5は本発明の第2の実施の形態における
可変利得型差動増幅器の構成を示す回路図である。
可変利得型差動増幅器の構成を示す回路図である。
【0060】図5の可変利得型差動増幅器は、図1の可
変利得型差動増幅器の構成に抵抗14,15およびコン
デンサ16,17,18をさらに備える。入力端子NI
1とトランジスタ1のベースとの間にコンデンサ16が
接続され、入力端子NI2とトランジスタ2のベースと
の間に抵抗14が接続されている。トランジスタ1のベ
ースとトランジスタ2のベースとの間には抵抗15が接
続され、トランジスタ2のベースはコンデンサ17を介
して接地されている。また、トランジスタ2のコレクタ
と出力端子NO2との間にはコンデンサ18が接続され
ている。このようにして、入力端子NI2は、高周波的
に接地されている。
変利得型差動増幅器の構成に抵抗14,15およびコン
デンサ16,17,18をさらに備える。入力端子NI
1とトランジスタ1のベースとの間にコンデンサ16が
接続され、入力端子NI2とトランジスタ2のベースと
の間に抵抗14が接続されている。トランジスタ1のベ
ースとトランジスタ2のベースとの間には抵抗15が接
続され、トランジスタ2のベースはコンデンサ17を介
して接地されている。また、トランジスタ2のコレクタ
と出力端子NO2との間にはコンデンサ18が接続され
ている。このようにして、入力端子NI2は、高周波的
に接地されている。
【0061】図5の可変利得型差動増幅器の他の部分の
構成は、図1の可変利得型差動増幅器の構成と同様であ
る。
構成は、図1の可変利得型差動増幅器の構成と同様であ
る。
【0062】本実施の形態では、抵抗14,15および
コンデンサ16,17が反転回路を構成する。
コンデンサ16,17が反転回路を構成する。
【0063】入力端子NI1には片接地入力信号RFi
nが与えられ、入力端子NI2には直流バイアスVbb
が印加される。トランジスタ2のベースには片接地入力
信号RFinの反転信号が現れる。出力端子NO2から
は片側出力信号RFoutが導出される。
nが与えられ、入力端子NI2には直流バイアスVbb
が印加される。トランジスタ2のベースには片接地入力
信号RFinの反転信号が現れる。出力端子NO2から
は片側出力信号RFoutが導出される。
【0064】本実施の形態の可変利得型差動増幅器にお
いても、第1の実施の形態の可変利得型差動増幅器と同
様に、ノードN1,N2間の可変抵抗回路20のオフ状
態でのインピーダンスとオン状態でのインピーダンスと
の比が高くなる。その結果、高周波領域においても微小
信号入力時の高利得化および低雑音化が実現されるとと
もに、大信号入力時の低歪み化が実現される。
いても、第1の実施の形態の可変利得型差動増幅器と同
様に、ノードN1,N2間の可変抵抗回路20のオフ状
態でのインピーダンスとオン状態でのインピーダンスと
の比が高くなる。その結果、高周波領域においても微小
信号入力時の高利得化および低雑音化が実現されるとと
もに、大信号入力時の低歪み化が実現される。
【0065】図6は可変抵抗回路20の他の例を示す回
路図である。図6の可変抵抗回路20は、m個のシリー
ズFET78と(m−1)個のシャントFET90によ
り構成される。m個のシリーズFET78は、ノードN
1とノードN2との間に直列に接続されている。(m−
1)個のシャントFET90は、シリーズFET78間
の接続点と接地端子との間にそれぞれ接続されている。
ここで、mは3以上の整数である。
路図である。図6の可変抵抗回路20は、m個のシリー
ズFET78と(m−1)個のシャントFET90によ
り構成される。m個のシリーズFET78は、ノードN
1とノードN2との間に直列に接続されている。(m−
1)個のシャントFET90は、シリーズFET78間
の接続点と接地端子との間にそれぞれ接続されている。
ここで、mは3以上の整数である。
【0066】シリーズFET78のゲートは、抵抗11
2を介して制御電圧AGC1を受ける制御端子NG1に
接続され、シャントFET90のゲートは、抵抗130
を介して制御電圧AGC2を受ける制御端子NG2に接
続されている。
2を介して制御電圧AGC1を受ける制御端子NG1に
接続され、シャントFET90のゲートは、抵抗130
を介して制御電圧AGC2を受ける制御端子NG2に接
続されている。
【0067】図1の可変抵抗回路20の各シリーズFE
T7,8のソース・ドレイン間にそのFETの性能を超
える電圧が印加されると、出力信号に歪みが生じる。そ
こで、図6に示すように、m個のシリーズFET78を
ノードN1とノードN2との間に直列に接続することに
より、各FET78のソース・ドレイン間に印加される
電圧が低減される。それにより、大信号入力時のさらな
る低歪み化が図られる。
T7,8のソース・ドレイン間にそのFETの性能を超
える電圧が印加されると、出力信号に歪みが生じる。そ
こで、図6に示すように、m個のシリーズFET78を
ノードN1とノードN2との間に直列に接続することに
より、各FET78のソース・ドレイン間に印加される
電圧が低減される。それにより、大信号入力時のさらな
る低歪み化が図られる。
【0068】図7は本発明の第3の実施の形態における
ギルバート型乗算回路(混合器)の構成を示す回路図で
ある。
ギルバート型乗算回路(混合器)の構成を示す回路図で
ある。
【0069】図7の可変利得型差動増幅器は、バイポー
ラトランジスタ(以下、トランジスタと略記する)1,
2,21,22,23,24、抵抗3,4,5,6,1
1,12,13およびn−MOSFET(以下、FET
と略記する)7,8,9により構成される。FET7,
8,9が可変抵抗回路20を構成する。抵抗3,4,
5,6は定電流源として働く。
ラトランジスタ(以下、トランジスタと略記する)1,
2,21,22,23,24、抵抗3,4,5,6,1
1,12,13およびn−MOSFET(以下、FET
と略記する)7,8,9により構成される。FET7,
8,9が可変抵抗回路20を構成する。抵抗3,4,
5,6は定電流源として働く。
【0070】トランジスタ1のベースは入力信号RFi
n(+)を受ける入力端子NI1に接続され、トランジ
スタ2のベースは入力信号RFin(−)を受ける入力
端子NI2に接続されている。入力信号RFin
(+),RFin(−)は、差動入力である。トランジ
スタ1のコレクタと出力端子NO1,NO2との間にそ
れぞれトランジスタ21,22が挿入されている。ま
た、トランジスタ2のコレクタと出力端子NO1,NO
2との間にそれぞれトランジスタ23,24が挿入され
ている。トランジスタ21,24のベースは入力信号L
Oin(+)を受ける入力端子NI3に接続され、トラ
ンジスタ22,23のベースは入力信号LOin(−)
を受ける入力端子NI4に接続されている。入力信号L
Oin(+),LOin(−)は差動入力である。トラ
ンジスタ21,23のコレクタは、抵抗3を介して電源
電圧Vccを受ける電源端子NVCに接続されている。
また、トランジスタ22,24のコレクタは、抵抗4を
介して電源端子NVCに接続されている。
n(+)を受ける入力端子NI1に接続され、トランジ
スタ2のベースは入力信号RFin(−)を受ける入力
端子NI2に接続されている。入力信号RFin
(+),RFin(−)は、差動入力である。トランジ
スタ1のコレクタと出力端子NO1,NO2との間にそ
れぞれトランジスタ21,22が挿入されている。ま
た、トランジスタ2のコレクタと出力端子NO1,NO
2との間にそれぞれトランジスタ23,24が挿入され
ている。トランジスタ21,24のベースは入力信号L
Oin(+)を受ける入力端子NI3に接続され、トラ
ンジスタ22,23のベースは入力信号LOin(−)
を受ける入力端子NI4に接続されている。入力信号L
Oin(+),LOin(−)は差動入力である。トラ
ンジスタ21,23のコレクタは、抵抗3を介して電源
電圧Vccを受ける電源端子NVCに接続されている。
また、トランジスタ22,24のコレクタは、抵抗4を
介して電源端子NVCに接続されている。
【0071】図7のギルバート型乗算回路の他の部分の
構成は、図1の可変利得型差動増幅器の構成と同様であ
る。
構成は、図1の可変利得型差動増幅器の構成と同様であ
る。
【0072】本実施の形態では、トランジスタ1が第1
のトランジスタに相当し、トランジスタ2が第2のトラ
ンジスタに相当し、トランジスタ21が第3のトランジ
スタに相当し、トランジスタ22が第4のトランジスタ
に相当し、トランジスタ23が第5のトランジスタに相
当し、トランジスタ24が第6のトランジスタに相当す
る。FET7,8が第1のスイッチング素子に相当し、
FET9が第2のスイッチング素子に相当する。また、
抵抗3が第1の負荷に相当し、抵抗5が第2の負荷に相
当し、抵抗4が第3の負荷に相当し、抵抗6が第4の負
荷に相当する。さらに、可変抵抗回路20が可変インピ
ーダンス回路に相当する。
のトランジスタに相当し、トランジスタ2が第2のトラ
ンジスタに相当し、トランジスタ21が第3のトランジ
スタに相当し、トランジスタ22が第4のトランジスタ
に相当し、トランジスタ23が第5のトランジスタに相
当し、トランジスタ24が第6のトランジスタに相当す
る。FET7,8が第1のスイッチング素子に相当し、
FET9が第2のスイッチング素子に相当する。また、
抵抗3が第1の負荷に相当し、抵抗5が第2の負荷に相
当し、抵抗4が第3の負荷に相当し、抵抗6が第4の負
荷に相当する。さらに、可変抵抗回路20が可変インピ
ーダンス回路に相当する。
【0073】以下、可変抵抗回路20のFET7,8を
シリーズFET7,8と呼び、FET9をシャントFE
T9と呼ぶ。
シリーズFET7,8と呼び、FET9をシャントFE
T9と呼ぶ。
【0074】ここで、一方の差動入力信号をRF=RF
in(+)−RFin(−)とし、他方の差動入力信号
をLO=LOin(+)−LOin(−)とし、差動出
力信号をIF=IFout(+)−IFout(−)と
する。また、差動入力信号RFの周波数をfRFとし、差
動入力信号LOの周波数をfLOとし、差動出力信号IF
の周波数をfIFとすると、次式が成立する。
in(+)−RFin(−)とし、他方の差動入力信号
をLO=LOin(+)−LOin(−)とし、差動出
力信号をIF=IFout(+)−IFout(−)と
する。また、差動入力信号RFの周波数をfRFとし、差
動入力信号LOの周波数をfLOとし、差動出力信号IF
の周波数をfIFとすると、次式が成立する。
【0075】fIF=fRF±fLO
例えば、差動入力信号RFの周波数fRFを1.1GHz
とし、差動入力信号LOの周波数fLOを1GHzとする
と、差動出力信号IFの周波数fIFは2.1GHzおよ
び100MHzとなる。したがって、図7のギルバート
型乗算回路は、100MHzの周波数fIFを取り出すこ
とにより、ダウンコンバータとして用いることができ
る。
とし、差動入力信号LOの周波数fLOを1GHzとする
と、差動出力信号IFの周波数fIFは2.1GHzおよ
び100MHzとなる。したがって、図7のギルバート
型乗算回路は、100MHzの周波数fIFを取り出すこ
とにより、ダウンコンバータとして用いることができ
る。
【0076】図7のギルバート型乗算回路においては、
微小信号入力時には、制御電圧AGC1をハイレベルに
設定し、制御電圧AGC2をローレベルに設定すること
により、シリーズFET7,8をオンにし、シャントF
ET9をオフにする。それにより、高利得および低雑音
特性が得られる。
微小信号入力時には、制御電圧AGC1をハイレベルに
設定し、制御電圧AGC2をローレベルに設定すること
により、シリーズFET7,8をオンにし、シャントF
ET9をオフにする。それにより、高利得および低雑音
特性が得られる。
【0077】大信号入力時には、制御電圧AGC1をロ
ーレベルに設定し、制御電圧AGC2をハイレベルに設
定することにより、シリーズFET7,8をオフにし、
シャントFET9をオンにする。それにより、低歪み化
が図られる。
ーレベルに設定し、制御電圧AGC2をハイレベルに設
定することにより、シリーズFET7,8をオフにし、
シャントFET9をオンにする。それにより、低歪み化
が図られる。
【0078】この場合、ノードN1,N2間の可変抵抗
回路20のオフ状態でのインピーダンスとオン状態での
インピーダンスとの比が高くなる。その結果、高周波領
域においても微小信号入力時の高利得化および低雑音化
が実現されるとともに、大信号入力時の低歪み化が実現
される。
回路20のオフ状態でのインピーダンスとオン状態での
インピーダンスとの比が高くなる。その結果、高周波領
域においても微小信号入力時の高利得化および低雑音化
が実現されるとともに、大信号入力時の低歪み化が実現
される。
【0079】図8は本発明の第4の実施の形態における
ギルバート型乗算回路(混合器)の構成を示す回路図で
ある。
ギルバート型乗算回路(混合器)の構成を示す回路図で
ある。
【0080】図8のギルバート型乗算回路は、図7のギ
ルバート型乗算回路の構成に抵抗14,15,25,2
6およびコンデンサ16,17,18,27,28をさ
らに備える。
ルバート型乗算回路の構成に抵抗14,15,25,2
6およびコンデンサ16,17,18,27,28をさ
らに備える。
【0081】入力端子NI1とトランジスタ1のベース
との間にコンデンサ16が接続され、入力端子NI2と
トランジスタ2のベースとの間に抵抗14が接続されて
いる。トランジスタ1のベースと入力端子NI2との間
には抵抗15が接続され、トランジスタ2のベースはコ
ンデンサ17を介して接地されている。このようにし
て、入力端子NI2は、高周波的に接地されている。
との間にコンデンサ16が接続され、入力端子NI2と
トランジスタ2のベースとの間に抵抗14が接続されて
いる。トランジスタ1のベースと入力端子NI2との間
には抵抗15が接続され、トランジスタ2のベースはコ
ンデンサ17を介して接地されている。このようにし
て、入力端子NI2は、高周波的に接地されている。
【0082】入力端子NI3とトランジスタ21,24
のベースとの間にコンデンサ27が接続され、入力端子
NI4とトランジスタ22,23のベースとの間に抵抗
26が接続されている。トランジスタ21,24のベー
スと入力端子NI4との間には抵抗25が接続され、ト
ランジスタ22,23のベースはコンデンサ28を介し
て接地されている。このようにして、入力端子NI4
は、高周波的に接地されている。
のベースとの間にコンデンサ27が接続され、入力端子
NI4とトランジスタ22,23のベースとの間に抵抗
26が接続されている。トランジスタ21,24のベー
スと入力端子NI4との間には抵抗25が接続され、ト
ランジスタ22,23のベースはコンデンサ28を介し
て接地されている。このようにして、入力端子NI4
は、高周波的に接地されている。
【0083】また、トランジスタ22,24のコレクタ
と出力端子NO2との間にはコンデンサ18が接続され
ている。
と出力端子NO2との間にはコンデンサ18が接続され
ている。
【0084】図8のギルバート型乗算回路の他の部分の
構成は、図7のギルバート型乗算回路の構成と同様であ
る。
構成は、図7のギルバート型乗算回路の構成と同様であ
る。
【0085】本実施の形態では、抵抗14,15および
コンデンサ16,17が第1の反転回路を構成し、抵抗
25,26およびコンデンサ27,28が第2の反転回
路を構成する。
コンデンサ16,17が第1の反転回路を構成し、抵抗
25,26およびコンデンサ27,28が第2の反転回
路を構成する。
【0086】入力端子NI1には片接地入力信号RFi
nが与えられ、入力端子NI2には直流バイアスVbb
2が印加される。トランジスタ2のベースには片接地入
力信号RFinの反転信号が現れる。入力端子NI3に
は片接地入力信号LOinが与えられ、入力端子NI4
には直流バイアスVbb1が印加される。トランジスタ
22,23のベースには片接地入力信号LOinの反転
信号が現れる。
nが与えられ、入力端子NI2には直流バイアスVbb
2が印加される。トランジスタ2のベースには片接地入
力信号RFinの反転信号が現れる。入力端子NI3に
は片接地入力信号LOinが与えられ、入力端子NI4
には直流バイアスVbb1が印加される。トランジスタ
22,23のベースには片接地入力信号LOinの反転
信号が現れる。
【0087】出力端子NO2からは片接地入力信号RF
inと片接地入力信号LOinとの乗算結果を示す片側
出力信号IFoutが導出される。
inと片接地入力信号LOinとの乗算結果を示す片側
出力信号IFoutが導出される。
【0088】本実施の形態のギルバート型乗算回路にお
いても、第3の実施の形態のギルバート型乗算回路と同
様に、ノードN1,N2間の可変抵抗回路20のオフ状
態でのインピーダンスとオン状態でのインピーダンスと
の比が高くなる。その結果、高周波領域においても微小
信号入力時の高利得化および低雑音化が実現されるとと
もに、大信号入力時の低歪み化が実現される。
いても、第3の実施の形態のギルバート型乗算回路と同
様に、ノードN1,N2間の可変抵抗回路20のオフ状
態でのインピーダンスとオン状態でのインピーダンスと
の比が高くなる。その結果、高周波領域においても微小
信号入力時の高利得化および低雑音化が実現されるとと
もに、大信号入力時の低歪み化が実現される。
【0089】図7および図8のギルバート型乗算回路に
おいても、図6の可変抵抗回路20を用いてもよい。そ
れにより、大信号入力時のさらなる低歪み化が図られ
る。
おいても、図6の可変抵抗回路20を用いてもよい。そ
れにより、大信号入力時のさらなる低歪み化が図られ
る。
【0090】なお、上記実施の形態では、第1〜第6の
トランジスタとしてバイポーラトランジスタを用いてい
るが、第1〜第6のトランジスタとしてMOSFET、
MESFET(金属半導体電界効果トランジスタ)等の
他のトランジスタを用いてもよい。
トランジスタとしてバイポーラトランジスタを用いてい
るが、第1〜第6のトランジスタとしてMOSFET、
MESFET(金属半導体電界効果トランジスタ)等の
他のトランジスタを用いてもよい。
【0091】また、上記実施の形態では、第1〜第4の
負荷して抵抗3〜6を用いているが、第1〜第4の負荷
としてMOSFET、MESFET、バイポーラトラン
ジスタインダクタ、変圧器等の他の素子を用いてもよ
い。
負荷して抵抗3〜6を用いているが、第1〜第4の負荷
としてMOSFET、MESFET、バイポーラトラン
ジスタインダクタ、変圧器等の他の素子を用いてもよ
い。
【図1】本発明の第1の実施の形態における可変利得型
差動増幅器の構成を示す回路図である。
差動増幅器の構成を示す回路図である。
【図2】図1の可変抵抗回路の等価回路を説明するため
の図である。
の図である。
【図3】図10の可変抵抗回路のアイソレーションおよ
び挿入損失の計算結果を示す図である。
び挿入損失の計算結果を示す図である。
【図4】図2の可変抵抗回路のアイソレーションおよび
挿入損失の計算結果を示す図である。
挿入損失の計算結果を示す図である。
【図5】本発明の第2の実施の形態における可変利得型
差動増幅器の構成を示す回路図である。
差動増幅器の構成を示す回路図である。
【図6】可変抵抗回路の他の例を示す回路図である。
【図7】本発明の第3の実施の形態におけるギルバート
型乗算回路の構成を示す回路図である。
型乗算回路の構成を示す回路図である。
【図8】本発明の第4の実施の形態におけるギルバート
型乗算回路の構成を示す回路図である。
型乗算回路の構成を示す回路図である。
【図9】従来の可変利得型差動増幅器の構成を示す回路
図である。
図である。
【図10】図9の可変抵抗回路の等価回路を説明するた
めの図である。
めの図である。
1,2,21,22,23,24 トランジスタ
3,4,5,6,11,12,13,14,15,2
5,26,130 抵抗 7,8,9,78,90 FET 16,17,18,26,27,28 コンデンサ 20 可変抵抗回路 NI1,NI2,NI3,NI4 入力端子 NO1,NO2 出力端子 NG1,NG2 制御端子 NVC 電源端子 RFin(+),RFin(−),RFin,LOin
(+),LOin(−),LOin 入力信号 RFout(+),RFout(−),RFout,I
Fout(+),IFout(−),IFout 出力
信号 Vcc 電源電圧 AGC1,AGC2 制御電圧
5,26,130 抵抗 7,8,9,78,90 FET 16,17,18,26,27,28 コンデンサ 20 可変抵抗回路 NI1,NI2,NI3,NI4 入力端子 NO1,NO2 出力端子 NG1,NG2 制御端子 NVC 電源端子 RFin(+),RFin(−),RFin,LOin
(+),LOin(−),LOin 入力信号 RFout(+),RFout(−),RFout,I
Fout(+),IFout(−),IFout 出力
信号 Vcc 電源電圧 AGC1,AGC2 制御電圧
─────────────────────────────────────────────────────
フロントページの続き
Fターム(参考) 5J066 AA01 AA12 AA51 CA21 CA35
CA41 FA10 HA02 HA10 HA18
HA25 HA26 HA29 HA39 KA06
MA21 ND01 ND11 ND28 PD02
TA02
5J090 AA01 AA12 AA51 CA21 CA35
CA41 FA10 GN01 GN08 HA02
HA10 HA18 HA25 HA26 HA29
HA39 KA06 MA21 TA02
5J100 LA10 QA01 QA03 SA00
5J500 AA01 AA12 AA51 AC21 AC35
AC41 AF10 AH02 AH10 AH18
AH25 AH26 AH29 AH39 AK06
AM21 AT02 DN01 DN11 DN28
DP02
Claims (8)
- 【請求項1】 第1の入力信号を受ける第1の端子、第
1の負荷を介して第1の電位に接続される第2の端子お
よび第2の負荷を介して第2の電位に接続される第3の
端子を有する第1のトランジスタと、 第2の入力信号を受ける第1の端子、第3の負荷を介し
て前記第1の電位に接続される第2の端子および第4の
負荷を介して前記第2の電位に接続される第3の端子を
有する第2のトランジスタと、 前記第1のトランジスタの前記第3の端子と前記第2の
トランジスタの前記第3の端子との間に接続された可変
インピーダンス回路とを備え、 前記可変インピーダンス回路は、 前記第1のトランジスタの前記第3の端子と前記第2の
トランジスタの前記第3の端子との間に直列に接続され
た複数の第1のスイッチング素子と、 前記複数の第1のスイッチング素子間の接続点と前記第
2の電位との間に接続され、前記複数の第1のスイッチ
ング素子と相補的にオンオフする少なくとも1つの第2
のスイッチング素子とを含むことを特徴とする可変利得
型差動増幅器。 - 【請求項2】 前記第2のトランジスタの前記第2の端
子に接続され、出力信号を導出する出力端子をさらに備
えたことを特徴とする請求項1記載の可変利得型差動増
幅器。 - 【請求項3】 前記第1のトランジスタの前記第2の端
子に接続され、第1の出力信号を導出する第1の出力端
子と、 前記第2のトランジスタの前記第2の端子に接続され、
第2の出力信号を導出する第2の出力端子とをさらに備
えたことを特徴とする請求項1記載の可変利得型差動増
幅器。 - 【請求項4】 前記第1の入力信号を受け、前記第1の
トランジスタの前記第1の端子に与える入力端子と、 前記入力端子の前記第1の入力信号を反転して前記第2
のトランジスタの前記第1の端子に前記第2の信号とし
て与える反転回路とをさらに備えたことを特徴とする請
求項1〜3のいずれかに記載の可変利得型差動増幅器。 - 【請求項5】 第1の端子、第2の端子および第3の端
子を有する第1、第2、第3、第4、第5および第6の
トランジスタと、 可変インピーダンス回路とを備え、 前記第1のトランジスタの前記第1の端子は第1の入力
信号を受け、前記第2の端子は第1の負荷を介して第1
の電位に接続され、前記第3の端子は前記第5のトラン
ジスタの前記第2の端子に接続され、 前記第2のトランジスタの前記第1の端子は第2の入力
信号を受け、前記第2の端子は第2の負荷を介して前記
第1の電位に接続され、前記第3の端子は前記第5のト
ランジスタの前記第2の端子に接続され、 前記第3のトランジスタの前記第1の端子は前記第2の
入力信号を受け、前記第2の端子は前記第1の負荷を介
して前記第1の電位に接続され、前記第3の端子は前記
第6のトランジスタの前記第2の端子に接続され、 前記第4のトランジスタの前記第1の端子は前記第1の
入力信号を受け、前記第2の端子は前記第2の負荷を介
して前記第1の電位に接続され、前記第3の端子は前記
第6のトランジスタの前記第2の端子に接続され、 前記第5のトランジスタの前記第1の端子は第3の入力
信号を受け、前記第3の端子は第3の負荷を介して第2
の電位に接続され、 前記第6のトランジスタの前記第1の端子は第4の入力
信号を受け、前記第3の端子は第4の負荷を介して前記
第2の電位に接続され、 前記可変インピーダンス回路は、 前記第5のトランジスタの前記第3の端子と前記第6の
トランジスタの前記第3の端子との間に直列に接続され
た複数の第1のスイッチング素子と、 前記複数の第1のスイッチング素子間の接続点と前記第
2の電位との間に接続され、前記複数の第1のスイッチ
ング素子と相補的にオンオフする少なくとも1つの第2
のスイッチング素子とを含むことを特徴とする乗算回
路。 - 【請求項6】 前記第2および第4のトランジスタの前
記第2の端子に接続され、出力信号を導出する出力端子
をさらに備えたことを特徴とする請求項5記載の乗算回
路。 - 【請求項7】 前記第1および第3のトランジスタの前
記第2の端子に接続され、第1の出力信号を導出する第
1の出力端子と、 前記第2および第4のトランジスタの前記第2の端子に
接続され、第2の出力信号を導出する第2の出力端子と
をさらに備えたことを特徴とする請求項5記載の乗算回
路。 - 【請求項8】 前記第1の入力信号を受け、前記第1お
よび第4のトランジスタの前記第1の端子に与える第1
の入力端子と、 前記第1の入力端子の前記第1の入力信号を反転して前
記第2および第3のトランジスタの前記第1の端子に前
記第2の入力信号として与える第1の反転回路と、 前記第3の入力信号を受け、前記第5のトランジスタの
前記第1の端子に与える第2の入力端子と、 前記第2の入力端子の前記第3の入力信号を反転して前
記第6のトランジスタの前記第1の端子に前記第4の入
力信号として与える第2の反転回路とをさらに備えたこ
とを特徴とする請求項5〜7のいずれかに記載の乗算回
路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001363754A JP2003168938A (ja) | 2001-11-29 | 2001-11-29 | 可変利得型差動増幅回路および乗算回路 |
US10/305,359 US20030098744A1 (en) | 2001-11-29 | 2002-11-27 | Variable gain differential amplifier and multiplication circuit |
CN02152653.2A CN1229911C (zh) | 2001-11-29 | 2002-11-29 | 可变增益型差动放大电路以及乘法电路 |
US10/810,833 US6933783B2 (en) | 2001-11-29 | 2004-03-29 | Variable gain differential amplifier and multiplication circuit |
US11/107,738 US6956435B2 (en) | 2001-11-29 | 2005-04-18 | Variable gain differential amplifier and multiplication circuit |
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Application Number | Priority Date | Filing Date | Title |
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JP2001363754A JP2003168938A (ja) | 2001-11-29 | 2001-11-29 | 可変利得型差動増幅回路および乗算回路 |
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Publication Number | Publication Date |
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JP2003168938A5 JP2003168938A5 (ja) | 2004-11-11 |
Family
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---|---|---|---|
JP2001363754A Pending JP2003168938A (ja) | 2001-11-29 | 2001-11-29 | 可変利得型差動増幅回路および乗算回路 |
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JP2006170797A (ja) * | 2004-12-15 | 2006-06-29 | Nec San-Ei Instruments Ltd | 不平衝容量の検出装置、及びセンサの不平衝容量の検出方法、並びにこれらに用いる変換器 |
KR100714555B1 (ko) | 2006-07-10 | 2007-05-07 | 삼성전기주식회사 | 넓은 이득 변동폭 및 넓은 대역폭을 갖는 가변이득 증폭기 |
US7215196B2 (en) | 2003-03-19 | 2007-05-08 | Sanyo Electric Co., Ltd. | Variable impedance circuit, variable gain differential amplifier, multiplier, high-frequency circuit and differential distributed amplifier |
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US8817672B2 (en) | 2009-04-13 | 2014-08-26 | Viasat, Inc. | Half-duplex phased array antenna system |
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-
2001
- 2001-11-29 JP JP2001363754A patent/JP2003168938A/ja active Pending
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