JP2003167555A - 表示制御装置、及びこれを備えている表示装置 - Google Patents
表示制御装置、及びこれを備えている表示装置Info
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Abstract
記憶容量を小さくすることができる。 【解決手段】 データ変換回路112は、外部からのn
フレーム目の表示データ102と、メモリ104に記憶
されていた(n−1)フレーム目の表示データ116と
を比較して、ドライバに渡す駆動データ信号117を生
成する。メモリ制御回路103は、(n−1)フレーム
目の表示データ116のうちの20画素相当分の表示デ
ータq0,q5,q10,q15をメモリ104から読み出す毎に、
外部からのnフレーム目の表示データ102のうちの2
0画素分の表示データd0〜d19を圧縮して、d0,d5,d10,d
15を生成して、これを(n−1)フレーム目の表示デー
タq0,q5,q10,q15が記憶されていた領域と同じ領域に記
憶する。
Description
ータに応じて表示部のドライバ回路へ駆動信号を出力す
る表示制御装置に係り、特に動画表示性能を高めるも
の、及びこの表示制御装置を備えている表示装置に関す
る。
では、外部システムから入力される表示データを階調電
圧に変換し、この階調電圧をドレイン電圧として液晶表
示パネルに供給することで、階調表示を実現している。
近年、このようなアクティブ・マトリックス液晶表示装
置において、液晶パネルの大画面化、高色純度化が進ん
できる。
の応答速度は20〜40ms程度であり、このことが動画表示
において残像感が残る要因となっており、十分な表示性
能が得られていないのが現状である。特に、“白から
黒”若しくは“黒から白”へ表示が変化する場合よりも
“中間調から中間調”へ変化する場合の方が液晶の応答
速度は一般的に遅く、場合によっては3倍から4倍もの
時間がかかってしまう。
ば、特開2000−221475号公報に示されるよう
に、1フレーム(フィールド)前の表示データをメモリ
に格納し、次のフレームにおいて格納された表示データ
と新しく外部システムから入力される表示データとを比
較し、この比較結果に応じて、表示データを変換し、こ
の変換された表示データに応じて階調表示を実現する方
法が知られている。
中間調表示における応答速度は改善することができ、見
かけ上、以前よりも良好な表示品質を得ることが可能と
なる。
ーム分の表示データを常に保持する必要がある上に、メ
モリに対するリード動作とライト動作を同時に行う必要
があるため、2フレーム分のメモリ容量を必要とする。
その結果、基板実装面積の大型化、消費電力増大、高価
格化等の課題を引き起こしてしまうという問題点があ
る。
鑑み、メモリ実装面積及び消費電力の増加、さらには価
格の増大を抑えつつ、動画表示においても残像感がなく
良好な表示品質を得ることができる表示制御装置、及び
これを備えている表示装置を提供することである。
の表示制御装置は、外部からの表示データに応じて表示
部のドライバ回路へ駆動信号を出力する表示制御装置に
おいて、前記表示データを格納するメモリと、外部から
のn(nは自然数)フレーム目の表示データと、前記メ
モリに一旦格納された(n−1)フレーム目の表示デー
タとを比較し、該比較結果に応じて、nフレーム目を表
示するための前記駆動データ信号を作成し、該駆動デー
タ信号を前記ドライバ回路へ出力する表示データ変換手
段と、前記(n−1)フレーム目のN(Nは1より大き
な自然数)画素分の表示データを前記メモリから読み出
して、前記表示データ変換手段に与え、該(n−1)フ
レーム目のN画素分の表示データの読み出しに応じて、
該(n−1)フレーム目のN画素分の表示データを読み
出した該メモリ中の領域に、前記nフレーム目のN画素
分の表示データを書き込むメモリ制御手段と、を備えて
いることを特徴とするものである。
は、前記表示制御装置と、前記表示制御回路の前記表示
データ変換手段が生成した前記駆動データ信号を受信す
る前記ドライバ回路と、前記ドライバ回路により駆動す
る前記表示部と、を備えていることを特徴とするもので
ある。
について、図面を用いて説明する。
用いて、本発明に係る第1の実施形態としての液晶表示
装置について説明する。
ネル120と、この液晶表示パネル20を駆動させるド
ライバ121,122と、ドライバ121,122へ信
号を出力する制御回路100と、を備えている。
いが、互いに直交する複数のドレイン線及び複数のゲー
ト線と、この交差部に対応して設けられている画素電極
と、を有している。この液晶表示パネル120の画素数
は、本実施形態において、1024×3×768で、各
画素には8ビット分の表示信号が入力する。
示パネル120の複数のドレイン線に電圧をかけるドレ
インドライバ121と、液晶表示パネル120の複数の
ゲート線に電圧をかけるゲートドライバ122とがあ
る。
102a等を液晶表示パネル109の駆動に対応した駆
動データ信号等に変換するTCON(Timing Convertor)
回路110と、外部から電力を受けて各部に電力を供給
する電源回路111と、を有している。TCON回路110
及び電源回路111は、一枚の制御基板上に形成されて
いる。また、TCON回路110は、1チップ化されてい
る。
しての表示データ102a等をCMOS信号としての表示デ
ータ102等に変換するレベル変換回路109と、CMOS
信号としての表示データ102を1フレーム分格納する
表示データメモリ104と、この表示データメモリ10
4へのデータ書き込み及び読み出しを制御するメモリ制
御回路(メモリ制御手段、データ圧縮手段)103と、
レベル変換回路109からのnフレーム目の表示データ
102及び表示データメモリ104に格納されている
(n−1)フレーム目の表示データ116から駆動デー
タ信号117を生成する表示データ変換回路(表示デー
タ変換手段、データ伸張手段)112と、外部からの制
御信号101に基づいて各種タイミング信号113,1
14,115を生成するタイミング信号生成回路108
と、を有している。なお、ここでは、差動信号としての
表示データ102aが外部から入力することにしている
が、これがCMOS信号としての表示データである場合に
は、当然、レベル変換回路109は不要である。また、
差動信号やCMOS信号以外のかたちで外部から表示データ
が入力する場合には、この信号に応じたトランスミッタ
ーICをレベル変換回路に用いればよい。
には、図1及び図21に示すように、外部と信号接続す
るための入力コネクタ131と、ドレインドライバ12
1と信号接続するためのドレインドライバFPCC(Flexib
le Printed Circuit)132と、ゲートドライバ12
2と信号接続するためのゲートドライバFPCC(Flexible
Printed Circuit)133とが設けられている。入力
コネクタ131には、外部からの表示データ102a及
び制御信号101aの他、外部からの電力111aも通
る。また、ドレインドライバFPCC132には、駆動デー
タ信号117及びタイミング信号114が通り、ゲート
ドライバFPCC133にはタイミング信号113が通る。
なお、図21は、液晶表示パネル120を裏側から見た
図である。
104とは、16ビット幅のデータバス107で接続さ
れている。このように表示データメモリ104のデータ
バス幅は16ビットであるのに対して、外部からの表示
データ102が24ビット(=8ビット×3)であるこ
とから、メモリ制御回路103は、表示データ102を
16ビットの表示データに変換する機能を有している。
に、制御信号101からメモリ制御タイミング信号10
5を生成するメモリ制御信号生成回路201と、制御信
号101中に含まれている同期信号202をカウントし
てカウント信号(0,1,2,3,0,1,…)205
を生成する4進カウンタ204と、1画素当たり24ビ
ットの表示データを16ビットの表示データに圧縮する
表示データ圧縮回路(深さ方向圧縮手段)209と、同
期信号202に基づいて圧縮された表示データ207−
0を4クロック分ずつ位相遅れにする4つのシフト回路
206−1,〜,206−4と、カウント信号205が
示すカウント値に応じて複数のシフト回路206−1,
〜,206−4のうちの一つからの出力を選択する選択
回路208と、選択回路208からの出力を一時的に蓄
えて、これをライト表示データ106として表示データ
メモリ104に書き込むライト表示データバッファ21
0と、表示データメモリ104に記憶されている表示デ
ータを読み出して、これを一時的に蓄えてデータ変換回
路112へ出力するリード表示データバッファ211
と、を有している。4つのシフト回路206−1,〜,
206−4は、互いに直列的に接続され、それぞれは、
図3に示すように、同期信号202に応じて表示データ
を1クロック分保持する4つのラッチ回路301,30
1,…を有している。
縮手段は、メモリ制御回路103の構成要素のうち、4
進カウンタ204と4つのシフト回路206−1,〜,
206−4と選択回路208とを有して構成されてい
る。
ように、タイミング信号生成回路108(図1)からの
タイミング信号115に基づいてラッチ信号502−
1,〜502−4及び選択信号(0,1,2,3,4,
0,1,…)503を生成するデータ選択信号生成回路
501と、メモリ制御回路103からのリード表示デー
タ116をラッチ信号502−1,〜502−4に従っ
て保持する4つのラッチ回路502−1〜502−4
と、選択信号503が示す値に応じて複数のラッチ回路
502−1〜502−4のうちの一つからの出力を選択
する選択回路506と、この選択回路506からの(n
−1)フレーム目の表示データと外部からのnフレーム
目の表示データ102とを比較して駆動データ信号11
7を作成するデータ補正回路508と、を有している。
段は、表示データ変換回路112の構成要素のうち、デ
ータ選択信号生成回路501と4つのラッチ回路502
−1〜502−4と選択回路506とを有して構成され
ている。
について説明する。
102a及び制御信号101aは、TCON回路110内の
レベル変換回路109でレベル変換される。レベル変換
された制御信号101は、メモリ制御回路103及びタ
イミング信号生成回路108へ送られ、レベル変換され
た表示データ102は、メモリ制御回路103及び表示
データ変換回路112へ送られる。
メモリ制御回路103のデータ圧縮回路(深さ方向圧縮
手段)209に入力し、そこで、1画素当たり24(=
8×3)ビットの表示データ102がメモリデータバス
107のバス幅に一致した16ビットの表示データ20
7−0に圧縮される、つまり表示データが深さ方向に圧
縮される。具体的には、例えば、R(赤)の8ビットデ
ータのうちの上位5ビットを用い、G(緑)の8ビット
データのうちの上位6ビットを用い、B(青)の8ビッ
トデータのうちの上位5ビットを用いることで、24ビ
ットの表示データ102を2/3の16ビットの表示デ
ータ207−0に圧縮する。
成回路201は、制御信号101からメモリ制御タイミ
ング信号105を生成する。また、4進カウンタ204
は、制御信号101中に含まれている1水平期間毎の開
始タイミングを示す表示タイミング信号203を受け付
けると、図4に示すように、制御信号101中に含まれ
ている同期信号202を0,1,2,3,0,1,2,
…とカウントしてカウント信号(0,1,2,3,0,
1,2,…)205を生成する。
6−1〜206−4は、表示データ207−0,〜,2
07−3が入力すると、これを同期信号202に基づい
て4クロック分保持してから、出力する。このため、第
1シフト回路206−1では、図4に示すように、入力
表示データ207−0を4クロック分位相を遅らせたシ
フト表示データ207−1を出力し、このシフト表示デ
ータ207−1が入力する第2シフト回路206−2で
は、これをさらに4クロック分位相を遅らせて、最終的
に、第4シフト回路206−4では、入力表示データ2
07−0に対して16クロック分位相が遅れたシフト表
示データ207−4を出力する。このため、例えば、各
画素毎の入力表示データ207−0をd0,d1,d
2,…とした場合、第4シフト回路206−4からの出
力であるシフト表示データ207−4がd0,d1,…
のときには、第3シフト回路206−3からの出力であ
るシフト表示データ207−3が4クロック分シフトし
たd4,d5,…となり、第2シフト回路206−2か
らの出力であるシフト表示データ207−2がさらに4
クロック分シフトしたd8,d9,…となり、第1シフ
ト回路206−1からの出力であるシフト表示データ2
07−1がさらに4クロック分シフトしたd12,d1
3,…となる。
は、カウント信号205が示すカウント値に応じて複数
のシフト回路206−1,〜,206−4のうちの一つ
からの出力を選択する。具体的には、図4に示すよう
に、カウント信号205が0を示している際には、第4
シフト回路206−4からのシフト表示データ207−
4であるd0を選択し、次に、カウント信号が1を示す
と、このときの第3シフト回路206−3からのシフト
表示データ207−3であるd5を選択し、さらに次
に、カウント信号が2を示すと、このときの第2シフト
回路206−2からのシフト表示データ207−2であ
るd10を選択し、さらに次に、カウント信号が3を示
すと、このときの第1シフト回路206−1からのシフ
ト表示データ207−1であるd15を選択する。すな
わち、選択回路208からの出力は、d0〜d19の2
0画素の表示データのうち、5(後述するN0の値)画
素の表示データ毎に1画素分の表示データd0,d5,
d10,d15を抽出したものになり、入力表示データ
207−0は、時間軸方向に1/5に圧縮される。
回路208からの表示データが20画素相当分(d0,
d5,d10,d15)溜まると、これをライト表示デ
ータ106として、メモリ制御タイミング信号105に
含まれているライトタイミング信号213に従って、メ
モリ104に書き込む。この際、ライト表示データバッ
ファ210は、メモリ制御タイミング信号105に含ま
れているアドレス信号215に応じたメモリ104中の
領域に、このライト表示データ106を書き込む。この
表示データメモリ104の記憶容量は、1フレームの表
示データ分である。但し、外部からの表示データ102
を1フレーム分記憶する容量は不要で、前述したよう
に、このメモリ104に表示データを記憶させる前段階
で、外部からの表示データを深さ方向に2/3に圧縮
し、時間軸方向に1/5に圧縮しているので、このメモ
リ104の記憶容量は、外部からの表示データ102を
1フレーム分記憶する容量の2/15(=2/3×1/
5)の容量で足りる。
は、図4に示すように、20クロックを1サイクルとし
て実行され、この1サイクルの後半部に、以上で説明し
たライト表示データ106のメモリ104への書き込み
が実行される。一方、1サイクル中の前半部では、メモ
リ104中の1フレーム前の表示データがリード表示デ
ータバッファ211により読み取られる。リード表示デ
ータバッファ211は、メモリ制御タイミング信号10
5に含まれているリードタイミング信号214に従っ
て、同じくメモリ制御タイミング信号105に含まれて
いるアドレス信号215に応じたメモリ104中の領域
から、1フレーム前の20画素相当分の表示データq
0,q5,q10,q15を順次読み込み、20画素相
当分の表示データが溜まった時点で、これをデータ変換
回路112へ送る。1サイクル中のリード/ライト動作
で用いられるアドレス信号215は、メモリ104中の
同じ領域を示している。従って、1サイクルの前半部で
メモリ104から(n−1)フレーム目の先頭部分の2
0画素相当分の表示データq0,q5,q10,q15
が読み出されると、このサイクルの後半部で、(n−
1)フレーム目の表示データq0,q5,q10,q1
5の記憶領域と同じ領域に、nフレーム目の先頭部分の
20画素相当分の表示データd0,d5,d10,d1
5が書き込まれる。さらに、次のサイクルでは、前半部
で、メモリ104から(n−1)フレーム目の20画素
相当分の表示データq20,q25,q30,q35が
読み取られ、後半部で、(n−1)フレーム目の表示デ
ータq20,q25,q30,q35の記憶領域と同じ
領域に、nフレーム目の20画素相当分の表示データd
20,d25,d30,d35が書き込まれる。
1)フレーム目のN(本実施形態では、Nは20)画素
相当分の表示データ106を表示データメモリ116か
ら順次読み出して、表示データ変換回路112に与え、
(n−1)フレーム目のN画素分の表示データ116を
読み出す毎に、このリード表示データ116を読み出し
たメモリ104中の領域に、nフレーム目のN画素分の
表示データ106を順次書き込んでいるので、メモリの
記憶容量として2フレーム分の容量は不要で、1フレー
ム分の容量で足りる。このように、記憶容量を1フレー
ム分で足りるようにするために、N画素分の表示データ
の読み込みと、その領域への書き込みとを交互に繰り返
して行えるのは、本実施形態のように、メモリに記憶さ
せるデータが規則正しく順序だっており、しかもこれを
順番に記憶させればよい上に、記憶した順に順次読み出
せばよいという特殊環境下で初めて可能なことであり、
一般的なコンピュータのメモリの使用環境のように、不
規則なタイミングで不規則なデータを記憶し、不規則な
タイミングで特定のデータのみを読み出すような環境下
では、当然、不可能なことである。
のデータ選択信号生成回路501では、タイミング信号
生成回路108(図1)からのタイミング信号115に
基づいてラッチ信号502−1,〜502−4及び選択
信号(0,1,2,3,4,0,1,…)503を生成
する。ラッチ信号502−1,〜502−4は、メモリ
制御回路103からの前フレームの20画素相当分のリ
ード表示データ116をそれぞれラッチ表示データ50
5−1,〜,505−4として、同期信号202の20
クロック分だけ保持できるタイミングで発生する。従っ
て、各ラッチ回路504−1〜504−4は、対応する
各ラッチ信号502−1,〜502−4に従って、メモ
リ制御回路103からの前フレームの20画素相当分の
リード表示データ116をそれぞれラッチ表示データ5
05−1,〜,505−4として同期信号202の20
クロック分だけ保持する。
示すように、さらにタイミング信号115に含まれてい
る同期信号202を5クロック毎にカウントアップし、
カウント値が4になると再度0からカウントして、この
カウント値(0,1,2,3,4,0,1,…)を選択
信号503として、選択回路506へ出力する。選択回
路506は、選択信号503が示すカウント値に応じて
複数のラッチ回路504−1〜504−4のうちの一つ
からの出力を選択する。従って、例えば、データ変換回
路112に入力したリード表示データ116がq0,q
5,q10,q15である場合、選択回路506は、ま
ず、第1ラッチ回路504−1が保持しているq0をデ
ータ補正回路508へ5クロック分出力し、次に、第2
ラッチ回路504−2が保持しているq5を5クロック
分出力し、最後に、第4ラッチ回路504−4が保持し
ているq15を5クロック分出力する。このため、選択
回路506からの表示データ507が入力するデータ補
正回路508は、表示開始位置の第0画素の表示データ
から第4画素の表示データまでは、q0として認識し、
第5画素の表示データから第9画素の表示データまで
は、q5として認識し、以下、5画素分の表示データ毎
に、q10,q15と認識する。
力する(n−1)フレーム目の表示データ507と、n
フレーム目の表示データ102とを比較して、駆動デー
タ信号117を生成し、これをドレインドライバ117
(図1)に与える。
データ信号117の作成手順について、図6及び図7に
示すフローチャートに従って説明する。なお、これらの
フローチャートでは、表示開始位置からX番目の表示デ
ータに関する処理を示しており、d(X)は表示開始位置か
らX番目の入力表示データ102を示し、q(X)は表示開
始位置からX番目の前フレームの表示データ507を示
し、D(X)は表示開始位置からX番目の画素に対する駆
動データ信号117に対応する表示データを示してい
る。
タ補正回路508は、入力表示データd(X)及び前フレー
ム表示データq(X)が入力すると(ステップ1)、両者の
差dif(X)を演算する(ステップ2)。前フレーム表示
データq(X)は、前述したように、5画素毎に変化するた
め、q(5*INT(X/5))と記述できる。但しINT(X)はXを0に
近い整数に丸めた値を意味する。従って、このステップ
2では、dif(X)=d(X)−q(5*INT(X/5))を演算する。
この際、前フレーム表示データq(X)は、RとBが5ビッ
ト、Gが6ビットに圧縮したものであるのに対して、入
力表示データd(X)はRGBそれぞれが8ビットであるの
で、この入力表示データd(X)も、RとBが5ビット、G
が6ビットとして、以上の演算を実行する。
か否かを判断し(ステップ3)、差dif(X)の絶対値が
1以下である場合には、前フレーム表示データに対する
階調変化が殆ど無い、言い換えると、ほぼ静止画像であ
ると判断し、入力表示データd(X)をそのまま駆動デー
タ信号対応の表示データD(X)として、この表示データ
D(X)を駆動データ信号117に変換し、ドレインドラ
イバ117(図1)に与える(ステップ4)。一方、差
dif(X)の絶対値が1より大きい場合には、階調変化が
ある動画像であると判断して、補正アルゴリズムを実行
する(ステップ5)。なお、ここでは、差dif(X)の絶
対値に対して1を基準に、大小の判断を行っているが、
この基準値は、液晶パネルの特性に応じて、2,3等の
値を用いてもよい。
フローチャートに示すように、データ補正回路508
は、差dif(X)が0より小さいか否か、言い換えると、
階調度が前フレームより小さくなったか否か、さらに言
い換えると、輝度が下がったか否かを判断する(ステッ
プ11)。
度が上がった場合には、ステップ12〜ステップ16を
実行して、以下の(1)〜(3)に場合分けして、各場合
の駆動データ信号D(X)を定める。
S):D(X)=d(X)+kr2×dif(X)
(X)=d(X)+kr1×dif(X)
が下がった場合には、ステップ17〜ステップ19を実
行して、以下の(1),(2)に場合分けして、各場合
の駆動データ信号D(X)を定める。
(X)=d(X)+kf2×dif(X)
(X)=d(X)+kf1×dif(X)
値Limit2,変換係数kr1,変換係数kr2,変換係数kf1,
変換係数kf2は、例えば、図8に示すような値をとる。
なお、同図に示す各値に関しても、液晶パネルの特性や
階調電圧等に応じて適宜変更することが好ましい。ま
た、これらの変換係数を適宜変更できるように、液晶表
示装置のいずれかに係数変スイッチを設け、この係数変
更スイッチからの信号を受けて、データ補正回路508
がこの信号に応じて変換係数を変えるようにしてもよ
い。
にどのようなデータ補正が行われるかについて、図10
を用いて説明する。
データのパターンが図10Aに示すようなものである場
合、メモリ104には、(n−1)フレーム目の第0列
目と第5列目が記憶され、第1列目〜第4列目は第0列
目と同じ表示データとして扱われ、第6列目〜第9列目
は第5列目と同じ表示データとして扱われるため、(n
−1)フレーム目のメモリデータを表示すると、図10
Bのようになる。また、nフレーム目の入力表示データ
のパターンが、図10Cに示すように、(n−1)フレ
ーム目の入力表示データのパターンに対して3画素分右
側にズラしたパターンである場合でも、メモリ104に
は、nフレーム目の第0列目と第5列目が記憶され、第
1列目〜第4列目は第0列目と同じ表示データとして扱
われ、第6列目〜第9列目は第5列目と同じ表示データ
として扱われるため、nフレーム目のメモリデータを表
示すると、図10Dのようになる。
タ(図10B)とnフレーム目の入力表示データ(図1
0C)とを用いて、nフレーム目の駆動データ信号(図
10E)を生成するとする。この場合、(n−1)フレ
ーム目のメモリデータとnフレーム目の入力表示データ
とは、(A,0)〜(A,4),(A,6)〜(A,
9),(B,0)〜(B,3),(B,7)〜(B,
9),(C,8),(C,9),(D,9),(E,
0)〜(E,3),(F,0)〜(F,3)が、いずれ
の表示データもBaであるため、これらの領域のnフレ
ーム目の入力表示データは補正されることがなく、その
まま、これらの領域のnフレーム目の駆動データ信号に
変換される。さらに、(n−1)フレーム目のメモリデ
ータとnフレーム目の入力表示データとは、(B,
4),(C,3),(C,4),(D,3)〜(D,
8),(E,4)〜(E,9),(F,4)〜(F,
9)が、いずれの表示データもBbであるため、これら
の領域のnフレーム目の入力表示データも補正されるこ
とがなく、そのまま、これらの領域のnフレーム目の駆
動データ信号に変換される。
0)〜(D,2)の領域では、(N−1)フレーム目の
メモリデータがBbであるのに対して、Nフレーム目の
表示データがBaと明るくなっているため、表示データ
Baよりも明るいBbaをこの領域の表示データとさ
れ、この表示データが駆動データ信号に変換される。ま
た、(A,5),(B,5),(B,6),(C,5)
〜(C,7)の領域では、(N−1)フレーム目のメモ
リデータがBaであるのに対して、Nフレーム目の表示
データがBbと暗くなっているため、表示データBbよ
りも暗いBabをこの領域の表示データとされ、この表
示データが駆動データ信号に変換される。
前フレームの表示データよりも明るくなる場合には、こ
の表示データよりも明るい表示を実行させる駆動データ
信号を生成し、表示データが前フレームの表示データよ
りも暗くなる場合には、この表示データよりも暗い表示
を実行させる駆動データ信号を生成することで、目視で
の応答速度を高めている。例えば、図22に示すよう
に、前フレーム表示データの示す輝度が図中の「変化
前」で、今回の表示データの示す輝度が図中の「目標」
の値であり、前回よりも輝度アップし、且つ両者の輝度
差が以上で説明した補正を行う輝度差以上である場合に
は、図中の「設定1」「設定2」「設定3」のように、
目標輝度より高く輝度になるように駆動データ信号を生
成することにより、「変化前」の輝度から「目標」の輝
度に達する時間を短くすることができる。なお、「設定
1」「設定2」「設定3」は、先に述べた変換係数の値
を変えた場合のそれぞれの状態を示している。
タを前フレームの表示データと比較して、駆動データ信
号を定めているので、目視での応答速度を高めることが
できる。また、本実施形態では、前述したように、前フ
レームの表示データを記憶するメモリ104へのアクセ
ス形式を工夫して、メモリの記憶容量として1フレーム
分の表示データの記憶容量で足りるようにした上に、表
示データを2/15にデータ圧縮してメモリに記憶して
いるので、メモリの記憶容量を非常に少なくすることが
できる。この結果、基板実装面積の小型化、表示電力の
低減化、低コスト化を図ることができる。さらに、メモ
リ104の小型化を図ることができるため、図1に示す
ように、このメモリ104を含むTCON回路110を1チ
ップ化することができるようになり、より小型化、省電
力化、さらには高速処理化を図ることができる。また、
本実施形態では、(n−1)フレーム目の表示データと
nフレーム目の表示データとの偏差が予め定められた値
以下である場合には、nフレーム目の表示データに対す
る補正を実行していないので、静止画像又はほぼ静止画
像の状態での色ズレを抑えることもできる。
09をTCON回路110内に収めているが、これをTCON回
路110外に出してもよい。
係る第2の実施形態としての液晶表示装置につい説明す
る。
イミングの位相、及びリードタイミングの位相をズラし
たもので、その他の構成及び動作は、基本的に第1の実
施形態と同様である。
0,q1,q2,q3,q5,q6,…の場合、表示開
始位置のデータであるq0を基準にして、5画素分のデ
ータ毎のデータq0,q5,q10,…をメモリ104に
記憶したが、本実施形態では、表示開始位置のデータか
ら2画素分ズラれたq2を基準にして、5画素分のデー
タ毎のデータq2,q7,q12,…をメモリ104に記
憶するようにしている。
置の第0画素から第4画素までのデータをq2として、
第5画素から第9画素までの表示データをq7として、
第10画素から第14画素までのデータをq12とし
て、データ補正回路508へ与えるようにしている。言
い換えると、データ補正回路508は、図11に示すフ
ローチャートのように、入力表示データd(X)及び前フレ
ーム表示データq(X)が入力して(ステップ1)、両者の
差dif(X)を演算する段階(ステップ2a)で、q(X)を
q(5*INT(X/5)+2)として扱っている。
示データのパターン、nフレーム目の入力表示データの
パターンが、それぞれ、図13A及び図13Cに示すよ
うなものである場合、メモリ104には、第2列目と第
7列目が記憶され、第0列目〜第4列目は第2列目と同
じ表示データとして扱われ、第5列目〜第9列目は第7
列目と同じ表示データとして扱われるため、これらのメ
モリデータを表示すると、それぞれ、図13B及び図1
3Dのようになる。当然、本実施形態では、第1の実施
形態と同じ入力表示パターンであっても(図10A,
C)、これと比較するメモリデータの表示パターンが異
なるため、駆動データ信号のパターン(図13E)も、
第1の実施形態と異なることになる。
態におけるデータの時間軸方向圧縮についてまとめる
と、外部から順次入力する表示データd(0),d
(1),d(2),d(3),…をとした場合、これらの
入力表示データは、d(0・N0+m),d(1・N0+
m),d(2・N0+m),…,d(k・N0+m),…
としてメモリ104に記憶される。なお、N0は、メモ
リ104への読み書きの単位となる前記N(=20)画
素相当分のNの自然数分の1で且つ自然数であり、第1
及び第2実施形態では5である。言い換えると、N0を
自然数倍したものがNになる。またた、k,mは、いず
れも0以上の整数で、N0>mであり、mは、第1の実
施形態において0、第2の実施形態において2である。
の液晶表示装置について、図14〜図16を用いて説明
する。
N0の値)画素分の入力表示データのうち、1画素分の
表示データを代表値としてメモリに記憶し、メモリ表示
データを使用する際には、5画素の表示データの全て
を、メモリに記憶した代表値と同じものとして使用して
いる。これに対して、本実施形態では、5画素分の入力
表示データの平均値を求め、この平均値を代表値として
メモリに記憶し、メモリ表示データを使用する際には、
5画素の入力表示データの全てを、メモリに記憶した代
表値としての平均値と同じものとして使用するものであ
る。
への表示データ書き込み制御を行うメモリ制御回路10
3aが第1の実施形態と異なり、その他は基本的に第1
の実施形態と同じである。
示すように、互いに直列接続された4つのシフト・平均
化回路1401−1,〜,1401−4と、各シフト・
平均化回路1401−1,〜,1401−4の出力側に
接続されているラッチ回路1404と、を有している。
各シフト・平均化回路1401−1,〜,1401−4
は、図15に示すように、互いに直接接続された5つの
ラッチ回路1501−1,〜,1501−4と、各ラッ
チ回路1501−1,〜,1501−4で保持された表
示データの平均値を求める平均値算出回路1502と、
を有している。例えば、あるシフト・平均化回路140
1−Nに、表示データとして、d0,d1,d2,d
3,d4が入力し、第5ラッチ回路1501−5がd4
を保持している場合、第4ラッチ回路1501−4、第
3ラッチ回路1501−3、第2ラッチ回路1501−
2、第1ラッチ回路1501−1は、それぞれ、d3,
d2,d1,d0を保持していることになる。平均値算
出回路1502では、各ラッチ回路1501−1,〜,
1501−4で保持された表示データd0,〜,d4の
平均値A0を求め、この平均値A0を選択回路208へ
与える。また、第5ラッチ回路1501−1は、d4を
隣りのシフト・平均化回路1401−(N+1)へ与え
る。
ータ102は、メモリ制御回路103aのデータ圧縮回
路209で16ビットの表示データに変換されてから、
第1シフト・平均化回路1401−1に入力する。第1
シフト・平均化回路1401−1は、前述したように、
入力してきた5画素分の表示データの平均値を求め、こ
れを選択回路208へ出力すると共に、表示データを5
画素分シフトさせて、この表示データ1402−1を第
2シフト・平均化回路1402へ渡す。以下、各シフト
・平均化回路1401−2,−3,−4も同様の処理を
行う。
平均化回路1401−4が選択回路208へアベレージ
表示データ1403−4としてA4を出力しているとす
ると、このとき、第3シフト・平均化回路1401−3
は、5画素分後の平均表示データA9を保持しているこ
とになり、選択回路208には、1つのラッチ回路14
04を介しているので、アベレージ表示データ1403
−3としてA8が入力することになる。同様に、第2シ
フト・平均化回路1401−2は、2つのラッチ回路1
404を介して、選択回路208へアベレージ表示デー
タ1403−2としてA12を出力し、第1シフト・平
均化回路1401−1は、3つのラッチ回路1404を
介して、選択回路208へアベレージ表示データ140
3−1としてA16を出力する。
に、4進カウンタ204からのカウント信号が示すカウ
ント値に応じて、各シフト・平均化回路1401−1,
〜,1401−4からのアベレージ表示データ1403
−1,〜,1403−4のうちの1つを選択する。選択
回路208は、図16に示すように、カウント値が0の
ときには、第4シフト・平均化回路1401−4からの
アベレージ表示データ1403−4を選択する。この選
択したアベレージ表示データ1403−4がA4とする
と、選択回路208は、次に、カウント値1を受信し
て、第3シフト・平均化回路1401−3からのアベレ
ージ表示データ1403−3として、A9を選択する。
以下、選択回路208は、カウント値2,3を順次受信
する毎に、アベレージ表示データ1403−2としてA
14、アベレージ表示データ1403−1としてA19
を選択する。
示データ1403−1,〜,1403−4としてのA
4,A9,A14,A19は、第1の実施形態と同様
に、ライト表示データバッファ210に一時的に蓄えら
れて、メモリ104に記憶される。
力表示データに対するメモリ表示データ及び駆動データ
信号について説明する。
パターン、nフレーム目の入力表示データのパターン
が、それぞれ、図17A及び図17Cに示すようなもの
である場合、メモリ104には、第0列目から第4列目
までの表示データの平均値と、第5列目から第9列目ま
での表示データの平均値とが記憶されるので、これらの
メモリ表示データを表示すると、それぞれ、図17B及
び図17Dのようになる。
第0列から第4列目及びD行の第5列から第9列目まで
の表示データの平均値をBc1、B行の第1列から第4
列目及びF行の第5列から第9列目までの表示データの
平均値をBc3、C行及びD行の第0列から第4列目ま
での表示データの平均値をBb、E行及びF行の第0列
から第4列目までの表示データの平均値をBc4、A行
〜C行の第5列から第9列目までの表示データの平均値
をBaとする。このとき、平均表示データの階調は、B
a,Bc1,Bc2,Bc3,Bc4,Bbの順で明→
暗になっており、(n−1)フレーム目の表示データと
nフレーム目の表示データとを比較して補正する際、こ
の順序で3順以上離れている表示データに関して補正を
行い、2順序以下しか離れていない場合には、補正しな
いとする。例えば、(n−1)フレーム目の表示データ
Baで、nフレーム目の表示データがBc3,Bc4,
Bbの場合には、補正を行い、(n−1)フレーム目の
表示データBaで、nフレーム目の表示データがBa,
Bc1,Bc2の場合には、補正しないとする。
(n−1)フレーム目のメモリ表示データと、図17C
に示すnフレーム目の入力表示データとで、駆動データ
信号を作成する場合、nフレーム目の入力表示データの
うち、A行の全て、B行の全て、C行の第3列〜第9
列、D行の第3列及び第4列、E行及びF行の第5列〜
第9列は、補正することなく、そのまま、図17Eに示
すように駆動データ信号となる。これに対して、(n−
1)フレーム目のC行及びD行の第0列から第3列のメ
モリデータBbと、nフレーム目のC行及びD行の第0
列から第3列の入力表示データBaとは、前述した明暗
順序での3順以上離れているため、(n−1)フレーム
目のメモリデータBbに基づいて、nフレーム目の入力
表示データBaを補正して、図17Eに示すように、駆
動データ信号Bbaを得る。以下同様に、残りの領域に
関しても、nフレーム目の入力表示データBa,Bb,
Baを補正して、駆動データ信号Bc4a,Bc4b,
Bc1aを得る。
の液晶表示装置について、図18〜図20を用いて説明
する。
も、5画素分の入力表示データのち、1画素分相当の表
示データを代表値としてメモリに記憶し、メモリ表示デ
ータを使用する際には、5画素の表示データの全てを、
メモリに記憶した1画素分相当の代表値と同じものとし
て使用している。これに対して、本実施形態では、5画
素分の入力表示データのうち、1画素分の表示データを
代表値としてメモリに記憶し、メモリ表示データを使用
する際には、メモリに記憶した1画素分相当の代表値に
対して重み付けしたものを5画素分の表示データとして
使用するものである。
から読み出したメモリ表示データを扱うデータ変換回路
112aが第1の実施形態と異なる。
示すように、第1の実施形態におけるデータ変換回路1
12(図5)の選択回路506とデータ補正回路508
との間に、重み付け回路1812とラッチ回路1810
とを設けたものである。このため、選択回路506まで
の動作は、第1の実施形態と同様である。
様、メモリリード表示データ116がq0,q5,q1
0,q15である場合、各ラッチ回路504−1,〜,
504−4からのラッチデータ1807−1,〜,18
07−4は、1サイクルに相当する20クロック分の期
間、q0,q5,q10,q15となる。選択回路50
6は、データ選択信号生成回路1801からのカウント
信号A1804(0,1,2,3,0,1,…)に従っ
て、選択表示データ1809として、順次、q0,q
5,q10,q15をそれぞれ5クロック分、重み付け
回路1812及びラッチ回路1810へ出力する。この
選択表示データ1809は、ラッチ回路1810で5ク
ロック分位相が遅れて、遅延表示データ1811とし
て、重み付け回路1812へ出力される。重み付け回路
1812では、データ選択信号生成回路からのカウント
信号B1805(0,1,2,3,4,0,1,…)と
選択表示データ1809と遅延表示データ1811と
で、データ補正回路508に渡す表示データ507を生
成する。なお、選択表示データ1809が第0画素から
第4画素までの表示データの代表値である第0画素の表
示データq0の場合、遅延表示データ1811は、第5
画素から第9画素までの表示データの代表値である第5
画素の表示データq5となる。
ように、データ選択信号生成回路からのカウント信号B
1805(0,1,2,3,4,0,1,…)が示すカ
ウント値が何であるかを判断し、カウント値が0である
場合には、選択表示データ1809としてのq(X)を
そのまま表示データq'(X)としてデータ補正回路50
8へ与える。また、カウント値が1である場合には、選
択表示データ1809としてのq(X)を3/4倍し、
遅延表示データとしてのq(X+5)を1/4倍し、両者
を加算したものを表示データq'(X)(=3/4×q
(X)+1/4×q(X+5))としてデータ補正回路508
へ与える。以下、カウント値が2及び3である場合に
は、選択表示データ1809としてのq(X)を2/4
倍し、遅延表示データとしてのq(X+5)を2/4倍
し、両者を加算したものを表示データq'(X)(=1/2
×q(X)+1/2×q(X+5))としてデータ補正回路5
08へ与え、カウント値が4である場合には、選択表示
データ1809としてのq(X)を1/4倍し、遅延表
示データとしてのq(X+5)を3/4倍し、両者を加算
したものを表示データq'(X)(=1/4×q(X)+3/4
×q(X+5))としてデータ補正回路508へ与える。
重み付け回路1812は、例えば、選択表示データ18
09としてq0が入力し、遅延表示データとしてq5が
入力した場合、カウント値が0のとき、第0画素の表示
データとしてq0を出力し、カウント値が1のとき、第
1画素の表示データとして(3/4・q0+1/4・q5)
を出力し、カウント値が2,3のとき、第3画素及び第
4画素の表示データとして(=1/2・q0+1/2×q
5)を出力し、カウント値が4のとき、第4画素の表示
データとして(1/4・q0+3/4・q5)を出力する。
メモリ記憶形式のときに、メモリに記憶された代表値か
ら5画素分の表示データを生成しているが、第2及び第
3の実施形態でのメモリ記憶形式のときも、本実施形態
と同様に、メモリに記憶された代表値から5画素分の表
示データを生成してもよい。
液晶表示装置を対象にするものであるが、本発明は、こ
れに限定されるものではなく、例えば、プラズマ表示装
置やEL(Electro Luminescence)表示装置等に適用
してもよい。
ータと(n−1)フレーム目の表示データとを比較し、
この比較結果に応じて、nフレーム目を表示するための
駆動データ信号を生成しているので、動画表示において
残像感がなく良好な表示品質を得ることができる。
のN画素分の表示データをメモリから順次読み出して、
この(n−1)フレーム目のN画素分の表示データを読
み出す毎に、(n−1)フレーム目のN画素分の表示デ
ータを読み出したメモリ中の領域に、nフレーム目のN
画素分の表示データを順次書き込んでいるので、メモリ
の記憶容量として2フレーム分の容量が不要になり、1
フレーム分の容量で足りるようになる、つまりメモリの
記憶容量を少なくすることができる。このため、メモリ
実装面積及び消費電力の増加、さらには価格の増大を最
小限に抑えることができる。特に、表示データを圧縮し
てメモリに記憶するものでは、この効果がより増大す
る。さらに、メモリの小型化により、メモリと表示デー
タ変換手段とメモリ制御手段とを、1つの回路チップ内
に形成でき、表示制御装置のさらなる小型化、低コスト
化を図ることができると共に、高速処理化を図ることも
できる。
装置の回路ブロック図である。
御回路の回路ブロック図である。
路の回路ブロック図である。
御回路の各種動作のタイミングを示すタイミング図であ
る。
換回路の回路ブロック図である。
正回路の動作を示すフローチャートである。
である。
正における制限値及び係数を示す説明図である。
換回路の各種動作のタイミングを示すタイミング図であ
る。
態での表示パターンを示す説明図である。
補正回路の動作を示すフローチャートである。
変換回路の各種動作のタイミングを示すタイミング図で
ある。
態での表示パターンを示す説明図である。
制御回路の回路ブロック図である。
回路の回路ブロック図である。
制御回路の各種動作のタイミングを示すタイミング図で
ある。
態での表示パターンを示す説明図である。
変換回路の回路ブロック図である。
変換回路の各種動作のタイミングを示すタイミング図で
ある。
け回路及びデータ補正回路の動作を示すフローチャート
である。
ネルの背面図である。
ータ補正を行った場合と行わなかった場合とにおける輝
度変化を示す説明図である。
御回路、104…表示データメモリ、105…メモリタイミン
グ信号、106…メモリライトデータ、107…データバス、
108…タイミング生成回路、1112…データ変換回路、113
〜115…タイミング信号、116…メモリリードデータ、11
7…駆動データ信号、20…液晶表示パネル、121…ゲート
ドライバ、122…ドレインドライバ、201…メモリ制御信
号生成回路、202…データ同期信号、203…ディスプレイ
信号、204…4進カウンタ、205…カウント信号、206-1
〜206-4…シフト回路、207-1〜207-4…シフトデータ、2
08…選択回路、209…データ圧縮回路、301-1〜301-4…
ラッチ回路、501…データ選択信号生成回路、502-1〜50
2-4…ラッチ信号、503…選択信号、504-1〜504-4…ラッ
チ回路、505-1〜505-4…ラッチデータ、507…前フレー
ム表示データ、508…データ補正回路、1401-1〜1401-4
…シフト・平均化回路、1402-1〜1402-4…シフトデー
タ、1403…ラッチ回路、1404-1〜1404-4…アベレージデ
ータ、1501…ラッチ回路、1502…平均値算出回路、1801
…データ選択信号生成回路、1803…選択信号、1804…カ
ウント信号A、1805…カウント信号B、1806-1〜1806-4…
ラッチ回路、1807-1〜1807-4…ラッチデータ、1809…選
択データ、1810…ラッチ回路、1811…遅延データ、1812
…重み付け回路。
Claims (13)
- 【請求項1】外部からの表示データに応じて表示部のド
ライバ回路へ駆動データ信号を出力する表示制御装置に
おいて、 前記表示データを格納するメモリと、 外部からのn(nは自然数)フレーム目の表示データ
と、前記メモリに一旦格納された(n−1)フレーム目
の表示データとを比較し、該比較結果に応じて、nフレ
ーム目を表示するための前記駆動データ信号を作成し、
該駆動データ信号を前記ドライバ回路へ出力する表示デ
ータ変換手段と、 前記(n−1)フレーム目のN(Nは1より大きな自然
数)画素分の表示データを前記メモリから読み出して、
前記表示データ変換手段に与え、該(n−1)フレーム
目のN画素分の表示データの読み出しに応じて、該(n
−1)フレーム目のN画素分の表示データを読み出した
該メモリ中の領域に、前記nフレーム目のN画素分の表
示データを書き込むメモリ制御手段と、 を備えていることを特徴とする表示制御装置。 - 【請求項2】請求項1に記載の表示制御装置において、 前記メモリに書き込む前記表示データを圧縮するデータ
圧縮手段を備えている、 ことを特徴とする表示制御装置。 - 【請求項3】請求項2に記載の表示制御装置において、 前記データ圧縮手段は、表示データの1画素当たりのデ
ータ量を圧縮する深さ方向圧縮手段を有している、 ことを特徴とする表示制御装置。 - 【請求項4】請求項2及び3のいずれか一項に記載の表
示制御装置において、 前記データ圧縮手段は、表示データの時間軸方向のデー
タ量を圧縮する時間軸方向圧縮手段を有し、 前記時間軸方向圧縮手段で圧縮されて前記メモリに記憶
されていた前記表示データを伸張するデータ伸張手段を
備えている、 ことを特徴とする表示制御装置。 - 【請求項5】請求項4に記載の表示制御装置において、 時間軸方向圧縮手段は、外部から順次入力する表示デー
タd(0),d(1),d(2),d(3),…をとする
と、d(0・N0+m),d(1・N0+m),d(2・
N0+m),…,d(k・N0+m),…のそれぞれを、
N0画素分の表示データの代表値とし、該代表値を前記
メモリに記憶する表示データとし、 k,mは、いずれも0以上の整数であり、N0は、前記
N画素分のNの自然数分の1で且つ自然数であり、N0
>mである、 ことを特徴とする表示制御装置。 - 【請求項6】請求項4に記載の表示制御装置において、 前記時間軸方向圧縮手段は、N0(N0は、前記N画素分
のNの自然数分の1で且つ自然数である)画素分の表示
データの平均値を、該N0画素分の表示データの代表値
とし、該代表値を前記メモリに記憶する表示データとす
る、 ことを特徴とする表示制御装置。 - 【請求項7】請求項5及び6のいずれか一項に記載の表
示制御装置において、 前記データ伸張手段は、前記時間軸方向圧縮手段で圧縮
されて得られた前記N 0画素分の表示データの前記代表
値を、該N0画素分の表示データを構成するN0個の各画
素の表示データとする、 ことを特徴とする表示制御装置。 - 【請求項8】請求項5及び6のいずれか一項に記載の表
示制御装置において、 前記データ伸張手段は、前記時間軸方向圧縮手段で圧縮
されて得られた前記N 0画素分の表示データ(以下、伸
張対象表示データ群とする)の代表値と、外部からの表
示データの入力順序に対応して、前記伸張対象表示デー
タ群の次のN0画素分の表示データの代表値と、前記伸
張対象表示データ群を構成するN0個の各画素の表示デ
ータ毎に各代表値に対して予め定められた重み付け係数
とを用いて、該伸張対象表示データ群を構成するN0個
の各画素の表示データを求める、 ことを特徴とする表示制御装置。 - 【請求項9】請求項1から8のいずれか一項に記載の表
示制御装置において、 前記表示データ変換手段は、外部からの前記nフレーム
目の表示データをd(X)とし、前記メモリに一旦格納
された前記(n−1)フレーム目の表示データのうち、
該d(X)に対応する表示データをq(X)とし、該d
(X)に対応し前記駆動信号対応の表示データをD(X)
とし、k(d,q)をd(X)及びq(X)に依存する0
以上の実数とすると、 D(X)=d(X)+k(d,q)×(d(X)−q
(X)) 以上の式で、前記駆動データ信号対応の前記表示データ
D(X)を求める、 ことを特徴とする表示制御装置。 - 【請求項10】請求項9に記載の表示制御装置におい
て、 前記k(d,q)の値を変える係数変換手段を備えてい
る、 ことを特徴とする表示制御装置。 - 【請求項11】請求項1から10のいずれか一項に記載
の表示制御装置において、 前記表示データ変換手段は、外部からの前記nフレーム
目の表示データと、前記メモリに一旦格納された前記
(n−1)フレーム目の表示データとの偏差が、予め定
められた値以内であるとき、該(n−1)フレーム目の
表示データに基づく補正をすることなく、該nフレーム
目の表示データをそのままnフレーム目を表示するため
の前記駆動信号に変換する、 ことを特徴とする表示制御装置。 - 【請求項12】請求項1から11のいずれか一項に記載
の表示制御装置において、 前記メモリと前記表示データ変換手段と前記メモリ制御
手段とは、1つの回路チップ内に形成されている、 ことを特徴とする表示制御装置。 - 【請求項13】請求項1から12のいずれか一項に記載
の表示制御装置と、 前記表示制御回路の前記表示データ変換手段が生成した
前記駆動データ信号を受信する前記ドライバ回路と、 前記ドライバ回路により駆動する前記表示部と、 を備えていることを特徴とする表示装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001365224A JP3749473B2 (ja) | 2001-11-29 | 2001-11-29 | 表示装置 |
KR10-2002-0041662A KR100538723B1 (ko) | 2001-11-29 | 2002-07-16 | 표시 장치 |
TW091116160A TWI227455B (en) | 2001-11-29 | 2002-07-19 | Display controller and display device provided therewith |
US10/197,873 US7164415B2 (en) | 2001-11-29 | 2002-07-19 | Display controller and display device provided therewith |
CNB02129898XA CN1255776C (zh) | 2001-11-29 | 2002-08-20 | 显示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001365224A JP3749473B2 (ja) | 2001-11-29 | 2001-11-29 | 表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003167555A true JP2003167555A (ja) | 2003-06-13 |
JP3749473B2 JP3749473B2 (ja) | 2006-03-01 |
Family
ID=19175279
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001365224A Expired - Fee Related JP3749473B2 (ja) | 2001-11-29 | 2001-11-29 | 表示装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7164415B2 (ja) |
JP (1) | JP3749473B2 (ja) |
KR (1) | KR100538723B1 (ja) |
CN (1) | CN1255776C (ja) |
TW (1) | TWI227455B (ja) |
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- 2002-07-19 TW TW091116160A patent/TWI227455B/zh not_active IP Right Cessation
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TWI227455B (en) | 2005-02-01 |
US7164415B2 (en) | 2007-01-16 |
KR20030044766A (ko) | 2003-06-09 |
CN1421840A (zh) | 2003-06-04 |
JP3749473B2 (ja) | 2006-03-01 |
KR100538723B1 (ko) | 2005-12-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040816 |
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A131 | Notification of reasons for refusal |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081209 Year of fee payment: 3 |
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S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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S631 | Written request for registration of reclamation of domicile |
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R350 | Written notification of registration of transfer |
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R250 | Receipt of annual fees |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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