JP2003133426A - 半導体集積回路、半導体集積回路の試験装置、及び半導体集積回路の試験方法 - Google Patents

Abstract

(57)【要約】 【課題】簡易な構成で高速かつ低廉に半導体集積回路の
良否を判定することが可能な半導体集積回路、半導体集
積回路の試験装置、及び半導体集積回路の試験方法を提
供する。 【解決手段】所定のディジタル階調データに基づいて、
ＤＡＣ回路２において選択されるべき階調電圧用配線Ｌ
が選択されているか否かを検出することにより、ＤＡＣ
回路２の動作の良否を判定する。このとき、第１のＴＥ
ＳＴ端子５ａから前記選択されるべき階調電圧用配線Ｌ
のみをハイレベルにする２値化データを入力するととも
に、階調データ入力端子１２から該階調電圧用配線Ｌに
対応する階調を示すディジタル階調データを入力し、該
ディジタル階調データに対応する出力端子１０からハイ
レベルの出力がされるか否かを検出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば液晶駆動
用として用いられる半導体集積回路、該半導体集積回路
の試験装置、該半導体集積回路の試験方法に関する。

【０００２】

【従来の技術】従来、半導体集積回路の高集積化に伴っ
て、半導体集積回路の端子数の増加及び多階調化が顕著
になっており、例えば高解像度で、かつ、多くの色の表
現が可能な液晶ディスプレイが実現されるようになっ
た。

【０００３】ところが、例えば、液晶駆動用半導体集積
回路において液晶駆動用出力端子の端子数が増加した
り、液晶パネルの多色化に伴う階調出力電圧の多階調化
が進むと、該液晶駆動用半導体集積回路の試験が困難化
するという問題があった。

【０００４】つまり、一般的に、液晶駆動用半導体集積
回路の階調出力電圧の試験においては各出力端子に内蔵
されるＤ／Ａコンバータの試験を行う必要があるとこ
ろ、このＤ／Ａコンバータの試験では、各出力端子毎に
すべての階調出力電圧値において正常な出力電圧が出力
されているかを判定する必要があるため、出力端子数の
増加や階調出力電圧値の多階調化に伴って該判定をする
ために要する時間が増加する。

【０００５】図１は、従来の半導体集積回路の一例とし
て、ｍ階調の階調出力電圧を出力することが可能なｎ画
素分の液晶駆動用出力端子１１０を備えた液晶駆動用半
導体集積回路１００の基本的構成を示している。ここで
は各画素の階調に対応した階調電圧値の階調出力電圧が
出力端子１１０のそれぞれから出力されることになる
が、このとき各画素の階調についてのデータ、すなわち
各出力端子が出力すべき階調出力電圧値のデータは、デ
ィジタルデータとして階調データ入力端子１０２から入
力される。

【０００６】このディジタルデータは、それぞれの出力
端子１１０毎に設けられたＤ／Ａコンバータにより、ア
ナログ値である所定の階調電圧値の階調電圧に変換さ
れ、この階調電圧が各画素において必要とされる所定の
階調電圧として各出力端子１１０に供給される。

【０００７】このため、上述のように液晶駆動用出力端
子１１０が正常か否かを試験するにあたっては、階調デ
ータ入力端子１０２にすべての階調（１〜ｍ階調）に対
応するディジタルデータを入力するとともに、各出力端
子１１０毎に出力される階調電圧値を検出して、各出力
端子１１０から出力されるべき値の階調出力電圧が出力
されているか否かを試験する必要があった。

【０００８】さらに、この階調出力電圧の試験に際して
は、高精度のＤＣ電圧測定器が必要となり、またＤＣ電
圧測定器によるＤＣ測定時のセトリング時間は短くない
ことから、高解像度化等に比例して増加する液晶駆動用
半導体集積回路１００の試験時間をいかに短縮するかが
課題となっていた。

【０００９】なお、試験すべき出力端子毎にＤＣ電圧測
定器を備えた半導体集積回路の試験装置を用いることに
より該試験時間の短縮を図ることも可能であるが、この
ように複数のＤＣ電圧測定器を備えた半導体集積回路の
試験装置は、極めて高価であり、研究開発用等のごく一
部の用途に用いられるのみで、一般的に用いられるもの
ではなかった。

【００１０】そこで、該半導体集積回路の試験時間の短
縮を図ることを目的とする従来技術の１つとして特開平
１０−２９３７号公報には、図２に示すような階調出力
電圧毎の上限期待値データ及び下限期待値データを所定
のアドレスに格納したメモリ１５９及び１６０、該上限
期待値データ及び下限期待値データを所定の上限期待値
電圧及び下限期待値電圧に変換するＤ／Ａコンバータ１
５４及び１５５、被試験対象である半導体集積回路１５
１の各出力端子からの階調出力電圧と前記上限期待値電
圧及び下限期待値電圧とを比較する上限期待値コンパレ
ータ１５２及び下限期待値コンパレータ１５３、上限期
待値コンパレータ１５２及び下限期待値コンパレータ１
５３から出力される比較結果に基づいて半導体集積回路
１５１の階調出力電圧の良否を判定する判定デコーダ１
５８、並びに半導体集積回路１５１に所定のディジタル
データを供給するディジタル・ファンクション・モジュ
ール１６１を備えた半導体集積回路試験装置が開示され
ている。

【００１１】この構成によれば、半導体集積回路１５１
の各出力端子から出力される階調出力電圧の階調の変化
に合わせて、メモリ１５９及び１６０のアドレスをイン
クリメントすることによりリアルタイムで各階調毎の上
限期待値電圧及び下限期待値電圧の設定がなされ、多階
調電圧を発生する半導体集積回路１５１を高速に試験す
ることが可能な半導体集積回路試験装置が実現できる、
とされている。

【００１２】

【発明が解決しようとする課題】しかしながら、特開平
１０−２９３７号公報に記載の半導体集積回路試験装置
に代表される従来の半導体集積回路試験装置において
は、従来から汎用されている半導体集積回路試験装置の
出力信号用コンパレータにＤ／Ａコンバータや上限期待
値電圧の値及び下限期待値電圧の値を記憶するためのメ
モリ等を追加する必要があるため、半導体集積回路試験
装置のコストの増加が避けられなかった。

【００１３】さらに、被試験対象となる半導体集積回路
の出力端子数を想定して、予め多めに半導体集積回路試
験装置に試験用端子及び試験用回路等を備える必要があ
ることから、実際の半導体装置集積回路の試験におい
て、被試験対象となる半導体集積回路の出力端子数が少
ない場合には、半導体集積回路試験装置の試験用端子及
び試験用回路の中に使用されない試験用端子及び試験用
回路が発生する等、半導体集積回路試験装置の構成に無
駄が生じコストパフォーマンスが低下することもあっ
た。

【００１４】この発明の目的は、簡易な構成で高速かつ
低廉に半導体集積回路の良否を判定することが可能な半
導体集積回路、半導体集積回路の試験装置、及び半導体
集積回路の試験方法を提供することである。

【００１５】

【課題を解決するための手段】この発明は以下の構成を
備えている。

【００１６】（１）複数の階調電圧出力端子を備えた半
導体集積回路の各出力端子が出力すべき階調電圧値を示
すディジタル階調データの入力に応じて、段階的に電圧
値の異なる複数の階調電圧用配線のうちから該出力すべ
き階調電圧値に対応する階調電圧用配線を選択して該出
力端子に接続し、前記出力すべき階調電圧値の階調電圧
を該出力端子毎に出力させるＤ／Ａコンバータを備えた
半導体集積回路であって、前記複数の階調電圧用配線う
ちの所定の階調電圧配線とその他の階調電圧配線とを互
いに異なる２値の値にする２値化データ及び該２値化デ
ータが該階調電圧用配線に供給されるタイミングを制御
する２値化データ出力制御信号に基づいて前記複数の階
調電圧用配線の電圧値を所定のタイミングで２値化する
２値化手段を備えたことを特徴とする。

【００１７】この構成においては、入力された画像デー
タ等のディジタルデータに基づいて各出力端子毎に出力
する半導体集積回路が備えるＤ／Ａコンバータの階調電
圧用配線の電圧値を、該ディジタルデータに対応する階
調電圧用配線と、その他の階調電圧用配線とが互いに異
なる値になるように２値化する２値化データ及び該２値
化データが該階調電圧用配線に対して出力されるタイミ
ングを制御する２値化データ出力制御信号により所定の
タイミングで２値化する２値化手段を備えたことから、
Ｄ／Ａコンバータにおいて選択されるべき階調電圧用配
線とその他の階調電圧用配線とが所定のタイミングで互
いに異なる２値化データに２値化されるとともに、これ
に伴って該各出力端子からの出力も２値化される。

【００１８】このため、該半導体集積回路が検査される
際にＤ／Ａコンバータ内部において該半導体集積回路に
入力される前記ディジタルデータに対応した階調電圧用
配線が選択されているか否かが、例えばディジタルコン
パレータを用いたファンクション試験等の簡易な構成で
高速に検出されることになる。

【００１９】（２）前記２値化手段は、段階的に多値の
電圧を出力自在にするＤ／Ａコンバータの出力電圧源の
オペアンプからの出力を２値化する回路、前記２値化デ
ータを記憶するレジスタ、及び２値化データ出力制御信
号に基づいて該レジスタに記憶される該２値化データの
前記複数の階調電圧用配線への出力タイミングを制御す
るトライステートバッファを備えたことを特徴とする請
求項１に記載の半導体集積回路。

【００２０】この構成においては、所定の２値化データ
及び２値化データ出力制御信号に基づいて前記複数の階
調電圧用配線の電圧値を所定のタイミングで２値化する
ことにより半導体集積回路の出力端子からの前記出力を
２値化する前記２値化手段が、段階的に多値の電圧を出
力自在にするＤ／Ａコンバータの出力電圧源のオペアン
プの出力を２値化する回路、前記２値化データを記憶す
るレジスタ、及び２値化データ出力制御信号に基づいて
該レジスタに記憶される該２値化データの前記複数の階
調電圧用配線への出力タイミングを制御するトライステ
ートバッファを前記半導体集積回路に追加することによ
って実現されることから、半導体集積回路の回路構成の
複雑化を抑制しつつ、低廉に本発明の２値化手段が備え
られる。

【００２１】（３）複数の階調電圧出力端子を備えた半
導体集積回路の各出力端子が出力すべき階調電圧値を示
すディジタル階調データの入力に応じて、段階的に電圧
値の異なる複数の階調電圧用配線のうちから該出力すべ
き階調電圧値に対応する階調電圧用配線を選択して該出
力端子に接続し前記出力すべき階調電圧値の階調電圧を
該出力端子毎に出力させるＤ／Ａコンバータと、前記複
数の階調電圧用配線うちの所定の階調電圧配線とその他
の階調電圧配線とを互いに異なる２値の値にする２値化
データ及び該２値化データが該階調電圧用配線に供給さ
れるタイミングを制御する２値化データ出力制御信号に
基づいて前記複数の階調電圧用配線の電圧値を所定のタ
イミングで２値化する２値化手段と、を備えた半導体集
積回路の試験装置であって、所定の階調電圧値を示す前
記ディジタル階調データと、該所定の階調電圧値に対応
する階調電圧用配線のみ他の階調電圧用配線と異なる値
にする前記２値化データと、を前記半導体集積回路に入
力するとともに、前記複数の出力端子から出力される該
２値化された値に基づいて前記Ｄ／Ａコンバータの良否
を判定する判定手段を備えたことを特徴とする。

【００２２】この構成においては、入力される所定のデ
ィジタル階調データに応じて各出力端子から所定の階調
電圧を出力するとともに、試験時においては所定の２値
化データ及び２値化データ出力制御信号に基づいて各出
力端子から所定のタイミングで２値化データを出力する
ことが可能な半導体集積回路の試験装置が、所定の階調
電圧値を示すディジタル階調データと、該所定の階調電
圧値に対応する階調電圧用配線のみ他の階調電圧用配線
と異なる値にする２値化データと、を前記半導体集積回
路に入力するとともに、前記ディジタル階調データと該
２値化データとの読取のタイミングを一致させ前記複数
の出力端子のそれぞれから出力される該２値化された値
に基づいて前記Ｄ／Ａコンバータの良否を判定する判定
手段を備えている。

【００２３】このため、この半導体集積回路の試験装置
にＤＣ電圧測定器等を備えさせる必要がなくなり試験装
置自体の構成が簡潔になるとともに、高速に前記半導体
集積の試験が行われる。

【００２４】（４）前記複数の出力端子を所定の数の出
力端子群に分割するとともに順次各出力端子群毎の階調
出力電圧によって前記判定を行う出力制御手段を備えた
ことを特徴とする。

【００２５】この構成においては、試験装置が被試験対
象である半導体集積回路に備えられた複数の出力端子を
所定の数の出力端子群に分けて各出力端子群毎の階調出
力電圧の判定を行う出力制御手段を備えたことから、例
えばすべての出力端子に対応してすべての階調電圧用配
線を２値化することにより、２値化手段においてトライ
ステートバッファに高度の電流駆動能力が要求されるこ
とがなくなり、２値化手段を実現するためのコストの増
加が防止される。

【００２６】（５）半導体集積回路に備えられる複数の
出力端子のうち各出力端子が出力すべき階調電圧値を示
すディジタル階調データの入力に応じて、段階的に電圧
値の異なる複数の階調電圧用配線のうちから該出力すべ
き階調電圧値に対応する階調電圧用配線を選択して出力
端子に接続し前記出力すべき階調電圧値の階調電圧を該
出力端子毎に出力させるＤ／Ａコンバータを備えた半導
体集積回路の試験方法であって、前記階調電圧用配線の
電圧値を２値化する２値化工程と、所定の階調電圧値を
示す前記ディジタル階調データを前記半導体集積回路に
入力するとともに該所定の階調電圧値に対応する階調電
圧用配線のみ他の階調電圧用配線と異なる値にし、前記
複数の出力端子から出力される該２値化された値に基づ
いて前記Ｄ／Ａコンバータの良否を判定する判定工程
と、を含むことを特徴とする。

【００２７】この構成においては、入力される所定のデ
ィジタル階調データに応じて備えられた複数の階調電圧
用配線から所定の階調電圧用配線を選択して出力端子と
接続することにより各出力端子から所定の階調電圧を出
力する半導体集積回路を良否を試験する際に、前記所定
の階調電圧用配線の電圧値を他の階調電圧用配線と異な
るようにして２値化させる２値化工程と、所定の階調電
圧値を示す前記ディジタル階調データにより選択される
べき階調電圧用配線が選択されているか否かを検出して
該半導体集積回路の良否を判定する判定工程と、を含む
ことから、該半導体集積回路の良否の判定がＤＣ電圧測
定器等を用いることなく高速かつ低廉に行われる。

【００２８】

【発明の実施の形態】以下、図を用いて、本発明の半導
体集積回路、半導体集積回路の試験装置、及び半導体集
積回路の試験方法を説明する。

【００２９】図３は、本発明の液晶駆動用半導体集積回
路１の構成を示している。液晶駆動用半導体集積回路１
は、内側にＤ／Ａコンバータ回路（以下、ＤＡＣ回路と
いう。）２、階調電圧用オペアンプ３、２値化制御レジ
スタ４、２値出力バッファ６、ポインタ用シフトレジス
タ１３、ラッチ回路１４、及び基準電源補正回路１８を
備えている。また、外側に所定の信号等を入出力する端
子として、クロック入力端子１１、階調データ入力端子
１２、ＬＯＡＤ信号入力端子１５、第１のＴＥＳＴ端子
５ａ、第２のＴＥＳＴ端子５ｂ、オペアンプ電源制御端
子１７、及び出力端子１０を備えている。

【００３０】ここで、クロック入力端子１１には、本発
明の処理・動作の基準となる所定のクロック信号が入力
される。階調データ入力端子１２は、ｘ個設けられてお
り、階調電圧数ｍ個に対してｍ＝２^x となる。よって、
ｘ個の階調データ入力端子１２により液晶の各画素が表
示すべき階調に応じたｍ階調の電圧値のうちのいずれか
の階調電圧値を示すディジタル階調データが入力され
る。

【００３１】ＬＯＡＤ信号入力端子１５には、各ラッチ
回路１４から各ＤＡＣ回路２へデータを出力すべきタイ
ミングを示すデータＬＯＡＤ信号が入力される。第１の
ＴＥＳＴ端子５ａ及び第２のＴＥＳＴ端子５ｂには、液
晶駆動用半導体集積回路１の試験を行う試験装置５０か
ら液晶駆動用半導体集積回路１を試験する際に用いる所
定の信号が入力される。

【００３２】オペアンプ電源制御端子１７には、階調電
圧用オペアンプ３の出力状態を制御する信号が入力され
る。出力端子１０からは、液晶ディスプレイの各画素に
所定の階調電圧が出力される。、本実施形態の液晶駆動
半導体集積回路１ではｎ画素分の出力端子１０が備えら
れている。

【００３３】また、ＤＡＣ回路２は、階調データ入力端
子１２に入力されるディジタル階調データを所定の電圧
値に変換する。階調電圧用オペアンプ３は、液晶ディス
プレイの各画素の階調数と同数設けられており、基準電
源補正回路１８で生成された多段階の階調電圧をそれぞ
れ階調電圧用配線Ｌに供給する。

【００３４】２値化制御レジスタ４は、液晶ディスプレ
イの各画素の階調数と同数、すなわち階調電圧用配線Ｌ
と同数だけ設けられており、各階調電圧用配線Ｌをハイ
レベル又はローレベルにする２値化データを格納する。
２値出力バッファ６は、２値化制御レジスタ４から階調
電圧用配線Ｌに対して出力される２値化データの出力タ
イミングを制御する。ポインタ用シフトレジスタ１３
は、階調データ入力端子１２から入力されるディジタル
階調データが格納されるべきラッチ回路１４を選択す
る。ラッチ回路１４は、ＤＡＣ回路２に供給すべきディ
ジタル階調データを一時的に保持する。

【００３５】この構成において、階調データ入力端子１
２から液晶駆動半導体集積回路１に入力されるｎ画素分
のディジタル階調データは、ポインタ用シフトレジスタ
１３に格納されるべきラッチ回路が選択されて、ｎ個の
ラッチ回路１４のそれぞれに格納される。ラッチ回路１
４に格納されたディジタル階調データは、ＬＯＡＤ信号
入力端子１５から入力されるＤＡＣ回路２への出力タイ
ミングを示すパルス信号の入力があると、ラッチ回路１
４からＤＡＣ回路２に転送される。

【００３６】ＤＡＣ回路２内では、ディジタル階調デー
タの基づいてｍ本の階調電圧用配線Ｌのうちの１本を選
択する。そして、液晶駆動半導体集積回路１において、
各ＤＡＣ回路２の階調電圧用配線Ｌ上の信号が出力端子
１０からの出力となることから、通常の使用状態では、
各ＤＡＣ回路２において選択された階調電圧用配線Ｌの
電圧値が、出力端子１０からの階調出力電圧の電圧値と
なる。

【００３７】一方で、液晶駆動半導体集積回路１の試験
をする試験状態では、オペアンプ電源制御用端子１７を
使用して階調電圧用オペアンプ３を高抵抗出力状態に設
定し、階調電圧用オペアンプ３と階調電圧用配線Ｌとを
電気的に切断している。このため、この試験状態では、
各階調電圧用配線Ｌに入力される後述の２値データがそ
のまま各出力端子１０から出力されることになる。

【００３８】上述のように、第１のＴＥＳＴ端子５ａ
は、２値化制御レジスタ４に２値化データを記憶させる
ラッチパルスが入力される端子であり、第２のＴＥＳＴ
端子５ｂは、２値出力バッファ６をアクティブ（ハイレ
ベル出力状態又はローレベル出力状態）又は非アクティ
ブ（高抵抗出力状態）に選択して設定する信号が入力さ
れる端子であるが、本発明は、この試験状態で第１のＴ
ＥＳＴ端子５ａから入力される２値化データ及び第２の
ＴＥＳＴ端子５ｂから入力される２値化データ出力制御
信号を用いて、液晶駆動半導体集積回路１のＤＡＣ回路
２の動作を効果的に試験することを特徴とするものであ
る。

【００３９】図４は、本発明にかかる液晶駆動用半導体
集積回路１の第１の実施形態の構成を示しており、図６
は、第１の実施形態における液晶駆動用半導体集積回路
１の試験を実施する場合のタイミングチャートである。

【００４０】階調データ入力端子１２から入力されたデ
ィジタル階調データはクロック入力端子１１から入力さ
れるクロック信号に対応してｎ個のラッチ回路１４に順
次格納される。ｎ個のラッチ回路１４は、それぞれｎ本
の出力端子１０から出力されるべき階調電圧に関するデ
ータを記録するレジスタであり、クロック入力端子１２
から入力されるｎ回のクロック入力信号により全出力端
子１０の階調電圧のデータを格納することができる。

【００４１】全出力端子１０のディジタル階調データを
ラッチ回路１４に格納後、ＬＯＡＤ信号入力端子１５か
らのパルス入力を受信すると、ラッチ回路１４に格納さ
れたディジタル階調データはそれぞれのＤＡＣ回路２に
転送される。

【００４２】ＤＡＣ回路２は、ディジタル階調データに
従ってｍ個のスイッチから構成されるスイッチのうちの
１個のスイッチのみをオン状態にすることでｍ本の階調
電圧用配線Ｌのうちの１本を選択して出力端子１０と接
続する。このため、ディジタル階調データに対応した階
調電圧が各出力端子１０から出力されることになる。

【００４３】一方、階調電圧用オペアンプ３は、前記試
験状態ではオペアンプ電源制御用端子１７を任意のレベ
ルに固定することにより高抵抗出力状態に設定される。
例えば、本実施形態の液晶駆動半導体集積回路１は、オ
ペアンプ電源制御用端子１７をローレベルに設定したと
きに階調電圧用オペアンプ３が高抵抗状態になり、オペ
アンプ電源制御用端子１７ハイレベルに設定したときに
階調電圧を出力するため、オペアンプ電源制御用端子１
７をローレベルに固定し、階調電圧用オペアンプ３が各
階調電圧用配線Ｌに階調電圧を出力しないようにしてい
る。

【００４４】オペアンプ電源制御端子１７を液晶駆動半
導体集積回路１が内蔵していない場合でも、液晶駆動半
導体集積回路１にオペアンプ電源制御用端子１７を追加
することが可能であり、オペアンプ電源制御用端子１７
を追加することにより液晶駆動半導体集積回路１の構成
が特に複雑化することもない。

【００４５】また、内部にオペアンプを高抵抗に制御可
能なレジスタ又はフラグ等を追加して、これらのレジス
タ又はフラグ等を使用することにより階調電圧用オペア
ンプ３の出力状態を制御するようにして、階調電圧用オ
ペアンプ３の高抵抗出力状態の設定を行ってもよい。

【００４６】すべての出力端子１０のディジタル階調デ
ータをＤＡＣ回路２に転送後、２値化制御レジスタ４ａ
に２値化データを格納する。２値化データは、半導体集
積回路１の試験装置５０により生成され、階調データ入
力端子１２から入力される。そして、この２値化データ
は、２値化制御レジスタ４ａに所定のクロック入力信号
に対応して所定のタイミングで２値化制御レジスタ４ａ
に記憶される。

【００４７】２値化制御レジスタ４ａへのデータ入力
は、専用の２値化データ入力端子を液晶駆動用半導体集
積回路１に追加して、この２値化データ入力端子を用い
て入力するようにしてもよい。また、２値化制御レジス
タ４ａの２値化データを記憶する際に用いるクロック入
力信号として、ディジタル階調データのクロック入力端
子１１から入力されるクロック信号を使用することもで
きる。このときは、ラッチ回路１４と２値化制御レジス
タ４ａとを切り換えるための切換信号を入力する端子等
を追加することにより、クロック入力端子１１を共有す
ることができ、構成の簡略化を図ることができる。

【００４８】上述のように、第２のＴＥＳＴ端子５ｂ
は、２値化制御レジスタ４ａに格納された２値化データ
の階調信号用配線への出力を制御する信号を入力する端
子であり、第２のＴＥＳＴ端子５ｂをハイレベルに設定
することによりトライステートバッファ６ａは、２値化
制御レジスタ４ａに格納された２値化データに従って階
調電圧用配線Ｌをハイレベル又はローレベルの２値の値
にすることができる。このため、トライステートバッフ
ァ６ａから出力される２値化データとしての信号は、階
調電圧用配線Ｌを通してＤＡＣ回路２に供給される。一
方、このときに第２のＴＥＳＴ端子５ｂをローレベルに
設定した場合は、トライステートバッファ６ａは高抵抗
状態になるため、２値化制御レジスタ４ａの２値化デー
タが階調電圧用配線ＬやＤＡＣ回路２に供給されること
がない。

【００４９】なお、多値の電圧レベルを階調電圧用オペ
アンプ３から発生させる通常の使用状態では、第２のＴ
ＥＳＴ端子５ｂは、ローレベルに設定されているため、
２値化制御レジスタ４ａの２値化データ等により、階調
電圧用配線Ｌの階調電圧値が影響を受け、該階調電圧値
に誤差が生じることを防止することができる。

【００５０】ＤＡＣ回路２のテストを実施する一例とし
て、半導体集積回路１の試験装置５０は、奇数番出力端
子１０（１０ａ、１０ｃ等）に対応するラッチ回路１４
に第１の階調電圧を選択する階調データを記憶させ、偶
数番出力端子１０（１０ｂ、１０ｄ等）に対応するラッ
チ回路１４に第２の階調電圧を選択する階調データを記
憶させる。この階調データをラッチ回路１４に記憶させ
た後、半導体集積回路１の試験装置５０は、ＬＯＡＤ信
号入力端子１５に所定のタイミングで、パルス信号を入
力することにより、該ディジタル階調データが所定のタ
イミングでラッチ回路１４からＤＡＣ回路２に転送され
るようにしている。

【００５１】該階調データを、ＤＡＣ回路２に転送後、
２値化制御レジスタ４ａの第１のレジスタのみをハイレ
ベルに設定して、他の（ｍ−１）個のレジスタをローレ
ベルのデータに設定する２値化データを２値化制御レジ
スタ４ａに格納し、第１の階調電圧の階調電圧用配線Ｌ
のみをハイレベルに設定するとともに、他の（ｍ−１）
本の階調電圧用配線Ｌをローレベルに設定する。

【００５２】このとき、第２のＴＥＳＴ端子５ｂは、ハ
イレベルに設定し、階調電圧用オペアンプ３を高抵抗出
力状態に設定しておく。これらの設定動作により、奇数
番出力端子１０（１０ａ、１０ｃ等）からはハイレベル
が出力され、偶数番出力端子１０（１０ｂ、１０ｄ等）
からはローレベルが出力される。

【００５３】次に、第２の階調電圧の階調電圧用配線Ｌ
のみをハイレベルに設定して、他の（ｍ−１）本の階調
電圧用配線Ｌをローレベルに設定する２値化データを２
値化制御レジスタ４ａに格納する。

【００５４】このとき、２値化制御レジスタ４ａの 第
２のレジスタにハイレベルのデータを格納して他の（ｍ
−１）のレジスタにはローレベルのデータを格納する。
これらの設定動作により、奇数番出力端子１０（１０
ａ、１０ｃ等）からは、ローレベルが出力され、偶数番
出力端子１０（１０ｂ、１０ｄ等）からはハイレベルが
出力される。

【００５５】この後、各出力端子１０から出力されるこ
れらの２値化データをディジタルコンパレータを用いた
ファンクションテスト機能を使用して試験を実施する。
そして、階調データ入力端子１２からの全出力端子１０
に対応するディジタル階調データの入力、ＬＯＡＤ信号
入力端子１５からのＬＯＡＤ信号により階調データをＤ
ＡＣ回路２へ転送、及び２値化制御レジスタ４ａの２値
化データの書換、を順次繰り返すことで、液晶駆動半導
体集積回路１内のＤＡＣ回路２が正常に動作しているか
否かの試験が実施される。

【００５６】ここで、ＤＣ電圧測定器で階調出力電圧を
試験を実施した場合、セトリング時間が１ｍｓ〜３ｍｓ
かかるのに対して、ファンクションテスト機能を使用す
れば１μｓ以下の試験レートで１回の出力を試験可能で
ある。さらに、半導体集積回路１の試験装置５０のファ
ンクションテスト機能を使用すれば、全出力端子１０の
試験を同時に実行できることから、このファンクション
テスト機能を使用して、試験を行うことにより短時間で
液晶駆動半導体集積回路１の試験を実施することが可能
となる。特に、様々な組み合わせのディジタル階調デー
タをラッチ回路１４に書き込み試験を実施した場合にお
いても試験に要する時間が大幅に増加しないため、ＤＡ
Ｃ回路２の単一縮退故障不良をスクリーニングするとき
以外にも、長大な配線間干渉やデータ間干渉を考慮した
テストパターン等の試験時に実行することが可能とな
る。

【００５７】図５は、第２の実施形態として、２値化制
御レジスタ４ｂの出力をクロック制御インバータで構成
したトライステートバッファ６ｂを用いて階調電圧用配
線Ｌに出力する構成を示している。２値化制御レジスタ
４ｂの２値化データを階調出力用配線Ｌに出力する２値
出力バッファ６は、高抵抗出力状態を実現できるトライ
ステートバッファであればどのような構成であってもよ
い。

【００５８】ここで、トライステートバッファ６ｂは、
１本の階調電圧用配線Ｌに接続され、ハイレベル出力又
はローレベル出力をＤＡＣ回路２を経由して出力端子か
ら出力するが、この場合、トライステートバッファ６ｂ
の電流駆動能力が必要となる。１本の階調電圧用配線Ｌ
においては最大ｎ個のトランジスタが同時にＯＮ状態に
なることを想定して、トライステートバッファ６ｂは最
大ｎ個のトランジスタを駆動してｎ本の出力端子から信
号を出力させるだけの電流駆動能力が必要となるとこ
ろ、電流駆動能力の高いトライステートバッファ６ｂは
チップ面積を増加させ製造コストを増加させる原因にな
る。

【００５９】そこで、第３の実施形態として出力制御手
段を備えることにより、トライステートバッファ６ｂの
チップ面積の増加等による製造コストの増加を防止する
ことにしている。

【００６０】図７は、本発明の第３の実施形態の構成を
示しており、図８は、図７で示されるＤＡＣ回路の試験
のタイミングチャートを示している。ここでは、出力制
御手段として、ＤＡＣ回路２を２個以上の複数の出力端
子群に分割し、被測定出力端子群以外の出力端子群に対
応するＤＡＣ回路２のすべてのＳＷをオフにするととも
に、被測定出力端子群に対応するＤＡＣ回路２において
のみディジタル階調データに対応する階調電圧用配線Ｌ
のＳＷをオンに選択することができるようにしている。

【００６１】このため、１本の階調電圧用配線Ｌにおい
て同時にＯＮ状態になる可能性のあるトランジスタの最
大数を減少することが可能であるため、トライステート
バッファ６ｂに必要とされる電流駆動能力を低下させ、
トライステートバッファ６ｂの低コスト化を図ることが
できる。

【００６２】階調データＬＯＡＤ信号１５により階調デ
ータラッチ回路からＤＡＣ回路２内のＬＯＡＤレジスタ
７にディジタル階調データが転送される。ＬＯＡＤレジ
スタ７に転送されたディジタル階調データは、階調デー
タデコーダ回路８により６４個のＳＷのうちの１個のＳ
Ｗを選択する。

【００６３】高抵抗制御レジスタ９は、４個の出力端子
群に分割されたｎ本の出力端子のうちの１個の出力端子
群のみを選択するレジスタである。例えば、高抵抗レジ
スタ９ａの出力をハイレベルに設定し、高抵抗制御レジ
スタ９ｂ〜９ｄの出力をローレベルに設定したとき、出
力端子群１０Ａのみが階調電圧用配線Ｌ上の信号である
２値化制御用レジスタ４ａの２値化データに対応した出
力を行う。一方で、出力端子群１０Ｂ及び出力端子群１
０Ｃ、出力端子群１０Ｄは高抵抗出力状態になるため、
いかなる出力も行わない。

【００６４】また、高抵抗制御レジスタ９ｃの出力をハ
イレベルに設定し、高抵抗制御レジスタ９ａ、９ｂ、９
ｄの出力をローレベルに設定したときは出力端子群１０
Ｃが階調電圧用配線Ｌ上の信号である２値化制御レジス
タ４ａの２値化データに対応した出力を行う。

【００６５】このようにして、ハイレベルに設定する高
抵抗制御レジスタ９を順次切り換えていくことにより、
それぞれの出力端子群１０Ａ、１０Ｂ、１０Ｃ又は１０
Ｄの少なくとも１つを被試験対象として選択することが
できる。

【００６６】上述のように、高抵抗出力状態に設定され
る出力端子１０に対応するＤＡＣ回路２において全ＳＷ
がオフ状態になるように設定されるが、この設定の動作
は階調データデコーダ回路８に入力された高抵抗制御レ
ジスタ９の出力信号により制御される。よって、この機
能を利用してディジタル階調データをＬＯＡＤレジスタ
７に転送した後、被出力端子群（１０Ａ〜１０Ｄ）を順
次切り換えていくことで、１本の階調電圧用配線ＬでＯ
Ｎ状態になるＳＷの個数を最大ｎ／４個に低減すること
ができる。このため、２値化制御レジスタ４ａの２値化
データに対応した値を出力するトライステートバッファ
６ａのトランジスタの電流駆動能力を低減することが可
能となり、チップサイズの拡大及びコストの増加を抑制
することができる。

【００６７】なお、図７及び図８に示す出力制御手段で
は、出力端子群（１０Ａ〜１０Ｄ）を４分割している
が、出力端子群（１０Ａ〜１０Ｄ）は、トライステート
バッファ６ａのトランジスタの電流駆動能力等に応じて
任意の２個以上の出力端子群に分割することが可能であ
る。被測定出力端子以外の出力端子を高抵抗出力状態に
設定、被測定出力端子群のみをアクティブに制御する回
路として高抵抗制御レジスタ９を使用したが、入力端子
を設け被測定出力端子以外の出力端子を高抵抗出力状態
に設定、被測定出力端子群のみをアクティブにする信号
を入力することによっても、出力制御手段を実現するこ
とができる。

【００６８】

【発明の効果】以上のように、この発明によれば、以下
の効果を奏することができる。

【００６９】（１）入力された画像データ等のディジタ
ルデータに基づいて各出力端子毎に出力する半導体集積
回路が備えるＤ／Ａコンバータの階調電圧用配線の電圧
値を、所定の２値化データ及び２値化データ出力制御信
号により所定のタイミングで２値化する２値化手段を備
えたことから、Ｄ／Ａコンバータにおいて選択されるべ
き階調電圧用配線とその他の階調電圧用配線とを、所定
のタイミングで互いに異なる２値化データに２値化する
とともに、これに伴って該各出力端子からの出力も２値
化することから、該半導体集積回路が検査される際にＤ
／Ａコンバータ内部において該半導体集積回路に入力さ
れる前記ディジタルデータに対応した階調電圧用配線が
選択されているか否かを、例えばディジタルコンパレー
タを用いたファンクション試験等の簡易な構成で高速に
検出することができる。

【００７０】（２）所定の２値化データ及び２値化デー
タ出力制御信号に基づいて前記複数の階調電圧用配線の
電圧値を所定のタイミングで２値化することにより半導
体集積回路の出力端子からの前記出力を２値化する前記
２値化手段を、段階的に多値の電圧を出力自在にするＤ
／Ａコンバータの出力電圧源のオペアンプの出力を２値
化する回路、前記２値化データを記憶するレジスタ、及
び２値化データ出力制御信号に基づいて該レジスタに記
憶される該２値化データの前記複数の階調電圧用配線へ
の出力タイミングを制御するトライステートバッファを
前記半導体集積回路に追加することによって実現できる
ことから、半導体集積回路の回路構成の複雑化を抑制し
つつ、低廉に本発明の２値化手段を備えることができ
る。

【００７１】（３）入力される所定のディジタル階調デ
ータに応じて各出力端子から所定の階調電圧を出力する
とともに、試験時においては所定の２値化データ及び２
値化データ出力制御信号に基づいて各出力端子から所定
のタイミングで２値化データを出力することが可能な半
導体集積回路の試験装置が、所定の階調電圧値を示すデ
ィジタル階調データと、該所定の階調電圧値に対応する
階調電圧用配線のみ他の階調電圧用配線と異なる値にす
る２値化データと、を前記半導体集積回路に入力すると
ともに、前記ディジタル階調データと該２値化データと
の読取のタイミングを一致させ前記複数の出力端子のそ
れぞれから出力される該２値化された値に基づいて前記
Ｄ／Ａコンバータの良否を判定する判定手段を備えてい
ることから、この半導体集積回路の試験装置にＤＣ電圧
測定器等を備えさせる必要がなくなり試験装置自体の構
成を簡潔にすることができるとともに、高速に前記半導
体集積の試験を行うことができる。

【００７２】（４）試験装置が被試験対象である半導体
集積回路に備えられた複数の出力端子を所定の数の出力
端子群に分けて各出力端子群毎の階調出力電圧の判定を
行う出力制御手段を備えたことから、例えばすべての出
力端子に対応してすべての階調電圧用配線を２値化する
ことにより、２値化手段においてトライステートバッフ
ァに高度の電流駆動能力が要求される等を防止でき、２
値化手段を実現するためのコストの増加を防止すること
ができる。

【００７３】（５）入力される所定のディジタル階調デ
ータに応じて備えられた複数の階調電圧用配線から所定
の階調電圧用配線を選択して出力端子と接続することに
より各出力端子から所定の階調電圧を出力する半導体集
積回路を良否を試験する際に、前記所定の階調電圧用配
線の電圧値を他の階調電圧用配線と異なるようにして２
値化させる２値化工程と、所定の階調電圧値を示す前記
ディジタル階調データにより選択されるべき階調電圧用
配線が選択されているか否かを検出して該半導体集積回
路の良否を判定する判定工程と、を含むことから、該半
導体集積回路の良否の判定をＤＣ電圧測定器等を用いる
ことなく高速かつ低廉に行うことができる。

【００７４】よって、簡易な構成で高速かつ低廉に半導
体集積回路の良否を判定することが可能な半導体集積回
路、半導体集積回路の試験装置、及び半導体集積回路の
試験方法を提供することができる。

【図面の簡単な説明】

【図１】液晶駆動用半導体集積回路の基本的構成を示す
図である。

【図２】従来の半導体集積回路試験装置の構成を示す図
である。

【図３】本発明の液晶駆動用半導体集積回路の構成を示
す図である。

【図４】第１の実施形態における液晶駆動用半導体集積
回路の構成を示す図である。

【図５】第２の実施形態における液晶駆動用半導体集積
回路の構成を示す図である。

【図６】本発明の動作を示すタイミングチャートであ
る。

【図７】第３の実施形態における液晶駆動用半導体集積
回路の構成を示す図である。

【図８】第３の実施形態における動作を示すタイミング
チャートである。

【符号の説明】

１−液晶駆動半導体集積回路 ２−ＤＡＣ回路 ３−階調電圧用オペアンプ ４−２値化制御レジスタ ５−ＴＥＳＴ端子 ６（６ａ、６ｂ）−２値出力バッファ ７−ＬＯＡＤレジスタ ８−階調データデコーダ回路 ９−高抵抗制御レジスタ １０−階調電圧出力端子 １１−クロック入力端子 １２−階調データ入力端子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｆ Ｆターム(参考） 2G132 AA11 AK07 AK19 AL09 2H088 FA11 HA06 MA13 2H093 NA53 NC16 NC24 NC90 ND06 ND56 5F038 CD08 DF03 DT04 DT05 DT15 EZ20

Claims (5)

【特許請求の範囲】
1. 【請求項１】複数の階調電圧出力端子を備えた半導体集
   積回路の各出力端子が出力すべき階調電圧値を示すディ
   ジタル階調データの入力に応じて、段階的に電圧値の異
   なる複数の階調電圧用配線のうちから該出力すべき階調
   電圧値に対応する階調電圧用配線を選択して該出力端子
   に接続し、前記出力すべき階調電圧値の階調電圧を該出
   力端子毎に出力させるＤ／Ａコンバータを備えた半導体
   集積回路であって、 前記複数の階調電圧用配線うちの所定の階調電圧配線と
   その他の階調電圧配線とを互いに異なる２値の値にする
   ２値化データ及び該２値化データが該階調電圧用配線に
   供給されるタイミングを制御する２値化データ出力制御
   信号に基づいて前記複数の階調電圧用配線の電圧値を所
   定のタイミングで２値化する２値化手段を備えたことを
   特徴とする半導体集積回路。
2. 【請求項２】前記２値化手段は、段階的に多値の電圧を
   出力自在にするＤ／Ａコンバータの出力電圧源のオペア
   ンプからの出力を２値化する回路、前記２値化データを
   記憶するレジスタ、及び２値化データ出力制御信号に基
   づいて該レジスタに記憶される該２値化データの前記複
   数の階調電圧用配線への出力タイミングを制御するトラ
   イステートバッファを備えたことを特徴とする請求項１
   に記載の半導体集積回路。
3. 【請求項３】複数の階調電圧出力端子を備えた半導体集
   積回路の各出力端子が出力すべき階調電圧値を示すディ
   ジタル階調データの入力に応じて、段階的に電圧値の異
   なる複数の階調電圧用配線のうちから該出力すべき階調
   電圧値に対応する階調電圧用配線を選択して該出力端子
   に接続し前記出力すべき階調電圧値の階調電圧を該出力
   端子毎に出力させるＤ／Ａコンバータと、前記複数の階
   調電圧用配線うちの所定の階調電圧配線とその他の階調
   電圧配線とを互いに異なる２値の値にする２値化データ
   及び該２値化データが該階調電圧用配線に供給されるタ
   イミングを制御する２値化データ出力制御信号に基づい
   て前記複数の階調電圧用配線の電圧値を所定のタイミン
   グで２値化する２値化手段と、を備えた半導体集積回路
   の試験装置であって、 所定の階調電圧値を示す前記ディジタル階調データと、
   該所定の階調電圧値に対応する階調電圧用配線のみ他の
   階調電圧用配線と異なる値にする前記２値化データと、
   を前記半導体集積回路に入力するとともに、前記複数の
   出力端子から出力される該２値化された値に基づいて前
   記Ｄ／Ａコンバータの良否を判定する判定手段を備えた
   ことを特徴とする半導体集積回路の試験装置。
4. 【請求項４】前記複数の出力端子を所定の数の出力端子
   群に分割するとともに順次各出力端子群毎の階調出力電
   圧によって前記判定を行う出力制御手段を備えたことを
   特徴とする請求項３に記載の半導体集積回路の試験装
   置。
5. 【請求項５】半導体集積回路に備えられる複数の出力端
   子のうち各出力端子が出力すべき階調電圧値を示すディ
   ジタル階調データの入力に応じて、段階的に電圧値の異
   なる複数の階調電圧用配線のうちから該出力すべき階調
   電圧値に対応する階調電圧用配線を選択して出力端子に
   接続し前記出力すべき階調電圧値の階調電圧を該出力端
   子毎に出力させるＤ／Ａコンバータを備えた半導体集積
   回路の試験方法であって、 前記階調電圧用配線の電圧値を２値化する２値化工程
   と、所定の階調電圧値を示す前記ディジタル階調データ
   を前記半導体集積回路に入力するとともに該所定の階調
   電圧値に対応する階調電圧用配線のみ他の階調電圧用配
   線と異なる値にし、前記複数の出力端子から出力される
   該２値化された値に基づいて前記Ｄ／Ａコンバータの良
   否を判定する判定工程と、を含むことを特徴とする半導
   体集積回路の試験方法。