JP2003131590A - 平面表示装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 電圧依存性の抑制された平面表示装置を提供
する。 【解決手段】 補助容量半導体層37を形成し、レジスト
を形成した後、補助容量半導体層37に不純物イオンを注
入する。レジストの不純物イオンの注入により変質した
部分を半導体層31，41，45を晒すことなくドライアッシ
ングし、残りのレジストをウェットエッチングで除去す
る。補助容量半導体層37に不純物イオンを注入した後に
ゲート絶縁膜51を形成し、ゲート絶縁膜51に不純物を存
在させない。補助容量24の補助容量半導体層37の不純物
が高濃度であるためリーク電流を低く抑え、点欠不良の
点欠陥の発生率を抑制する。補助容量半導体層37の誘電
体層には不純物が存在しないため、画素用薄膜トランジ
スタ23、Ｐ型駆動回路用薄膜トランジスタ25およびＮ型
駆動回路用薄膜トランジスタ26の特性劣化を発生させな
い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マトリクス状に配
設された表示素子を有する平面表示装置およびその製造
方法に関する。

【０００２】

【従来の技術】一般に、平面表示装置の代表的なものと
してたとえば液晶表示装置があり、この液晶表示装置
は、高密度かつ大容量でありながら高機能、高精細な表
示が要求されている。そして、大面積で高品質な画像が
得られるため、マトリクス状に配置される表示素子の各
々に対応して能動型のスイッチング素子が配置され、こ
のスイッチング素子で表示素子を制御するアクティブマ
トリクス型が主流である。また、このアクティブマトリ
クス型の特徴の１つに、スイッチング素子を介して供給
される駆動電圧を所定期間保持する記憶保持動作があ
り、各表示素子に対応して記憶保持用の補助容量を有し
ている。このように、高品質な画像を得るために補助容
量が利用されており、特に、製造工程を簡略化するため
に、誘電体層を半導体層と金属電極とにより挟んだＭＯ
Ｓ（Metal Oxide Semiconductor）構造の補助容量が多
く利用されている。

【０００３】また、従来のＭＯＳ構造の補助容量の半導
体層には不純物イオンを注入しなかったり、または、不
純物イオンを低濃度しか注入していない。そして、この
ように不純物イオンが注入されていなかったり、不純物
イオンが低濃度の半導体層は、金属電極に印加する電圧
Ｖ_csが半導体層に印加する電圧Ｖ_sigよりも十分高い場
合には、補助容量は十分な容量を形成するが、金属電極
に印加する電圧Ｖ_csを半導体層に印加する電圧Ｖ_sigよ
り低くすると、補助容量はほとんど容量を形成せず、図
２４に示すように、金属電極に印加する電圧Ｖ_cs−半導
体層に印加する電圧Ｖ_sigの電圧依存を有する。また、
十分な補助容量を得るためには、金属電極に印加する電
圧Ｖ_cs−半導体層に印加する電圧Ｖ_sigを６Ｖ以上にす
る必要がある。

【０００４】したがって、たとえば半導体層に印加する
電圧Ｖ_sigの駆動電圧範囲を１Ｖないし９Ｖとした場
合、金属電極に印加する電圧Ｖ_csを１５Ｖにする必要が
あり、このとき金属電極に印加する電圧Ｖ_cs−半導体層
に印加する電圧Ｖ_sigは６Ｖないし１４Ｖという高い電
圧範囲で駆動することになる。

【０００５】そして、このように高い印加電圧では半導
体層と金属電極とに挟まれた誘電体層の劣化の原因とな
り、半導体層と金属電極との間でリーク電流の増加や短
絡などが発生するおそれがあり、初期状態での点欠陥数
が多いなどの品質の低下または駆動中に点欠陥数が増加
するなどの信頼性の低下を引き起こすおそれがある。

【０００６】一方、補助容量を十分な容量が得られるよ
うにするには、補助容量の半導体層に高濃度の不純物イ
オンを注入する必要がある。この高濃度の不純物イオン
の注入工程として、たとえば半導体層を形成し、この半
導体層上にゲート酸化膜を形成し、このゲート酸化膜上
にレジストをパターニングし、この状態で半導体層に不
純物イオンを注入し、そしてレジストを剥離する方法が
知られている。

【０００７】ところが、このような方法では、ゲート酸
化膜を介して半導体層に不純物イオンを注入するため、
ゲート酸化膜に損傷を与えたり、ゲート酸化膜での不純
物イオンの不所望な損失があり、多くのドーズ量が必要
になり、生産性上好ましくない。

【０００８】そこで、ゲート絶縁膜の形成前に、不純物
イオンを注入するベアドープが考えられるが、高濃度に
不純物イオンが注入された半導体層をＣＶＤ（Chemical
Vapor Deposition）装置などに挿入して、半導体層上
にゲート絶縁膜を形成すると、不純物イオンが拡散され
ＣＶＤ装置内が汚染されてしまい、品質が低下してしま
う。

【０００９】

【発明が解決しようとする課題】上述の方法により製造
すると、品質が低下するとともに生産性が好ましくない
問題を有している。

【００１０】本発明は、上記問題点に鑑みなされたもの
で、生産性を低下することなく品質を向上した平面表示
装置およびその製造方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、基板と、この
基板上にマトリクス状に配置された複数の表示素子と、
これら複数の表示素子に接続された複数の薄膜トランジ
スタと、前記表示素子に電気的に接続された補助容量半
導体層と、この補助容量半導体層上に形成された誘電体
層と、この誘電体層上に形成された金属電極とを備え、
前記補助容量半導体層、前記誘電体層および前記金属電
極により補助容量を構成する平面表示装置において、前
記薄膜トランジスタは、チャネル領域と、このチャネル
領域を挟み不純物イオンがそれぞれ注入されたソース領
域およびドレイン領域とを有する半導体層を備え、前記
補助容量半導体層には前記薄膜トランジスタの前記ソー
ス領域およびドレイン領域と略等しい濃度の不純物イオ
ンが同一工程で注入され、前記誘電体層は、真性な状態
であるもので、補助容量半導体層には薄膜トランジスタ
のソース領域およびドレイン領域と略等しい濃度の不純
物イオンが注入されているため必要以上に電圧を高くす
ることなく適切な補助容量を形成できるとともに、補助
容量の誘電体層は真性な状態であるため特性が低下する
おそれもない。

【００１２】また、基板と、この基板上にマトリクス状
に配置された複数の表示素子と、前記基板上に形成され
た半導体層、この半導体層上に形成された誘電体層のゲ
ート絶縁膜およびこの誘電体層上に形成された金属電極
のゲート電極で形成され前記複数の表示素子に接続され
た複数の薄膜トランジスタとを備えた平面表示装置にお
いて、前記薄膜トランジスタのソース領域およびドレイ
ン領域に注入される不純物イオンの濃度は、１×１０²⁰
ａｔｏｍｓ／ｃｍ³以上で、前記誘電体層は、半導体層
上に積層して形成され、半導体側の層は真性な状態で、
金属電極側の層は１×１０²⁰ａｔｏｍｓ／ｃｍ³以上の
炭素を含むもので、誘電体層の内、金属電極側の層は１
×１０²⁰ａｔｏｍｓ／ｃｍ³以上の炭素を含ませ、半導
体側の層は真性な状態なため特性を低下するおそれもな
い。

【００１３】さらに、本発明は、基板上に形成された薄
膜トランジスタと、前記薄膜トランジスタに接続された
表示素子と、前記表示素子に電気的に接続された補助容
量半導体層と、前記補助容量半導体層上に形成された誘
電体層と、前記誘電体層上に形成された金属電極とを有
し、前記補助容量半導体層、前記誘電体層、および前記
金属電極により補助容量を構成する平面表示装置の製造
方法において、前記基板上に、前記薄膜トランジスタの
半導体層と、前記補助容量半導体層とを同時に形成する
工程と、前記薄膜トランジスタのチャネル領域となる部
分を覆い、前記薄膜トランジスタのソース領域、ドレイ
ン領域、および前記補助容量半導体層の全面を露出する
形状のレジストマスクを前記半導体層上に形成する工程
と、前記レジストマスクを介して、前記薄膜トランジス
タのソース領域、ドレイン領域、および前記補助容量半
導体層の全面に不純物イオンを注入する工程と、前記レ
ジストマスクを除去する工程と、前記薄膜トランジスタ
の半導体層および前記補助容量半導体層を覆うように前
記誘電体層を形成する工程と、前記誘電体層上に、金属
層を成膜し、この金属層をパターニングして、前記薄膜
トランジスタのゲート電極、および補助容量半導体層に
対向する金属電極を形成する工程とを具備するもので、
補助容量半導体層に不純物イオンが注入されているため
必要以上に電圧を高くすることなく適切な補助容量を形
成できるとともに、誘電体層に不純物イオンが注入され
ず特性が低下するおそれもない。

【００１４】またさらに、本発明は、基板上にマトリク
ス状に配置された複数の表示素子と、前記基板上に形成
された半導体層、この半導体層上に形成された誘電体層
のゲート絶縁膜およびこの誘電体層上に形成された金属
電極のゲート電極で形成され前記複数の表示素子に接続
された複数の薄膜トランジスタとを備えた平面表示装置
の製造方法において、前記基板上に、前記薄膜トランジ
スタの半導体層を形成する工程と、前記薄膜トランジス
タのチャネル領域となる部分を覆い、前記薄膜トランジ
スタのソース領域およびドレイン領域の全面を露出する
形状のレジストマスクを前記半導体層上に形成する工程
と、前記レジストマスクを介して、前記薄膜トランジス
タのソース領域およびドレイン領域に不純物イオンを注
入する工程と、前記レジストマスクを除去する工程と、
前記薄膜トランジスタの半導体層の表面を酸化させて酸
化膜を形成する工程と、この酸化膜を覆うように前記誘
電体層を形成する工程と、前記誘電体層上に、金属層を
成膜し、この金属層をパターニングして、前記薄膜トラ
ンジスタのゲート電極を形成する工程とを具備するもの
で、半導体層に不純物イオンが注入されているため必要
以上に電圧を高くすることなく薄膜トランジスタは適切
な電圧で動作できるとともに、誘電体層に不純物イオン
が注入されず特性が低下するおそれもないとともに、半
導体層の表面を酸化させた後に誘電体層を形成すること
により、半導体層の不純物イオンが拡散せず、汚染を防
止し、生産性が向上する。

【００１５】

【発明の実施の形態】以下、本発明の平面表示装置の一
実施の形態のアクティブマトリクス型の液晶表示装置を
図面を参照して説明する。

【００１６】図１に示すように、液晶表示装置11は、平
面矩形状の画素部12を有し、この画素部12の隣り合う２
辺の周囲の額縁部に画素部12を駆動する駆動回路部14が
形成されている。

【００１７】そして、この液晶表示装置11は、マトリク
スアレイ基板15に対向基板16が対向して設けられ、これ
らマトリクスアレイ基板15および対向基板16間に光変調
層として液晶層17が挟持されて形成されている。

【００１８】まず、マトリクスアレイ基板15は、透明な
ガラスなどの絶縁性基板21上に膜厚５０ｎｍのアンダー
コート層22が形成され、このアンダーコート層22上に、
スイッチング素子としてのたとえばＮ型薄膜トランジス
タで構成される画素用薄膜トランジスタ（Thin Film Tr
ansistor）23、補助容量24、Ｐ型駆動回路用薄膜トラン
ジスタ25およびＮ型駆動回路用薄膜トランジスタ26が形
成されている。

【００１９】そして、画素用薄膜トランジスタ23は、ア
ンダーコート層22上に活性層となる膜厚５０ｎｍの多結
晶シリコンの半導体層31が形成され、この半導体層31
は、ゲート電極30に対応する位置に形成され所定濃度よ
り低い濃度の不純物を含むかもしくは不純物を含まな
い、たとえば不純物濃度が検出限界以下の真性な状態で
あるチャネル領域32と、所定濃度の不純物を含むソース
領域33、ドレイン領域34と、チャネル領域32およびソー
ス領域33間に配置されるＬＤＤ（Lightly Doped Drai
n）領域35、および、チャネル領域32およびドレイン領
域34間に配置されるＬＤＤ領域36とをそれぞれ備えてい
る。

【００２０】また、補助容量24の一電極としては、高濃
度、たとえば画素用薄膜トランジスタ23のソース・ドレ
イン領域33，34に含まれる不純物とほぼ同等の濃度の不
純物を全体に含む多結晶シリコンの補助容量半導体層37
が形成されている。

【００２１】さらに、Ｐ型駆動回路用薄膜トランジスタ
25は、アンダーコート層22上に活性層となる膜厚５０ｎ
ｍの半導体層41が形成され、この半導体層41は、ゲート
電極40に対応する位置に形成され所定濃度より低い濃度
の不純物を含むかもしくは不純物を含まない、たとえば
不純物濃度が検出限界以下の真性な状態であるチャネル
領域42と、所定濃度の不純物を含むドレイン領域43、お
よび、ソース領域44とをそれぞれ備えている。

【００２２】さらに、Ｎ型駆動回路用薄膜トランジスタ
26は、アンダーコート層22上に半導体層45が形成され、
この半導体層45は、ゲート電極52に対応する位置に形成
され所定濃度より低い濃度の不純物を含むかもしくは真
性な状態であるチャネル領域46と、所定濃度の不純物を
含むドレイン領域47、ソース領域48、チャネル領域46お
よびドレイン領域47間に配置されるＬＤＤ領域49、およ
び、チャネル領域46およびソース領域48間に配置される
ＬＤＤ領域50とをそれぞれ備えている。

【００２３】また、画素用薄膜トランジスタ23の半導体
層31、補助容量24の補助容量半導体層37、Ｐ型駆動回路
用薄膜トランジスタ25の活性層となる膜厚５０ｎｍの半
導体層41およびＮ型駆動回路用薄膜トランジスタ26の半
導体層45上には、補助容量24の誘電体としても機能する
ＴＥＯＳ（TetraEthyl OrthoSilicate）である誘電体層
の酸化シリコン（ＳｉＯ_ｘ）のゲート絶縁膜51が形成さ
れている。このゲート絶縁膜51は、不純物を低濃度含む
領域と、真性な状態である領域とを有する。このうち、
真性な状態である領域は、たとえばゲート電極30，40，
52に対応するチャネル領域32，42，46および金属電極54
に対応する領域である。

【００２４】さらに、ゲート絶縁膜51を介した画素用薄
膜トランジスタ23の半導体層31のチャネル領域32上には
膜厚３００ｎｍのモリブデンタングステン（ＭｏＷ）合
金のゲート電極30が形成されている。また、このゲート
電極30は、図示しない走査線の長手方向に直交する方向
に突出して形成され、この走査線は複数本平行に設けら
れている。

【００２５】また、ゲート絶縁膜51を介した補助容量半
導体層37上には膜厚３００ｎｍのモリブデンタングステ
ン合金の金属電極54が形成され、この金属電極54は、図
示しない走査線と平行な長手状である。

【００２６】さらに、ゲート絶縁膜51を介したＰ型駆動
回路用薄膜トランジスタ25の半導体層41のチャネル領域
42上には膜厚３００ｎｍのモリブデンタングステン合金
のゲート電極40が形成されており、ゲート絶縁膜51を介
したＮ型駆動回路用薄膜トランジスタ26の半導体層45の
チャネル領域46上には膜厚３００ｎｍのモリブデンタン
グステン合金のゲート電極52が形成されている。

【００２７】また、画素用薄膜トランジスタ23のゲート
電極30、補助容量半導体層37の金属電極54、Ｐ型駆動回
路用薄膜トランジスタ25のゲート電極40およびＮ型駆動
回路用薄膜トランジスタ26のゲート電極52上には、膜厚
６００ｎｍの酸化シリコンの層間絶縁膜57が形成されて
いる。

【００２８】さらに、層間絶縁膜57およびゲート絶縁膜
51を貫通し、画素用薄膜トランジスタ23のソース領域33
に達するコンタクトホール61、画素用薄膜トランジスタ
23のドレイン領域34に達するコンタクトホール62、補助
容量24の補助容量半導体層37に達するコンタクトホール
63、Ｐ型駆動回路用薄膜トランジスタ25のドレイン領域
43に達するコンタクトホール64、Ｐ型駆動回路用薄膜ト
ランジスタ25のソース領域44に達するコンタクトホール
65、Ｎ型駆動回路用薄膜トランジスタ26のドレイン領域
47に達するコンタクトホール66、および、Ｎ型駆動回路
用薄膜トランジスタ26のソース領域48に達するコンタク
トホール67がそれぞれ穿設されている。

【００２９】そして、コンタクトホール66には画素用薄
膜トランジスタ23のソース領域33に接触するソース電極
71が設けられ、このソース電極71には図示しない信号線
が一体に設けられ、この信号線は走査線および金属電極
54と直交する方向に複数本設けられている。したがっ
て、信号線および走査線のそれぞれの交点に画素用薄膜
トランジスタ23が配置されている。

【００３０】また、コンタクトホール62およびコンタク
トホール63には画素用薄膜トランジスタ23のドレイン領
域34および補助容量24の補助容量半導体層37を互いに接
続することも兼ねたドレイン電極73が設けられ、コンタ
クトホール64にはＰ型駆動回路用薄膜トランジスタ25の
ドレイン領域43に接続するドレイン電極74、コンタクト
ホール65およびコンタクトホール66にはＰ型駆動回路用
薄膜トランジスタ25のソース領域44に接続するとともに
Ｎ型駆動回路用薄膜トランジスタ26のドレイン領域47に
接続する共通電極75、および、コンタクトホール67には
Ｎ型駆動回路用薄膜トランジスタ26のソース領域48に接
続する共通電極75が設けられている。なお、これらソー
ス電極71、ドレイン電極73、ドレイン電極74、共通電極
75およびソース電極77は、膜厚６００ｎｍでアルミニウ
ム（Ａｌ）などの単体または積層膜あるいは合金膜で形
成されている。

【００３１】さらに、これらソース電極71、ドレイン電
極73、ドレイン電極74、共通電極75およびソース電極77
上には、窒化シリコン（ＳｉＮ_ｘ）の保護絶縁膜78が形
成され、この保護絶縁膜78には画素用薄膜トランジスタ
23のドレイン電極73を露出するコンタクトホール79が形
成されている。

【００３２】また、保護絶縁膜78上には顔料が分散され
た赤、緑または青の３色の着色層がストライプ状に形成
された有機絶縁膜の膜厚２μｍのカラーフィルタ層80が
形成され、このカラーフィルタ層80にも画素用薄膜トラ
ンジスタ23のドレイン電極73を露出するコンタクトホー
ル81が形成されている。

【００３３】さらに、このカラーフィルタ層80上には、
表示素子を構成する表示用電極としての膜厚１μｍのＩ
ＴＯ（Indium tin Oxide）の画素電極82が形成され、こ
の画素電極82は画素用薄膜トランジスタ23のドレイン電
極73に電気的に接続されている。

【００３４】また、画素電極82を含むカラーフィルタ層
80上には、低温キュア型のポリイミドを印刷塗布してラ
ビング処理された配向膜83が形成されている。

【００３５】一方、対向基板16は、透明なガラスなどの
絶縁性基板91上に膜厚１００ｎｍのＩＴＯの対向電極93
が形成され、この対向電極93上にはラビング処理された
配向膜94が形成されている。

【００３６】そして、マトリクスアレイ基板15および対
向基板16間には液晶層17が封止されて挟持され、マトリ
クスアレイ基板15および対向基板16のそれぞれの反対面
には偏光板96，97が貼着されている。

【００３７】次に、液晶表示装置11の製造方法について
説明する。

【００３８】まず、図２に示すように、絶縁性基板21上
にプラズマＣＶＤ（Plasma Chemical Vapor Depositio
n）法により、酸化シリコン膜のアンダーコート層22お
よび画素用薄膜トランジスタ23の半導体層31、補助容量
24の補助容量半導体層37、Ｐ型駆動回路用薄膜トランジ
スタ25の半導体層41およびＮ型駆動回路用薄膜トランジ
スタ26の半導体層45となる非晶質シリコン薄膜101を５
０ｎｍ程度の膜厚で成膜する。

【００３９】ここで、図３に示すように、この非晶質シ
リコン薄膜101にイオンドーピング法により、加速電圧
を１０ｋｅＶ、ドーズ量を４×１０¹¹ａｔｏｍｓ／ｃｍ
²として、Ｂ₂Ｈ₆／Ｈ₂をソースガスとしてボロン（Ｂ）
などのＰ型不純物イオンを低濃度で注入してもよい。

【００４０】次に、ＥＬＡ（エキシマレーザアニール）
法により非晶質シリコン薄膜101を多結晶化して多結晶
シリコン膜とし、この多結晶シリコン膜にレジストを塗
布し、図４に示すように、このレジストをフォトリソグ
ラフィ工程により島状のレジストマスク102にエッチン
グ加工し、このレジストマスク102をマスクとして画素
用薄膜トランジスタ23の半導体層31、補助容量24の補助
容量半導体層37、Ｐ型駆動回路用薄膜トランジスタ25の
半導体層41およびＮ型駆動回路用薄膜トランジスタ26の
半導体層45を形成する。

【００４１】その後、図５に示すように、このレジスト
マスク102を剥離し、さらにレジストを塗布し、フォト
リソグラフィ工程により所望形状にパターニングしたレ
ジストマスク103をマスクとし、補助容量24の補助容量
半導体層37、画素用薄膜トランジスタ23の半導体層31の
ソース領域33およびドレイン領域34、Ｎ型駆動回路用薄
膜トランジスタ26の半導体層45のドレイン領域47および
ソース領域48に、加速電圧１０ｋｅＶ、２×１０¹⁴ａｔ
ｏｍｓ／ｃｍ²のドーズ量でＰＨ₃／Ｈ₂をソースガスと
してリン（Ｐ）などのＮ型不純物イオンを高濃度で注入
する。

【００４２】この不純物イオンを注入した後、図６に示
すように、レジストマスク103の変質層を含む表面層を
ドライエッチング装置を用いてドライアッシングにより
除去する。なお、ドライアッシングは、フルアッシング
に対して２５％〜５０％の時間で処理するのが望まし
い。２５％より少ないとレジストマスク103の表面の変
質層を除去できず、５０％より長くすると部分的に半導
体層31，41，45が晒される領域が発生し、画素用薄膜ト
ランジスタ23、Ｐ型駆動回路用薄膜トランジスタ25およ
びＮ型駆動回路用薄膜トランジスタ26の特性劣化が発生
する。

【００４３】ドライアッシングにより表面層を除去した
後、図７に示すように、レジスト剥離液（たとえば長瀬
産業製Ｎ３２１、東京応化製ＴＯＫ１０４など）により
レジストマスク103をウェットエッチングにより除去す
る。

【００４４】そして、図８に示すように、常圧（ＡＰ）
ＣＶＤ法またはプラズマＣＶＤ法によりこれら画素用薄
膜トランジスタ23の半導体層31、補助容量24の補助容量
半導体層37、Ｐ型駆動回路用薄膜トランジスタ25の半導
体層41およびＮ型駆動回路用薄膜トランジスタ26の半導
体層45を含むアンダーコート層22上の全面に酸化シリコ
ンの補助容量24の誘電体層としても機能するゲート絶縁
膜51を８０ｎｍ〜１４０ｎｍの膜厚で成膜する。

【００４５】次に、図９に示すように、ゲート絶縁膜51
上の全面にスパッタ法によりモリブデンタングステン合
金膜104を３００ｎｍ程度の膜厚で被着する。

【００４６】そして、図１０に示すように、モリブデン
タングステン合金膜104をフォトリソグラフィ工程によ
り所定の形状にパターニングし、Ｐ型駆動回路用薄膜ト
ランジスタ25のゲート電極40を形成する。そして、この
ゲート電極40をマスクとして、加速電圧５０ｋｅＶ〜７
０ｋｅＶ、ドーズ量２×１０¹⁵ａｔｏｍｓ／ｃｍ²でＢ₂
Ｈ₆／Ｈ₂をソースガスとしてボロンなどのＰ型不純物イ
オンを高濃度で注入し、Ｐ型駆動回路用薄膜トランジス
タ25のドレイン領域43およびソース領域44を形成する。

【００４７】さらに、図１１に示すように、モリブデン
タングステン合金膜104を所定の形状にパターニング
し、画素用薄膜トランジスタ23のゲート電極30、Ｎ型駆
動回路用薄膜トランジスタ26のゲート電極52および補助
容量24の金属電極54を形成する。なお、この際に補助容
量24の金属電極54は補助容量半導体層37を十分に覆い補
助容量半導体層37の長手方向の側縁は平面視で金属電極
54の長手方向側縁より内側に位置するようにパターニン
グする。

【００４８】この後、ＬＤＤ形成工程では、画素用薄膜
トランジスタ23のゲート電極30およびＮ型駆動回路用薄
膜トランジスタ26のゲート電極52をマスクとして、加速
電圧５０ｋｅＶ〜７０ｋｅＶ、５×１０¹³ａｔｏｍｓ／
ｃｍ²のドーズ量でＰＨ₃／Ｈ ₂によりリンなどのＮ型不
純物イオンを低濃度で注入し、画素用薄膜トランジスタ
23のＬＤＤ領域35，36およびＮ型駆動回路用薄膜トラン
ジスタ26のＬＤＤ領域49，50を形成する。この後、５０
０℃〜６００℃程度で、１時間のアニール処理して、注
入した不純物を活性化させる。

【００４９】次に、図１２に示すように、層間絶縁膜成
膜工程では、これら画素用薄膜トランジスタ23のゲート
電極30、補助容量24の金属電極54、Ｐ型駆動回路用薄膜
トランジスタ25のゲート電極40およびＮ型駆動回路用薄
膜トランジスタ26のゲート電極52を含むゲート絶縁膜51
上に、プラズマＣＶＤ法を用いて全面に膜厚６００ｎｍ
の酸化シリコンの層間絶縁膜57を被着する。

【００５０】続いて、図１３に示すように、コンタクト
ホール形成工程では、層間絶縁膜57およびゲート絶縁膜
51にフォトエッチング法により、画素用薄膜トランジス
タ23のソース領域33に達するコンタクトホール61、画素
用薄膜トランジスタ23のドレイン領域34に達するコンタ
クトホール62、補助容量24の補助容量半導体層37に達す
るコンタクトホール63、Ｐ型駆動回路用薄膜トランジス
タ25のドレイン領域43に達するコンタクトホール64、Ｐ
型駆動回路用薄膜トランジスタ25のソース領域44に達す
るコンタクトホール65、Ｎ型駆動回路用薄膜トランジス
タ26のドレイン領域47に達するコンタクトホール66、お
よび、Ｎ型駆動回路用薄膜トランジスタ26のソース領域
48に達するコンタクトホール67を形成する。

【００５１】次に、図１４に示すように、層間絶縁膜57
上およびコンタクトホール61，62，63，64，65，66，67
内にアルミニウムなどの単体または積層膜あるいは合金
膜105を５００ｎｍ程度被着する。

【００５２】そして、図１５に示すように、フォトエッ
チング法によりこの合金膜105を所定の形状にパターニ
ングし、画素用薄膜トランジスタ23のソース電極71、ソ
ース電極71に一体の信号線およびドレイン電極73、Ｐ型
駆動回路用薄膜トランジスタ25のドレイン電極74および
共通電極75、Ｎ型駆動回路用薄膜トランジスタ26の共通
電極75およびソース電極77を形成する。

【００５３】さらに、図１６に示すように、画素用薄膜
トランジスタ23のソース電極71、ソース電極71に一体の
信号線およびドレイン電極73、Ｐ型駆動回路用薄膜トラ
ンジスタ25のドレイン電極74および共通電極75、Ｎ型駆
動回路用薄膜トランジスタ26の共通電極75およびソース
電極77を含む層間絶縁膜57上にプラズマＣＶＤ法により
窒化シリコンの保護絶縁膜78を成膜する。

【００５４】そして、図１７に示すように、この保護絶
縁膜78にフォトエッチング法により画素用薄膜トランジ
スタ23のドレイン電極73を露出するコンタクトホール79
を形成する。

【００５５】次に、図１８に示すように、顔料が分散さ
れた赤、緑および青の３色の着色層の透明有機絶縁膜を
全面にストライプ状で２μｍの膜厚で塗布してカラーフ
ィルタ層80を形成する。

【００５６】また、図１９に示すように、このカラーフ
ィルタ層80に、画素用薄膜トランジスタ23のドレイン電
極73を露出するコンタクトホール81を形成する。

【００５７】そして、図２０に示すように、ＩＴＯをス
パッタ法により膜厚１００ｎｍ程度で成膜し、フォトエ
ッチング法により所定の形状にパターニングして、画素
電極82を形成する。

【００５８】最後に、画素電極82を含む保護絶縁膜78上
に低温キュア型のポリイミドを印刷塗布し、ラビング処
理して配向膜83を形成し、マトリクスアレイ基板15が形
成される。

【００５９】一方、対向基板16は、絶縁性基板91上にＩ
ＴＯをスパッタ法により膜厚１００ｎｍ程度に成膜し、
対向電極93を形成する。

【００６０】また、この対向電極93上にポリイミドを印
刷塗布し、ラビング処理して配向膜94を形成し、対向基
板16が形成される。

【００６１】このように形成したマトリクスアレイ基板
15と対向基板16を間隙を介して対向させてセル化し、こ
れらマトリクスアレイ基板15と対向基板16の間隙に液晶
を注入し封止して液晶層17を形成する。

【００６２】そして、マトリクスアレイ基板15および対
向基板16の外表面に偏光板96，97を貼り付けることによ
り、液晶表示装置11が形成される。

【００６３】上記実施の形態によれば、補助容量24の補
助容量半導体層37の不純物の濃度が１０²⁰ａｔｏｍｓ／
ｃｍ³以上であるため、電圧依存を小さくして補助容量
半導体層37と金属電極54との間の電位を低くすることが
でき、低消費電力で表示品位の良好な平面表示装置を実
現できる。また、駆動電圧が高いことにより発生するリ
ーク電流を抑え、点欠陥の発生率を抑制できる。さら
に、ゲート絶縁膜51の薄膜トランジスタのチャネルに対
応する部分に不純物が存在しない、つまり真性な状態に
あるため、画素用薄膜トランジスタ23、Ｐ型駆動回路用
薄膜トランジスタ25およびＮ型駆動回路用薄膜トランジ
スタ26の特性劣化を発生させることがない。

【００６４】また、ゲート絶縁膜51の成膜前に補助容量
半導体層37に不純物イオンを注入するベアドープである
ため、図２１（ａ）に示すように、補助容量24では不純
物は補助容量半導体層37のみに存在し、誘電体層には不
純物が存在しない。なお、従来例のようにした場合に
は、図２１（ｂ）に示すように、誘電体層にピークを有
するように不純物が存在する。

【００６５】さらに、ゲート絶縁膜51の形成前に不純物
イオンを注入するため、ゲート絶縁膜51の形成後に不純
物イオンを注入する場合と比し、ドーズ量を１／１０程
度とすることが可能となりプロセス時間を短縮化しなが
ら補助容量半導体層37への不純物の高濃度注入が可能と
なる。また、不純物イオン注入時のゲート絶縁膜51の損
傷を防止できる。

【００６６】また、レジストマスク103を全てアッシン
グで除去してしまうと、半導体層31，41，45がアッシン
グ装置内で晒されて、半導体層31，41，45のチャネル領
域32，42，46がプラズマに晒される欠陥、いわゆる電荷
が生じたり、高濃度の不純物を含んだレジストマスク10
3をアッシングしたことによる装置内の不純物の汚染に
より表面に不純物が付着して、電界効果移動度が減少し
たり、閾値電圧負方向にシフトしたり、Ｓ値が増大して
しまうが、レジストマスク103を全てはアッシングしな
いことにより、このような弊害を防止できる。

【００６７】次に、他の実施の形態について、図２２お
よび図２３を参照して説明する。

【００６８】この図２２に示す液晶表示装置11は、基本
的には図１ないし図２０に示す上述の液晶表示装置11と
同様であるが、半導体層31，41，45の表面に誘電体層を
形成する酸化膜の下側のゲート絶縁膜111，112，113が
形成され、補助容量半導体層37の表面に酸化膜114を形
成したものである。そして、下側のゲート絶縁膜111，1
12，113が半導体層31，41，45側でゲート絶縁膜51がゲ
ート電極30，40，52側である上側になり、下側のゲート
絶縁膜111，112，113とゲート絶縁膜51とが２層に積層
された状態となる。また、いずれのゲート絶縁膜51，11
1，112，113も不純物イオンは含まれておらず、たとえ
ば検出限界以下で、ゲート絶縁膜111，112，113は炭素
（Ｃ）も含まれておらず、同様にたとえば検出限界以下
で、ゲート絶縁膜51は炭素（Ｃ）が１〜２×１０²⁰ａｔ
ｏｍｓ／ｃｍ³以上、たとえば１×１０²⁰ａｔｏｍｓ／
ｃｍ³含まれている。

【００６９】次に、この図２２に示す液晶表示装置の製
造方法について説明する。この図２２に示す液晶表示装
置の製造方法は、基本的には図１ないし図２０に示す上
述の液晶表示装置11と同様であるが、図７に示す工程の
次に、図２３に示すように、レジストマスク103をウェ
ットエッチングした後に、半導体層31，41，45の表面を
オゾン洗浄して、半導体層31，41，45の表面に酸化膜の
ゲート絶縁膜111，112，113を形成するものである。そ
して、その後同様に図８ないし図２０の工程で処理し、
図２２に示す液晶表示装置11を形成する。

【００７０】そして、この図２２に示す液晶表示装置11
も、基本的には上述の液晶表示装置11と同様の作用、効
果を奏するが、さらに、半導体層31，41，45の表面に酸
化膜のゲート絶縁膜111，112，113および補助容量半導
体層37の表面に酸化膜114を形成することにより、これ
らゲート絶縁膜111，112，113および酸化膜114がそれぞ
れキャッピング層としての役目をするため、以降の工程
でたとえばゲート絶縁膜51の形成の際にＣＶＤなどの装
置で処理などをしても、半導体層31，41，45から不純物
イオンが装置内に拡散することがなく、工程汚染などが
生ぜず、より生産性が向上する。

【００７１】上述の実施の形態では一例として液晶表示
装置を用いて説明したが、これに限定されず、対向する
電極間に光変調層として発光層を備えた表示素子を、マ
トリクス状に配置したたとえば有機ＥＬ表示装置などの
自己発光型表示装置にも適用できる。

【００７２】

【発明の効果】本発明によれば、生産性を低下させるこ
となく、特性などの品質を向上できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の液晶表示装置を示す断
面図である。

【図２】同上液晶表示装置のマトリクスアレイ基板の一
製造工程を示す断面図である。

【図３】同上液晶表示装置のマトリクスアレイ基板の図
２の次の製造工程を示す断面図である。

【図４】同上液晶表示装置のマトリクスアレイ基板の図
３の次の製造工程を示す断面図である。

【図５】同上液晶表示装置のマトリクスアレイ基板の図
４の次の製造工程を示す断面図である。

【図６】同上液晶表示装置のマトリクスアレイ基板の図
５の次の製造工程を示す断面図である。

【図７】同上液晶表示装置のマトリクスアレイ基板の図
６の次の製造工程を示す断面図である。

【図８】同上液晶表示装置のマトリクスアレイ基板の図
７の次の製造工程を示す断面図である。

【図９】同上液晶表示装置のマトリクスアレイ基板の図
８の次の製造工程を示す断面図である。

【図１０】同上液晶表示装置のマトリクスアレイ基板の
図９の次の製造工程を示す断面図である。

【図１１】同上液晶表示装置のマトリクスアレイ基板の
図１０の次の製造工程を示す断面図である。

【図１２】同上液晶表示装置のマトリクスアレイ基板の
図１１の次の製造工程を示す断面図である。

【図１３】同上液晶表示装置のマトリクスアレイ基板の
図１２の次の製造工程を示す断面図である。

【図１４】同上液晶表示装置のマトリクスアレイ基板の
図１３の次の製造工程を示す断面図である。

【図１５】同上液晶表示装置のマトリクスアレイ基板の
図１４の次の製造工程を示す断面図である。

【図１６】同上液晶表示装置のマトリクスアレイ基板の
図１５の次の製造工程を示す断面図である。

【図１７】同上液晶表示装置のマトリクスアレイ基板の
図１６の次の製造工程を示す断面図である。

【図１８】同上液晶表示装置のマトリクスアレイ基板の
図１７の次の製造工程を示す断面図である。

【図１９】同上液晶表示装置のマトリクスアレイ基板の
図１８の次の製造工程を示す断面図である。

【図２０】同上液晶表示装置のマトリクスアレイ基板の
図１９の次の製造工程を示す断面図である。

【図２１】同上液晶表示装置の補助容量の不純物濃度を
示すグラフである。（ａ）実施の形態の補助容量（ｂ）
従来例

【図２２】同上他の一実施の形態の液晶表示装置を示す
断面図である。

【図２３】同上液晶表示装置のマトリクスアレイ基板の
図７および図８の間の製造工程を示す断面図である。

【図２４】ＭＯＳとＭＩＭのＣ−Ｖ特性を示すグラフで
ある。

【符号の説明】

21 絶縁性基板 23 画素用薄膜トランジスタ 24 補助容量 30 ゲート電極 31 半導体層 32 チャネル領域 33 ソース領域 34 ドレイン領域 37 補助容量半導体層 51，111，112，113 誘電体層であるゲート絶縁膜 54 金属電極 82 表示素子を構成する画素電極 102，103 レジストマスク 114 酸化膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１７Ｕ Ｆターム(参考） 2H092 JA23 JA49 JB68 KA07 MA06 5C094 AA42 AA43 BA03 BA43 CA19 EA04 EA07 5F110 AA09 AA26 BB02 BB04 CC02 DD02 DD13 EE06 EE44 FF02 FF07 FF09 FF22 FF29 FF30 GG02 GG13 GG25 GG32 GG34 GG35 GG45 GG51 HJ01 HJ04 HJ13 HJ23 HL03 HL06 HL11 HL22 HM15 NN03 NN04 NN23 NN24 NN35 NN72 NN73 PP03 QQ10 QQ11

Claims (8)

【特許請求の範囲】
1. 【請求項１】 基板と、この基板上にマトリクス状に配
   置された複数の表示素子と、これら複数の表示素子に接
   続された複数の薄膜トランジスタと、前記表示素子に電
   気的に接続された補助容量半導体層と、この補助容量半
   導体層上に形成された誘電体層と、この誘電体層上に形
   成された金属電極とを備え、前記補助容量半導体層、前
   記誘電体層および前記金属電極により補助容量を構成す
   る平面表示装置において、 前記薄膜トランジスタは、チャネル領域と、このチャネ
   ル領域を挟み不純物イオンがそれぞれ注入されたソース
   領域およびドレイン領域とを有する半導体層を備え、前
   記補助容量半導体層には前記薄膜トランジスタの前記ソ
   ース領域およびドレイン領域と略等しい濃度の不純物イ
   オンが同一工程で注入され、 前記誘電体層は、真性な状態であることを特徴とする平
   面表示装置。
2. 【請求項２】 薄膜トランジスタのソース領域およびド
   レイン領域、および補助容量半導体層に注入される不純
   物イオンの濃度は、１×１０²⁰ａｔｏｍｓ／ｃｍ³以上
   であることを特徴とする請求項１記載の平面表示装置。
3. 【請求項３】 誘電体層は、半導体層上に積層して形成
   され、半導体側の層は真性な状態で、金属電極側の層は
   １×１０²⁰ａｔｏｍｓ／ｃｍ³以上のカーボンを含むこ
   とを特徴とする請求項１または２記載の平面表示装置。
4. 【請求項４】 基板と、この基板上にマトリクス状に配
   置された複数の表示素子と、前記基板上に形成された半
   導体層、この半導体層上に形成された誘電体層のゲート
   絶縁膜およびこの誘電体層上に形成された金属電極のゲ
   ート電極で形成され前記複数の表示素子に接続された複
   数の薄膜トランジスタとを備えた平面表示装置におい
   て、 前記薄膜トランジスタのソース領域およびドレイン領域
   に注入される不純物イオンの濃度は、１×１０²⁰ａｔｏ
   ｍｓ／ｃｍ³以上で、 前記誘電体層は、半導体層上に積層して形成され、半導
   体側の層は真性な状態で、金属電極側の層は１×１０²⁰
   ａｔｏｍｓ／ｃｍ³以上の炭素を含むことを特徴とする
   平面表示装置。
5. 【請求項５】 基板上に形成された薄膜トランジスタ
   と、前記薄膜トランジスタに接続された表示素子と、前
   記表示素子に電気的に接続された補助容量半導体層と、
   前記補助容量半導体層上に形成された誘電体層と、前記
   誘電体層上に形成された金属電極とを有し、前記補助容
   量半導体層、前記誘電体層、および前記金属電極により
   補助容量を構成する平面表示装置の製造方法において、 前記基板上に、前記薄膜トランジスタの半導体層と、前
   記補助容量半導体層とを同時に形成する工程と、 前記薄膜トランジスタのチャネル領域となる部分を覆
   い、前記薄膜トランジスタのソース領域、ドレイン領
   域、および前記補助容量半導体層の全面を露出する形状
   のレジストマスクを前記半導体層上に形成する工程と、 前記レジストマスクを介して、前記薄膜トランジスタの
   ソース領域、ドレイン領域、および前記補助容量半導体
   層の全面に不純物イオンを注入する工程と、前記レジス
   トマスクを除去する工程と、 前記薄膜トランジスタの半導体層および前記補助容量半
   導体層を覆うように前記誘電体層を形成する工程と、 前記誘電体層上に、金属層を成膜し、この金属層をパタ
   ーニングして、前記薄膜トランジスタのゲート電極、お
   よび補助容量半導体層に対向する金属電極を形成する工
   程とを具備することを特徴とする平面表示装置の製造方
   法。
6. 【請求項６】 レジストマスクを除去する工程は、 前記レジストマスクを前記補助容量半導体層が露出しな
   い状態までドライアッシングする工程と、 残りの前記レジストマスクをウェットエッチングにより
   除去する工程とを含むことを特徴とする請求項５記載の
   平面表示装置の製造方法。
7. 【請求項７】 薄膜トランジスタの半導体層の表面を酸
   化させて酸化膜を形成する工程を含むことを特徴とする
   請求項５または６記載の平面表示装置の製造方法。
8. 【請求項８】 基板上にマトリクス状に配置された複数
   の表示素子と、前記基板上に形成された半導体層、この
   半導体層上に形成された誘電体層のゲート絶縁膜および
   この誘電体層上に形成された金属電極のゲート電極で形
   成され前記複数の表示素子に接続された複数の薄膜トラ
   ンジスタとを備えた平面表示装置の製造方法において、 前記基板上に、前記薄膜トランジスタの半導体層を形成
   する工程と、 前記薄膜トランジスタのチャネル領域となる部分を覆
   い、前記薄膜トランジスタのソース領域およびドレイン
   領域の全面を露出する形状のレジストマスクを前記半導
   体層上に形成する工程と、 前記レジストマスクを介して、前記薄膜トランジスタの
   ソース領域およびドレイン領域に不純物イオンを注入す
   る工程と、 前記レジストマスクを除去する工程と、 前記薄膜トランジスタの半導体層の表面を酸化させて酸
   化膜を形成する工程と、 この酸化膜を覆うように前記誘電体層を形成する工程
   と、 前記誘電体層上に、金属層を成膜し、この金属層をパタ
   ーニングして、前記薄膜トランジスタのゲート電極を形
   成する工程とを具備することを特徴とする平面表示装置
   の製造方法。