JP2003075870A - 平面表示装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 電圧依存性の抑制され歩留りが向上した平面
表示装置を提供する。 【解決手段】 補助容量24の半導体の下部電極38に選択
的に薄膜トランジスタ23のソース領域32およびドレイン
領域33と略等しい濃度に不純物を注入することにより、
駆動電圧を下げて消費電力を低下できる。下部電極38へ
の不純物の注入の際のレジストマスクをプラズマアッシ
ングして剥離した後に、第１の絶縁膜41の表面に入った
ダメージ層を除去する希フッ酸処理をすることにより、
第１の絶縁膜41中のゲート絶縁膜部43にダメージがない
ため薄膜トランジスタ23の特性劣化は発生しない。第１
の絶縁膜41上に、第２の絶縁膜42を積層して成膜してい
ることにより、希フッ酸処理の際に第１の絶縁膜41にピ
ンホールができた場合でも、ゲート絶縁膜部43のゲート
電極34と半導体層31のチャネル領域35との間もしくは、
誘電体部45でショートを防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
および薄膜コンデンサを有する平面表示装置およびその
製造方法に関する。

【０００２】

【従来の技術】従来、この種の平面表示装置としては、
たとえばマトリクス状に画素が配設された液晶表示装置
が知られている。また、この液晶表示装置のうち、マト
リクス状に配設された画素に対応して薄膜トランジスタ
が設けられたアクティブマトリクス型がある。そして、
このアクティブマトリクス型の液晶表示装置は、画素に
対応して設けられた薄膜トランジスタのスイッチング動
作によってそれぞれの画素に任意の電位を書き込み、各
画素の光透過率を制御して画面表示するもので、表示特
性が優れている。近年は、画素に電位を書き込むための
薄膜トランジスタだけでなく、これら薄膜トランジスタ
を駆動する駆動回路も同一の基板上に形成されているも
のもある。

【０００３】この駆動回路が設けられている液晶表示装
置では、低消費電力化が要望されている。一方、画素に
対応して記憶保持用の薄膜コンデンサが設けられてお
り、低消費電力化にはこの薄膜コンデンサの動作電圧を
低くすることが有効であるが、現状用いている薄膜コン
デンサは電極の一方に不純物をドーピングしていないポ
リシリコンを用いるＭＯＳ（Metal Oxide Semiconducto
r）型であり、容量を形成するためには高電圧をかける
必要があって動作電圧は低下できない。

【０００４】また、このようなＭＯＳ型の薄膜コンデン
サの電圧を低下させるには、一方の電極を形成するポリ
シリコンに高濃度の不純物を注入し、その特性を金属の
ようにすることが知られている。そして、この薄膜コン
デンサの一方の電極を形成するポリシリコンに高濃度の
不純物を注入した構造のコンデンサを作成するために
は、不純物イオンを注入する部分を開口したレジストマ
スクを用いてイオンドーピング装置により、薄膜コンデ
ンサの一方の電極と一般的に同層のポリシリコン層に設
けられている薄膜トランジスタのソース領域、ドレイン
領域と、薄膜コンデンサの一方の電極にのみ選択的に不
純物を注入している。この場合、レジストマスクは薄膜
トランジスタの半導体層上あるいは半導体層上に形成さ
れるゲート絶縁膜上に形成されるため、半導体層とゲー
ト絶縁膜との間もしくはゲート絶縁膜とゲート電極との
間で、レジストマスクの塗布および剥離をすることにな
る。

【０００５】

【発明が解決しようとする課題】しかしながら、半導体
層とゲート絶縁膜との間もしくはゲート絶縁膜とゲート
電極との間のいずれも、薄膜トランジスタの特性を左右
する領域であるため、プロセスによるダメージは必要最
低限に留めなければならない。一方、イオンドーピング
のマスクとして用いたレジストマスクは、注入されたイ
オンによるダメージにより表面が硬化しており、高エネ
ルギで加速したプラズマを用いるドライアッシング装置
を使用しなければ剥離できない。このドライアッシング
によるレジストマスクの剥離の際には、レジストマスク
を剥離する表面に大きなダメージを与えることは避けら
れず、薄膜トランジスタの特性が劣化するおそれがあ
る。

【０００６】また、ドライアッシングの際のダメージは
表面にのみ発生するので、薄膜トランジスタの特性のみ
を考えれば、ダメージを受けた膜表面のみをレジストマ
スクを剥離した後に希フッ酸で洗浄すれば特性は回復す
る。

【０００７】ところが、希フッ酸で洗浄すると、ゲート
酸化膜にパーティクルが乗っていたり、弱い部分があっ
たりした場合に、ピンホールが発生して、ゲート電極上
に形成されるゲート電極と半導体層との間にショートが
発生して歩留を低下するおそれがある問題を有してい
る。

【０００８】本発明は、上記問題点に鑑みなされたもの
で、電圧依存性の抑制され歩留りが向上された平面表示
装置およびその製造方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は、基板と、この
基板上に形成された複数の薄膜トランジスタと、この薄
膜トランジスタに接続され、マトリクス状に配置された
複数の表示素子と、前記表示素子に電気的に接続された
補助容量用半導体層と、前記補助容量用半導体層上に形
成された絶縁層と、前記絶縁層上に形成された金属電極
とを備え、前記補助容量用半導体層、前記絶縁層、およ
び前記金属電極とにより補助容量を構成する平面表示装
置において、前記薄膜トランジスタは、チャネル領域
と、このチャネル領域を挟み不純物がそれぞれ注入され
たソース領域およびドレイン領域とを有する半導体層を
備え、前記補助容量用半導体層は前記薄膜トランジスタ
の前記ソース領域およびドレイン領域と略等しい濃度の
不純物が注入され、前記絶縁層は、不純物が所定濃度注
入された第１の絶縁膜と、真性な状態あるいは前記所定
濃度より低い濃度の不純物が注入された第２の絶縁膜と
が積層されてなるもので、薄膜コンデンサを形成する補
助容量用半導体層に不純物が薄膜トランジスタのソース
領域およびドレイン領域と略等しい濃度の注入されてい
るため、駆動電圧を下げて消費電力を低下させることが
でき、製造工程中に第１の絶縁膜にピンホールなどが生
じても、第１の絶縁膜上に第２の絶縁膜を形成している
ため薄膜トランジスタのゲート電極および活性層のチャ
ネル領域間は第２の絶縁膜で絶縁し薄膜トランジスタの
特性劣化を回避でき、歩留りの低下を生じない。

【００１０】また、本発明は、基板上に、薄膜トランジ
スタの半導体層と、補助容量用半導体層とを同時に形成
する工程と、前記薄膜トランジスタの半導体層および前
記補助容量用半導体層を覆うように第１の絶縁膜を形成
する工程と、前記薄膜トランジスタのチャネル領域とな
る部分を覆い、前記薄膜トランジスタのソース領域、ド
レイン領域、および前記補助容量用半導体層の全面を露
出する形状のレジストマスクを前記第１の絶縁膜上に形
成する工程と、前記レジストマスクを介して、前記薄膜
トランジスタのソース領域、ドレイン領域、および前記
補助容量用半導体層の全面に不純物を注入する工程と、
前記レジストマスクを除去する工程と、前記第１の絶縁
膜を洗浄する工程と、前記第１の絶縁膜上に第２の絶縁
膜を形成する工程と、前記第２の絶縁膜上に、金属層を
成膜し、この金属層をパターニングして、前記薄膜トラ
ンジスタのゲート電極、および補助容量用半導体層に対
向する金属電極を形成する工程とを具備するもので、薄
膜コンデンサの補助容量用半導体層に薄膜トランジスタ
のソース領域およびドレイン領域と同様に不純物を注入
できるため、駆動電圧を下げて消費電力を低下させるこ
とができるとともに、レジストマスクを第１の絶縁膜上
に形成し、このレジストマスクを剥離する際に第１の絶
縁膜にピンホールなどが生じても、レジストマスクを除
去した後に第１の絶縁膜上に第２の絶縁膜を形成するた
め、薄膜トランジスタのゲート電極および半導体層のチ
ャネル領域間は第２の絶縁膜で絶縁し薄膜トランジスタ
の特性劣化を回避でき、歩留りの低下を生じない。

【００１１】

【発明の実施の形態】以下、本発明の平面表示装置の一
実施の形態のアクティブマトリクス型の液晶表示装置を
図面を参照して説明する。

【００１２】図１に示すように、平面表示装置としての
液晶表示装置11は、マトリクスアレイ基板12に対向基板
13が対向して設けられ、これらマトリクスアレイ基板12
および対向基板13間に光変調層として液晶層14が挟持さ
れて形成されている。

【００１３】まず、マトリクスアレイ基板12は、透明な
ガラスなどの絶縁性基板21上に酸化シリコン（Ｓｉ
Ｏ_ｘ）の膜厚５０ｎｍのアンダーコート層22が形成さ
れ、このアンダーコート層22上に、スイッチング素子と
してのたとえばＮ型薄膜トランジスタで構成される画素
用の薄膜トランジスタ（Thin Film Transistor）23、お
よび、ＭＯＳ（Metal Oxide Semiconductor）型の薄膜
コンデンサとしての補助容量24が形成されている。

【００１４】そして、薄膜トランジスタ23は、アンダー
コート層22上に膜厚５０ｎｍの多結晶シリコンの半導体
層31が形成され、この半導体層31には所定濃度の不純物
を含むソース領域32およびドレイン領域33が形成され、
上方に位置するゲート電極34に自己整合的に対応する位
置に、所定濃度より低い濃度の不純物を含むかもしくは
真性な状態であるチャネル領域35が形成され、チャネル
領域35およびソース領域32間にＬＤＤ（Lightly Doped
Drain）領域36が形成され、チャネル領域35およびドレ
イン領域33間にＬＤＤ領域37がそれぞれ形成されてい
る。

【００１５】また、アンダーコート層22上には補助容量
24の一電極となる補助容量用半導体層としての下部電極
38が形成され、この下部電極38は、高濃度、たとえば薄
膜トランジスタ23のソース領域32およびドレイン領域33
に含まれる不純物とほぼ同等の濃度の不純物を全体に含
んだ多結晶シリコンの半導体層により形成されている。

【００１６】また、薄膜トランジスタ23の半導体層31お
よび補助容量24の下部電極38上には、絶縁層40が形成さ
れ、この絶縁層40は酸化シリコンの膜厚７０ｎｍの第１
の絶縁膜41およびこの第１の絶縁膜41より不純物濃度が
低い同様に膜厚６５ｎｍの第２の絶縁膜42が積層されて
形成されている。

【００１７】このように、第１の絶縁膜41には不純物が
高濃度に注入されているためゲッタリング作用を有し、
ガラス中に含まれるナトリウム（Ｎａ）などの不純物の
拡散を防止できる。

【００１８】また、耐圧に影響するゲート電極34もしく
は補助容量24の金属電極としての上部電極44の直下の第
２の絶縁膜42は、ＬＤＤ領域36，37形成の際の不純物注
入時にゲート電極34もしくは上部電極44がマスクとなる
ため、実質的に不純物を含まない、つまり真性な状態と
することでき、耐圧低下を抑制できる。

【００１９】さらに、ゲート電極34は第１の絶縁膜41お
よび第２の絶縁膜42を介したチャネル領域35上に、膜厚
３００ｎｍのモリブデンタングステン（ＭｏＷ）合金で
形成され、このゲート電極34は図示しない走査線の長手
方向に直交する方向に突出して形成され、この走査線は
複数本平行に設けられている。そして、第１の絶縁膜41
および第２の絶縁膜42のゲート電極34およびチャネル領
域35間は、ゲート絶縁膜部43として機能する。

【００２０】また、第１の絶縁膜41および第２の絶縁膜
42を介した下部電極38上にはゲート電極34と同様に膜厚
３００ｎｍのモリブデンタングステン合金の上部電極44
が形成され、この上部電極44は、図示しない走査線と平
行な長手状で、補助容量配線として行毎に連続して形成
されている。そして、第１の絶縁膜41および第２の絶縁
膜42の上部電極44および下部電極38間は、誘電体部45と
して機能する。

【００２１】さらに、薄膜トランジスタ23のゲート電極
34および補助容量24の上部電極44上には、膜厚４００ｎ
ｍの酸化シリコンの層間絶縁膜46が形成されている。

【００２２】また、補助容量24の上方の層間絶縁膜46上
にはマトリクス状に表示素子を形成する膜厚１００ｎｍ
のＩＴＯ（Indium Tin Oxide）の画素電極47が形成され
ている。

【００２３】さらに、層間絶縁膜46および第１の絶縁膜
41および第２の絶縁膜42を貫通し、薄膜トランジスタ23
のソース領域32に達するコンタクトホール48およびドレ
イン領域33に達するコンタクトホール49がそれぞれ穿設
されている。

【００２４】そして、コンタクトホール48にはソース領
域32に接触する膜厚６００ｎｍでアルミニウム（Ａｌ）
などの単体または積層膜あるいは合金膜のソース電極51
が設けられ、このソース電極51には図示しない信号線が
一体に設けられ、この信号線は走査線および補助容量配
線となる上部電極44と直交する方向に複数本設けられて
いる。したがって、信号線および走査線のそれぞれの交
点に薄膜トランジスタ23が配置されている。

【００２５】また、コンタクトホール49にはドレイン領
域35および画素電極47を互いに接続する膜厚６００ｎｍ
でアルミニウムなどの単体または積層膜あるいは合金膜
のドレイン電極52が設けられている。

【００２６】さらに、これらソース電極51、ドレイン電
極52および画素電極47を含む層間絶縁膜46上には、膜厚
４００ｎｍで窒化シリコン（ＳｉＮ_ｘ）のパッシベーシ
ョン膜53が形成され、このパッシベーション膜53には画
素電極47を露出する開口54が形成されている。

【００２７】また、画素電極47を含むパッシベーション
膜53上には、低温キュア型のポリイミドを印刷塗布して
ラビング処理された配向膜55が形成されている。

【００２８】一方、対向基板13は、透明なガラスなどの
絶縁性基板61上に薄膜トランジスタ23の上方に位置し
て、この薄膜トランジスタ23への光を遮光するとともに
ブラックマトリクスとして機能する格子状または、スト
ライプ状の遮光膜62が形成され、この遮光膜62を境とし
て絶縁性基板61上には青、赤および緑のカラーフィルタ
64が形成され、これらカラーフィルタ64上には膜厚１０
０ｎｍのＩＴＯの対向電極65が形成され、この対向電極
65上にはラビング処理された配向膜66が形成されてい
る。

【００２９】そして、マトリクスアレイ基板12および対
向基板13の周囲には図示しない封止材が配設され、マト
リクスアレイ基板12および対向基板13の間には液晶層14
が封止されて挟持され、マトリクスアレイ基板12および
対向基板13のそれぞれの外表面には図示しない偏光板が
貼着されている。

【００３０】次に、液晶表示装置11の製造方法について
説明する。

【００３１】まず、図２に示すように、絶縁性基板21上
にプラズマＣＶＤ（Plasma Chemical Vapor Depositio
n）法により、酸化シリコンのアンダーコート層22およ
び非晶質シリコン薄膜を５０ｎｍ程度の膜厚で積層して
成膜し、この非晶質シリコン薄膜をエキシマレーザなど
によるレーザアニール法で加熱、結晶化させてポリシリ
コンである多結晶シリコン薄膜71を形成する。

【００３２】ここで、多結晶シリコン薄膜71の全面に、
ボロンなどのＰ型不純物をドープしてもよい。

【００３３】次に、図３に示すように、多結晶シリコン
薄膜71をパターニングし薄膜トランジスタ23の半導体層
31と補助容量24の下部電極38などになる部分のみを残し
他の不要部分をフォトエッチング法を用いて除去する。

【００３４】そして、図４に示すように、薄膜トランジ
スタ23の半導体層31と補助容量24の下部電極38を含むア
ンダーコート層22上にプラズマＣＶＤ法により、酸化シ
リコンの第１の絶縁膜41を７０ｎｍの膜厚で成膜する。

【００３５】また、第１の絶縁膜41の全面にフォトレジ
スト層を形成し、このフォトレジスト層をフォトエッチ
ングにより、図５に示すように、薄膜トランジスタ23の
半導体層31のソース領域32およびドレイン領域33以外の
部分にレジストマスク72を選択的に形成する。薄膜トラ
ンジスタ23のソース領域32およびドレイン領域33に不純
物を注入するとともに、補助容量24の下部電極38となる
部分を低抵抗化するように不純物を注入させる。

【００３６】たとえば図６に示すように、レジストマス
ク72を介して、補助容量24の下部電極38、薄膜トランジ
スタ23の半導体層31のソース領域32およびドレイン領域
33にリン（Ｐ）などのＮ型不純物を高濃度、たとえば加
速電圧５０ｋｅＶ、ドーズ量１．０Ｅ１５ｃｍ^−２で注
入する。

【００３７】また、図７に示すように、レジストマスク
72をプラズマアッシング法により剥離する。なお、この
プラズマアッシング法により第１の絶縁層41の表面にダ
メージが発生しダメージ層73が生じてしまう。

【００３８】そして、図８に示すように、第１の絶縁膜
41の表面のダメージ層73を、たとえば０．３％の希フッ
酸で１５秒洗浄する希フッ酸処理により除去する。

【００３９】次に、図９に示すように、第１の絶縁膜41
の表面全体に、プラズマＣＶＤ法により第２の絶縁膜42
となる酸化シリコンを６５ｎｍの膜厚で形成する。

【００４０】また、図１０に示すように、第２の絶縁膜
42上の全面にスパッタ法によりモリブデンタングステン
合金膜74を３００ｎｍ程度の膜厚で被着する。

【００４１】そして、図１１に示すように、モリブデン
タングステン合金膜74をフォトリソグラフィ工程により
所定の形状にパターニングし、半導体層31の上方でこの
半導体層31のソース領域32およびドレイン領域33となる
部分よりそれぞれやや内側に位置して薄膜トランジスタ
23のゲート電極34、および、下部電極38の上方でこの下
部電極38よりやや大きめに上部電極44を形成し、他の部
分を除去する。

【００４２】この後、図１２に示すように、薄膜トラン
ジスタ23のゲート電極34をマスクとしてリンなどのＮ型
不純物を低濃度でたとえば加速電圧８０ｋｅＶ、ドーズ
量３Ｅ１３ｃｍ^−２で注入し、薄膜トランジスタ23のＬ
ＤＤ領域36，37を形成するとともに、チャネル領域35を
ゲート電極34に自己整合させて形成し、アニール処理し
て注入した不純物を活性化させる。

【００４３】次に、図１３に示すように、これら薄膜ト
ランジスタ23のゲート電極34および補助容量24の上部電
極44を含む第２の絶縁膜42上に、プラズマＣＶＤ法を用
いて全面に酸化シリコンの層間絶縁膜46を被着する。ま
た、層間絶縁膜46上にスパッタリング法によりＩＴＯ膜
を膜厚１００ｎｍで形成し、このＩＴＯ膜をフォトエッ
チング法を用いて画素電極47を形成し、他の部分を除去
する。

【００４４】続いて、層間絶縁膜46、第１の絶縁膜41お
よび第２の絶縁膜42にフォトエッチング法により、薄膜
トランジスタ23のソース領域32に達するコンタクトホー
ル48および薄膜トランジスタ23のドレイン領域33に達す
るコンタクトホール49を開孔する。

【００４５】次に、層間絶縁膜46上およびコンタクトホ
ール48，49内にスパッタリング法によりアルミニウムな
どの単体または積層膜あるいは合金膜を４００ｎｍの膜
厚で被着し、フォトエッチング法により所定の形状にパ
ターニングし、薄膜トランジスタ23のソース電極51、ソ
ース電極51に一体の信号線およびドレイン電極52を形成
する。

【００４６】さらに、薄膜トランジスタ23のソース電極
51、ソース電極51に一体の信号線およびドレイン電極52
および画素電極47を含む層間絶縁膜46上にプラズマＣＶ
Ｄ法により窒化シリコンのパッシベーション膜53を膜厚
４００ｎｍで成膜する。そして、フォトエッチング法に
より画素電極47の上方に開口54を形成する。

【００４７】次に、図１に示すように、画素電極47を含
むパッシベーション膜53上に配向膜55を形成し、マトリ
クスアレイ基板12を形成する。

【００４８】そして、このマトリクスアレイ基板12に対
向基板13を間隙を介して対向させてセル化し、これらマ
トリクスアレイ基板12と対向基板13の間隙に液晶を注入
し封止して液晶層14を形成する。

【００４９】そして、マトリクスアレイ基板12および対
向基板13の外表面に図示しない偏光板を貼り付けること
により、液晶表示装置11を形成する。

【００５０】上記実施の形態によれば、補助容量24の下
部電極38に選択的に薄膜トランジスタ23のソース領域32
およびドレイン領域33と略等しい高濃度に不純物が注入
されていることにより、駆動電圧を下げて消費電力を低
下できる。

【００５１】また、下部電極38への不純物の注入の際の
レジストマスク72をプラズマアッシングして剥離した後
に、第１の絶縁膜41の表面に入ったダメージ層73を除去
する希フッ酸処理をすることにより、第１の絶縁膜41中
のゲート絶縁膜部43にダメージがないため薄膜トランジ
スタ23の特性劣化は発生しない。さらに、第１の絶縁膜
41上に、第２の絶縁膜42が積層して成膜されていること
により、希フッ酸処理の際に第１の絶縁膜41にピンホー
ルができた場合でも、第２の絶縁膜42によってゲート絶
縁膜部43のゲート電極34と半導体層31のチャネル領域35
との間もしくは、誘電体部45でショートを防止できるた
め、歩留の低下を抑制できる。また、第１の絶縁膜41に
比べ、補助容量24の下部電極38、薄膜トランジスタ23の
半導体層31のソース領域32およびドレイン領域33に不純
物を注入した際に、同時に不純物が注入されており、こ
れら不純物による可動性イオンのゲッタリング作用によ
り薄膜トランジスタ23の特性変動を抑制することができ
る。一方、単に、絶縁層40に不純物を注入しただけでは
絶縁膜40の絶縁性を低下を生ずることがあるが、実質的
に不純物を含まない第２の絶縁膜42を積層するため、絶
縁膜40の絶縁性の低下を抑制できる。

【００５２】そして、上記実施の形態では、半導体層31
の多結晶シリコン薄膜をレーザアニール法により作成し
たが、非晶質シリコンを固相成長させて形成しても良
い。

【００５３】また、ゲート電極34などの電極および信号
線などにはスパッタリング法によって作成した金属薄膜
を用い、アルミニウムもしくはその合金薄膜を用いた
が、導電性のある物質ならば何でもよく、不純物添加し
たシリコン薄膜を用いても良い。

【００５４】さらに、注入する不純物にリンを用いたＮ
型半導体装置のＮ型薄膜トランジスタを用いて説明した
が、Ｐ型半導体装置にも適用できる。

【００５５】またさらに、層間絶縁膜46にはプラズマＣ
ＶＤ法により作成した酸化膜の酸化シリコンを用いた
が、熱ＣＶＤ法あるいはスパッタリング法で形成しても
よく、酸化膜だけでなく絶縁性を有する膜ならば何でも
使用できる。

【００５６】上述の実施の形態では一例として液晶表示
装置を用いて説明したが、これに限定されず、対向する
電極間に光変調層として発光層を備えた表示素子を、マ
トリクス状に配置してなる例えば有機ＥＬ表示装置等の
自己発光型表示装置にも適用することができる。

【００５７】

【発明の効果】本発明は、電圧依存性を抑制し歩留りを
向上できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の液晶表示装置を示す断
面図である。

【図２】同上液晶表示装置のマトリクスアレイ基板の一
製造工程を示す断面図である。

【図３】同上液晶表示装置のマトリクスアレイ基板の図
２の次の製造工程を示す断面図である。

【図４】同上液晶表示装置のマトリクスアレイ基板の図
３の次の製造工程を示す断面図である。

【図５】同上液晶表示装置のマトリクスアレイ基板の図
４の次の製造工程を示す断面図である。

【図６】同上液晶表示装置のマトリクスアレイ基板の図
５の次の製造工程を示す断面図である。

【図７】同上液晶表示装置のマトリクスアレイ基板の図
６の次の製造工程を示す断面図である。

【図８】同上液晶表示装置のマトリクスアレイ基板の図
７の次の製造工程を示す断面図である。

【図９】同上液晶表示装置のマトリクスアレイ基板の図
８の次の製造工程を示す断面図である。

【図１０】同上液晶表示装置のマトリクスアレイ基板の
図９の次の製造工程を示す断面図である。

【図１１】同上液晶表示装置のマトリクスアレイ基板の
図１０の次の製造工程を示す断面図である。

【図１２】同上液晶表示装置のマトリクスアレイ基板の
図１１の次の製造工程を示す断面図である。

【図１３】同上液晶表示装置のマトリクスアレイ基板の
図１２の次の製造工程を示す断面図である。

【符号の説明】

11 平面表示装置としての液晶表示装置 21 絶縁性基板 23 薄膜トランジスタ 24 補助容量 31 半導体層 32 ソース領域 33 ドレイン領域 34 ゲート電極 35 チャネル領域 38 補助容量用半導体層としての下部電極 40 絶縁層 41 第１の絶縁膜 42 第２の絶縁膜 44 金属電極としての上部電極 47 表示素子を形成する画素電極 72 レジストマスク

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA24 JB56 JB63 JB66 MA07 MA15 MA17 MA22 MA27 NA13 NA16 NA29 5C094 AA22 AA23 AA42 AA43 BA03 BA43 CA19 DA15 EA04 EA07 FB15 GB10 5F110 AA12 BB01 CC02 DD02 DD13 EE06 EE09 EE44 FF02 FF07 FF09 FF30 FF36 GG02 GG13 GG25 GG32 GG35 HJ01 HJ13 HJ23 HL03 HL23 HM15 NN02 NN03 NN04 NN23 NN24 NN34 NN35 NN72 NN73 PP03

Claims (3)

【特許請求の範囲】
1. 【請求項１】 基板と、この基板上に形成された複数の
   薄膜トランジスタと、この薄膜トランジスタに接続さ
   れ、マトリクス状に配置された複数の表示素子と、前記
   表示素子に電気的に接続された補助容量用半導体層と、
   前記補助容量用半導体層上に形成された絶縁層と、前記
   絶縁層上に形成された金属電極とを備え、 前記補助容量用半導体層、前記絶縁層、および前記金属
   電極とにより補助容量を構成する平面表示装置におい
   て、 前記薄膜トランジスタは、チャネル領域と、このチャネ
   ル領域を挟み不純物がそれぞれ注入されたソース領域お
   よびドレイン領域とを有する半導体層を備え、前記補助
   容量用半導体層は前記薄膜トランジスタの前記ソース領
   域およびドレイン領域と略等しい濃度の不純物が注入さ
   れ、 前記絶縁層は、不純物が所定濃度注入された第１の絶縁
   膜と、真性な状態あるいは前記所定濃度より低い濃度の
   不純物が注入された第２の絶縁膜とが積層されてなるこ
   とを特徴とする平面表示装置。
2. 【請求項２】 第２の絶縁膜は第１の絶縁膜よりも膜厚
   が厚いことを特徴とする請求項１記載の平面表示装置。
3. 【請求項３】 基板上に、薄膜トランジスタの半導体層
   と、補助容量用半導体層とを同時に形成する工程と、 前記薄膜トランジスタの半導体層および前記補助容量用
   半導体層を覆うように第１の絶縁膜を形成する工程と、 前記薄膜トランジスタのチャネル領域となる部分を覆
   い、前記薄膜トランジスタのソース領域、ドレイン領
   域、および前記補助容量用半導体層の全面を露出する形
   状のレジストマスクを前記第１の絶縁膜上に形成する工
   程と、 前記レジストマスクを介して、前記薄膜トランジスタの
   ソース領域、ドレイン領域、および前記補助容量用半導
   体層の全面に不純物を注入する工程と、 前記レジストマスクを除去する工程と、 前記第１の絶縁膜を洗浄する工程と、 前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に、金属層を成膜し、この金属層を
   パターニングして、前記薄膜トランジスタのゲート電
   極、および補助容量用半導体層に対向する金属電極を形
   成する工程とを具備することを特徴とする平面表示装置
   の製造方法。