KR100645036B1 - 액정표시장치의 박막트랜지스터측 판넬 및 그 형성방법 - Google Patents

액정표시장치의 박막트랜지스터측 판넬 및 그 형성방법 Download PDF

Info

Publication number
KR100645036B1
KR100645036B1 KR1019990027136A KR19990027136A KR100645036B1 KR 100645036 B1 KR100645036 B1 KR 100645036B1 KR 1019990027136 A KR1019990027136 A KR 1019990027136A KR 19990027136 A KR19990027136 A KR 19990027136A KR 100645036 B1 KR100645036 B1 KR 100645036B1
Authority
KR
South Korea
Prior art keywords
electrode
gate
layer
forming
color filter
Prior art date
Application number
KR1019990027136A
Other languages
English (en)
Other versions
KR20010009012A (ko
Inventor
송진호
김현재
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019990027136A priority Critical patent/KR100645036B1/ko
Publication of KR20010009012A publication Critical patent/KR20010009012A/ko
Application granted granted Critical
Publication of KR100645036B1 publication Critical patent/KR100645036B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G02F1/13685—Top gates
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor
    • G02F2202/104—Materials and properties semiconductor poly-Si

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Ceramic Engineering (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명인 액정표시장치의 트랜지스터측 판넬과 그 형성방법에 관한 것이다.
본 발명의 판넬은 판넬 내면에 형성된 탑 게이트 방식 폴리실리콘형 박막트랜지스터에서 컬러필터층이 트랜지스터의 게이트 전극 바로 위에 형성되고 상기 컬러필터층을 통과하면서 이루어지는 콘택을 통해 소오스 드레인 전극이 각각 폴리실리콘층으로 형성된 소오스 드레인 영역과 전기적 접속을 이루는 것을 특징으로 하고, 글래스 기판에 폴리실리콘층 액티브 패턴을 형성하고, 상기 액티브 패턴 위로 게이트 절연막을 적층하고 다시 게이트 메탈층 적층, P형 트랜지스터의 게이트 전극 패터닝, P형 이온주입, 게이트 보조 메탈층 적층, N형 트랜지스터 게이트 전극 언더 컷 구조 패터닝, 고농고 N형 이온주입, 게이트 보조 메탈층 제거 단계를 통해 형성한 박막 트랜지스터 전극 위로 종래의 단순 절연막 대신, 3 단계로 감광성 유기 절연막으로 이루어진 컬러층을 적층하고 콘택을 제외한 해당 화소부와 주변부에 패턴을 형성한 다음, 컬러층 위로 다시 전극층을 적층 패터닝하여 전극을 형성하고, 전극 위로 유기 절연막을 형성하고 드레인 전극 위로 비아 콘택을 형성한 다음 화소전극을 패턴 형성하는 단계가 순차적으로 구비되어 이루어진다.
폴리실리콘, 컬러필터

Description

액정표시장치의 박막트랜지스터측 판넬 및 그 형성방법{Method for Forming a Panel of a Liquid Crystal Display Device}
도1은 글래스 기판에 블로킹(Blocking)층을 전면 적층한 다음 버퍼(buffer) 패턴을 형성한 상태를 나타낸다.
도2는 도1의 상태에서 전면에 LPCVD(저압 화학기상증착)을 통해 아몰퍼스 실리콘막을 적층하고 레이저 조사를 통해 저온 폴리실리콘으로 형성한 상태에서 포토리소그래피와 에칭을 통해 액티브 패턴을 형성한 상태를 나타낸다.
도3은 도2의 상태에서 액티브 패턴 위로 게이트 절연막을 전면에 적층하고 그 위에 게이트 메탈을 적층한 상태를 나타낸다.
도4는 도3의 상태에서 포토리소그래피와 에칭을 통해 구동회로부 P형 트랜지스터부에서 게이트 패턴을 형성하고 포토레지스트를 제거한 다음 P형 불순물을 이온주입하는 상태를 나타낸다.
도5는 도4의 상태에서 전면에 크롬층을 적층하고 포토리소그래피와 에칭을 이용하여 N형 트랜지스터 게이트 및 화소부 캐퍼시터 전극 패턴을 형성한 상태를 나타낸다.
도6은 도5의 상태에서 포토레지스트를 제거하고 크롬 패턴을 이온주입 마스크로 N형 고농도 이온주입을 실시하는 상태를 나타낸다.
도7은 도6의 상태에서 크롬층을 제거하고 N형 저농도 이온주입을 실시하는 상태를 나타낸다.
도8은 도7의 상태에서 3가지 컬러층을 형성하고 패터닝한 상태를 나타낸다.
도9는 도8의 상태에서 콘택에 전극을 패턴 형성하고 그 위에 유기 절연막을 두껍게 적층하여 평탄화한 다음 화소부 드레인 전극 위로 비아 콘택을 패턴 형성하고 다시 그 위에 화소전극으로 ITO를 패턴형성한 상태를 나타낸다.
도10의 (a),(b)는 이상의 작업에 적합한 마스크 패턴을 개략적으로 나타낸 것이다.
※도면 주요부분에 대한 부호의 설명
10: 글래스 기판 11: 블로킹(Blocking)층
12: 버퍼(buffer) 13: 액티브 패턴
15: 게이트 절연막 17: 게이트 메탈층
171: 게이트 패턴 172: 게이트
173: 캐퍼시터 전극 18: 포토레지스트
19: 크롬층 20: 드레인 영역
30: 소오스 영역 21,31: 콘택홀
22: 드레인 전극 32: 소오스 전극
40: 채널 50: LDD
60: 컬러층 70: 유기 절연막
80: 화소전극
본 발명은 액정표시장치의 박막트랜지스터측 판넬 및 그 형성방법에 관한 것으로서 보다 상세하게는 컬러필터를 톱 게이트 폴리실리콘형 박막트랜지스터의 층간절연막으로 사용하는 액정표시장치의 박막트랜지스터측 판넬 및 형성방법에 관한 것이다.1
근래에 표시장치와 관련하여 가장 활발하게 발전하고 있는 분야는 LCD 분야라고 할 수 있으며 특히 액티브 매트릭스 타입의 TFT LCD 분야의 발전은 현저한 것이다.
LCD는 개략적으로 두 장의 기판 사이에 액정을 주입하고 기판의 내측에 형성된 두 전극에 전압을 인가하여 사이에 존재하는 액정의 배열을 조절함으로써 기판에 부착되는 편광판과의 관계에서 빛을 투과시키거나 차단시키는 원리를 이용한 것이다.
TFT LCD는 표시장치의 화면를 이루는 개개 화소의 전극을 비선형 소자인 트렌지스터를 이용하여 조절하는 것으로 이때 트렌지스터는 반도체 박막을 이용하여 유리기판상에 형성된다. 그리고 TFT LCD는 사용되는 반도체 박막의 재질에 따라 아몰퍼스 실리콘 타입과 폴리 실리콘 타입으로 크게 나눌 수 있고 게이트의 위치에 따라 탑 게이트, 바텀 게이트 방식으로 나눌 수 있으며, 그 외에도 다양한 공정을 통해 다양한 형태로 형성되고 구분될 수 있다.
어느 경우나 공정 비용을 줄이고 수율을 높이기 위해 공정에서의 노광 단계의 수를 줄이려는 노력이 이루어지고 있는데, 아몰퍼스 실리콘의 경우 낮은 온도에서 CVD를 이용하여 형성할 수 있으므로 유리기판을 이용하는 LCD의 특성상 유리한 점이 있다. 그러나 아몰퍼스 실리콘의 경우 캐리어의 이동도가 낮아서 빠른 동작특성을 요하는 구동회로의 트랜지스터 소자를 형성하는 용도로는 적합하지 않다. 그러므로 유리기판상의 화소전극 내에서 스위칭용 트랜지스터 소자를 형성하는 데에 주로 사용된다. 이러한 사실은 LCD의 구동을 위한 IC는 별도로 제작하여 LCD 판넬 주변부에 부착하여 사용해야 한다는 것을 의미하며 따라서 구동 모듈을 위한 공정이 증가하여 LCD 제작 비용이 상승하게 된다.
한편, 폴리 실리콘은 아몰퍼스 실리콘에 비해 캐리어의 이동도가 훨씬 크고 따라서 구동회로용 IC를 제작하기 위해서도 사용할 수 있다. 그러므로 폴리 실리콘을 LCD의 TFT 형성을 위한 반도체 박막으로 사용할 경우 일련의 공정을 통해 동일 유리기판에 화소전극을 위한 TFT 소자와 구동회로용 TFT 소자를 함께 형성할 수 있다. 이는 LCD 제작에서 모듈 공정의 비용을 절감하는 효과를 가져오며 동시에 LCD의 소비전력을 낮출 수 있는 이점도 있다.
그러나 폴리 실리콘을 사용하려는 경우, 유리기판에 폴리 실리콘 박막을 형성하기 위해서는 먼저 아몰퍼스 실리콘 박막을 저온 CVD 공정을 통해 형성하고 여기에 레이저 광선을 조사하는 등의 결정화를 위한 부가 공정이 필요하며, 캐리어 이동도가 높은만큼 형성된 트랜지스터에서 게이트 전압이 OFF 되는 순간 누설전류 (OFF Current)가 과도하게 흘러 화소부에서 충분한 전계를 유지시키지 못하는 문제가 있다. 이러한 off current 발생을 억제하는 방법으로는 박막 트랜지스터의 소오스 및 드레인 영역과 채널과의 접합부에 불순물 농도가 낮게 이온주입 한 LDD 영역 또는 불순물 이온주입이 되지 않은 오프셋 영역을 두어 OFF Current에 대한 배리어로 작용하도록 하는 방법을 일반적으로 사용한다. 그리고 N채널 TFT를 형성하는 공정 가운데 P채널은 이온주입을 막기 위해 봉인되고 P채널 TFT를 형성하는 동안에는 N채널 영역 또한 보호층으로 봉인되어야 한다.
이상의 폴리실리콘 TFT LCD의 제조방법을 고려하면 N채널과 P채널 TFT를 가지는 폴리실리콘 TFT LCD를 형성하기 위해서는 아몰퍼스 실리콘 방식의 TFT LCD에 비해 몇 단계 많은 노광 공정 즉, 8매 내지 9매의 마스크 작업이 이루어져야 하고 이러한 공정 단계 수의 증가는 제조비용의 상승으로 이어진다. 그러므로 폴리실리콘 타입의 경우보다 공정의 단계를 줄이는 방법의 개발이 절실히 요청되고 있다.
이하 근래에 개발된 액정표시장치의 탑 게이트 방식의 폴리실리콘형 TFT 형성방법의 한 예를 살펴보면 다음과 같다. 우선, 하부 글래스 기판에 실리콘 산화막 재질의 블로킹층을 덮고, 트랜지스터의 소오스 드레인과 캐퍼시터의 영역에 불순물이 함유된 실리콘층을 패터닝하여 버퍼(buffer)층을 만들고(제 1 마스크), 그 위로 아몰퍼스 실리콘을 적층하고 레이져를 조사하여 폴리실리콘으로 변화시킨 다음 트랜지스터의 액티브 영역만 남기는 액티브 패터닝을 실시한다(제 2 마스크). 다음으로 액티브 패턴 위로 실리콘 산화막이나 질화막으로 형성된 게이트 절연막을 적 층하고 다시 알미늄 네오디뮴(AlNd) 합금의 게이트 메탈을 적층한다.
그리고 포토리소그래피와 에칭을 이용하여 기판 주변부 구동 회로를 위한 트랜지스터 영역의 p형 트랜지스터에서 게이트 전극 패턴닝을 한다(제 3 마스크). 이로써 액티브 영역 위에 게이트 전극이 있는 탑 게이트 구조를 이룬다. 다음으로 잔여 포토레지스트를 제거하고 p형 이온주입을 통하여 p형 트랜지스터의 소오스 드레인 영역의 폴리실리콘을 불순물이 도핑된 폴리실리콘으로 하여 전극의 일부로 형성하게 된다. 다음에는 크롬층으로 전면을 적층하고 다시 포토리소그래피와 에칭을 이용하여 n형 트랜지스터의 게이트와 캐퍼시터 전극 패터닝을 실시한다(제 4 마스크). 이때 습식식각을 통해 크롬층 아래 알미늄 네오디뮴(AlNd: Aluminium Neodymium) 합금층은 언더 컷을 형성하게 한다.
상부 포토레지스트를 제거한 다음 크롬층을 이온주입 마스크로 고밀도 n형 이온주입을 실시하고, 크롬층을 제거한 상태에서 다시 저밀도 n형 이온주입을 실시하여 n형 트랜지스터에 LDD 구조를 형성한다. 그리고 이온주입된 영역을 활성화하기 위해 레이져로 어닐링을 하게 된다. 이렇게 형성된 트랜지스터 전극 구조에서 위로 절연막을 덮고 콘택을 패터닝한 다음(제 5 마스크) 그 위로 전극을 패터닝하여 형성한다(제 6 마스크), 또 전극 위로 유기 절연막을 형성하고 비아 콘택을 형성한 다음(제 7 마스크) 화소전극을 패턴 형성하여 전극구조를 일단락한다(제 8 마스크).
그리고 이에 대응하는 상판 글래스에는 블랙 매트릭스와 각 컬러형광막으로 이루어지는 컬러필터층을 이루고(4 마스크 공정) 그 위로 공통전극이 형성 된다.
한편, 근래에 개발되고 있는 기술로 트랜지스터 상에 컬러필터층을 형성하는 기술이 있다. 트랜지스터 전극을 형성한 다음 절연막으로 실리콘 산화막을 사용하고 컬러 액정표시장치의 경우 트랜지스터가 형성되는 하판에 대향되는 상판 내면에 컬러필터를 형성하는 것이 일반적인 것이나, 첨차 패턴닝과 평탄화에 유리한 두꺼운 감광성 유기막을 트랜지스터 전극 위에 절연막으로 사용하게 되었다. 컬러 필터층도 감광성 유기막으로 형성되는 경우가 많으므로 그 공통성을 이용하여 층을 하나 없애고 기능을 겸하게 한다는 기술적 사상에서 상판에 컬러필터층을 형성하는 대신에 트랜지스터 상부에 컬러 필터층을 형성하여 컬러 필터 기능을 하게 함과 동시에 트랜지스터의 절연막으로 하는 것이다.
컬러필터를 트랜지스터 상의 절연막으로 사용하는 경우 대개 하판은 보다 복잡하고 정밀한 공정을 할 필요가 있으나 반대로 상판의 경우 공정이 매우 줄어들게 된다. 또한 하판 트랜지스터 위에 컬러 필터를 형성하면서 주변막과의 관계를 이용하여 상판에 컬러 필터를 형성할 때 들여야 했던 공정 부담보다 훨씬 줄어든 공정부담으로 컬러 필터층을 형성할 수도 있다. 더욱이 개구율을 높이거나 표면 평탄화로 셀 갭 차이를 줄일 수 있으므로 트랜지스터 상의 절연막으로 컬러필터층을 이용하는 여러 가지 형태의 공정기술 연구되고 있다.
본 발명도 전체 공정단계를 줄여야 하는 것이 큰 과제가 되고 있는 폴리실시콘 트랜지스터형 액정표시장치 제조에 있어서 컬러필터를 트랜지스터상에 형성하는 형태의 새로운 액정표시장치의 박막트랜지스터측 판넬 및 그 형성방법을 제공하여 전체 공정을 줄이고 구조상의 이점으로 화질을 개선할 수 있도록 하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명인 액정표시장치의 박막트랜지스터측 판넬은 판넬 내면에 형성된 탑 게이트 방식 폴리실리콘형 박막트랜지스터에서 컬러필터층이 트랜지스터의 게이트 전극 바로 위에 형성되고 상기 컬러필터층을 통과하면서 이루어지는 콘택을 통해 소오스 드레인 전극이 각각 폴리실리콘층으로 형성된 소오스 드레인 영역과 전기적 접속을 이루는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 액정표시장치 박막트랜지스터측 판넬의 형성방법은 근래에 개발된 폴리실리콘형 LCD의 하판 전극 구조를 형성하는 방법과 같이 일단 글래스 기판에 폴리실리콘층 액티브 패턴을 형성하고, 상기 액티브 패턴 위로 게이트 절연막을 적층하고 다시 게이트 메탈층을 적층, P형 트랜지스터의 게이트 전극 패터닝, P형 이온주입, 게이트 보조 메탈층 적층, N형 트랜지스터 게이트 전극 언더 컷 구조 패터닝, 고농고 N형 이온주입, 게이트 보조 메탈층 제거 단계를 통해 형성한 박막 트랜지스터 전극 위로 종래의 단순 절연막 대신, 3 단계로 감광성 유기 절연막으로 이루어진 컬러층을 적층하고 콘택을 제외한 해당 화소부와 주변부에 패턴을 형성한 다음, 컬러층 위로 다시 종래의 방법과 같이 전극층을 적층 패터닝하여 전극을 형성하고, 전극 위로 유기 절연막을 형성하고 비아 콘택을 형성한 다음 화소전극을 패턴 형성하여 전극구조를 일단락한다.
따라서 본 발명에서 핵심을 이루는 것은 종래의 트랜지스터 전극 상의 절연 막 형성 패터닝 단계에서 절연막 대신 컬러층을 적층 패터닝하여 폴리실리콘형 액정표시장치의 하부 전극 구조를 이룬다는 것이다. 컬러층을 적층 패터닝하는 단계를 전후한 박막 트랜지스터의 형성과 화소전극 형성에서는 다양한 방법이 존재하며, 그 구조가 본 발명과 같은 폴리실리콘형 탑 게이트 구조를 이루고 전극을 콘택을 통해 위로 형성하는 형태를 취하는 한도에서 본 발명의 방법은 적용될 수 있다.
본 발명에 따라 하부 전극을 형성한 경우에서 상부 기판에는 컬러층을 제외한 블랙 매트릭스층과 공통전극층이 형성될 것이다. 경우에 따라서는 트랜지스터의 전극 구조에서 데이터 라인이나 게이트 라인이 화소 사이에 형성되어 블랙 매트릭스의 역할을 하고 별도의 블랙 매트릭스의 형성은 이루어지지 않을 수도 있을 것이다.
한편, 일반적으로 컬러 필터는 화소부가 존재하는 디스플레이면에만 형성하는데 본 발명에서와 같이 폴리실리콘형으로 구동회로도 함께 형성되는 경우에는 구동회로부의 트랜지스터에 대한 절연막도 함께 형성되어야 하고 컬러층이 절연막의 역할을 하므로 디스플레이면 외에도 컬러층을 적층하여야 한다. 반면 3가지 컬러층 모두를 구동회로가 있는 글래스 주변부에 중복하여 형성시킬 필요는 없는 것이므로 3 컬러 가운데 하나를 형성할 때만 글래스 주변부에도 컬러층을 남기도록 패턴 마스크를 제작, 사용할 것이다.
이하 도면을 참조하면서 본 발명의 실시예를 통해 본 발명을 좀 더 살펴보기로 한다.
도1은 글래스 기판(10)에 블로킹(Blocking)층(11)으로 실리콘 산화막을 전면 적층한 다음 n형 불순물을 첨가한 실리콘막으로 버퍼(buffer:12) 패턴을 형성한 상태를 나타낸다. 패턴 형성을 위해서는 우선 불순물이 첨가된 실리콘막을 적층하고 포토레지스트를 도포한 다음 패턴 마스크를 이용하여 노광을 한 후 현상으로 포토레지스트 패턴을 만든 다음 이를 식각 마스크로 에칭을 실시하는 공정을 거치게 된다. 잔여 포토레지스트는 스트립으로 제거한다.
도2는 도1의 상태에서 전면에 LPCVD(저압 화학기상증착)을 통해 아몰퍼스 실리콘막을 적층하고 레이저 조사를 통해 부분적인 재결정을 실시하여 저온 폴리실리콘으로 형성한 상태에서 포토리소그래피와 에칭을 통해 트랜지스터가 형성되는 액티브 패턴(13)을 형성한 상태를 나타낸다.
도3은 도2의 상태에서 액티브 패턴(13) 위로 게이트 절연막(15)을 실리콘 산화막 재질로 전면에 적층하고 다시 그 위에 알미늄 네오디뮴 합금등의 금속층으로 게이트 메탈층(17)을 적층한 상태를 나타낸다. 그리고 다음 단계로 넘어가기 전에 전면을 포토레지스트로 보호하고 글래스 기판의 후면에 적층되어 있던 아몰퍼스 실리콘을 제거한다. 후면의 아몰퍼스 실리콘은 전면의 액티브 패턴을 위한 아몰퍼스 실리콘 형성시 함께 적층된 것이다. 공정후 포토레지스트는 제거한다.
도4는 도3의 상태에서 포토리소그래피와 에칭을 통해 구동회로부 즉 글래스 주변부의 P형 트랜지스터부에서 게이트 패턴(171)을 형성하고 포토레지스트를 제거한 다음 P형 불순물을 이온주입하는 상태를 나타낸다. P형 불순물로는 B2H6를 이용 한다.
도5는 도4의 상태에서 전면에 상기 금속층과 에칭 선택비가 있는 크롬층(19)등의 금속층을 적층하고 포토리소그래피와 에칭을 이용하여 N형 트랜지스터 게이트(172) 및 화소부 캐퍼시터 전극(173) 패턴을 형성한 상태를 나타낸다. 이때 P형 트랜지스터 영역은 포토레지스트를 이용하여 보호되며, 식각은 등방성 습식식각으로 이루어져 크롬층(19) 아래 알미늄 네오디뮴 합금이 언더 컷을 이루고 있다.
도6은 도5의 상태에서 포토레지스트를 제거하고 크롬층(19) 패턴을 이온주입 마스크로 N형 고농도 이온주입을 실시하는 상태를 나타낸다. 그리고 도7은 도6의 상태에서 크롬층을 제거하고 N형 저농도 이온주입을 실시하는 상태를 나타낸다. 이들 단계를 통해 소오스 드레인 영역(30,20)과 채널(40)의 N형 트랜지스터 구조가 이루어지면서 채널 인근에 LDD(50) 구조가 이루어진다. 그리고 이온주입 다음으로는 이온주입시의 결정구조의 손상에 따른 전기저항 증가를 없애고 불순물의 확산을 위해 레이저 아닐링을 실시하게 된다.
도8은 도7의 상태에서 3가지 컬러층(60)을 형성하고 패터닝한 상태를 나타낸다. 디스플레이면에는 3가지 컬러가 각각 마스크 작업을 통해 다른 화소영역에 형성되지만 도면은 하나의 화소를 기준으로 한 것이므로 하나의 컬러층(60)이 형성된 하나의 화소부만 나타내고 있다. 즉 R 컬러가 적층되고 패터닝을 통해 해당 화소부와 글래스 기판 주변부 구동회로부에만 남겨지고 다음으로 G 컬러가 전면에 적층된 다음 패터닝을 통해 해당 화소부에만 남겨지고 다시 B 컬러가 적층된 다음 해당 화소에만 남겨져 전체적인 컬러 필터층을 형성하면서 동시에 컬러 필터층이 트랜지스 터의 절연막의 역할을 하게 된다. 도10의 (a),(b)는 이상의 작업에 적합한 마스크 패턴을 개략적으로 나타낸 것이며, 특히 컬러층을 스트라이프 타입으로 형성하는 경우다. (a)는 글래스 주변부까지 형성되는 R 컬러에 대한 마스크 패턴이며, (b)는 화면부분에만 형성되는 G, B 컬러에 대한 마스크가 된다.
컬러층은 감광성 유기 절연막으로 이루어져 별도의 에칭이 없이 노광과 현상을 통해 해당 화소부에 패턴 형성된다. 그리고 소오스 드레인 영역(30,20) 상부의 콘택홀(31,21)도 컬러층 패터닝 과정을 통해 컬러층(60)에 형성된 홀 저부에 드러난 게이트 절연막을 컬러층 패턴을 식각마스크로 더 식각하여 형성한다.
도9는 도8의 상태에서 콘택에 소오스 드레인 전극(32,22)을 패턴 형성하고 그 위에 유기 절연막(70)을 두껍게 적층하여 평탄화한 다음 화소부 드레인 전극(22) 위로 비아 콘택을 패턴 형성하고 다시 그 위에 화소전극(80)으로 ITO를 패턴형성한 상태를 나타낸다. 여기에 사용된 유기 절연막도 컬러층과 같이 감광성 재료를 사용하여 별도의 에칭작업 없이 현상만으로 비아 콘택의 콘택 홀을 형성할 수 있는 것이 바람직하다.
콘택의 전극은 몰리브덴 텅스텐 합금과 알미늄 네오디뮴 합금의 복층으로 이루어진다. 따라서 데이터 라인도 이 복층의 합금으로 이루어진다.
이상 LCD 판넬의 하판 형성에 대해서 언급하였으나 이에 따른 상판에서 본 발명의 효과를 거둘 수 있다. 즉 상판에서 종래와 같이 컬러 필터층을 형성하기 위해서 4개의 마스크 공정을 할 필요가 없이 1개의 마스크 공정 즉 블랙 매트릭스 형성만 하면 되고, 데이터 라인이나 게이트 라인이 화소 사이에 형성될 경우 블랙 매 트릭스마저도 형성하지 않을 수 있다. 따라서 본 발명을 적용할 경우 하판의 형성과정에서 절연막을 별도로 적층하고 포토리소그래피와 에칭을 통해 콘택을 형성하던 것을 생략하게 되며 블랙 매트릭스까지 형성하지 않을 경우 하나의 마스크 공정을 더 절약할 수 있음과 더불어 상부 글래스 기판에는 패턴 형성에 따른 기판면상의 굴곡이 없으므로 작업에 편리하고 러빙이나 공통 전극의 형성에서 패턴이 들어가는 경우 등에서 부수적인 편리함이 있다.
본 발명에 따르면 컬러층이 트랜지스터 전극 위에서 절연막의 역할을 하므로 별도 절연막 형성과 패터닝에 따른 포토리소그래피와 에칭 공정을 줄일 수 있으며 그 구조에 따라 개구율을 향상시킬 수 있고, 표면 평탄화에 유리하므로 셀 갭 균일에 따른 화질의 향상을 가져올 수 있다.

Claims (7)

  1. 글래스 기판 상에 폴리실리콘으로 이루어진 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴 상에 게이트 절연막 및 게이트 메탈층을 순차적으로 형성하는 단계;
    상기 게이트 메탈층을 패터닝하여 영상이 표시되는 화소영역에는 상기 게이트 메탈층을 남겨두고, 상기 화소영역을 둘러싼 구동영역에는 P형 게이트 전극을 형성하는 단계;
    상기 P형 게이트 전극이 형성된 상기 글래스 기판 상에 게이트 보조 메탈층을 형성하는 단계;
    상기 게이트 보조 메탈층 및 상기 화소영역의 상기 게이트 메탈층을 패터닝한 후 상기 게이트 메탈층을 언더 컷하여 상기 구동영역에 N형 게이트 전극을 형성하는 단계;
    고농도의 N형 이온주입을 실행한 후 상기 게이트 보조 메탈층 제거하는 단계;
    감광성 유기 절연물질로 이루어진 컬러 필터층을 형성하는 단계;
    상기 컬러 필터층 및 상기 게이트 절연막을 부분적으로 제거하여 제1 콘택홀을 형성하는 단계;
    상기 컬러 필터층 상에 상기 제1 콘택홀을 통해 상기 액티브 패턴과 전기적으로 연결되는 소오스 전극 및 드레인 전극을 형성하는 단계;
    상기 소오스 전극 및 상기 드레인 전극이 형성된 상기 컬러 필터층 상에 유기 절연막을 형성하는 단계;
    상기 유기 절연막을 부분적으로 제거하여 제2 콘택홀을 형성하는 단계; 및
    상기 유기 절연막 상에 상기 제2 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 박막 트랜지스터측 판넬 형성방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 컬러 필터층은 상기 화소영역 및 상기 구동영역에 형성되고, RGB 색화소들로 이루어지는 것을 특징으로 하는 액정표시장치의 박막 트랜지스터측 판넬 형성방법.
  4. 제 3 항에 있어서,
    상기 RGB 색화소들 중 적어도 어느 하나의 색화소는 상기 화소영역 및 상기 구동영역에 형성되고, 나머지 색화소는 상기 화소영역에 형성되는 것을 특징으로 하는 액정표시장치의 박막 트랜지스터측 판넬 형성방법.
  5. 제 1 항에 있어서,
    상기 액티브 패턴을 형성하는 단계 이전에 상기 소오스 전극 및 상기 드레인 전극에 대응하여 버퍼층을 형성하는 단계; 및
    상기 게이트 보조 메탈층을 제거하는 단계 이후에 저농도 N형 이온주입을 실행하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 박막 트랜지스터측 판넬 형성방법.
  6. 글래스 기판;
    상기 글래스 기판 상에 형성되고, 폴리실리콘으로 이루어진 액티브 패턴, 상기 액티브 패턴 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 게이트 전극, 및 상기 게이트 절연막 상에 형성되어 상기 액티브 패턴과 각각 전기적으로 연결된 소오스 전극 및 드레인 전극을 구비하는 박막 트랜지스터; 및
    상기 게이트 전극이 형성된 상기 글래스 기판 상에 형성되고, 상기 액티브 패턴을 부분적으로 노출하여 상기 액티브 패턴을 상기 소오스 전극 및 상기 드레인 전극과 전기적으로 연결하는 제1 콘택홀이 형성된 컬러 필터층을 포함하는 것을 특징으로 하는 액정표시장치의 박막 트랜지스터측 판넬.
  7. 제 6 항에 있어서,
    상기 컬러 필터층의 상부에 형성되고, 일부분이 제거되어 상기 드레인 전극을 부분적으로 노출하는 제2 콘택홀이 형성된 절연층; 및
    상기 절연층 상에 형성되고, 상기 제2 콘택홀을 통해 상기 드레인 전극과 전기적으로 연결되는 화소전극을 더 포함하는 것을 특징으로 하는 액정표시장치의 박막 트랜지스터측 판넬.
KR1019990027136A 1999-07-06 1999-07-06 액정표시장치의 박막트랜지스터측 판넬 및 그 형성방법 KR100645036B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990027136A KR100645036B1 (ko) 1999-07-06 1999-07-06 액정표시장치의 박막트랜지스터측 판넬 및 그 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990027136A KR100645036B1 (ko) 1999-07-06 1999-07-06 액정표시장치의 박막트랜지스터측 판넬 및 그 형성방법

Publications (2)

Publication Number Publication Date
KR20010009012A KR20010009012A (ko) 2001-02-05
KR100645036B1 true KR100645036B1 (ko) 2006-11-13

Family

ID=19599750

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990027136A KR100645036B1 (ko) 1999-07-06 1999-07-06 액정표시장치의 박막트랜지스터측 판넬 및 그 형성방법

Country Status (1)

Country Link
KR (1) KR100645036B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100638525B1 (ko) * 1999-11-15 2006-10-25 엘지.필립스 엘시디 주식회사 컬러 액정표시장치용 어레이기판 제조방법
KR20040080778A (ko) 2003-03-13 2004-09-20 삼성전자주식회사 4색 구동 액정 표시 장치 및 이에 사용하는 표시판
KR100988575B1 (ko) * 2003-12-15 2010-10-18 엘지디스플레이 주식회사 다결정질 박막트랜지스터를 포함하는 반사형 액정표시장치용 어레이기판과 제조방법

Also Published As

Publication number Publication date
KR20010009012A (ko) 2001-02-05

Similar Documents

Publication Publication Date Title
JP3564455B2 (ja) 液晶表示装置用薄膜トランジスタ形成方法
US7700495B2 (en) Thin film transistor device and method of manufacturing the same, and liquid crystal display device
TWI418038B (zh) 顯示裝置
US7968387B2 (en) Thin film transistor and method of fabricating thin film transistor substrate
KR100355713B1 (ko) 탑 게이트 방식 티에프티 엘시디 및 제조방법
JP5020428B2 (ja) トップゲート形ポリシリコン薄膜トランジスター製造方法
US20060163576A1 (en) Semiconductor Device
JPH09311342A (ja) 表示装置
KR100697262B1 (ko) 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법
KR101059024B1 (ko) 표시 장치
KR100697263B1 (ko) 탑 게이트형 폴리실리콘 박막트랜지스터 제조방법
KR20020062276A (ko) 하부 게이트 타입 박막 트랜지스터, 그 제조 방법 및 이를사용한 액정 디스플레이 디바이스
US7173675B2 (en) LCD display with contact hole and insulation layer above pixel electrode
JPH09197390A (ja) 表示装置
JP2001177097A (ja) 薄膜トランジスタ及びその製造方法
KR101189147B1 (ko) 액정표시장치와 그 제조방법
JP2001125510A (ja) アクティブマトリクス型ｅｌ表示装置
KR100645036B1 (ko) 액정표시장치의 박막트랜지스터측 판넬 및 그 형성방법
JP5221082B2 (ja) Ｔｆｔ基板
JP5405770B2 (ja) 表示装置およびその製造方法
JP5337414B2 (ja) 表示装置およびその製造方法
JP2006259241A (ja) 電気光学装置の製造方法
JP3383617B2 (ja) 液晶表示装置又はｅｌ型表示装置
JP2009210681A (ja) 表示装置及びその製造方法
JP2003131590A (ja) 平面表示装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121015

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141030

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20171101

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20181101

Year of fee payment: 13

EXPY Expiration of term