JP2003124800A - Ｃｍｏｓインバータ回路、ｄｃオフセット検出回路、および演算増幅器 - Google Patents

Abstract

(57)【要約】 【課題】 従来のＣＭＯＳインバータ回路においては、
製造プロセス毎の素子特性のバラツキに応じてＤＣオフ
セットが発生してしまうために、出力について充分なダ
イナミックレンジをとることができず、アナログ信号処
理回路として使用することができないという課題があっ
た。 【解決手段】 ＰＭＯＳトランジスタ１１およびＮＭＯ
Ｓトランジスタ１２等から成るＣＭＯＳインバータ回路
において、ＮＭＯＳトランジスタ１２のソース電圧を上
げるためにＮＭＯＳトランジスタ１２に接続されるＮＭ
ＯＳトランジスタ１３と、ＤＣオフセットを検出してＮ
ＭＯＳトランジスタ１３のゲートにＤＣオフセットを削
減するように調整された電圧を印加するＤＣオフセット
検出手段とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＣＭＯＳインバ
ータ回路、ＤＣオフセット検出回路および演算増幅器に
係り、特にＣＭＯＳを構成するＮＭＯＳトランジスタお
よびＰＭＯＳトランジスタについて製造プロセス毎に生
じる素子特性のバラツキに起因するＤＣオフセットを除
去することでアナログ信号処理に適用し得るように成さ
れたＣＭＯＳインバータ回路、並びにＣＭＯＳインバー
タ回路によるアナログ信号処理についての性能向上を図
って改善が成されたＤＣオフセット検出回路および演算
増幅器に関するものである。

【０００２】

【従来の技術】近年、デジタル信号処理技術の進歩に伴
ったデジタル機器製造の増大に応じて、デジタル機器内
部に設けられた半導体装置においてＣＭＯＳ集積回路が
大幅に使用されるようになっている。ところが、高周波
信号、映像信号、音声信号等についてはアナログ信号と
して処理するほうが容易な場合があり、またＡ／Ｄ変換
回路、Ｄ／Ａ変換回路、クロック発振回路等を実現する
ためにはアナログ信号処理が必要となってくる。

【０００３】アナログ信号処理回路としてはバイポーラ
トランジスタが良好な適性を有しており、ＣＭＯＳにつ
いては、サンプルホールド回路等の一部のアナログ信号
処理回路を除いてアナログ信号処理回路としての適性は
低いとされてきた。然るに、ＣＭＯＳインバータ回路
は、非常に簡単な構成であるにもかかわらず、入力ダイ
ナミックレンジが大きいこと、高い利得を得られるこ
と、電流供給能力が優れていること等の利点を有してお
り、ＣＭＯＳインバータ回路をアナログ信号処理回路と
して利用することで全体的な回路規模の縮小並びに性能
の向上を実現することが期待されている。

【０００４】図１０は、アナログ信号処理回路としての
ＣＭＯＳインバータ回路の構成の一例を示す図である。
ここで、（ａ）についてはＣＭＯＳインバータ回路自体
が示されており、（ｂ）については、ＣＭＯＳインバー
タ回路の動作特性に係る説明を容易とする為に、アナロ
グ信号処理を実施する際の理想的な動作点を与える仮想
の電圧源等を付与した回路構成が示されている。図１０
において、１１１は電圧源、１１２はＰＭＯＳトランジ
スタ、１１３はＮＭＯＳトランジスタ、１１４は接地
部、１１５は入力端子、１１６は出力端子、１１７はＭ
ＯＳトランジスタのドレイン抵抗により定まる負荷抵
抗、１１８はバイアス電圧として仮想的に設定された電
圧源である。なお、電圧源１１１の電圧値をＶｄｄ、電
圧源１１８の電圧値をＶｄｄ／２、負荷抵抗の抵抗値を
Ｒｄ、ＰＭＯＳトランジスタ１１２のドレイン電流をＩ
ｐ、ＮＭＯＳトランジスタ１１３のドレイン電流をＩ
ｎ、負荷抵抗１１７を流れる電流をＩｄ、入力端子１１
５における入力電圧の電圧値をＶｇ、出力端子１１６に
おける出力電圧の電圧値をＶｏとする。

【０００５】次に、図１０に示されたＣＭＯＳインバー
タ回路の動作特性について説明する。ＣＭＯＳインバー
タ回路をアナログ信号処理回路として使用する場合に
は、入出力のダイナミックレンジをできるだけ大きくと
れるように、入力電圧についてＶｇ＝Ｖｄｄ／２とした
際に、出力電圧についてＶｏ＝Ｖｄｄ／２となるように
バイアス設定することが望まれる。このようにバイアス
設定した際におけるＰＭＯＳトランジスタ１１２のドレ
イン電流ＩｐおよびＮＭＯＳトランジスタ１１３のドレ
イン電流Ｉｎは、それぞれ式（１）および式（２）によ
り示される。

【数１】 ここで、ＭｐはＰＭＯＳトランジスタ１１２のドレイン
電流係数、ＶｔｐはＰＭＯＳトランジスタ１１２の閾値
電圧、ＭｎはＮＭＯＳトランジスタ１１３のドレイン電
流係数、ＶｔｎはＮＭＯＳトランジスタ１１３の閾値電
圧である。

【０００６】図１０（ｂ）に示されるように、出力電圧
Ｖｏは、ＭＯＳトランジスタのドレイン抵抗により規定
される負荷抵抗１１７の抵抗値Ｒｄと当該負荷抵抗１１
７に流れる電流Ｉｄとにより定まり、式（３）により与
えられる。また、適切なバイアス設定を実現するため
に、Ｖｏ＝Ｖｇ＝Ｖｄｄ／２とする条件は式（４）によ
り与えられる。

【数２】 式（４）に示されるように、ＰＭＯＳトランジスタ１１
２およびＮＭＯＳトランジスタ１１３について、ドレイ
ン電流係数Ｍｐ，Ｍｎ、閾値電圧Ｖｔｐ，Ｖｔｎ等のパ
ラメータが一致する場合にＶｏ＝Ｖｇとなる。したがっ
て、ＰＭＯＳトランジスタ１１２およびＮＭＯＳトラン
ジスタ１１３の素子特性に係るパラメータを等しくする
ことで所望のバイアス設定を実現することができる。

【０００７】

【発明が解決しようとする課題】然るに、ＰＭＯＳトラ
ンジスタおよびＮＭＯＳトランジスタの素子特性に係る
パラメータは、通常各製造プロセス毎に生じる微妙な製
造環境の差異に起因して大きくばらつくことが知られて
いる（以降では、このような製造プロセス毎に生じるＭ
ＯＳトランジスタの素子特性のバラツキを製造バラツキ
と称するものとする）。このために、Ｖｏ＝Ｖｇとはな
らず、素子特性のバラツキに基づいて、Ｉｐ＞Ｉｎとな
る場合にはＶｏ＞Ｖｇとなり、Ｉｐ＜Ｉｎとなる場合に
はＶｏ＜Ｖｇとなる。したがって、バイアス設定のため
に、入力電圧をＶｇ＝Ｖｄｄ／２としても出力電圧Ｖｏ
はＶｄｄ／２からずれてしまって所謂ＤＣオフセットが
生じることとなる。

【０００８】したがって、製造バラツキに応じてＤＣオ
フセットが発生するために、出力について充分なダイナ
ミックレンジをとることができす、このままでは高利得
アンプあるいはバッファアンプ等のアナログ信号処理回
路としては使用することができないという課題があっ
た。

【０００９】この発明は上記のような課題を解決するた
めになされたもので、製造バラツキに起因するＤＣオフ
セットを除去してアナログ信号処理に適用可能なＣＭＯ
Ｓインバータ回路を得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明に係るＣＭＯＳ
インバータ回路は、第１のＰＭＯＳトランジスタおよび
第１のＮＭＯＳトランジスタ等から成るＣＭＯＳインバ
ータ回路において、ＤＣオフセットを削減するように第
１のＮＭＯＳトランジスタのソース電圧を上げる第１の
電圧シフト手段と、ＤＣオフセットを削減するように第
１のＰＭＯＳトランジスタのソース電圧を下げる第２の
電圧シフト手段との両方あるいはいずれか一方を備える
ようにしたものである。

【００１１】この発明に係るＣＭＯＳインバータ回路
は、電圧シフト手段において、第１のＮＭＯＳトランジ
スタと接地部との間、あるいは第１のＰＭＯＳトランジ
スタと電圧源との間に介装される第２のＭＯＳトランジ
スタと、当該第２のＭＯＳトランジスタのゲートに対し
てＤＣオフセットを削減するように調整された電圧を印
加するＤＣオフセット検出手段とを備えるようにしたも
のである。

【００１２】この発明に係るＣＭＯＳインバータ回路
は、ＤＣオフセット検出手段において、第１のＰＭＯＳ
トランジスタと同一に形成される第３のＰＭＯＳトラン
ジスタと、第１のＮＭＯＳトランジスタと同一に形成さ
れる第３のＮＭＯＳトランジスタと、バイアス用電圧源
と、第３のＮＭＯＳトランジスタと接地部との間あるい
は第３のＰＭＯＳトランジスタと電圧源との間に介装さ
れ第２のＭＯＳトランジスタと同一に形成される第４の
ＭＯＳトランジスタと、第３のＰＭＯＳトランジスタお
よび第３のＮＭＯＳトランジスタから成るＣＭＯＳの入
力部に反転入力部が接続されるとともに当該ＣＭＯＳの
出力部に非反転入力部が接続されて出力電圧を第２のＭ
ＯＳトランジスタのゲートおよび第４のＭＯＳトランジ
スタのゲートに印加する演算増幅器とを備えるようにし
たものである。

【００１３】この発明に係るＣＭＯＳインバータ回路
は、演算増幅器において差動対と負性コンダクタンス回
路とを備え、これらの回路から高い相互コンダクタンス
を有する増幅回路を構成するようにしたものである。

【００１４】この発明に係るＤＣオフセット検出回路
は、電圧源に接続される第３のＰＭＯＳトランジスタ
と、該第３のＰＭＯＳトランジスタのドレインにドレイ
ンが接続される第３のＮＭＯＳトランジスタと、第３の
ＰＭＯＳトランジスタのゲートおよび第３のＮＭＯＳト
ランジスタのゲートに直流バイアス電圧を与えるバイア
ス用電圧源と、第３のＮＭＯＳトランジスタのソースに
ドレインが接続されるとともに接地部にソースが接続さ
れる第４のＮＭＯＳトランジスタと、非反転入力部が第
３のＰＭＯＳトランジスタのドレインと第３のＮＭＯＳ
トランジスタのドレインとの接続部位に接続され、反転
入力部が第３のＰＭＯＳトランジスタのゲートと第３の
ＮＭＯＳトランジスタのゲートとの接続部位に接続さ
れ、出力部が第４のＮＭＯＳトランジスタのゲートに接
続される演算増幅器とを有して構成されるようにしたも
のである。

【００１５】この発明に係るＤＣオフセット検出回路
は、接地部に接続される第３のＮＭＯＳトランジスタ
と、該第３のＮＭＯＳトランジスタのドレインにドレイ
ンが接続される第３のＰＭＯＳトランジスタと、第３の
ＰＭＯＳトランジスタのゲートおよび第３のＮＭＯＳト
ランジスタのゲートに直流バイアス電圧を与えるバイア
ス用電圧源と、第３のＰＭＯＳトランジスタのソースに
ドレインが接続されるとともに電圧源にソースが接続さ
れる第４のＰＭＯＳトランジスタと、非反転入力部が第
３のＰＭＯＳトランジスタのドレインと第３のＮＭＯＳ
トランジスタのドレインとの接続部位に接続され、反転
入力部が第３のＰＭＯＳトランジスタのゲートと第３の
ＮＭＯＳトランジスタのゲートとの接続部位に接続さ
れ、出力部が第４のＰＭＯＳトランジスタのゲートに接
続される演算増幅器とを有して構成されるようにしたも
のである。

【００１６】この発明に係る演算増幅器は、差動対を構
成するように互いにドレインが接続されてゲートに非反
転入力部が接続される第５のＮＭＯＳトランジスタおよ
びゲートに反転入力部が接続される第６のＮＭＯＳトラ
ンジスタと、カレントミラーを構成するように互いにゲ
ートが接続される第５のＰＭＯＳトランジスタおよび第
６のＰＭＯＳトランジスタと、第５のＮＭＯＳトランジ
スタのソースにドレインが接続される第７のＮＭＯＳト
ランジスタと、第６のＮＭＯＳトランジスタのソースに
ドレインが接続される第８のＮＭＯＳトランジスタと、
第５のＰＭＯＳトランジスタのドレインにドレインが接
続される第９のＮＭＯＳトランジスタと、第６のＰＭＯ
Ｓトランジスタのドレインにドレインが接続される第１
０のＮＭＯＳトランジスタとを有して構成され、第７の
ＮＭＯＳトランジスタのゲートと第１０のＮＭＯＳトラ
ンジスタのゲートと第６のＮＭＯＳトランジスタのソー
スとが接続され、第８のＮＭＯＳトランジスタのゲート
と第９のＮＭＯＳトランジスタのゲートと第５のＮＭＯ
Ｓトランジスタのソースとが接続され、第５のＰＭＯＳ
トランジスタのドレインと第９のＮＭＯＳトランジスタ
のドレインとの接続部位あるいは第６のＰＭＯＳトラン
ジスタのドレインと第１０のＮＭＯＳトランジスタのド
レインとの接続部位のいずれかが出力部に接続されるよ
うにしたものである。

【００１７】この発明に係る演算増幅器は、差動対を構
成するように互いにドレインが接続されてゲートに非反
転入力部が接続される第５のＰＭＯＳトランジスタおよ
びゲートに反転入力部が接続される第６のＰＭＯＳトラ
ンジスタと、カレントミラーを構成するように互いにゲ
ートが接続される第５のＮＭＯＳトランジスタおよび第
６のＮＭＯＳトランジスタと、第５のＰＭＯＳトランジ
スタのソースにドレインが接続される第７のＰＭＯＳト
ランジスタと、第６のＰＭＯＳトランジスタのソースに
ドレインが接続される第８のＰＭＯＳトランジスタと、
第５のＮＭＯＳトランジスタのドレインにドレインが接
続される第９のＰＭＯＳトランジスタと、第６のＮＭＯ
Ｓトランジスタのドレインにドレインが接続される第１
０のＰＭＯＳトランジスタとを有して構成され、第７の
ＰＭＯＳトランジスタのゲートと第１０のＰＭＯＳトラ
ンジスタのゲートと第６のＰＭＯＳトランジスタのソー
スとが接続され、第８のＰＭＯＳトランジスタのゲート
と第９のＰＭＯＳトランジスタのゲートと第５のＰＭＯ
Ｓトランジスタのソースとが接続され、第５のＮＭＯＳ
トランジスタのドレインと第９のＰＭＯＳトランジスタ
のドレインとの接続部位あるいは第６のＮＭＯＳトラン
ジスタのドレインと第１０のＰＭＯＳトランジスタのド
レインとの接続部位のいずれかが出力部に接続されるよ
うにしたものである。

【００１８】

【発明の実施の形態】以下、添付の図面を参照して本願
発明に係る実施の形態を説明する。なお、以下の説明に
おいては、本願発明の実施の形態に記載された実施例の
各要素と、特許請求の範囲に記載された発明の各要素と
の対応関係を明らかにするために、実施例の各要素にそ
れぞれ対応する特許請求の範囲に記載された発明の各要
素を本願発明の実施の形態に係る説明文中において適宜
かっこ書きにより示すものとする。

【００１９】実施の形態１．図１は、本願発明に係るＤ
Ｃオフセット検出回路の動作原理を示すための図であ
る。図１において、１は電圧源、２はＰＭＯＳトランジ
スタ（第３のＰＭＯＳトランジスタ）、３はＮＭＯＳト
ランジスタ（第３のＮＭＯＳトランジスタ）、４は接地
部、５はＮＭＯＳトランジスタ３のソースと接地部４と
の間に介装されＤＣオフセットを削減するようにＮＭＯ
Ｓトランジスタ３のソース電圧を上げる電圧源、６は入
力端子、７は出力端子である。なお、ＰＭＯＳトランジ
スタ２のバックゲートはソースに接続され、ＮＭＯＳト
ランジスタ３のバックゲートは接地部４に接続される。
なお、電圧源１の電源値をＶｄｄ、ＰＭＯＳトランジス
タのドレイン電流をＩｐ、ＮＭＯＳトランジスタのドレ
イン電流をＩｎ、出力端子７へ流れる電流をＩｄ、電圧
源５の電圧値（以下、シフト電圧と称する）をＶｓ、入
力電圧をＶｇ、出力電圧をＶｏとする。

【００２０】次に、図１に示されたＣＭＯＳ回路の動作
特性について説明する。ここでも、適切なバイアス設定
を実現するために、Ｖｇ＝Ｖｄｄ／２としてＤＣオフセ
ットに係る評価を実施する。上記条件下におけるＰＭＯ
Ｓトランジスタ２のドレイン電流ＩｐおよびＮＭＯＳト
ランジスタ３のドレイン電流Ｉｎは、それぞれ式（５）
および式（６）により与えられる。

【数３】 したがって、ＰＭＯＳトランジスタ２のドレイン電流Ｉ
ｐとＮＭＯＳトランジスタ３のドレイン電流Ｉｎとの差
として与えられる電流Ｉｄは、式（７）により与えられ
る。

【数４】

【００２１】式（７）から明らかなように、シフト電圧
Ｖｓの電圧値を適宜調整することで、Ｉｄ＝０とするこ
とができる。この際、出力電圧Ｖｏが入力電圧Ｖｇに一
致する。ここで、Ｉｄ＝０とすることができるシフト電
圧Ｖｓの電圧値は、以下の式（８）から算出される。

【数５】 例えば、ＰＭＯＳトランジスタ２のドレイン電流係数Ｍ
ｐとＮＭＯＳトランジスタ３のドレイン電流係数Ｍｎと
が等しい場合には、Ｖｓ＝Ｖｔｐ−Ｖｔｎとなってシフ
ト電圧の電圧値が定まる。ところで、単一電源により動
作する際にはＶｓ≧０となるから、Ｖｔｐ≧Ｖｔｎであ
る場合についてのみ出力電圧に係るＤＣオフセットを除
去することが可能となる。なお、Ｖｔｐ＜Ｖｔｎである
場合については、ＰＭＯＳトランジスタ２のソースと電
圧源１との間に電圧シフト用の電圧源を介装することに
より、ＤＣオフセットを同様に除去することが可能とな
る。

【００２２】また、ＰＭＯＳトランジスタ２の閾値電圧
ＶｔｐとＮＭＯＳトランジスタ３の閾値電圧Ｖｔｎとが
等しい場合には、Ｖｔｐ＝Ｖｔｎ＝Ｖｔとして、以下の
式（９）に基づいてシフト電圧Ｖｓの電圧値を求めるこ
とができる。

【数６】 ところで、単一電源により動作する際にはＶｓ≧０であ
るとともに、Ｖｇ−Ｖｔ＞０であるから、Ｍｐ≦Ｍｎで
ある場合についてのみ出力電圧に係るＤＣオフセットを
除去することが可能となる。なお、Ｍｐ＞Ｍｎである場
合については、ＰＭＯＳトランジスタ２のソースと電圧
源１との間に電圧シフト用の電圧源を介装することによ
り、ＤＣオフセットを同様に除去することが可能とな
る。

【００２３】次に、製造バラツキに起因するＤＣオフセ
ットを除去するようにシフト電圧を自動的に調整可能で
あるＤＣオフセット検出回路（ＤＣオフセット検出手
段）について説明する。図２は、この発明の実施の形態
１によるＤＣオフセット検出回路を示す回路図である。
図２において、図１と同一符号は同一または相当部分を
示すのでその説明を省略する。８はＮＭＯＳトランジス
タ３のソースと接地部４との間に介装されたＮＭＯＳト
ランジスタ（第４のＮＭＯＳトランジスタ）、９は非反
転入力部が出力端子７に接続され反転入力部が入力端子
６に接続され出力部がＮＭＯＳトランジスタ８のゲート
に接続される演算増幅器（第１の演算増幅器）である。
ここで、ＮＭＯＳトランジスタ８のバックゲートは接地
部４に接続される。

【００２４】次に、図２に示されたＤＣオフセット検出
回路の動作特性について説明する。ＰＭＯＳトランジス
タ２のドレイン電流Ｉｐは式（１０）により与えられ、
ＮＭＯＳトランジスタ３のドレイン電流Ｉｎは式（１
１）により与えられ、ＮＭＯＳトランジスタ８のドレイ
ン電流Ｉｎは式（１２）により与えられる。ここでは説
明を簡単にするために、ＮＭＯＳトランジスタ３とＮＭ
ＯＳトランジスタ８とは同一に形成されるものとして、
ドレイン電流係数Ｍｎ、閾値電圧Ｖｔｎ等の素子特性に
ついては互いに等しいものとして解析を実施する。な
お、本願発明に係るＤＣオフセット検出回路では、ＮＭ
ＯＳトランジスタ３とＮＭＯＳトランジスタ８とが同一
に形成されることを必須要件とするものではない。

【数７】 ここで、ＶｎはＮＭＯＳトランジスタ８のゲート電圧で
ある。演算増幅器９によりゲート電圧Ｖｎを印加するこ
とで、非飽和領域において動作するＮＭＯＳトランジス
タ８のドレイン電流と飽和領域において動作するＮＭＯ
Ｓトランジスタ３のドレイン電流とが等しくなり、式
（１１）と式（１２）とから、所望のシフト電圧Ｖｓを
発生させるためのゲート電圧Ｖｎは式（１３）に示すよ
うに求められる。

【数８】

【００２５】シフト電圧Ｖｓは、ＣＭＯＳインバータに
係るＤＣオフセットを除去するための電圧値として式
（８）に基づいて定められるから、式（１３）に式
（８）を代入することにより、製造バラツキに起因して
発生するＤＣオフセットを除去するためにＮＭＯＳトラ
ンジスタ８のゲートに与えられるべきゲート電圧Ｖｎは
式（１４）により与えられる。

【数９】 上記のように、ＰＭＯＳトランジスタ２、ＮＭＯＳトラ
ンジスタ３およびＮＭＯＳトランジスタ８に係るドレイ
ン電流係数Ｍｐ、ドレイン電流係数Ｍｎ、閾値電圧Ｖｔ
ｐ、閾値電圧Ｖｔｎ等の素子特性のバラツキに応じて、
印加することが必要とされるゲート電圧Ｖｎの電圧値は
式（１４）に基づき一意に決定されるものである。

【００２６】例えば、ＰＭＯＳトランジスタ２のドレイ
ン電流係数ＭｐとＮＭＯＳトランジスタ３，８のドレイ
ン電流係数Ｍｎとが等しく、ＰＭＯＳトランジスタ２の
閾値電圧ＶｔｐとＮＭＯＳトランジスタ３，８の閾値電
圧Ｖｔｎとにバラツキが生じている場合には、式（１
５）からゲート電圧Ｖｎは求められる。

【数１０】 また、ＰＭＯＳトランジスタ２の閾値電圧ＶｔｐとＮＭ
ＯＳトランジスタ３，８の閾値電圧Ｖｔｎとが等しくて
Ｖｔｐ＝Ｖｔｎ＝Ｖｔとなり、ＰＭＯＳトランジスタ２
のドレイン電流係数ＭｐとＮＭＯＳトランジスタ３，８
のドレイン電流係数Ｍｎとにバラツキが生じている場合
には、式（１６）からゲート電圧Ｖｎは求められる。

【数１１】

【００２７】ここで、図２に示されるＤＣオフセット検
出回路の動作について説明する。出力電圧Ｖｏが入力電
圧Ｖｇより大きくなると、出力電圧Ｖｏと入力電圧Ｖｇ
との差動電圧を増幅した電圧がＮＭＯＳトランジスタ８
のゲートに印加される。ＮＭＯＳトランジスタ８のゲー
ト電圧が大きくなると当該ＮＭＯＳトランジスタのドレ
イン抵抗が小さくなって出力電圧Ｖｏは低下する。した
がって、演算増幅器９から出力される電圧Ｖｎは、出力
電圧Ｖｏと入力電圧Ｖｇとを等しくさせるような電圧値
に収斂する。

【００２８】次に、図２に示されるＤＣオフセット検出
回路を利用したこの発明の実施の形態１によるＣＭＯＳ
インバータ回路について説明する。図３は、この発明の
実施の形態１によるＣＭＯＳインバータ回路の構成を示
す回路図である。図３において、図２と同一符号は同一
または相当部分を示すのでその説明を省略する。１０は
アナログ信号処理を実施できるように設定されるバイア
ス電圧を印加する電圧源、１１はＰＭＯＳトランジスタ
２と同一に形成されるＰＭＯＳトランジスタ（第１のＰ
ＭＯＳトランジスタ）、１２はＮＭＯＳトランジスタ３
と同一に形成されるＮＭＯＳトランジスタ（第１のＮＭ
ＯＳトランジスタ）、１３はＮＭＯＳトランジスタ８と
同一に形成されるＮＭＯＳトランジスタ（第２のＮＭＯ
Ｓトランジスタ）、１４は入力端子、１５は出力端子で
ある。ここで、入力端子１４における入力電圧をＶｉ
ｎ、出力端子１５における出力電圧をＶｏｕｔとする。
また、ＰＭＯＳトランジスタ１１のバックゲートはソー
スに接続され、ＮＭＯＳトランジスタ１２のバックゲー
トは接地部４に接続され、ＮＭＯＳトランジスタ１３の
バックゲートは接地部４に接続される。なお、バイアス
用電圧源１０については、例えば電圧源１の電源電圧を
抵抗分割すること等の種々の方法を用いて実現すること
が可能である。また、上記のインバータ回路は同一チッ
プ内に形成されることで同一の製造プロセスを経るもの
であるから、ＰＭＯＳトランジスタ２とＰＭＯＳトラン
ジスタ１１、ＮＭＯＳトランジスタ３とＮＭＯＳトラン
ジスタ１２、ＮＭＯＳトランジスタ８とＮＭＯＳトラン
ジスタ１３とについては、それぞれドレイン電流係数や
閾値電圧等の素子特性が互いに等しいものとみなすこと
ができる。また、ＰＭＯＳトランジスタ２、ＮＭＯＳト
ランジスタ３、ＮＭＯＳトランジスタ８、演算増幅器９
およびバイアス用電圧源１０等から成るＤＣオフセット
検出回路（第１のＤＣオフセット検出手段）と、ＮＭＯ
Ｓトランジスタ１３とから、ＤＣオフセットを削減する
ように、ＮＭＯＳトランジスタ１２のソース電圧を上げ
る第１の電圧シフト手段が構成される。

【００２９】次に、図３に示されたＣＭＯＳインバータ
回路の動作について説明する。図２に示されるＤＣオフ
セット検出回路に係る動作において述べたように、ＰＭ
ＯＳトランジスタ２のドレインとＮＭＯＳトランジスタ
３のドレインとの接続部位の電圧Ｖｏはバイアス設定用
に電圧源１０により与えられるバイアス電圧Ｖｇに等し
くなる。また、上述したように、ＰＭＯＳトランジスタ
２とＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ
３とＮＭＯＳトランジスタ１２、およびＮＭＯＳトラン
ジスタ８とＮＭＯＳトランジスタ１３とについては、そ
れぞれ素子特性が同一であるものとみなすことができる
ので、演算増幅器９の出力電圧をＮＭＯＳトランジスタ
１３のゲートに印加することで、入力電圧Ｖｉｎについ
てＶｉｎ＝Ｖｇの際に出力電圧ＶｏｕｔについてＶｏｕ
ｔ＝Ｖｇとすることができて、ＤＣオフセットを除去す
ることが可能となる。すなわち、ＤＣオフセット検出回
路により当該ＤＣオフセット検出回路を備えたＣＭＯＳ
インバータ回路が生成されたチップについて発現するＤ
Ｃオフセット量を検出し、このＤＣオフセット量を指標
する電圧Ｖｎを電圧シフト用のＮＭＯＳトランジスタ１
３のゲートに印加することで、ＰＭＯＳトランジスタ１
１およびＮＭＯＳトランジスタ１２等から成るＣＭＯＳ
インバータ回路のＤＣオフセットを除去することが可能
となる。

【００３０】次に、図２および図３に示される演算増幅
器の構成について説明する。図４は、演算増幅器の構成
の一例を示す回路図である。図４において、２１は電圧
源、２２，２３，２４，２５はＰＭＯＳトランジスタ、
２６，２７，２８，２９，３０はＮＭＯＳトランジス
タ、３１は電圧源、３２は接地部、３３は反転入力部、
３４は非反転入力部、３５は出力部である。

【００３１】ＰＭＯＳトランジスタ２２，２３，２４，
２５のソースは電圧源２１に接続され、ＰＭＯＳトラン
ジスタ２２のゲートとＰＭＯＳトランジスタ２３のゲー
トとは、互いに接続されるとともにＰＭＯＳトランジス
タ２３のドレインに接続される。ＰＭＯＳトランジスタ
２４のゲートとＰＭＯＳトランジスタ２５のゲートと
は、互いに接続されるとともにＰＭＯＳトランジスタ２
４のドレインに接続される。ＮＭＯＳトランジスタ２６
については、ドレインがＰＭＯＳトランジスタ２３のド
レインに接続され、ゲートが反転入力部３３に接続され
る。ＮＭＯＳトランジスタ２７については、ドレインが
ＰＭＯＳトランジスタ２４のドレインに接続され、ゲー
トが非反転入力部３４に接続される。ＮＭＯＳトランジ
スタ２６のソースとＮＭＯＳトランジスタ２７のソース
とは、互いに接続されるとともにＮＭＯＳトランジスタ
３０のドレインに接続される。ＮＭＯＳトランジスタ２
８のドレインはＰＭＯＳトランジスタ２２のドレインに
接続され、ＮＭＯＳトランジスタ２９のドレインはＰＭ
ＯＳトランジスタ２５のドレインに接続される。ＮＭＯ
Ｓトランジスタ２８のゲートとＮＭＯＳトランジスタ２
９のゲートとは、互いに接続されるとともにＮＭＯＳト
ランジスタ２８のドレインに接続される。ＮＭＯＳトラ
ンジスタ３０のゲートは電圧源３１に接続される。ＮＭ
ＯＳトランジスタ２８，２９，３０のソースは接地部３
２に接続される。そして、ＰＭＯＳトランジスタ２５の
ドレインとＮＭＯＳトランジスタ２９のドレインとの接
続部位が出力部３５に接続される。なお、ＰＭＯＳトラ
ンジスタ２２，２３，２４，２５のバックゲートは電圧
源２１に接続され、ＮＭＯＳトランジスタ２６，２７の
バックゲートはそれぞれソースに接続され、ＮＭＯＳト
ランジスタ２８，２９，３０のバックゲートは接地部３
２に接続される。

【００３２】上記のような演算増幅器において、ＰＭＯ
Ｓトランジスタ２２とＰＭＯＳトランジスタ２３、ＰＭ
ＯＳトランジスタ２４とＰＭＯＳトランジスタ２５、Ｎ
ＭＯＳトランジスタ２８とＮＭＯＳトランジスタ２９と
により、それぞれカレントミラーが構成される。また、
ＮＭＯＳトランジスタ３０と電圧源３１とにより、定電
流源が構成される。

【００３３】次に、図４に示される演算増幅器の動作に
ついて説明する。演算増幅器の反転入力部３３はＤＣオ
フセット検出回路を構成するＣＭＯＳの入力部に接続さ
れるとともに非反転入力部３４はＤＣオフセット検出回
路を構成するＣＭＯＳの出力部に接続されるから、反転
入力部３３に印加される電圧をＶｇ、非反転入力部３４
に印加される電圧をＶｏ、ゲート電圧Ｖｇに応じてＮＭ
ＯＳトランジスタ２６を流れるドレイン電流をＩｇ、お
よびゲート電圧Ｖｏに応じてＮＭＯＳトランジスタ２７
を流れるドレイン電流をＩｏとする。

【００３４】ＮＭＯＳトランジスタ２６のドレイン電流
すなわちＰＭＯＳトランジスタ２３のドレイン電流は、
ＰＭＯＳトランジスタ２２，２３から成るカレントミラ
ーにより折り返されてＰＭＯＳトランジスタ２２のドレ
イン電流と等しくなる。ＰＭＯＳトランジスタ２２のド
レイン電流すなわちＮＭＯＳトランジスタ２８のドレイ
ン電流は、ＮＭＯＳトランジスタ２８，２９から成るカ
レントミラーにより折り返されてＮＭＯＳトランジスタ
２９のドレイン電流と等しくなる。これにより、ＮＭＯ
Ｓトランジスタ２９のドレイン電流はＩｇとなる。ま
た、ＮＭＯＳトランジスタ２７のドレイン電流すなわち
ＰＭＯＳトランジスタ２４のドレイン電流は、ＰＭＯＳ
トランジスタ２４，２５から成るカレントミラーにより
折り返されてＰＭＯＳトランジスタ２５のドレイン電流
に等しくなる。これにより、ＰＭＯＳトランジスタ２５
のドレイン電流はＩｏとなる。したがって、出力部３５
を流れる電流はＩｏ−Ｉｇとなる。

【００３５】ここで、ＮＭＯＳトランジスタ２９が引き
込むドレイン電流Ｉｇに対してＰＭＯＳトランジスタ２
５から流れ込むドレイン電流Ｉｏの方が大きくなると出
力電圧Ｖｎは上昇し、逆にＰＭＯＳトランジスタ２５か
ら流れ込むドレイン電流Ｉｏに対してＮＭＯＳトランジ
スタ２９が引き込むドレイン電流Ｉｇの方が大きくなる
と出力電圧Ｖｎは低下する。したがって、図４に示され
る演算増幅器は、ＤＣオフセット検出回路の出力電圧Ｖ
ｏと入力電圧Ｖｇとの差動電圧を増幅した電圧Ｖｎを出
力する。

【００３６】次に、図２および図３に示される演算増幅
器の変形例について説明する。図５は、演算増幅器の構
成の他の例を示す図である。図５において、４１は電圧
源、４２はＰＭＯＳトランジスタ（第５のＰＭＯＳトラ
ンジスタ）、４３はＰＭＯＳトランジスタ（第６のＰＭ
ＯＳトランジスタ）、４４はＮＭＯＳトランジスタ（第
５のＮＭＯＳトランジスタ）、４５はＮＭＯＳトランジ
スタ（第６のＮＭＯＳトランジスタ）、４６はＮＭＯＳ
トランジスタ（第９のＮＭＯＳトランジスタ）、４７は
ＮＭＯＳトランジスタ（第７のＮＭＯＳトランジス
タ）、４８はＮＭＯＳトランジスタ（第８のＮＭＯＳト
ランジスタ）、４９はＮＭＯＳトランジスタ（第１０の
ＮＭＯＳトランジスタ）、５０は接地部、５１は非反転
入力部、５２は反転入力部、５３は出力部である。

【００３７】ＰＭＯＳトランジスタ４２，４３のソース
は、電圧源４１に接続される。ＰＭＯＳトランジスタ４
２のゲートとＰＭＯＳトランジスタ４３のゲートとは、
互いに接続されるとともにＰＭＯＳトランジスタ４２の
ドレインに接続される。ＮＭＯＳトランジスタ４４のド
レインとＮＭＯＳトランジスタ４５のドレインとは互い
に接続され、ＮＭＯＳトランジスタ４４のゲートは非反
転入力部５１に接続され、ＮＭＯＳトランジスタ４５の
ゲートは反転入力部５２に接続される。ＰＭＯＳトラン
ジスタ４２のドレインとＮＭＯＳトランジスタ４６のド
レインとは接続され、ＰＭＯＳトランジスタ４３のドレ
インとＮＭＯＳトランジスタ４９のドレインとは接続さ
れる。ＮＭＯＳトランジスタ４４のソースとＮＭＯＳト
ランジスタ４７のドレインとＮＭＯＳトランジスタ４６
のゲートとＮＭＯＳトランジスタ４８のゲートとは、互
いに接続される。ＮＭＯＳトランジスタ４５のソースと
ＮＭＯＳトランジスタ４８のドレインとＮＭＯＳトラン
ジスタ４７のゲートとＮＭＯＳトランジスタ４９のゲー
トとは、互いに接続される。ＮＭＯＳトランジスタ４
６，４７，４８，４９のソースは接地部５０に接続され
る。そして、ＰＭＯＳトランジスタ４３のドレインとＮ
ＭＯＳトランジスタ４９のドレインとの接続部位が出力
部５３に接続される。なお、ＰＭＯＳトランジスタ４
２，４３のバックゲートは電圧源４１に接続され、ＮＭ
ＯＳトランジスタ４４，４５のバックゲートはそれぞれ
ソースに接続され、ＮＭＯＳトランジスタ４６，４７，
４８，４９のバックゲートは接地部５０に接続される。

【００３８】上記のような演算増幅器において、ＮＭＯ
Ｓトランジスタ４４およびＮＭＯＳトランジスタ４５か
ら成る差動対と、ＮＭＯＳトランジスタ４７およびＮＭ
ＯＳトランジスタ４８から成る負性コンダクタンス回路
とから高Ｇｍ回路が構成される。また、ＰＭＯＳトラン
ジスタ４２とＰＭＯＳトランジスタ４３、ＮＭＯＳトラ
ンジスタ４６とＮＭＯＳトランジスタ４８、ＮＭＯＳト
ランジスタ４７とＮＭＯＳトランジスタ４９とにより、
それぞれカレントミラーが構成される。

【００３９】次に、図５に示される演算増幅器の動作に
ついて説明する。この演算増幅器においても、演算増幅
器の反転入力部５２はＤＣオフセット検出回路を構成す
るＣＭＯＳの入力部に接続されるとともに非反転入力部
５１はＤＣオフセット検出回路を構成するＣＭＯＳの出
力部に接続されるから、反転入力部５２に印加される電
圧をＶｇ、非反転入力部５１に印加される電圧をＶｏ、
ゲート電圧Ｖｇに応じてＮＭＯＳトランジスタ４５を流
れるドレイン電流をＩｇ、およびゲート電圧Ｖｏに応じ
てＮＭＯＳトランジスタ４４を流れるドレイン電流をＩ
ｏとする。

【００４０】ＮＭＯＳトランジスタ４４のドレイン電流
すなわちＮＭＯＳトランジスタ４７のドレイン電流は、
ＮＭＯＳトランジスタ４７，４９から成るカレントミラ
ーにより折り返されてＮＭＯＳトランジスタ４９のドレ
イン電流と等しくなる。これにより、ＮＭＯＳトランジ
スタ４９のドレイン電流はＩｏとなる。また、ＮＭＯＳ
トランジスタ４５のドレイン電流すなわちＮＭＯＳトラ
ンジスタ４８のドレイン電流は、ＮＭＯＳトランジスタ
４６，４８から成るカレントミラーにより折り返されて
ＮＭＯＳトランジスタ４６のドレイン電流と等しくな
る。ＮＭＯＳトランジスタ４６のドレイン電流すなわち
ＰＭＯＳトランジスタ４２のドレイン電流は、ＰＭＯＳ
トランジスタ４２，４３から成るカレントミラーにより
折り返されてＰＭＯＳトランジスタ４３のドレイン電流
と等しくなる。これにより、ＰＭＯＳトランジスタ４３
のドレイン電流はＩｇとなる。したがって、出力部５３
を流れる電流はＩｇ−Ｉｏとなる。ここで、ＰＭＯＳト
ランジスタ４３から流れ込むドレイン電流Ｉｇに対して
ＮＭＯＳトランジスタ４９が引き込むドレイン電流Ｉｏ
の方が小さくなると出力電圧Ｖｎは上昇し、逆にＰＭＯ
Ｓトランジスタ４３から流れ込むドレイン電流Ｉｇに対
してＮＭＯＳトランジスタ４９が引き込むドレイン電流
Ｉｏの方が大きくなると出力電圧Ｖｎは低下する。ま
た、ＮＭＯＳトランジスタ４７のゲートがＮＭＯＳトラ
ンジスタ４５のソースとＮＭＯＳトランジスタ４８のド
レインとの接続部位に接続されるとともにＮＭＯＳトラ
ンジスタ４８のゲートがＮＭＯＳトランジスタ４４のソ
ースとＮＭＯＳトランジスタ４７のドレインとの接続部
位に接続されることにより、電圧Ｖｏが電圧Ｖｇより大
きくなると電流Ｉｇの電流量が大きくなるとともに電流
Ｉｏの電流量は相当に小さくなり、電圧Ｖｇが電圧Ｖｏ
より大きくなると電流Ｉｏの電流量が大きくなるととも
に電流Ｉｇの電流量は相当に小さくなる。したがって、
この演算増幅器は、上記のような負性コンダクタンス特
性を備えることで、ＤＣオフセット検出回路の出力電圧
Ｖｏと入力電圧Ｖｇとの差動電圧を増幅した電圧Ｖｎを
出力する。

【００４１】ここで、図４に示される演算増幅器と図５
に示される演算増幅器との差異について説明する。図４
に示されるような演算増幅器においては、通常、オープ
ンループゲインは差動対を構成するＮＭＯＳトランジス
タ２６，２７のトランジスタサイズおよび定電流源を流
れるバイアス電流に基づいて定まる。したがって、ＤＣ
オフセットを除去するためにオープンループゲインを大
きくしようとすると、ＭＯＳトランジスタのサイズを大
きくする必要並びにバイアス電流を増加させる必要が生
じて、回路規模が大きくなるとともに消費電流が増加す
るという短所があった。

【００４２】これに対して、図５に示される演算増幅器
においては、ＮＭＯＳトランジスタ４４およびＮＭＯＳ
トランジスタ４５から成る差動対と、ＮＭＯＳトランジ
スタ４７およびＮＭＯＳトランジスタ４８から成る負性
コンダクタンス回路とから、高い相互コンダクタンスを
有する増幅回路が構成される。これにより、ＭＯＳトラ
ンジスタのサイズを大きくすることなく並びにバイアス
電流を増加させることなく、高利得の演算増幅器を得る
ことが可能となる。

【００４３】以上のようにこの実施の形態１によれば、
ＣＭＯＳインバータ回路に、ＤＣオフセットを削減する
ようにＮＭＯＳトランジスタ１２のソース電圧を上げる
電圧シフト手段を備えるように構成したので、ＤＣオフ
セットを削減して出力電圧のダイナミックレンジを大き
くとることができ、当該ＣＭＯＳインバータ回路をアナ
ログ信号処理回路として使用可能とすることができると
いう効果を奏する。

【００４４】また、電圧シフト手段がＮＭＯＳトランジ
スタ１３とＤＣオフセットを検出して当該ＮＭＯＳトラ
ンジスタ１３のゲートにＤＣオフセットを削減するよう
に調整された電圧を印加するＤＣオフセット検出手段と
を有して構成されるようにしたので、検出されたＤＣオ
フセット量に応じてＮＭＯＳトランジスタ１２のソース
電圧を適切なレベルまで上げることができて、ＤＣオフ
セットを除去することが可能になるという効果を奏す
る。

【００４５】また、ＤＣオフセット検出回路が、ＰＭＯ
Ｓトランジスタ１１と同一に形成されるＰＭＯＳトラン
ジスタ２、ＮＭＯＳトランジスタ１２と同一に形成され
るＮＭＯＳトランジスタ３、ＮＭＯＳトランジスタ１３
と同一に形成されるＮＭＯＳトランジスタ８、並びにバ
イアス電圧とＰＭＯＳトランジスタ２およびＮＭＯＳト
ランジスタ３等から成るＣＭＯＳの出力電圧との差動電
圧を増幅する演算増幅器９等から構成されるようにした
ので、ＤＣオフセット検出回路を簡単な構成により実現
することができるとともに、当該ＤＣオフセット検出回
路を使用したＣＭＯＳインバータ回路の回路規模を小さ
くすることができるという効果を奏する。

【００４６】さらに、演算増幅器９が、差動対を構成す
るＮＭＯＳトランジスタ４４，４５と、ＮＭＯＳトラン
ジスタ４４，４５にそれぞれ接続されるＮＭＯＳトラン
ジスタ４７，４８と、カレントミラーを構成するＰＭＯ
Ｓトランジスタ４２，４３と、ＰＭＯＳトランジスタ４
２，４３にそれぞれ接続されるＮＭＯＳトランジスタ４
６，４９とを有して構成されるとともに、ＮＭＯＳトラ
ンジスタ４６のゲートとＮＭＯＳトランジスタ４８のゲ
ートとＮＭＯＳトランジスタ４４のソースとが接続さ
れ、ＮＭＯＳトランジスタ４７のゲートとＮＭＯＳトラ
ンジスタ４９のゲートとＮＭＯＳトランジスタ４５のソ
ースとが接続されるようにしたので、ＮＭＯＳトランジ
スタ４４，４５から成る差動対とＮＭＯＳトランジスタ
４７，４８から成る負性コンダクタンス回路とから高い
相互コンダクタンスを有する増幅回路が構成されるか
ら、演算増幅器を構成するＭＯＳトランジスタのサイズ
を大きくすることなく並びにバイアス電流を大きくする
ことなく高利得の演算増幅器が得られるとともに、当該
演算増幅器を使用したＤＣオフセット検出回路およびＣ
ＭＯＳインバータ回路の回路規模を小さくすることがで
きるという効果を奏する。

【００４７】実施の形態２．図６は、この発明の実施の
形態２によるＣＭＯＳインバータ回路の構成を示す図で
ある。上述したように、単一電源により動作させる際に
は、図３に示されるようなＣＭＯＳインバータ回路は、
Ｖｔｐ≧Ｖｔｎである場合並びにＭｐ≦Ｍｎである場合
において、ＤＣオフセットを除去することが可能であ
る。これに対して、図６に示されるこの発明の実施の形
態２によるＣＭＯＳインバータ回路はＶｔｐ＜Ｖｔｎで
ある場合並びにＭｐ＞Ｍｎである場合において、ＤＣオ
フセットを除去できる点で実施の形態１によるＣＭＯＳ
インバータ回路と差異を有する。図６において、図３と
同一符号は同一または相当部分を示すのでその説明を省
略する。６１はＰＭＯＳトランジスタ１１のソース電圧
を下げてＤＣオフセットを除去するためにＰＭＯＳトラ
ンジスタ１１のソースと電圧源１との間に介装されたＰ
ＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）、
６２はＰＭＯＳトランジスタ６１と同一に形成されＰＭ
ＯＳトランジスタ２のソースと電圧源１との間に介装さ
れたＰＭＯＳトランジスタ（第４のＰＭＯＳトランジス
タ）、６３は反転入力部にＰＭＯＳトランジスタ２のゲ
ートおよびＮＭＯＳトランジスタ３のゲートが接続さ
れ、非反転入力部にＰＭＯＳトランジスタ２のドレイン
およびＮＭＯＳトランジスタ３のドレインが接続され、
出力部にＰＭＯＳトランジスタ６１のゲートおよびＰＭ
ＯＳトランジスタ６２のゲートが接続される演算増幅器
（第２の演算増幅器）である。また、ＰＭＯＳトランジ
スタ６１のバックゲートは電圧源１に接続され、ＰＭＯ
Ｓトランジスタ６２のバックゲートは電圧源１に接続さ
れる。なお、上記のＣＭＯＳインバータ回路は同一チッ
プ内に形成されることで同一の製造プロセスを経るもの
であるから、ＰＭＯＳトランジスタ２とＰＭＯＳトラン
ジスタ１１、ＮＭＯＳトランジスタ３とＮＭＯＳトラン
ジスタ１２、ＰＭＯＳトランジスタ６２とＰＭＯＳトラ
ンジスタ６１とについては、それぞれドレイン電流係数
や閾値電圧等の素子特性が互いに等しいものとみなすこ
とができる。また、ＰＭＯＳトランジスタ２、ＮＭＯＳ
トランジスタ３、ＰＭＯＳトランジスタ６２、演算増幅
器６３およびバイアス用電圧源１０等から成るＤＣオフ
セット検出回路（第２のＤＣオフセット検出手段）と、
ＰＭＯＳトランジスタ６１とから、ＤＣオフセットを削
減するように、ＰＭＯＳトランジスタ１１のソース電圧
を下げる第２の電圧シフト手段が構成される。

【００４８】次に、図６に示されるＣＭＯＳインバータ
回路の動作について説明する。図６に示されるＣＭＯＳ
インバータ回路の動作は、基本的には図３に示されるＣ
ＭＯＳインバータ回路と同様である。すなわち、ＰＭＯ
Ｓトランジスタ２およびＮＭＯＳトランジスタ３等から
成るＣＭＯＳの出力電圧Ｖｏがバイアス電圧Ｖｇより大
きくなると、出力電圧Ｖｏとバイアス電圧Ｖｇとの差動
電圧を増幅した電圧がＰＭＯＳトランジスタ６２のゲー
トに印加される。ＰＭＯＳトランジスタ６２のゲート電
圧が大きくなると当該ＰＭＯＳトランジスタのドレイン
抵抗が大きくなって出力電圧Ｖｏは低下する。したがっ
て、演算増幅器６３から出力される電圧Ｖｐは、出力電
圧Ｖｏとバイアス電圧Ｖｇとを等しくさせるような電圧
に収斂する。

【００４９】ＰＭＯＳトランジスタ２とＰＭＯＳトラン
ジスタ１１、ＮＭＯＳトランジスタ３とＮＭＯＳトラン
ジスタ１２、およびＰＭＯＳトランジスタ６２とＰＭＯ
Ｓトランジスタ６１とについては、それぞれ同一に形成
されて素子特性が同一であるとみなすことができるの
で、演算増幅器６３の出力電圧ＶｐをＰＭＯＳトランジ
スタ６１のゲートに印加することで、入力電圧Ｖｉｎに
ついてＶｉｎ＝Ｖｇの際に出力電圧ＶｏｕｔについてＶ
ｏｕｔ＝Ｖｇとすることができて、ＤＣオフセットを除
去することが可能となる。すなわち、ＤＣオフセット検
出回路により当該ＤＣオフセット検出回路を備えたＣＭ
ＯＳインバータ回路が生成されたチップについて発現す
るＤＣオフセット量を検出し、このＤＣオフセット量を
指標する電圧Ｖｐを電圧シフト用のＰＭＯＳトランジス
タ６１のゲートに印加することで、ＰＭＯＳトランジス
タ１１およびＮＭＯＳトランジスタ１２等から成るＣＭ
ＯＳインバータ回路のＤＣオフセットを除去することが
可能となる。

【００５０】次に、図６に示される演算増幅器の構成に
ついて説明する。図７は、演算増幅器の構成の一例を示
す回路図である。図７において、７１は電圧源、７２は
ＰＭＯＳトランジスタ、７３は電圧源、７４，７５，７
６，７７はＰＭＯＳトランジスタ、７８，７９，８０，
８１はＮＭＯＳトランジスタ、８２は接地部、８３は反
転入力部、８４は非反転入力部、８５は出力部である。

【００５１】ＰＭＯＳトランジスタ７２，７４，７５の
ソースは、電圧源７１に接続される。ＰＭＯＳトランジ
スタ７２のゲートは、電圧源７３の負極側に接続され
る。ＰＭＯＳトランジスタ７４のゲートとＰＭＯＳトラ
ンジスタ７５のゲートとは、互いに接続されるとともに
ＰＭＯＳトランジスタ７４のドレインに接続される。Ｐ
ＭＯＳトランジスタ７６のソースとＰＭＯＳトランジス
タ７７のソースとは、互いに接続されるとともにＰＭＯ
Ｓトランジスタ７２のドレインに接続される。ＰＭＯＳ
トランジスタ７６のゲートは反転入力部８３に接続さ
れ、ＰＭＯＳトランジスタ７７のゲートは非反転入力部
８４に接続される。ＰＭＯＳトランジスタ７４のドレイ
ンはＮＭＯＳトランジスタ７８のドレインに接続され、
ＰＭＯＳトランジスタ７６のドレインはＮＭＯＳトラン
ジスタ７９のドレインに接続され、ＰＭＯＳトランジス
タ７７のドレインはＮＭＯＳトランジスタ８０のドレイ
ンに接続され、ＰＭＯＳトランジスタ７５のドレインは
ＮＭＯＳトランジスタ８１のドレインに接続される。Ｎ
ＭＯＳトランジスタ７８のゲートとＮＭＯＳトランジス
タ７９のゲートとは、互いに接続されるとともにＮＭＯ
Ｓトランジスタ７９のドレインに接続される。ＮＭＯＳ
トランジスタ８０のゲートとＮＭＯＳトランジスタ８１
のゲートとは、互いに接続されるとともにＮＭＯＳトラ
ンジスタ８０のドレインに接続される。ＮＭＯＳトラン
ジスタ７８のソース、ＮＭＯＳトランジスタ７９のソー
ス、ＮＭＯＳトランジスタ８０のソースおよびＮＭＯＳ
トランジスタ８１のソースは、接地部８２に接続され
る。そして、ＰＭＯＳトランジスタ７５のドレインとＮ
ＭＯＳトランジスタ８１のドレインとの接続部位が出力
部８５に接続される。なお、ＰＭＯＳトランジスタ７
２，７４，７５のバックゲートは電圧源７１に接続さ
れ、ＰＭＯＳトランジスタ７６，７７のバックゲートは
それぞれソースに接続され、ＮＭＯＳトランジスタ７
８，７９，８０，８１のバックゲートは接地部８２に接
続される。

【００５２】上記のような演算増幅器において、ＰＭＯ
Ｓトランジスタ７４とＰＭＯＳトランジスタ７５、ＮＭ
ＯＳトランジスタ７８とＮＭＯＳトランジスタ７９、Ｎ
ＭＯＳトランジスタ８０とＮＭＯＳトランジスタ８１と
により、それぞれカレントミラーが構成される。また、
ＰＭＯＳトランジスタ７２と電圧源７３とにより、定電
流源が構成される。なお、図７に示される演算増幅器に
ついては、図４に示される演算増幅器と比較するとＮＭ
ＯＳとＰＭＯＳとが入れ替わっているのみであり、基本
的な動作は同様であるので、動作に係る説明については
これを省略する。

【００５３】次に、図６に示される演算増幅器の変形例
について説明する。図８は、演算増幅器の構成の他の例
を示す図である。図８において、９１は電圧源、９２は
ＰＭＯＳトランジスタ（第９のＰＭＯＳトランジス
タ）、９３はＰＭＯＳトランジスタ（第７のＰＭＯＳト
ランジスタ）、９４はＰＭＯＳトランジスタ（第８のＰ
ＭＯＳトランジスタ）、９５はＰＭＯＳトランジスタ
（第１０のＰＭＯＳトランジスタ）、９６はＰＭＯＳト
ランジスタ（第５のＰＭＯＳトランジスタ）、９７はＰ
ＭＯＳトランジスタ（第６のＰＭＯＳトランジスタ）、
９８はＮＭＯＳトランジスタ（第５のＮＭＯＳトランジ
スタ）、９９はＮＭＯＳトランジスタ（第６のＮＭＯＳ
トランジスタ）、１００は接地部、１０１は非反転入力
部、１０２は反転入力部、１０３は出力部である。

【００５４】ＰＭＯＳトランジスタ９２のソース、ＰＭ
ＯＳトランジスタ９３のソース、ＰＭＯＳトランジスタ
９４のソースおよびＰＭＯＳトランジスタ９５のソース
は、電圧源９１に接続される。ＰＭＯＳトランジスタ９
２のドレインはＮＭＯＳトランジスタ９８のドレインに
接続され、ＰＭＯＳトランジスタ９５のドレインはＮＭ
ＯＳトランジスタ９９のドレインに接続される。ＰＭＯ
Ｓトランジスタ９３のドレインはＰＭＯＳトランジスタ
９６のソースに接続され、ＰＭＯＳトランジスタ９４の
ドレインはＰＭＯＳトランジスタ９７のソースに接続さ
れる。ＰＭＯＳトランジスタ９３のドレインとＰＭＯＳ
トランジスタ９６のソースとＰＭＯＳトランジスタ９２
のゲートとＰＭＯＳトランジスタ９４のゲートとは、互
いに接続される。ＰＭＯＳトランジスタ９４のドレイン
とＰＭＯＳトランジスタ９７のソースとＰＭＯＳトラン
ジスタ９３のゲートとＰＭＯＳトランジスタ９５のゲー
トとは、互いに接続される。ＰＭＯＳトランジスタ９６
のゲートは非反転入力部１０１に接続され、ＰＭＯＳト
ランジスタ９７のゲートは反転入力部１０２に接続され
る。ＰＭＯＳトランジスタ９６のドレインとＰＭＯＳト
ランジスタ９７のドレインとは、互いに接続されるとと
もに接地部１００に接続される。ＮＭＯＳトランジスタ
９８のゲートとＮＭＯＳトランジスタ９９のゲートと
は、互いに接続されるとともにＮＭＯＳトランジスタ９
８のドレインに接続される。ＮＭＯＳトランジスタ９８
のソースとＮＭＯＳトランジスタ９９のソースとは、接
地部１００に接続される。そして、ＰＭＯＳトランジス
タ９５のドレインとＮＭＯＳトランジスタ９９のドレイ
ンとの接続部位が出力部１０３に接続される。

【００５５】上記のような演算増幅器において、ＰＭＯ
Ｓトランジスタ９６およびＰＭＯＳトランジスタ９７か
ら成る差動対と、ＰＭＯＳトランジスタ９３およびＰＭ
ＯＳトランジスタ９４から成る負性コンダクタンス回路
とから高Ｇｍ回路が構成される。また、ＰＭＯＳトラン
ジスタ９２とＰＭＯＳトランジスタ９４、ＰＭＯＳトラ
ンジスタ９３とＰＭＯＳトランジスタ９５、ＮＭＯＳト
ランジスタ９８とＮＭＯＳトランジスタ９９とにより、
それぞれカレントミラーが構成される。なお、図８に示
される演算増幅器については、図５に示される演算増幅
器と比較すると、ＮＭＯＳとＰＭＯＳとが入れ替わって
いるのみであり、基本的な動作は同様であるので、動作
に係る説明についてはこれを省略する。

【００５６】ここで、図７に示される演算増幅器と図８
に示される演算増幅器との差異について説明する。図７
に示されるような演算増幅器においては、通常、オープ
ンループゲインは差動対を構成するＰＭＯＳトランジス
タ７６，７７のトランジスタサイズおよび定電流源を流
れるバイアス電流に基づいて定まる。したがって、ＤＣ
オフセットを除去するためにオープンループゲインを大
きくしようとすると、ＭＯＳトランジスタのサイズを大
きくする必要並びにバイアス電流を増加させる必要が生
じて、回路規模が大きくなるとともに消費電流が増加す
るという短所があった。

【００５７】これに対して、図８に示される演算増幅器
においては、ＰＭＯＳトランジスタ９６およびＰＭＯＳ
トランジスタ９７から成る差動対と、ＰＭＯＳトランジ
スタ９３およびＰＭＯＳトランジスタ９４から成る負性
コンダクタンス回路とから、高い相互コンダクタンスを
有する増幅回路が構成される。これにより、ＭＯＳトラ
ンジスタのサイズを大きくすることなく並びにバイアス
電流を増加させることなく、高利得の演算増幅器を得る
ことが可能となる。

【００５８】以上のようにこの実施の形態２によれば、
Ｖｔｐ≧Ｖｔｎである場合並びにＭｐ≦Ｍｎである場合
にＤＣオフセットを削減する機能を有する実施の形態１
によるＣＭＯＳインバータ回路と比較して、Ｖｔｐ＜Ｖ
ｔｎである場合並びにＭｐ＞Ｍｎである場合においてＤ
Ｃオフセットの削減等について実施の形態１と同様の効
果を奏することができる。

【００５９】実施の形態３．この実施の形態３によるＣ
ＭＯＳインバータ回路は、図３に示されるようにＣＭＯ
Ｓインバータ回路を成すＮＭＯＳトランジスタのソース
電圧を上げる第１の電圧シフト手段と、図６に示される
ようにＣＭＯＳインバータ回路を成すＰＭＯＳトランジ
スタのソース電圧を下げる第２の電圧シフト手段とにつ
いて、共通部分を設けることにより、２つの電圧シフト
手段を簡略な構成によって併合して実現している点で、
実施の形態１および実施の形態２と差異を有している。
図９は、この実施の形態３によるＣＭＯＳインバータ回
路の構成を示す回路図である。図９において、図３およ
び図６と同一符号は同一または相当部分を示すのでその
説明を省略する。

【００６０】次に、図９に示されるＣＭＯＳインバータ
回路の動作について説明する。Ｖｔｐ≧Ｖｔｎの場合並
びにＭｐ≦Ｍｎの場合には、演算増幅器９が機能して演
算増幅器９からＮＭＯＳトランジスタ８へ出力される電
圧ＶｎはＰＭＯＳトランジスタ２およびＮＭＯＳトラン
ジスタ３から成るＣＭＯＳの出力電圧Ｖｏをバイアス電
圧Ｖｇに等しくさせる電圧に収斂する。また、Ｖｔｐ＜
Ｖｔｎの場合並びにＭｐ＞Ｍｎの場合には、演算増幅器
６３が機能して演算増幅器６３からＰＭＯＳトランジス
タ６２へ出力される電圧ＶｐはＰＭＯＳトランジスタ２
およびＮＭＯＳトランジスタ３から成るＣＭＯＳの出力
電圧Ｖｏをバイアス電圧Ｖｇに等しくさせる電圧に収斂
する。

【００６１】ＰＭＯＳトランジスタ６２とＰＭＯＳトラ
ンジスタ６１、ＰＭＯＳトランジスタ２とＰＭＯＳトラ
ンジスタ１１、ＮＭＯＳトランジスタ３とＮＭＯＳトラ
ンジスタ１２、ＮＭＯＳトランジスタ８とＮＭＯＳトラ
ンジスタ１３とについては、それぞれ同一に形成されて
素子特性が同一であるとみなすことができるので、演算
増幅器９の出力電圧ＶｎをＮＭＯＳトランジスタ１３に
入力すること、並びに演算増幅器６３の出力電圧Ｖｐを
ＰＭＯＳトランジスタ６１に入力することで、入力電圧
ＶｉｎについてＶｉｎ＝Ｖｇの際に出力電圧Ｖｏｕｔに
ついてＶｏｕｔ＝Ｖｇとすることができて、ＤＣオフセ
ットを除去することが可能となる。すなわち、ＰＭＯＳ
トランジスタ２、ＮＭＯＳトランジスタ３，８、演算増
幅器９およびバイアス設定用電圧源１０等を有して構成
される第１のＤＣオフセット検出手段、あるいはＰＭＯ
Ｓトランジスタ２，６２、ＮＭＯＳトランジスタ３、演
算増幅器６３およびバイアス設定用電圧源１０等を有し
て構成される第２のＤＣオフセット検出手段により、図
９に示されたＣＭＯＳインバータ回路が生成されたチッ
プについて発現するＤＣオフセット量を検出し、検出さ
れたＤＣオフセット量を指標する電圧Ｖｎを電圧シフト
用のＮＭＯＳトランジスタ１３のゲートに印加するこ
と、あるいは検出されたＤＣオフセット量を指標する電
圧Ｖｐを電圧シフト用のＰＭＯＳトランジスタ６１のゲ
ートに印加することで、ＰＭＯＳトランジスタ１１およ
びＮＭＯＳトランジスタ１２等から成るＣＭＯＳインバ
ータ回路のＤＣオフセットを除去することができる。

【００６２】以上のように、この実施の形態３によれ
ば、実施の形態１および実施の形態２と同様の効果を奏
するとともに、ＣＭＯＳインバータ回路に対して、ＤＣ
オフセットを削減するようにＮＭＯＳトランジスタ１２
のソース電圧を上げる第１の電圧シフト手段と、ＤＣオ
フセットを削減するようにＰＭＯＳトランジスタ１１の
ソース電圧を下げる第２の電圧シフト手段とを備えるよ
うに構成したので、閾値電圧ＶｔｐとＶｔｎとの間の大
小関係並びにドレイン電流係数ＭｐとＭｎとの間の大小
関係にかかわりなく、ＤＣオフセットを削減して出力電
圧のダイナミックレンジを大きくとることができ、当該
ＣＭＯＳインバータ回路をアナログ信号処理回路として
使用可能とすることができるという効果を奏する。

【００６３】なお、実施の形態１から実施の形態３によ
り説明されるＣＭＯＳインバータ回路は、本願発明を限
定するものではなく、例示することを意図して開示され
ているものである。本願発明の技術的範囲は特許請求の
範囲により定められるものであり、特許請求の範囲に記
載された技術的範囲において種々の設計的変更が可能で
ある。例えば、図３、図６および図９に示されるよう
に、ＤＣオフセット検出回路に接続されるＣＭＯＳの数
は１つに限定されるものではなく、ＤＣオフセット検出
回路に対して複数のＣＭＯＳを接続するような構成を採
ることもできる。このような構成において、各ＣＭＯＳ
の入力部および出力部を共通に接続することで、駆動能
力の大きなＣＭＯＳインバータ回路を得ることができ
る。

【００６４】

【発明の効果】以上のように、この発明によれば、第１
のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジ
スタ等から成るＣＭＯＳインバータ回路において、ＤＣ
オフセットを削減するように第１のＮＭＯＳトランジス
タのソース電圧を上げる第１の電圧シフト手段、あるい
はＤＣオフセットを削減するように第１のＰＭＯＳトラ
ンジスタのソース電圧を下げる第２の電圧シフト手段を
備えるように構成したので、ＤＣオフセットを削減して
出力電圧のダイナミックレンジを大きくとることがで
き、ＣＭＯＳインバータ回路をアナログ信号処理回路と
して使用可能とすることができるという効果を奏する。

【００６５】この発明によれば、上記第１の電圧シフト
手段と上記第２の電圧シフト手段とを備えるように構成
したので、ＰＭＯＳトランジスタとＮＭＯＳトランジス
タとの間の閾値電圧の大小関係並びにドレイン電流係数
の大小関係にかかわりなく、ＤＣオフセットを削減して
出力電圧のダイナミックレンジを大きくとることがで
き、ＣＭＯＳインバータ回路をアナログ信号処理回路と
して使用可能とすることができるという効果を奏する。

【００６６】この発明によれば、電圧シフト手段が、第
１のＮＭＯＳトランジスタと接地部との間、あるいは第
１のＰＭＯＳトランジスタと電圧源との間に介装される
第２のＭＯＳトランジスタと、当該第２のＭＯＳトラン
ジスタのゲートにＤＣオフセットを削減するように調整
された電圧を印加するＤＣオフセット検出手段とを有し
て構成されるので、検出されたＤＣオフセット量に応じ
て第１のＮＭＯＳトランジスタのソース電圧を適切なレ
ベルまで上げるか、あるいは検出されたＤＣオフセット
量に応じて第１のＰＭＯＳトランジスタのソース電圧を
適切なレベルまで下げることができて、ＤＣオフセット
をおおよそ除去することができるから、ＣＭＯＳインバ
ータ回路についてアナログ信号処理回路としての性能を
向上することができるという効果を奏する。

【００６７】この発明によれば、ＤＣオフセット検出回
路が、第１のＰＭＯＳトランジスタと同一に形成される
第３のＰＭＯＳトランジスタと、第１のＮＭＯＳトラン
ジスタと同一に形成される第３のＮＭＯＳトランジスタ
と、バイアス用電圧源と、第３のＮＭＯＳトランジスタ
と接地部との間あるいは第３のＰＭＯＳトランジスタと
電圧源との間に介装され第２のＭＯＳトランジスタと同
一に形成される第４のＭＯＳトランジスタと、第３のＰ
ＭＯＳトランジスタおよび第３のＮＭＯＳトランジスタ
から成るＣＭＯＳの入力部に反転入力部が接続されると
ともに当該ＣＭＯＳの出力部に非反転入力部が接続され
て出力電圧を第２のＭＯＳトランジスタのゲートおよび
第４のＭＯＳトランジスタのゲートに印加する演算増幅
器とを有して構成されるようにしたので、ＤＣオフセッ
ト検出回路を簡単な構成により実現することができると
ともに、当該ＤＣオフセット検出回路を使用したアナロ
グ信号処理回路等の回路規模を小さくすることができる
という効果を奏する。

【００６８】この発明によれば、演算増幅器が、差動対
を構成するように互いにドレインが接続されてゲートに
非反転入力部が接続される第５のＮＭＯＳトランジスタ
およびゲートに反転入力部が接続される第６のＮＭＯＳ
トランジスタと、カレントミラーを構成するように互い
にゲートが接続される第５のＰＭＯＳトランジスタおよ
び第６のＰＭＯＳトランジスタと、第５のＮＭＯＳトラ
ンジスタのソースにドレインが接続される第７のＮＭＯ
Ｓトランジスタと、第６のＮＭＯＳトランジスタのソー
スにドレインが接続される第８のＮＭＯＳトランジスタ
と、第５のＰＭＯＳトランジスタのドレインにドレイン
が接続される第９のＮＭＯＳトランジスタと、第６のＰ
ＭＯＳトランジスタのドレインにドレインが接続される
第１０のＮＭＯＳトランジスタとを有して構成され、第
７のＮＭＯＳトランジスタのゲートと第１０のＮＭＯＳ
トランジスタのゲートと第６のＮＭＯＳトランジスタの
ソースとが接続され、第８のＮＭＯＳトランジスタのゲ
ートと第９のＮＭＯＳトランジスタのゲートと第５のＮ
ＭＯＳトランジスタのソースとが接続されるようにした
ので、第５のＮＭＯＳトランジスタおよび第６のＮＭＯ
Ｓトランジスタから成る差動対と第７のＮＭＯＳトラン
ジスタおよび第８のＮＭＯＳトランジスタから成る負性
コンダクタンス回路とから高い相互コンダクタンスを有
する増幅回路が構成されるから、ＭＯＳトランジスタの
サイズを大きくすることなく並びにバイアス電流を大き
くすることなく高利得の演算増幅器が得られるととも
に、当該演算増幅器を使用したアナログ信号処理回路等
の回路規模を小さくすることができるという効果を奏す
る。

【００６９】この発明によれば、演算増幅器が、差動対
を構成するように互いにドレインが接続されてゲートに
非反転入力部が接続される第５のＰＭＯＳトランジスタ
およびゲートに反転入力部が接続される第６のＰＭＯＳ
トランジスタと、カレントミラーを構成するように互い
にゲートが接続される第５のＮＭＯＳトランジスタおよ
び第６のＮＭＯＳトランジスタと、第５のＰＭＯＳトラ
ンジスタのソースにドレインが接続される第７のＰＭＯ
Ｓトランジスタと、第６のＰＭＯＳトランジスタのソー
スにドレインが接続される第８のＰＭＯＳトランジスタ
と、第５のＮＭＯＳトランジスタのドレインにドレイン
が接続される第９のＰＭＯＳトランジスタと、第６のＮ
ＭＯＳトランジスタのドレインにドレインが接続される
第１０のＰＭＯＳトランジスタとを有して構成され、第
７のＰＭＯＳトランジスタのゲートと第１０のＰＭＯＳ
トランジスタのゲートと第６のＰＭＯＳトランジスタの
ソースとが接続され、第８のＰＭＯＳトランジスタのゲ
ートと第９のＰＭＯＳトランジスタのゲートと第５のＰ
ＭＯＳトランジスタのソースとが接続されるようにした
ので、第５のＰＭＯＳトランジスタおよび第６のＰＭＯ
Ｓトランジスタから成る差動対と第７のＰＭＯＳトラン
ジスタおよび第８のＰＭＯＳトランジスタから成る負性
コンダクタンス回路とから高い相互コンダクタンスを有
する増幅回路が構成されるから、ＭＯＳトランジスタの
サイズを大きくすることなく並びにバイアス電流を大き
くすることなく高利得の演算増幅器が得られるととも
に、当該演算増幅器を使用したアナログ信号処理回路等
の回路規模を小さくすることができるという効果を奏す
る。

【図面の簡単な説明】

【図１】 本願発明のオフセット検出回路に係る動作原
理を示すための回路図である。

【図２】 この発明の実施の形態１によるＣＭＯＳイン
バータ回路に含まれるＤＣオフセット検出回路を示す回
路図である。

【図３】 この発明の実施の形態１によるＣＭＯＳイン
バータ回路の構成を示す回路図である。

【図４】 この発明の実施の形態１によるＣＭＯＳイン
バータ回路に係る演算増幅器の構成の一例を示す回路図
である。

【図５】 この発明の実施の形態１によるＣＭＯＳイン
バータ回路に係る演算増幅器の構成の他の例を示す回路
図である。

【図６】 この発明の実施の形態２によるＣＭＯＳイン
バータ回路の構成を示す回路図である。

【図７】 この発明の実施の形態２によるＣＭＯＳイン
バータ回路に係る演算増幅器の構成の一例を示す回路図
である。

【図８】 この発明の実施の形態２によるＣＭＯＳイン
バータ回路に係る演算増幅器の構成の他の例を示す回路
図である。

【図９】 この発明の実施の形態３によるＣＭＯＳイン
バータ回路の構成を示す回路図である。

【図１０】 アナログ信号処理回路としてのＣＭＯＳイ
ンバータ回路の構成の一例を示す図である。

【符号の説明】 １ 電圧源、２ ＰＭＯＳトランジスタ（第３のＰＭＯ
Ｓトランジスタ）、３ＮＭＯＳトランジスタ（第３のＮ
ＭＯＳトランジスタ）、４ 接地部、５ 電圧シフト用
電圧源、６ 入力部、７ 出力部、８ ＮＭＯＳトラン
ジスタ（第４のＮＭＯＳトランジスタ）、９ 演算増幅
器（第１の演算増幅器）、１０ バイアス用電圧源、１
１ ＰＭＯＳトランジスタ（第１のＰＭＯＳトランジス
タ）、１２ ＮＭＯＳトランジスタ（第１のＮＭＯＳト
ランジスタ）、１３ ＮＭＯＳトランジスタ（第２のＮ
ＭＯＳトランジスタ）、１４ 入力端子、１５ 出力端
子、２１ 電圧源、２２，２３，２４，２５ ＰＭＯＳ
トランジスタ、２６，２７，２８，２９，３０ ＮＭＯ
Ｓトランジスタ、３１ 電圧源、３２ 接地部、３３
反転入力部、３４ 非反転入力部、３５ 出力部、４１
電圧源、４２ ＰＭＯＳトランジスタ（第５のＰＭＯ
Ｓトランジスタ）、４３ ＰＭＯＳトランジスタ（第６
のＰＭＯＳトランジスタ）、４４ ＮＭＯＳトランジス
タ（第５のＮＭＯＳトランジスタ）、４５ ＮＭＯＳト
ランジスタ（第６のＮＭＯＳトランジスタ）、４６ Ｎ
ＭＯＳトランジスタ（第９のＮＭＯＳトランジスタ）、
４７ＮＭＯＳトランジスタ（第７のＮＭＯＳトランジス
タ）、４８ ＮＭＯＳトランジスタ（第８のＮＭＯＳト
ランジスタ）、４９ ＮＭＯＳトランジスタ（第１０の
ＮＭＯＳトランジスタ）、５０ 接地部、５１ 非反転
入力部、５２ 反転入力部、５３ 出力部、６１ ＰＭ
ＯＳトランジスタ（第２のＰＭＯＳトランジスタ）、６
２ ＰＭＯＳトランジスタ（第４のＰＭＯＳトランジス
タ）、６３ 演算増幅器（第２の演算増幅器）、７１
電圧源、７２ ＰＭＯＳトランジスタ、７３ 電圧源、
７４，７５，７６，７７ ＰＭＯＳトランジスタ、７
８，７９，８０，８１ ＮＭＯＳトランジスタ、８２
接地部、８３ 反転入力部、８４非反転入力部、８５
出力部、９１ 電圧源、９２ ＰＭＯＳトランジスタ
（第９のＰＭＯＳトランジスタ）、９３ ＰＭＯＳトラ
ンジスタ（第７のＰＭＯＳトランジスタ）、９４ ＰＭ
ＯＳトランジスタ（第８のＰＭＯＳトランジスタ）、９
５ ＰＭＯＳトランジスタ（第１０のＰＭＯＳトランジ
スタ）、９６ ＰＭＯＳトランジスタ（第５のＰＭＯＳ
トランジスタ）、９７ ＰＭＯＳトランジスタ（第６の
ＰＭＯＳトランジスタ）、９８ ＮＭＯＳトランジスタ
（第５のＮＭＯＳトランジスタ）、９９ ＮＭＯＳトラ
ンジスタ（第６のＮＭＯＳトランジスタ）、１００ 接
地部、１０１ 非反転入力部、１０２ 反転入力部、１
０３ 出力部

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J056 AA03 BB38 CC00 CC02 CC03 CC10 DD13 DD28 DD29 5J091 AA01 AA46 CA13 CA32 CA92 FA10 HA10 HA17 HA25 KA01 KA09 KA12 KA18 MA21 5J500 AA01 AA46 AC13 AC32 AC92 AF10 AH10 AH17 AH25 AK01 AK09 AK12 AK18 AM21

Claims (9)

【特許請求の範囲】
1. 【請求項１】 電圧源に直接的または間接的にソースが
   接続される第１のＰＭＯＳトランジスタと、接地部に直
   接的または間接的にソースが接続される第１のＮＭＯＳ
   トランジスタと、前記第１のＰＭＯＳトランジスタのゲ
   ートおよび前記第１のＮＭＯＳトランジスタのゲートに
   接続される入力端子と、前記第１のＰＭＯＳトランジス
   タのドレインと前記第１のＮＭＯＳトランジスタのドレ
   インとの接続部位に接続される出力端子とを有して構成
   されるＣＭＯＳインバータ回路において、 ＤＣオフセットを削減するように前記第１のＮＭＯＳト
   ランジスタのソース電圧を上げる第１の電圧シフト手段
   と、ＤＣオフセットを削減するように前記第１のＰＭＯ
   Ｓトランジスタのソース電圧を下げる第２の電圧シフト
   手段との両方あるいはいずれか一方を備えることを特徴
   とするＣＭＯＳインバータ回路。
2. 【請求項２】 第１の電圧シフト手段が、第１のＮＭＯ
   Ｓトランジスタのソースと接地部との間に介装される第
   ２のＮＭＯＳトランジスタと、ＤＣオフセットを検出し
   て該第２のＮＭＯＳトランジスタのゲートに対してＤＣ
   オフセットを削減するように調整された電圧を印加する
   第１のＤＣオフセット検出手段とを有して構成され、 第２の電圧シフト手段が、第１のＰＭＯＳトランジスタ
   のソースと電圧源との間に介装される第２のＰＭＯＳト
   ランジスタと、ＤＣオフセットを検出して該第２のＰＭ
   ＯＳトランジスタのゲートに対してＤＣオフセットを削
   減するように調整された電圧を印加する第２のオフセッ
   ト検出手段とを有して構成されることを特徴とする請求
   項１記載のＣＭＯＳインバータ回路。
3. 【請求項３】 第１のＤＣオフセット検出手段が、電圧
   源に直接的または間接的に接続され第１のＰＭＯＳトラ
   ンジスタと同一に形成される第３のＰＭＯＳトランジス
   タと、接地部に直接的または間接的に接続され第１のＮ
   ＭＯＳトランジスタと同一に形成される第３のＮＭＯＳ
   トランジスタと、前記第３のＰＭＯＳトランジスタのゲ
   ートおよび前記第３のＮＭＯＳトランジスタのゲートに
   直流バイアス電圧を与えるバイアス用電圧源と、前記第
   ３のＮＭＯＳトランジスタのソースにドレインが接続さ
   れるとともに接地部にソースが接続され第２のＮＭＯＳ
   トランジスタと同一に形成される第４のＮＭＯＳトラン
   ジスタと、非反転入力部が前記第３のＰＭＯＳトランジ
   スタのドレインと前記第３のＮＭＯＳトランジスタのド
   レインとの接続部位に接続され、反転入力部が前記第３
   のＰＭＯＳトランジスタのゲートと前記第３のＮＭＯＳ
   トランジスタのゲートとの接続部位に接続され、出力部
   が前記第２のＮＭＯＳトランジスタのゲートおよび前記
   第４のＮＭＯＳトランジスタのゲートに接続される第１
   の演算増幅器とを有して構成され、 第２のＤＣオフセット検出手段が、前記第３のＰＭＯＳ
   トランジスタと、前記第３のＮＭＯＳトランジスタと、
   前記バイアス用電圧源と、前記第３のＰＭＯＳトランジ
   スタのソースにドレインが接続されるとともに電圧源に
   ソースが接続され第２のＰＭＯＳトランジスタと同一に
   形成される第４のＰＭＯＳトランジスタと、非反転入力
   部が前記第３のＰＭＯＳトランジスタのドレインと前記
   第３のＮＭＯＳトランジスタのドレインとの接続部位に
   接続され、反転入力部が前記第３のＰＭＯＳトランジス
   タのゲートと前記第３のＮＭＯＳトランジスタのゲート
   との接続部位に接続され、出力部が前記第２のＰＭＯＳ
   トランジスタのゲートおよび前記第４のＰＭＯＳトラン
   ジスタのゲートに接続される第２の演算増幅器とを有し
   て構成されることを特徴とする請求項２記載のＣＭＯＳ
   インバータ回路。
4. 【請求項４】 第１の演算増幅器が、差動対を構成する
   ように互いにドレインが接続されてゲートに非反転入力
   部が接続される第５のＮＭＯＳトランジスタおよびゲー
   トに反転入力部が接続される第６のＮＭＯＳトランジス
   タと、カレントミラーを構成するように互いにゲートが
   接続される第５のＰＭＯＳトランジスタおよび第６のＰ
   ＭＯＳトランジスタと、前記第５のＮＭＯＳトランジス
   タのソースにドレインが接続される第７のＮＭＯＳトラ
   ンジスタと、前記第６のＮＭＯＳトランジスタのソース
   にドレインが接続される第８のＮＭＯＳトランジスタ
   と、前記第５のＰＭＯＳトランジスタのドレインにドレ
   インが接続される第９のＮＭＯＳトランジスタと、前記
   第６のＰＭＯＳトランジスタのドレインにドレインが接
   続される第１０のＮＭＯＳトランジスタとを有して構成
   され、 前記第７のＮＭＯＳトランジスタのゲートと前記第１０
   のＮＭＯＳトランジスタのゲートと前記第６のＮＭＯＳ
   トランジスタのソースとが接続され、前記第８のＮＭＯ
   Ｓトランジスタのゲートと前記第９のＮＭＯＳトランジ
   スタのゲートと前記第５のＮＭＯＳトランジスタのソー
   スとが接続され、前記第５のＰＭＯＳトランジスタのド
   レインと前記第９のＮＭＯＳトランジスタのドレインと
   の接続部位あるいは前記第６のＰＭＯＳトランジスタの
   ドレインと前記第１０のＮＭＯＳトランジスタのドレイ
   ンとの接続部位のいずれかが出力部に接続されることを
   特徴とする請求項３記載のＣＭＯＳインバータ回路。
5. 【請求項５】 第２の演算増幅器が、差動対を構成する
   ように互いにドレインが接続されてゲートに非反転入力
   部が接続される第５のＰＭＯＳトランジスタおよびゲー
   トに反転入力部が接続される第６のＰＭＯＳトランジス
   タと、カレントミラーを構成するように互いにゲートが
   接続される第５のＮＭＯＳトランジスタおよび第６のＮ
   ＭＯＳトランジスタと、前記第５のＰＭＯＳトランジス
   タのソースにドレインが接続される第７のＰＭＯＳトラ
   ンジスタと、前記第６のＰＭＯＳトランジスタのソース
   にドレインが接続される第８のＰＭＯＳトランジスタ
   と、前記第５のＮＭＯＳトランジスタのドレインにドレ
   インが接続される第９のＰＭＯＳトランジスタと、前記
   第６のＮＭＯＳトランジスタのドレインにドレインが接
   続される第１０のＰＭＯＳトランジスタとを有して構成
   され、 前記第７のＰＭＯＳトランジスタのゲートと前記第１０
   のＰＭＯＳトランジスタのゲートと前記第６のＰＭＯＳ
   トランジスタのソースとが接続され、前記第８のＰＭＯ
   Ｓトランジスタのゲートと前記第９のＰＭＯＳトランジ
   スタのゲートと前記第５のＰＭＯＳトランジスタのソー
   スとが接続され、前記第５のＮＭＯＳトランジスタのド
   レインと前記第９のＰＭＯＳトランジスタのドレインと
   の接続部位あるいは前記第６のＮＭＯＳトランジスタの
   ドレインと前記第１０のＰＭＯＳトランジスタのドレイ
   ンとの接続部位のいずれかが出力部に接続されることを
   特徴とする請求項３記載のＣＭＯＳインバータ回路。
6. 【請求項６】 電圧源に接続される第３のＰＭＯＳトラ
   ンジスタと、該第３のＰＭＯＳトランジスタのドレイン
   にドレインが接続される第３のＮＭＯＳトランジスタ
   と、前記第３のＰＭＯＳトランジスタのゲートおよび前
   記第３のＮＭＯＳトランジスタのゲートに直流バイアス
   電圧を与えるバイアス用電圧源と、前記第３のＮＭＯＳ
   トランジスタのソースにドレインが接続されるとともに
   接地部にソースが接続される第４のＮＭＯＳトランジス
   タと、非反転入力部が前記第３のＰＭＯＳトランジスタ
   のドレインと前記第３のＮＭＯＳトランジスタのドレイ
   ンとの接続部位に接続され、反転入力部が前記第３のＰ
   ＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトラ
   ンジスタのゲートとの接続部位に接続され、出力部が前
   記第４のＮＭＯＳトランジスタのゲートに接続される演
   算増幅器とを有して構成されることを特徴とするＤＣオ
   フセット検出回路。
7. 【請求項７】 接地部に接続される第３のＮＭＯＳトラ
   ンジスタと、該第３のＮＭＯＳトランジスタのドレイン
   にドレインが接続される第３のＰＭＯＳトランジスタ
   と、前記第３のＰＭＯＳトランジスタのゲートおよび前
   記第３のＮＭＯＳトランジスタのゲートに直流バイアス
   電圧を与えるバイアス用電圧源と、前記第３のＰＭＯＳ
   トランジスタのソースにドレインが接続されるとともに
   電圧源にソースが接続される第４のＰＭＯＳトランジス
   タと、非反転入力部が前記第３のＰＭＯＳトランジスタ
   のドレインと前記第３のＮＭＯＳトランジスタのドレイ
   ンとの接続部位に接続され、反転入力部が前記第３のＰ
   ＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトラ
   ンジスタのゲートとの接続部位に接続され、出力部が前
   記第４のＰＭＯＳトランジスタのゲートに接続される演
   算増幅器とを有して構成されることを特徴とするＤＣオ
   フセット検出回路。
8. 【請求項８】 差動対を構成するように互いにドレイン
   が接続されてゲートに非反転入力部が接続される第５の
   ＮＭＯＳトランジスタおよびゲートに反転入力部が接続
   される第６のＮＭＯＳトランジスタと、カレントミラー
   を構成するように互いにゲートが接続される第５のＰＭ
   ＯＳトランジスタおよび第６のＰＭＯＳトランジスタ
   と、前記第５のＮＭＯＳトランジスタのソースにドレイ
   ンが接続される第７のＮＭＯＳトランジスタと、前記第
   ６のＮＭＯＳトランジスタのソースにドレインが接続さ
   れる第８のＮＭＯＳトランジスタと、前記第５のＰＭＯ
   Ｓトランジスタのドレインにドレインが接続される第９
   のＮＭＯＳトランジスタと、前記第６のＰＭＯＳトラン
   ジスタのドレインにドレインが接続される第１０のＮＭ
   ＯＳトランジスタとを有して構成され、前記第７のＮＭ
   ＯＳトランジスタのゲートと前記第１０のＮＭＯＳトラ
   ンジスタのゲートと前記第６のＮＭＯＳトランジスタの
   ソースとが接続され、前記第８のＮＭＯＳトランジスタ
   のゲートと前記第９のＮＭＯＳトランジスタのゲートと
   前記第５のＮＭＯＳトランジスタのソースとが接続さ
   れ、前記第５のＰＭＯＳトランジスタのドレインと前記
   第９のＮＭＯＳトランジスタのドレインとの接続部位あ
   るいは前記第６のＰＭＯＳトランジスタのドレインと前
   記第１０のＮＭＯＳトランジスタのドレインとの接続部
   位のいずれかが出力部に接続されることを特徴とする演
   算増幅器。
9. 【請求項９】 差動対を構成するように互いにドレイン
   が接続されてゲートに非反転入力部が接続される第５の
   ＰＭＯＳトランジスタおよびゲートに反転入力部が接続
   される第６のＰＭＯＳトランジスタと、カレントミラー
   を構成するように互いにゲートが接続される第５のＮＭ
   ＯＳトランジスタおよび第６のＮＭＯＳトランジスタ
   と、前記第５のＰＭＯＳトランジスタのソースにドレイ
   ンが接続される第７のＰＭＯＳトランジスタと、前記第
   ６のＰＭＯＳトランジスタのソースにドレインが接続さ
   れる第８のＰＭＯＳトランジスタと、前記第５のＮＭＯ
   Ｓトランジスタのドレインにドレインが接続される第９
   のＰＭＯＳトランジスタと、前記第６のＮＭＯＳトラン
   ジスタのドレインにドレインが接続される第１０のＰＭ
   ＯＳトランジスタとを有して構成され、 前記第７のＰＭＯＳトランジスタのゲートと前記第１０
   のＰＭＯＳトランジスタのゲートと前記第６のＰＭＯＳ
   トランジスタのソースとが接続され、前記第８のＰＭＯ
   Ｓトランジスタのゲートと前記第９のＰＭＯＳトランジ
   スタのゲートと前記第５のＰＭＯＳトランジスタのソー
   スとが接続され、前記第５のＮＭＯＳトランジスタのド
   レインと前記第９のＰＭＯＳトランジスタのドレインと
   の接続部位あるいは前記第６のＮＭＯＳトランジスタの
   ドレインと前記第１０のＰＭＯＳトランジスタのドレイ
   ンとの接続部位のいずれかが出力部に接続されることを
   特徴とする演算増幅器。