JP2003121507A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
行可能な半導体装置を提供することを目的とする。 【解決手段】半導体装置は、第1の動作モード時には所
定の電圧範囲の信号が供給され第2の動作モード時には
所定の電圧範囲より高い高電圧が供給される第1の端子
と、第1の端子に接続され高電圧を検出して高電圧検出
信号を発生する高電圧検出回路と、コマンド信号を受け
取る第2の端子と、高電圧検出信号に応答して第2の端
子に入力されるコマンド信号をラッチするラッチ回路
と、外部からの所定の電圧範囲の信号入力によりラッチ
回路をリセットする第3の端子を含む。
Description
備えた半導体装置に関し、詳しくは端子に高電圧を設定
することで試験モードを設定する半導体装置に関する。
体装置を出荷前に試験して、正常に機能するかどうかを
チェックする必要がある。半導体装置には試験用の特別
な機能(試験モード)が設けられているが、半導体装置を
購入したユーザが試験モードを使用することがないよう
に、この試験モードの機能の詳細はユーザには非公開と
されている。またユーザが偶発的に試験モードに設定し
てしまうことがないように、試験モードの設定は容易に
はできないように工夫されている。
ことのない複数の端子に高電圧を印加したり、試験モー
ド用のコマンドを入力したりすることで試験モードを設
定している。
り、試験モードの数も増加する傾向にある。高電圧を印
加できる端子の数は限られており、その組み合わせで実
現できる試験モードの数には限りがあるため、コマンド
入力により試験モードを設定する方法を採用する場合が
多くなっている。しかし、上述のようにユーザが偶発的
に試験モードに設定してしまうことを確実に防ぐために
は、コマンド入力により設定する方法においても、特定
端子に高電圧を印加することを試験モード設定における
必要要件とすることが望ましい。
のブロック図である。
を印加して、/WE端子12を“L”にしている期間に
I/O端子(0)〜(n)14にコマンドを与えること
により、所望の試験モードを設定する。
るI/O端子14は、デバイスの外部とデータをやり取
りするための入出力端子であり、入出力バッファ25に
接続される。この入出力バッファの出力信号IN(0)
〜IN(n)が、試験コマンドデコーダ31へ供給され
る。 外部からデータを入力する場合はI/O端子14
を入力状態に設定する必要があるが、I/O端子14の
状態設定は、アウトプットイネーブルを指示する/OE
端子13を制御することで行われる。具体的には、/O
E端子13を “L”に設定することで、I/O端子1
4を入力状態に設定することが出来る。/OE端子13
は入力バッファ24に接続されており、入力バッファ2
4の出力信号であるOEBがI/O端子14の入出力バ
ッファ25へ供給されて、I/O端子14の状態設定の
制御を可能にする。
制御端子であり、/WE=“L”の期間にI/O端子1
4に指定されたコマンドを取り込み、その後/WEが
“H”になるときにラッチする。/WE端子は入力バッ
ファ23に接続され、その出力信号WEBが試験コマン
ドデコーダ31に供給されている。
うかを表示するレディー/ビジー信号を出力する出力端
子であり、動作中に“L”を出力し、スタンバイ中には
“H”を出力する。ここで“L”レベルは0Vであり、
“H”レベルはデバイスの電源電圧であるVCCであ
る。R/B端子11には出力バッファ21の他に高電圧
検出回路22が接続されており、R/B端子11に高電
圧VHHが印加されると高電圧検出回路22の出力信号
RBHが“H”となる。この出力信号RBHは、試験コ
マンドデコーダ31に供給される。
は、信号RBH、信号WEB、信号IN(0)〜IN
(n)が供給される。信号RBHは試験コマンドデコー
ダ31内に設けられるラッチ回路を、ラッチ可能な状態
に設定する信号である。信号IN(0)〜IN(n)
は、ラッチ回路に記憶されて、その組み合わせにより試
験モードを設定する信号である。信号WEBは、ラッチ
回路への信号IN(0)〜IN(n)の入力経路を導通
させる信号である。
タイミングを示すタイミング図である。
高電圧VHHを印加することで、試験コマンドデコーダ
31への信号RBHを“H”とする。これに応じて、試
験コマンドデコーダ31内のラッチ回路がラッチ可能な
状態になる。また/OE端子13を“L”にしながら、
I/O端子14にコマンド信号を入力することで、コマ
ンドを指定する信号IN(0)〜IN(n)を試験コマ
ンドデコーダ31へ供給する。この状態で、/WE端子
12を“L”にして試験コマンドデコーダ31への信号
WEBを“H”とすると、試験コマンドデコーダ31内
のラッチ回路へ信号IN(0)〜IN(n)を供給する
経路が導通され、信号IN(0)〜IN(n)がラッチ
に取り込まれる。
〜IN(n)の組み合わせにより、複数の試験モードの
うちの1つが選択される。例えば、入出力端子を5端子
使用した場合には、原理的には32通りの組み合わせを
指定できる。しかし、IN(0)〜IN(4)の全てが
“L”である組み合わせは、試験モードでない通常モー
ドと同一のラッチ出力となるので除外し、残りの31通
りの組み合わせで試験モードを表現する。
入力と高電圧入力とを併用して試験モードを設定する方
式において、ある試験モードから別の試験モードに移行
する際には、設定されていた試験モードを一旦リセット
する必要がある。このためには、試験コマンドデコーダ
31内に設けられるラッチ回路を全てリセットして、全
てのラッチ回路の内容を一時的に“L”に設定する必要
がある。
のR/B端子11を通常電圧VCCに戻して、信号RB
Hを“L”とすることで、ラッチ回路をラッチ不可の状
態にしてリセットする。その後、再びR/B端子11に
高電圧VHHを印加して試験コマンドを入力すること
で、通常モードから次の試験モードへ移行する動作を実
行する。一般的に通常電圧での電圧操作はナノ秒程度で
行えるが、オーバーシュートによる誤動作或いは素子破
壊を避けるために、高電圧の電圧操作はミリ秒以上の時
間をかけて行う。従って、上記のような試験モードの切
り換えには時間がかかり、試験時間を長くする一因とな
っている。
り替えを短時間で実行可能な半導体装置を提供すること
を目的とする。
装置は、第1の動作モード時には所定の電圧範囲の信号
が供給され第2の動作モード時には該所定の電圧範囲よ
り高い高電圧が供給される第1の端子と、第1の端子に
接続され該高電圧を検出して高電圧検出信号を発生する
高電圧検出回路と、コマンド信号を受け取る第2の端子
と、該高電圧検出信号に応答して該第2の端子に入力さ
れる該コマンド信号をラッチするラッチ回路と、外部か
らの該所定の電圧範囲の信号入力により該ラッチ回路を
リセットする第3の端子を含む。
外部から所定の電圧範囲の信号を入力してラッチ回路を
リセットする機能を設けることによって、高電圧の信号
入力を操作して電圧変化させることなく試験モードのリ
セットが可能となり、試験モードの切り替えの時間を大
幅に短縮することが出来る。
図面を用いて詳細に説明する。
一例を示す図である。図3においては、半導体装置の例
として不揮発性半導体記憶装置を示すが、本発明は試験
動作及び試験モード設定が必要な半導体装置一般に適用
可能なものであり、不揮発性半導体記憶装置に限られる
ものではない。
端子(レディー/ビジー端子)11、/WE端子(ライ
トイネーブル端子)12、/OE端子(アウトプットイ
ネーブル端子)13、I/O端子(入出力端子)14、
/RST端子(リセット端子)15、CS端子(チップ
イネーブル端子)16、アドレス端子17、出力バッフ
ァ21、高電圧検出回路22、入力バッファ23、入力
バッファ24、入出力回路25、入力バッファ26、入
力バッファ27、アドレスバッファ28、試験コマンド
デコーダ31A、制御回路32、消去回路33、書込回
路34、読出し回路35、Xデコーダ36、Yデコーダ
37、及びメモリセルアレイ38を含む。
5、CS端子16、及び/WE端子12を、それぞれ
“H”、“H”、及び“H”とする。これにより制御回
路32が読出し回路35等を制御して、読み出し動作を
実行する。この時、/OE端子13は“L”にする。
れるアドレス信号は、アドレスバッファ28を介して、
Xデコーダ36及びYデコーダ37に供給される。Xデ
コーダ36は供給されたアドレス信号をデコードし、こ
れに応じてメモリセルアレイ38から選択Xアドレスの
データが読み出される。Yデコーダ37は供給されたア
ドレス信号をデコードし、メモリセルアレイ38から読
み出された選択Xアドレスのデータのうち選択Yアドレ
スに対応するメモリセルのデータを選択して、読出し回
路35に供給する。読出し回路35は、参照メモリセル
のデータと読み出しデータを比較することで、読み出し
データが0か1かを判定する。この判定結果は、入出力
回路25を介して、I/O端子14から外部に出力され
る。
5及びCS端子16を共に“H”とする。この状態で/
WE端子12に“L”のパルスを供給し、同時にI/O
端子14に書き込みコマンドを入力する。これにより、
制御回路32の制御の下で書込回路34等が動作し、書
き込み動作を実行する。この時、/OE端子13は
“H”にする。
れるアドレス信号は、アドレスバッファ28を介して、
Xデコーダ36及びYデコーダ37に供給される。Xデ
コーダ36及びYデコーダ37は供給されたアドレス信
号をデコードし、メモリセルアレイ38において選択X
アドレス及び選択Yアドレスのメモリセルを選択する。
制御回路32は、書込回路34を制御して、書き込み動
作に必要なバイアスを発生させる。このバイアスが、X
デコーダ36及びYデコーダ37を介して、選択された
メモリセルに印加されることで、このメモリセルに対す
る書き込み動作が実行される。書き込み動作実行中は、
R/B端子11は“L”を出力し、チップが動作中であ
ることを示す。
びCS端子16を共に“H”とする。この状態で/WE
端子12に“L”のパルスを供給し、同時にI/O端子
14に消去コマンドを入力する。これにより、制御回路
32の制御の下で消去回路33等が動作し、消去動作を
実行する。この時、/OE端子13は“H”にする。
れるアドレス信号は、アドレスバッファ28を介して、
Xデコーダ36及びYデコーダ37に供給される。Xデ
コーダ36及びYデコーダ37は供給されたアドレス信
号をデコードし、メモリセルアレイ38において消去対
象のメモリセルを選択する。制御回路32は、消去回路
33を制御して、消去動作に必要なバイアスを発生させ
る。このバイアスが、Xデコーダ36及びYデコーダ3
7を介して、選択されたメモリセルに印加されること
で、このメモリセルに対する消去動作が実行される。消
去動作実行中は、R/B端子11は“L”を出力し、チ
ップが動作中であることを示す。
止したい場合には、/RST端子15に“L”を入力す
る。この“L”入力に応答して、制御回路32は、消去
回路33や書込回路34の動作を中止させる。
置には、試験コマンドデコーダ31Aが設けられてお
り、I/O端子14から入力するコマンドをデコードす
ることで、不揮発性半導体記憶装置を所望の試験モード
に設定する。試験コマンドデコーダ31Aが指定する試
験モードに基づいて、制御回路32が所定の試験動作を
実行する。
辺の構成を示す図である。
続され、この入出力バッファ25の出力信号IN(0)
〜IN(n)が、試験コマンドデコーダ31Aへ供給さ
れる。I/O端子14の状態設定は、アウトプットイネ
ーブルを指示する/OE端子13を制御することで行わ
れる。具体的には、/OE端子13を “L”に設定す
ることで、I/O端子14を入力状態に設定することが
出来る。
制御端子であり、/WE=“L”の期間にI/O端子1
4に指定されたコマンドを取り込み、その後/WEが
“H”になるときにラッチする。/WE端子は入力バッ
ファ23に接続され、その出力信号WEBが試験コマン
ドデコーダ31Aに供給される。
子11には出力バッファ21の他に高電圧検出回路22
が接続されており、R/B端子11に高電圧VHHが印
加されると高電圧検出回路22の出力信号RBHが
“H”となる。この出力信号RBHは、試験コマンドデ
コーダ31Aに供給される。
る端子であり、入力バッファ26に接続される。入力バ
ッファ26の出力である信号RSTBが、試験コマンド
デコーダ31Aに供給される。
は、信号RSTB、信号RBH、信号WEB、及び信号
IN(0)〜IN(n)が供給される。信号RBHは試
験コマンドデコーダ31A内に設けられるラッチ回路
を、ラッチ可能な状態に設定する信号である。信号IN
(0)〜IN(n)は、ラッチ回路に記憶されて、その
組み合わせにより試験モードを設定する信号である。信
号WEBは、ラッチ回路への信号IN(0)〜IN
(n)の入力経路を導通させる信号である。また信号R
STBは、試験コマンドデコーダ31A内のラッチ回路
をリセットする信号である。
タイミングを示すタイミング図である。図6は、試験コ
マンドデコーダ31Aの回路構成を示す回路図である。
トランジスタ51−0乃至51−n、インバータ52、
バッファ53、インバータ54−0乃至54−n、イン
バータ55−0乃至55−n、NAND回路56−0乃
至56−n、及びNOR回路57−1乃至57−mを含
む。NAND回路56−i及びインバータ54−i(i
=1、2、・・・、n)は、互いの出力を他方の入力と
することでラッチ回路41−i(i=1、2、・・・、
n)を構成する。
RSTBを“H”にしてある状態で、R/B端子11に
高電圧VHHを印加して信号RBHを“H”にすると、
NAND回路56−iが入力IN(i)に対してインバ
ータとして動作することで、上記ラッチ回路41−iが
ラッチ可能な状態になる。次に/OE端子13を“L”
にしてI/O端子14にコマンド信号を入力し、/WE
端子12を“L”にする。これによりラッチ回路41−
iの入力側にあるNMOSトランジスタ51−iが導通
し、I/O端子14の情報がラッチ回路41−iにセッ
トされる。
と、NMOSトランジスタ51−iが非導通となるが、
ラッチされた情報はラッチ回路41−iに保持される。
複数のラッチ回路41−0乃至41−nの出力は、NO
R回路57−1乃至57−mによりデコードされて、試
験モードを示すデコード信号T1乃至Tmが出力され
る。このデコード信号T1乃至Tmは、図3の制御回路
32に供給される。
〜IN(n)の組み合わせにより、複数の試験モードの
うちの1つが選択される。例えば、入出力端子を5端子
使用した場合には、原理的には32通りの組み合わせを
指定できる。しかし、I/O(0)〜(4)の全てが
“L”である組み合わせは、試験モードでない場合とラ
ッチ回路の出力が同一となるので除外し、残りの31通
りの組み合わせで試験モードを表現する。
の信号RSTBが試験コマンドデコーダ31Aに供給さ
れており、試験モード時に/RST端子15を“L”に
することで、試験モードをリセットする構成となってい
る。/RST端子15は基本的に“H”の状態で使用す
るが、試験モード中に試験モードをリセットする場合に
は“L”とする。これに従いRSTB信号が“L”とな
ることで、図6においてラッチ回路41−iを構成する
NAND回路56−iの出力が強制的に“H”となり、
ラッチがリセットされる。これにより全てのラッチ回路
の内容が“L”となり、どの試験モードも選ばれなくな
るので試験モードがリセットされることになる。その
後、/RST端子15を“H”に戻してから再び試験コ
マンドをI/O端子14に入力することで、次の試験モ
ードに変更可能となる。
の切り替え動作において、高電圧VHHを印加している
R/B端子15は、変化させることなく高電圧状態のま
までよい。
時に半導体装置の端子に入力する高電圧を変化させるこ
となく試験モードを変更することが出来るので、試験モ
ード切り替えに必要な時間が短くて済む。
装置にデータを書き込む場合、書き込みモードに設定し
てメモリセルに書き込みバイアスを印加し、その後、書
き込みが十分であるかをチェックするために、書き込み
ベリファイモードに切り替えてベリファイ動作を実行す
る。ベリファイの結果、書き込みが不十分と判断されれ
ば、再び書き込みモードに切り替えて書き込みを行い、
その後書き込みベリファイモードに切り替えてベリファ
イ動作を実行する。充分な書き込みが達成されるまで、
このように書き込みベリファイ動作と書き込み動作とを
繰り返す。メモリセルアレイ全体を書き込むことが必要
な場合には、以上の動作を膨大な回数繰り返す必要があ
る。これは消去動作の場合も同様である。本発明による
半導体記憶装置においては、従来の半導体記憶装置と比
較して、モード間の切り替えの時間が短縮されるので、
試験時間を大幅に短縮することが可能である。
の一例に過ぎず、本発明を限定するものではない。例え
ば、高電圧を入力する端子は、R/B端子であるとして
説明したが、図7に示されるように、CS端子であるよ
うに構成してもよい。また上記実施例で使用されたリセ
ットを指示するための/RST端子や書き込みを指示す
るための/WE端子も、/RST端子及び/WE端子で
ある必要はなく、テストモードで使用しない端子なら他
の任意の端子であってよい。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
部から所定の電圧範囲の信号を入力してラッチ回路をリ
セットする機能を設けることによって、高電圧の信号入
力の操作により高電圧を変化させることなく、試験モー
ドのリセットが可能となる。高電圧の電圧操作はミリ秒
単位の時間が必要であるが、通常電圧での電圧操作はナ
ノ秒程度の時間で行えるので、試験モードの切り替えの
時間を大幅に短縮することが出来る。
である。
示すタイミング図である。
である。
ある。
示すタイミング図である。
である。
示す図である。
Claims (10)
- 【請求項1】第1の動作モード時には所定の電圧範囲の
信号が供給され第2の動作モード時には該所定の電圧範
囲より高い高電圧が供給される第1の端子と、 第1の端子に接続され該高電圧を検出して高電圧検出信
号を発生する高電圧検出回路と、 コマンド信号を受け取る第2の端子と、 該高電圧検出信号に応答して該第2の端子に入力される
該コマンド信号をラッチするラッチ回路と、 外部からの該所定の電圧範囲の信号入力により該ラッチ
回路をリセットする第3の端子を含むことを特徴とする
半導体装置。 - 【請求項2】該第1の動作モードは通常動作モードであ
り、該第2の動作モードは試験動作モードであることを
特徴とする請求項1記載の半導体装置。 - 【請求項3】該ラッチ回路にラッチされる該コマンド信
号に応じて内部回路の試験動作を実行する制御回路を更
に含むことを特徴とする請求項2記載の半導体装置。 - 【請求項4】該制御回路によって試験されるメモリセル
を更に含むことを特徴とする請求項3記載の半導体装
置。 - 【請求項5】該ラッチ回路がリセットされると該制御回
路は該第2の動作モードから該第1の動作モードに切り
替わることとを特徴とする請求項3記載の半導体装置。 - 【請求項6】該所定の電圧範囲はグランド電圧と電源電
圧との間の範囲であることを特徴とする請求項1記載の
半導体装置。 - 【請求項7】該ラッチ回路は、 3つの入力を有するNAND回路と、 該NAND回路の出力を入力とし該NAND回路の該3
つの入力の1つに出力を供給するインバータを含み、該
NAND回路の該3つの入力の該1つは更に該第2の端
子からの該コマンド信号を供給され、該3つの入力の残
りの2つは該高電圧検出信号と該第3の端子からの信号
を供給されることを特徴とする請求項1記載の半導体装
置。 - 【請求項8】該第2の端子は複数のデータ入出力端子で
あることを特徴とする請求項1記載の半導体装置。 - 【請求項9】試験モードを示す高電圧を供給する第1の
端子と、 試験モードの種類を示すコマンド信号を入力する第2の
端子と、 該第1の端子への該高電圧入力に応答して該コマンド信
号をデコードして該試験モードの種類を示すデコード信
号を出力する試験コマンドデコーダと、 該試験コマンドデコーダをリセットする信号を入力する
第3の端子を含むことを特徴とする半導体装置。 - 【請求項10】メモリセルと、 該試験コマンドデコーダのデコード信号出力に基づいて
該メモリセルの試験を実行する制御回路を更に含むこと
を特徴とする請求項9記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001320908A JP3943890B2 (ja) | 2001-10-18 | 2001-10-18 | 半導体装置 |
US10/201,002 US6870383B2 (en) | 2001-10-18 | 2002-07-24 | Semiconductor device with high speed switching of test modes |
KR1020020044823A KR20030032827A (ko) | 2001-10-18 | 2002-07-30 | 반도체 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001320908A JP3943890B2 (ja) | 2001-10-18 | 2001-10-18 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003121507A true JP2003121507A (ja) | 2003-04-23 |
JP3943890B2 JP3943890B2 (ja) | 2007-07-11 |
Family
ID=19138220
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001320908A Expired - Fee Related JP3943890B2 (ja) | 2001-10-18 | 2001-10-18 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6870383B2 (ja) |
JP (1) | JP3943890B2 (ja) |
KR (1) | KR20030032827A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4187505B2 (ja) * | 2002-11-05 | 2008-11-26 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
JP4991811B2 (ja) * | 2009-09-16 | 2012-08-01 | 株式会社東芝 | 不揮発性半導体記憶装置及びその試験方法 |
KR20140028491A (ko) * | 2012-08-29 | 2014-03-10 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2001
- 2001-10-18 JP JP2001320908A patent/JP3943890B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-24 US US10/201,002 patent/US6870383B2/en not_active Expired - Fee Related
- 2002-07-30 KR KR1020020044823A patent/KR20030032827A/ko active Search and Examination
Also Published As
Publication number | Publication date |
---|---|
US20030075716A1 (en) | 2003-04-24 |
US6870383B2 (en) | 2005-03-22 |
JP3943890B2 (ja) | 2007-07-11 |
KR20030032827A (ko) | 2003-04-26 |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
S111 | Request for change of ownership or part of ownership |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S533 | Written request for registration of change of name |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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