JP2003121507A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2003121507A JP2003121507A JP2001320908A JP2001320908A JP2003121507A JP 2003121507 A JP2003121507 A JP 2003121507A JP 2001320908 A JP2001320908 A JP 2001320908A JP 2001320908 A JP2001320908 A JP 2001320908A JP 2003121507 A JP2003121507 A JP 2003121507A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- signal
- high voltage
- test
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
- G01R31/31713—Input or output interfaces for test, e.g. test pins, buffers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3172—Optimisation aspects, e.g. using functional pin as test pin, pin multiplexing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31723—Hardware for routing the test signal within the device under test to the circuits to be tested, e.g. multiplexer for multiple core testing, accessing internal nodes
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】本発明は、試験モードの切り替えを短時間で実
行可能な半導体装置を提供することを目的とする。 【解決手段】半導体装置は、第１の動作モード時には所
定の電圧範囲の信号が供給され第２の動作モード時には
所定の電圧範囲より高い高電圧が供給される第１の端子
と、第１の端子に接続され高電圧を検出して高電圧検出
信号を発生する高電圧検出回路と、コマンド信号を受け
取る第２の端子と、高電圧検出信号に応答して第２の端
子に入力されるコマンド信号をラッチするラッチ回路
と、外部からの所定の電圧範囲の信号入力によりラッチ
回路をリセットする第３の端子を含む。
行可能な半導体装置を提供することを目的とする。 【解決手段】半導体装置は、第１の動作モード時には所
定の電圧範囲の信号が供給され第２の動作モード時には
所定の電圧範囲より高い高電圧が供給される第１の端子
と、第１の端子に接続され高電圧を検出して高電圧検出
信号を発生する高電圧検出回路と、コマンド信号を受け
取る第２の端子と、高電圧検出信号に応答して第２の端
子に入力されるコマンド信号をラッチするラッチ回路
と、外部からの所定の電圧範囲の信号入力によりラッチ
回路をリセットする第３の端子を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に試験機能を
備えた半導体装置に関し、詳しくは端子に高電圧を設定
することで試験モードを設定する半導体装置に関する。
備えた半導体装置に関し、詳しくは端子に高電圧を設定
することで試験モードを設定する半導体装置に関する。
【０００２】
【従来の技術】半導体装置のメーカーは、製造した半導
体装置を出荷前に試験して、正常に機能するかどうかを
チェックする必要がある。半導体装置には試験用の特別
な機能(試験モード)が設けられているが、半導体装置を
購入したユーザが試験モードを使用することがないよう
に、この試験モードの機能の詳細はユーザには非公開と
されている。またユーザが偶発的に試験モードに設定し
てしまうことがないように、試験モードの設定は容易に
はできないように工夫されている。
体装置を出荷前に試験して、正常に機能するかどうかを
チェックする必要がある。半導体装置には試験用の特別
な機能(試験モード)が設けられているが、半導体装置を
購入したユーザが試験モードを使用することがないよう
に、この試験モードの機能の詳細はユーザには非公開と
されている。またユーザが偶発的に試験モードに設定し
てしまうことがないように、試験モードの設定は容易に
はできないように工夫されている。
【０００３】例えば、通常の使用では高電圧を印加する
ことのない複数の端子に高電圧を印加したり、試験モー
ド用のコマンドを入力したりすることで試験モードを設
定している。
ことのない複数の端子に高電圧を印加したり、試験モー
ド用のコマンドを入力したりすることで試験モードを設
定している。
【０００４】近年の半導体装置は機能が複雑化してお
り、試験モードの数も増加する傾向にある。高電圧を印
加できる端子の数は限られており、その組み合わせで実
現できる試験モードの数には限りがあるため、コマンド
入力により試験モードを設定する方法を採用する場合が
多くなっている。しかし、上述のようにユーザが偶発的
に試験モードに設定してしまうことを確実に防ぐために
は、コマンド入力により設定する方法においても、特定
端子に高電圧を印加することを試験モード設定における
必要要件とすることが望ましい。
り、試験モードの数も増加する傾向にある。高電圧を印
加できる端子の数は限られており、その組み合わせで実
現できる試験モードの数には限りがあるため、コマンド
入力により試験モードを設定する方法を採用する場合が
多くなっている。しかし、上述のようにユーザが偶発的
に試験モードに設定してしまうことを確実に防ぐために
は、コマンド入力により設定する方法においても、特定
端子に高電圧を印加することを試験モード設定における
必要要件とすることが望ましい。
【０００５】図１は、従来の試験モードの制御回路部分
のブロック図である。
のブロック図である。
【０００６】この例ではＲ／Ｂ端子１１に高電圧ＶＨＨ
を印加して、／ＷＥ端子１２を“Ｌ”にしている期間に
Ｉ／Ｏ端子（０）〜（ｎ）１４にコマンドを与えること
により、所望の試験モードを設定する。
を印加して、／ＷＥ端子１２を“Ｌ”にしている期間に
Ｉ／Ｏ端子（０）〜（ｎ）１４にコマンドを与えること
により、所望の試験モードを設定する。
【０００７】Ｉ／Ｏ（０）〜Ｉ／Ｏ（ｎ）として示され
るＩ／Ｏ端子１４は、デバイスの外部とデータをやり取
りするための入出力端子であり、入出力バッファ２５に
接続される。この入出力バッファの出力信号ＩＮ（０）
〜ＩＮ（ｎ）が、試験コマンドデコーダ３１へ供給され
る。 外部からデータを入力する場合はＩ／Ｏ端子１４
を入力状態に設定する必要があるが、Ｉ／Ｏ端子１４の
状態設定は、アウトプットイネーブルを指示する／ＯＥ
端子１３を制御することで行われる。具体的には、／Ｏ
Ｅ端子１３を “Ｌ”に設定することで、Ｉ／Ｏ端子１
４を入力状態に設定することが出来る。／ＯＥ端子１３
は入力バッファ２４に接続されており、入力バッファ２
４の出力信号であるＯＥBがＩ／Ｏ端子１４の入出力バ
ッファ２５へ供給されて、Ｉ／Ｏ端子１４の状態設定の
制御を可能にする。
るＩ／Ｏ端子１４は、デバイスの外部とデータをやり取
りするための入出力端子であり、入出力バッファ２５に
接続される。この入出力バッファの出力信号ＩＮ（０）
〜ＩＮ（ｎ）が、試験コマンドデコーダ３１へ供給され
る。 外部からデータを入力する場合はＩ／Ｏ端子１４
を入力状態に設定する必要があるが、Ｉ／Ｏ端子１４の
状態設定は、アウトプットイネーブルを指示する／ＯＥ
端子１３を制御することで行われる。具体的には、／Ｏ
Ｅ端子１３を “Ｌ”に設定することで、Ｉ／Ｏ端子１
４を入力状態に設定することが出来る。／ＯＥ端子１３
は入力バッファ２４に接続されており、入力バッファ２
４の出力信号であるＯＥBがＩ／Ｏ端子１４の入出力バ
ッファ２５へ供給されて、Ｉ／Ｏ端子１４の状態設定の
制御を可能にする。
【０００８】／ＷＥ端子１２はコマンドを入力する際の
制御端子であり、／ＷＥ=“Ｌ”の期間にＩ／Ｏ端子１
４に指定されたコマンドを取り込み、その後／ＷＥが
“Ｈ”になるときにラッチする。／ＷＥ端子は入力バッ
ファ２３に接続され、その出力信号ＷＥＢが試験コマン
ドデコーダ３１に供給されている。
制御端子であり、／ＷＥ=“Ｌ”の期間にＩ／Ｏ端子１
４に指定されたコマンドを取り込み、その後／ＷＥが
“Ｈ”になるときにラッチする。／ＷＥ端子は入力バッ
ファ２３に接続され、その出力信号ＷＥＢが試験コマン
ドデコーダ３１に供給されている。
【０００９】Ｒ／Ｂ端子１１は、デバイスが動作中かど
うかを表示するレディー／ビジー信号を出力する出力端
子であり、動作中に“Ｌ”を出力し、スタンバイ中には
“Ｈ”を出力する。ここで“Ｌ”レベルは０Ｖであり、
“Ｈ”レベルはデバイスの電源電圧であるＶＣＣであ
る。Ｒ／Ｂ端子１１には出力バッファ２１の他に高電圧
検出回路２２が接続されており、Ｒ／Ｂ端子１１に高電
圧ＶＨＨが印加されると高電圧検出回路２２の出力信号
ＲＢＨが“Ｈ”となる。この出力信号ＲＢＨは、試験コ
マンドデコーダ３１に供給される。
うかを表示するレディー／ビジー信号を出力する出力端
子であり、動作中に“Ｌ”を出力し、スタンバイ中には
“Ｈ”を出力する。ここで“Ｌ”レベルは０Ｖであり、
“Ｈ”レベルはデバイスの電源電圧であるＶＣＣであ
る。Ｒ／Ｂ端子１１には出力バッファ２１の他に高電圧
検出回路２２が接続されており、Ｒ／Ｂ端子１１に高電
圧ＶＨＨが印加されると高電圧検出回路２２の出力信号
ＲＢＨが“Ｈ”となる。この出力信号ＲＢＨは、試験コ
マンドデコーダ３１に供給される。
【００１０】このように試験コマンドデコーダ３１に
は、信号ＲＢＨ、信号ＷＥＢ、信号ＩＮ（０）〜ＩＮ
（ｎ）が供給される。信号ＲＢＨは試験コマンドデコー
ダ３１内に設けられるラッチ回路を、ラッチ可能な状態
に設定する信号である。信号ＩＮ（０）〜ＩＮ（ｎ）
は、ラッチ回路に記憶されて、その組み合わせにより試
験モードを設定する信号である。信号ＷＥＢは、ラッチ
回路への信号ＩＮ（０）〜ＩＮ（ｎ）の入力経路を導通
させる信号である。
は、信号ＲＢＨ、信号ＷＥＢ、信号ＩＮ（０）〜ＩＮ
（ｎ）が供給される。信号ＲＢＨは試験コマンドデコー
ダ３１内に設けられるラッチ回路を、ラッチ可能な状態
に設定する信号である。信号ＩＮ（０）〜ＩＮ（ｎ）
は、ラッチ回路に記憶されて、その組み合わせにより試
験モードを設定する信号である。信号ＷＥＢは、ラッチ
回路への信号ＩＮ（０）〜ＩＮ（ｎ）の入力経路を導通
させる信号である。
【００１１】図２は、高電圧印加及び試験モード設定の
タイミングを示すタイミング図である。
タイミングを示すタイミング図である。
【００１２】図１と図２を参照して、Ｒ／Ｂ端子１１に
高電圧ＶＨＨを印加することで、試験コマンドデコーダ
３１への信号ＲＢＨを“Ｈ”とする。これに応じて、試
験コマンドデコーダ３１内のラッチ回路がラッチ可能な
状態になる。また／ＯＥ端子１３を“Ｌ”にしながら、
Ｉ／Ｏ端子１４にコマンド信号を入力することで、コマ
ンドを指定する信号ＩＮ（０）〜ＩＮ（ｎ）を試験コマ
ンドデコーダ３１へ供給する。この状態で、／ＷＥ端子
１２を“Ｌ”にして試験コマンドデコーダ３１への信号
ＷＥＢを“Ｈ”とすると、試験コマンドデコーダ３１内
のラッチ回路へ信号ＩＮ（０）〜ＩＮ（ｎ）を供給する
経路が導通され、信号ＩＮ（０）〜ＩＮ（ｎ）がラッチ
に取り込まれる。
高電圧ＶＨＨを印加することで、試験コマンドデコーダ
３１への信号ＲＢＨを“Ｈ”とする。これに応じて、試
験コマンドデコーダ３１内のラッチ回路がラッチ可能な
状態になる。また／ＯＥ端子１３を“Ｌ”にしながら、
Ｉ／Ｏ端子１４にコマンド信号を入力することで、コマ
ンドを指定する信号ＩＮ（０）〜ＩＮ（ｎ）を試験コマ
ンドデコーダ３１へ供給する。この状態で、／ＷＥ端子
１２を“Ｌ”にして試験コマンドデコーダ３１への信号
ＷＥＢを“Ｈ”とすると、試験コマンドデコーダ３１内
のラッチ回路へ信号ＩＮ（０）〜ＩＮ（ｎ）を供給する
経路が導通され、信号ＩＮ（０）〜ＩＮ（ｎ）がラッチ
に取り込まれる。
【００１３】ラッチ回路にラッチされた信号ＩＮ（０）
〜ＩＮ（ｎ）の組み合わせにより、複数の試験モードの
うちの１つが選択される。例えば、入出力端子を５端子
使用した場合には、原理的には３２通りの組み合わせを
指定できる。しかし、ＩＮ（０）〜ＩＮ（４）の全てが
“Ｌ”である組み合わせは、試験モードでない通常モー
ドと同一のラッチ出力となるので除外し、残りの３１通
りの組み合わせで試験モードを表現する。
〜ＩＮ（ｎ）の組み合わせにより、複数の試験モードの
うちの１つが選択される。例えば、入出力端子を５端子
使用した場合には、原理的には３２通りの組み合わせを
指定できる。しかし、ＩＮ（０）〜ＩＮ（４）の全てが
“Ｌ”である組み合わせは、試験モードでない通常モー
ドと同一のラッチ出力となるので除外し、残りの３１通
りの組み合わせで試験モードを表現する。
【００１４】
【発明が解決しようとする課題】上述のようなコマンド
入力と高電圧入力とを併用して試験モードを設定する方
式において、ある試験モードから別の試験モードに移行
する際には、設定されていた試験モードを一旦リセット
する必要がある。このためには、試験コマンドデコーダ
３１内に設けられるラッチ回路を全てリセットして、全
てのラッチ回路の内容を一時的に“Ｌ”に設定する必要
がある。
入力と高電圧入力とを併用して試験モードを設定する方
式において、ある試験モードから別の試験モードに移行
する際には、設定されていた試験モードを一旦リセット
する必要がある。このためには、試験コマンドデコーダ
３１内に設けられるラッチ回路を全てリセットして、全
てのラッチ回路の内容を一時的に“Ｌ”に設定する必要
がある。
【００１５】このために、図２のように一旦高電圧状態
のＲ／Ｂ端子１１を通常電圧ＶＣＣに戻して、信号ＲＢ
Ｈを“Ｌ”とすることで、ラッチ回路をラッチ不可の状
態にしてリセットする。その後、再びＲ／Ｂ端子１１に
高電圧ＶＨＨを印加して試験コマンドを入力すること
で、通常モードから次の試験モードへ移行する動作を実
行する。一般的に通常電圧での電圧操作はナノ秒程度で
行えるが、オーバーシュートによる誤動作或いは素子破
壊を避けるために、高電圧の電圧操作はミリ秒以上の時
間をかけて行う。従って、上記のような試験モードの切
り換えには時間がかかり、試験時間を長くする一因とな
っている。
のＲ／Ｂ端子１１を通常電圧ＶＣＣに戻して、信号ＲＢ
Ｈを“Ｌ”とすることで、ラッチ回路をラッチ不可の状
態にしてリセットする。その後、再びＲ／Ｂ端子１１に
高電圧ＶＨＨを印加して試験コマンドを入力すること
で、通常モードから次の試験モードへ移行する動作を実
行する。一般的に通常電圧での電圧操作はナノ秒程度で
行えるが、オーバーシュートによる誤動作或いは素子破
壊を避けるために、高電圧の電圧操作はミリ秒以上の時
間をかけて行う。従って、上記のような試験モードの切
り換えには時間がかかり、試験時間を長くする一因とな
っている。
【００１６】以上を鑑みて、本発明は、試験モードの切
り替えを短時間で実行可能な半導体装置を提供すること
を目的とする。
り替えを短時間で実行可能な半導体装置を提供すること
を目的とする。
【００１７】
【課題を解決するための手段】本発明によれば、半導体
装置は、第１の動作モード時には所定の電圧範囲の信号
が供給され第２の動作モード時には該所定の電圧範囲よ
り高い高電圧が供給される第１の端子と、第１の端子に
接続され該高電圧を検出して高電圧検出信号を発生する
高電圧検出回路と、コマンド信号を受け取る第２の端子
と、該高電圧検出信号に応答して該第２の端子に入力さ
れる該コマンド信号をラッチするラッチ回路と、外部か
らの該所定の電圧範囲の信号入力により該ラッチ回路を
リセットする第３の端子を含む。
装置は、第１の動作モード時には所定の電圧範囲の信号
が供給され第２の動作モード時には該所定の電圧範囲よ
り高い高電圧が供給される第１の端子と、第１の端子に
接続され該高電圧を検出して高電圧検出信号を発生する
高電圧検出回路と、コマンド信号を受け取る第２の端子
と、該高電圧検出信号に応答して該第２の端子に入力さ
れる該コマンド信号をラッチするラッチ回路と、外部か
らの該所定の電圧範囲の信号入力により該ラッチ回路を
リセットする第３の端子を含む。
【００１８】上記半導体装置においては、第３の端子に
外部から所定の電圧範囲の信号を入力してラッチ回路を
リセットする機能を設けることによって、高電圧の信号
入力を操作して電圧変化させることなく試験モードのリ
セットが可能となり、試験モードの切り替えの時間を大
幅に短縮することが出来る。
外部から所定の電圧範囲の信号を入力してラッチ回路を
リセットする機能を設けることによって、高電圧の信号
入力を操作して電圧変化させることなく試験モードのリ
セットが可能となり、試験モードの切り替えの時間を大
幅に短縮することが出来る。
【００１９】
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。
図面を用いて詳細に説明する。
【００２０】図３は、本発明による半導体装置の構成の
一例を示す図である。図３においては、半導体装置の例
として不揮発性半導体記憶装置を示すが、本発明は試験
動作及び試験モード設定が必要な半導体装置一般に適用
可能なものであり、不揮発性半導体記憶装置に限られる
ものではない。
一例を示す図である。図３においては、半導体装置の例
として不揮発性半導体記憶装置を示すが、本発明は試験
動作及び試験モード設定が必要な半導体装置一般に適用
可能なものであり、不揮発性半導体記憶装置に限られる
ものではない。
【００２１】図３の不揮発性半導体記憶装置は、Ｒ／Ｂ
端子（レディー／ビジー端子）１１、／ＷＥ端子（ライ
トイネーブル端子）１２、／ＯＥ端子（アウトプットイ
ネーブル端子）１３、Ｉ／Ｏ端子（入出力端子）１４、
／ＲＳＴ端子（リセット端子）１５、ＣＳ端子（チップ
イネーブル端子）１６、アドレス端子１７、出力バッフ
ァ２１、高電圧検出回路２２、入力バッファ２３、入力
バッファ２４、入出力回路２５、入力バッファ２６、入
力バッファ２７、アドレスバッファ２８、試験コマンド
デコーダ３１Ａ、制御回路３２、消去回路３３、書込回
路３４、読出し回路３５、Ｘデコーダ３６、Ｙデコーダ
３７、及びメモリセルアレイ３８を含む。
端子（レディー／ビジー端子）１１、／ＷＥ端子（ライ
トイネーブル端子）１２、／ＯＥ端子（アウトプットイ
ネーブル端子）１３、Ｉ／Ｏ端子（入出力端子）１４、
／ＲＳＴ端子（リセット端子）１５、ＣＳ端子（チップ
イネーブル端子）１６、アドレス端子１７、出力バッフ
ァ２１、高電圧検出回路２２、入力バッファ２３、入力
バッファ２４、入出力回路２５、入力バッファ２６、入
力バッファ２７、アドレスバッファ２８、試験コマンド
デコーダ３１Ａ、制御回路３２、消去回路３３、書込回
路３４、読出し回路３５、Ｘデコーダ３６、Ｙデコーダ
３７、及びメモリセルアレイ３８を含む。
【００２２】読み出し動作においては、／ＲＳＴ端子１
５、ＣＳ端子１６、及び／ＷＥ端子１２を、それぞれ
“Ｈ”、“Ｈ”、及び“Ｈ”とする。これにより制御回
路３２が読出し回路３５等を制御して、読み出し動作を
実行する。この時、／ＯＥ端子１３は“Ｌ”にする。
５、ＣＳ端子１６、及び／ＷＥ端子１２を、それぞれ
“Ｈ”、“Ｈ”、及び“Ｈ”とする。これにより制御回
路３２が読出し回路３５等を制御して、読み出し動作を
実行する。この時、／ＯＥ端子１３は“Ｌ”にする。
【００２３】アドレス端子１７を介して外部から入力さ
れるアドレス信号は、アドレスバッファ２８を介して、
Ｘデコーダ３６及びＹデコーダ３７に供給される。Ｘデ
コーダ３６は供給されたアドレス信号をデコードし、こ
れに応じてメモリセルアレイ３８から選択Ｘアドレスの
データが読み出される。Ｙデコーダ３７は供給されたア
ドレス信号をデコードし、メモリセルアレイ３８から読
み出された選択Ｘアドレスのデータのうち選択Ｙアドレ
スに対応するメモリセルのデータを選択して、読出し回
路３５に供給する。読出し回路３５は、参照メモリセル
のデータと読み出しデータを比較することで、読み出し
データが０か１かを判定する。この判定結果は、入出力
回路２５を介して、Ｉ／Ｏ端子１４から外部に出力され
る。
れるアドレス信号は、アドレスバッファ２８を介して、
Ｘデコーダ３６及びＹデコーダ３７に供給される。Ｘデ
コーダ３６は供給されたアドレス信号をデコードし、こ
れに応じてメモリセルアレイ３８から選択Ｘアドレスの
データが読み出される。Ｙデコーダ３７は供給されたア
ドレス信号をデコードし、メモリセルアレイ３８から読
み出された選択Ｘアドレスのデータのうち選択Ｙアドレ
スに対応するメモリセルのデータを選択して、読出し回
路３５に供給する。読出し回路３５は、参照メモリセル
のデータと読み出しデータを比較することで、読み出し
データが０か１かを判定する。この判定結果は、入出力
回路２５を介して、Ｉ／Ｏ端子１４から外部に出力され
る。
【００２４】書き込み動作においては、／ＲＳＴ端子１
５及びＣＳ端子１６を共に“Ｈ”とする。この状態で／
ＷＥ端子１２に“Ｌ”のパルスを供給し、同時にＩ／Ｏ
端子１４に書き込みコマンドを入力する。これにより、
制御回路３２の制御の下で書込回路３４等が動作し、書
き込み動作を実行する。この時、／ＯＥ端子１３は
“Ｈ”にする。
５及びＣＳ端子１６を共に“Ｈ”とする。この状態で／
ＷＥ端子１２に“Ｌ”のパルスを供給し、同時にＩ／Ｏ
端子１４に書き込みコマンドを入力する。これにより、
制御回路３２の制御の下で書込回路３４等が動作し、書
き込み動作を実行する。この時、／ＯＥ端子１３は
“Ｈ”にする。
【００２５】アドレス端子１７を介して外部から入力さ
れるアドレス信号は、アドレスバッファ２８を介して、
Ｘデコーダ３６及びＹデコーダ３７に供給される。Ｘデ
コーダ３６及びＹデコーダ３７は供給されたアドレス信
号をデコードし、メモリセルアレイ３８において選択Ｘ
アドレス及び選択Ｙアドレスのメモリセルを選択する。
制御回路３２は、書込回路３４を制御して、書き込み動
作に必要なバイアスを発生させる。このバイアスが、Ｘ
デコーダ３６及びＹデコーダ３７を介して、選択された
メモリセルに印加されることで、このメモリセルに対す
る書き込み動作が実行される。書き込み動作実行中は、
Ｒ／Ｂ端子１１は“Ｌ”を出力し、チップが動作中であ
ることを示す。
れるアドレス信号は、アドレスバッファ２８を介して、
Ｘデコーダ３６及びＹデコーダ３７に供給される。Ｘデ
コーダ３６及びＹデコーダ３７は供給されたアドレス信
号をデコードし、メモリセルアレイ３８において選択Ｘ
アドレス及び選択Ｙアドレスのメモリセルを選択する。
制御回路３２は、書込回路３４を制御して、書き込み動
作に必要なバイアスを発生させる。このバイアスが、Ｘ
デコーダ３６及びＹデコーダ３７を介して、選択された
メモリセルに印加されることで、このメモリセルに対す
る書き込み動作が実行される。書き込み動作実行中は、
Ｒ／Ｂ端子１１は“Ｌ”を出力し、チップが動作中であ
ることを示す。
【００２６】消去動作においては、／ＲＳＴ端子１５及
びＣＳ端子１６を共に“Ｈ”とする。この状態で／ＷＥ
端子１２に“Ｌ”のパルスを供給し、同時にＩ／Ｏ端子
１４に消去コマンドを入力する。これにより、制御回路
３２の制御の下で消去回路３３等が動作し、消去動作を
実行する。この時、／ＯＥ端子１３は“Ｈ”にする。
びＣＳ端子１６を共に“Ｈ”とする。この状態で／ＷＥ
端子１２に“Ｌ”のパルスを供給し、同時にＩ／Ｏ端子
１４に消去コマンドを入力する。これにより、制御回路
３２の制御の下で消去回路３３等が動作し、消去動作を
実行する。この時、／ＯＥ端子１３は“Ｈ”にする。
【００２７】アドレス端子１７を介して外部から入力さ
れるアドレス信号は、アドレスバッファ２８を介して、
Ｘデコーダ３６及びＹデコーダ３７に供給される。Ｘデ
コーダ３６及びＹデコーダ３７は供給されたアドレス信
号をデコードし、メモリセルアレイ３８において消去対
象のメモリセルを選択する。制御回路３２は、消去回路
３３を制御して、消去動作に必要なバイアスを発生させ
る。このバイアスが、Ｘデコーダ３６及びＹデコーダ３
７を介して、選択されたメモリセルに印加されること
で、このメモリセルに対する消去動作が実行される。消
去動作実行中は、Ｒ／Ｂ端子１１は“Ｌ”を出力し、チ
ップが動作中であることを示す。
れるアドレス信号は、アドレスバッファ２８を介して、
Ｘデコーダ３６及びＹデコーダ３７に供給される。Ｘデ
コーダ３６及びＹデコーダ３７は供給されたアドレス信
号をデコードし、メモリセルアレイ３８において消去対
象のメモリセルを選択する。制御回路３２は、消去回路
３３を制御して、消去動作に必要なバイアスを発生させ
る。このバイアスが、Ｘデコーダ３６及びＹデコーダ３
７を介して、選択されたメモリセルに印加されること
で、このメモリセルに対する消去動作が実行される。消
去動作実行中は、Ｒ／Ｂ端子１１は“Ｌ”を出力し、チ
ップが動作中であることを示す。
【００２８】書き込み動作或いは消去動作を実行中に中
止したい場合には、／ＲＳＴ端子１５に“Ｌ”を入力す
る。この“Ｌ”入力に応答して、制御回路３２は、消去
回路３３や書込回路３４の動作を中止させる。
止したい場合には、／ＲＳＴ端子１５に“Ｌ”を入力す
る。この“Ｌ”入力に応答して、制御回路３２は、消去
回路３３や書込回路３４の動作を中止させる。
【００２９】図３の本発明による不揮発性半導体記憶装
置には、試験コマンドデコーダ３１Ａが設けられてお
り、Ｉ／Ｏ端子１４から入力するコマンドをデコードす
ることで、不揮発性半導体記憶装置を所望の試験モード
に設定する。試験コマンドデコーダ３１Ａが指定する試
験モードに基づいて、制御回路３２が所定の試験動作を
実行する。
置には、試験コマンドデコーダ３１Ａが設けられてお
り、Ｉ／Ｏ端子１４から入力するコマンドをデコードす
ることで、不揮発性半導体記憶装置を所望の試験モード
に設定する。試験コマンドデコーダ３１Ａが指定する試
験モードに基づいて、制御回路３２が所定の試験動作を
実行する。
【００３０】図４は、試験コマンドデコーダ３１Ａの周
辺の構成を示す図である。
辺の構成を示す図である。
【００３１】Ｉ／Ｏ端子１４は入出力バッファ２５に接
続され、この入出力バッファ２５の出力信号ＩＮ（０）
〜ＩＮ（ｎ）が、試験コマンドデコーダ３１Ａへ供給さ
れる。Ｉ／Ｏ端子１４の状態設定は、アウトプットイネ
ーブルを指示する／ＯＥ端子１３を制御することで行わ
れる。具体的には、／ＯＥ端子１３を “Ｌ”に設定す
ることで、Ｉ／Ｏ端子１４を入力状態に設定することが
出来る。
続され、この入出力バッファ２５の出力信号ＩＮ（０）
〜ＩＮ（ｎ）が、試験コマンドデコーダ３１Ａへ供給さ
れる。Ｉ／Ｏ端子１４の状態設定は、アウトプットイネ
ーブルを指示する／ＯＥ端子１３を制御することで行わ
れる。具体的には、／ＯＥ端子１３を “Ｌ”に設定す
ることで、Ｉ／Ｏ端子１４を入力状態に設定することが
出来る。
【００３２】／ＷＥ端子１２はコマンドを入力する際の
制御端子であり、／ＷＥ=“Ｌ”の期間にＩ／Ｏ端子１
４に指定されたコマンドを取り込み、その後／ＷＥが
“Ｈ”になるときにラッチする。／ＷＥ端子は入力バッ
ファ２３に接続され、その出力信号ＷＥＢが試験コマン
ドデコーダ３１Ａに供給される。
制御端子であり、／ＷＥ=“Ｌ”の期間にＩ／Ｏ端子１
４に指定されたコマンドを取り込み、その後／ＷＥが
“Ｈ”になるときにラッチする。／ＷＥ端子は入力バッ
ファ２３に接続され、その出力信号ＷＥＢが試験コマン
ドデコーダ３１Ａに供給される。
【００３３】レディー／ビジー信号を出力するＲ／Ｂ端
子１１には出力バッファ２１の他に高電圧検出回路２２
が接続されており、Ｒ／Ｂ端子１１に高電圧ＶＨＨが印
加されると高電圧検出回路２２の出力信号ＲＢＨが
“Ｈ”となる。この出力信号ＲＢＨは、試験コマンドデ
コーダ３１Ａに供給される。
子１１には出力バッファ２１の他に高電圧検出回路２２
が接続されており、Ｒ／Ｂ端子１１に高電圧ＶＨＨが印
加されると高電圧検出回路２２の出力信号ＲＢＨが
“Ｈ”となる。この出力信号ＲＢＨは、試験コマンドデ
コーダ３１Ａに供給される。
【００３４】／ＲＳＴ端子１５はリセット信号を入力す
る端子であり、入力バッファ２６に接続される。入力バ
ッファ２６の出力である信号ＲＳＴＢが、試験コマンド
デコーダ３１Ａに供給される。
る端子であり、入力バッファ２６に接続される。入力バ
ッファ２６の出力である信号ＲＳＴＢが、試験コマンド
デコーダ３１Ａに供給される。
【００３５】このように試験コマンドデコーダ３１Ａに
は、信号ＲＳＴＢ、信号ＲＢＨ、信号ＷＥＢ、及び信号
ＩＮ（０）〜ＩＮ（ｎ）が供給される。信号ＲＢＨは試
験コマンドデコーダ３１Ａ内に設けられるラッチ回路
を、ラッチ可能な状態に設定する信号である。信号ＩＮ
（０）〜ＩＮ（ｎ）は、ラッチ回路に記憶されて、その
組み合わせにより試験モードを設定する信号である。信
号ＷＥＢは、ラッチ回路への信号ＩＮ（０）〜ＩＮ
（ｎ）の入力経路を導通させる信号である。また信号Ｒ
ＳＴＢは、試験コマンドデコーダ３１Ａ内のラッチ回路
をリセットする信号である。
は、信号ＲＳＴＢ、信号ＲＢＨ、信号ＷＥＢ、及び信号
ＩＮ（０）〜ＩＮ（ｎ）が供給される。信号ＲＢＨは試
験コマンドデコーダ３１Ａ内に設けられるラッチ回路
を、ラッチ可能な状態に設定する信号である。信号ＩＮ
（０）〜ＩＮ（ｎ）は、ラッチ回路に記憶されて、その
組み合わせにより試験モードを設定する信号である。信
号ＷＥＢは、ラッチ回路への信号ＩＮ（０）〜ＩＮ
（ｎ）の入力経路を導通させる信号である。また信号Ｒ
ＳＴＢは、試験コマンドデコーダ３１Ａ内のラッチ回路
をリセットする信号である。
【００３６】図５は、高電圧印加及び試験モード設定の
タイミングを示すタイミング図である。図６は、試験コ
マンドデコーダ３１Ａの回路構成を示す回路図である。
タイミングを示すタイミング図である。図６は、試験コ
マンドデコーダ３１Ａの回路構成を示す回路図である。
【００３７】試験コマンドデコーダ３１Ａは、ＮＭＯＳ
トランジスタ５１−０乃至５１−ｎ、インバータ５２、
バッファ５３、インバータ５４−０乃至５４−ｎ、イン
バータ５５−０乃至５５−ｎ、ＮＡＮＤ回路５６−０乃
至５６−ｎ、及びＮＯＲ回路５７−１乃至５７−ｍを含
む。ＮＡＮＤ回路５６−ｉ及びインバータ５４−ｉ（ｉ
＝１、２、・・・、ｎ）は、互いの出力を他方の入力と
することでラッチ回路４１−ｉ（ｉ＝１、２、・・・、
ｎ）を構成する。
トランジスタ５１−０乃至５１−ｎ、インバータ５２、
バッファ５３、インバータ５４−０乃至５４−ｎ、イン
バータ５５−０乃至５５−ｎ、ＮＡＮＤ回路５６−０乃
至５６−ｎ、及びＮＯＲ回路５７−１乃至５７−ｍを含
む。ＮＡＮＤ回路５６−ｉ及びインバータ５４−ｉ（ｉ
＝１、２、・・・、ｎ）は、互いの出力を他方の入力と
することでラッチ回路４１−ｉ（ｉ＝１、２、・・・、
ｎ）を構成する。
【００３８】／ＲＳＴ端子１５に“Ｈ”を供給して信号
ＲＳＴＢを“Ｈ”にしてある状態で、Ｒ／Ｂ端子１１に
高電圧ＶＨＨを印加して信号ＲＢＨを“Ｈ”にすると、
ＮＡＮＤ回路５６−ｉが入力ＩＮ（ｉ）に対してインバ
ータとして動作することで、上記ラッチ回路４１−ｉが
ラッチ可能な状態になる。次に／ＯＥ端子１３を“Ｌ”
にしてＩ／Ｏ端子１４にコマンド信号を入力し、／ＷＥ
端子１２を“Ｌ”にする。これによりラッチ回路４１−
ｉの入力側にあるＮＭＯＳトランジスタ５１−ｉが導通
し、Ｉ／Ｏ端子１４の情報がラッチ回路４１−ｉにセッ
トされる。
ＲＳＴＢを“Ｈ”にしてある状態で、Ｒ／Ｂ端子１１に
高電圧ＶＨＨを印加して信号ＲＢＨを“Ｈ”にすると、
ＮＡＮＤ回路５６−ｉが入力ＩＮ（ｉ）に対してインバ
ータとして動作することで、上記ラッチ回路４１−ｉが
ラッチ可能な状態になる。次に／ＯＥ端子１３を“Ｌ”
にしてＩ／Ｏ端子１４にコマンド信号を入力し、／ＷＥ
端子１２を“Ｌ”にする。これによりラッチ回路４１−
ｉの入力側にあるＮＭＯＳトランジスタ５１−ｉが導通
し、Ｉ／Ｏ端子１４の情報がラッチ回路４１−ｉにセッ
トされる。
【００３９】その後、／ＷＥ端子１２を“Ｈ”に戻す
と、ＮＭＯＳトランジスタ５１−ｉが非導通となるが、
ラッチされた情報はラッチ回路４１−ｉに保持される。
複数のラッチ回路４１−０乃至４１−ｎの出力は、ＮＯ
Ｒ回路５７−１乃至５７−ｍによりデコードされて、試
験モードを示すデコード信号Ｔ１乃至Ｔｍが出力され
る。このデコード信号Ｔ１乃至Ｔｍは、図３の制御回路
３２に供給される。
と、ＮＭＯＳトランジスタ５１−ｉが非導通となるが、
ラッチされた情報はラッチ回路４１−ｉに保持される。
複数のラッチ回路４１−０乃至４１−ｎの出力は、ＮＯ
Ｒ回路５７−１乃至５７−ｍによりデコードされて、試
験モードを示すデコード信号Ｔ１乃至Ｔｍが出力され
る。このデコード信号Ｔ１乃至Ｔｍは、図３の制御回路
３２に供給される。
【００４０】ラッチ回路にラッチされた信号ＩＮ（０）
〜ＩＮ（ｎ）の組み合わせにより、複数の試験モードの
うちの１つが選択される。例えば、入出力端子を５端子
使用した場合には、原理的には３２通りの組み合わせを
指定できる。しかし、Ｉ／Ｏ（０）〜（４）の全てが
“Ｌ”である組み合わせは、試験モードでない場合とラ
ッチ回路の出力が同一となるので除外し、残りの３１通
りの組み合わせで試験モードを表現する。
〜ＩＮ（ｎ）の組み合わせにより、複数の試験モードの
うちの１つが選択される。例えば、入出力端子を５端子
使用した場合には、原理的には３２通りの組み合わせを
指定できる。しかし、Ｉ／Ｏ（０）〜（４）の全てが
“Ｌ”である組み合わせは、試験モードでない場合とラ
ッチ回路の出力が同一となるので除外し、残りの３１通
りの組み合わせで試験モードを表現する。
【００４１】本発明においては、／ＲＳＴ端子１５から
の信号ＲＳＴＢが試験コマンドデコーダ３１Ａに供給さ
れており、試験モード時に／ＲＳＴ端子１５を“Ｌ”に
することで、試験モードをリセットする構成となってい
る。／ＲＳＴ端子１５は基本的に“Ｈ”の状態で使用す
るが、試験モード中に試験モードをリセットする場合に
は“Ｌ”とする。これに従いＲＳＴB信号が“Ｌ”とな
ることで、図６においてラッチ回路４１−ｉを構成する
ＮＡＮＤ回路５６−ｉの出力が強制的に“Ｈ”となり、
ラッチがリセットされる。これにより全てのラッチ回路
の内容が“Ｌ”となり、どの試験モードも選ばれなくな
るので試験モードがリセットされることになる。その
後、／ＲＳＴ端子１５を“Ｈ”に戻してから再び試験コ
マンドをＩ／Ｏ端子１４に入力することで、次の試験モ
ードに変更可能となる。
の信号ＲＳＴＢが試験コマンドデコーダ３１Ａに供給さ
れており、試験モード時に／ＲＳＴ端子１５を“Ｌ”に
することで、試験モードをリセットする構成となってい
る。／ＲＳＴ端子１５は基本的に“Ｈ”の状態で使用す
るが、試験モード中に試験モードをリセットする場合に
は“Ｌ”とする。これに従いＲＳＴB信号が“Ｌ”とな
ることで、図６においてラッチ回路４１−ｉを構成する
ＮＡＮＤ回路５６−ｉの出力が強制的に“Ｈ”となり、
ラッチがリセットされる。これにより全てのラッチ回路
の内容が“Ｌ”となり、どの試験モードも選ばれなくな
るので試験モードがリセットされることになる。その
後、／ＲＳＴ端子１５を“Ｈ”に戻してから再び試験コ
マンドをＩ／Ｏ端子１４に入力することで、次の試験モ
ードに変更可能となる。
【００４２】図５に示されるように、上記の試験モード
の切り替え動作において、高電圧ＶＨＨを印加している
Ｒ／Ｂ端子１５は、変化させることなく高電圧状態のま
までよい。
の切り替え動作において、高電圧ＶＨＨを印加している
Ｒ／Ｂ端子１５は、変化させることなく高電圧状態のま
までよい。
【００４３】このように本発明においては、試験モード
時に半導体装置の端子に入力する高電圧を変化させるこ
となく試験モードを変更することが出来るので、試験モ
ード切り替えに必要な時間が短くて済む。
時に半導体装置の端子に入力する高電圧を変化させるこ
となく試験モードを変更することが出来るので、試験モ
ード切り替えに必要な時間が短くて済む。
【００４４】例えば、試験モードで不揮発性半導体記憶
装置にデータを書き込む場合、書き込みモードに設定し
てメモリセルに書き込みバイアスを印加し、その後、書
き込みが十分であるかをチェックするために、書き込み
ベリファイモードに切り替えてベリファイ動作を実行す
る。ベリファイの結果、書き込みが不十分と判断されれ
ば、再び書き込みモードに切り替えて書き込みを行い、
その後書き込みベリファイモードに切り替えてベリファ
イ動作を実行する。充分な書き込みが達成されるまで、
このように書き込みベリファイ動作と書き込み動作とを
繰り返す。メモリセルアレイ全体を書き込むことが必要
な場合には、以上の動作を膨大な回数繰り返す必要があ
る。これは消去動作の場合も同様である。本発明による
半導体記憶装置においては、従来の半導体記憶装置と比
較して、モード間の切り替えの時間が短縮されるので、
試験時間を大幅に短縮することが可能である。
装置にデータを書き込む場合、書き込みモードに設定し
てメモリセルに書き込みバイアスを印加し、その後、書
き込みが十分であるかをチェックするために、書き込み
ベリファイモードに切り替えてベリファイ動作を実行す
る。ベリファイの結果、書き込みが不十分と判断されれ
ば、再び書き込みモードに切り替えて書き込みを行い、
その後書き込みベリファイモードに切り替えてベリファ
イ動作を実行する。充分な書き込みが達成されるまで、
このように書き込みベリファイ動作と書き込み動作とを
繰り返す。メモリセルアレイ全体を書き込むことが必要
な場合には、以上の動作を膨大な回数繰り返す必要があ
る。これは消去動作の場合も同様である。本発明による
半導体記憶装置においては、従来の半導体記憶装置と比
較して、モード間の切り替えの時間が短縮されるので、
試験時間を大幅に短縮することが可能である。
【００４５】なお上記実施例は、本発明を説明するため
の一例に過ぎず、本発明を限定するものではない。例え
ば、高電圧を入力する端子は、Ｒ／Ｂ端子であるとして
説明したが、図７に示されるように、ＣＳ端子であるよ
うに構成してもよい。また上記実施例で使用されたリセ
ットを指示するための／ＲＳＴ端子や書き込みを指示す
るための／ＷＥ端子も、／ＲＳＴ端子及び／ＷＥ端子で
ある必要はなく、テストモードで使用しない端子なら他
の任意の端子であってよい。
の一例に過ぎず、本発明を限定するものではない。例え
ば、高電圧を入力する端子は、Ｒ／Ｂ端子であるとして
説明したが、図７に示されるように、ＣＳ端子であるよ
うに構成してもよい。また上記実施例で使用されたリセ
ットを指示するための／ＲＳＴ端子や書き込みを指示す
るための／ＷＥ端子も、／ＲＳＴ端子及び／ＷＥ端子で
ある必要はなく、テストモードで使用しない端子なら他
の任意の端子であってよい。
【００４６】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【００４７】
【発明の効果】本発明による半導体装置においては、外
部から所定の電圧範囲の信号を入力してラッチ回路をリ
セットする機能を設けることによって、高電圧の信号入
力の操作により高電圧を変化させることなく、試験モー
ドのリセットが可能となる。高電圧の電圧操作はミリ秒
単位の時間が必要であるが、通常電圧での電圧操作はナ
ノ秒程度の時間で行えるので、試験モードの切り替えの
時間を大幅に短縮することが出来る。
部から所定の電圧範囲の信号を入力してラッチ回路をリ
セットする機能を設けることによって、高電圧の信号入
力の操作により高電圧を変化させることなく、試験モー
ドのリセットが可能となる。高電圧の電圧操作はミリ秒
単位の時間が必要であるが、通常電圧での電圧操作はナ
ノ秒程度の時間で行えるので、試験モードの切り替えの
時間を大幅に短縮することが出来る。
【図１】従来の試験モードの制御回路部分のブロック図
である。
である。
【図２】高電圧印加及び試験モード設定のタイミングを
示すタイミング図である。
示すタイミング図である。
【図３】本発明による半導体装置の構成の一例を示す図
である。
である。
【図４】試験コマンドデコーダの周辺の構成を示す図で
ある。
ある。
【図５】高電圧印加及び試験モード設定のタイミングを
示すタイミング図である。
示すタイミング図である。
【図６】試験コマンドデコーダの回路構成を示す回路図
である。
である。
【図７】試験コマンドデコーダの周辺の構成の別の例を
示す図である。
示す図である。
２１ 出力バッファ
２２ 高電圧検出回路
２３ 入力バッファ
２４ 入力バッファ
２５ 入出力回路
２６ 入力バッファ
２７ 入力バッファ
２８ アドレスバッファ
３１、３１Ａ 試験コマンドデコーダ
３２ 制御回路
３３ 消去回路
３４ 書込回路
３５ 読出し回路
３６ Ｘデコーダ
３７ Ｙデコーダ
３８ メモリセルアレイ
Claims (10)
- 【請求項１】第１の動作モード時には所定の電圧範囲の
信号が供給され第２の動作モード時には該所定の電圧範
囲より高い高電圧が供給される第１の端子と、 第１の端子に接続され該高電圧を検出して高電圧検出信
号を発生する高電圧検出回路と、 コマンド信号を受け取る第２の端子と、 該高電圧検出信号に応答して該第２の端子に入力される
該コマンド信号をラッチするラッチ回路と、 外部からの該所定の電圧範囲の信号入力により該ラッチ
回路をリセットする第３の端子を含むことを特徴とする
半導体装置。 - 【請求項２】該第１の動作モードは通常動作モードであ
り、該第２の動作モードは試験動作モードであることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】該ラッチ回路にラッチされる該コマンド信
号に応じて内部回路の試験動作を実行する制御回路を更
に含むことを特徴とする請求項２記載の半導体装置。 - 【請求項４】該制御回路によって試験されるメモリセル
を更に含むことを特徴とする請求項３記載の半導体装
置。 - 【請求項５】該ラッチ回路がリセットされると該制御回
路は該第２の動作モードから該第１の動作モードに切り
替わることとを特徴とする請求項３記載の半導体装置。 - 【請求項６】該所定の電圧範囲はグランド電圧と電源電
圧との間の範囲であることを特徴とする請求項１記載の
半導体装置。 - 【請求項７】該ラッチ回路は、 ３つの入力を有するＮＡＮＤ回路と、 該ＮＡＮＤ回路の出力を入力とし該ＮＡＮＤ回路の該３
つの入力の１つに出力を供給するインバータを含み、該
ＮＡＮＤ回路の該３つの入力の該１つは更に該第２の端
子からの該コマンド信号を供給され、該３つの入力の残
りの２つは該高電圧検出信号と該第３の端子からの信号
を供給されることを特徴とする請求項１記載の半導体装
置。 - 【請求項８】該第２の端子は複数のデータ入出力端子で
あることを特徴とする請求項１記載の半導体装置。 - 【請求項９】試験モードを示す高電圧を供給する第１の
端子と、 試験モードの種類を示すコマンド信号を入力する第２の
端子と、 該第１の端子への該高電圧入力に応答して該コマンド信
号をデコードして該試験モードの種類を示すデコード信
号を出力する試験コマンドデコーダと、 該試験コマンドデコーダをリセットする信号を入力する
第３の端子を含むことを特徴とする半導体装置。 - 【請求項１０】メモリセルと、 該試験コマンドデコーダのデコード信号出力に基づいて
該メモリセルの試験を実行する制御回路を更に含むこと
を特徴とする請求項９記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001320908A JP3943890B2 (ja) | 2001-10-18 | 2001-10-18 | 半導体装置 |
| US10/201,002 US6870383B2 (en) | 2001-10-18 | 2002-07-24 | Semiconductor device with high speed switching of test modes |
| KR1020020044823A KR20030032827A (ko) | 2001-10-18 | 2002-07-30 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001320908A JP3943890B2 (ja) | 2001-10-18 | 2001-10-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003121507A true JP2003121507A (ja) | 2003-04-23 |
| JP3943890B2 JP3943890B2 (ja) | 2007-07-11 |
Family
ID=19138220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001320908A Expired - Fee Related JP3943890B2 (ja) | 2001-10-18 | 2001-10-18 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6870383B2 (ja) |
| JP (1) | JP3943890B2 (ja) |
| KR (1) | KR20030032827A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4187505B2 (ja) * | 2002-11-05 | 2008-11-26 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| JP4991811B2 (ja) * | 2009-09-16 | 2012-08-01 | 株式会社東芝 | 不揮発性半導体記憶装置及びその試験方法 |
| KR20140028491A (ko) * | 2012-08-29 | 2014-03-10 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4357703A (en) * | 1980-10-09 | 1982-11-02 | Control Data Corporation | Test system for LSI circuits resident on LSI chips |
| JPS61265829A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体集積回路 |
| JP3331481B2 (ja) * | 1993-07-14 | 2002-10-07 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置の試験回路 |
| JPH0774318A (ja) * | 1993-09-06 | 1995-03-17 | Fujitsu Ltd | 半導体集積回路 |
| US5526364A (en) * | 1995-02-10 | 1996-06-11 | Micron Quantum Devices, Inc. | Apparatus for entering and executing test mode operations for memory |
| US5651011A (en) * | 1995-06-01 | 1997-07-22 | Micron Technology, Inc. | Method and apparatus for initiating and controlling test modes within an integrated circuit |
| JPH0917196A (ja) * | 1995-06-30 | 1997-01-17 | Nec Corp | テストモード設定回路 |
| US5627478A (en) * | 1995-07-06 | 1997-05-06 | Micron Technology, Inc. | Apparatus for disabling and re-enabling access to IC test functions |
| JPH0991998A (ja) * | 1995-09-20 | 1997-04-04 | Nittetsu Semiconductor Kk | 半導体記憶装置 |
| US5727001A (en) * | 1996-08-14 | 1998-03-10 | Micron Technology, Inc. | Circuit and method for testing an integrated circuit |
| KR100230401B1 (ko) * | 1996-12-31 | 1999-11-15 | 윤종용 | 반도체 메모리장치의 dc 신호 측정회로 |
| KR100480568B1 (ko) * | 1997-10-27 | 2005-09-30 | 삼성전자주식회사 | 고전압검출부,및이를구비한반도체메모리장치와반도체메모리장치의모드구별방법 |
-
2001
- 2001-10-18 JP JP2001320908A patent/JP3943890B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-24 US US10/201,002 patent/US6870383B2/en not_active Expired - Fee Related
- 2002-07-30 KR KR1020020044823A patent/KR20030032827A/ko active Search and Examination
Also Published As
| Publication number | Publication date |
|---|---|
| US20030075716A1 (en) | 2003-04-24 |
| US6870383B2 (en) | 2005-03-22 |
| JP3943890B2 (ja) | 2007-07-11 |
| KR20030032827A (ko) | 2003-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7369455B2 (en) | Calibration circuit of a semiconductor memory device and method of operating the same | |
| US8391091B2 (en) | Anti-fuse circuit and method for anti-fuse programming and test thereof | |
| JP2007147626A (ja) | Ｅｆｕｓｅプログラミング・データ配列検証装置および方法 | |
| JPH03176681A (ja) | Ｉｃデバイス | |
| KR100445042B1 (ko) | 동적 번인 테스트 기능을 갖는 단일칩 마이크로컴퓨터 및이를 위한 동적 번인 테스트 방법 | |
| JP2008262630A (ja) | 半導体集積回路及びメモリ検査方法 | |
| US7257752B2 (en) | Circuit and method for performing built-in self test and computer readable recording medium for storing program thereof | |
| KR100310715B1 (ko) | 동기형반도체기억장치 | |
| JP3943890B2 (ja) | 半導体装置 | |
| US11435940B2 (en) | Testing a memory which includes conservative reversible logic | |
| JP2009181627A (ja) | 半導体記憶装置 | |
| US7783942B2 (en) | Integrated circuit device with built-in self test (BIST) circuit | |
| JP2002197900A (ja) | 半導体集積回路および半導体集積回路のメモリテスト方法 | |
| JP2001243797A (ja) | 半導体装置及びその試験方法 | |
| KR100718039B1 (ko) | 반도체 메모리 장치의 테스트 모드 제어 회로 | |
| US7623403B2 (en) | NAND flash memory device and method of operating the same | |
| KR100337206B1 (ko) | 모드 레지스터 세팅장치 | |
| JP4757196B2 (ja) | メモリシステム、およびその試験方法 | |
| US8310881B2 (en) | Semiconductor device testing memory cells and test method | |
| JP3540359B2 (ja) | 集積回路のテスト回路 | |
| KR20040008529A (ko) | 플래시 메모리의 캠셀 프로그램/소거 검증 회로 | |
| KR100498501B1 (ko) | 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를가지는 반도체 메모리 장치 | |
| JP2006127091A (ja) | 半導体集積回路 | |
| KR20060072527A (ko) | 반도체 메모리 소자 | |
| US20050128817A1 (en) | Semiconductor memory device and method of inputting or outputting data in the semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040915 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050602 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060627 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060825 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070327 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070406 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100413 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110413 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110413 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110413 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120413 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130413 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130413 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140413 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |