JP2003115763A - プログラマブルａ／ｄ変換器 - Google Patents
プログラマブルａ／ｄ変換器Info
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Abstract
(57)【要約】
【課題】外部からの制御信号によって、１種類のA/D変
換LSIを用いて幅広い領域での分解能と変換速度及びチ
ャンネル数を実現するA/D変換回路を提供する。 【解決手段】一定の分解能及び変換速度を有する、複数
個のSACと、A/D変換器の分解能、変換速度およびチャン
ネル数を制御する外部信号によって制御される以下の回
路を用いる。それらは、アナログ信号経路を切り替える
スイッチ回路、各SACの動作タイミング発生制御回路及
び各SACのデジタル出力を変換する出力処理回路であ
る。
換LSIを用いて幅広い領域での分解能と変換速度及びチ
ャンネル数を実現するA/D変換回路を提供する。 【解決手段】一定の分解能及び変換速度を有する、複数
個のSACと、A/D変換器の分解能、変換速度およびチャン
ネル数を制御する外部信号によって制御される以下の回
路を用いる。それらは、アナログ信号経路を切り替える
スイッチ回路、各SACの動作タイミング発生制御回路及
び各SACのデジタル出力を変換する出力処理回路であ
る。
Description
【発明の詳細な説明】
【0001】［従来技術］アナログ・デジタル変換（A/D変
換）の回路方式には、並列比較方式、直並列方式、逐次
比較方式、ノイズシェーピング方式などの様々な方式が
存在する。それぞれの回路方式によって実現できる変換
速度と分解能の領域が存在する。図１は、それぞれの回
路方式の実現しうる領域を示す。この図から、変換速度
が１Mサンプル／秒(sps)以下で分解能が１２ビット以上
の低速高精度を実現するには、逐次比較回路やノイズシ
ェーピング回路が適している。一方、１Msps以上の高速
領域のA/D変換を実現するには、並列比較方式、直並列
方式などが適している。A/D変換器を構成する回路に要
素には，比較器、サンプル・ホールド回路（S／H）、デ
ジタル・アナログ変換器（D/A変換器）等がある。A/D変
換器の回路規模は、必要とする比較器の数及びD/A変換
器の分解能によって決まる。特に、回路方式毎に、比較
器の個数は大きく異なる。例えば、k bit (kは正整数)
の分解能のA/D変換回路を実現する場合、必要とする比
較器の個数は、並列比較方式にでは２ｋ個、パイプライ
ン回路にではk個、逐次比較方式では１個である。よっ
て、A/D変換器内のD/A変換器の規模が同じであるとする
と、全体の回路規模は、比較器が最も少ない逐次比較方
式が最も小さく、集積化も容易である。並列比較方式
は，２ｋ個の比較器が同時に１タイミングで動作するこ
とによりA/D変換できるので，変換速度が最も速い。逐
次比較方式の変換速度はＳ／Ｈの動作時間とk回の比較
器動作時間の和の逆数で決まる。 【0002】以上のように、各回路方式は性能領域が異な
り、必要となる回路構成、回路規模も異なるので、それ
ぞれの方式のＡＤ変換器が集積回路（LSI）として製品
化されている。 【0003】アナログ信号をデジタル信号に変換してコンピ
ュータに取り込むインタフェース回路ボードが広く用い
られている。変換速度と分解能の性能領域とチャネル数
によって異なる回路ボードを用意する必要があった。広
い性能領域をカバーするには複数種のＡＤ変換LSIを用
いる必要があるためにインタフェース回路ボードが大
型、高価となるなどの問題があった。 【0004】［発明が解決する課題］本発明は、かかる問題
点を解決するために、外部からの制御信号によって分解
能や変換速度を可変にすることのできるＡＤ変換器を提
供するものである。この技術により、１種類のＡＤ変換
LSIを用いることにより幅広い領域での分解能と変換速
度及びチャンネル数を実現できる。また、プログラムや
スイッチなどによって動作モードを変えて性能領域を変
えることも可能とする。変換速度と分解能の性能領域と
チャンネル数によって異なる回路ボードを用意したり、
複数種のＡＤ変換LSIを用いる必要がなくなるので，ア
ナログインタフェース回路の大型化、高価となるなどの
問題が解決できる。 【0005】［課題を解決するための手段］本発明は、外部
から制御信号によって変換分解能や変換速度を可変にす
ることができるA/D変換器を提供するものである。これ
を実現するために、基本となる複数個の逐次比較型A/D
変換回路（以後SACと略す）と、A/D変換器の分解能また
は変換速度を可変するための信号により制御される以下
の各回路を用いる。それらはアナログ信号の経路を切り
換えるスイッチ回路、各SACの動作タイミング制御信号
発生回路及び各SACのデジタル出力を変換する出力処理
回路である。 【0006】［発明の実施の形態］上記の目的を達成するた
めの構成を説明する。ここで、m,n,k,h,bは正整数とす
る。分解能がn ビット、変換速度がfsサンプル／秒のm
個のSACを有し、m個の入力端子を持つアナログ入力回路
と、m・n個の出力端子を持つデジタル出力回路を持つA/
D変換回路を構成する。以下の４つの動作モードを持た
せて、分解能と変換速度を可変にできるA/D変換器を構
成するために、各SACの変換速度、分解能を一定にした
まま、動作モード指定設定制御信号によって制御され
る、複数のスイッチ回路、タイミング制御信号発生回路
及びデジタル出力処理回路を備えている。 【0007】A/D変換器の動作モードは、以下の４つであ
る。 モード１：入力端子数＝m個で、分解能＝n ビット、変
換速度＝fs サンプル／秒。 モード２：入力端子数＝m/k、分解能＝n ビット、変換
速度＝k・fs サンプル／秒。 モード３：入力端子数＝m/(b+1)個で、分解能＝n+b ビ
ット、変換速度＝fs サンプル／秒。 モード４：入力端子数＝m/(k(b+1))、分解能＝n+b ビッ
ト、変換速度＝k・fsサンプル／秒 【0008】以後、上記４つの動作モードを実現する方法を
説明する。説明を簡単化する為に、図２に示すようにm=
４の場合で説明するが、回路構成及び制御方法は、m=4
以外の一般的な場合にも容易に拡張できる。 【0009】構成要素回路は、端子基本となる複数個の逐次
比較型A/D変換回路（以後SACと略す）10,11,12,13、複
数個の減算回路（以後SUBと略す）20,21,22、アナログ
入力端子数を制御するスイッチ群31、分解能を制御する
スイッチ群32、参照電圧供給を制御するスイッチ33、各
SACの動作タイミング発生回路40、スイッチ制御回路4
1、各SACのデジタル出力を変換する出力処理回路42, 基
準電圧発生回路50から構成される。入出力端子として、
4個のアナログ入力端子,60,61,62,63、4n個のデジタル
出力端子群64、クロック入力端子65、動作モード指定信
号端子66 を有する。 【0010】SACの回路を図３(a)に示す。サンプルホールド
回路（S/H）101,比較器102、逐次比較レジスタ（以後SA
Rと略す）103、D/A変換器104、動作制御信号発生回路10
5から構成される通常の逐次比較型A/D変換器であるが、
異なるのは103の出力を出す端子106と102の出力を外部
に出す端子107を有していることである。また，SUBの回
路図を図３(b)に示す。スイッチ201と差動アンプ202で
構成されている。SUB入力端子203、SUB基準電圧端子20
4、SUB出力端子205を有する。SUB入力端子203の電圧をV
i、SUB基準電圧端子204の電圧をVrin、SUB出力端子205
の電圧をVoとする。スイッチ制御端子206の入力が
“1”のときスイッチはA側がオンになり、Vo=Vi-Vrinに
なり、スイッチ制御端子の入力が“0”のときスイッチ
はB側がオンになり、Vo=Viになる。出力処理回路の入力
端子群と各SACの出力端子の接続関係を表１に示す。ま
た、図４にSACのサンプリングのタイミング、SARリセッ
ト信号及び各ビットへの制御信号のタイミングを示す。
SARの出力レジスタの制御は既存の技術を適用できる。
これら、SACのタイミング制御信号の関係は、どのモー
ドでも同一であるので、以後でタイミングについて説明
する際は、サンプリング／ホールド制御信号（S/H制御
信号）のタイミングで説明する。 【0011】まず、モード１の場合について説明する。これ
は、基本動作モードであり、m個のSACにm個のアナログ
信号を入力し、変換速度fsで，分解能n ビットのデジタ
ル信号に変換するモードである。表２に示すように各ス
イッチの状態を設定すると、回路構成は図５のようにな
る。また、各SACへのS/H制御信号のタイミングを図６に
示す。出力端子の機能を表３に示す。これにより、各SA
Cに独立な4個のアナログ信号を入力することができ、4
チャンネルのA/D変換器として各SACを独立に作動させる
ことができる。1チャンネルの出力はn ビットである
が、パラレル・シリアル変換を行って一個の端子から出
力するようにもできる。 【0012】次に、モード２について説明する。これは、分
解能を変えないで、変換速度を向上させる動作モードで
ある。この動作モードを図２の回路構成で実現する場合
を説明する。スイッチを表４の入力2チャンネルに設定
した場合、回路構成は図７のようになり、変換速度は２
fsになる。この時の動作タイミングを図８に示す。SAC
1、SAC2は入力１に接続されており、図８のタイミング
から入力１へ入力されるアナログ信号は、1/2fs毎にSAC
1、SAC2へ交互に取り込まれる。よって、A/D変換器全体
で見ると、入力１の信号を1/2fs毎に取り込み変換する
ようになり、全体として変換速度が２倍になる。入力３
へ入力されるアナログ信号の場合にも同様である。よっ
て、上述の方法で、入力が２チャンネルで変換速度が２
倍のA/D変換器として動作させることができる。出力処
理回路は表５(a)に示すように、CH１に対応する入力端
子群の端子F(1)〜F(n)とF(n+1)〜F(2n)をタイムスロッ
ト（以後TSと略す）を１、２と順に交互に2fsのレート
で出力するように処理する。 【0013】また、表４の1チャンネル入力に示すように、
スイッチを制御した場合、全てのSACは、CH1の入力60に
接続され、図９に示すように各SACのタイミングを制御
すると、A/D変換器全体では入力信号を1/4fs毎に取り込
み、変換する。よって、入力が１チャンネルで変換速度
が４fsのA/D変換器として動作させることができる。出
力処理回路は表５(b)に示すように、CH１に対応する入
力端子群の端子F(1)〜F(n)、F(n+1)〜F(2n)、F(2n+1)〜
F(3n) 、F(3n+1)〜F(4n)をTSを１、２、３、４の順に4f
sのレートで出力するように処理する。 【0014】以上の説明を、一般的な場合に拡張すると、変
換速度をｋ倍にする場合、ｋ個のSACを並列に動作する
ように、入力のスイッチを制御し、さらに、各SACが1/
(k・fs) 秒毎にA/D変換するようにタイミングを制御す
ればよい。こうすると、入力がm/kチャンネルで、変換
速度がｋ・fs サンプル／秒、分解能n ビットのA/D変
換器を構成することができる。回路構成上はkは2の冪の
整数とすると制御回路が簡単になる。ただしチャンネル
数はm/kは正整数に丸めた値であり、1以上でなければ回
路が構成できない。 【0015】次に、モード３の実施方法について説明する。
この動作モードは、変換速度を一定にして、分解能を制
御するモードである。この場合の、入力及び出力の制御
方法を、それぞれ表6及び表7に示す。表６の分解能をn+
1ビットの状態にスイッチを制御した時の回路構成を図
１０に示す。動作のタイミングを図１１に示す。さら
に、分解能n+2ビット、n+3 ビットに分解能を向上させ
る場合のタイミングをそれぞれ、図１２と図１３に示
す。 【0016】表6のスイッチの配置からわかるように、2段目
のSACには1段目の減算回路の出力が入力される。減算器
のスイッチは前段のSACの比較器の出力によって制御さ
れる。まず、分解能を制御する方法を、1ビット向上さ
せる場合を用いて説明する。この時、入力のスイッチと
各SACのタイミング、及びA/D変換器の出力は表６のn+1
ビット状態、図１１及び表７(a)のように制御される。
すると、アナログ入力端子60から取り込まれた信号は、
ある時刻にSAC1でサンプルされ逐次変換される。SAC1
でホールドされた入力信号は、SAC2に繋がる減算回路に
入力される。ここで、SAC２のサンプリングのタイミン
グは、図１１で示すように、SAC1より１クロックずれて
いる。よって、SAC1のMSBの判定結果によって、SAC2へ
取り込まれる入力信号が決定される。その後、SAC１で
は参照電圧Vrで、SAC2では1/2Vrで逐次変換を行う。 【0017】さらに、具体的な例を用いて、入力方法及び出
力方法を説明する。そこで、説明を簡単化する為、各SA
Cの分解能を2ビットとする。まず、入力信号Vinが5/8Vr
であるとする。すると、SAC1のMSBは１であるから、SAC
2への入力は、5/8Vr−1/2Vr=1/8Vrとなる。SAC2ではこ
の信号を参照電圧1/2Vrを用いて逐次比較変換する。よ
って、SAC1の出力“１０”、SAC2の出力は“０１”とな
る。表7で示すように、A/D変換器のデジタル出力はSAC1
の出力“１0”に、SAC2のLSB“１”を付加することによ
って得られ、“１０１”となる。この結果は、5/8Vrを
参照電圧Vrで3bitの逐次比較変換を行った結果と一致す
る。 【0018】一方、入力信号Vinが3/8Vrであるとする。この
とき、SAC1のMSBは“０”であるから、SAC2の入力は3/8
Vrである。従って、各SACの出力は、SAC1は“０１”で
あり、SAC2の出力は“１０”である。よって、A/D変換
器のデジタル出力は、SAC1の出力、“０１”にSAC2のLS
B“０”を付加して、“０１０”となる。 【0019】以上を分解能がn ビットのSACを用いて、bビッ
ト向上させる場合に拡張することができる。まず、サン
プリングのタイミングが１クロックずつずれたｂ+1個の
SACに対して、SUBを通して、順次入力が加えられる。h
（１＜h≦b）番目のSACへの入力Vhは前段のSACの入力V
h-1がVh-1≧1/2ｈVrの時、Vh=Vh-1−1/2ｈVrであり、V
h-1＜1/2ｈVrの時、Vh=Vh-1となる。この入力信号を参
照電圧1/2ｈVrを用いて逐次比較変換を行う。出力は、n
+bビットの内、MSBからn ビットまでの値は、１番目のS
ACの出力を用い、残りn+1 ビットからLSBまでの値は、
２からb＋1番目のSACのLSBの値を用いればよい。こうす
ると、変換速度がfsで分解能がn+b ビット、チャンネル
数がm/(b+1)のA/D変換器を実現できる。ただしチャンネ
ル数はm/(b+1)は正整数に丸めた値であり、1以上でなけ
れば回路が構成できない。 【0020】モード４の実施方法について説明する。この動
作モードは、変換速度、分解能、いずれも変化させるモ
ードである。モード２で説明したように、変換速度を制
御するには、SACを並列に接続して、並列に接続したSAC
のタイミングを図８のようにずらせばよい。また、モー
ド３で説明したように、分解能を制御するには、まずSA
Cを減算回路を通して、直列に接続し、各SACのタイミン
グを1クロックずつずらし、表７のように、出力回路を
制御すればよい。よって、このモードを実現するには、
入力処理、タイミング及び出力処理を、それぞれ、表
８、図１4及び表9に示すように制御する。この時の回路
は図15のようになる。たとえば、アナログ入力端子60が
全てのSACに接続されている場合、表８のようにスイッ
チを制御すれば、SAC1とSAC2及びSAC3とSAC4が直列に接
続され、一方、SAC1とSAC3は並列に接続されている。さ
らに、図14のように、SAC1とSAC2及びSAC3とSAC4、それ
ぞれ1クロックずらし、かつSAC1とSAC3とのタイミング
を1/2fsずらしたとする。すると、変換速度が2fsで分解
能がn+1bitであるA/D変換器を構成することができる。 【0021】このモードも、一般的な場合に拡張することが
できる。変換速度がk・fs、分解能がn+b ビットのA/D変
換器を構成するには、1クロックずつずらしたSACをb+1
個直列接続した回路をh個並列に接続し、個々の回路の
サンプリングのタイミングを1/(k・fs)だけずらすよう
にすればよい。この時、モード２とモード３の出力処理
を併用すると、n+b ビットのデジタル出力が得られる。
こうして、変換速度がk・fs、分解能がn+bビット、チャ
ンネル数がm/(k(b+1))のA/D変換器を構成することがで
きる。ただしチャンネル数はm/(k(b+1))は正整数に丸め
た値であり、1以上でなければ回路が構成できない。 【表１】【表２】【表３】【表４】 【表５】【表６】 【表７】【表８】【表９】 表１：A/D変換器の出力端子と各SACの出力端子との対応 表２：動作モード１のスイッチ制御 表３：動作モード１の出力処理 表４：動作モード2のスイッチ制御 表５(a)：入力2CH、変換速度2fs、分解能n ビットの時
の出力処理 表５(b)：入力1CH、変換速度4fs、分解能n ビットの時
の出力処理 表６：動作モード３のスイッチ制御 表７(a)：入力2CH、変換速度fs、分解能n+1ビットの時
の出力処理 表７(b)：入力1CH、変換速度fs、分解能n+2ビットの時
の出力処理 表７(c)：入力1CH、変換速度fs、分解能n+3ビットの時
の出力処理 表８：動作モード４のスイッチ制御（n+1ビット、2fs） 表９：動作モード４の出力処理（表８の場合） 【図及び表に於ける注釈】 10: 逐次比較型A/D変換回路(1) 11: 逐次比較型A/D変換回路(2) 12: 逐次比較型A/D変換回路(3) 13: 逐次比較型A/D変換回路(4) 20: 減算回路(1) 21: 減算回路(2) 22: 減算回路(3) 31: アナログ入力端子数を制御するスイッチ群 32: 分解能を制御するスイッチ群 33: 参照電圧供給を制御するスイッチ群 40: 各SACの動作タイミング発生回路 41: スイッチ制御回路 42: デジタル出力を変換する出力処理回路 50: 基準電圧発生回路 60: アナログ入力端子（CH1） 61: アナログ入力端子（CH2） 62: アナログ入力端子（CH3） 63: アナログ入力端子（CH4） 64: A/D出力端子群 65: クロック入力端子 66: 動作モード指定信号端子 101:サンプル／ホールド回路 102:比較器 103:逐次変換レジスタ 104:D/A変換器 105:制御信号発生回路 106:S/H出力端子 107:コンパレータ出力端子 201:SUB基準電圧端子用スイッチ 202:SUB減算器 203:SUB入力端子 204:SUB基準電圧端子 205:SUB出力端子 206:SUBスイッチ制御端子
換）の回路方式には、並列比較方式、直並列方式、逐次
比較方式、ノイズシェーピング方式などの様々な方式が
存在する。それぞれの回路方式によって実現できる変換
速度と分解能の領域が存在する。図１は、それぞれの回
路方式の実現しうる領域を示す。この図から、変換速度
が１Mサンプル／秒(sps)以下で分解能が１２ビット以上
の低速高精度を実現するには、逐次比較回路やノイズシ
ェーピング回路が適している。一方、１Msps以上の高速
領域のA/D変換を実現するには、並列比較方式、直並列
方式などが適している。A/D変換器を構成する回路に要
素には，比較器、サンプル・ホールド回路（S／H）、デ
ジタル・アナログ変換器（D/A変換器）等がある。A/D変
換器の回路規模は、必要とする比較器の数及びD/A変換
器の分解能によって決まる。特に、回路方式毎に、比較
器の個数は大きく異なる。例えば、k bit (kは正整数)
の分解能のA/D変換回路を実現する場合、必要とする比
較器の個数は、並列比較方式にでは２ｋ個、パイプライ
ン回路にではk個、逐次比較方式では１個である。よっ
て、A/D変換器内のD/A変換器の規模が同じであるとする
と、全体の回路規模は、比較器が最も少ない逐次比較方
式が最も小さく、集積化も容易である。並列比較方式
は，２ｋ個の比較器が同時に１タイミングで動作するこ
とによりA/D変換できるので，変換速度が最も速い。逐
次比較方式の変換速度はＳ／Ｈの動作時間とk回の比較
器動作時間の和の逆数で決まる。 【0002】以上のように、各回路方式は性能領域が異な
り、必要となる回路構成、回路規模も異なるので、それ
ぞれの方式のＡＤ変換器が集積回路（LSI）として製品
化されている。 【0003】アナログ信号をデジタル信号に変換してコンピ
ュータに取り込むインタフェース回路ボードが広く用い
られている。変換速度と分解能の性能領域とチャネル数
によって異なる回路ボードを用意する必要があった。広
い性能領域をカバーするには複数種のＡＤ変換LSIを用
いる必要があるためにインタフェース回路ボードが大
型、高価となるなどの問題があった。 【0004】［発明が解決する課題］本発明は、かかる問題
点を解決するために、外部からの制御信号によって分解
能や変換速度を可変にすることのできるＡＤ変換器を提
供するものである。この技術により、１種類のＡＤ変換
LSIを用いることにより幅広い領域での分解能と変換速
度及びチャンネル数を実現できる。また、プログラムや
スイッチなどによって動作モードを変えて性能領域を変
えることも可能とする。変換速度と分解能の性能領域と
チャンネル数によって異なる回路ボードを用意したり、
複数種のＡＤ変換LSIを用いる必要がなくなるので，ア
ナログインタフェース回路の大型化、高価となるなどの
問題が解決できる。 【0005】［課題を解決するための手段］本発明は、外部
から制御信号によって変換分解能や変換速度を可変にす
ることができるA/D変換器を提供するものである。これ
を実現するために、基本となる複数個の逐次比較型A/D
変換回路（以後SACと略す）と、A/D変換器の分解能また
は変換速度を可変するための信号により制御される以下
の各回路を用いる。それらはアナログ信号の経路を切り
換えるスイッチ回路、各SACの動作タイミング制御信号
発生回路及び各SACのデジタル出力を変換する出力処理
回路である。 【0006】［発明の実施の形態］上記の目的を達成するた
めの構成を説明する。ここで、m,n,k,h,bは正整数とす
る。分解能がn ビット、変換速度がfsサンプル／秒のm
個のSACを有し、m個の入力端子を持つアナログ入力回路
と、m・n個の出力端子を持つデジタル出力回路を持つA/
D変換回路を構成する。以下の４つの動作モードを持た
せて、分解能と変換速度を可変にできるA/D変換器を構
成するために、各SACの変換速度、分解能を一定にした
まま、動作モード指定設定制御信号によって制御され
る、複数のスイッチ回路、タイミング制御信号発生回路
及びデジタル出力処理回路を備えている。 【0007】A/D変換器の動作モードは、以下の４つであ
る。 モード１：入力端子数＝m個で、分解能＝n ビット、変
換速度＝fs サンプル／秒。 モード２：入力端子数＝m/k、分解能＝n ビット、変換
速度＝k・fs サンプル／秒。 モード３：入力端子数＝m/(b+1)個で、分解能＝n+b ビ
ット、変換速度＝fs サンプル／秒。 モード４：入力端子数＝m/(k(b+1))、分解能＝n+b ビッ
ト、変換速度＝k・fsサンプル／秒 【0008】以後、上記４つの動作モードを実現する方法を
説明する。説明を簡単化する為に、図２に示すようにm=
４の場合で説明するが、回路構成及び制御方法は、m=4
以外の一般的な場合にも容易に拡張できる。 【0009】構成要素回路は、端子基本となる複数個の逐次
比較型A/D変換回路（以後SACと略す）10,11,12,13、複
数個の減算回路（以後SUBと略す）20,21,22、アナログ
入力端子数を制御するスイッチ群31、分解能を制御する
スイッチ群32、参照電圧供給を制御するスイッチ33、各
SACの動作タイミング発生回路40、スイッチ制御回路4
1、各SACのデジタル出力を変換する出力処理回路42, 基
準電圧発生回路50から構成される。入出力端子として、
4個のアナログ入力端子,60,61,62,63、4n個のデジタル
出力端子群64、クロック入力端子65、動作モード指定信
号端子66 を有する。 【0010】SACの回路を図３(a)に示す。サンプルホールド
回路（S/H）101,比較器102、逐次比較レジスタ（以後SA
Rと略す）103、D/A変換器104、動作制御信号発生回路10
5から構成される通常の逐次比較型A/D変換器であるが、
異なるのは103の出力を出す端子106と102の出力を外部
に出す端子107を有していることである。また，SUBの回
路図を図３(b)に示す。スイッチ201と差動アンプ202で
構成されている。SUB入力端子203、SUB基準電圧端子20
4、SUB出力端子205を有する。SUB入力端子203の電圧をV
i、SUB基準電圧端子204の電圧をVrin、SUB出力端子205
の電圧をVoとする。スイッチ制御端子206の入力が
“1”のときスイッチはA側がオンになり、Vo=Vi-Vrinに
なり、スイッチ制御端子の入力が“0”のときスイッチ
はB側がオンになり、Vo=Viになる。出力処理回路の入力
端子群と各SACの出力端子の接続関係を表１に示す。ま
た、図４にSACのサンプリングのタイミング、SARリセッ
ト信号及び各ビットへの制御信号のタイミングを示す。
SARの出力レジスタの制御は既存の技術を適用できる。
これら、SACのタイミング制御信号の関係は、どのモー
ドでも同一であるので、以後でタイミングについて説明
する際は、サンプリング／ホールド制御信号（S/H制御
信号）のタイミングで説明する。 【0011】まず、モード１の場合について説明する。これ
は、基本動作モードであり、m個のSACにm個のアナログ
信号を入力し、変換速度fsで，分解能n ビットのデジタ
ル信号に変換するモードである。表２に示すように各ス
イッチの状態を設定すると、回路構成は図５のようにな
る。また、各SACへのS/H制御信号のタイミングを図６に
示す。出力端子の機能を表３に示す。これにより、各SA
Cに独立な4個のアナログ信号を入力することができ、4
チャンネルのA/D変換器として各SACを独立に作動させる
ことができる。1チャンネルの出力はn ビットである
が、パラレル・シリアル変換を行って一個の端子から出
力するようにもできる。 【0012】次に、モード２について説明する。これは、分
解能を変えないで、変換速度を向上させる動作モードで
ある。この動作モードを図２の回路構成で実現する場合
を説明する。スイッチを表４の入力2チャンネルに設定
した場合、回路構成は図７のようになり、変換速度は２
fsになる。この時の動作タイミングを図８に示す。SAC
1、SAC2は入力１に接続されており、図８のタイミング
から入力１へ入力されるアナログ信号は、1/2fs毎にSAC
1、SAC2へ交互に取り込まれる。よって、A/D変換器全体
で見ると、入力１の信号を1/2fs毎に取り込み変換する
ようになり、全体として変換速度が２倍になる。入力３
へ入力されるアナログ信号の場合にも同様である。よっ
て、上述の方法で、入力が２チャンネルで変換速度が２
倍のA/D変換器として動作させることができる。出力処
理回路は表５(a)に示すように、CH１に対応する入力端
子群の端子F(1)〜F(n)とF(n+1)〜F(2n)をタイムスロッ
ト（以後TSと略す）を１、２と順に交互に2fsのレート
で出力するように処理する。 【0013】また、表４の1チャンネル入力に示すように、
スイッチを制御した場合、全てのSACは、CH1の入力60に
接続され、図９に示すように各SACのタイミングを制御
すると、A/D変換器全体では入力信号を1/4fs毎に取り込
み、変換する。よって、入力が１チャンネルで変換速度
が４fsのA/D変換器として動作させることができる。出
力処理回路は表５(b)に示すように、CH１に対応する入
力端子群の端子F(1)〜F(n)、F(n+1)〜F(2n)、F(2n+1)〜
F(3n) 、F(3n+1)〜F(4n)をTSを１、２、３、４の順に4f
sのレートで出力するように処理する。 【0014】以上の説明を、一般的な場合に拡張すると、変
換速度をｋ倍にする場合、ｋ個のSACを並列に動作する
ように、入力のスイッチを制御し、さらに、各SACが1/
(k・fs) 秒毎にA/D変換するようにタイミングを制御す
ればよい。こうすると、入力がm/kチャンネルで、変換
速度がｋ・fs サンプル／秒、分解能n ビットのA/D変
換器を構成することができる。回路構成上はkは2の冪の
整数とすると制御回路が簡単になる。ただしチャンネル
数はm/kは正整数に丸めた値であり、1以上でなければ回
路が構成できない。 【0015】次に、モード３の実施方法について説明する。
この動作モードは、変換速度を一定にして、分解能を制
御するモードである。この場合の、入力及び出力の制御
方法を、それぞれ表6及び表7に示す。表６の分解能をn+
1ビットの状態にスイッチを制御した時の回路構成を図
１０に示す。動作のタイミングを図１１に示す。さら
に、分解能n+2ビット、n+3 ビットに分解能を向上させ
る場合のタイミングをそれぞれ、図１２と図１３に示
す。 【0016】表6のスイッチの配置からわかるように、2段目
のSACには1段目の減算回路の出力が入力される。減算器
のスイッチは前段のSACの比較器の出力によって制御さ
れる。まず、分解能を制御する方法を、1ビット向上さ
せる場合を用いて説明する。この時、入力のスイッチと
各SACのタイミング、及びA/D変換器の出力は表６のn+1
ビット状態、図１１及び表７(a)のように制御される。
すると、アナログ入力端子60から取り込まれた信号は、
ある時刻にSAC1でサンプルされ逐次変換される。SAC1
でホールドされた入力信号は、SAC2に繋がる減算回路に
入力される。ここで、SAC２のサンプリングのタイミン
グは、図１１で示すように、SAC1より１クロックずれて
いる。よって、SAC1のMSBの判定結果によって、SAC2へ
取り込まれる入力信号が決定される。その後、SAC１で
は参照電圧Vrで、SAC2では1/2Vrで逐次変換を行う。 【0017】さらに、具体的な例を用いて、入力方法及び出
力方法を説明する。そこで、説明を簡単化する為、各SA
Cの分解能を2ビットとする。まず、入力信号Vinが5/8Vr
であるとする。すると、SAC1のMSBは１であるから、SAC
2への入力は、5/8Vr−1/2Vr=1/8Vrとなる。SAC2ではこ
の信号を参照電圧1/2Vrを用いて逐次比較変換する。よ
って、SAC1の出力“１０”、SAC2の出力は“０１”とな
る。表7で示すように、A/D変換器のデジタル出力はSAC1
の出力“１0”に、SAC2のLSB“１”を付加することによ
って得られ、“１０１”となる。この結果は、5/8Vrを
参照電圧Vrで3bitの逐次比較変換を行った結果と一致す
る。 【0018】一方、入力信号Vinが3/8Vrであるとする。この
とき、SAC1のMSBは“０”であるから、SAC2の入力は3/8
Vrである。従って、各SACの出力は、SAC1は“０１”で
あり、SAC2の出力は“１０”である。よって、A/D変換
器のデジタル出力は、SAC1の出力、“０１”にSAC2のLS
B“０”を付加して、“０１０”となる。 【0019】以上を分解能がn ビットのSACを用いて、bビッ
ト向上させる場合に拡張することができる。まず、サン
プリングのタイミングが１クロックずつずれたｂ+1個の
SACに対して、SUBを通して、順次入力が加えられる。h
（１＜h≦b）番目のSACへの入力Vhは前段のSACの入力V
h-1がVh-1≧1/2ｈVrの時、Vh=Vh-1−1/2ｈVrであり、V
h-1＜1/2ｈVrの時、Vh=Vh-1となる。この入力信号を参
照電圧1/2ｈVrを用いて逐次比較変換を行う。出力は、n
+bビットの内、MSBからn ビットまでの値は、１番目のS
ACの出力を用い、残りn+1 ビットからLSBまでの値は、
２からb＋1番目のSACのLSBの値を用いればよい。こうす
ると、変換速度がfsで分解能がn+b ビット、チャンネル
数がm/(b+1)のA/D変換器を実現できる。ただしチャンネ
ル数はm/(b+1)は正整数に丸めた値であり、1以上でなけ
れば回路が構成できない。 【0020】モード４の実施方法について説明する。この動
作モードは、変換速度、分解能、いずれも変化させるモ
ードである。モード２で説明したように、変換速度を制
御するには、SACを並列に接続して、並列に接続したSAC
のタイミングを図８のようにずらせばよい。また、モー
ド３で説明したように、分解能を制御するには、まずSA
Cを減算回路を通して、直列に接続し、各SACのタイミン
グを1クロックずつずらし、表７のように、出力回路を
制御すればよい。よって、このモードを実現するには、
入力処理、タイミング及び出力処理を、それぞれ、表
８、図１4及び表9に示すように制御する。この時の回路
は図15のようになる。たとえば、アナログ入力端子60が
全てのSACに接続されている場合、表８のようにスイッ
チを制御すれば、SAC1とSAC2及びSAC3とSAC4が直列に接
続され、一方、SAC1とSAC3は並列に接続されている。さ
らに、図14のように、SAC1とSAC2及びSAC3とSAC4、それ
ぞれ1クロックずらし、かつSAC1とSAC3とのタイミング
を1/2fsずらしたとする。すると、変換速度が2fsで分解
能がn+1bitであるA/D変換器を構成することができる。 【0021】このモードも、一般的な場合に拡張することが
できる。変換速度がk・fs、分解能がn+b ビットのA/D変
換器を構成するには、1クロックずつずらしたSACをb+1
個直列接続した回路をh個並列に接続し、個々の回路の
サンプリングのタイミングを1/(k・fs)だけずらすよう
にすればよい。この時、モード２とモード３の出力処理
を併用すると、n+b ビットのデジタル出力が得られる。
こうして、変換速度がk・fs、分解能がn+bビット、チャ
ンネル数がm/(k(b+1))のA/D変換器を構成することがで
きる。ただしチャンネル数はm/(k(b+1))は正整数に丸め
た値であり、1以上でなければ回路が構成できない。 【表１】【表２】【表３】【表４】 【表５】【表６】 【表７】【表８】【表９】 表１：A/D変換器の出力端子と各SACの出力端子との対応 表２：動作モード１のスイッチ制御 表３：動作モード１の出力処理 表４：動作モード2のスイッチ制御 表５(a)：入力2CH、変換速度2fs、分解能n ビットの時
の出力処理 表５(b)：入力1CH、変換速度4fs、分解能n ビットの時
の出力処理 表６：動作モード３のスイッチ制御 表７(a)：入力2CH、変換速度fs、分解能n+1ビットの時
の出力処理 表７(b)：入力1CH、変換速度fs、分解能n+2ビットの時
の出力処理 表７(c)：入力1CH、変換速度fs、分解能n+3ビットの時
の出力処理 表８：動作モード４のスイッチ制御（n+1ビット、2fs） 表９：動作モード４の出力処理（表８の場合） 【図及び表に於ける注釈】 10: 逐次比較型A/D変換回路(1) 11: 逐次比較型A/D変換回路(2) 12: 逐次比較型A/D変換回路(3) 13: 逐次比較型A/D変換回路(4) 20: 減算回路(1) 21: 減算回路(2) 22: 減算回路(3) 31: アナログ入力端子数を制御するスイッチ群 32: 分解能を制御するスイッチ群 33: 参照電圧供給を制御するスイッチ群 40: 各SACの動作タイミング発生回路 41: スイッチ制御回路 42: デジタル出力を変換する出力処理回路 50: 基準電圧発生回路 60: アナログ入力端子（CH1） 61: アナログ入力端子（CH2） 62: アナログ入力端子（CH3） 63: アナログ入力端子（CH4） 64: A/D出力端子群 65: クロック入力端子 66: 動作モード指定信号端子 101:サンプル／ホールド回路 102:比較器 103:逐次変換レジスタ 104:D/A変換器 105:制御信号発生回路 106:S/H出力端子 107:コンパレータ出力端子 201:SUB基準電圧端子用スイッチ 202:SUB減算器 203:SUB入力端子 204:SUB基準電圧端子 205:SUB出力端子 206:SUBスイッチ制御端子
【図面の簡単な説明】
図１：変換方式の適応領域
図２：SACを４個内蔵したプログラマブルA/D変換器の実
施例 図３(a)：SACの回路構成 図３(b)：減算回路 図４：SACの動作タイミング 図５：動作モード１の時のA/D変換器の回路 図６：動作モード１に於ける、各SACのサンプリングの
タイミング 図７：動作モード２の時のA/D変換器の回路 図８：入力２CH、変換速度2fs、分解能n ビットの時の
タイミング 図９：入力１CH、変換速度4fs、分解能n ビットの時の
タイミング 図１０：動作モード3の時のA/D変換器の回路 図１１：入力1CH、変換速度fs、分解能n+1 bitの時のタ
イミング 図１２：入力１CH、変換速度fs、分解能n+2 bitの時の
タイミング 図１３：入力１CH、変換速度fs、分解能n+3 bitの時の
タイミング 図１４：入力2チャンネル、変換速度2fs、分解能n+1 bi
tの時のタイミング 図１５：動作モード４のA/D変換器の実施例 【図及び表に於ける注釈】 10: 逐次比較型A/D変換回路(1) 11: 逐次比較型A/D変換回路(2) 12: 逐次比較型A/D変換回路(3) 13: 逐次比較型A/D変換回路(4) 20: 減算回路(1) 21: 減算回路(2) 22: 減算回路(3) 31: アナログ入力端子数を制御するスイッチ群 32: 分解能を制御するスイッチ群 33: 参照電圧供給を制御するスイッチ群 40: 各SACの動作タイミング発生回路 41: スイッチ制御回路 42: デジタル出力を変換する出力処理回路 50: 基準電圧発生回路 60: アナログ入力端子（CH1） 61: アナログ入力端子（CH2） 62: アナログ入力端子（CH3） 63: アナログ入力端子（CH4） 64: A/D出力端子群 65: クロック入力端子 66: 動作モード指定信号端子 101:サンプル／ホールド回路 102:比較器 103:逐次変換レジスタ 104:D/A変換器 105:制御信号発生回路 106:S/H出力端子 107:コンパレータ出力端子 201:SUB基準電圧端子用スイッチ 202:SUB減算器 203:SUB入力端子 204:SUB基準電圧端子 205:SUB出力端子 206:SUBスイッチ制御端子
施例 図３(a)：SACの回路構成 図３(b)：減算回路 図４：SACの動作タイミング 図５：動作モード１の時のA/D変換器の回路 図６：動作モード１に於ける、各SACのサンプリングの
タイミング 図７：動作モード２の時のA/D変換器の回路 図８：入力２CH、変換速度2fs、分解能n ビットの時の
タイミング 図９：入力１CH、変換速度4fs、分解能n ビットの時の
タイミング 図１０：動作モード3の時のA/D変換器の回路 図１１：入力1CH、変換速度fs、分解能n+1 bitの時のタ
イミング 図１２：入力１CH、変換速度fs、分解能n+2 bitの時の
タイミング 図１３：入力１CH、変換速度fs、分解能n+3 bitの時の
タイミング 図１４：入力2チャンネル、変換速度2fs、分解能n+1 bi
tの時のタイミング 図１５：動作モード４のA/D変換器の実施例 【図及び表に於ける注釈】 10: 逐次比較型A/D変換回路(1) 11: 逐次比較型A/D変換回路(2) 12: 逐次比較型A/D変換回路(3) 13: 逐次比較型A/D変換回路(4) 20: 減算回路(1) 21: 減算回路(2) 22: 減算回路(3) 31: アナログ入力端子数を制御するスイッチ群 32: 分解能を制御するスイッチ群 33: 参照電圧供給を制御するスイッチ群 40: 各SACの動作タイミング発生回路 41: スイッチ制御回路 42: デジタル出力を変換する出力処理回路 50: 基準電圧発生回路 60: アナログ入力端子（CH1） 61: アナログ入力端子（CH2） 62: アナログ入力端子（CH3） 63: アナログ入力端子（CH4） 64: A/D出力端子群 65: クロック入力端子 66: 動作モード指定信号端子 101:サンプル／ホールド回路 102:比較器 103:逐次変換レジスタ 104:D/A変換器 105:制御信号発生回路 106:S/H出力端子 107:コンパレータ出力端子 201:SUB基準電圧端子用スイッチ 202:SUB減算器 203:SUB入力端子 204:SUB基準電圧端子 205:SUB出力端子 206:SUBスイッチ制御端子
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 永田 真
広島県広島市南区段原２−１−19コンフォ
ートＮビル2707
Ｆターム(参考） 5J022 AA02 AB01 BA06 BA10 CA10
CB02 CB07 CE01 CE08 CF01
Claims (1)
- 【特許請求の範囲】 【請求項１】 分解能n ビット(nは正整数)、変換速度f
s サンプル／秒の逐次比較型A/D変換回路を基本回路と
してm個（mは正整数）有し、これらを動作制御するため
に、複数個の入力信号あるいは他の逐次比較型A/D変換
回路でサンプルホールドされた信号を切り替えて逐次比
較型A/D変換回路に加えるためのスイッチ群、基準電圧
を切り替えて逐次比較型A/D変換回路に加えるためのス
イッチ群、動作タイミング制御信号発生回路を具備し、
これらの動作制御のために回路は外部からの動作モード
指定情報にしたがって動作する機能を持ち、ｍ個のA/D
変換器として動作させる第１のモードと、k個(kは正整
数)のA/D変換器を組にして１／(k・fs)の時間ずつずら
して動作させることにより、変換速度をk・fsサンプル
／秒に向上させ、入力端子数＝m/k、分解能＝n ビット
のA/D変換器として動作させる第２のモードと、b個の逐
次比較型A/D変換回路を組み合わせて、下位変換には上
位の変換結果によって、遅らせたタイミングで、基準電
圧を制御することにより、分解能をn+b ビット(bは正整
数)に向上させて、変換速度＝fs サンプル／秒、入力
端子数＝m/(b+1)個のA/D変換器として動作させる第３の
モード３、第２のモードと第３のモードの構成を併用し
て、分解能＝n+b ビット、変換速度＝k・fsサンプル／
秒、入力端子数＝m/(k(b+1))のA/D変換器として動作さ
せる第４のモードの４つのモードのうち少なくとも２つ
のモードを外部から制御信号によって指定できることを
特徴とするプログラマブルA/D変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001309280A JP2003115763A (ja) | 2001-10-04 | 2001-10-04 | プログラマブルａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001309280A JP2003115763A (ja) | 2001-10-04 | 2001-10-04 | プログラマブルａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003115763A true JP2003115763A (ja) | 2003-04-18 |
Family
ID=19128462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001309280A Pending JP2003115763A (ja) | 2001-10-04 | 2001-10-04 | プログラマブルａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003115763A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008032607A1 (ja) * | 2006-09-13 | 2010-01-21 | 株式会社アドバンテスト | Ａｄ変換器、ａｄ変換方法、ａｄ変換プログラムおよび制御装置 |
| KR20150127593A (ko) * | 2013-03-08 | 2015-11-17 | 애나카텀 디자인 에이비 | 구성가능한 타임-인터리브 아날로그-디지털 컨버터 |
-
2001
- 2001-10-04 JP JP2001309280A patent/JP2003115763A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008032607A1 (ja) * | 2006-09-13 | 2010-01-21 | 株式会社アドバンテスト | Ａｄ変換器、ａｄ変換方法、ａｄ変換プログラムおよび制御装置 |
| KR20150127593A (ko) * | 2013-03-08 | 2015-11-17 | 애나카텀 디자인 에이비 | 구성가능한 타임-인터리브 아날로그-디지털 컨버터 |
| JP2016509450A (ja) * | 2013-03-08 | 2016-03-24 | アナカトゥム デザイン アーベー | 構成可能なタイムインターリーブ型アナログ／デジタル変換器 |
| KR102123368B1 (ko) | 2013-03-08 | 2020-06-16 | 애나카텀 디자인 에이비 | 구성가능한 타임-인터리브 아날로그-디지털 컨버터 |
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