JP2003108433A - Data processing device - Google Patents
Data processing deviceInfo
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- JP2003108433A JP2003108433A JP2001304109A JP2001304109A JP2003108433A JP 2003108433 A JP2003108433 A JP 2003108433A JP 2001304109 A JP2001304109 A JP 2001304109A JP 2001304109 A JP2001304109 A JP 2001304109A JP 2003108433 A JP2003108433 A JP 2003108433A
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1689—Synchronisation and timing concerns
-
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はＣＰＵ(Central Pro
cessing Unit)を核にして構成されるデータ処理装置、
とくに、特定用途向け集積回路いわゆるＡＳＩＣ（Appl
ication SpecificIntegrated Circuit)を使用してＳＤ
ＲＡＭ(Synchronous DRAM)等の外部メモリを高速アクセ
スするものに適用して有効な技術に関する。The present invention relates to a CPU (Central Pro
cessing Unit) is the core of the data processing device,
In particular, special-purpose integrated circuits, so-called ASICs (Appl
SD by using ication Specific Integrated Circuit)
The present invention relates to a technique effectively applied to a high-speed access to an external memory such as a RAM (Synchronous DRAM).
【０００２】[0002]
【従来の技術】たとえばデータ通信端末や通信制御装置
などのデータ処理装置は、図３に示すように、ＣＰＵ２
１を核にして構成される。ＣＰＵはクロックに同期して
所定のプログラムを実行することにより目的の機能を実
現する。2. Description of the Related Art A data processing device such as a data communication terminal or a communication control device has a CPU 2 as shown in FIG.
It is configured with 1 as the core. The CPU realizes the intended function by executing a predetermined program in synchronization with the clock.
【０００３】図３は従来のデータ処理装置の構成例を示
す。同図に示す装置は、その主要部がＡＳＩＣ２０を用
いて構成されている。ＡＳＩＣ２０内には、ＣＰＵ２
１、ＣＰＵバスコントローラ２２、デコーダ／コントロ
ーラ２３、ＳＤＲＡＭコントローラ２４などが、データ
バスやコントロールバスなどで適宜接続された状態で組
み込まれている。このＡＳＩＣ２０の外部にクロック発
生器１１およびＳＤＲＡＭ３１などが接続されて、目的
とするデータ処理機能を実現するシステムが構成されて
いる。このシステム全体は、クロック発生器１１が生成
する所定周期のクロック（クロックパルス）φ１に同期
して動作する。ＣＰＵ２１によるＳＤＲＡＭ３１のアク
セスも、そのクロックφ１に同期して行われる。FIG. 3 shows an example of the configuration of a conventional data processing device. The main part of the device shown in the figure is configured using an ASIC 20. CPU2 in ASIC20
1, a CPU bus controller 22, a decoder / controller 23, an SDRAM controller 24, etc. are incorporated in a state where they are appropriately connected by a data bus, a control bus, or the like. The clock generator 11 and the SDRAM 31 are connected to the outside of the ASIC 20 to form a system that realizes a desired data processing function. The entire system operates in synchronization with a clock (clock pulse) φ1 of a predetermined cycle generated by the clock generator 11. The access of the SDRAM 31 by the CPU 21 is also performed in synchronization with the clock φ1.
【０００４】ＣＰＵ２１によるＳＤＲＡＭ３１のアクセ
スは、ＣＰＵバスコントローラ２２およびデコーダ／コ
ントローラ２３を介して、ＳＤＲＡＭコントローラ２４
へアドレス等を含む制御コマンドを送出して行われる。
ＣＰＵ２１からの制御コマンドを受けたＳＤＲＡＭコン
トローラ２４は、その制御コマンドに基づいて、ＳＤＲ
ＡＭ３１をＣＰＵ２１にアクセスさせるためのメモリ制
御を実行する。これにより、ＣＰＵ２１は、外部メモリ
であるＳＤＲＡＭ３１をアクセスしながら所定の処理を
実行することができる。The access of the SDRAM 31 by the CPU 21 is performed by the SDRAM controller 24 via the CPU bus controller 22 and the decoder / controller 23.
It is performed by sending a control command including an address and the like.
Upon receiving the control command from the CPU 21, the SDRAM controller 24 receives the control command from the SDR based on the control command.
The memory control for causing the AM 31 to access the CPU 21 is executed. As a result, the CPU 21 can execute a predetermined process while accessing the SDRAM 31 which is an external memory.
【０００５】[0005]
【発明が解決しようとする課題】上述したデータ処理装
置は、ＣＰＵ２１の処理によって目的の機能を実現する
が、その処理はＳＤＲＡＭ３１に対するメモリアクセス
を伴う。そして、そのメモリアクセスはＣＰＵ処理の中
で大きな比重を占める。データ処理装置の処理能力とく
に処理速度は、そのメモリアクセスの実行速度に大きく
依存する。The data processing apparatus described above realizes the intended function by the processing of the CPU 21, but the processing involves memory access to the SDRAM 31. Then, the memory access occupies a large proportion in the CPU processing. The processing capacity of the data processing device, particularly the processing speed, largely depends on the execution speed of the memory access.
【０００６】そこで、上述した従来のデータ装置におい
て、その処理速度すなわち処理能力を実効的に高めると
きには、システムを同期動作させるクロックφｘを高速
化させることが行われていた。しかし、クロックφｘの
高速化はシステムの消費電力を増大させる。つまり、こ
の種のデータ処理装置では、処理能力の向上と消費電力
の低減とを両立させることが困難であった。Therefore, in the above-described conventional data device, in order to effectively increase the processing speed, that is, the processing capacity, the clock φx for synchronizing the system is speeded up. However, increasing the speed of the clock φx increases the power consumption of the system. That is, in this type of data processing device, it is difficult to achieve both improvement in processing capacity and reduction in power consumption.
【０００７】このため、たとえば自前の電源を持たず、
ＵＳＢなどの外部インターフェイスから電源供給を受け
て動作する装置、あるいは内蔵電池で動作する装置など
では、消費電力の低減に対する要求が非常に強いにもか
かわらず、消費電力を低減させるとシステムの処理能力
が低下してしまう、という背反する問題があった。For this reason, for example, without own power source,
For devices that operate by receiving power from an external interface such as USB, or devices that operate with a built-in battery, even though there is a strong demand for reducing power consumption, reducing the power consumption reduces the system processing capacity. However, there was a contradictory problem that the value decreased.
【０００８】本発明は以上のような問題を鑑みてなされ
たもので、その目的は、ＣＰＵがＳＤＲＡＭのような外
部メモリをアクセスしながら所定の処理を実行するデー
タ処理装置にあって、そのデータ処理装置によって構築
されるシステムの処理能力を維持し、あるいは向上させ
つつ、そのシステムの消費電力を大幅に低減させること
にある。The present invention has been made in view of the above problems, and an object of the present invention is to provide a data processing device in which a CPU executes a predetermined process while accessing an external memory such as an SDRAM. It is intended to maintain or improve the processing capability of a system constructed by a processing device while significantly reducing the power consumption of the system.
【０００９】[0009]
【課題を解決するための手段】本発明による手段は、Ｃ
ＰＵを核にして構成され、そのＣＰＵが外部メモリをラ
ンダムアクセスしながら所定の処理を実行するデータ処
理装置において、上記処理を実行するＣＰＵと、このＣ
ＰＵから要求に基づいて上記外部メモリのアクセスを制
御するメモリコントローラとを有するとともに、上記Ｃ
ＰＵの動作クロックを相対的に低速に設定する一方、上
記メモリコントローラの動作クロックを相対的に高速に
設定したことを特徴とする。The means according to the present invention comprises C
In a data processing device that is configured by using PU as a core and the CPU executes a predetermined process while randomly accessing an external memory, the CPU that executes the above process and the C
A memory controller that controls access to the external memory based on a request from the PU, and
The operation clock of the PU is set to a relatively low speed, while the operation clock of the memory controller is set to a relatively high speed.
【００１０】上記手段によれば、処理の高速化と低消費
電力化を両立して達成することが可能になり、これによ
り、データ処理装置によって構築されるシステムの処理
能力を維持し、あるいは向上させつつ、そのシステムの
消費電力を大幅に低減させることができる。According to the above means, it is possible to achieve both high-speed processing and low power consumption, thereby maintaining or improving the processing capacity of the system constructed by the data processing device. At the same time, the power consumption of the system can be significantly reduced.
【００１１】上記手段において、メモリコントローラの
動作クロック周波数を、ＣＰＵの動作クロック周波数の
整数倍（たとえば２倍）に設定するとともに、両パルス
の立上がりまたは立ち下がりのエッジタイミングに互い
に一定の位相関係をもたせるようにすれば、高速側クロ
ックの整数（２倍）周期ごとに低速側クロックが同期す
ることになるので、その速度の異なるクロックでそれぞ
れに動作する回路間での同期がとりやすくなる。In the above means, the operating clock frequency of the memory controller is set to an integral multiple (for example, double) of the operating clock frequency of the CPU, and a constant phase relationship is provided between the rising and falling edge timings of both pulses. With this configuration, the low-speed clock is synchronized with each integer (twice) cycle of the high-speed clock, which facilitates synchronization between the circuits that operate with the clocks having different speeds.
【００１２】上記手段は、外部メモリとしてＳＤＲＡＭ
を用いるシステムにとくに適している。したがって、外
部メモリとしてＳＤＲＡＭを設けるとともに、前記メモ
リコントローラとして上記ＳＤＲＡＭのアクセスを制御
するＳＤＲＡＭコントローラを設ける構成が好ましい。
また、上記手段において、上記ＣＰＵと上記メモリコン
トローラは同一のＡＳＩＣ内に組み込むことができる。The above-mentioned means uses the SDRAM as the external memory.
It is especially suitable for systems using. Therefore, it is preferable that an SDRAM is provided as the external memory and an SDRAM controller for controlling access to the SDRAM is provided as the memory controller.
Further, in the above means, the CPU and the memory controller can be incorporated in the same ASIC.
【００１３】[0013]
【発明の実施の形態】図１は本発明によるデータ処理装
置の一実施例を示す。同図に示すデータ装置は、その主
要部がＡＳＩＣ２０を用いて構成されている。ＡＳＩＣ
２０内には、ＣＰＵ２１、ＣＰＵバスコントローラ２
２、デコーダ／コントローラ２３、ＳＤＲＡＭコントロ
ーラ２４などが、データバスやコントロールバスなどで
適宜接続された状態で組み込まれている。このＡＳＩＣ
２０には外部メモリとしてＳＤＲＡＭ３１が接続されて
いる。ＡＳＩＣ２０内のＣＰＵ２１は、そのＳＤＲＡＭ
３１をアクセスしながら所定のプログラムを実行するこ
とにより、目的とするデータ処理機能を実現する。1 shows an embodiment of a data processing device according to the present invention. The main part of the data device shown in the figure is configured using the ASIC 20. ASIC
20 includes a CPU 21 and a CPU bus controller 2
2. The decoder / controller 23, the SDRAM controller 24, etc. are incorporated in a state where they are appropriately connected by a data bus, a control bus, or the like. This ASIC
An SDRAM 31 is connected to 20 as an external memory. The CPU 21 in the ASIC 20 is the SDRAM
The target data processing function is realized by executing a predetermined program while accessing 31.
【００１４】ＣＰＵ２１によるＳＤＲＡＭ３１のアクセ
スは、ＣＰＵバスコントローラ２２およびデコーダ／コ
ントローラ２３を介して、ＳＤＲＡＭコントローラ２４
へアドレス等を含む制御コマンドを送出して行われる。
ＣＰＵ２１からの制御コマンドを受けたＳＤＲＡＭコン
トローラ２４は、その制御コマンドに基づいて、ＳＤＲ
ＡＭ３１をＣＰＵ２１にアクセスさせるためのメモリ制
御を実行する。これにより、ＣＰＵ２１は、外部メモリ
であるＳＤＲＡＭ３１をアクセスしながら所定の処理を
実行することができる。The SDRAM 21 is accessed by the CPU 21 via the CPU bus controller 22 and the decoder / controller 23.
It is performed by sending a control command including an address and the like.
Upon receiving the control command from the CPU 21, the SDRAM controller 24 receives the control command from the SDR based on the control command.
The memory control for causing the AM 31 to access the CPU 21 is executed. As a result, the CPU 21 can execute a predetermined process while accessing the SDRAM 31 which is an external memory.
【００１５】上記ＡＳＩＣ内の各回路（２１〜２４）
は、外部から与えられるクロック（クロックパルス）に
よって同期動作させられるが、この外部クロックとし
て、速度（周波数）の異なる２種類（φ１とφ２）が使
用される。この２種類のクロックはφ１，φ２、クロッ
ク発生器１１とクロック逓倍器１２により生成される。
第１のクロックφ１は基本クロックであって、ＣＰＵ２
１、ＣＰＵバスコントローラ２２、デコーダ／コントロ
ーラ２３にそれぞれ与えられる。第２のクロックφ２
は、逓倍器１２によって整数倍（たとえば２倍）の周波
数に逓倍された高速クロックであって、ＳＤＲＡＭコン
トローラ２２に与えられる。Each circuit (21 to 24) in the ASIC
Are synchronized with a clock (clock pulse) given from the outside, and two types (φ1 and φ2) having different speeds (frequency) are used as the external clock. These two types of clocks are generated by φ1, φ2, a clock generator 11 and a clock multiplier 12.
The first clock φ1 is the basic clock, and the CPU2
1, the CPU bus controller 22, and the decoder / controller 23. Second clock φ2
Is a high-speed clock multiplied by an integer multiple (for example, double) by the multiplier 12, and is supplied to the SDRAM controller 22.
【００１６】両クロックφ１とφ２は整数倍（たとえば
２倍）の速度差があるが、図２に示すように、両パルス
φ１とφ２の立上がりまたは立ち下がりのエッジタイミ
ングに互いに一定の位相関係をもたせるようにすれば、
高速側クロックφ２の整数（２倍）周期ごとに低速側ク
ロックφ１が同期することになるので、その速度の異な
るクロックφ１，φ２でそれぞれに動作する回路（２１
と２４）間での同期がとりやすくなる。Although both clocks φ1 and φ2 have an integral multiple (for example, double) speed difference, as shown in FIG. 2, there is a constant phase relationship between the rising and falling edge timings of both pulses φ1 and φ2. If you give it,
Since the low-speed clock φ1 is synchronized with every integer (double) cycle of the high-speed clock φ2, the circuits (21
And 24) can be easily synchronized.
【００１７】ＳＤＲＡＭ３１はＳＤＲＡＭコントローラ
２４の制御下で動作させられるので、ＣＰＵ２１からＳ
ＤＲＡＭ３１に対するメモリアクセスのイベント（要
求）が生じた場合には、ＳＤＲＡＭコントローラ２４の
制御下で高速アクセスされる。ここで、ＣＰＵを核にし
て構成されるデータ処理装置では、その全体の消費電力
の中で、ＣＰＵでの消費電力が大きな割合を占める。上
述した実施例のデータ処理装置も、ＣＰＵ２１での消費
電力が装置全体の消費電力の中で大きな割合を示す。そ
のＣＰＵ２１の消費電力は、前述したように、ＣＰＵ２
１の動作速度すなわちＣＰＵ２１を同期動作させるクロ
ックφ１の速度に依存する。しかし、実施例のデータ処
理装置では、そのＣＰＵ２１のクロックφ１が相対的に
低速化されているために、ＣＰＵ２１での消費電力はそ
の低速化に応じて低減されている。Since the SDRAM 31 is operated under the control of the SDRAM controller 24, the SDRAM 21 is
When a memory access event (request) to the DRAM 31 occurs, high speed access is performed under the control of the SDRAM controller 24. Here, in a data processing device including a CPU as a core, the power consumption of the CPU accounts for a large percentage of the total power consumption of the data processing device. Also in the data processing device of the above-described embodiment, the power consumption of the CPU 21 is large in the power consumption of the entire device. The power consumption of the CPU 21 is the same as that of the CPU 2 as described above.
1), that is, the speed of the clock φ1 for synchronizing the CPU 21. However, in the data processing device of the embodiment, since the clock φ1 of the CPU 21 is relatively slowed down, the power consumption in the CPU 21 is reduced according to the slowdown.
【００１８】一方、上記データ処理装置の処理能力はＣ
ＰＵ２１の処理速度に依存するが、ＣＰＵ２１の処理に
おいて、大きな割合を占めるのはメモリアクセス処理で
ある。つまり、ＳＤＲＡＭ３１に対するメモリアクセス
処理がＣＰＵ処理の大部分を占める。このメモリアクセ
ス処理はＳＤＲＡＭコントローラ２４の制御下で行われ
る。このＳＤＲＡＭコントローラ２４は上述したよう
に、選択的に高速化されたクロックφ２によって動作さ
せられる。したがって、ＣＰＵ２１を低速クロックφ１
で動作させても、ＣＰＵ処理の多くの部分を占めるメモ
リアクセス処理は、高速クロックφ２で動作させられる
ＳＤＲＡＭコントローラ２４によって高速化される。On the other hand, the processing capacity of the data processing device is C
Although it depends on the processing speed of the PU 21, a large proportion of the processing of the CPU 21 is the memory access processing. That is, the memory access processing for the SDRAM 31 occupies most of the CPU processing. This memory access process is performed under the control of the SDRAM controller 24. As described above, the SDRAM controller 24 is operated by the clock .phi.2 that is selectively accelerated. Therefore, the CPU 21 is set to the low speed clock φ1.
The memory access processing, which occupies a large part of the CPU processing even when it is operated at, is accelerated by the SDRAM controller 24 operated at the high-speed clock φ2.
【００１９】ＳＤＲＡＭコントローラ２４およびＳＤＲ
ＡＭ３１は高速で動作させられるが、この部分での高速
化による消費電力の増大は、ＣＰＵ２１を高速化した場
合に生じる消費電力の増大に比べると、大幅に小さい。
これにより、データ処理装置によって構築されるシステ
ムの処理能力を維持し、あるいは向上させつつ、そのシ
ステムの消費電力を大幅に低減させることができる。つ
まり、消費電力を低減させるとシステムの処理能力が低
下してしまうという背反が解消される。SDRAM controller 24 and SDR
The AM 31 can be operated at high speed, but the increase in power consumption due to the speedup in this portion is significantly smaller than the increase in power consumption that occurs when the CPU 21 is speeded up.
As a result, the power consumption of the system can be significantly reduced while maintaining or improving the processing capacity of the system constructed by the data processing device. In other words, the tradeoff of reducing the power consumption of the system is eliminated.
【００２０】以上、本発明をその好適な実施例に基づい
て説明したが、本発明は上記以外にも種々の態様が可能
である。たとえば、低速と高速の２種類のクロックφ
１，φ２は、高速側クロックφ２を先に作成し、これを
分周回路で逓降して低速側クロックφ１を作成するよう
にしてもよい。The present invention has been described above based on its preferred embodiments, but the present invention can have various modes other than the above. For example, two types of clock φ, low speed and high speed
As for 1 and φ2, the high-speed clock φ2 may be created first, and then the divided clock may be divided by the frequency dividing circuit to create the low-speed clock φ1.
【００２１】[0021]
【発明の効果】以上説明したように、本発明によれば、
ＣＰＵがＳＤＲＡＭのような外部メモリをアクセスしな
がら所定の処理を実行するデータ処理装置にあって、そ
のデータ処理装置によって構築されるシステムの処理能
力を維持し、あるいは向上させつつ、そのシステムの消
費電力を大幅に低減させることができる。As described above, according to the present invention,
In a data processing device in which a CPU executes a predetermined process while accessing an external memory such as an SDRAM, while maintaining or improving the processing capability of the system constructed by the data processing device, the consumption of the system Electric power can be significantly reduced.
【図１】本発明によるデータ処理装置の一実施例を示す
ブロック図である。FIG. 1 is a block diagram showing an embodiment of a data processing device according to the present invention.
【図２】本発明の装置で使用するクロックのタイミング
チャートである。FIG. 2 is a timing chart of clocks used in the device of the present invention.
【図３】従来のデータ処理装置の構成例を示すブロック
図である。FIG. 3 is a block diagram showing a configuration example of a conventional data processing device.
１１ クロック発生器 １２ クロック逓倍器 ２１ ＣＰＵ ２２ ＣＰＵバスコントローラ ２３ デコーダ／コントローラ ２４ ＳＤＲＡＭコントローラ ３１ ＳＤＲＡＭ φｘ クロック（従来） φ１ 低速クロック（本発明） φ２ 高速クロック（本発明） 11 clock generator 12 clock multiplier 21 CPU 22 CPU bus controller 23 Decoder / Controller 24 SDRAM controller 31 SDRAM φx clock (conventional) φ1 low speed clock (present invention) φ2 high-speed clock (present invention)
Claims (4)
が外部メモリをランダムアクセスしながら所定の処理を
実行するデータ処理装置において、上記処理を実行する
ＣＰＵと、このＣＰＵから要求に基づいて上記外部メモ
リのアクセスを制御するメモリコントローラとを有する
とともに、上記ＣＰＵの動作クロックを相対的に低速に
設定する一方、上記メモリコントローラの動作クロック
を相対的に高速に設定したことを特徴とするデータ処理
装置。1. A CPU comprising a CPU as a core
In a data processing device that executes a predetermined process while randomly accessing an external memory, the CPU has a CPU that executes the process, and a memory controller that controls access to the external memory based on a request from the CPU. A data processing device, wherein an operating clock of a CPU is set to a relatively low speed, while an operating clock of the memory controller is set to a relatively high speed.
ントローラの動作クロック周波数を前記ＣＰＵの動作ク
ロック周波数の整数倍に設定するとともに、両パルスの
立上がりまたは立ち下がりのエッジタイミングに互いに
一定の位相関係をもたせるようにしたことを特徴とする
データ処理装置。2. The invention according to claim 1, wherein the operating clock frequency of the memory controller is set to an integral multiple of the operating clock frequency of the CPU, and the rising and falling edge timings of both pulses have a constant phase relationship with each other. A data processing device, characterized in that
外部メモリとしてＳＤＲＡＭを設けるとともに、前記メ
モリコントローラとして上記ＳＤＲＡＭのアクセスを制
御するＳＤＲＡＭコントローラを設けたことを特徴とす
るデータ処理装置。3. The data processing apparatus according to claim 1 or 2, wherein an SDRAM is provided as the external memory, and an SDRAM controller for controlling access to the SDRAM is provided as the memory controller.
Ｕと前記メモリコントローラを同一のＡＳＩＣ内に組み
込んだことを特徴とするデータ処理装置。4. The CP according to any one of claims 1 to 3.
A data processing device, wherein U and the memory controller are incorporated in the same ASIC.
Priority Applications (2)
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|---|---|---|---|
| JP2001304109A JP2003108433A (en) | 2001-09-28 | 2001-09-28 | Data processing device |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001304109A JP2003108433A (en) | 2001-09-28 | 2001-09-28 | Data processing device |
Publications (1)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040930 |