JP2003086706A - 半導体装置及びその製造方法、スタティック型ランダムアクセスメモリ装置並びに携帯電子機器 - Google Patents
半導体装置及びその製造方法、スタティック型ランダムアクセスメモリ装置並びに携帯電子機器Info
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- JP2003086706A JP2003086706A JP2001278117A JP2001278117A JP2003086706A JP 2003086706 A JP2003086706 A JP 2003086706A JP 2001278117 A JP2001278117 A JP 2001278117A JP 2001278117 A JP2001278117 A JP 2001278117A JP 2003086706 A JP2003086706 A JP 2003086706A
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Abstract
(57)【要約】
【課題】 動的閾値トランジスタを含む半導体装置であ
って、ゲート電流が原因となるリーク電流を低減できる
ものを提供すること。 【解決手段】 Ｎチャネル型の動的閾値トランジスタ４
およびＰチャネル型の動的閾値トランジスタ５により相
補型の回路が構成されている。Ｐ型の浅いウェル領域１
２３上およびＮ型の浅いウェル領域１２４上に、ゲート
絶縁膜１５１を介してゲート電極１５２が形成されてい
る。Ｐ型の浅いウェル領域１２３内には、表面側から順
に、Ｐ型の不純物濃度の薄い層１２７と、Ｐ型の不純物
濃度の濃い層１２５とが形成されている。Ｎ型の浅いウ
ェル領域１２４内には、表面側から順に、Ｎ型の不純物
濃度の薄い層１２８と、Ｎ型の不純物濃度の濃い層１２
６とが形成されている。Ｐ型の不純物濃度の薄い層１２
７とＮ型の不純物濃度の薄い層１２８の厚さは４０ｎｍ
以下である。
って、ゲート電流が原因となるリーク電流を低減できる
ものを提供すること。 【解決手段】 Ｎチャネル型の動的閾値トランジスタ４
およびＰチャネル型の動的閾値トランジスタ５により相
補型の回路が構成されている。Ｐ型の浅いウェル領域１
２３上およびＮ型の浅いウェル領域１２４上に、ゲート
絶縁膜１５１を介してゲート電極１５２が形成されてい
る。Ｐ型の浅いウェル領域１２３内には、表面側から順
に、Ｐ型の不純物濃度の薄い層１２７と、Ｐ型の不純物
濃度の濃い層１２５とが形成されている。Ｎ型の浅いウ
ェル領域１２４内には、表面側から順に、Ｎ型の不純物
濃度の薄い層１２８と、Ｎ型の不純物濃度の濃い層１２
６とが形成されている。Ｐ型の不純物濃度の薄い層１２
７とＮ型の不純物濃度の薄い層１２８の厚さは４０ｎｍ
以下である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、スタティック型ランダムアクセスメモリ装
置並びに携帯電子機器に関する。より具体的には、動的
閾値トランジスタを含む半導体装置及びその製造方法
と、この半導体装置を備えたスタティック型ランダムア
クセスメモリ装置及び携帯電子機器に関する。
の製造方法、スタティック型ランダムアクセスメモリ装
置並びに携帯電子機器に関する。より具体的には、動的
閾値トランジスタを含む半導体装置及びその製造方法
と、この半導体装置を備えたスタティック型ランダムア
クセスメモリ装置及び携帯電子機器に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴ（Metal Oxide Semiconduc
tor Field Effect Transistor）を用いたＣＭＯＳ(相補
型ＭＯＳ)回路において消費電力を減少させるには、電
源電圧を下げることが最も有効である。しかし、単に電
源電圧を低下させるとＭＯＳＦＥＴの駆動電流が低下
し、回路の動作速度が遅くなる。この現象は、電源電圧
がトランジスタの閾値の３倍以下になると顕著になるこ
とが知られている。この現象を防ぐためには、閾値を低
くすればよいが、そうするとＭＯＳＦＥＴのオフ時のリ
ーク電流が増大するという問題が生じることとなる。そ
のため上記問題が生じない範囲で閾値の下限が規定され
る。閾値の下限は、電源電圧の下限に対応しているた
め、低消費電力化の限界を規定することとなる。
tor Field Effect Transistor）を用いたＣＭＯＳ(相補
型ＭＯＳ)回路において消費電力を減少させるには、電
源電圧を下げることが最も有効である。しかし、単に電
源電圧を低下させるとＭＯＳＦＥＴの駆動電流が低下
し、回路の動作速度が遅くなる。この現象は、電源電圧
がトランジスタの閾値の３倍以下になると顕著になるこ
とが知られている。この現象を防ぐためには、閾値を低
くすればよいが、そうするとＭＯＳＦＥＴのオフ時のリ
ーク電流が増大するという問題が生じることとなる。そ
のため上記問題が生じない範囲で閾値の下限が規定され
る。閾値の下限は、電源電圧の下限に対応しているた
め、低消費電力化の限界を規定することとなる。
【０００３】従来、上記問題を緩和するために、バルク
基板を用いた動的閾値動作トランジスタ（以下、ＤＴＭ
ＯＳと言う。）が提案されている（特開平１０−２２４
６２号公報、Novel Bulk Threshold Voltage MOSFET(B-
DTMOS) with Advanced Isolation(SITOS) and Gate to
Shallow Well Contact(SSS-C) Processes for UltraLow
Power Dual Gate CMOS, H.Kotaki et al., IEDM Tech.
Dig., p459, 1996）。上記ＤＴＭＯＳは、オン時に実
効的な閾値が低下するため、低電源電圧で高駆動電流が
得られるという特徴を持つ。ＤＴＭＯＳの実効的な閾値
が、オン時に低下するのは、ゲート電極とウェル領域が
電気的に短絡されているからである。
基板を用いた動的閾値動作トランジスタ（以下、ＤＴＭ
ＯＳと言う。）が提案されている（特開平１０−２２４
６２号公報、Novel Bulk Threshold Voltage MOSFET(B-
DTMOS) with Advanced Isolation(SITOS) and Gate to
Shallow Well Contact(SSS-C) Processes for UltraLow
Power Dual Gate CMOS, H.Kotaki et al., IEDM Tech.
Dig., p459, 1996）。上記ＤＴＭＯＳは、オン時に実
効的な閾値が低下するため、低電源電圧で高駆動電流が
得られるという特徴を持つ。ＤＴＭＯＳの実効的な閾値
が、オン時に低下するのは、ゲート電極とウェル領域が
電気的に短絡されているからである。
【０００４】以下、Ｎ型のＤＴＭＯＳの動作原理を説明
する。なお、Ｐ型のＤＴＭＯＳは、極性を逆にすること
で同様の動作をする。上記Ｎ型のＭＯＳＦＥＴにおい
て、ゲート電極の電位がローレベルにあるとき（オフ
時）はＰ型のウェル領域の電位もローレベルにあり、実
効的な閾値は通常のＭＯＳＦＥＴの場合と変わりない。
したがって、オフ電流値（オフリーク）は通常のＭＯＳ
ＦＥＴの場合と同じである。
する。なお、Ｐ型のＤＴＭＯＳは、極性を逆にすること
で同様の動作をする。上記Ｎ型のＭＯＳＦＥＴにおい
て、ゲート電極の電位がローレベルにあるとき（オフ
時）はＰ型のウェル領域の電位もローレベルにあり、実
効的な閾値は通常のＭＯＳＦＥＴの場合と変わりない。
したがって、オフ電流値（オフリーク）は通常のＭＯＳ
ＦＥＴの場合と同じである。
【０００５】一方、ゲート電極の電位がハイレベルにあ
る時（オン時）はＰ型のウェル領域の電位もハイレベル
になり、基板バイアス効果により実効的な閾値が低下
し、駆動電流は通常のＭＯＳＦＥＴの場合に比べて増加
する。このため、低電源電圧で低リーク電流を維持しな
がら大きな駆動電流を得ることができる。したがって、
低電圧駆動で低消費電力なＣＭＯＳ回路が実現される。
る時（オン時）はＰ型のウェル領域の電位もハイレベル
になり、基板バイアス効果により実効的な閾値が低下
し、駆動電流は通常のＭＯＳＦＥＴの場合に比べて増加
する。このため、低電源電圧で低リーク電流を維持しな
がら大きな駆動電流を得ることができる。したがって、
低電圧駆動で低消費電力なＣＭＯＳ回路が実現される。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来技術であるＤＴＭＯＳは、ゲート電極とウェル領域と
が電気的に接続されているために、オン時にはゲート電
流が流れてしまうというＤＴＭＯＳ特有の問題があっ
た。
来技術であるＤＴＭＯＳは、ゲート電極とウェル領域と
が電気的に接続されているために、オン時にはゲート電
流が流れてしまうというＤＴＭＯＳ特有の問題があっ
た。
【０００７】ゲート電流の影響を図１０及び図１１を用
いて考察する。図１０は、Nチャネル型ＤＴＭＯＳの、
ドレイン電流（Ｉｄ）及びゲート電流（Ｉｇ）対ゲート
電圧（Ｖｇ）の特性を示す図である。ゲート電圧Ｖｇが
増していくと、ゲート電流Ｉｇは指数関数的に増加する
ことが分かる。図１０に示すNチャネル型ＤＴＭＯＳの
例では、ゲート電圧Ｖｇが０．５Ｖにおけるゲート電流
Ｉｇは、オフ電流（Ｖｇ＝０ＶにおけるＩｄ）に匹敵す
る。
いて考察する。図１０は、Nチャネル型ＤＴＭＯＳの、
ドレイン電流（Ｉｄ）及びゲート電流（Ｉｇ）対ゲート
電圧（Ｖｇ）の特性を示す図である。ゲート電圧Ｖｇが
増していくと、ゲート電流Ｉｇは指数関数的に増加する
ことが分かる。図１０に示すNチャネル型ＤＴＭＯＳの
例では、ゲート電圧Ｖｇが０．５Ｖにおけるゲート電流
Ｉｇは、オフ電流（Ｖｇ＝０ＶにおけるＩｄ）に匹敵す
る。
【０００８】図１１は、２段のインバータ回路からなる
ＣＭＯＳ回路の回路図である。電源線（ＶＤＤ）と接地
線（ＧＮＤ）との間には、インバータ回路１，２が接続
されている。各インバータ回路１，２は、夫々Ｎチャネ
ル型ＤＴＭＯＳ１１，１３及びＰチャネル型ＤＴＭＯＳ
１２，１４で構成されている。インバータ回路１の入力
には入力端子ＩＮが設けられ、インバータ回路１の出力
はインバータ回路２の入力に接続され、インバータ回路
２の出力には出力端子ＯＵＴが設けられている。
ＣＭＯＳ回路の回路図である。電源線（ＶＤＤ）と接地
線（ＧＮＤ）との間には、インバータ回路１，２が接続
されている。各インバータ回路１，２は、夫々Ｎチャネ
ル型ＤＴＭＯＳ１１，１３及びＰチャネル型ＤＴＭＯＳ
１２，１４で構成されている。インバータ回路１の入力
には入力端子ＩＮが設けられ、インバータ回路１の出力
はインバータ回路２の入力に接続され、インバータ回路
２の出力には出力端子ＯＵＴが設けられている。
【０００９】ここで、入力端子ＩＮにローレベルが印加
されている場合を考える。このとき、中間ノードＭＩＤ
はハイレベルにあり、出力端子ＯＵＴにはローレベルが
出力される。このとき、Ｐチャネル型ＤＴＭＯＳ１２及
びＮチャネル型ＤＴＭＯＳ１３はオン状態となり、Ｎチ
ャネル型ＤＴＭＯＳ１１及びＰチャネル型ＤＴＭＯＳ１
４はオフ状態となっている。オフ状態であるＮチャネル
型ＤＴＭＯＳ１１においては、図１１中に矢印２２で示
す経路で、図１０のグラフ中にＡで示すレベルのオフ電
流が流れる。一方、オン状態であるＮチャネル型ＤＴＭ
ＯＳ１３においては、図１１中に矢印２３で示すように
ゲート電極からソース電極に向かう経路で、図１０のグ
ラフ中にＢで示すレベルのゲート電流が流れる。ここ
で、電源電圧は０．６Ｖであるとした。上記オフ電流Ａ
及びゲート電流Ｂは、電源線ＶＤＤから、図１１中に矢
印２１で示すようにオン状態であるＰチャネル型ＤＴＭ
ＯＳ１２を介して、接地線ＧＮＤへと流れるリーク電流
となる。図１０の例では、電源電圧０．６Ｖにおいて、
ゲート電流のレベルＢはオフ電流のレベルＡに比べて１
桁大きい。なお、上述したＮチャネル型のＤＴＭＯＳの
場合と同様に、Ｐチャネル型のＤＴＭＯＳに関してもオ
フ電流及びゲート電流が流れるので、同様なリーク電流
が発生する。
されている場合を考える。このとき、中間ノードＭＩＤ
はハイレベルにあり、出力端子ＯＵＴにはローレベルが
出力される。このとき、Ｐチャネル型ＤＴＭＯＳ１２及
びＮチャネル型ＤＴＭＯＳ１３はオン状態となり、Ｎチ
ャネル型ＤＴＭＯＳ１１及びＰチャネル型ＤＴＭＯＳ１
４はオフ状態となっている。オフ状態であるＮチャネル
型ＤＴＭＯＳ１１においては、図１１中に矢印２２で示
す経路で、図１０のグラフ中にＡで示すレベルのオフ電
流が流れる。一方、オン状態であるＮチャネル型ＤＴＭ
ＯＳ１３においては、図１１中に矢印２３で示すように
ゲート電極からソース電極に向かう経路で、図１０のグ
ラフ中にＢで示すレベルのゲート電流が流れる。ここ
で、電源電圧は０．６Ｖであるとした。上記オフ電流Ａ
及びゲート電流Ｂは、電源線ＶＤＤから、図１１中に矢
印２１で示すようにオン状態であるＰチャネル型ＤＴＭ
ＯＳ１２を介して、接地線ＧＮＤへと流れるリーク電流
となる。図１０の例では、電源電圧０．６Ｖにおいて、
ゲート電流のレベルＢはオフ電流のレベルＡに比べて１
桁大きい。なお、上述したＮチャネル型のＤＴＭＯＳの
場合と同様に、Ｐチャネル型のＤＴＭＯＳに関してもオ
フ電流及びゲート電流が流れるので、同様なリーク電流
が発生する。
【００１０】ところで、ゲート電流の起源は、ウェル領
域とソース領域との順方向接合電流であり、接合面積に
比例する。ＭＯＳトランジスタの設計上の観点からは、
この接合面積を減らすことによりゲート電流を大幅に減
少させるのは困難である。このため、低消費電力ＣＭＯ
Ｓ回路においては、回路が静的状態にあるときのリーク
電流を低減させることが大きな課題となっており、特に
ＤＴＭＯＳからなるＣＭＯＳ回路においては、ゲート電
流が原因となるリーク電流の低減がＤＴＭＯＳ特有の課
題となっていた。
域とソース領域との順方向接合電流であり、接合面積に
比例する。ＭＯＳトランジスタの設計上の観点からは、
この接合面積を減らすことによりゲート電流を大幅に減
少させるのは困難である。このため、低消費電力ＣＭＯ
Ｓ回路においては、回路が静的状態にあるときのリーク
電流を低減させることが大きな課題となっており、特に
ＤＴＭＯＳからなるＣＭＯＳ回路においては、ゲート電
流が原因となるリーク電流の低減がＤＴＭＯＳ特有の課
題となっていた。
【００１１】そこで、本発明の課題は、動的閾値トラン
ジスタを含む半導体装置であって、ゲート電流が原因と
なるリーク電流を低減できるものを提供することにあ
る。また、本発明の課題は、そのような半導体装置を作
製できる半導体装置の製造方法と、そのような半導体装
置を備えたスタティック型ランダムアクセスメモリ装置
及び携帯電子機器を提供することにある。
ジスタを含む半導体装置であって、ゲート電流が原因と
なるリーク電流を低減できるものを提供することにあ
る。また、本発明の課題は、そのような半導体装置を作
製できる半導体装置の製造方法と、そのような半導体装
置を備えたスタティック型ランダムアクセスメモリ装置
及び携帯電子機器を提供することにある。
【００１２】
【課題を解決するための手段】上記課題を解決するた
め、第１の発明の半導体装置は、素子分離領域により素
子毎に区分されたウェル領域とゲート電極とが電気的に
接続されたことを特徴とする複数の動的閾値トランジス
タからなる相補型の回路を有し、上記相補型の回路は、
上記相補型の回路を高速で動作させるアクティブモード
と、上記相補型の回路を低速で動作させ、もしくは動作
を停止させるスタンドバイモードとの少なくとも２つの
モードを有し、上記相補型の回路がスタンドバイモード
にあるときには、上記相補型の回路がアクティブモード
にあるときよりも低い電源電圧が上記相補型の回路に供
給されるようになっていることを特徴としている。
め、第１の発明の半導体装置は、素子分離領域により素
子毎に区分されたウェル領域とゲート電極とが電気的に
接続されたことを特徴とする複数の動的閾値トランジス
タからなる相補型の回路を有し、上記相補型の回路は、
上記相補型の回路を高速で動作させるアクティブモード
と、上記相補型の回路を低速で動作させ、もしくは動作
を停止させるスタンドバイモードとの少なくとも２つの
モードを有し、上記相補型の回路がスタンドバイモード
にあるときには、上記相補型の回路がアクティブモード
にあるときよりも低い電源電圧が上記相補型の回路に供
給されるようになっていることを特徴としている。
【００１３】この第１の発明の半導体装置によれば、上
記動的閾値トランジスタからなる相補型回路は、アクテ
ィブモードとスタンドバイモードの少なくとも２つの動
作モードを有する。そして、アクティブモードでは、十
分に高い電源電圧が供給されるので、回路を高速に動作
させることができる。一方、回路が休止状態にあると
き、あるいは低速で動作させるときにはスタンドバイモ
ードとして、低い電源電圧を与えてリーク電流の主因と
なるゲート電流を著しく抑制することができる。したが
って、動的閾値トランジスタによる相補型回路からなる
半導体装置を、動作速度を高速に保ったまま低消費電力
化することができる。
記動的閾値トランジスタからなる相補型回路は、アクテ
ィブモードとスタンドバイモードの少なくとも２つの動
作モードを有する。そして、アクティブモードでは、十
分に高い電源電圧が供給されるので、回路を高速に動作
させることができる。一方、回路が休止状態にあると
き、あるいは低速で動作させるときにはスタンドバイモ
ードとして、低い電源電圧を与えてリーク電流の主因と
なるゲート電流を著しく抑制することができる。したが
って、動的閾値トランジスタによる相補型回路からなる
半導体装置を、動作速度を高速に保ったまま低消費電力
化することができる。
【００１４】一実施形態の半導体装置は、上記相補型の
回路が上記スタンドバイモードにあるときには、上記相
補型の回路を構成する上記動的閾値トランジスタのゲー
ト電流値は、上記動的閾値トランジスタのオフ電流値以
下であることを特徴としている。
回路が上記スタンドバイモードにあるときには、上記相
補型の回路を構成する上記動的閾値トランジスタのゲー
ト電流値は、上記動的閾値トランジスタのオフ電流値以
下であることを特徴としている。
【００１５】この実施形態の半導体装置によれば、上記
相補型の回路のリーク電流を、上記動的閾値トランジス
タのオフ電流が規定する大きさまで十分に小さくするこ
とができる。すなわち、上記第１の発明の半導体装置の
効果を最大限引き出すことができる。
相補型の回路のリーク電流を、上記動的閾値トランジス
タのオフ電流が規定する大きさまで十分に小さくするこ
とができる。すなわち、上記第１の発明の半導体装置の
効果を最大限引き出すことができる。
【００１６】一実施形態の半導体装置は、上記相補型の
回路は、複数の基本回路ブロックに分割され、上記各基
本回路ブロックは夫々独立にアクティブモードまたはス
タンドバイモードとすることができることを特徴とする
半導体装置。
回路は、複数の基本回路ブロックに分割され、上記各基
本回路ブロックは夫々独立にアクティブモードまたはス
タンドバイモードとすることができることを特徴とする
半導体装置。
【００１７】この実施形態の半導体装置によれば、上記
動的閾値トランジスタからなる上記相補型の回路を複数
の基本回路ブロックに分割し、夫々を独立にアクティブ
モードまたはスタンドバイモードにすることができる。
したがって、高速動作させる必要がある基本回路ブロッ
クのみアクティブモードとし、その他の基本回路ブロッ
クをスタンドバイモードとしてリーク電流を低減するこ
とができる。したがって、回路の動作速度を高速に保っ
たままさらに低消費電力化することができる。
動的閾値トランジスタからなる上記相補型の回路を複数
の基本回路ブロックに分割し、夫々を独立にアクティブ
モードまたはスタンドバイモードにすることができる。
したがって、高速動作させる必要がある基本回路ブロッ
クのみアクティブモードとし、その他の基本回路ブロッ
クをスタンドバイモードとしてリーク電流を低減するこ
とができる。したがって、回路の動作速度を高速に保っ
たままさらに低消費電力化することができる。
【００１８】また、第２の発明の半導体装置は、半導体
基板と、素子分離領域と、上記半導体基板内に形成され
た第１導電型および第２導電型の深いウェル領域と、上
記第１導電型のおよび第２導電型の深いウェル領域内に
夫々形成された第２導電型および第１導電型の浅いウェ
ル領域と、上記第２導電型および第１導電型の浅いウェ
ル領域上に、ゲート絶縁膜を介して形成された複数のゲ
ート電極とを有し、上記複数のゲート電極は、夫々上記
第２導電型もしくは第１導電型の浅いウェル領域と夫々
電気的に接続されて、夫々第１導電型および第２導電型
の動的閾値トランジスタを構成し、上記第２導電型およ
び第１導電型の浅いウェル領域は、上記動的閾値トラン
ジスタ毎に素子分離領域により電気的に分離され、上記
第２導電型の浅いウェル領域内には、上記ゲート絶縁膜
との界面側から深さ方向に順に、第２導電型の不純物濃
度の薄い層と、第２導電型の不純物濃度の濃い層とが形
成され、上記第１導電型の浅いウェル領域内には、上記
ゲート絶縁膜との界面側から深さ方向に順に、第１導電
型の不純物濃度の薄い層と、第１導電型の不純物濃度の
濃い層とが形成され、上記第２導電型および第１導電型
の不純物濃度の薄い層の厚さは４０ｎｍ以下であり、上
記第１導電型および第２導電型の動的閾値トランジスタ
により相補型の回路が構成されていることを特徴として
いる。
基板と、素子分離領域と、上記半導体基板内に形成され
た第１導電型および第２導電型の深いウェル領域と、上
記第１導電型のおよび第２導電型の深いウェル領域内に
夫々形成された第２導電型および第１導電型の浅いウェ
ル領域と、上記第２導電型および第１導電型の浅いウェ
ル領域上に、ゲート絶縁膜を介して形成された複数のゲ
ート電極とを有し、上記複数のゲート電極は、夫々上記
第２導電型もしくは第１導電型の浅いウェル領域と夫々
電気的に接続されて、夫々第１導電型および第２導電型
の動的閾値トランジスタを構成し、上記第２導電型およ
び第１導電型の浅いウェル領域は、上記動的閾値トラン
ジスタ毎に素子分離領域により電気的に分離され、上記
第２導電型の浅いウェル領域内には、上記ゲート絶縁膜
との界面側から深さ方向に順に、第２導電型の不純物濃
度の薄い層と、第２導電型の不純物濃度の濃い層とが形
成され、上記第１導電型の浅いウェル領域内には、上記
ゲート絶縁膜との界面側から深さ方向に順に、第１導電
型の不純物濃度の薄い層と、第１導電型の不純物濃度の
濃い層とが形成され、上記第２導電型および第１導電型
の不純物濃度の薄い層の厚さは４０ｎｍ以下であり、上
記第１導電型および第２導電型の動的閾値トランジスタ
により相補型の回路が構成されていることを特徴として
いる。
【００１９】この第２の発明の半導体装置によれば、上
記第１導電型および第２導電型の動的閾値トランジスタ
とで相補型の回路が構成されている。そして、上記第１
導電型（第２導電型）の動的閾値トランジスタの上記第
２導電型（第１導電型）の浅いウェル領域内には、ゲー
ト絶縁膜との界面側から深さ方向に順に、第２導電型
（第１導電型）の不純物濃度の薄い層と、第２導電型
（第１導電型）の不純物濃度の濃い層とが形成され、上
記第２導電型（第１導電型）の不純物濃度の薄い層の厚
さは４０ｎｍ以下である。そのため、上記不純物濃度の
濃い層によって、ゲート絶縁膜から浅いウェル領域側に
形成される空乏層の伸びが抑制される。その結果、基板
バイアス効果が増大するので、動的閾値トランジスタの
閾値を高くしてオフ電流を少なくすることができる。し
たがって、動的閾値トランジスタによる相補型回路から
なる半導体装置を、動作速度を高速に保ったまま低消費
電力化することができる。
記第１導電型および第２導電型の動的閾値トランジスタ
とで相補型の回路が構成されている。そして、上記第１
導電型（第２導電型）の動的閾値トランジスタの上記第
２導電型（第１導電型）の浅いウェル領域内には、ゲー
ト絶縁膜との界面側から深さ方向に順に、第２導電型
（第１導電型）の不純物濃度の薄い層と、第２導電型
（第１導電型）の不純物濃度の濃い層とが形成され、上
記第２導電型（第１導電型）の不純物濃度の薄い層の厚
さは４０ｎｍ以下である。そのため、上記不純物濃度の
濃い層によって、ゲート絶縁膜から浅いウェル領域側に
形成される空乏層の伸びが抑制される。その結果、基板
バイアス効果が増大するので、動的閾値トランジスタの
閾値を高くしてオフ電流を少なくすることができる。し
たがって、動的閾値トランジスタによる相補型回路から
なる半導体装置を、動作速度を高速に保ったまま低消費
電力化することができる。
【００２０】また、第３の発明の半導体装置の製造方法
は、上記第２の発明の半導体装置を製造する方法であっ
て、少なくとも上記素子分離領域を形成する工程の後
に、上記半導体基板上で上記素子分離領域が存在しない
領域として規定される活性領域の最上層部に第２導電型
および第１導電型の不純物濃度の濃い領域を形成する工
程と、半導体膜を全面に堆積する工程を、上記活性領域
上では選択的に単結晶半導体膜がエピタキシャル成長
し、上記活性領域以外の領域上では多結晶半導体膜が成
長する条件下で行なう工程と、上記多結晶半導体を、単
結晶半導体膜に対して選択的に除去する工程とを含むこ
とを特徴としている。
は、上記第２の発明の半導体装置を製造する方法であっ
て、少なくとも上記素子分離領域を形成する工程の後
に、上記半導体基板上で上記素子分離領域が存在しない
領域として規定される活性領域の最上層部に第２導電型
および第１導電型の不純物濃度の濃い領域を形成する工
程と、半導体膜を全面に堆積する工程を、上記活性領域
上では選択的に単結晶半導体膜がエピタキシャル成長
し、上記活性領域以外の領域上では多結晶半導体膜が成
長する条件下で行なう工程と、上記多結晶半導体を、単
結晶半導体膜に対して選択的に除去する工程とを含むこ
とを特徴としている。
【００２１】この第３の発明の半導体装置の製造方法に
よれば、あらかじめ上記活性領域の最上層部に不純物濃
度の濃い領域を形成しておいて、その後に単結晶半導体
膜をエピタキシャル成長させている。そのため、上記第
１導電型（第２導電型）の動的閾値トランジスタのため
に、表面側から深さ方向に順に、第２導電型（第１導電
型）の不純物濃度の薄い層と、第２導電型（第１導電
型）の不純物濃度の濃い層とを、イオン注入では困難な
急峻なプロファイルを持つように形成することができ
る。また、上記活性領域上に成長した膜は基板結晶の方
位を受け継いだ単結晶半導体膜であるから、改めて再結
晶化するための熱工程が不要となり、急峻なプロファイ
ルを維持することができる。
よれば、あらかじめ上記活性領域の最上層部に不純物濃
度の濃い領域を形成しておいて、その後に単結晶半導体
膜をエピタキシャル成長させている。そのため、上記第
１導電型（第２導電型）の動的閾値トランジスタのため
に、表面側から深さ方向に順に、第２導電型（第１導電
型）の不純物濃度の薄い層と、第２導電型（第１導電
型）の不純物濃度の濃い層とを、イオン注入では困難な
急峻なプロファイルを持つように形成することができ
る。また、上記活性領域上に成長した膜は基板結晶の方
位を受け継いだ単結晶半導体膜であるから、改めて再結
晶化するための熱工程が不要となり、急峻なプロファイ
ルを維持することができる。
【００２２】また、上記活性領域以外の領域上、例えば
上記素子分離領域上には、単結晶半導体膜に対して選択
エッチング可能な多結晶半導体膜が形成される。そのた
め、素子間およびソース・ドレイン領域間を分離するた
めには、等方性エッチングにより上記多結晶半導体膜を
除去するだけでよい。
上記素子分離領域上には、単結晶半導体膜に対して選択
エッチング可能な多結晶半導体膜が形成される。そのた
め、素子間およびソース・ドレイン領域間を分離するた
めには、等方性エッチングにより上記多結晶半導体膜を
除去するだけでよい。
【００２３】したがって、比較的簡単な工程により、上
記第２の発明の半導体装置を製造することができる。
記第２の発明の半導体装置を製造することができる。
【００２４】また、第４の発明の半導体装置の製造方法
は、上記第２の発明の半導体装置を製造する方法であっ
て、少なくとも上記素子分離領域を形成する工程の後
に、上記半導体基板上で上記素子分離領域が存在しない
領域として規定される活性領域の最上層部に第２導電型
および第１導電型の不純物濃度の濃い領域を形成する工
程と、単結晶半導体膜を上記活性領域のみに選択的にエ
ピタキシャル成長させる工程と、を含むことを特徴とし
ている。
は、上記第２の発明の半導体装置を製造する方法であっ
て、少なくとも上記素子分離領域を形成する工程の後
に、上記半導体基板上で上記素子分離領域が存在しない
領域として規定される活性領域の最上層部に第２導電型
および第１導電型の不純物濃度の濃い領域を形成する工
程と、単結晶半導体膜を上記活性領域のみに選択的にエ
ピタキシャル成長させる工程と、を含むことを特徴とし
ている。
【００２５】この第４の発明の半導体装置の製造方法に
よれば、あらかじめ上記活性領域の最上層部に不純物濃
度の濃い領域を形成しておいて、その後に単結晶半導体
膜をエピタキシャル成長させている。そのため、上記第
１導電型（第２導電型）の動的閾値トランジスタのため
に、表面側から深さ方向に順に、第２導電型（第１導電
型）の不純物濃度の薄い層と、第２導電型（第１導電
型）の不純物濃度の濃い層とを、イオン注入では困難な
急峻なプロファイルを持つように形成することができ
る。また、上記活性領域上に成長した膜は基板結晶の方
位を受け継いだ単結晶半導体膜であるから、改めて再結
晶化するための熱工程が不要となり、急峻なプロファイ
ルを維持することができる。
よれば、あらかじめ上記活性領域の最上層部に不純物濃
度の濃い領域を形成しておいて、その後に単結晶半導体
膜をエピタキシャル成長させている。そのため、上記第
１導電型（第２導電型）の動的閾値トランジスタのため
に、表面側から深さ方向に順に、第２導電型（第１導電
型）の不純物濃度の薄い層と、第２導電型（第１導電
型）の不純物濃度の濃い層とを、イオン注入では困難な
急峻なプロファイルを持つように形成することができ
る。また、上記活性領域上に成長した膜は基板結晶の方
位を受け継いだ単結晶半導体膜であるから、改めて再結
晶化するための熱工程が不要となり、急峻なプロファイ
ルを維持することができる。
【００２６】また、上記活性領域のみに、単結晶半導体
膜が選択エピタキシャル成長する。そのため、上記活性
領域以外の領域上、例えば素子間およびソース・ドレイ
ン領域間を分離するための等方性エッチングなどが必要
ない。
膜が選択エピタキシャル成長する。そのため、上記活性
領域以外の領域上、例えば素子間およびソース・ドレイ
ン領域間を分離するための等方性エッチングなどが必要
ない。
【００２７】したがって、更に簡単な工程により、上記
第２の発明の半導体装置を製造することができる。
第２の発明の半導体装置を製造することができる。
【００２８】また、第５の発明の半導体装置は、半導体
基板と、素子分離領域と、上記半導体基板内形成された
第１導電型および第２導電型の深いウェル領域と、上記
第１導電型および第２導電型の深いウェル領域内に夫々
形成された第２導電型および第１導電型の浅いウェル領
域と、上記第２導電型および第１導電型の浅いウェル領
域上に、ゲート絶縁膜を介して形成された複数のゲート
電極とを有し、上記複数のゲート電極は、夫々上記第２
導電型もしくは第１導電型の浅いウェル領域と夫々電気
的に接続されて、夫々第１導電型および第２導電型の動
的閾値トランジスタを構成し、上記第２導電型および第
１導電型の浅いウェル領域は、上記動的閾値トランジス
タ毎に素子分離領域により電気的に分離され、上記第２
導電型の浅いウェル領域上には、上記ゲート絶縁膜との
界面側から深さ方向に順に、第１導電型の不純物濃度の
薄い層と、第１導電型の不純物濃度の濃い層とが形成さ
れ、上記第１導電型の浅いウェル領域上には、上記ゲー
ト絶縁膜との界面側から深さ方向に順に、第２導電型の
不純物濃度の薄い層と、第２導電型の不純物濃度の濃い
層とが形成され、上記第１導電型および第２導電型の動
的閾値トランジスタにより相補型の回路が構成されてい
ることを特徴とする半導体装置。
基板と、素子分離領域と、上記半導体基板内形成された
第１導電型および第２導電型の深いウェル領域と、上記
第１導電型および第２導電型の深いウェル領域内に夫々
形成された第２導電型および第１導電型の浅いウェル領
域と、上記第２導電型および第１導電型の浅いウェル領
域上に、ゲート絶縁膜を介して形成された複数のゲート
電極とを有し、上記複数のゲート電極は、夫々上記第２
導電型もしくは第１導電型の浅いウェル領域と夫々電気
的に接続されて、夫々第１導電型および第２導電型の動
的閾値トランジスタを構成し、上記第２導電型および第
１導電型の浅いウェル領域は、上記動的閾値トランジス
タ毎に素子分離領域により電気的に分離され、上記第２
導電型の浅いウェル領域上には、上記ゲート絶縁膜との
界面側から深さ方向に順に、第１導電型の不純物濃度の
薄い層と、第１導電型の不純物濃度の濃い層とが形成さ
れ、上記第１導電型の浅いウェル領域上には、上記ゲー
ト絶縁膜との界面側から深さ方向に順に、第２導電型の
不純物濃度の薄い層と、第２導電型の不純物濃度の濃い
層とが形成され、上記第１導電型および第２導電型の動
的閾値トランジスタにより相補型の回路が構成されてい
ることを特徴とする半導体装置。
【００２９】この第５の発明の半導体装置によれば、上
記第１導電型および第２導電型の動的閾値トランジスタ
とで相補型の回路が構成されている。そして、上記第１
導電型（第２導電型）の動的閾値トランジスタの上記第
２導電型（第１導電型）の浅いウェル領域上には、ゲー
ト絶縁膜との界面側から深さ方向に順に、第１導電型
（第２導電型）の不純物濃度の薄い層と、第１導電型
（第２導電型）の不純物濃度の濃い層とが形成されてい
る。このような、いわゆるカウンタードープ構造によっ
てもまた、上記第２の発明の半導体装置と同様に空乏層
の伸びを抑制することができる。しかも、その抑制の度
合いは上記第２の発明の半導体装置よりも大きい。その
結果、基板バイアス効果はさらに増大するので、動的閾
値トランジスタの閾値をさらに高くしてオフ電流を少な
くすることができる。したがって、動的閾値トランジス
タによる相補型回路からなる半導体装置を、動作速度を
高速に保ったままさらに低消費電力化することができ
る。
記第１導電型および第２導電型の動的閾値トランジスタ
とで相補型の回路が構成されている。そして、上記第１
導電型（第２導電型）の動的閾値トランジスタの上記第
２導電型（第１導電型）の浅いウェル領域上には、ゲー
ト絶縁膜との界面側から深さ方向に順に、第１導電型
（第２導電型）の不純物濃度の薄い層と、第１導電型
（第２導電型）の不純物濃度の濃い層とが形成されてい
る。このような、いわゆるカウンタードープ構造によっ
てもまた、上記第２の発明の半導体装置と同様に空乏層
の伸びを抑制することができる。しかも、その抑制の度
合いは上記第２の発明の半導体装置よりも大きい。その
結果、基板バイアス効果はさらに増大するので、動的閾
値トランジスタの閾値をさらに高くしてオフ電流を少な
くすることができる。したがって、動的閾値トランジス
タによる相補型回路からなる半導体装置を、動作速度を
高速に保ったままさらに低消費電力化することができ
る。
【００３０】また、第６の発明の半導体装置は、素子分
離領域により素子毎に区分されたウェル領域とゲート電
極とが電気的に接続されたことを特徴とする複数の動的
閾値トランジスタからなる相補型の回路を有し、上記複
数の動的閾値トランジスタの基板バイアス効果因子γが
０．３以上であることを特徴としている。
離領域により素子毎に区分されたウェル領域とゲート電
極とが電気的に接続されたことを特徴とする複数の動的
閾値トランジスタからなる相補型の回路を有し、上記複
数の動的閾値トランジスタの基板バイアス効果因子γが
０．３以上であることを特徴としている。
【００３１】この第６の発明の半導体装置によれば、従
来技術による動的閾値トランジスタに比べて十分大きな
基板バイアス効果を得ることができる。したがって、動
的閾値トランジスタによる相補型回路からなる半導体装
置を、動作速度を高速に保ったまま低消費電力化するこ
とができる。
来技術による動的閾値トランジスタに比べて十分大きな
基板バイアス効果を得ることができる。したがって、動
的閾値トランジスタによる相補型回路からなる半導体装
置を、動作速度を高速に保ったまま低消費電力化するこ
とができる。
【００３２】また、第７の発明の半導体装置は、第１の
発明の半導体装置であって、かつ第２，第５，第６のい
ずれかの発明の半導体装置であることを特徴とする。
発明の半導体装置であって、かつ第２，第５，第６のい
ずれかの発明の半導体装置であることを特徴とする。
【００３３】この第７の発明の半導体装置によれば、基
板バイアス効果の大きな動的閾値を用いて相補型回路を
組むことによりオフリークを非常に小さくすることがで
き、かつ回路がスタンドバイ状態にあるときにはゲート
電流を非常に小さくすることができる。したがって、動
的閾値トランジスタによる相補型回路からなる半導体装
置を、動作速度を高速に保ったまま著しく低消費電力化
することができる。
板バイアス効果の大きな動的閾値を用いて相補型回路を
組むことによりオフリークを非常に小さくすることがで
き、かつ回路がスタンドバイ状態にあるときにはゲート
電流を非常に小さくすることができる。したがって、動
的閾値トランジスタによる相補型回路からなる半導体装
置を、動作速度を高速に保ったまま著しく低消費電力化
することができる。
【００３４】また、第８の発明のスタティック型ランダ
ムアクセスメモリ装置は、第１，第２，第５，第６のい
ずれかの発明の半導体装置を具備したことを特徴として
いる。
ムアクセスメモリ装置は、第１，第２，第５，第６のい
ずれかの発明の半導体装置を具備したことを特徴として
いる。
【００３５】この第８の発明のスタティック型ランダム
アクセスメモリ装置によれば、上記第１，第２，第５，
第６のいずれかの発明の半導体装置を具備しているの
で、スタンドバイ時のリーク電流を低減することができ
る。したがって、スタティック型ランダムアクセスメモ
リの動作速度を高速に保ったまま低消費電力化すること
ができる。
アクセスメモリ装置によれば、上記第１，第２，第５，
第６のいずれかの発明の半導体装置を具備しているの
で、スタンドバイ時のリーク電流を低減することができ
る。したがって、スタティック型ランダムアクセスメモ
リの動作速度を高速に保ったまま低消費電力化すること
ができる。
【００３６】また、第９の発明の携帯電子機器は、上記
発明の半導体装置またはスタティック型ランダムアクセ
スメモリ装置を具備することを特徴としている。
発明の半導体装置またはスタティック型ランダムアクセ
スメモリ装置を具備することを特徴としている。
【００３７】この第９の発明の携帯電子機器によれば、
上記半導体装置を具備するから、ＬＳＩ（大規模集積回
路）部等の消費電力が大幅に減少して、電池寿命を大幅
にのばすことができる。
上記半導体装置を具備するから、ＬＳＩ（大規模集積回
路）部等の消費電力が大幅に減少して、電池寿命を大幅
にのばすことができる。
【００３８】
【発明の実施の形態】以下、本発明を図示の実施の形態
により詳細に説明する。
により詳細に説明する。
【００３９】本発明に使用することができる半導体基板
は、特に限定されないが、シリコン基板が好ましい。ま
た、半導体基板は、Ｐ型またはＮ型の導電型を有してい
ても良い。
は、特に限定されないが、シリコン基板が好ましい。ま
た、半導体基板は、Ｐ型またはＮ型の導電型を有してい
ても良い。
【００４０】（実施の形態１）本実施の形態は、ＤＴＭ
ＯＳからなるＣＭＯＳ回路において、回路がアクティブ
状態にある時とスタンドバイ状態にある時とで電源電圧
を変えることにより、回路の動作速度を保ったまま、ス
タンドバイ時のゲート電流に起因するリーク電流を低減
する半導体装置に関するものである。ここで、アクティ
ブ状態とは回路が高速で動作するアクティブモードにあ
ることを指し、スタンドバイ状態とは、回路が低速で動
作し、もしくは停止状態となるスタンドバイモードにあ
ることを指す。本実施の形態１の半導体装置を、図１〜
図３を用いて説明する。
ＯＳからなるＣＭＯＳ回路において、回路がアクティブ
状態にある時とスタンドバイ状態にある時とで電源電圧
を変えることにより、回路の動作速度を保ったまま、ス
タンドバイ時のゲート電流に起因するリーク電流を低減
する半導体装置に関するものである。ここで、アクティ
ブ状態とは回路が高速で動作するアクティブモードにあ
ることを指し、スタンドバイ状態とは、回路が低速で動
作し、もしくは停止状態となるスタンドバイモードにあ
ることを指す。本実施の形態１の半導体装置を、図１〜
図３を用いて説明する。
【００４１】図１は、Ｎチャネル型ＤＴＭＯＳの一例
の、ドレイン電流（Ｉｄ）及びゲート電流（Ｉｇ）対ゲ
ート電圧（Ｖｇ）の特性を示すグラフである。図２は、
Ｐチャネル型ＤＴＭＯＳの一例の同様なグラフである。
なお、Ｉｄ及びＩｇは、単位ゲート幅あたりの電流値に
規格化されている。
の、ドレイン電流（Ｉｄ）及びゲート電流（Ｉｇ）対ゲ
ート電圧（Ｖｇ）の特性を示すグラフである。図２は、
Ｐチャネル型ＤＴＭＯＳの一例の同様なグラフである。
なお、Ｉｄ及びＩｇは、単位ゲート幅あたりの電流値に
規格化されている。
【００４２】回路の動作速度の観点からは、ドレイン電
流が大きい方が動作速度を早くすることができるので、
ゲート電流が著しく増大しない範囲で電源電圧を高くす
る方がよい。図１の例では、例えば電源電圧を０．６Ｖ
とすることができる。しかしながら、回路が実質的に休
止状態（スタンドバイ状態）にあるときは、ゲート電流
が消費電力の大部分を占めることとなる。ゲート電流に
よる消費電流を低減する方法としては、回路に供給され
る電源を遮断する方法がある。これにより、回路の消費
電流を０とすることができる。しかしながら、回路に供
給される電源を遮断した場合、回路の各ノードにおける
状態（情報）が失われてしまう。これを防ぐためには、
不揮発性メモリを設け、電源を遮断する前にこのメモリ
に状態を記憶すればよい。
流が大きい方が動作速度を早くすることができるので、
ゲート電流が著しく増大しない範囲で電源電圧を高くす
る方がよい。図１の例では、例えば電源電圧を０．６Ｖ
とすることができる。しかしながら、回路が実質的に休
止状態（スタンドバイ状態）にあるときは、ゲート電流
が消費電力の大部分を占めることとなる。ゲート電流に
よる消費電流を低減する方法としては、回路に供給され
る電源を遮断する方法がある。これにより、回路の消費
電流を０とすることができる。しかしながら、回路に供
給される電源を遮断した場合、回路の各ノードにおける
状態（情報）が失われてしまう。これを防ぐためには、
不揮発性メモリを設け、電源を遮断する前にこのメモリ
に状態を記憶すればよい。
【００４３】上記状態を記憶するための不揮発性メモリ
を設けることなくゲート電流による消費電流を低減する
他の方法は、回路がスタンドバイ状態の時には電源電圧
を低下させるというものである。電源電圧を低下させる
とゲート電流は指数関数的に減少するので、スタンドバ
イ状態にある回路の消費電流を著しく低減することがで
きる。しかも、回路の各ノードにおける状態は保持され
るので、別に不揮発性メモリを設ける必要がない。ま
た、回路の状態を不揮発性メモリに書き込んだり、逆に
不揮発性メモリから読み出したりする動作も不要であ
る。
を設けることなくゲート電流による消費電流を低減する
他の方法は、回路がスタンドバイ状態の時には電源電圧
を低下させるというものである。電源電圧を低下させる
とゲート電流は指数関数的に減少するので、スタンドバ
イ状態にある回路の消費電流を著しく低減することがで
きる。しかも、回路の各ノードにおける状態は保持され
るので、別に不揮発性メモリを設ける必要がない。ま
た、回路の状態を不揮発性メモリに書き込んだり、逆に
不揮発性メモリから読み出したりする動作も不要であ
る。
【００４４】スタンドバイ時の電源電圧は、ゲート電流
がオフリーク以下になるようにするのがより好ましい。
図１の例では、オフリークは約１０−１２Ａ／μｍであ
り、ゲート電流がそれと等しくなるのはゲート電圧が
０．４Ｖの時である。また、図２において、Ｐチャネル
型ＤＴＭＯＳも、ゲート電圧の符号が逆になる点が異な
るのみで、ほぼ同様の特性を持っている。したがって、
図１の例では、回路がスタンドバイ状態にある時には電
源電圧を０．４Ｖ以下とするのがより好ましい。無論、
オフリークは素子の閾値により大きく変わるものである
から、スタンドバイ時の電源電圧は、ゲート電流がオフ
リーク以下となるよう適宜決めればよい。
がオフリーク以下になるようにするのがより好ましい。
図１の例では、オフリークは約１０−１２Ａ／μｍであ
り、ゲート電流がそれと等しくなるのはゲート電圧が
０．４Ｖの時である。また、図２において、Ｐチャネル
型ＤＴＭＯＳも、ゲート電圧の符号が逆になる点が異な
るのみで、ほぼ同様の特性を持っている。したがって、
図１の例では、回路がスタンドバイ状態にある時には電
源電圧を０．４Ｖ以下とするのがより好ましい。無論、
オフリークは素子の閾値により大きく変わるものである
から、スタンドバイ時の電源電圧は、ゲート電流がオフ
リーク以下となるよう適宜決めればよい。
【００４５】図３は、本実施の形態の半導体装置の構成
を示す図である。ＤＴＭＯＳによるＣＭＯＳ回路で構成
される基本回路ブロック３１には、電源３から、電源線
３３と電圧調整回路３２と電源線３４とを介して、電力
が供給される。電圧調整回路３２は、対応する基本回路
ブロック３１がアクティブ状態にあるか、あるいはスタ
ンドバイ状態にあるかに応じて異なる電圧を電源線３４
に供給する。基本回路ブロック３１を構成するＤＴＭＯ
Ｓが夫々図１と図２の特性を持つ場合、例えば、基本回
路ブロック３１がアクティブ状態にあるときには０．６
Ｖを、スタンドバイ状態にあるときには０．４Ｖの電圧
を供給する。
を示す図である。ＤＴＭＯＳによるＣＭＯＳ回路で構成
される基本回路ブロック３１には、電源３から、電源線
３３と電圧調整回路３２と電源線３４とを介して、電力
が供給される。電圧調整回路３２は、対応する基本回路
ブロック３１がアクティブ状態にあるか、あるいはスタ
ンドバイ状態にあるかに応じて異なる電圧を電源線３４
に供給する。基本回路ブロック３１を構成するＤＴＭＯ
Ｓが夫々図１と図２の特性を持つ場合、例えば、基本回
路ブロック３１がアクティブ状態にあるときには０．６
Ｖを、スタンドバイ状態にあるときには０．４Ｖの電圧
を供給する。
【００４６】基本回路ブロック３１は、図３に示すよう
に複数個あってもよい。この場合、スタンドバイ状態に
すべき基本回路ブロックに供給する電源電圧のみを下げ
て、リーク電流を抑制することができる。したがって、
一部の回路のみを動作させる場合において、スタンドバ
イ状態にすべき回路とアクティブ状態にすべき回路とを
適切に分けて、回路の動作速度を高速に保ったまま低消
費電力化することができる。
に複数個あってもよい。この場合、スタンドバイ状態に
すべき基本回路ブロックに供給する電源電圧のみを下げ
て、リーク電流を抑制することができる。したがって、
一部の回路のみを動作させる場合において、スタンドバ
イ状態にすべき回路とアクティブ状態にすべき回路とを
適切に分けて、回路の動作速度を高速に保ったまま低消
費電力化することができる。
【００４７】なお、基本回路ブロック３１を構成するト
ランジスタは、ＤＴＭＯＳのみで構成される必要はな
く、一部が通常のＭＯＳＦＥＴであってもよい。
ランジスタは、ＤＴＭＯＳのみで構成される必要はな
く、一部が通常のＭＯＳＦＥＴであってもよい。
【００４８】本実施の形態の半導体装置によれば、ＤＴ
ＭＯＳによるＣＭＯＳ回路で構成される基本回路ブロッ
クがアクティブ状態の時とスタンドバイ状態の時とで電
源電圧を変え、スタンドバイ状態の時には電源電圧を低
下させることができる。そのため、回路がスタンドバイ
状態にあるときには、ＤＴＭＯＳからなるＣＭＯＳ回路
のリーク電流の大半を占めるゲート電流を大幅に低減す
ることができる。一方、回路がアクティブ状態にあると
きには、十分大きなドレイン電流が得られるので、回路
を高速に動作させることができる。したがって、ＤＴＭ
ＯＳによるＣＭＯＳ回路からなる半導体装置を、動作速
度を高速に保ったまま低消費電力化することができる。
ＭＯＳによるＣＭＯＳ回路で構成される基本回路ブロッ
クがアクティブ状態の時とスタンドバイ状態の時とで電
源電圧を変え、スタンドバイ状態の時には電源電圧を低
下させることができる。そのため、回路がスタンドバイ
状態にあるときには、ＤＴＭＯＳからなるＣＭＯＳ回路
のリーク電流の大半を占めるゲート電流を大幅に低減す
ることができる。一方、回路がアクティブ状態にあると
きには、十分大きなドレイン電流が得られるので、回路
を高速に動作させることができる。したがって、ＤＴＭ
ＯＳによるＣＭＯＳ回路からなる半導体装置を、動作速
度を高速に保ったまま低消費電力化することができる。
【００４９】（実施の形態２）本実施の形態２の半導体
装置は、ＤＴＭＯＳからなるＣＭＯＳ回路において、Ｄ
ＴＭＯＳの基板バイアス効果を増大することにより所望
のドレイン電流を得るための閾値を上昇させ、結果とし
てオフ電流を減少させるものである。本実施の形態２の
半導体装置を、図４〜図６を用いて説明する。
装置は、ＤＴＭＯＳからなるＣＭＯＳ回路において、Ｄ
ＴＭＯＳの基板バイアス効果を増大することにより所望
のドレイン電流を得るための閾値を上昇させ、結果とし
てオフ電流を減少させるものである。本実施の形態２の
半導体装置を、図４〜図６を用いて説明する。
【００５０】図４は、本実施の形態２の半導体装置の断
面の概略図であり、Ｎチャネル型ＤＴＭＯＳ４とＰチャ
ネル型ＤＴＭＯＳ５が夫々描かれている。半導体基板１
１１上には、Ｎ型の深いウェル領域１２１とＰ型の深い
ウェル領域１２２が形成されている。さらに、Ｎ型の深
いウェル領域１２１上にはＰ型の浅いウェル領域１２３
が、Ｐ型の深いウェル領域１２２上にはＮ型の浅いウェ
ル領域１２４が夫々形成されている。
面の概略図であり、Ｎチャネル型ＤＴＭＯＳ４とＰチャ
ネル型ＤＴＭＯＳ５が夫々描かれている。半導体基板１
１１上には、Ｎ型の深いウェル領域１２１とＰ型の深い
ウェル領域１２２が形成されている。さらに、Ｎ型の深
いウェル領域１２１上にはＰ型の浅いウェル領域１２３
が、Ｐ型の深いウェル領域１２２上にはＮ型の浅いウェ
ル領域１２４が夫々形成されている。
【００５１】Ｐ型の浅いウェル領域１２３上には、Ｎ型
のソース領域１６１、Ｎ型のドレイン領域１６２が互い
に離間して形成され、それらの間の領域上にゲート絶縁
膜１５１を介してゲート電極１５２が形成され、さらに
ゲート電極１５２の側壁にはゲート側壁絶縁膜１５３が
形成されている。図示しないが、ゲート電極１５２とＰ
型の浅いウェル領域１２３とは電気的に接続され、Ｎチ
ャネル型ＤＴＭＯＳ４を構成する。一方、Ｎ型の浅いウ
ェル領域１２４上には、Ｐ型のソース領域１６３、Ｐ型
のドレイン領域１６４が互いに離間して形成され、それ
らの間の領域上にゲート絶縁膜１５１を介してゲート電
極１５２が形成され、さらにゲート電極１５２の側壁に
はゲート側壁絶縁膜１５３が形成されている。図示しな
いが、ゲート電極１５２とＮ型の浅いウェル領域１２４
とは電気的に接続され、Ｐチャネル型ＤＴＭＯＳ５を構
成する。
のソース領域１６１、Ｎ型のドレイン領域１６２が互い
に離間して形成され、それらの間の領域上にゲート絶縁
膜１５１を介してゲート電極１５２が形成され、さらに
ゲート電極１５２の側壁にはゲート側壁絶縁膜１５３が
形成されている。図示しないが、ゲート電極１５２とＰ
型の浅いウェル領域１２３とは電気的に接続され、Ｎチ
ャネル型ＤＴＭＯＳ４を構成する。一方、Ｎ型の浅いウ
ェル領域１２４上には、Ｐ型のソース領域１６３、Ｐ型
のドレイン領域１６４が互いに離間して形成され、それ
らの間の領域上にゲート絶縁膜１５１を介してゲート電
極１５２が形成され、さらにゲート電極１５２の側壁に
はゲート側壁絶縁膜１５３が形成されている。図示しな
いが、ゲート電極１５２とＮ型の浅いウェル領域１２４
とは電気的に接続され、Ｐチャネル型ＤＴＭＯＳ５を構
成する。
【００５２】各素子間を分離するため、素子分離領域１
３１，１３２が設けられている。素子分離領域１３１，
１３２は、各ＤＴＭＯＳの浅いウェル領域１２３，１２
４を互いに電気的に分離するに足る深さを有する。これ
により、ゲート電極１５２と電気的に接続された浅いウ
ェル領域１２３，１２４の電位が素子毎に独立に変位し
ても、素子間の干渉を防ぐことができる。
３１，１３２が設けられている。素子分離領域１３１，
１３２は、各ＤＴＭＯＳの浅いウェル領域１２３，１２
４を互いに電気的に分離するに足る深さを有する。これ
により、ゲート電極１５２と電気的に接続された浅いウ
ェル領域１２３，１２４の電位が素子毎に独立に変位し
ても、素子間の干渉を防ぐことができる。
【００５３】Ｎチャネル型ＤＴＭＯＳ４のゲート絶縁膜
１５１の直下には、Ｐ型の不純物濃度の薄い領域１２７
が形成され、さらにその下部にＰ型の不純物濃度の濃い
領域１２５が形成されている。一方、Ｐチャネル型ＤＴ
ＭＯＳ５のゲート絶縁膜１５１の直下には、Ｎ型の不純
物濃度の薄い領域１２８が形成され、さらにその下部に
Ｎ型の不純物濃度の濃い領域１２６が形成されている。
Ｐ型の不純物濃度の薄い領域１２７及びＮ型の不純物の
薄い領域１２８の厚さは、例えば５ｎｍ〜４０ｎｍとす
ることができ、それらの不純物濃度は、例えば１×１０
１７ｃｍ−３〜５×１０１８ｃｍ−３とすることができ
る。不純物濃度の薄い領域１２７，１２８の不純物濃度
は、ＤＴＭＯＳが所望の閾値となるように決めれば良
い。Ｐ型の不純物濃度の濃い領域１２５及びＮ型の不純
物濃度の濃い領域１２６の厚さは、例えば５ｎｍ〜５０
ｎｍとすることができ、それらの不純物濃度は、例えば
２×１０１９ｃｍ−３〜５×１０２０ｃｍ−３とするこ
とができる。不純物濃度の濃い領域１２５，１２６の下
端は、ソース・ドレイン領域１６１〜１６４の下面より
浅いことが望ましい。なぜなら、不純物濃度の濃い領域
１２５，１２６と、ソース・ドレイン領域１６１〜１６
４との接合では空乏層幅が非常に狭くなり大きな容量が
つくため、その接合面積を極力小さくするのが好ましい
からである。
１５１の直下には、Ｐ型の不純物濃度の薄い領域１２７
が形成され、さらにその下部にＰ型の不純物濃度の濃い
領域１２５が形成されている。一方、Ｐチャネル型ＤＴ
ＭＯＳ５のゲート絶縁膜１５１の直下には、Ｎ型の不純
物濃度の薄い領域１２８が形成され、さらにその下部に
Ｎ型の不純物濃度の濃い領域１２６が形成されている。
Ｐ型の不純物濃度の薄い領域１２７及びＮ型の不純物の
薄い領域１２８の厚さは、例えば５ｎｍ〜４０ｎｍとす
ることができ、それらの不純物濃度は、例えば１×１０
１７ｃｍ−３〜５×１０１８ｃｍ−３とすることができ
る。不純物濃度の薄い領域１２７，１２８の不純物濃度
は、ＤＴＭＯＳが所望の閾値となるように決めれば良
い。Ｐ型の不純物濃度の濃い領域１２５及びＮ型の不純
物濃度の濃い領域１２６の厚さは、例えば５ｎｍ〜５０
ｎｍとすることができ、それらの不純物濃度は、例えば
２×１０１９ｃｍ−３〜５×１０２０ｃｍ−３とするこ
とができる。不純物濃度の濃い領域１２５，１２６の下
端は、ソース・ドレイン領域１６１〜１６４の下面より
浅いことが望ましい。なぜなら、不純物濃度の濃い領域
１２５，１２６と、ソース・ドレイン領域１６１〜１６
４との接合では空乏層幅が非常に狭くなり大きな容量が
つくため、その接合面積を極力小さくするのが好ましい
からである。
【００５４】ＤＴＭＯＳの基板バイアス効果について考
察する。ここでは、Ｎチャネル型ＤＴＭＯＳに関して考
察するが、Ｐチャネル型ＤＴＭＯＳについても、符号が
異なる以外は同様である。基板バイアス効果とは、浅い
ウェル領域にバイアスを印加すると、トランジスタの閾
値が下がり、ドレイン電流が増加する効果のことであ
る。基板バイアス効果の大きさをあらわす量として基板
バイアス効果因子γを用いるのが便利である。 γ＝｜ΔＶｔ／Ｖｂ｜ …（１）
察する。ここでは、Ｎチャネル型ＤＴＭＯＳに関して考
察するが、Ｐチャネル型ＤＴＭＯＳについても、符号が
異なる以外は同様である。基板バイアス効果とは、浅い
ウェル領域にバイアスを印加すると、トランジスタの閾
値が下がり、ドレイン電流が増加する効果のことであ
る。基板バイアス効果の大きさをあらわす量として基板
バイアス効果因子γを用いるのが便利である。 γ＝｜ΔＶｔ／Ｖｂ｜ …（１）
【００５５】ここで、Ｖｂはソース領域の電位を基準と
して浅いウェル領域に印加された電圧であり、ΔＶｔは
浅いウェル領域に電圧Ｖｂが印加されたことによる閾値
のシフト量（負の値）である。ここでの閾値とは、浅い
ウェル領域に電圧Ｖｂが常にかかった状態での閾値であ
り、浅いウェル領域の電圧が変動するＤＴＭＯＳで実測
される閾値とは異なることに注意されたい。ＤＴＭＯＳ
においては、Ｖｂが電源電圧ＶｄｄのときのΔＶｔから
γを求めることとする。
して浅いウェル領域に印加された電圧であり、ΔＶｔは
浅いウェル領域に電圧Ｖｂが印加されたことによる閾値
のシフト量（負の値）である。ここでの閾値とは、浅い
ウェル領域に電圧Ｖｂが常にかかった状態での閾値であ
り、浅いウェル領域の電圧が変動するＤＴＭＯＳで実測
される閾値とは異なることに注意されたい。ＤＴＭＯＳ
においては、Ｖｂが電源電圧ＶｄｄのときのΔＶｔから
γを求めることとする。
【００５６】（１）式から、浅いウェル領域に一定の電
圧Ｖｂをかけた時、γが大きいほど閾値のシフト量ΔＶ
ｔが増加し、ドライブ電流が多く流れることが分かる。
圧Ｖｂをかけた時、γが大きいほど閾値のシフト量ΔＶ
ｔが増加し、ドライブ電流が多く流れることが分かる。
【００５７】ところで、閾値のシフト量ΔＶｔはゲート
酸化膜から基板側に伸びる空乏層の幅Ｘｄに反比例す
る。 ΔＶｔ∝ＴｏｘＶｄ／Ｘｄ …（２）
酸化膜から基板側に伸びる空乏層の幅Ｘｄに反比例す
る。 ΔＶｔ∝ＴｏｘＶｄ／Ｘｄ …（２）
【００５８】ここで、Ｔｏｘはゲート絶縁膜厚である。
したがって、（２）式から基板バイアス効果を増大する
ためには、ゲート絶縁膜から基板側に伸びる空乏層の幅
Ｘｄを抑制するのが効果的であることが分かる。
したがって、（２）式から基板バイアス効果を増大する
ためには、ゲート絶縁膜から基板側に伸びる空乏層の幅
Ｘｄを抑制するのが効果的であることが分かる。
【００５９】図４に示す半導体装置は、空乏層の幅Ｘｄ
を抑制する構造となっている。ゲート絶縁膜１５１，１
５１と不純物濃度の薄い領域１２７，１２８との界面か
ら基板側に伸びる空乏層は、不純物濃度の濃い領域１２
５，１２６の中にはほとんど侵入できない。すなわち、
不純物濃度の濃い領域１２５，１２６は空乏層ストッパ
ーの役割を果たしている。したがって、不純物濃度の薄
い領域１２７，１２８の厚さは、不純物濃度の濃い領域
１２５，１２６が無い場合の空乏層の厚さより薄くしな
ければならない。反転層が形成されたときの空乏層の厚
さは、不純物濃度の濃い領域１２５，１２６が無い場
合、不純物濃度が５×１０１７ｃｍ−３で約５０ｎｍで
ある。したがって、不純物濃度の濃い領域１２５，１２
６が空乏層ストッパーの役割を十分果たすためには、不
純物濃度の薄い領域１２７，１２８の厚さが４０ｎｍ以
下であることが好ましい。
を抑制する構造となっている。ゲート絶縁膜１５１，１
５１と不純物濃度の薄い領域１２７，１２８との界面か
ら基板側に伸びる空乏層は、不純物濃度の濃い領域１２
５，１２６の中にはほとんど侵入できない。すなわち、
不純物濃度の濃い領域１２５，１２６は空乏層ストッパ
ーの役割を果たしている。したがって、不純物濃度の薄
い領域１２７，１２８の厚さは、不純物濃度の濃い領域
１２５，１２６が無い場合の空乏層の厚さより薄くしな
ければならない。反転層が形成されたときの空乏層の厚
さは、不純物濃度の濃い領域１２５，１２６が無い場
合、不純物濃度が５×１０１７ｃｍ−３で約５０ｎｍで
ある。したがって、不純物濃度の濃い領域１２５，１２
６が空乏層ストッパーの役割を十分果たすためには、不
純物濃度の薄い領域１２７，１２８の厚さが４０ｎｍ以
下であることが好ましい。
【００６０】ここで、γが上昇したときの効果を見積
る。例えば、通常のウェル構造のＤＴＭＯＳにおいて
は、γは０．２程度である。一方、図４に示す半導体装
置では、γを０．５程度にすることができる。Ｖｂ＝
０．６Ｖとすると、（１）式より、γ＝０．２のときΔ
Ｖｔ＝−０．１２Ｖとなり、γ＝０．５のときΔＶｔ＝
−０．３０Ｖとなる。すなわち、γが０．２から０．５
に増加すると、閾値のシフト量の絶対値は０．１８Ｖ増
加する。したがって、同じ閾値（ここでの閾値とは、基
板バイアスが０のときの閾値）であれば、γが大きくな
ればドライブ電流が増加する。また、同じドライブ電流
であれば、γが大きくなれば閾値（ここでの閾値とは、
基板バイアスが０のときの閾値）を大きくすることがで
きる。例えば、γが０．２から０．５に増加すると、閾
値（ここでの閾値とは、基板バイアスが０のときの閾
値）が０．１８Ｖ増加しても同じドレイン電流を得るこ
とができる（実際は基板濃度が増加して空乏層幅が縮ま
るためドレイン電流は更に大きくなる）。室温における
ＤＴＭＯＳのサブスレショルド特性によると、ゲート電
圧０．０６Ｖにつきドレイン電流が１桁増加するから、
閾値（ここでの閾値とは、基板バイアスが０のときの閾
値）が０．１８Ｖ増加すれば、オフ電流は３桁小さくな
る。かくして、γを大きくすることによりオフ電流を低
減することが可能となる。
る。例えば、通常のウェル構造のＤＴＭＯＳにおいて
は、γは０．２程度である。一方、図４に示す半導体装
置では、γを０．５程度にすることができる。Ｖｂ＝
０．６Ｖとすると、（１）式より、γ＝０．２のときΔ
Ｖｔ＝−０．１２Ｖとなり、γ＝０．５のときΔＶｔ＝
−０．３０Ｖとなる。すなわち、γが０．２から０．５
に増加すると、閾値のシフト量の絶対値は０．１８Ｖ増
加する。したがって、同じ閾値（ここでの閾値とは、基
板バイアスが０のときの閾値）であれば、γが大きくな
ればドライブ電流が増加する。また、同じドライブ電流
であれば、γが大きくなれば閾値（ここでの閾値とは、
基板バイアスが０のときの閾値）を大きくすることがで
きる。例えば、γが０．２から０．５に増加すると、閾
値（ここでの閾値とは、基板バイアスが０のときの閾
値）が０．１８Ｖ増加しても同じドレイン電流を得るこ
とができる（実際は基板濃度が増加して空乏層幅が縮ま
るためドレイン電流は更に大きくなる）。室温における
ＤＴＭＯＳのサブスレショルド特性によると、ゲート電
圧０．０６Ｖにつきドレイン電流が１桁増加するから、
閾値（ここでの閾値とは、基板バイアスが０のときの閾
値）が０．１８Ｖ増加すれば、オフ電流は３桁小さくな
る。かくして、γを大きくすることによりオフ電流を低
減することが可能となる。
【００６１】同様にして、γ＝０．３、Ｖｂ＝０．６Ｖ
とすると、ΔＶｔ＝−０．１８Ｖとなる。したがって、
ドライブ電流が同じであるとすると、γが０．２から
０．３に上昇することによって、オフ電流は１桁低下す
る。図４に示す半導体装置においては、不純物濃度の薄
い領域１２７，１２８の厚さと不純物濃度の濃い領域１
２５，１２６の不純物濃度によってγが変化する。通常
のウェル構造を持つＤＴＭＯＳはγ＝０．２程度である
から、上述の結果よりγが０．３以上であることが望ま
しい。
とすると、ΔＶｔ＝−０．１８Ｖとなる。したがって、
ドライブ電流が同じであるとすると、γが０．２から
０．３に上昇することによって、オフ電流は１桁低下す
る。図４に示す半導体装置においては、不純物濃度の薄
い領域１２７，１２８の厚さと不純物濃度の濃い領域１
２５，１２６の不純物濃度によってγが変化する。通常
のウェル構造を持つＤＴＭＯＳはγ＝０．２程度である
から、上述の結果よりγが０．３以上であることが望ま
しい。
【００６２】なお、ＤＴＭＯＳのγは以下の方法で見積
ることができる。ＤＴＭＯＳと同じウェル不純物プロフ
ァイルを持つ通常ＭＯＳ（ゲート電極と浅いウェル領域
が接続されていないＭＯＳＦＥＴ）でのドライブ電流を
Ｉｃｖとする。ここで、ドライブ電流とは、Ｎチャネル
型ＭＯＳＦＥＴの場合、ソース領域に０Ｖ、ゲート電極
及びドレイン電極に電源電圧Ｖｄｄを加えた時のドレイ
ン電流である。一方、ＤＴＭＯＳのドライブ電流をＩｄ
ｔとする。これらは、 Ｉｃｖ＝ＷμＣｏｘ（Ｖｄｄ−Ｖｔｃ）２／２Ｌ …（３） Ｉｄｔ＝ＷμＣｏｘ（Ｖｄｄ−Ｖｔｃ−ΔＶｔ）２／２Ｌ …（４） γ＝−ΔＶｔ／Ｖｄｄ …（５） という式で表される。ここで、Ｗはゲート幅、μは移動
度、Ｃｏｘはゲート絶縁膜の静電容量、Ｖｔｃは通常Ｍ
ＯＳの閾値である。（３）〜（５）式より、 Ｉｄｔ／Ｉｃｖ＝（１−Ｖｔｃ／Ｖｄｄ＋γ）２／（１−Ｖｔｃ／Ｖｄｄ）２ …（６） となり、γ以外は直接測定可能な量であるから、（６）
式よりγを求めることができる。
ることができる。ＤＴＭＯＳと同じウェル不純物プロフ
ァイルを持つ通常ＭＯＳ（ゲート電極と浅いウェル領域
が接続されていないＭＯＳＦＥＴ）でのドライブ電流を
Ｉｃｖとする。ここで、ドライブ電流とは、Ｎチャネル
型ＭＯＳＦＥＴの場合、ソース領域に０Ｖ、ゲート電極
及びドレイン電極に電源電圧Ｖｄｄを加えた時のドレイ
ン電流である。一方、ＤＴＭＯＳのドライブ電流をＩｄ
ｔとする。これらは、 Ｉｃｖ＝ＷμＣｏｘ（Ｖｄｄ−Ｖｔｃ）２／２Ｌ …（３） Ｉｄｔ＝ＷμＣｏｘ（Ｖｄｄ−Ｖｔｃ−ΔＶｔ）２／２Ｌ …（４） γ＝−ΔＶｔ／Ｖｄｄ …（５） という式で表される。ここで、Ｗはゲート幅、μは移動
度、Ｃｏｘはゲート絶縁膜の静電容量、Ｖｔｃは通常Ｍ
ＯＳの閾値である。（３）〜（５）式より、 Ｉｄｔ／Ｉｃｖ＝（１−Ｖｔｃ／Ｖｄｄ＋γ）２／（１−Ｖｔｃ／Ｖｄｄ）２ …（６） となり、γ以外は直接測定可能な量であるから、（６）
式よりγを求めることができる。
【００６３】次に、図５及び図６を用いて本実施の形態
２の半導体装置の形成手順を説明する。
２の半導体装置の形成手順を説明する。
【００６４】まず、図５（ａ）に示すように、半導体基
板１１１上に、素子分離領域１３１，１３２を形成す
る。上記素子分離領域１３１，１３２は、例えばＳＴＩ
（Shallow Trench Isolation）法を用いて形成すること
ができる。上記ＳＴＩ法を用いれば、さまざまな幅の素
子分離領域を同時に形成するのが容易である。上記素子
分離領域１３１，１３２の深さは、互いに隣り合う素子
の浅いウェル領域１２３，１２４を電気的に分離し、か
つ深いウェル領域１２１，１２２は電気的に分離しない
ように設定される。素子分離領域１３１，１３２の深さ
は、例えば、０．２μｍ〜２μｍとするのが好ましい。
板１１１上に、素子分離領域１３１，１３２を形成す
る。上記素子分離領域１３１，１３２は、例えばＳＴＩ
（Shallow Trench Isolation）法を用いて形成すること
ができる。上記ＳＴＩ法を用いれば、さまざまな幅の素
子分離領域を同時に形成するのが容易である。上記素子
分離領域１３１，１３２の深さは、互いに隣り合う素子
の浅いウェル領域１２３，１２４を電気的に分離し、か
つ深いウェル領域１２１，１２２は電気的に分離しない
ように設定される。素子分離領域１３１，１３２の深さ
は、例えば、０．２μｍ〜２μｍとするのが好ましい。
【００６５】次に、上記半導体基板１１１内にＮ型の深
いウェル領域１２１とＰ型の深いウェル領域１２２を形
成する。Ｎ型を与える不純物イオンとしては３１Ｐ＋が
挙げられる。例えば、不純物イオンとして３１Ｐ＋を使
用した場合、注入エネルギーとして２４０ＫｅＶ〜１５
００ＫｅＶ、注入量として５×１０１１ｃｍ−２〜１×
１０１４ｃｍ−２の条件とすることができる。Ｐ型を与
える不純物イオンとしては１１Ｂ＋が挙げられる。例え
ば、不純物イオンとして１１Ｂ＋イオンを使用した場
合、注入エネルギーとして１００ＫｅＶ〜１０００Ｋｅ
Ｖ、注入量として５×１０１１ｃｍ−２〜１×１０１４
ｃｍ−２の条件とすることができる。
いウェル領域１２１とＰ型の深いウェル領域１２２を形
成する。Ｎ型を与える不純物イオンとしては３１Ｐ＋が
挙げられる。例えば、不純物イオンとして３１Ｐ＋を使
用した場合、注入エネルギーとして２４０ＫｅＶ〜１５
００ＫｅＶ、注入量として５×１０１１ｃｍ−２〜１×
１０１４ｃｍ−２の条件とすることができる。Ｐ型を与
える不純物イオンとしては１１Ｂ＋が挙げられる。例え
ば、不純物イオンとして１１Ｂ＋イオンを使用した場
合、注入エネルギーとして１００ＫｅＶ〜１０００Ｋｅ
Ｖ、注入量として５×１０１１ｃｍ−２〜１×１０１４
ｃｍ−２の条件とすることができる。
【００６６】次に、深いウェル領域１２１，１２２上
に、Ｐ型の浅いウェル領域１２３とＮ型の浅いウェル領
域１２４とを形成する。Ｎ型を与える不純物イオンとし
ては３ １Ｐ＋が挙げられる。例えば、不純物イオンとし
て３１Ｐ＋を使用した場合、注入エネルギーとして１３
０ＫｅＶ〜９００ＫｅＶ、注入量として５×１０１１ｃ
ｍ−２〜１×１０１４ｃｍ−２の条件で形成することが
できる。Ｐ型を与える不純物イオンとしては１１Ｂ＋が
挙げられる。例えば、不純物イオンとして１１Ｂ ＋イオ
ンを使用した場合、注入エネルギーとして６０ＫｅＶ〜
５００ＫｅＶ、注入量として５×１０１１ｃｍ−２〜１
×１０１４ｃｍ−２の条件で形成することができる。
に、Ｐ型の浅いウェル領域１２３とＮ型の浅いウェル領
域１２４とを形成する。Ｎ型を与える不純物イオンとし
ては３ １Ｐ＋が挙げられる。例えば、不純物イオンとし
て３１Ｐ＋を使用した場合、注入エネルギーとして１３
０ＫｅＶ〜９００ＫｅＶ、注入量として５×１０１１ｃ
ｍ−２〜１×１０１４ｃｍ−２の条件で形成することが
できる。Ｐ型を与える不純物イオンとしては１１Ｂ＋が
挙げられる。例えば、不純物イオンとして１１Ｂ ＋イオ
ンを使用した場合、注入エネルギーとして６０ＫｅＶ〜
５００ＫｅＶ、注入量として５×１０１１ｃｍ−２〜１
×１０１４ｃｍ−２の条件で形成することができる。
【００６７】ウェル領域を形成するための不純物注入の
順番は上記の限りではなく、順番を入れ替えてもよい。
順番は上記の限りではなく、順番を入れ替えてもよい。
【００６８】なお、上記浅いウェル領域１２３，１２４
と深いウェル領域１２１，１２２との接合の深さは、上
記浅いウェル領域１２３，１２４への不純物の注入条
件、深いウェル領域１２１，１２２への不純物の注入条
件、及びこれより後に行われる熱工程により決定され
る。上記素子分離領域１３１，１３２の深さは、隣接す
る素子の浅いウェル領域１２３，１２４が電気的に分離
され、かつ深いウェル領域１２１，１２２は電気的に分
離されないように設定される。
と深いウェル領域１２１，１２２との接合の深さは、上
記浅いウェル領域１２３，１２４への不純物の注入条
件、深いウェル領域１２１，１２２への不純物の注入条
件、及びこれより後に行われる熱工程により決定され
る。上記素子分離領域１３１，１３２の深さは、隣接す
る素子の浅いウェル領域１２３，１２４が電気的に分離
され、かつ深いウェル領域１２１，１２２は電気的に分
離されないように設定される。
【００６９】次に、図５（ａ）に示すように、上記浅い
ウェル領域１２３，１２４の最上層に、浅いウェル領域
１２３，１２４と同導電型の不純物を注入して、Ｐ型の
不純物濃度の濃い領域１２５及びＮ型の不純物濃度の濃
い領域１２６を形成する。Ｎ型を与える不純物イオンと
しては75Ａｓ+が挙げられる。例えば、不純物イオンと
して75Ａｓ+を使用した場合、注入エネルギーとして３
ＫｅＶ〜１５ＫｅＶ、注入量として１×１０１２ｃｍ
−２〜１×１０１３ｃｍ−２の条件で形成することがで
きる。Ｐ型を与える不純物イオンとしては115Ｉｎ+が挙
げられる。例えば、不純物イオンとして115Ｉｎ+イオン
を使用した場合、注入エネルギーとして５ＫｅＶ〜２０
ＫｅＶ、注入量として１×１０１２ｃｍ−２〜１×１０
１３ｃｍ− ２の条件で形成することができる。
ウェル領域１２３，１２４の最上層に、浅いウェル領域
１２３，１２４と同導電型の不純物を注入して、Ｐ型の
不純物濃度の濃い領域１２５及びＮ型の不純物濃度の濃
い領域１２６を形成する。Ｎ型を与える不純物イオンと
しては75Ａｓ+が挙げられる。例えば、不純物イオンと
して75Ａｓ+を使用した場合、注入エネルギーとして３
ＫｅＶ〜１５ＫｅＶ、注入量として１×１０１２ｃｍ
−２〜１×１０１３ｃｍ−２の条件で形成することがで
きる。Ｐ型を与える不純物イオンとしては115Ｉｎ+が挙
げられる。例えば、不純物イオンとして115Ｉｎ+イオン
を使用した場合、注入エネルギーとして５ＫｅＶ〜２０
ＫｅＶ、注入量として１×１０１２ｃｍ−２〜１×１０
１３ｃｍ− ２の条件で形成することができる。
【００７０】なお、不純物の濃い領域１２５，１２６形
成用の不純物イオンとして上記75Ａｓ+イオンや115Ｉｎ
+イオン以外にも、31Ｐ+イオン、122Ｓｂ+イオン、11Ｂ
+イオン、49ＢＦ2 +イオン、デカボランイオン等も使用
することができる。
成用の不純物イオンとして上記75Ａｓ+イオンや115Ｉｎ
+イオン以外にも、31Ｐ+イオン、122Ｓｂ+イオン、11Ｂ
+イオン、49ＢＦ2 +イオン、デカボランイオン等も使用
することができる。
【００７１】次に、図５（ｂ）に示すように、シリコン
基板の露出した活性領域にのみシリコン基板の面方位を
受け継いだ単結晶シリコン膜１４１を選択的にエピタキ
シャル成長させ、それ以外の領域にはポリシリコン膜１
４２を成長させる。すなわち、活性領域上には単結晶シ
リコン膜１４１が形成され、素子分離領域１３１，１３
２上ではポリシリコン膜１４２が形成される。単結晶シ
リコン膜１４１の厚さは、例えば８ｎｍ〜５０ｎｍとす
ることができる。上記選択エピタキシャル成長は、以下
の方法で行うことができる。ＨＦ（弗化水素酸）処理に
よりシリコン基板表面を清浄化した後、ＬＰＣＶＤ（減
圧化学的気相成長）法により、例えば、５８０℃〜６８
０℃、Ｓｉ２Ｈ６もしくはＳｉＨ４ガスが２０Ｐａ〜１
００Ｐａの条件でシリコン膜を堆積すれば、活性領域上
には単結晶シリコン膜を、それ以外の領域上にはポリシ
リコン膜を形成することができる。シリコン膜の形成時
には、導電型を与える不純物を含むガスを導入しないの
が最も望ましい。
基板の露出した活性領域にのみシリコン基板の面方位を
受け継いだ単結晶シリコン膜１４１を選択的にエピタキ
シャル成長させ、それ以外の領域にはポリシリコン膜１
４２を成長させる。すなわち、活性領域上には単結晶シ
リコン膜１４１が形成され、素子分離領域１３１，１３
２上ではポリシリコン膜１４２が形成される。単結晶シ
リコン膜１４１の厚さは、例えば８ｎｍ〜５０ｎｍとす
ることができる。上記選択エピタキシャル成長は、以下
の方法で行うことができる。ＨＦ（弗化水素酸）処理に
よりシリコン基板表面を清浄化した後、ＬＰＣＶＤ（減
圧化学的気相成長）法により、例えば、５８０℃〜６８
０℃、Ｓｉ２Ｈ６もしくはＳｉＨ４ガスが２０Ｐａ〜１
００Ｐａの条件でシリコン膜を堆積すれば、活性領域上
には単結晶シリコン膜を、それ以外の領域上にはポリシ
リコン膜を形成することができる。シリコン膜の形成時
には、導電型を与える不純物を含むガスを導入しないの
が最も望ましい。
【００７２】次に、図５（ｃ）に示すように、弗化水素
酸と、硝酸と、酢酸の混合液により、ポリシリコン膜１
４２を選択的にエッチングする。このように、活性領域
上には単結晶シリコン膜を、それ以外の領域上にはポリ
シリコン膜を形成し、ポリシリコンのみをエッチングす
る方法では、素子分離領域上のシリコン残りを防止する
効果が大きいという利点がある。
酸と、硝酸と、酢酸の混合液により、ポリシリコン膜１
４２を選択的にエッチングする。このように、活性領域
上には単結晶シリコン膜を、それ以外の領域上にはポリ
シリコン膜を形成し、ポリシリコンのみをエッチングす
る方法では、素子分離領域上のシリコン残りを防止する
効果が大きいという利点がある。
【００７３】なお、上記活性領域上には単結晶シリコン
膜を、それ以外の領域上にはポリシリコン膜を形成する
工程と、ポリシリコン膜を選択的にエッチングする工程
とは、他の工程で置きかえることができる。すなわち、
図５（ａ）の状態で上記活性領域上のみに単結晶シリコ
ン膜を選択エピタキシャル成長させることによって、エ
ッチングを行うことなく直接図５（ｃ）の状態にするこ
とができる。この方法によれば、より少ない工程で活性
領域上のみに単結晶シリコン膜を形成することができ
る。
膜を、それ以外の領域上にはポリシリコン膜を形成する
工程と、ポリシリコン膜を選択的にエッチングする工程
とは、他の工程で置きかえることができる。すなわち、
図５（ａ）の状態で上記活性領域上のみに単結晶シリコ
ン膜を選択エピタキシャル成長させることによって、エ
ッチングを行うことなく直接図５（ｃ）の状態にするこ
とができる。この方法によれば、より少ない工程で活性
領域上のみに単結晶シリコン膜を形成することができ
る。
【００７４】次に、図６（ｄ）に示すように、単結晶シ
リコン膜１４１上に、ゲート絶縁膜１５１及びゲート電
極１５２を形成する。この時の熱処理により、単結晶シ
リコン膜１４１には、不純物濃度の濃い領域１２５，１
２６から不純物が拡散し、夫々Ｐ型の不純物濃度の薄い
領域１２７及びＮ型の不純物濃度の薄い領域１２８とな
る。
リコン膜１４１上に、ゲート絶縁膜１５１及びゲート電
極１５２を形成する。この時の熱処理により、単結晶シ
リコン膜１４１には、不純物濃度の濃い領域１２５，１
２６から不純物が拡散し、夫々Ｐ型の不純物濃度の薄い
領域１２７及びＮ型の不純物濃度の薄い領域１２８とな
る。
【００７５】次に、図６（ｅ）に示すように、ソース領
域１６１，１６３及びドレイン領域１６２，１６４を形
成する。この時、ゲート側壁絶縁膜１５３を利用して、
公知の方法でＬＤＤ（Lightly Doped Drain）領域を形
成してもよい。
域１６１，１６３及びドレイン領域１６２，１６４を形
成する。この時、ゲート側壁絶縁膜１５３を利用して、
公知の方法でＬＤＤ（Lightly Doped Drain）領域を形
成してもよい。
【００７６】なお、ＤＴＭＯＳを作成するために必須で
ある、ゲート電極と浅いウェル領域とを接続する方法
は、特開平１０−２２４６２号公報で開示されている。
ある、ゲート電極と浅いウェル領域とを接続する方法
は、特開平１０−２２４６２号公報で開示されている。
【００７７】この後、不純物の活性化アニールを行う。
活性化アニールは、不純物が十分に活性化され、かつ不
純物が過度に拡散しないような条件で行う。例えば、８
００℃〜１０００℃で１０〜１００秒間のアニールとす
ることができる。
活性化アニールは、不純物が十分に活性化され、かつ不
純物が過度に拡散しないような条件で行う。例えば、８
００℃〜１０００℃で１０〜１００秒間のアニールとす
ることができる。
【００７８】この後、公知の手法により、配線等を形成
することによりＣＭＯＳ回路を構成して半導体装置を形
成することができる。
することによりＣＭＯＳ回路を構成して半導体装置を形
成することができる。
【００７９】なお、ＤＴＭＯＳ以外にも、通常構造のＭ
ＯＳＦＥＴが混在していても良い。この場合は、通常の
ＭＯＳＦＥＴとすべき素子においては、ゲート電極と浅
いウェル領域とを接続せず、浅いウェル領域の電位を固
定すればよい。
ＯＳＦＥＴが混在していても良い。この場合は、通常の
ＭＯＳＦＥＴとすべき素子においては、ゲート電極と浅
いウェル領域とを接続せず、浅いウェル領域の電位を固
定すればよい。
【００８０】上記製造方法によれば、あらかじめ浅いウ
ェル領域の最上層部に不純物濃度の濃い領域を形成して
おいて、その後に単結晶シリコン膜をエピタキシャル成
長させている。そのため、表面側から深さ方向に順に、
不純物濃度の薄い領域１２７，１２８と、不純物濃度の
濃い領域１２５，１２６とを、イオン注入では困難な急
峻なプロファイルを持つように形成することができる。
また、活性領域上に成長した膜は基板結晶の方位を受け
継いだ単結晶シリコンであるから、改めて再結晶化する
ための熱工程が不要となり、急峻なプロファイルを形成
することができる。したがって、基板バイアス効果が顕
著なＤＴＭＯＳからなるＣＭＯＳ回路を形成することが
できる。
ェル領域の最上層部に不純物濃度の濃い領域を形成して
おいて、その後に単結晶シリコン膜をエピタキシャル成
長させている。そのため、表面側から深さ方向に順に、
不純物濃度の薄い領域１２７，１２８と、不純物濃度の
濃い領域１２５，１２６とを、イオン注入では困難な急
峻なプロファイルを持つように形成することができる。
また、活性領域上に成長した膜は基板結晶の方位を受け
継いだ単結晶シリコンであるから、改めて再結晶化する
ための熱工程が不要となり、急峻なプロファイルを形成
することができる。したがって、基板バイアス効果が顕
著なＤＴＭＯＳからなるＣＭＯＳ回路を形成することが
できる。
【００８１】本実施の半導体装置によれば、ＤＴＭＯＳ
４，５のゲート絶縁膜１５１，１５１の直下には不純物
濃度の薄い領域１２７，１２８が形成され、さらにその
下には不純物濃度の濃い領域１２５，１２６が形成され
ている。上記不純物濃度の薄い領域１２７，１２８は、
その厚さが通常の不純物プロファイルをもつＤＴＭＯＳ
で形成されるゲート空乏層幅より薄いので、ゲート絶縁
膜から浅いウェル領域側に伸びる空乏層幅が抑制され
る。そのため、基板バイアス効果が増大するので、ＤＴ
ＭＯＳの閾値を高くしてオフ電流を少なくすることがで
きる。したがって、ＤＴＭＯＳによるＣＭＯＳ回路から
なる半導体装置を、動作速度を高速に保ったまま低消費
電力化することができる。
４，５のゲート絶縁膜１５１，１５１の直下には不純物
濃度の薄い領域１２７，１２８が形成され、さらにその
下には不純物濃度の濃い領域１２５，１２６が形成され
ている。上記不純物濃度の薄い領域１２７，１２８は、
その厚さが通常の不純物プロファイルをもつＤＴＭＯＳ
で形成されるゲート空乏層幅より薄いので、ゲート絶縁
膜から浅いウェル領域側に伸びる空乏層幅が抑制され
る。そのため、基板バイアス効果が増大するので、ＤＴ
ＭＯＳの閾値を高くしてオフ電流を少なくすることがで
きる。したがって、ＤＴＭＯＳによるＣＭＯＳ回路から
なる半導体装置を、動作速度を高速に保ったまま低消費
電力化することができる。
【００８２】（実施の形態３）本実施の形態３の半導体
装置は、ＤＴＭＯＳからなるＣＭＯＳ回路において、Ｄ
ＴＭＯＳの基板バイアス効果を増大することにより所望
のドレイン電流を得るための閾値を上昇させ、結果とし
てオフ電流を減少させる別の方法を示すものである。本
実施の形態３の半導体装置を、図７を用いて説明する。
装置は、ＤＴＭＯＳからなるＣＭＯＳ回路において、Ｄ
ＴＭＯＳの基板バイアス効果を増大することにより所望
のドレイン電流を得るための閾値を上昇させ、結果とし
てオフ電流を減少させる別の方法を示すものである。本
実施の形態３の半導体装置を、図７を用いて説明する。
【００８３】本実施の形態３の半導体装置が、実施の形
態２の半導体装置と異なるのは、ゲート絶縁膜直下にお
ける不純物プロファイルのみである。すなわち、本実施
の形態３では、ゲート絶縁膜の直下のチャネル領域に、
ウェル領域の導電型とは異なる導電型の不純物がドープ
された、いわゆるカウンタードープ構造を採用してい
る。
態２の半導体装置と異なるのは、ゲート絶縁膜直下にお
ける不純物プロファイルのみである。すなわち、本実施
の形態３では、ゲート絶縁膜の直下のチャネル領域に、
ウェル領域の導電型とは異なる導電型の不純物がドープ
された、いわゆるカウンタードープ構造を採用してい
る。
【００８４】Ｎチャネル型ＤＴＭＯＳ６のゲート絶縁膜
１５１の直下には、Ｎ型の不純物濃度の薄い領域１７３
が形成され、さらにその下部にＮ型の不純物濃度の濃い
領域１７１が形成されている。一方、Ｐチャネル型ＤＴ
ＭＯＳ７のゲート絶縁膜１５１の直下には、Ｐ型の不純
物濃度の薄い領域１７４が形成され、さらにその下部に
Ｐ型の不純物濃度の濃い領域１７２が形成されている。
不純物濃度の薄い領域１７３，１７４の厚さは、例え
ば、５ｎｍ〜１０ｎｍとし、不純物濃度を５×１０１６
ｃｍ−３〜２×１０１７ｃｍ−３とすることができる。
また、不純物濃度の濃い領域１７１，１７２の厚さは、
例えば、５ｎｍ〜１５ｎｍとし、不純物濃度を１×１０
１７ｃｍ−３〜２×１０１８ｃｍ−３とすることができ
る。
１５１の直下には、Ｎ型の不純物濃度の薄い領域１７３
が形成され、さらにその下部にＮ型の不純物濃度の濃い
領域１７１が形成されている。一方、Ｐチャネル型ＤＴ
ＭＯＳ７のゲート絶縁膜１５１の直下には、Ｐ型の不純
物濃度の薄い領域１７４が形成され、さらにその下部に
Ｐ型の不純物濃度の濃い領域１７２が形成されている。
不純物濃度の薄い領域１７３，１７４の厚さは、例え
ば、５ｎｍ〜１０ｎｍとし、不純物濃度を５×１０１６
ｃｍ−３〜２×１０１７ｃｍ−３とすることができる。
また、不純物濃度の濃い領域１７１，１７２の厚さは、
例えば、５ｎｍ〜１５ｎｍとし、不純物濃度を１×１０
１７ｃｍ−３〜２×１０１８ｃｍ−３とすることができ
る。
【００８５】本実施の形態の半導体装置によっても、ゲ
ート空乏層幅を抑制することができる。しかも、γは
０．８〜１．０程度にまで大きくすることができるの
で、基板バイアス効果は実施の形態２の半導体装置より
もいっそう大きくすることができる。したがって、より
低消費電力で高速動作が可能な、ＤＴＭＯＳによるＣＭ
ＯＳ回路からなる半導体装置が提供される。
ート空乏層幅を抑制することができる。しかも、γは
０．８〜１．０程度にまで大きくすることができるの
で、基板バイアス効果は実施の形態２の半導体装置より
もいっそう大きくすることができる。したがって、より
低消費電力で高速動作が可能な、ＤＴＭＯＳによるＣＭ
ＯＳ回路からなる半導体装置が提供される。
【００８６】（実施の形態４）実施の形態１の半導体装
置と、実施の形態２または３の半導体装置との長所を組
み合わせれば、更に低消費電力な、ＤＴＭＯＳによるＣ
ＭＯＳ回路からなる半導体装置が提供される。
置と、実施の形態２または３の半導体装置との長所を組
み合わせれば、更に低消費電力な、ＤＴＭＯＳによるＣ
ＭＯＳ回路からなる半導体装置が提供される。
【００８７】実施の形態１の半導体装置では、スタンド
バイ時に電源電圧を低下させることにより、ゲート電流
を低減する。しかしながら、例えば図１の例では、電源
電圧が０．４Ｖ以下となる領域ではリーク電流に対する
寄与はオフ電流が支配的になる。そのため、更にリーク
電流を減少させるためには、閾値を上げれば良いが、そ
うするとドライブ電流が減少して回路の動作速度が低下
してしまう。
バイ時に電源電圧を低下させることにより、ゲート電流
を低減する。しかしながら、例えば図１の例では、電源
電圧が０．４Ｖ以下となる領域ではリーク電流に対する
寄与はオフ電流が支配的になる。そのため、更にリーク
電流を減少させるためには、閾値を上げれば良いが、そ
うするとドライブ電流が減少して回路の動作速度が低下
してしまう。
【００８８】そこで、実施の形態２または３の半導体装
置を用いれば、基板バイアス効果の増大により、ＤＴＭ
ＯＳのドライブ電流を保ったまま閾値を上げることがで
きるので、オフリークを低減することができる。回路が
スタンドバイ時には、その分更に電源電圧を低下させて
ゲート電流を低減することが有効となる。したがって、
ＤＴＭＯＳによるＣＭＯＳ回路からなる半導体装置を、
動作速度を高速に保ったまま更に低消費電力化すること
ができる。
置を用いれば、基板バイアス効果の増大により、ＤＴＭ
ＯＳのドライブ電流を保ったまま閾値を上げることがで
きるので、オフリークを低減することができる。回路が
スタンドバイ時には、その分更に電源電圧を低下させて
ゲート電流を低減することが有効となる。したがって、
ＤＴＭＯＳによるＣＭＯＳ回路からなる半導体装置を、
動作速度を高速に保ったまま更に低消費電力化すること
ができる。
【００８９】（実施の形態５）実施の形態１〜４のいず
れかの半導体装置を、スタティック型ランダムアクセス
メモリ（ＳＲＡＭ）に用いることができる。ＳＲＡＭは
高速動作が可能ではあるが、揮発性メモリであるため
に、スタンドバイ時のリーク電流が問題となっていた。
れかの半導体装置を、スタティック型ランダムアクセス
メモリ（ＳＲＡＭ）に用いることができる。ＳＲＡＭは
高速動作が可能ではあるが、揮発性メモリであるため
に、スタンドバイ時のリーク電流が問題となっていた。
【００９０】図８は本実施の形態５となるＳＲＡＭの回
路図である。Ｎ１，Ｎ２，ＳＴ１，ＳＴ２はＮチャネル
型ＤＴＭＯＳであり、Ｐ１，Ｐ２はＰチャネル型ＤＴＭ
ＯＳである。また、ＷＤはワード線、ＢＩＴ１は第１ビ
ット線、ＢＩＴ２は第２ビット線、ＶＤＤは電源線、Ｇ
ＮＤは接地線である。
路図である。Ｎ１，Ｎ２，ＳＴ１，ＳＴ２はＮチャネル
型ＤＴＭＯＳであり、Ｐ１，Ｐ２はＰチャネル型ＤＴＭ
ＯＳである。また、ＷＤはワード線、ＢＩＴ１は第１ビ
ット線、ＢＩＴ２は第２ビット線、ＶＤＤは電源線、Ｇ
ＮＤは接地線である。
【００９１】Ｎ１とＰ１、Ｎ２とＰ２は夫々対になって
相補型のインバータ回路を構成し、２つのインバータ回
路がフリップフロップ回路を構成している。また、ＳＴ
１とＳＴ２は選択トランジスタとなっている。ＳＲＡＭ
をＤＴＭＯＳで構成した場合、実施の形態１〜４のいず
れかの半導体装置を用いることにより、スタンドバイ時
のリーク電流を低減することができる。したがって、ス
タティック型ランダムアクセスメモリの動作速度を高速
に保ったまま低消費電力化することができる。
相補型のインバータ回路を構成し、２つのインバータ回
路がフリップフロップ回路を構成している。また、ＳＴ
１とＳＴ２は選択トランジスタとなっている。ＳＲＡＭ
をＤＴＭＯＳで構成した場合、実施の形態１〜４のいず
れかの半導体装置を用いることにより、スタンドバイ時
のリーク電流を低減することができる。したがって、ス
タティック型ランダムアクセスメモリの動作速度を高速
に保ったまま低消費電力化することができる。
【００９２】（実施の形態６）実施の形態１〜５のいず
れかの半導体装置を、電池駆動の携帯電子機器、特に携
帯情報端末に用いることができる。携帯電子機器として
は、携帯情報端末、携帯電話、ゲーム機器などが挙げら
れる。
れかの半導体装置を、電池駆動の携帯電子機器、特に携
帯情報端末に用いることができる。携帯電子機器として
は、携帯情報端末、携帯電話、ゲーム機器などが挙げら
れる。
【００９３】図９は、携帯電話の例を示している。制御
回路２１１には、本発明の半導体装置が組み込まれてい
る。なお、上記制御回路２１１は、本発明の半導体装置
からなる論理回路と、メモリとを混載したＬＳＩ（大規
模集積回路）から成っていてもよい。２１２は電池、２
１３はＲＦ（無線周波数）回路部、２１４は表示部、２
１５はアンテナ部、２１６は信号線、２１７は電源線で
ある。
回路２１１には、本発明の半導体装置が組み込まれてい
る。なお、上記制御回路２１１は、本発明の半導体装置
からなる論理回路と、メモリとを混載したＬＳＩ（大規
模集積回路）から成っていてもよい。２１２は電池、２
１３はＲＦ（無線周波数）回路部、２１４は表示部、２
１５はアンテナ部、２１６は信号線、２１７は電源線で
ある。
【００９４】本発明の半導体装置を携帯電子機器に用い
ることにより、携帯電子機器の機能と動作速度を保った
ままＬＳＩ部の消費電力を大幅に下げることが可能にな
る。これにより、電池寿命を大幅にのばすことが可能に
なる。
ることにより、携帯電子機器の機能と動作速度を保った
ままＬＳＩ部の消費電力を大幅に下げることが可能にな
る。これにより、電池寿命を大幅にのばすことが可能に
なる。
【００９５】
【発明の効果】以上より明らかなように、第１の発明の
半導体装置によれば、上記動的閾値トランジスタからな
る相補型回路は、アクティブモードとスタンドバイモー
ドの少なくとも２つの動作モードを有する。そして、ア
クティブモードでは、十分に高い電源電圧が供給される
ので、回路を高速に動作させることができる。一方、回
路が休止状態にあるとき、あるいは低速で動作させると
きにはスタンドバイモードとして、低い電源電圧を与え
てリーク電流の主因となるゲート電流を著しく抑制する
ことができる。したがって、動的閾値トランジスタによ
る相補型回路からなる半導体装置を、動作速度を高速に
保ったまま低消費電力化することができる。
半導体装置によれば、上記動的閾値トランジスタからな
る相補型回路は、アクティブモードとスタンドバイモー
ドの少なくとも２つの動作モードを有する。そして、ア
クティブモードでは、十分に高い電源電圧が供給される
ので、回路を高速に動作させることができる。一方、回
路が休止状態にあるとき、あるいは低速で動作させると
きにはスタンドバイモードとして、低い電源電圧を与え
てリーク電流の主因となるゲート電流を著しく抑制する
ことができる。したがって、動的閾値トランジスタによ
る相補型回路からなる半導体装置を、動作速度を高速に
保ったまま低消費電力化することができる。
【００９６】一実施形態の半導体装置によれば、上記相
補型の回路のリーク電流を、上記動的閾値トランジスタ
のオフ電流が規定する大きさまで十分に小さくすること
ができる。すなわち、上記第１の発明の半導体装置の効
果を最大限引き出すことができる。
補型の回路のリーク電流を、上記動的閾値トランジスタ
のオフ電流が規定する大きさまで十分に小さくすること
ができる。すなわち、上記第１の発明の半導体装置の効
果を最大限引き出すことができる。
【００９７】一実施形態の半導体装置によれば、上記動
的閾値トランジスタからなる上記相補型の回路を複数の
基本回路ブロックに分割し、夫々を独立にアクティブモ
ードまたはスタンドバイモードにすることができる。し
たがって、高速動作させる必要がある基本回路ブロック
のみアクティブモードとし、その他の基本回路ブロック
をスタンドバイモードとしてリーク電流を低減すること
ができる。したがって、回路の動作速度を高速に保った
ままさらに低消費電力化することができる。
的閾値トランジスタからなる上記相補型の回路を複数の
基本回路ブロックに分割し、夫々を独立にアクティブモ
ードまたはスタンドバイモードにすることができる。し
たがって、高速動作させる必要がある基本回路ブロック
のみアクティブモードとし、その他の基本回路ブロック
をスタンドバイモードとしてリーク電流を低減すること
ができる。したがって、回路の動作速度を高速に保った
ままさらに低消費電力化することができる。
【００９８】また、第２の発明の半導体装置によれば、
上記第１導電型および第２導電型の動的閾値トランジス
タとで相補型の回路が構成されている。そして、上記第
１導電型（第２導電型）の動的閾値トランジスタの上記
第２導電型（第１導電型）の浅いウェル領域内には、ゲ
ート絶縁膜との界面側から深さ方向に順に、第２導電型
（第１導電型）の不純物濃度の薄い層と、第２導電型
（第１導電型）の不純物濃度の濃い層とが形成され、上
記第２導電型（第１導電型）の不純物濃度の薄い層の厚
さは４０ｎｍ以下である。そのため、上記不純物濃度の
濃い層によって、ゲート絶縁膜から浅いウェル領域側に
形成される空乏層の伸びが抑制される。その結果、基板
バイアス効果が増大するので、動的閾値トランジスタの
閾値を高くしてオフ電流を少なくすることができる。し
たがって、動的閾値トランジスタによる相補型回路から
なる半導体装置を、動作速度を高速に保ったまま低消費
電力化することができる。
上記第１導電型および第２導電型の動的閾値トランジス
タとで相補型の回路が構成されている。そして、上記第
１導電型（第２導電型）の動的閾値トランジスタの上記
第２導電型（第１導電型）の浅いウェル領域内には、ゲ
ート絶縁膜との界面側から深さ方向に順に、第２導電型
（第１導電型）の不純物濃度の薄い層と、第２導電型
（第１導電型）の不純物濃度の濃い層とが形成され、上
記第２導電型（第１導電型）の不純物濃度の薄い層の厚
さは４０ｎｍ以下である。そのため、上記不純物濃度の
濃い層によって、ゲート絶縁膜から浅いウェル領域側に
形成される空乏層の伸びが抑制される。その結果、基板
バイアス効果が増大するので、動的閾値トランジスタの
閾値を高くしてオフ電流を少なくすることができる。し
たがって、動的閾値トランジスタによる相補型回路から
なる半導体装置を、動作速度を高速に保ったまま低消費
電力化することができる。
【００９９】また、第３の発明の半導体装置の製造方法
によれば、あらかじめ上記活性領域の最上層部に不純物
濃度の濃い領域を形成しておいて、その後に単結晶半導
体膜をエピタキシャル成長させている。そのため、上記
第１導電型（第２導電型）の動的閾値トランジスタのた
めに、表面側から深さ方向に順に、第２導電型（第１導
電型）の不純物濃度の薄い層と、第２導電型（第１導電
型）の不純物濃度の濃い層とを、イオン注入では困難な
急峻なプロファイルを持つように形成することができ
る。また、上記活性領域上に成長した膜は基板結晶の方
位を受け継いだ単結晶半導体膜であるから、改めて再結
晶化するための熱工程が不要となり、急峻なプロファイ
ルを維持することができる。
によれば、あらかじめ上記活性領域の最上層部に不純物
濃度の濃い領域を形成しておいて、その後に単結晶半導
体膜をエピタキシャル成長させている。そのため、上記
第１導電型（第２導電型）の動的閾値トランジスタのた
めに、表面側から深さ方向に順に、第２導電型（第１導
電型）の不純物濃度の薄い層と、第２導電型（第１導電
型）の不純物濃度の濃い層とを、イオン注入では困難な
急峻なプロファイルを持つように形成することができ
る。また、上記活性領域上に成長した膜は基板結晶の方
位を受け継いだ単結晶半導体膜であるから、改めて再結
晶化するための熱工程が不要となり、急峻なプロファイ
ルを維持することができる。
【０１００】また、上記活性領域以外の領域上、例えば
上記素子分離領域上には、単結晶半導体膜に対して選択
エッチング可能な多結晶半導体膜が形成される。そのた
め、素子間およびソース・ドレイン領域間を分離するた
めには、等方性エッチングにより上記多結晶半導体膜を
除去するだけでよい。
上記素子分離領域上には、単結晶半導体膜に対して選択
エッチング可能な多結晶半導体膜が形成される。そのた
め、素子間およびソース・ドレイン領域間を分離するた
めには、等方性エッチングにより上記多結晶半導体膜を
除去するだけでよい。
【０１０１】したがって、比較的簡単な工程で高性能な
上記第２の発明の半導体装置を製造することができる。
上記第２の発明の半導体装置を製造することができる。
【０１０２】また、第４の発明の半導体装置の製造方法
によれば、あらかじめ上記活性領域の最上層部に不純物
濃度の濃い領域を形成しておいて、その後に単結晶半導
体膜をエピタキシャル成長させている。そのため、上記
第１導電型（第２導電型）の動的閾値トランジスタのた
めに、表面側から深さ方向に順に、第２導電型（第１導
電型）の不純物濃度の薄い層と、第２導電型（第１導電
型）の不純物濃度の濃い層とを、イオン注入では困難な
急峻なプロファイルを持つように形成することができ
る。また、上記活性領域上に成長した膜は基板結晶の方
位を受け継いだ単結晶半導体膜であるから、改めて再結
晶化するための熱工程が不要となり、急峻なプロファイ
ルを維持することができる。
によれば、あらかじめ上記活性領域の最上層部に不純物
濃度の濃い領域を形成しておいて、その後に単結晶半導
体膜をエピタキシャル成長させている。そのため、上記
第１導電型（第２導電型）の動的閾値トランジスタのた
めに、表面側から深さ方向に順に、第２導電型（第１導
電型）の不純物濃度の薄い層と、第２導電型（第１導電
型）の不純物濃度の濃い層とを、イオン注入では困難な
急峻なプロファイルを持つように形成することができ
る。また、上記活性領域上に成長した膜は基板結晶の方
位を受け継いだ単結晶半導体膜であるから、改めて再結
晶化するための熱工程が不要となり、急峻なプロファイ
ルを維持することができる。
【０１０３】また、上記活性領域のみに、単結晶半導体
膜が選択エピタキシャル成長する。そのため、上記活性
領域以外の領域上、例えば素子間およびソース・ドレイ
ン領域間を分離するための等方性エッチングなどが必要
ない。
膜が選択エピタキシャル成長する。そのため、上記活性
領域以外の領域上、例えば素子間およびソース・ドレイ
ン領域間を分離するための等方性エッチングなどが必要
ない。
【０１０４】したがって、更に簡単な工程により、上記
第２の発明の半導体装置を製造することができる。
第２の発明の半導体装置を製造することができる。
【０１０５】また、第５の発明の半導体装置によれば、
上記第１導電型および第２導電型の動的閾値トランジス
タとで相補型の回路が構成されている。そして、上記第
１導電型（第２導電型）の動的閾値トランジスタの上記
第２導電型（第１導電型）の浅いウェル領域上には、ゲ
ート絶縁膜との界面側から深さ方向に順に、第１導電型
（第２導電型）の不純物濃度の薄い層と、第１導電型
（第２導電型）の不純物濃度の濃い層とが形成されてい
る。このような、いわゆるカウンタードープ構造によっ
てもまた、上記第２の発明の半導体装置と同様に空乏層
の伸びを抑制することができる。しかも、その抑制の度
合いは上記第２の発明の半導体装置よりも大きい。その
結果、基板バイアス効果はさらに増大するので、動的閾
値トランジスタの閾値をさらに高くしてオフ電流を少な
くすることができる。したがって、動的閾値トランジス
タによる相補型回路からなる半導体装置を、動作速度を
高速に保ったままさらに低消費電力化することができ
る。
上記第１導電型および第２導電型の動的閾値トランジス
タとで相補型の回路が構成されている。そして、上記第
１導電型（第２導電型）の動的閾値トランジスタの上記
第２導電型（第１導電型）の浅いウェル領域上には、ゲ
ート絶縁膜との界面側から深さ方向に順に、第１導電型
（第２導電型）の不純物濃度の薄い層と、第１導電型
（第２導電型）の不純物濃度の濃い層とが形成されてい
る。このような、いわゆるカウンタードープ構造によっ
てもまた、上記第２の発明の半導体装置と同様に空乏層
の伸びを抑制することができる。しかも、その抑制の度
合いは上記第２の発明の半導体装置よりも大きい。その
結果、基板バイアス効果はさらに増大するので、動的閾
値トランジスタの閾値をさらに高くしてオフ電流を少な
くすることができる。したがって、動的閾値トランジス
タによる相補型回路からなる半導体装置を、動作速度を
高速に保ったままさらに低消費電力化することができ
る。
【０１０６】また、第６の発明の半導体装置は、相補型
の回路を構成する上記の動的閾値トランジスタの基板バ
イアス効果因子γが０．３以上であるから、従来技術に
よる動的閾値トランジスタに比べて十分大きな基板バイ
アス効果を得ることができる。したがって、動的閾値ト
ランジスタによる相補型回路からなる半導体装置を、動
作速度を高速に保ったまま低消費電力化することができ
る。
の回路を構成する上記の動的閾値トランジスタの基板バ
イアス効果因子γが０．３以上であるから、従来技術に
よる動的閾値トランジスタに比べて十分大きな基板バイ
アス効果を得ることができる。したがって、動的閾値ト
ランジスタによる相補型回路からなる半導体装置を、動
作速度を高速に保ったまま低消費電力化することができ
る。
【０１０７】また、第７の発明の半導体装置によれば、
基板バイアス効果の大きな動的閾値を用いて相補型回路
を組むことによりオフリークを非常に小さくすることが
でき、かつ回路がスタンドバイ状態にあるときにはゲー
ト電流を非常に小さくすることができる。したがって、
動的閾値トランジスタによる相補型回路からなる半導体
装置を、動作速度を高速に保ったまま著しく低消費電力
化することができる。
基板バイアス効果の大きな動的閾値を用いて相補型回路
を組むことによりオフリークを非常に小さくすることが
でき、かつ回路がスタンドバイ状態にあるときにはゲー
ト電流を非常に小さくすることができる。したがって、
動的閾値トランジスタによる相補型回路からなる半導体
装置を、動作速度を高速に保ったまま著しく低消費電力
化することができる。
【０１０８】また、第８の発明のスタティック型ランダ
ムアクセスメモリ装置は、上記第１，第２，第５，第６
のいずれかの発明の半導体装置を具備しているので、ス
タンドバイ時のリーク電流を低減することができる。し
たがって、スタティック型ランダムアクセスメモリの動
作速度を高速に保ったまま低消費電力化することができ
る。
ムアクセスメモリ装置は、上記第１，第２，第５，第６
のいずれかの発明の半導体装置を具備しているので、ス
タンドバイ時のリーク電流を低減することができる。し
たがって、スタティック型ランダムアクセスメモリの動
作速度を高速に保ったまま低消費電力化することができ
る。
【０１０９】また、第９の発明の携帯電子機器は、上記
発明の半導体装置を具備するから、ＬＳＩ（大規模集積
回路）部等の消費電力が大幅に減少して、電池寿命を大
幅にのばすことができる。
発明の半導体装置を具備するから、ＬＳＩ（大規模集積
回路）部等の消費電力が大幅に減少して、電池寿命を大
幅にのばすことができる。
【図１】 本発明の実施の形態１の半導体装置を構成す
る、Ｎチャネル型ＤＴＭＯＳのドレイン電流およびゲー
ト電流のゲート電圧依存性を示すグラフである。
る、Ｎチャネル型ＤＴＭＯＳのドレイン電流およびゲー
ト電流のゲート電圧依存性を示すグラフである。
【図２】 本発明の実施の形態１の半導体装置を構成す
る、Ｐチャネル型ＤＴＭＯＳのドレイン電流およびゲー
ト電流のゲート電圧依存性を示すグラフである。
る、Ｐチャネル型ＤＴＭＯＳのドレイン電流およびゲー
ト電流のゲート電圧依存性を示すグラフである。
【図３】 本発明の実施の形態１の半導体装置の構成を
示す図である。
示す図である。
【図４】 本発明の実施の形態２の半導体装置の断面図
である。
である。
【図５】 本発明の実施の形態２の半導体装置を作成す
る手順を示す図である。
る手順を示す図である。
【図６】 本発明の実施の形態２の半導体装置を作成す
る手順を示す図である。
る手順を示す図である。
【図７】 本発明の実施の形態３の半導体装置の断面図
である。
である。
【図８】 本発明の実施の形態５のスタティック型ラン
ダムアクセスメモリ装置の回路図である。
ダムアクセスメモリ装置の回路図である。
【図９】 本発明の実施の形態６の携帯電子機器の構成
を示す図である。
を示す図である。
【図１０】 Ｎチャネル型ＤＴＭＯＳのドレイン電流お
よびゲート電流のゲート電圧依存性を示すグラフであ
り、従来技術の問題点を説明する図である。
よびゲート電流のゲート電圧依存性を示すグラフであ
り、従来技術の問題点を説明する図である。
【図１１】 ＤＴＭＯＳを用いて構成したインバータ回
路の回路図であり、従来技術の問題点を説明する図であ
る。
路の回路図であり、従来技術の問題点を説明する図であ
る。
４，６ Ｎチャネル型ＤＴＭＯＳ
５，７ Ｐチャネル型ＤＴＭＯＳ
１２１ Ｎ型の深いウェル領域
１２２ Ｐ型の深いウェル領域
１２３ Ｐ型の浅いウェル領域
１２４ Ｎ型の浅いウェル領域
１２５，１７２ Ｐ型の不純物濃度の濃い領域
１２６，１７１ Ｎ型の不純物濃度の濃い領域
１２７，１７４ Ｐ型の不純物濃度の薄い領域
１２８，１７３ Ｎ型の不純物濃度の薄い領域
１５１ ゲート絶縁膜
１５２ ゲート電極
１６１ Ｎ型のソース領域
１６２ Ｎ型のドレイン領域
１６３ Ｐ型のソース領域
１６４ Ｐ型のドレイン領域
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 柿本 誠三
大阪府大阪市阿倍野区長池町22番22号 シ
ャープ株式会社内
Ｆターム(参考） 5F048 AA07 AB01 AC03 BA02 BB05
BB14 BC06 BD04 BD09 BE01
BE02 BE03 BE07 BG14
5F083 BS02 BS14 BS26 GA06 NA01
PR25
Claims (11)
- 【請求項１】 素子分離領域により素子毎に区分された
ウェル領域とゲート電極とが電気的に接続されたことを
特徴とする複数の動的閾値トランジスタからなる相補型
の回路を有し、 上記相補型の回路は、 上記相補型の回路を高速で動作させるアクティブモード
と、 上記相補型の回路を低速で動作させ、もしくは動作を停
止させるスタンドバイモードとの少なくとも２つのモー
ドを有し、 上記相補型の回路がスタンドバイモードにあるときに
は、上記相補型の回路がアクティブモードにあるときよ
りも低い電源電圧が上記相補型の回路に供給されるよう
になっていることを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 上記相補型の回路が上記スタンドバイモードにあるとき
には、 上記相補型の回路を構成する上記動的閾値トランジスタ
のゲート電流値は、上記動的閾値トランジスタのオフ電
流値以下であることを特徴とする半導体装置。 - 【請求項３】 請求項１に記載の半導体装置において、 上記相補型の回路は、複数の基本回路ブロックに分割さ
れ、 上記各基本回路ブロックは夫々独立にアクティブモード
またはスタンドバイモードとすることができることを特
徴とする半導体装置。 - 【請求項４】 半導体基板と、 素子分離領域と、 上記半導体基板内に形成された第１導電型および第２導
電型の深いウェル領域と、 上記第１導電型のおよび第２導電型の深いウェル領域内
に夫々形成された第２導電型および第１導電型の浅いウ
ェル領域と、 上記第２導電型および第１導電型の浅いウェル領域上
に、ゲート絶縁膜を介して形成された複数のゲート電極
とを有し、 上記複数のゲート電極は、夫々上記第２導電型もしくは
第１導電型の浅いウェル領域と夫々電気的に接続され
て、夫々第１導電型および第２導電型の動的閾値トラン
ジスタを構成し、 上記第２導電型および第１導電型の浅いウェル領域は、
上記動的閾値トランジスタ毎に素子分離領域により電気
的に分離され、 上記第２導電型の浅いウェル領域内には、上記ゲート絶
縁膜との界面側から深さ方向に順に、第２導電型の不純
物濃度の薄い層と、第２導電型の不純物濃度の濃い層と
が形成され、 上記第１導電型の浅いウェル領域内には、上記ゲート絶
縁膜との界面側から深さ方向に順に、第１導電型の不純
物濃度の薄い層と、第１導電型の不純物濃度の濃い層と
が形成され、 上記第２導電型および第１導電型の不純物濃度の薄い層
の厚さは４０ｎｍ以下であり、 上記第１導電型および第２導電型の動的閾値トランジス
タにより相補型の回路が構成されていることを特徴とす
る半導体装置。 - 【請求項５】 請求項４に記載の半導体装置を製造する
方法であって、 少なくとも上記素子分離領域を形成する工程の後に、 上記半導体基板上で上記素子分離領域が存在しない領域
として規定される活性領域の最上層部に第２導電型およ
び第１導電型の不純物濃度の濃い領域を形成する工程
と、 半導体膜を全面に堆積する工程を、上記活性領域上では
選択的に単結晶半導体膜がエピタキシャル成長し、上記
活性領域以外の領域上では多結晶半導体膜が成長する条
件下で行なう工程と、 上記多結晶半導体を、単結晶半導体膜に対して選択的に
除去する工程とを含むことを特徴とする半導体装置の製
造方法。 - 【請求項６】 請求項４に記載の半導体装置を製造する
方法であって、 少なくとも上記素子分離領域を形成する工程の後に、 上記半導体基板上で上記素子分離領域が存在しない領域
として規定される活性領域の最上層部に第２導電型およ
び第１導電型の不純物濃度の濃い領域を形成する工程
と、 単結晶半導体膜を上記活性領域のみに選択的にエピタキ
シャル成長させる工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項７】 半導体基板と、 素子分離領域と、 上記半導体基板内形成された第１導電型および第２導電
型の深いウェル領域と、 上記第１導電型および第２導電型の深いウェル領域内に
夫々形成された第２導電型および第１導電型の浅いウェ
ル領域と、 上記第２導電型および第１導電型の浅いウェル領域上
に、ゲート絶縁膜を介して形成された複数のゲート電極
とを有し、 上記複数のゲート電極は、夫々上記第２導電型もしくは
第１導電型の浅いウェル領域と夫々電気的に接続され
て、夫々第１導電型および第２導電型の動的閾値トラン
ジスタを構成し、 上記第２導電型および第１導電型の浅いウェル領域は、
上記動的閾値トランジスタ毎に素子分離領域により電気
的に分離され、 上記第２導電型の浅いウェル領域上には、上記ゲート絶
縁膜との界面側から深さ方向に順に、第１導電型の不純
物濃度の薄い層と、第１導電型の不純物濃度の濃い層と
が形成され、 上記第１導電型の浅いウェル領域上には、上記ゲート絶
縁膜との界面側から深さ方向に順に、第２導電型の不純
物濃度の薄い層と、第２導電型の不純物濃度の濃い層と
が形成され、 上記第１導電型および第２導電型の動的閾値トランジス
タにより相補型の回路が構成されていることを特徴とす
る半導体装置。 - 【請求項８】 素子分離領域により素子毎に区分された
ウェル領域とゲート電極とが電気的に接続されたことを
特徴とする複数の動的閾値トランジスタからなる相補型
の回路を有し、 上記複数の動的閾値トランジスタの基板バイアス効果因
子γが０．３以上であることを特徴とする半導体装置。 - 【請求項９】 請求項４，７，８のいずれかに記載の半
導体装置であって、かつ請求項１に記載の半導体装置で
あることを特徴とする半導体装置。 - 【請求項１０】 請求項１乃至４，７，８，９のいずれ
かに記載の半導体装置を具備したことを特徴とするスタ
ティック型ランダムアクセスメモリ装置。 - 【請求項１１】 請求項１乃至４，７，８，９のいずれ
かに記載の半導体装置もしくは請求項１０に記載のスタ
ティック型ランダムアクセスメモリ装置を具備したこと
を特徴とする携帯電子機器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001278117A JP2003086706A (ja) | 2001-09-13 | 2001-09-13 | 半導体装置及びその製造方法、スタティック型ランダムアクセスメモリ装置並びに携帯電子機器 |
| US10/484,078 US20040207011A1 (en) | 2001-07-19 | 2002-07-18 | Semiconductor device, semiconductor storage device and production methods therefor |
| PCT/JP2002/007284 WO2003009385A1 (fr) | 2001-07-19 | 2002-07-18 | Dispositif a semi-conducteur, dispositif de stockage a semi-conducteur et procedes de production associes |
| TW091116159A TW564546B (en) | 2001-07-19 | 2002-07-19 | Semiconductor device, semiconductor memory device and the manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001278117A JP2003086706A (ja) | 2001-09-13 | 2001-09-13 | 半導体装置及びその製造方法、スタティック型ランダムアクセスメモリ装置並びに携帯電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003086706A true JP2003086706A (ja) | 2003-03-20 |
Family
ID=19102530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001278117A Pending JP2003086706A (ja) | 2001-07-19 | 2001-09-13 | 半導体装置及びその製造方法、スタティック型ランダムアクセスメモリ装置並びに携帯電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003086706A (ja) |
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-
2001
- 2001-09-13 JP JP2001278117A patent/JP2003086706A/ja active Pending
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