JP2003249660A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003249660A JP2003249660A JP2003026486A JP2003026486A JP2003249660A JP 2003249660 A JP2003249660 A JP 2003249660A JP 2003026486 A JP2003026486 A JP 2003026486A JP 2003026486 A JP2003026486 A JP 2003026486A JP 2003249660 A JP2003249660 A JP 2003249660A
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Abstract
(57)【要約】
【課題】ＳＯＩ基板に形成される電界効果トランジスタ
の基板浮遊効果を抑制しようとする場合、半導体層中の
縦方向の電位差を小さくすることが有効であるが、薄い
ゲート酸化膜構造においては、半導体層中の電界強度が
小さくなりすぎ、Ｗ、ＴｉＮ等の金属ゲートを用いると
しきい値が大きくなりすぎる問題がある。 【解決手段】ゲート電極を構成する導電性材料をチャネ
ルタイプに応じて変える。下層が導電性材料、上層がシ
リコン窒化膜よりなるダミーゲート電極を設け、ダミー
ゲート電極の両側にトランジスタのチャネルタイプに応
じて第一または第二導電型のソース／ドレイン領域を設
けたのち、少なくとも一方の導電型のトランジスタを設
ける領域のダミーゲート電極を除去し、得られたスリッ
トにダミーゲート電極とは異なる導電性材料をゲート絶
縁膜に接して埋めこみゲート電極を形成することによ
り、半導体基板上に異なる材料よりなるゲート電極を混
在させる。
の基板浮遊効果を抑制しようとする場合、半導体層中の
縦方向の電位差を小さくすることが有効であるが、薄い
ゲート酸化膜構造においては、半導体層中の電界強度が
小さくなりすぎ、Ｗ、ＴｉＮ等の金属ゲートを用いると
しきい値が大きくなりすぎる問題がある。 【解決手段】ゲート電極を構成する導電性材料をチャネ
ルタイプに応じて変える。下層が導電性材料、上層がシ
リコン窒化膜よりなるダミーゲート電極を設け、ダミー
ゲート電極の両側にトランジスタのチャネルタイプに応
じて第一または第二導電型のソース／ドレイン領域を設
けたのち、少なくとも一方の導電型のトランジスタを設
ける領域のダミーゲート電極を除去し、得られたスリッ
トにダミーゲート電極とは異なる導電性材料をゲート絶
縁膜に接して埋めこみゲート電極を形成することによ
り、半導体基板上に異なる材料よりなるゲート電極を混
在させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、絶縁体上の半導体層にチャネルが形
成されてトランジスタ動作を行う電界効果トランジスタ
（ＳＯＩ−ＭＯＳＦＥＴと略記する。ＳＯＩは、Ｓｉｌ
ｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ、又は、Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ ｏｎ Ｉｎｓｕｌａｔｏｒの略
称）において、基板浮遊効果を抑制する半導体装置の製
造方法に関するものである。
方法に関し、特に、絶縁体上の半導体層にチャネルが形
成されてトランジスタ動作を行う電界効果トランジスタ
（ＳＯＩ−ＭＯＳＦＥＴと略記する。ＳＯＩは、Ｓｉｌ
ｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ、又は、Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ ｏｎ Ｉｎｓｕｌａｔｏｒの略
称）において、基板浮遊効果を抑制する半導体装置の製
造方法に関するものである。
【０００２】
【従来の技術】通常の半導体基板を用いる第１導電型の
電界効果トランジスタでは、余剰な第２導電型キャリア
は半導体基板に排出されるので、第２導電型キャリアが
チャネル近傍に残留することは無い。その例として、前
記第１導電型をｎ型としたｎチャネル電界効果トランジ
スタの場合を、図１１（ａ）に示す。
電界効果トランジスタでは、余剰な第２導電型キャリア
は半導体基板に排出されるので、第２導電型キャリアが
チャネル近傍に残留することは無い。その例として、前
記第１導電型をｎ型としたｎチャネル電界効果トランジ
スタの場合を、図１１（ａ）に示す。
【０００３】図中３０１はｐ型シリコン基板、３０６は
ｎ +型ソース領域、３０７はｎ +型ドレイン領域、３０
４はゲート酸化膜、３０５はゲート電極、３０８はチャ
ネル形成領域である。この場合、第１導電型キャリアは
電子で図中ではｅの記号で示し、第２導電型キャリアは
正孔で図中ではｈの記号で示している。トランジスタ動
作中にｎ +型ドレイン領域３０７近傍でキャリアが原子
に衝突することにより余剰な正孔ｈが発生しても、正孔
ｈはｐ型シリコン基板３０１の下の方に流れていくの
で、チャネル近傍には残らない。なお、ここでチャネル
形成領域３０８とは、しきい値電圧よりも高い電圧をゲ
ート電極に加えた場合に、ｐ型シリコン基板３０１表面
においてチャネルが形成される位置及びチャネルが形成
される位置の下部に位置する不純物濃度の低い半導体領
域を指す。
ｎ +型ソース領域、３０７はｎ +型ドレイン領域、３０
４はゲート酸化膜、３０５はゲート電極、３０８はチャ
ネル形成領域である。この場合、第１導電型キャリアは
電子で図中ではｅの記号で示し、第２導電型キャリアは
正孔で図中ではｈの記号で示している。トランジスタ動
作中にｎ +型ドレイン領域３０７近傍でキャリアが原子
に衝突することにより余剰な正孔ｈが発生しても、正孔
ｈはｐ型シリコン基板３０１の下の方に流れていくの
で、チャネル近傍には残らない。なお、ここでチャネル
形成領域３０８とは、しきい値電圧よりも高い電圧をゲ
ート電極に加えた場合に、ｐ型シリコン基板３０１表面
においてチャネルが形成される位置及びチャネルが形成
される位置の下部に位置する不純物濃度の低い半導体領
域を指す。
【０００４】ところが、絶縁体上のシリコン半導体層に
チャネルが形成される電界効果トランジスタ（ＳＯＩ−
ＭＯＳＦＥＴ）では、シリコン半導体層の下に絶縁体が
あるために、余剰な第２導電型キャリアが有効に排除さ
れないという問題がある。その現象を、ｎチャネルＳＯ
Ｉ−ＭＯＳＦＥＴの場合を例として図１１（ｂ）に示
す。
チャネルが形成される電界効果トランジスタ（ＳＯＩ−
ＭＯＳＦＥＴ）では、シリコン半導体層の下に絶縁体が
あるために、余剰な第２導電型キャリアが有効に排除さ
れないという問題がある。その現象を、ｎチャネルＳＯ
Ｉ−ＭＯＳＦＥＴの場合を例として図１１（ｂ）に示
す。
【０００５】３１１はＳＯＩ構造（絶縁体上に半導体層
が設けられた構造）を支持する支持基板、３１２、３１
３はＳＯＩ構造を構成するそれぞれ埋込酸化膜、シリコ
ン半導体層（ＳＯＩ層）である。この場合、余剰な正孔
ｈは、絶縁体である埋込酸化膜３１２に邪魔されて支持
基板３１１に流れ込めない。このため、チャネル近傍に
余剰な正孔が蓄積し、しきい値電圧（トランジスタがオ
フ状態からオン状態に遷移するゲート電圧の値）等、素
子の特性が変動してしまう。
が設けられた構造）を支持する支持基板、３１２、３１
３はＳＯＩ構造を構成するそれぞれ埋込酸化膜、シリコ
ン半導体層（ＳＯＩ層）である。この場合、余剰な正孔
ｈは、絶縁体である埋込酸化膜３１２に邪魔されて支持
基板３１１に流れ込めない。このため、チャネル近傍に
余剰な正孔が蓄積し、しきい値電圧（トランジスタがオ
フ状態からオン状態に遷移するゲート電圧の値）等、素
子の特性が変動してしまう。
【０００６】この問題は基板浮遊効果、または寄生バイ
ポーラ効果等と呼ばれる。余剰となる第２導電型キャリ
アは、ｎ型電界効果トランジスタでは正孔、ｐ型電界効
果トランジスタでは電子である。
ポーラ効果等と呼ばれる。余剰となる第２導電型キャリ
アは、ｎ型電界効果トランジスタでは正孔、ｐ型電界効
果トランジスタでは電子である。
【０００７】余剰な第２導電型キャリアが発生するの
は、次の四つの原因のうち、いずれかが起こった場合で
ある。これらの原因について、ｎ型電界効果トランジス
タを例に説明する。
は、次の四つの原因のうち、いずれかが起こった場合で
ある。これらの原因について、ｎ型電界効果トランジス
タを例に説明する。
【０００８】（第１の原因）チャネルの電子がドレイン
端で加速され、衝突電離を起こして正孔を発生させるこ
とである。
端で加速され、衝突電離を起こして正孔を発生させるこ
とである。
【０００９】（第２の原因）ゲート電圧の変化に伴う電
位分布の変化により、余剰キャリアが発生することであ
る。詳しくは以下の通りである。一般に、完全空乏化型
ＳＯＩ−ＭＯＳＦＥＴ（少なくともゲートにしきい値電
圧以上の電圧が印加された状態でシリコン半導体層が完
全に空乏層となるＳＯＩ−ＭＯＳＦＥＴ）では、ゲート
電圧が低い場合には、シリコン半導体層の電位が下が
り、シリコン半導体層中の正孔濃度は高い値において平
衡状態になる。一方、ゲート電圧が高い場合には、シリ
コン半導体層の電位が高くなり、シリコン半導体層中の
正孔濃度が低い状態で平衡状態になる。ここで、回路動
作中にゲート電圧が一旦低くなり（ソース電位が高くな
った結果、相対的にゲート対ソース電圧が低くなる場合
を含む）、正孔濃度が高い状態で平衡に達したのち、ゲ
ート対ソース電圧を高電圧に変化させると、シリコン半
導体層中における正孔の平衡濃度は高い値から低い値へ
変化することになるが、低ゲート電圧時に平衡を実現し
ていた高濃度な正孔は、速やかには排除されず、高ゲー
ト電圧時の平衡濃度に対しては余剰となる正孔が、シリ
コン半導体層中に残留した状態になる。また、部分空乏
化型ＳＯＩ−ＭＯＳＦＥＴ（しきい値電圧以上でもシリ
コン半導体層中が完全に空乏層とならないＳＯＩ−ＭＯ
ＳＦＥＴ）では、低ゲート電圧時には空乏層が狭いため
にシリコン半導体層中の正孔量が多い状態で平衡が実現
し、高ゲート電圧時には、空乏層が広がってシリコン半
導体層中の正孔量が少ない状態で平衡が実現するので、
完全空乏化型ＳＯＩ−ＭＯＳＦＥＴと同様に、ゲート対
ソース電圧を低電圧から高電圧に変化させた場合に、余
剰キャリアが発生する。
位分布の変化により、余剰キャリアが発生することであ
る。詳しくは以下の通りである。一般に、完全空乏化型
ＳＯＩ−ＭＯＳＦＥＴ（少なくともゲートにしきい値電
圧以上の電圧が印加された状態でシリコン半導体層が完
全に空乏層となるＳＯＩ−ＭＯＳＦＥＴ）では、ゲート
電圧が低い場合には、シリコン半導体層の電位が下が
り、シリコン半導体層中の正孔濃度は高い値において平
衡状態になる。一方、ゲート電圧が高い場合には、シリ
コン半導体層の電位が高くなり、シリコン半導体層中の
正孔濃度が低い状態で平衡状態になる。ここで、回路動
作中にゲート電圧が一旦低くなり（ソース電位が高くな
った結果、相対的にゲート対ソース電圧が低くなる場合
を含む）、正孔濃度が高い状態で平衡に達したのち、ゲ
ート対ソース電圧を高電圧に変化させると、シリコン半
導体層中における正孔の平衡濃度は高い値から低い値へ
変化することになるが、低ゲート電圧時に平衡を実現し
ていた高濃度な正孔は、速やかには排除されず、高ゲー
ト電圧時の平衡濃度に対しては余剰となる正孔が、シリ
コン半導体層中に残留した状態になる。また、部分空乏
化型ＳＯＩ−ＭＯＳＦＥＴ（しきい値電圧以上でもシリ
コン半導体層中が完全に空乏層とならないＳＯＩ−ＭＯ
ＳＦＥＴ）では、低ゲート電圧時には空乏層が狭いため
にシリコン半導体層中の正孔量が多い状態で平衡が実現
し、高ゲート電圧時には、空乏層が広がってシリコン半
導体層中の正孔量が少ない状態で平衡が実現するので、
完全空乏化型ＳＯＩ−ＭＯＳＦＥＴと同様に、ゲート対
ソース電圧を低電圧から高電圧に変化させた場合に、余
剰キャリアが発生する。
【００１０】（第３の原因）ソース電圧またはドレイン
電圧の変化に伴う電位分布の変化により、余剰キャリア
が発生することである。これは、ドレイン電圧、ソース
電圧が変化し、シリコン半導体層中の電位分布が変わる
と、それに伴い平衡状態における正孔濃度、または平衡
状態における正孔の総量が変化することにより、第２の
原因による場合と類似の効果が発生することである。
電圧の変化に伴う電位分布の変化により、余剰キャリア
が発生することである。これは、ドレイン電圧、ソース
電圧が変化し、シリコン半導体層中の電位分布が変わる
と、それに伴い平衡状態における正孔濃度、または平衡
状態における正孔の総量が変化することにより、第２の
原因による場合と類似の効果が発生することである。
【００１１】（第４の原因）アルファ線等の高エネルギ
ー粒子によって、電子・正孔対が発生し、電子はドレイ
ンに吸収されるのに対して、正孔はシリコン半導体層に
残留してしまうことである。
ー粒子によって、電子・正孔対が発生し、電子はドレイ
ンに吸収されるのに対して、正孔はシリコン半導体層に
残留してしまうことである。
【００１２】また、上の過程とは逆の順序で発生する基
板浮遊効果も存在する。これは、通常の第１導電型の電
界効果トランジスタでは、第２導電型キャリアが基板か
ら供給されるのに対して、ＳＯＩ−ＭＯＳＦＥＴでは埋
込絶縁層があるために、第２導電型キャリアが基板から
供給されず、第２導電型のキャリアが不足して、特性が
変動するという問題である。これは、上記第２の原因、
第３の原因により第２導電型キャリアが余剰となること
と、表裏をなす問題である。これは、上記第２の原因、
第３の原因によって余剰なキャリアが発生する時とは逆
の順序で、バイアス電圧を変化させた場合に発生する。
これは余剰なキャリアではなく、キャリアの不足が原
因となる基板浮遊効果と言える。
板浮遊効果も存在する。これは、通常の第１導電型の電
界効果トランジスタでは、第２導電型キャリアが基板か
ら供給されるのに対して、ＳＯＩ−ＭＯＳＦＥＴでは埋
込絶縁層があるために、第２導電型キャリアが基板から
供給されず、第２導電型のキャリアが不足して、特性が
変動するという問題である。これは、上記第２の原因、
第３の原因により第２導電型キャリアが余剰となること
と、表裏をなす問題である。これは、上記第２の原因、
第３の原因によって余剰なキャリアが発生する時とは逆
の順序で、バイアス電圧を変化させた場合に発生する。
これは余剰なキャリアではなく、キャリアの不足が原
因となる基板浮遊効果と言える。
【００１３】基板浮遊効果を抑制するためには、シリコ
ン半導体層中で縦方向の電位差を小さくすることによ
り、余剰キャリアがソースに流入する際の電位障壁を小
さくすることが有効である。これは、例えば、土屋らに
より、非特許文献１（アイ・イー・イー・イー、トラン
ザクション オブ エレクトロン デバイシズ ４５巻
１１１６頁から１１２１頁（Ｔ．Ｔｓｕｃｈｉｙａ他、
ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅｓ 特に図面４））、黄らによる非特許文献２（電
子情報通信学会英文論文誌、Ｅ８０−Ｃ巻８９３頁から
８９８頁（Ｒ．Ｋｏｈ 他、ＩＥＩＣＥ Ｔｒａｎｓ．
Ｅｌｅｃｔｒｏｎ． 特に図面７及び８））に記載さ
れている。
ン半導体層中で縦方向の電位差を小さくすることによ
り、余剰キャリアがソースに流入する際の電位障壁を小
さくすることが有効である。これは、例えば、土屋らに
より、非特許文献１（アイ・イー・イー・イー、トラン
ザクション オブ エレクトロン デバイシズ ４５巻
１１１６頁から１１２１頁（Ｔ．Ｔｓｕｃｈｉｙａ他、
ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅｓ 特に図面４））、黄らによる非特許文献２（電
子情報通信学会英文論文誌、Ｅ８０−Ｃ巻８９３頁から
８９８頁（Ｒ．Ｋｏｈ 他、ＩＥＩＣＥ Ｔｒａｎｓ．
Ｅｌｅｃｔｒｏｎ． 特に図面７及び８））に記載さ
れている。
【００１４】
【非特許文献１】ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ ４５巻（１１１６−１１２１
頁、図面４）
ｒｏｎ Ｄｅｖｉｃｅｓ ４５巻（１１１６−１１２１
頁、図面４）
【非特許文献２】電子情報通信学会英文論文誌、Ｅ８０
−Ｃ巻（８９３−８９８頁、図面７，８）
−Ｃ巻（８９３−８９８頁、図面７，８）
【００１５】
【発明が解決しようとする課題】ＳＯＩ層中の縦方向電
位差を小さくして、基板浮遊効果を抑制しようとした場
合、縦方向の電界が小さくなる結果、薄いゲート酸化膜
を持つ微細なＳＯＩ−ＭＯＳＦＥＴにおいては、しきい
電圧がｎチャネルトランジスタでは低くなりすぎ、ｐチ
ャネルトランジスタでは高くなりすぎる（ソース電圧を
基準にしたしきい値電圧の絶対値が小さくなりすぎ
る）。ここでｎチャネルトランジスタにおいてしきい値
電圧を上げるために、あるいはｐチャネルトランジスタ
においてしきい値電圧を下げるために、通常の金属ゲー
トを用いると、ｎチャネルトランジスタではしきい値電
圧が高くなりすぎ、ｐチャネルトランジスタでは低くな
りすぎる（ソース電圧を基準にしたしきい値電圧の絶対
値が大きくなりすぎる。）。特に、ｐ型電界効果トラン
ジスタに金属ゲートを用いると、しきい値の絶対値が高
くなりすぎる（ＳＯＩ層裏側の界面電荷、固定電荷の影
響があるので）。また、ＳＯＩ層中の電位差を小さくす
ると、ドレイン電圧が高い場合にバックチャネルが形成
されやすくなり、特性が劣化する。これらは通常、金属
ゲートとして用いられる材料であるＴａ、ＴｉＮ、Ｗ等
は、仕事関数がシリコンの禁制帯中央付近にあることに
起因する。
位差を小さくして、基板浮遊効果を抑制しようとした場
合、縦方向の電界が小さくなる結果、薄いゲート酸化膜
を持つ微細なＳＯＩ−ＭＯＳＦＥＴにおいては、しきい
電圧がｎチャネルトランジスタでは低くなりすぎ、ｐチ
ャネルトランジスタでは高くなりすぎる（ソース電圧を
基準にしたしきい値電圧の絶対値が小さくなりすぎ
る）。ここでｎチャネルトランジスタにおいてしきい値
電圧を上げるために、あるいはｐチャネルトランジスタ
においてしきい値電圧を下げるために、通常の金属ゲー
トを用いると、ｎチャネルトランジスタではしきい値電
圧が高くなりすぎ、ｐチャネルトランジスタでは低くな
りすぎる（ソース電圧を基準にしたしきい値電圧の絶対
値が大きくなりすぎる。）。特に、ｐ型電界効果トラン
ジスタに金属ゲートを用いると、しきい値の絶対値が高
くなりすぎる（ＳＯＩ層裏側の界面電荷、固定電荷の影
響があるので）。また、ＳＯＩ層中の電位差を小さくす
ると、ドレイン電圧が高い場合にバックチャネルが形成
されやすくなり、特性が劣化する。これらは通常、金属
ゲートとして用いられる材料であるＴａ、ＴｉＮ、Ｗ等
は、仕事関数がシリコンの禁制帯中央付近にあることに
起因する。
【００１６】本発明の目的は、ＳＯＩ基板（ＳＯＩ構造
を持つ半導体基板）に形成される半導体装置において、
基板浮遊効果を抑制するとともに、バックチャネルを抑
制することのできる電界効果トランジスタを搭載した半
導体装置の製造方法を提供することにある。
を持つ半導体基板）に形成される半導体装置において、
基板浮遊効果を抑制するとともに、バックチャネルを抑
制することのできる電界効果トランジスタを搭載した半
導体装置の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】本発明の半導体装置の第
１の製造方法は、少なくとも表面に半導体領域を持つ基
板において、前記半導体領域に第１導電型トランジスタ
の形成領域と第２導電型トランジスタの形成領域とが設
定され、前記半導体領域上に第１の絶縁膜を形成した
後、少なくとも下層が第２の導電性材料よりなるマスク
材料層を堆積し、前記マスク材料層をパターニングする
ことにより、前記第１導電型トランジスタの形成領域に
ダミーゲート電極を、前記第２導電型トランジスタの形
成領域に第２のゲート電極をそれぞれ設けるとともに、
前記第２のゲート電極下の前記第１の絶縁膜を第２のゲ
ート絶縁膜とならしめ、前記第１導電型トランジスタの
形成領域において、前記ダミーゲート電極をマスクにし
て、前記ダミーゲート電極の両側に第１導電型のソース
／ドレイン領域を設け、前記第２導電型トランジスタの
形成領域において、前記第２のゲート電極をマスクにし
て、前記第２のゲート電極の両側に第２導電型のソース
／ドレイン領域を設け、少なくとも前記第１導電型のソ
ース／ドレイン領域の上方、前記第２導電型のソース／
ドレイン領域の上方、前記第２のゲート電極及び前記ダ
ミーゲート電極を覆うように前記第１の絶縁膜上に第２
の絶縁膜を堆積し、少なくとも前記ダミーゲート電極上
部の前記第２の絶縁膜を一部除去して前記ダミーゲート
電極を露出させ、前記ダミーゲート電極を選択的に除去
することによりスリットを設け、前記スリット中におい
て、前記半導体領域上に第１のゲート絶縁膜を介して第
１の導電性材料を埋め込むことにより第１のゲート電極
を形成することを特徴とし、ｎ型の電界効果トランジス
タに関しては、前記第１導電型がｎ型で前記第２導電型
がｐ型であるときは、ｎ型トランジスタの前記第１のゲ
ート電極のうち、前記第１のゲート絶縁膜に接する部分
を構成する前記第１の導電性材料は、その仕事関数が、
真空準位とシリコン伝導帯下端とのエネルギー差の絶対
値より大きく、真空準位から、シリコンの伝導帯下端と
シリコンの禁制帯中央との中間に相当するエネルギーを
引いた値の絶対値よりも小さく、具体的には、前記ｎ型
トランジスタの前記第１のゲート電極のうち、前記第１
のゲート絶縁膜に接する部分を構成する前記第１の導電
性材料は、エルビウムシリサイドである、というもので
ある。
１の製造方法は、少なくとも表面に半導体領域を持つ基
板において、前記半導体領域に第１導電型トランジスタ
の形成領域と第２導電型トランジスタの形成領域とが設
定され、前記半導体領域上に第１の絶縁膜を形成した
後、少なくとも下層が第２の導電性材料よりなるマスク
材料層を堆積し、前記マスク材料層をパターニングする
ことにより、前記第１導電型トランジスタの形成領域に
ダミーゲート電極を、前記第２導電型トランジスタの形
成領域に第２のゲート電極をそれぞれ設けるとともに、
前記第２のゲート電極下の前記第１の絶縁膜を第２のゲ
ート絶縁膜とならしめ、前記第１導電型トランジスタの
形成領域において、前記ダミーゲート電極をマスクにし
て、前記ダミーゲート電極の両側に第１導電型のソース
／ドレイン領域を設け、前記第２導電型トランジスタの
形成領域において、前記第２のゲート電極をマスクにし
て、前記第２のゲート電極の両側に第２導電型のソース
／ドレイン領域を設け、少なくとも前記第１導電型のソ
ース／ドレイン領域の上方、前記第２導電型のソース／
ドレイン領域の上方、前記第２のゲート電極及び前記ダ
ミーゲート電極を覆うように前記第１の絶縁膜上に第２
の絶縁膜を堆積し、少なくとも前記ダミーゲート電極上
部の前記第２の絶縁膜を一部除去して前記ダミーゲート
電極を露出させ、前記ダミーゲート電極を選択的に除去
することによりスリットを設け、前記スリット中におい
て、前記半導体領域上に第１のゲート絶縁膜を介して第
１の導電性材料を埋め込むことにより第１のゲート電極
を形成することを特徴とし、ｎ型の電界効果トランジス
タに関しては、前記第１導電型がｎ型で前記第２導電型
がｐ型であるときは、ｎ型トランジスタの前記第１のゲ
ート電極のうち、前記第１のゲート絶縁膜に接する部分
を構成する前記第１の導電性材料は、その仕事関数が、
真空準位とシリコン伝導帯下端とのエネルギー差の絶対
値より大きく、真空準位から、シリコンの伝導帯下端と
シリコンの禁制帯中央との中間に相当するエネルギーを
引いた値の絶対値よりも小さく、具体的には、前記ｎ型
トランジスタの前記第１のゲート電極のうち、前記第１
のゲート絶縁膜に接する部分を構成する前記第１の導電
性材料は、エルビウムシリサイドである、というもので
ある。
【００１８】ｐ型の電界効果トランジスタに関しては、
前記第１導電型がｎ型で前記第２導電型がｐ型であると
きは、前記マスク材料層のうち、少なくとも前記第１の
絶縁膜に接する部分を構成する前記第２の導電性材料の
仕事関数は、真空準位とシリコン価電子帯上端とのエネ
ルギー差の絶対値より小さく、真空準位から、シリコン
の価電子帯上端とシリコンの禁制帯中央との中間に相当
するエネルギーを引いた値の絶対値よりも大きく、具体
的には、前記マスク材料層のうち、少なくとも前記第１
の絶縁膜に接する部分を構成する前記第２の導電性材料
が、多結晶シリコンゲルマニウム混晶である、というも
のである。
前記第１導電型がｎ型で前記第２導電型がｐ型であると
きは、前記マスク材料層のうち、少なくとも前記第１の
絶縁膜に接する部分を構成する前記第２の導電性材料の
仕事関数は、真空準位とシリコン価電子帯上端とのエネ
ルギー差の絶対値より小さく、真空準位から、シリコン
の価電子帯上端とシリコンの禁制帯中央との中間に相当
するエネルギーを引いた値の絶対値よりも大きく、具体
的には、前記マスク材料層のうち、少なくとも前記第１
の絶縁膜に接する部分を構成する前記第２の導電性材料
が、多結晶シリコンゲルマニウム混晶である、というも
のである。
【００１９】又、上記半導体装置の製造方法において、
前記マスク材料層が、下から順にｐ+型シリコンゲルマ
ニウム混晶、シリコン窒化膜の積層膜が用いられる。
前記マスク材料層が、下から順にｐ+型シリコンゲルマ
ニウム混晶、シリコン窒化膜の積層膜が用いられる。
【００２０】次に、本発明の半導体装置の第２の製造方
法は、少なくとも表面に半導体領域を持つ基板におい
て、前記半導体領域に第１導電型トランジスタの形成領
域と第２導電型トランジスタの形成領域とが設定され、
前記半導体領域上に第３の絶縁膜を形成した後マスク材
料層を堆積し、前記マスク材料層をパターニングするこ
とにより、前記第１導電型トランジスタの形成領域に第
１のダミーゲート電極を、前記第２導電型トランジスタ
の形成領域に第２のダミーゲート電極をそれぞれ設ける
とともに、前記第１導電型トランジスタの形成領域にお
いて、前記第１のダミーゲート電極をマスクにして、前
記第１のダミーゲート電極の両側に第１導電型のソース
／ドレイン領域を設け、前記第２導電型のトランジスタ
形成領域において、前記第２のダミーゲート電極をマス
クにして、前記第２のダミーゲート電極の両側に第２導
電型のソース／ドレイン領域を設けるか、或いは、前記
第２導電型トランジスタの形成領域において、前記第２
のダミーゲート電極をマスクにして、前記第２のダミー
ゲート電極の両側に第２導電型のソース／ドレイン領域
を設け、前記第１導電型のトランジスタ形成領域におい
て、前記第１のダミーゲート電極をマスクにして、前記
第１のダミーゲート電極の両側に第１導電型のソース／
ドレイン領域を設けるかして、少なくとも前記第１導電
型のソース／ドレイン領域、前記第２導電型のソース／
ドレイン領域、前記第１のダミーゲート電極及び前記第
２のダミーゲート電極を覆うように第４の絶縁膜を堆積
し、少なくとも前記第１のダミーゲート電極の上部が露
出するように前記第４の絶縁膜を一部除去し、露出した
前記第１のダミーゲート電極を除去して第１のスリット
を設け、前記第１のスリット中において、前記半導体領
域上に第３のゲート絶縁膜を介して第３の導電性材料を
埋め込んで第３のゲート電極を形成し、前記第２のダミ
ーゲート電極を除去して第２のスリットを設け、前記第
２のスリット中において、前記半導体領域上に第４のゲ
ート絶縁膜を介して第４の導電性材料を埋め込んで第４
のゲート電極を形成することを特徴としている。
法は、少なくとも表面に半導体領域を持つ基板におい
て、前記半導体領域に第１導電型トランジスタの形成領
域と第２導電型トランジスタの形成領域とが設定され、
前記半導体領域上に第３の絶縁膜を形成した後マスク材
料層を堆積し、前記マスク材料層をパターニングするこ
とにより、前記第１導電型トランジスタの形成領域に第
１のダミーゲート電極を、前記第２導電型トランジスタ
の形成領域に第２のダミーゲート電極をそれぞれ設ける
とともに、前記第１導電型トランジスタの形成領域にお
いて、前記第１のダミーゲート電極をマスクにして、前
記第１のダミーゲート電極の両側に第１導電型のソース
／ドレイン領域を設け、前記第２導電型のトランジスタ
形成領域において、前記第２のダミーゲート電極をマス
クにして、前記第２のダミーゲート電極の両側に第２導
電型のソース／ドレイン領域を設けるか、或いは、前記
第２導電型トランジスタの形成領域において、前記第２
のダミーゲート電極をマスクにして、前記第２のダミー
ゲート電極の両側に第２導電型のソース／ドレイン領域
を設け、前記第１導電型のトランジスタ形成領域におい
て、前記第１のダミーゲート電極をマスクにして、前記
第１のダミーゲート電極の両側に第１導電型のソース／
ドレイン領域を設けるかして、少なくとも前記第１導電
型のソース／ドレイン領域、前記第２導電型のソース／
ドレイン領域、前記第１のダミーゲート電極及び前記第
２のダミーゲート電極を覆うように第４の絶縁膜を堆積
し、少なくとも前記第１のダミーゲート電極の上部が露
出するように前記第４の絶縁膜を一部除去し、露出した
前記第１のダミーゲート電極を除去して第１のスリット
を設け、前記第１のスリット中において、前記半導体領
域上に第３のゲート絶縁膜を介して第３の導電性材料を
埋め込んで第３のゲート電極を形成し、前記第２のダミ
ーゲート電極を除去して第２のスリットを設け、前記第
２のスリット中において、前記半導体領域上に第４のゲ
ート絶縁膜を介して第４の導電性材料を埋め込んで第４
のゲート電極を形成することを特徴としている。
【００２１】ｎ型の電界効果トランジスタに関しては、
前記第１導電型がｎ型で前記第２導電型がｐ型であると
きは、ｎ型トランジスタの前記第３のゲート電極のう
ち、前記第３のゲート絶縁膜に接する部分を構成する前
記第３の導電性材料は、その仕事関数が、真空準位とシ
リコン伝導帯下端とのエネルギー差の絶対値より大き
く、真空準位から、シリコンの伝導帯下端とシリコンの
禁制帯中央との中間に相当するエネルギーを引いた値の
絶対値よりも小さく、前記第１導電型がｐ型で前記第２
導電型がｎ型であるときは、ｎ型トランジスタの前記第
４のゲート電極のうち、前記第４のゲート絶縁膜に接す
る部分を構成する前記第４の導電性材料は、その仕事関
数が、真空準位とシリコン伝導帯下端とのエネルギー差
の絶対値より大きく、真空準位から、シリコンの伝導帯
下端とシリコンの禁制帯中央との中間に相当するエネル
ギーを引いた値の絶対値よりも小さく、具体的には、前
記第１導電型がｎ型で前記第２導電型がｐ型であるとき
は、ｎ型トランジスタの前記第３のゲート電極のうち、
前記第３のゲート絶縁膜に接する部分を構成する前記第
３の導電性材料が、前記第１導電型がｐ型で前記第２導
電型がｎ型であるときは、ｎ型トランジスタの前記第４
のゲート電極のうち、前記第４のゲート絶縁膜に接する
部分を構成する前記第４の導電性材料が、エルビウムシ
リサイドである、というものである。
前記第１導電型がｎ型で前記第２導電型がｐ型であると
きは、ｎ型トランジスタの前記第３のゲート電極のう
ち、前記第３のゲート絶縁膜に接する部分を構成する前
記第３の導電性材料は、その仕事関数が、真空準位とシ
リコン伝導帯下端とのエネルギー差の絶対値より大き
く、真空準位から、シリコンの伝導帯下端とシリコンの
禁制帯中央との中間に相当するエネルギーを引いた値の
絶対値よりも小さく、前記第１導電型がｐ型で前記第２
導電型がｎ型であるときは、ｎ型トランジスタの前記第
４のゲート電極のうち、前記第４のゲート絶縁膜に接す
る部分を構成する前記第４の導電性材料は、その仕事関
数が、真空準位とシリコン伝導帯下端とのエネルギー差
の絶対値より大きく、真空準位から、シリコンの伝導帯
下端とシリコンの禁制帯中央との中間に相当するエネル
ギーを引いた値の絶対値よりも小さく、具体的には、前
記第１導電型がｎ型で前記第２導電型がｐ型であるとき
は、ｎ型トランジスタの前記第３のゲート電極のうち、
前記第３のゲート絶縁膜に接する部分を構成する前記第
３の導電性材料が、前記第１導電型がｐ型で前記第２導
電型がｎ型であるときは、ｎ型トランジスタの前記第４
のゲート電極のうち、前記第４のゲート絶縁膜に接する
部分を構成する前記第４の導電性材料が、エルビウムシ
リサイドである、というものである。
【００２２】ｐ型の電界効果トランジスタに関しては、
前記第１導電型がｎ型で前記第２導電型がｐ型であると
きは、ｐ型トランジスタの前記第４のゲート電極のう
ち、前記第４のゲート絶縁膜に接する部分を構成する前
記第４の導電性材料は、その仕事関数が、真空準位とシ
リコン価電子帯上端とのエネルギー差の絶対値より小さ
く、真空準位から、シリコンの価電子帯上端とシリコン
の禁制帯中央との中間に相当するエネルギーを引いた値
の絶対値よりも大きく、前記第１導電型がｐ型で前記第
２導電型がｎ型であるときは、ｐ型トランジスタの前記
第３のゲート電極のうち、前記第３のゲート絶縁膜に接
する部分を構成する前記第３の導電性材料は、その仕事
関数が、真空準位とシリコン価電子帯上端とのエネルギ
ー差の絶対値より小さく、真空準位から、シリコンの価
電子帯上端とシリコンの禁制帯中央との中間に相当する
エネルギーを引いた値の絶対値よりも大きく、具体的に
は、前記第１導電型がｎ型で前記第２導電型がｐ型であ
るときは、ｐ型トランジスタの前記第４のゲート電極の
うち、前記第４のゲート絶縁膜に接する部分を構成する
前記第４の導電性材料が、前記第１導電型がｐ型で前記
第２導電型がｎ型であるときは、ｐ型トランジスタの前
記第３のゲート電極のうち、前記第３のゲート絶縁膜に
接する部分を構成する前記第３の導電性材料が、ｐ +型
ポリシリコン又はｐ +型多結晶シリコンゲルマニウム混
晶又は白金シリサイドのいずれかである、というもので
ある。
前記第１導電型がｎ型で前記第２導電型がｐ型であると
きは、ｐ型トランジスタの前記第４のゲート電極のう
ち、前記第４のゲート絶縁膜に接する部分を構成する前
記第４の導電性材料は、その仕事関数が、真空準位とシ
リコン価電子帯上端とのエネルギー差の絶対値より小さ
く、真空準位から、シリコンの価電子帯上端とシリコン
の禁制帯中央との中間に相当するエネルギーを引いた値
の絶対値よりも大きく、前記第１導電型がｐ型で前記第
２導電型がｎ型であるときは、ｐ型トランジスタの前記
第３のゲート電極のうち、前記第３のゲート絶縁膜に接
する部分を構成する前記第３の導電性材料は、その仕事
関数が、真空準位とシリコン価電子帯上端とのエネルギ
ー差の絶対値より小さく、真空準位から、シリコンの価
電子帯上端とシリコンの禁制帯中央との中間に相当する
エネルギーを引いた値の絶対値よりも大きく、具体的に
は、前記第１導電型がｎ型で前記第２導電型がｐ型であ
るときは、ｐ型トランジスタの前記第４のゲート電極の
うち、前記第４のゲート絶縁膜に接する部分を構成する
前記第４の導電性材料が、前記第１導電型がｐ型で前記
第２導電型がｎ型であるときは、ｐ型トランジスタの前
記第３のゲート電極のうち、前記第３のゲート絶縁膜に
接する部分を構成する前記第３の導電性材料が、ｐ +型
ポリシリコン又はｐ +型多結晶シリコンゲルマニウム混
晶又は白金シリサイドのいずれかである、というもので
ある。
【００２３】上述した本発明の半導体装置の第２の製造
方法は、具体的には、前記第１導電型がｎ型で前記第２
導電型がｐ型であるときは、前記第３のゲート電極の構
成が、少なくとも前記第３のゲート絶縁膜に接するエル
ビウムシリサイドと、その上を覆うｐ +型ポリシリコン
又はｐ +型多結晶シリコンゲルマニウム混晶又は白金シ
リサイドのいずれかと、を含み、前記第４のゲート電極
のうち、少なくとも前記第４のゲート絶縁膜に接する部
分を構成する前記第４の導電性材料が、前記第３のゲー
ト電極において、エルビウムシリサイドを覆う材料と同
一である、という構成も有し、又、前記マスク材料層
が、シリコン窒化膜である、という構成も有している。
方法は、具体的には、前記第１導電型がｎ型で前記第２
導電型がｐ型であるときは、前記第３のゲート電極の構
成が、少なくとも前記第３のゲート絶縁膜に接するエル
ビウムシリサイドと、その上を覆うｐ +型ポリシリコン
又はｐ +型多結晶シリコンゲルマニウム混晶又は白金シ
リサイドのいずれかと、を含み、前記第４のゲート電極
のうち、少なくとも前記第４のゲート絶縁膜に接する部
分を構成する前記第４の導電性材料が、前記第３のゲー
ト電極において、エルビウムシリサイドを覆う材料と同
一である、という構成も有し、又、前記マスク材料層
が、シリコン窒化膜である、という構成も有している。
【００２４】上述した本発明の半導体装置の第１、２の
製造方法に共通する形態として、前記基板が、支持基板
とその上の絶縁体と、更に前記絶縁体を覆う素子形成領
域となる半導体領域から構成される、或いは、前記基板
の全体が半導体である、という構成を有する。
製造方法に共通する形態として、前記基板が、支持基板
とその上の絶縁体と、更に前記絶縁体を覆う素子形成領
域となる半導体領域から構成される、或いは、前記基板
の全体が半導体である、という構成を有する。
【００２５】
【発明の実施の形態】本発明の第１の実施形態による電
界効果トランジスタを図１、２を参照しながら説明す
る。図１（ａ）は本発明の第１の実施形態による電界効
果トランジスタの断面図、図２は、図１（ａ）の切断線
Ｘ−Ｘ’に沿った電位分布である。
界効果トランジスタを図１、２を参照しながら説明す
る。図１（ａ）は本発明の第１の実施形態による電界効
果トランジスタの断面図、図２は、図１（ａ）の切断線
Ｘ−Ｘ’に沿った電位分布である。
【００２６】支持基板１上の埋込絶縁膜２上に半導体層
３が設けられ、半導体層３上にゲート絶縁膜４を介して
ある一定の幅を持つ導電体よりなるゲート電極５が形成
される。ゲート電極５の両側では半導体層３中にｎ型の
不純物が高濃度に導入されたｎ +型ソース領域６及びｎ
+型ドレイン領域７が形成され、ｎ +型ソース領域６と
ｎ +型ドレイン領域７に挟まれた半導体層３は、ゲート
電圧の印加とともにその表面にｎ型の反転層が形成され
るチャネル形成領域８をなす（図１（ａ））。
３が設けられ、半導体層３上にゲート絶縁膜４を介して
ある一定の幅を持つ導電体よりなるゲート電極５が形成
される。ゲート電極５の両側では半導体層３中にｎ型の
不純物が高濃度に導入されたｎ +型ソース領域６及びｎ
+型ドレイン領域７が形成され、ｎ +型ソース領域６と
ｎ +型ドレイン領域７に挟まれた半導体層３は、ゲート
電圧の印加とともにその表面にｎ型の反転層が形成され
るチャネル形成領域８をなす（図１（ａ））。
【００２７】チャネル形成領域８の不純物濃度は、ｎ +
型ソース領域６を接地し、ｎ +型ドレイン領域７に電源
電圧、ゲート電極５にしきい値電圧を印加した状態にお
いて、半導体層３の表面の電位が半導体層／埋込絶縁膜
界面の電位より高く、かつ半導体層３中のチャネル形成
領域８が完全に空乏層となる条件をみたすように設定さ
れている。図２に、この条件における、電位障壁部（半
導体層３表面の電位の横方向依存性を見たときに、半導
体層３表面の電位で最も低くなる横方向位置）を含む縦
方向の断面（図１（ａ）のＸ−Ｘ’断面。電位障壁部
は、通常ドレイン電圧が低い場合はチャネル形成領域中
央付近、ドレイン電圧が大きくなると、チャネル形成領
域中央よりもソース寄りの位置となる。）での電位分布
を示す。
型ソース領域６を接地し、ｎ +型ドレイン領域７に電源
電圧、ゲート電極５にしきい値電圧を印加した状態にお
いて、半導体層３の表面の電位が半導体層／埋込絶縁膜
界面の電位より高く、かつ半導体層３中のチャネル形成
領域８が完全に空乏層となる条件をみたすように設定さ
れている。図２に、この条件における、電位障壁部（半
導体層３表面の電位の横方向依存性を見たときに、半導
体層３表面の電位で最も低くなる横方向位置）を含む縦
方向の断面（図１（ａ）のＸ−Ｘ’断面。電位障壁部
は、通常ドレイン電圧が低い場合はチャネル形成領域中
央付近、ドレイン電圧が大きくなると、チャネル形成領
域中央よりもソース寄りの位置となる。）での電位分布
を示す。
【００２８】ここで、ゲート電極５のうち、少なくとも
ゲート絶縁膜４に接する部分を形成する材料の仕事関数
は、真空準位とシリコン伝導帯下端とのエネルギー差の
絶対値より大きく、真空準位から、シリコンの伝導帯下
端とシリコンの禁制帯中央との中間に相当するエネルギ
ーを引いた値の絶対値よりも小さい。
ゲート絶縁膜４に接する部分を形成する材料の仕事関数
は、真空準位とシリコン伝導帯下端とのエネルギー差の
絶対値より大きく、真空準位から、シリコンの伝導帯下
端とシリコンの禁制帯中央との中間に相当するエネルギ
ーを引いた値の絶対値よりも小さい。
【００２９】具体的な材料、寸法は例えば以下の通りで
ある。支持基板１はｐ型シリコン基板、埋込絶縁膜２は
厚さ１００ｎｍのシリコン酸化膜、半導体層３は厚さ５
０ｎｍの単結晶シリコン層、ゲート絶縁膜４は厚さ３ｎ
ｍの熱酸化膜（ＳｉＯ２）、ゲート電極５はエルビウム
シリサイド層、ゲート長（ゲート電極のソース−ドレイ
ン方向の長さ）は０．１μｍ、ｎ +型ソース領域６とｎ
+型ドレイン領域７には１×１０20ａｔｏｍｓ／ｃｍ3
のヒ素が導入され、チャネル形成領域８には４〜８×１
０17ａｔｏｍｓ／ｃｍ3、典型的には５〜７×１０17ｔ
ｏｍｓ／ｃｍ3のホウ素が導入される。ゲート電極５に
ついては、エルビウムシリサイド層の上部に別の材料の
層が設けられても良い。上記仕事関数の関係は、ゲート
電極のうちゲート絶縁膜に接する部分を構成する材料の
フェルミエネルギーが、シリコンの伝導帯の極小よりも
価電子帯側にあり、かつシリコンのミッドギャップ（伝
導帯の極小と価電子帯極大のちょうど中間、すなわち禁
制帯の中央）と伝導帯下端との中間よりも伝導帯側にあ
るという条件に置き換えても良い。
ある。支持基板１はｐ型シリコン基板、埋込絶縁膜２は
厚さ１００ｎｍのシリコン酸化膜、半導体層３は厚さ５
０ｎｍの単結晶シリコン層、ゲート絶縁膜４は厚さ３ｎ
ｍの熱酸化膜（ＳｉＯ２）、ゲート電極５はエルビウム
シリサイド層、ゲート長（ゲート電極のソース−ドレイ
ン方向の長さ）は０．１μｍ、ｎ +型ソース領域６とｎ
+型ドレイン領域７には１×１０20ａｔｏｍｓ／ｃｍ3
のヒ素が導入され、チャネル形成領域８には４〜８×１
０17ａｔｏｍｓ／ｃｍ3、典型的には５〜７×１０17ｔ
ｏｍｓ／ｃｍ3のホウ素が導入される。ゲート電極５に
ついては、エルビウムシリサイド層の上部に別の材料の
層が設けられても良い。上記仕事関数の関係は、ゲート
電極のうちゲート絶縁膜に接する部分を構成する材料の
フェルミエネルギーが、シリコンの伝導帯の極小よりも
価電子帯側にあり、かつシリコンのミッドギャップ（伝
導帯の極小と価電子帯極大のちょうど中間、すなわち禁
制帯の中央）と伝導帯下端との中間よりも伝導帯側にあ
るという条件に置き換えても良い。
【００３０】次に、本発明の第２の実施形態による半導
体装置においては、以下に記載するｐ型電界効果トラン
ジスタを、第１の実施形態によるｎ型の電界効果型トラ
ンジスタとともに、同一基板上に形成する。ｐ型電界効
果トランジスタの構造を図１（ｂ）の断面図を参照しな
がら説明する。
体装置においては、以下に記載するｐ型電界効果トラン
ジスタを、第１の実施形態によるｎ型の電界効果型トラ
ンジスタとともに、同一基板上に形成する。ｐ型電界効
果トランジスタの構造を図１（ｂ）の断面図を参照しな
がら説明する。
【００３１】ｐ型の電界効果トランジスタにおいては、
支持基板１上の埋込絶縁膜２上に半導体層３が設けら
れ、半導体層３上にゲート絶縁膜１４を介してある一定
の幅を持つ導電体よりなるゲート電極１５が形成され
る。ゲート電極１５の両側では半導体層３中にｐ型の不
純物が高濃度に導入されたｐ +型ソース領域１６及びｐ
+型ドレイン領域１７が形成され、ｐ +型ソース領域１
６とｐ +型ドレイン領域１７に挟まれた半導体層３は、
ゲート電圧の印加とともにその表面にｐ型の反転層が形
成されチャネル形成領域１８をなす（図１（ｂ））。
支持基板１上の埋込絶縁膜２上に半導体層３が設けら
れ、半導体層３上にゲート絶縁膜１４を介してある一定
の幅を持つ導電体よりなるゲート電極１５が形成され
る。ゲート電極１５の両側では半導体層３中にｐ型の不
純物が高濃度に導入されたｐ +型ソース領域１６及びｐ
+型ドレイン領域１７が形成され、ｐ +型ソース領域１
６とｐ +型ドレイン領域１７に挟まれた半導体層３は、
ゲート電圧の印加とともにその表面にｐ型の反転層が形
成されチャネル形成領域１８をなす（図１（ｂ））。
【００３２】チャネル形成領域１８の不純物濃度は、ｐ
+型ソース領域１６に電源電圧を印加し、ｐ +型ドレイ
ン領域１７を接地し、ゲート電極対ソース電圧としてし
きい値電圧を印加した状態において、半導体層３の表面
の電位が半導体層／埋込絶縁膜界面の電位より低く、か
つ、半導体層３中のチャネル形成領域１８が完全に空乏
層となる条件をみたすように設定されている。
+型ソース領域１６に電源電圧を印加し、ｐ +型ドレイ
ン領域１７を接地し、ゲート電極対ソース電圧としてし
きい値電圧を印加した状態において、半導体層３の表面
の電位が半導体層／埋込絶縁膜界面の電位より低く、か
つ、半導体層３中のチャネル形成領域１８が完全に空乏
層となる条件をみたすように設定されている。
【００３３】ここで、ゲート電極１５のうち、少なくと
もゲート絶縁膜１４に接する部分を形成する材料の仕事
関数は、真空準位から、シリコンの価電子帯上端とシリ
コンの禁制帯中央との中間に相当するエネルギーを引い
た値の絶対値よりも大きい。
もゲート絶縁膜１４に接する部分を形成する材料の仕事
関数は、真空準位から、シリコンの価電子帯上端とシリ
コンの禁制帯中央との中間に相当するエネルギーを引い
た値の絶対値よりも大きい。
【００３４】具体的な材料、寸法は例えば以下の通りで
ある。支持基板１１はｐ型シリコン基板、埋込絶縁膜１
２は厚さ１００ｎｍのシリコン酸化膜、半導体層３は厚
さ５０ｎｍの単結晶シリコン層、ゲート絶縁膜１４は厚
さ３ｎｍの熱酸化膜（ＳｉＯ２）、ゲート電極１５はｐ
+ポリシリコン層、ゲート長（ゲート電極のソース−ド
レイン方向の長さ）は０．１μｍ、ｐ+型ソース領域１
６とｐ+型ドレイン領域１７には１×１０20ａｔｏｍｓ
／ｃｍ3のホウ素が導入され、チャネル形成領域１８に
は４〜８×１０17ａｔｏｍｓ／ｃｍ3、典型的には５〜
７×１０17ａｔｏｍｓ／ｃｍ3のリンが導入される。
ある。支持基板１１はｐ型シリコン基板、埋込絶縁膜１
２は厚さ１００ｎｍのシリコン酸化膜、半導体層３は厚
さ５０ｎｍの単結晶シリコン層、ゲート絶縁膜１４は厚
さ３ｎｍの熱酸化膜（ＳｉＯ２）、ゲート電極１５はｐ
+ポリシリコン層、ゲート長（ゲート電極のソース−ド
レイン方向の長さ）は０．１μｍ、ｐ+型ソース領域１
６とｐ+型ドレイン領域１７には１×１０20ａｔｏｍｓ
／ｃｍ3のホウ素が導入され、チャネル形成領域１８に
は４〜８×１０17ａｔｏｍｓ／ｃｍ3、典型的には５〜
７×１０17ａｔｏｍｓ／ｃｍ3のリンが導入される。
【００３５】図１に示す素子領域における半導体層３の
厚さについては、典型的には３０ｎｍから１００ｎｍ程
度であるが、これについても特に制限は無い。
厚さについては、典型的には３０ｎｍから１００ｎｍ程
度であるが、これについても特に制限は無い。
【００３６】ゲート電極１５については、ｐ+ポリシリ
コン層の上部に別の材料の層が設けられても良い。上記
仕事関数の関係は、ゲート電極のうちゲート絶縁膜に接
する部分を構成する材料のフェルミエネルギーが、シリ
コンのミッドギャップ（伝導帯の極小と価電子帯極大の
ちょうど中間、すなわち禁制帯の中央）と価電子帯上端
の中間よりも価電子帯側にあるという条件に置き換えて
も良い。
コン層の上部に別の材料の層が設けられても良い。上記
仕事関数の関係は、ゲート電極のうちゲート絶縁膜に接
する部分を構成する材料のフェルミエネルギーが、シリ
コンのミッドギャップ（伝導帯の極小と価電子帯極大の
ちょうど中間、すなわち禁制帯の中央）と価電子帯上端
の中間よりも価電子帯側にあるという条件に置き換えて
も良い。
【００３７】また、ゲート電極１５のうちゲート絶縁膜
に接する部分を構成する材料の仕事関数が真空準位とシ
リコン価電子帯上端とのエネルギー差の絶対値より小さ
く、真空準位から、シリコンの価電子帯上端とシリコン
の禁制帯中央との中間に相当するエネルギーを引いた値
の絶対値よりも大きな値となるよう、材料を選択しても
良い。この条件を満たす材料として、ｐ+多結晶シリコ
ンゲルマニウム（ＳｉＧｅ）、白金シリサイド等が挙げ
られる。
に接する部分を構成する材料の仕事関数が真空準位とシ
リコン価電子帯上端とのエネルギー差の絶対値より小さ
く、真空準位から、シリコンの価電子帯上端とシリコン
の禁制帯中央との中間に相当するエネルギーを引いた値
の絶対値よりも大きな値となるよう、材料を選択しても
良い。この条件を満たす材料として、ｐ+多結晶シリコ
ンゲルマニウム（ＳｉＧｅ）、白金シリサイド等が挙げ
られる。
【００３８】なお、一般に、ある材料の仕事関数は、真
空準位とその材料のフェルミレベルとの差の絶対値と定
義される。しかし、半導体の場合は、フェルミレベルが
キャリアの存在しない禁制帯の中にあるので、実効的な
仕事関数は、真空準位とフェルミレベルとの差とは異な
る。実効的な仕事関数は、通常ｎ型半導体では真空準位
と伝導帯下端のエネルギーとの差の絶対値、ｐ型半導体
では真空準位と価電子帯頂上のエネルギーとの差の絶対
値とほぼ等しいので、通常半導体の仕事関数とはこれら
実効的な仕事関数のことを指す。 従って、本明細書に
おいて仕事関数が真空準位とシリコン伝導帯下端とのエ
ネルギー差の絶対値より大きいと記載するのは、仕事関
数がｎ型シリコン（あるいはｎ型ポリシリコン）の仕事
関数よりも大きいと通常記載される内容に等しく、仕事
関数が真空準位とシリコン価電子帯上端とのエネルギー
差の絶対値より小さいと記載するのは、仕事関数がｐ型
シリコン（あるいはｐ型ポリシリコン）の仕事関数より
小さいと通常記載される内容に等しい。 不純物濃度が
極めて高い場合、半導体においても、フェルミレベルが
伝導帯中、あるいは価電子帯中にある場合があるが、上
の定義を用いた場合との差が小さいと考え、本発明では
上の定義を用いて、設計すれば良いと考える。
空準位とその材料のフェルミレベルとの差の絶対値と定
義される。しかし、半導体の場合は、フェルミレベルが
キャリアの存在しない禁制帯の中にあるので、実効的な
仕事関数は、真空準位とフェルミレベルとの差とは異な
る。実効的な仕事関数は、通常ｎ型半導体では真空準位
と伝導帯下端のエネルギーとの差の絶対値、ｐ型半導体
では真空準位と価電子帯頂上のエネルギーとの差の絶対
値とほぼ等しいので、通常半導体の仕事関数とはこれら
実効的な仕事関数のことを指す。 従って、本明細書に
おいて仕事関数が真空準位とシリコン伝導帯下端とのエ
ネルギー差の絶対値より大きいと記載するのは、仕事関
数がｎ型シリコン（あるいはｎ型ポリシリコン）の仕事
関数よりも大きいと通常記載される内容に等しく、仕事
関数が真空準位とシリコン価電子帯上端とのエネルギー
差の絶対値より小さいと記載するのは、仕事関数がｐ型
シリコン（あるいはｐ型ポリシリコン）の仕事関数より
小さいと通常記載される内容に等しい。 不純物濃度が
極めて高い場合、半導体においても、フェルミレベルが
伝導帯中、あるいは価電子帯中にある場合があるが、上
の定義を用いた場合との差が小さいと考え、本発明では
上の定義を用いて、設計すれば良いと考える。
【００３９】また、本発明のトランジスタは、シリコン
の禁制帯中のエネルギーと真空準位とのエネルギー差に
相当する仕事関数を持つ材料を用いることによりその効
果を得るものであるから、本発明がゲート電極に用いる
材料は、必要とする仕事関数の関係を満たすエネルギー
レベルに、禁制帯があってはならない。従って、シリコ
ン、ポリシリコンのいずれもゲート電極の材料として適
当でない（ポリシリコンのバンドギャップはシリコンの
バンドギャップと若干異なるが、本発明の効果を得るに
は充分でない）。ポリシリコンゲートの不純物濃度を下
げてフェルミレベルを禁制帯中に設定することはできる
が、禁制帯中であるので、通常の状態で設定されたフェ
ルミレベルに相当する仕事関数を得ることができない。
また、同じくフェルミレベルを禁制帯中に設定する場
合、ゲート電極の不純物濃度が低くなり、ゲート抵抗が
増すという問題が起こる。具体的には本発明ではゲート
電極に、金属シリサイド（エルビウムシリサイド、白金
シリサイド等）、他の金属元素を含む化合物、金属等、
フェルミレベルが禁制帯中にない材料を用いる。あるい
は、Ｇｅ、ＳｉＧｅ等のシリコンとは禁制帯の位置が異
なる半導体を用いる。但し、後述するようにｐチャネル
トランジスタの場合のみポリシリコンをゲートに用いて
良い場合がある。
の禁制帯中のエネルギーと真空準位とのエネルギー差に
相当する仕事関数を持つ材料を用いることによりその効
果を得るものであるから、本発明がゲート電極に用いる
材料は、必要とする仕事関数の関係を満たすエネルギー
レベルに、禁制帯があってはならない。従って、シリコ
ン、ポリシリコンのいずれもゲート電極の材料として適
当でない（ポリシリコンのバンドギャップはシリコンの
バンドギャップと若干異なるが、本発明の効果を得るに
は充分でない）。ポリシリコンゲートの不純物濃度を下
げてフェルミレベルを禁制帯中に設定することはできる
が、禁制帯中であるので、通常の状態で設定されたフェ
ルミレベルに相当する仕事関数を得ることができない。
また、同じくフェルミレベルを禁制帯中に設定する場
合、ゲート電極の不純物濃度が低くなり、ゲート抵抗が
増すという問題が起こる。具体的には本発明ではゲート
電極に、金属シリサイド（エルビウムシリサイド、白金
シリサイド等）、他の金属元素を含む化合物、金属等、
フェルミレベルが禁制帯中にない材料を用いる。あるい
は、Ｇｅ、ＳｉＧｅ等のシリコンとは禁制帯の位置が異
なる半導体を用いる。但し、後述するようにｐチャネル
トランジスタの場合のみポリシリコンをゲートに用いて
良い場合がある。
【００４０】上述した本発明の第１、２の実施形態にお
いて、本発明の構成がどのような効果をもたらすのか
を、原理的な理由を付して以下に説明することとする。
いて、本発明の構成がどのような効果をもたらすのか
を、原理的な理由を付して以下に説明することとする。
【００４１】発明の効果を示すバンド図をｎ型電界効果
トランジスタを例に、図３及び図４に示す。ここでは、
電子に対してエネルギーが大きくなる状態を上側にとっ
た。図中Ｅcは伝導帯の極小値（下端）、Ｅvは価電子帯
の極大値（上端）を示す。図３（ａ）、（ｂ）及び図４
（ａ）はｎ +ポリシリコンをゲートに用いた場合、図４
（ｂ）は通常の金属ゲートの場合、図４（ｃ）は本発明
の場合である。ゲート電圧はすべて同一とした。この場
合、仕事関数の関係から、ゲート電位は図３（ａ）、
（ｂ）及び図４（ａ）において最も高く、次が図４
（ｃ）の本発明、次が図４（ｂ）の場合である。
トランジスタを例に、図３及び図４に示す。ここでは、
電子に対してエネルギーが大きくなる状態を上側にとっ
た。図中Ｅcは伝導帯の極小値（下端）、Ｅvは価電子帯
の極大値（上端）を示す。図３（ａ）、（ｂ）及び図４
（ａ）はｎ +ポリシリコンをゲートに用いた場合、図４
（ｂ）は通常の金属ゲートの場合、図４（ｃ）は本発明
の場合である。ゲート電圧はすべて同一とした。この場
合、仕事関数の関係から、ゲート電位は図３（ａ）、
（ｂ）及び図４（ａ）において最も高く、次が図４
（ｃ）の本発明、次が図４（ｂ）の場合である。
【００４２】図３（ａ）は通常のｎ +ゲートトランジス
タにおいて、主にチャネルに導入された不純物がイオン
化することによる電界によって、しきい値電圧を調整し
ている場合である。この時、ＳＯＩ層中には電位勾配が
形成されるために、電位の低い領域（図中バンドが上に
曲がった部分）が発生し、正孔が蓄積しやすくなる。こ
の結果基板浮遊効果が発生しやすくなる。一方、図３
（ｂ）のように、ｎ +ゲートを採用し、かつ不純物濃度
を低くすると、不純物がイオン化することにより発生す
る電界が減少するので、ＳＯＩ層中の電位勾配が小さく
なり、電位の低い領域が発生しにくくなり、正孔が蓄積
しにくくなる。しかしその一方、図３（ａ）と比べゲー
ト酸化膜中の電界（図ではゲート酸化膜部分のバンドの
傾きに反映される）が小さくなるので、ＳＯＩ層の電位
が高くなってしまう（図では矢印部のエネルギーが低く
なっていることに対応する）。そして、このようにして
電位が高くなった分だけ、トランジスタのしきい値電圧
は下がってしまう。実際、ｎ +ゲートを採用し、チャネ
ル不純物を導入しない場合には、ソース電圧を基準とし
たしきい値電圧は負の値になり、ＣＭＯＳへの適用には
低すぎる。
タにおいて、主にチャネルに導入された不純物がイオン
化することによる電界によって、しきい値電圧を調整し
ている場合である。この時、ＳＯＩ層中には電位勾配が
形成されるために、電位の低い領域（図中バンドが上に
曲がった部分）が発生し、正孔が蓄積しやすくなる。こ
の結果基板浮遊効果が発生しやすくなる。一方、図３
（ｂ）のように、ｎ +ゲートを採用し、かつ不純物濃度
を低くすると、不純物がイオン化することにより発生す
る電界が減少するので、ＳＯＩ層中の電位勾配が小さく
なり、電位の低い領域が発生しにくくなり、正孔が蓄積
しにくくなる。しかしその一方、図３（ａ）と比べゲー
ト酸化膜中の電界（図ではゲート酸化膜部分のバンドの
傾きに反映される）が小さくなるので、ＳＯＩ層の電位
が高くなってしまう（図では矢印部のエネルギーが低く
なっていることに対応する）。そして、このようにして
電位が高くなった分だけ、トランジスタのしきい値電圧
は下がってしまう。実際、ｎ +ゲートを採用し、チャネ
ル不純物を導入しない場合には、ソース電圧を基準とし
たしきい値電圧は負の値になり、ＣＭＯＳへの適用には
低すぎる。
【００４３】図４において、（ａ）図は、図３（ａ）と
同じものである。（ｂ）図は図３（ｂ）の構造において
（チャネル不純物濃度が低い構造）、通常の金属ゲート
（Ｔａ、ＴｉＮ等）を用いたものである。この場合、金
属ゲートのフェルミレベルは、シリコンの禁制帯中央付
近のエネルギーに相当し、金属ゲートの仕事関数は、ｎ
+シリコンよりも、ほぼシリコンのバンドギャップの半
分に相当する分だけ大きい。この結果ＳＯＩ層の電位が
低くなり（図では矢印部のエネルギーが高くなっている
ことに対応する）、トランジスタのしきい値電圧は上が
る。この場合、不純物を導入しない場合においてもソー
ス電圧を基準としたしきい値電圧は０．４〜０．６Ｖ程
度、不純物を導入するとこれよりもさらに高くなってし
まう。但し、ソース電圧を基準としたしきい値電圧と
は、ソースが接地された時に、トランジスタにおいてし
きい値電圧となる（オン状態とオフ状態の遷移が起こ
る、ゲート電圧の値をいう。一般にＣＭＯＳ構成の回路
に用いられるｎ型電界効果トランジスタのしきい値電圧
はソース電圧を基準として０．１〜０．４Ｖ程度が要求
されるので、しきい値が高すぎて実用的でない。図４
（ｃ）は、図は図３（ｂ）の構造において（チャネル不
純物濃度が低い構造）、フェルミレベルが、シリコンの
禁制帯中央とシリコンの伝導帯下端との中間のエネルギ
ーに相当する金属を用いた場合で、ゲートの仕事関数
は、ｎ +シリコンよりも大きいが、その差はシリコンの
バンドギャップの１／４以下である。この結果、ＳＯＩ
層の電位の上昇が抑えられ、図４（ａ）と同程度のしき
い値電圧が得られる。具体的にはソース電圧を基準とし
たしきい値電圧を０．１〜０．４Ｖの範囲に設定できる
ようになる。その上、ＳＯＩ層中の電位勾配が小さいの
で、基板浮遊効果が抑制される。ｐ型電界効果トランジ
スタの場合は、極性をすべて逆にすればｎ型電界効果ト
ランジスタの場合の場合と同様の関係が成り立ち、ｎ型
電界効果トランジスタの場合の場合と同様の効果が得ら
れる。例えば、ゲート電極については、フェルミレベル
が、シリコンの禁制帯中央とシリコンの価電子帯上端と
の中間よりも価電子帯寄りのエネルギーに相当する金属
を用いる。この時、ゲートの仕事関数は、ｐ +シリコン
よりも小さいが、その差はシリコンのバンドギャップの
１／４以下である。
同じものである。（ｂ）図は図３（ｂ）の構造において
（チャネル不純物濃度が低い構造）、通常の金属ゲート
（Ｔａ、ＴｉＮ等）を用いたものである。この場合、金
属ゲートのフェルミレベルは、シリコンの禁制帯中央付
近のエネルギーに相当し、金属ゲートの仕事関数は、ｎ
+シリコンよりも、ほぼシリコンのバンドギャップの半
分に相当する分だけ大きい。この結果ＳＯＩ層の電位が
低くなり（図では矢印部のエネルギーが高くなっている
ことに対応する）、トランジスタのしきい値電圧は上が
る。この場合、不純物を導入しない場合においてもソー
ス電圧を基準としたしきい値電圧は０．４〜０．６Ｖ程
度、不純物を導入するとこれよりもさらに高くなってし
まう。但し、ソース電圧を基準としたしきい値電圧と
は、ソースが接地された時に、トランジスタにおいてし
きい値電圧となる（オン状態とオフ状態の遷移が起こ
る、ゲート電圧の値をいう。一般にＣＭＯＳ構成の回路
に用いられるｎ型電界効果トランジスタのしきい値電圧
はソース電圧を基準として０．１〜０．４Ｖ程度が要求
されるので、しきい値が高すぎて実用的でない。図４
（ｃ）は、図は図３（ｂ）の構造において（チャネル不
純物濃度が低い構造）、フェルミレベルが、シリコンの
禁制帯中央とシリコンの伝導帯下端との中間のエネルギ
ーに相当する金属を用いた場合で、ゲートの仕事関数
は、ｎ +シリコンよりも大きいが、その差はシリコンの
バンドギャップの１／４以下である。この結果、ＳＯＩ
層の電位の上昇が抑えられ、図４（ａ）と同程度のしき
い値電圧が得られる。具体的にはソース電圧を基準とし
たしきい値電圧を０．１〜０．４Ｖの範囲に設定できる
ようになる。その上、ＳＯＩ層中の電位勾配が小さいの
で、基板浮遊効果が抑制される。ｐ型電界効果トランジ
スタの場合は、極性をすべて逆にすればｎ型電界効果ト
ランジスタの場合の場合と同様の関係が成り立ち、ｎ型
電界効果トランジスタの場合の場合と同様の効果が得ら
れる。例えば、ゲート電極については、フェルミレベル
が、シリコンの禁制帯中央とシリコンの価電子帯上端と
の中間よりも価電子帯寄りのエネルギーに相当する金属
を用いる。この時、ゲートの仕事関数は、ｐ +シリコン
よりも小さいが、その差はシリコンのバンドギャップの
１／４以下である。
【００４４】ＳＯＩ−ＭＯＳＦＥＴにおいて、基板浮遊
効果を抑制しようとして、縦方向の電界を小さくする
と、ドレイン電圧が高い場合に、電流がＳＯＩ層の裏側
界面を流れてしまうために特性が劣化するという問題が
ある。このようなＳＯＩ層の裏側界面における電流の経
路をバックチャネルという。バックチャネルが形成され
るのは、ｎ型電界効果トランジスタにおいてはチャネル
形成領域のすべての横方向位置において、ＳＯＩ層の表
面の電位よりも裏側界面の電位が高い場合、ｐ型電界効
果トランジスタにおいては、チャネル形成領域のすべて
の横方向位置において、ＳＯＩ層の表面の電位よりも裏
側界面の電位が低い場合である。ｎ型電界効果トランジ
スタにおいては、しきい値電圧よりもゲート電圧が高い
場合に、バックチャネルが形成されると、ドレイン電流
が劣化するので、ｎ型電界効果トランジスタにおいては
ソース電圧にローレベル（例えば接地電圧）、ドレイン
電圧にハイレベル（例えば電源電圧ＶＤＤ）が印加され
た状態で、ゲート電圧にしきい値電圧以上の電圧がかか
った時にバックチャネルが発生しないように、不純物濃
度を設定することが好ましい。そのためには、このバイ
アス条件の範囲で、チャネル形成領域のすべての横方向
位置における断面で、表面の電位がＳＯＩ層の裏側界面
の電位よりも高ければ良い。なお、本明細書においてハ
イレベル、ローレベルとは当該トランジスタに印加され
る信号電圧の最大値及び最小値を言う。ＳＯＩ−ＭＯＳ
ＦＥＴにおいては、サブスレッショルド領域（ゲートに
しきい値電圧以下の電圧がかかる領域）でバックチャネ
ル（電流が半導体層の裏を流れる効果）が形成される
と、サブスレッショルド領域での電流の変化についての
急峻性が劣化する効果が顕著で、サブスレッショルド電
流が増加し、スタンバイ電流の増加を招く。これを抑制
するためには、ｎ型電界効果トランジスタにおいてはソ
ース電圧にローレベル（例えば接地電圧）、ドレイン電
圧にハイレベル（例えば電源電圧ＶＤＤ）が印加された
状態で、ゲート電圧にローレベル（例えば接地電圧）以
上の電圧がかかった時に、バックチャネルがチャネル形
成領域のすべての横方向位置における断面で、表面の電
位がＳＯＩ層の裏側界面の電位よりも高くなるように、
チャネル形成領域の不純物濃度を設定すれば良い。
効果を抑制しようとして、縦方向の電界を小さくする
と、ドレイン電圧が高い場合に、電流がＳＯＩ層の裏側
界面を流れてしまうために特性が劣化するという問題が
ある。このようなＳＯＩ層の裏側界面における電流の経
路をバックチャネルという。バックチャネルが形成され
るのは、ｎ型電界効果トランジスタにおいてはチャネル
形成領域のすべての横方向位置において、ＳＯＩ層の表
面の電位よりも裏側界面の電位が高い場合、ｐ型電界効
果トランジスタにおいては、チャネル形成領域のすべて
の横方向位置において、ＳＯＩ層の表面の電位よりも裏
側界面の電位が低い場合である。ｎ型電界効果トランジ
スタにおいては、しきい値電圧よりもゲート電圧が高い
場合に、バックチャネルが形成されると、ドレイン電流
が劣化するので、ｎ型電界効果トランジスタにおいては
ソース電圧にローレベル（例えば接地電圧）、ドレイン
電圧にハイレベル（例えば電源電圧ＶＤＤ）が印加され
た状態で、ゲート電圧にしきい値電圧以上の電圧がかか
った時にバックチャネルが発生しないように、不純物濃
度を設定することが好ましい。そのためには、このバイ
アス条件の範囲で、チャネル形成領域のすべての横方向
位置における断面で、表面の電位がＳＯＩ層の裏側界面
の電位よりも高ければ良い。なお、本明細書においてハ
イレベル、ローレベルとは当該トランジスタに印加され
る信号電圧の最大値及び最小値を言う。ＳＯＩ−ＭＯＳ
ＦＥＴにおいては、サブスレッショルド領域（ゲートに
しきい値電圧以下の電圧がかかる領域）でバックチャネ
ル（電流が半導体層の裏を流れる効果）が形成される
と、サブスレッショルド領域での電流の変化についての
急峻性が劣化する効果が顕著で、サブスレッショルド電
流が増加し、スタンバイ電流の増加を招く。これを抑制
するためには、ｎ型電界効果トランジスタにおいてはソ
ース電圧にローレベル（例えば接地電圧）、ドレイン電
圧にハイレベル（例えば電源電圧ＶＤＤ）が印加された
状態で、ゲート電圧にローレベル（例えば接地電圧）以
上の電圧がかかった時に、バックチャネルがチャネル形
成領域のすべての横方向位置における断面で、表面の電
位がＳＯＩ層の裏側界面の電位よりも高くなるように、
チャネル形成領域の不純物濃度を設定すれば良い。
【００４５】また、ソース電圧にハイレベルよりわずか
（例えば０．１Ｖ）に低い電圧、ドレイン電圧にハイレ
ベル（例えば電源電圧ＶＤＤ）が印加された状態で、ゲ
ート電圧がローレベル（例えば接地電圧）以上の電圧が
かかった時にバックチャネルが発生しないように不純物
濃度を設定するという、より厳しい条件を課しても良
い。
（例えば０．１Ｖ）に低い電圧、ドレイン電圧にハイレ
ベル（例えば電源電圧ＶＤＤ）が印加された状態で、ゲ
ート電圧がローレベル（例えば接地電圧）以上の電圧が
かかった時にバックチャネルが発生しないように不純物
濃度を設定するという、より厳しい条件を課しても良
い。
【００４６】ｐ型電界効果トランジスタの場合は、極性
を逆にした条件を用いれば良い。例えば、ソース電圧に
ハイレベル（例えば電源電圧）、ドレイン電圧にローレ
ベル（例えば接地電圧）が印加された状態で、ゲート電
圧にしきい値電圧以下の電圧がかかった時にバックチャ
ネルが発生しないように、不純物濃度を設定することが
好ましい。これをソース電圧を基準としたしきい値電圧
を用いて表現すると、ソース電圧を接地（０Ｖとする）
し、ドレイン電圧に電源電圧の符号を逆にした負の電圧
（電源電圧が１．０Ｖならば、−１．０Ｖ）が印加され
た状態で、ゲート電圧にしきい値電圧に相当する電圧
（典型的には−０．４から−０．１Ｖ）以下の電圧がか
かった時にバックチャネルが発生しないように、不純物
濃度を設定する。ソースに電源電圧ＶＤＤが印加された
場合の例は以下のようになる。ソースに電源電圧ＶＤＤ
が印加され、ドレインが接地された（即ち０Ｖが印加さ
れた）ｐ型電界トランジスタで、ソースを基準にしたし
きい値電圧がＶｔｈ（負の値、例えば−０．３Ｖ）であ
る場合、しきい電圧となるＶＤＤ＋Ｖｔｈ（例えばＶＤ
Ｄが１．０ＶでＶｔｈが−０．３Ｖであれば、０．７
Ｖ）がゲート電極に加わった場合にバックチャネルが発
生しないように、不純物濃度を設定する。スタンバイ電
流の抑制のためには、ｐ型電界効果トランジスタの場合
は、ソース電圧にハイレベル（例えば電源電圧）、ドレ
イン電圧にローレベル（例えば接地電圧）が印加された
状態で、ゲート電圧がハイレベル（例えば電源電圧）以
下の電圧がかかった時にバックチャネルが発生しないよ
うに、不純物濃度を設定することが好ましい。バックチ
ャネルの抑制のためには、これらのバイアス条件の範囲
で、チャネル形成領域のすべての横方向位置において、
ＳＯＩ層の表面の電位を裏側界面よりも電位を低くすれ
ば良い。
を逆にした条件を用いれば良い。例えば、ソース電圧に
ハイレベル（例えば電源電圧）、ドレイン電圧にローレ
ベル（例えば接地電圧）が印加された状態で、ゲート電
圧にしきい値電圧以下の電圧がかかった時にバックチャ
ネルが発生しないように、不純物濃度を設定することが
好ましい。これをソース電圧を基準としたしきい値電圧
を用いて表現すると、ソース電圧を接地（０Ｖとする）
し、ドレイン電圧に電源電圧の符号を逆にした負の電圧
（電源電圧が１．０Ｖならば、−１．０Ｖ）が印加され
た状態で、ゲート電圧にしきい値電圧に相当する電圧
（典型的には−０．４から−０．１Ｖ）以下の電圧がか
かった時にバックチャネルが発生しないように、不純物
濃度を設定する。ソースに電源電圧ＶＤＤが印加された
場合の例は以下のようになる。ソースに電源電圧ＶＤＤ
が印加され、ドレインが接地された（即ち０Ｖが印加さ
れた）ｐ型電界トランジスタで、ソースを基準にしたし
きい値電圧がＶｔｈ（負の値、例えば−０．３Ｖ）であ
る場合、しきい電圧となるＶＤＤ＋Ｖｔｈ（例えばＶＤ
Ｄが１．０ＶでＶｔｈが−０．３Ｖであれば、０．７
Ｖ）がゲート電極に加わった場合にバックチャネルが発
生しないように、不純物濃度を設定する。スタンバイ電
流の抑制のためには、ｐ型電界効果トランジスタの場合
は、ソース電圧にハイレベル（例えば電源電圧）、ドレ
イン電圧にローレベル（例えば接地電圧）が印加された
状態で、ゲート電圧がハイレベル（例えば電源電圧）以
下の電圧がかかった時にバックチャネルが発生しないよ
うに、不純物濃度を設定することが好ましい。バックチ
ャネルの抑制のためには、これらのバイアス条件の範囲
で、チャネル形成領域のすべての横方向位置において、
ＳＯＩ層の表面の電位を裏側界面よりも電位を低くすれ
ば良い。
【００４７】また、ＳＯＩ−ＭＯＳＦＥＴにおける基板
浮遊効果は、半導体層の全体が空乏化せず、半導体層中
に中性領域が残留する部分空乏化型トランジスタにおい
て顕著になるので、半導体層の全体が空乏化するように
（完全空乏化型トランジスタとなるように）不純物濃度
を設定すれば良い。さらに、同じ完全空乏化型トランジ
スタであっても、半導体層中の電位差をより小さくする
ことが好ましい。そこで、ｎチャネルトランジスタを例
に上げると、ソースを接地し、ゲート電極にしきい値電
圧をかけ、ドレインに微小なドレイン電圧（例えば０．
１Ｖ、さらに厳しくはソースと同電位）をかけた状態で
の半導体層中の最低電位φｍｉｎがある値以上になるよ
うにする。ここで最低電位φｍｉｎとは、ソース／ドレ
イン領域に挟まれたチャネル形成領域の範囲において電
位が最小となる位置の電位である。φｍｉｎは例えば最
低でも−０．６Ｖ以上、好ましくは−０．４Ｖ以上とす
る。φｍｉｎは例えば周期的にクロックが印加されるト
ランジスタにおいて、低電圧印加時に蓄積した正孔が、
高電圧印加時に排出されるように設定すれば良い。ｎ型
電界効果トランジスタでは、ソース／ドレイン領域の両
方にハイレベル、ゲートにローレベルの信号が印加され
た時に正孔が主にバンド間トンネル電流により蓄積され
る。この場合、ソース／ドレイン領域、ゲートがすべて
同一電位（すべてがハイレベル、またはすべてがローレ
ベル）の時に、基板浮遊効果を起こさずに、蓄積されて
いる正孔がすべて排出されるようにすれば良い。この時
φｍｉｎが低いと、ある程度正孔の蓄積を伴わないと正
孔の排出に必要なだけの正孔電流（正孔がソース／ドレ
イン領域に流れる電流）が流れないが、φｍｉｎが高い
と、正孔の濃度が低い状態でも正孔の排出に必要なだけ
の正孔電流が流れ、その結果正孔濃度が低い状態に保た
れる。正孔の最高濃度を１０18／ｃｍ3以下に保ち、バ
ンド間トンネルによる正孔の発生と、正孔電流による正
孔の排除と釣り合う条件は、通常φｍｉｎが−０．４〜
−０．６Ｖ程度であるので、φｍｉｎをこれよりも大き
くすれば良い。
浮遊効果は、半導体層の全体が空乏化せず、半導体層中
に中性領域が残留する部分空乏化型トランジスタにおい
て顕著になるので、半導体層の全体が空乏化するように
（完全空乏化型トランジスタとなるように）不純物濃度
を設定すれば良い。さらに、同じ完全空乏化型トランジ
スタであっても、半導体層中の電位差をより小さくする
ことが好ましい。そこで、ｎチャネルトランジスタを例
に上げると、ソースを接地し、ゲート電極にしきい値電
圧をかけ、ドレインに微小なドレイン電圧（例えば０．
１Ｖ、さらに厳しくはソースと同電位）をかけた状態で
の半導体層中の最低電位φｍｉｎがある値以上になるよ
うにする。ここで最低電位φｍｉｎとは、ソース／ドレ
イン領域に挟まれたチャネル形成領域の範囲において電
位が最小となる位置の電位である。φｍｉｎは例えば最
低でも−０．６Ｖ以上、好ましくは−０．４Ｖ以上とす
る。φｍｉｎは例えば周期的にクロックが印加されるト
ランジスタにおいて、低電圧印加時に蓄積した正孔が、
高電圧印加時に排出されるように設定すれば良い。ｎ型
電界効果トランジスタでは、ソース／ドレイン領域の両
方にハイレベル、ゲートにローレベルの信号が印加され
た時に正孔が主にバンド間トンネル電流により蓄積され
る。この場合、ソース／ドレイン領域、ゲートがすべて
同一電位（すべてがハイレベル、またはすべてがローレ
ベル）の時に、基板浮遊効果を起こさずに、蓄積されて
いる正孔がすべて排出されるようにすれば良い。この時
φｍｉｎが低いと、ある程度正孔の蓄積を伴わないと正
孔の排出に必要なだけの正孔電流（正孔がソース／ドレ
イン領域に流れる電流）が流れないが、φｍｉｎが高い
と、正孔の濃度が低い状態でも正孔の排出に必要なだけ
の正孔電流が流れ、その結果正孔濃度が低い状態に保た
れる。正孔の最高濃度を１０18／ｃｍ3以下に保ち、バ
ンド間トンネルによる正孔の発生と、正孔電流による正
孔の排除と釣り合う条件は、通常φｍｉｎが−０．４〜
−０．６Ｖ程度であるので、φｍｉｎをこれよりも大き
くすれば良い。
【００４８】また、ドレインにシリコンのバンドギャッ
プよりも高い電圧を印加する場合、衝突電離による正孔
の発生が顕著になるので、φｍｉｎはより高く設定する
（例えば−０．２５Ｖ以上）ことが好ましい。また、こ
の場合は、ドレインに電源電圧を印加した状態での、チ
ャネル形成領域での最低電位をφｍｉｎと考えても良
い。
プよりも高い電圧を印加する場合、衝突電離による正孔
の発生が顕著になるので、φｍｉｎはより高く設定する
（例えば−０．２５Ｖ以上）ことが好ましい。また、こ
の場合は、ドレインに電源電圧を印加した状態での、チ
ャネル形成領域での最低電位をφｍｉｎと考えても良
い。
【００４９】ｐ型電界効果トランジスタの場合は、極性
を逆にして同様にすれば良い。ゲート電圧にしきい値電
圧をかけ、ソースに電源電圧、ドレイン電極に微小なド
レイン電圧（例えば−０．１Ｖ、さらに厳しくはソース
と同電位）をかけた状態での半導体層中の最高電位φｍ
ａｘがある値以下（例えば０．６Ｖ以下、より好ましく
は０．４Ｖ以下、さらに好ましくは０．２５Ｖ以下）に
なるようにする。
を逆にして同様にすれば良い。ゲート電圧にしきい値電
圧をかけ、ソースに電源電圧、ドレイン電極に微小なド
レイン電圧（例えば−０．１Ｖ、さらに厳しくはソース
と同電位）をかけた状態での半導体層中の最高電位φｍ
ａｘがある値以下（例えば０．６Ｖ以下、より好ましく
は０．４Ｖ以下、さらに好ましくは０．２５Ｖ以下）に
なるようにする。
【００５０】但し、以上のφｍｉｎ及びφｍａｘはすべ
てソース電位を基準とした値である（チャネル領域中の
電位からソースの電位を減じた値であり、ソース電圧を
基準電圧の０Ｖとした場合に相当）。
てソース電位を基準とした値である（チャネル領域中の
電位からソースの電位を減じた値であり、ソース電圧を
基準電圧の０Ｖとした場合に相当）。
【００５１】次に、本発明の第３の実施形態による半導
体装置を図５〜７の断面図を参照しながら説明する。
体装置を図５〜７の断面図を参照しながら説明する。
【００５２】厚さ１００ｎｍの埋込酸化膜２２上に、厚
さ５０ｎｍの単結晶シリコン層２３を持つＳＯＩ基板を
用意する。単結晶シリコン層２３は、素子分離酸化膜１
００により素子領域に区画され、その後単結晶シリコン
層２３表面を厚さ３ｎｍにわたって熱酸化し、シリコン
酸化膜１０１を形成する。基板には、ｐ型電界効果トラ
ンジスタが形成される領域と、ｎ型電界効果トランジス
タが形成される領域が設定され、それぞれの領域には、
ｐ型電界効果トランジスタが形成される素子領域とｎ型
電界効果トランジスタが形成される素子領域が、それぞ
れ形成される。続いて、ＣＶＤによりｐ+型シリコンゲ
ルマニウム混晶層（ｐ+型ＳｉＧｅ混晶層）１０２を２
００ｎｍ、その上部にシリコン窒化膜１０３を３０ｎｍ
堆積する（図５（ａ））。
さ５０ｎｍの単結晶シリコン層２３を持つＳＯＩ基板を
用意する。単結晶シリコン層２３は、素子分離酸化膜１
００により素子領域に区画され、その後単結晶シリコン
層２３表面を厚さ３ｎｍにわたって熱酸化し、シリコン
酸化膜１０１を形成する。基板には、ｐ型電界効果トラ
ンジスタが形成される領域と、ｎ型電界効果トランジス
タが形成される領域が設定され、それぞれの領域には、
ｐ型電界効果トランジスタが形成される素子領域とｎ型
電界効果トランジスタが形成される素子領域が、それぞ
れ形成される。続いて、ＣＶＤによりｐ+型シリコンゲ
ルマニウム混晶層（ｐ+型ＳｉＧｅ混晶層）１０２を２
００ｎｍ、その上部にシリコン窒化膜１０３を３０ｎｍ
堆積する（図５（ａ））。
【００５３】次に、ｐ+型ＳｉＧｅ混晶層１０２及びそ
の上部のシリコン窒化膜１０３を通常のリソグラフィ及
びＲＩＥによってパターニングし、ｐ+型ＳｉＧｅ混晶
層１０２とその上のシリコン窒化膜１０３からなるダミ
ーゲート電極１０４を形成する。更に、単結晶シリコン
層２３上の一部の領域をレジスト膜１０５で覆ったの
ち、ダミーゲート電極１０４をマスクに、ホウ素を１×
１０15ａｔｏｍｓ／ｃｍ 2の濃度にイオン注入し、ｐ型
不純物が高濃度に導入されたｐ+型ソース領域２６及び
ｐ+型ドレイン領域２７を形成する（図５（ｂ））。
の上部のシリコン窒化膜１０３を通常のリソグラフィ及
びＲＩＥによってパターニングし、ｐ+型ＳｉＧｅ混晶
層１０２とその上のシリコン窒化膜１０３からなるダミ
ーゲート電極１０４を形成する。更に、単結晶シリコン
層２３上の一部の領域をレジスト膜１０５で覆ったの
ち、ダミーゲート電極１０４をマスクに、ホウ素を１×
１０15ａｔｏｍｓ／ｃｍ 2の濃度にイオン注入し、ｐ型
不純物が高濃度に導入されたｐ+型ソース領域２６及び
ｐ+型ドレイン領域２７を形成する（図５（ｂ））。
【００５４】次に、ｐ型電界効果トランジスタのｐ+型
ソース領域２６及びｐ+型ドレイン領域２７を形成した
領域をレジスト膜１０６で覆い、砒素を１×１０15ａｔ
ｏｍｓ／ｃｍ2の濃度にイオン注入し、ｎ型不純物が高
濃度に導入されたｎ+型ソース領域３６及びｎ+型ドレイ
ン領域３７を形成する（図５（ｃ））。
ソース領域２６及びｐ+型ドレイン領域２７を形成した
領域をレジスト膜１０６で覆い、砒素を１×１０15ａｔ
ｏｍｓ／ｃｍ2の濃度にイオン注入し、ｎ型不純物が高
濃度に導入されたｎ+型ソース領域３６及びｎ+型ドレイ
ン領域３７を形成する（図５（ｃ））。
【００５５】次にレジスト膜１０６を除去し、全体に４
００ｎｍのＣＶＤ酸化膜１０７を堆積したのち、ダミー
ゲート電極１０４の上層を構成するシリコン窒化膜１０
３をストッパとして、ＣＭＰにより平坦化を行う。ｐ型
電界効果トランジスタのｐ+型ソース領域２６及びｐ+型
ドレイン領域２７を形成した部分の上部を新たにレジス
ト膜１０８で覆い（図６（ａ））、ｎ型電界効果トラン
ジスタのｎ +型ソース領域３６及びｎ +型ドレイン領域
３７を形成した領域のシリコン窒化膜１０３をＲＩＥに
より除去し、続いてｐ+型ＳｉＧｅ混晶層１０２をＲＩ
Ｅまたはケミカルドライエッチングにより除去し、スリ
ット１０９を形成する（図６（ｂ））。ｐ+型ＳｉＧｅ
混晶層１０２の除去は、レジスト膜１０８の除去後に、
フッ酸硝酸混合液またはリン酸等を用いたウェットエッ
チングにより除去しても良い。また、同じくレジスト膜
１０８除去後に塩酸ガス中に暴露することにより取り除
いても良い。
００ｎｍのＣＶＤ酸化膜１０７を堆積したのち、ダミー
ゲート電極１０４の上層を構成するシリコン窒化膜１０
３をストッパとして、ＣＭＰにより平坦化を行う。ｐ型
電界効果トランジスタのｐ+型ソース領域２６及びｐ+型
ドレイン領域２７を形成した部分の上部を新たにレジス
ト膜１０８で覆い（図６（ａ））、ｎ型電界効果トラン
ジスタのｎ +型ソース領域３６及びｎ +型ドレイン領域
３７を形成した領域のシリコン窒化膜１０３をＲＩＥに
より除去し、続いてｐ+型ＳｉＧｅ混晶層１０２をＲＩ
Ｅまたはケミカルドライエッチングにより除去し、スリ
ット１０９を形成する（図６（ｂ））。ｐ+型ＳｉＧｅ
混晶層１０２の除去は、レジスト膜１０８の除去後に、
フッ酸硝酸混合液またはリン酸等を用いたウェットエッ
チングにより除去しても良い。また、同じくレジスト膜
１０８除去後に塩酸ガス中に暴露することにより取り除
いても良い。
【００５６】レジスト膜１０８除去後にスリット１０９
中のシリコン酸化膜１０１を、ＲＩＥまたはウェットエ
ッチングにより除去し、続いて熱酸化により厚さ３ｎｍ
のｎ型電界効果トランジスタのゲート絶縁膜３４を形成
し、スリット１０９中に厚さ２０ｎｍのエルビウムシリ
サイド１１０をスパッタ法により埋め込み、続いてアル
ミニウム（Ａｌ）又はタングステン（Ｗ）等の金属１１
１をスパッタまたはＣＶＤで埋め込み（図７（ａ））、
続いて、スリット１０９の外部のＡｌまたはＷをエッチ
バックするか、ＣＭＰにより取り除き、続いて、ＲＩＥ
によりスリット１０９外のエルビウムシリサイド１１０
を除去する（図７（ｂ））。エルビウムシリサイド１１
０の除去は、金属１１１をエッチングする場合に比べて
ＲＦパワーの高いＲＩＥ等、物理的エッチング作用の強
い条件で行う。あるいはＡｒイオン、Ｘｅイオンの不活
性ガスイオンを用いたスパッタにより取り除く。なお、
ｎ型電界効果トランジスタにおいて、ダミーゲート電極
下の絶縁膜を除去せず、そのままゲート絶縁膜として用
いても良い。また、ｐ+ＳｉＧｅにかえて不純物を導入
しないノンドープＳｉＧｅを用いて、ｐチャネルトラン
ジスタのソース／ドレイン領域を形成する際に、ノンド
ープＳｉＧｅにｐ型不純物が導入されることにより、ｐ
+型のゲート電極となす工程を用いても良い。なお、ｐ+
ＳｉＧｅ、ノンドープＳｉＧｅは、ＣＶＤやスパッタに
より堆積される多結晶膜であっても良く、アモルファス
膜であっても良い。ＳｉとＧｅの混晶比は、例えば０．
８対０．２とする。ＳｉとＧｅの混晶比は必要な仕事関
数が満たされるように設定すれば良い。仕事関数は作成
条件にある程度依存するが、通常はＧｅの割合を３０％
未満とすることが本発明においては望ましい。図７
（ｂ）において、ｐ+型ソース領域２６、ｐ+型ドレイン
領域２７、これらに挟まれた単結晶シリコン層２３であ
るチャネル形成領域、そのチャネル形成領域上のゲート
絶縁膜１０１（シリコン酸化膜）、その上部においてゲ
ート電極を形成するｐ+型ＳｉＧｅ混晶層１０２がｐ型
電界効果トランジスタを構成し、ｎ +型ソース領域３
６、ｎ +型ドレイン領域３７、これらに挟まれた単結晶
シリコン層２３であるチャネル形成領域、そのチャネル
形成領域上のゲート絶縁膜３４、その上部においてゲー
ト電極を形成するエルビウムシリサイド１１０、金属１
１１がｎ型電界効果トランジスタを構成する。
中のシリコン酸化膜１０１を、ＲＩＥまたはウェットエ
ッチングにより除去し、続いて熱酸化により厚さ３ｎｍ
のｎ型電界効果トランジスタのゲート絶縁膜３４を形成
し、スリット１０９中に厚さ２０ｎｍのエルビウムシリ
サイド１１０をスパッタ法により埋め込み、続いてアル
ミニウム（Ａｌ）又はタングステン（Ｗ）等の金属１１
１をスパッタまたはＣＶＤで埋め込み（図７（ａ））、
続いて、スリット１０９の外部のＡｌまたはＷをエッチ
バックするか、ＣＭＰにより取り除き、続いて、ＲＩＥ
によりスリット１０９外のエルビウムシリサイド１１０
を除去する（図７（ｂ））。エルビウムシリサイド１１
０の除去は、金属１１１をエッチングする場合に比べて
ＲＦパワーの高いＲＩＥ等、物理的エッチング作用の強
い条件で行う。あるいはＡｒイオン、Ｘｅイオンの不活
性ガスイオンを用いたスパッタにより取り除く。なお、
ｎ型電界効果トランジスタにおいて、ダミーゲート電極
下の絶縁膜を除去せず、そのままゲート絶縁膜として用
いても良い。また、ｐ+ＳｉＧｅにかえて不純物を導入
しないノンドープＳｉＧｅを用いて、ｐチャネルトラン
ジスタのソース／ドレイン領域を形成する際に、ノンド
ープＳｉＧｅにｐ型不純物が導入されることにより、ｐ
+型のゲート電極となす工程を用いても良い。なお、ｐ+
ＳｉＧｅ、ノンドープＳｉＧｅは、ＣＶＤやスパッタに
より堆積される多結晶膜であっても良く、アモルファス
膜であっても良い。ＳｉとＧｅの混晶比は、例えば０．
８対０．２とする。ＳｉとＧｅの混晶比は必要な仕事関
数が満たされるように設定すれば良い。仕事関数は作成
条件にある程度依存するが、通常はＧｅの割合を３０％
未満とすることが本発明においては望ましい。図７
（ｂ）において、ｐ+型ソース領域２６、ｐ+型ドレイン
領域２７、これらに挟まれた単結晶シリコン層２３であ
るチャネル形成領域、そのチャネル形成領域上のゲート
絶縁膜１０１（シリコン酸化膜）、その上部においてゲ
ート電極を形成するｐ+型ＳｉＧｅ混晶層１０２がｐ型
電界効果トランジスタを構成し、ｎ +型ソース領域３
６、ｎ +型ドレイン領域３７、これらに挟まれた単結晶
シリコン層２３であるチャネル形成領域、そのチャネル
形成領域上のゲート絶縁膜３４、その上部においてゲー
ト電極を形成するエルビウムシリサイド１１０、金属１
１１がｎ型電界効果トランジスタを構成する。
【００５７】また、ｎチャネルトランジスタ及びｐチャ
ネルトランジスタにおける、ゲート電極下部の単結晶シ
リコン層には、第１の実施形態、第２の実施形態に記載
されるいずれかの電位分布を満たす濃度を持つ不純物が
導入される。例えば、ｎチャネルトランジスタではゲー
ト電極下部の単結晶シリコン層に４〜８×１０17ａｔｏ
ｍｓ／ｃｍ3、典型的には５〜７×１０17ａｔｏｍｓ／
ｃｍ3のホウ素が導入される。ｐチャネルトランジスタ
ではゲート電極下部の単結晶シリコン層に４〜８×１０
17ａｔｏｍｓ／ｃｍ3、典型的には５〜７×１０17ａｔ
ｏｍｓ／ｃｍ3のリンが導入される。これらはゲート電
極の形成前、ダミー層（ｐ +型ＳｉＧｅ混晶層）の堆積
前等、適当な時点において、イオン注入、プラズマドー
ピング等の不純物導入プロセスにより導入する。
ネルトランジスタにおける、ゲート電極下部の単結晶シ
リコン層には、第１の実施形態、第２の実施形態に記載
されるいずれかの電位分布を満たす濃度を持つ不純物が
導入される。例えば、ｎチャネルトランジスタではゲー
ト電極下部の単結晶シリコン層に４〜８×１０17ａｔｏ
ｍｓ／ｃｍ3、典型的には５〜７×１０17ａｔｏｍｓ／
ｃｍ3のホウ素が導入される。ｐチャネルトランジスタ
ではゲート電極下部の単結晶シリコン層に４〜８×１０
17ａｔｏｍｓ／ｃｍ3、典型的には５〜７×１０17ａｔ
ｏｍｓ／ｃｍ3のリンが導入される。これらはゲート電
極の形成前、ダミー層（ｐ +型ＳｉＧｅ混晶層）の堆積
前等、適当な時点において、イオン注入、プラズマドー
ピング等の不純物導入プロセスにより導入する。
【００５８】上述の説明においては、ｎ型電界効果トラ
ンジスタの方は、ダミーゲート電極及びその下のシリコ
ン酸化膜を除去して改めてゲート絶縁膜とゲート電極を
形成し直し、ｐ型電界効果トランジスタの方は、ダミー
ゲート電極及びその下のシリコン酸化膜をそのままそれ
ぞれゲート電極とゲート絶縁膜として用いる製造フロー
を示した。
ンジスタの方は、ダミーゲート電極及びその下のシリコ
ン酸化膜を除去して改めてゲート絶縁膜とゲート電極を
形成し直し、ｐ型電界効果トランジスタの方は、ダミー
ゲート電極及びその下のシリコン酸化膜をそのままそれ
ぞれゲート電極とゲート絶縁膜として用いる製造フロー
を示した。
【００５９】次に、ｐ型電界効果トランジスタの方のダ
ミーゲート電極及びその下のシリコン酸化膜も除去して
改めてゲート絶縁膜とゲート電極を形成し直す方法を、
本発明の第４の実施形態として説明する。第３の実施形
態においては、図５〜７でｎ型電界効果トランジスタの
方のみ、ダミーゲート電極及びその下のシリコン酸化膜
を除去して改めてゲート絶縁膜とゲート電極を形成し直
すところまでを示したので、図７（ｂ）の状態から後の
工程について、図８を参照しながら説明する。
ミーゲート電極及びその下のシリコン酸化膜も除去して
改めてゲート絶縁膜とゲート電極を形成し直す方法を、
本発明の第４の実施形態として説明する。第３の実施形
態においては、図５〜７でｎ型電界効果トランジスタの
方のみ、ダミーゲート電極及びその下のシリコン酸化膜
を除去して改めてゲート絶縁膜とゲート電極を形成し直
すところまでを示したので、図７（ｂ）の状態から後の
工程について、図８を参照しながら説明する。
【００６０】図７（ｂ）の形状が形成された後、ｎ型電
界効果トランジスタをレジスト１１２で覆い（図８
（ａ））、ｐ型電界効果トランジスタ側のダミーゲート
電極１０４を除去して得られるスリット中に、ｎ型電界
効果トランジスタに関する工程と同様に、改めてゲート
絶縁膜４４を形成し、ゲート電極材料、例えば、白金シ
リサイド（ＰｔＳｉ２）１１３を埋め込む工程を用いて
も良い（図８（ｂ））。この工程を用いる場合は、当初
形成される積層構造のダミーゲート電極１０４は導電性
材料を含まなくとも良い。例えば、全体が窒化膜であっ
ても良い。ダミーゲート電極１０４の全体が窒化膜であ
る場合には、例えば図７（ｂ）の形状を形成したのちに
厚さ１０ｎｍ程度の薄い酸化膜を全体に堆積し、レジス
ト膜を用いてｐ型電界効果トランジスタ部の薄い酸化膜
のみをエッチングにより除去し、レジスト膜を除去後に
露出しているｐ型電界効果トランジスタ部の窒化膜をリ
ン酸等によりエッチングして除去すれば良い。
界効果トランジスタをレジスト１１２で覆い（図８
（ａ））、ｐ型電界効果トランジスタ側のダミーゲート
電極１０４を除去して得られるスリット中に、ｎ型電界
効果トランジスタに関する工程と同様に、改めてゲート
絶縁膜４４を形成し、ゲート電極材料、例えば、白金シ
リサイド（ＰｔＳｉ２）１１３を埋め込む工程を用いて
も良い（図８（ｂ））。この工程を用いる場合は、当初
形成される積層構造のダミーゲート電極１０４は導電性
材料を含まなくとも良い。例えば、全体が窒化膜であっ
ても良い。ダミーゲート電極１０４の全体が窒化膜であ
る場合には、例えば図７（ｂ）の形状を形成したのちに
厚さ１０ｎｍ程度の薄い酸化膜を全体に堆積し、レジス
ト膜を用いてｐ型電界効果トランジスタ部の薄い酸化膜
のみをエッチングにより除去し、レジスト膜を除去後に
露出しているｐ型電界効果トランジスタ部の窒化膜をリ
ン酸等によりエッチングして除去すれば良い。
【００６１】また、図９のように、金属１２１はｎ型と
ｐ型両方のトランジスタに対して、それぞれのスリット
中にそれぞれゲート絶縁膜５４及びゲート絶縁膜６４を
埋め込んだのち、両方に対して形成しても良い。この場
合、ｐ型電界効果トランジスタ部の上部に形成されるエ
ルビウムシリサイド１２０は、例えば図９（ａ）のよう
にレジスト膜１２２をマスクにして除去し、その後、ｐ
型電界効果トランジスタのゲート電極材料の白金シリサ
イド１２３を堆積させ、続いてｎ型電界効果トランジス
タとｐ型電界効果トランジスタに共通の金属１２１を堆
積させればよい（図９（ｂ））。この後は、それぞれの
タイプのトランジスタ上方に設けられたスリットにゲー
ト電極材料が埋め込まれた形で残すようにすればよい
（図９（ｃ））。この場合、ｎ型電界効果トランジスタ
のゲート電極においては、仕事関数の異なる材料が、ゲ
ート絶縁膜５４側から順にエルビウムシリサイド１２
０、白金シリサイド１２３が二層に積層した構造の上に
金属１２１が埋め込まれる構造を持つ。
ｐ型両方のトランジスタに対して、それぞれのスリット
中にそれぞれゲート絶縁膜５４及びゲート絶縁膜６４を
埋め込んだのち、両方に対して形成しても良い。この場
合、ｐ型電界効果トランジスタ部の上部に形成されるエ
ルビウムシリサイド１２０は、例えば図９（ａ）のよう
にレジスト膜１２２をマスクにして除去し、その後、ｐ
型電界効果トランジスタのゲート電極材料の白金シリサ
イド１２３を堆積させ、続いてｎ型電界効果トランジス
タとｐ型電界効果トランジスタに共通の金属１２１を堆
積させればよい（図９（ｂ））。この後は、それぞれの
タイプのトランジスタ上方に設けられたスリットにゲー
ト電極材料が埋め込まれた形で残すようにすればよい
（図９（ｃ））。この場合、ｎ型電界効果トランジスタ
のゲート電極においては、仕事関数の異なる材料が、ゲ
ート絶縁膜５４側から順にエルビウムシリサイド１２
０、白金シリサイド１２３が二層に積層した構造の上に
金属１２１が埋め込まれる構造を持つ。
【００６２】また、ｎ型電界効果トランジスタとｐ型電
界効果トランジスタを形成する順序は、逆でも良い。ま
た、ダミーゲート電極１０４を除去して得られるスリッ
ト下部の絶縁膜を除去せず、それをゲート絶縁膜として
用いても良い。
界効果トランジスタを形成する順序は、逆でも良い。ま
た、ダミーゲート電極１０４を除去して得られるスリッ
ト下部の絶縁膜を除去せず、それをゲート絶縁膜として
用いても良い。
【００６３】また、バルク基板上のＭＯＳＦＥＴに本発
明を適用した場合に得られる構造を図１０に示す。図１
０は、ＳＯＩ基板を用いた本発明の第４の実施形態によ
る製造方法を、半導体基板に適用して得られる構造を示
すものである。図中、２０１はｐ型シリコン基板、２０
０は素子分離酸化膜、２０２はｐ型チャネルストッパ
ー、２３１はｎウェル、２０６はｐ +型ソース領域、２
０７はｐ +型ドレイン領域、２１６はｎ +型ソース領
域、２１７はｎ +型ドレイン領域、２１４、２２４はゲ
ート絶縁膜、２１１はシリコン酸化膜、２１７はＣＶＤ
酸化膜、２２０はエルビウムシリサイド、２２３は白金
シリサイド、２２１は金属である。
明を適用した場合に得られる構造を図１０に示す。図１
０は、ＳＯＩ基板を用いた本発明の第４の実施形態によ
る製造方法を、半導体基板に適用して得られる構造を示
すものである。図中、２０１はｐ型シリコン基板、２０
０は素子分離酸化膜、２０２はｐ型チャネルストッパ
ー、２３１はｎウェル、２０６はｐ +型ソース領域、２
０７はｐ +型ドレイン領域、２１６はｎ +型ソース領
域、２１７はｎ +型ドレイン領域、２１４、２２４はゲ
ート絶縁膜、２１１はシリコン酸化膜、２１７はＣＶＤ
酸化膜、２２０はエルビウムシリサイド、２２３は白金
シリサイド、２２１は金属である。
【００６４】なお、本発明における、ソース領域及びド
レイン領域という記載は、バイアス条件に依存してそれ
ぞれが入れ替わる場合を含む。バイアス条件が特定され
る場合、ゲート電極の両側にあるソース／ドレイン領域
のうち、ｎ型電界効果トランジスタではより低い電圧が
印加されている領域がソース領域、ｐ型電界効果トラン
ジスタではより高い電圧が印加されている領域がソース
領域であり、それぞれ他方がドレイン領域である。ま
た、ＣＭＯＳ構成の回路において、ｐ型電界効果トラン
ジスタのソース／ドレイン領域のうち電源に接続される
側、ｎ型電界効果トランジスタのソース／ドレイン領域
のうち接地される側等、ソース／ドレイン領域の役割が
固定されている場合には、実際のバイアス条件によら
ず、そのレイアウトに基づき、ソース領域、あるいはド
レイン領域と固定して考えることができる。ｐ型電界効
果トランジスタのソース／ドレイン領域のうち電源に接
続される側、ｎ型電界効果トランジスタのソース／ドレ
イン領域のうち接地される側はともにソース領域であ
る。しかし、トランスファゲート等、バイアス条件に依
存してソース領域とドレイン領域とが入れ替わる素子に
ついては、バイアス条件が特定されない状態、製造工程
中の状態では、ソース／ドレイン領域のうち一方をソー
ス領域もしくはドレイン領域と特定できないので、バイ
アス条件が特定されない状態に対する記載、あるいは製
造工程中のソース領域及びドレイン領域という記載は、
その役割が固定されないソース／ドレイン領域と読み替
える。尚、本発明に於て使用されるＳＯＩ層と言う語句
は、絶縁体上に設けられた半導体層を指し、ＳＯＩ基板
という語句は、絶縁体上に半導体層が設けられている構
造を含んでいる基板を意味する。
レイン領域という記載は、バイアス条件に依存してそれ
ぞれが入れ替わる場合を含む。バイアス条件が特定され
る場合、ゲート電極の両側にあるソース／ドレイン領域
のうち、ｎ型電界効果トランジスタではより低い電圧が
印加されている領域がソース領域、ｐ型電界効果トラン
ジスタではより高い電圧が印加されている領域がソース
領域であり、それぞれ他方がドレイン領域である。ま
た、ＣＭＯＳ構成の回路において、ｐ型電界効果トラン
ジスタのソース／ドレイン領域のうち電源に接続される
側、ｎ型電界効果トランジスタのソース／ドレイン領域
のうち接地される側等、ソース／ドレイン領域の役割が
固定されている場合には、実際のバイアス条件によら
ず、そのレイアウトに基づき、ソース領域、あるいはド
レイン領域と固定して考えることができる。ｐ型電界効
果トランジスタのソース／ドレイン領域のうち電源に接
続される側、ｎ型電界効果トランジスタのソース／ドレ
イン領域のうち接地される側はともにソース領域であ
る。しかし、トランスファゲート等、バイアス条件に依
存してソース領域とドレイン領域とが入れ替わる素子に
ついては、バイアス条件が特定されない状態、製造工程
中の状態では、ソース／ドレイン領域のうち一方をソー
ス領域もしくはドレイン領域と特定できないので、バイ
アス条件が特定されない状態に対する記載、あるいは製
造工程中のソース領域及びドレイン領域という記載は、
その役割が固定されないソース／ドレイン領域と読み替
える。尚、本発明に於て使用されるＳＯＩ層と言う語句
は、絶縁体上に設けられた半導体層を指し、ＳＯＩ基板
という語句は、絶縁体上に半導体層が設けられている構
造を含んでいる基板を意味する。
【００６５】又、半導体層のある一部がシリコン、他の
一部がシリコン以外の半導体であっても良い。例えば、
半導体層において、シリコン層の一部がＧｅやＳｉＧｅ
によって置き換えられていても良い。
一部がシリコン以外の半導体であっても良い。例えば、
半導体層において、シリコン層の一部がＧｅやＳｉＧｅ
によって置き換えられていても良い。
【００６６】また、本発明の第３、第４の実施例におい
ては、素子領域の半導体層間が絶縁層により絶縁された
形態を示したが、素子分離、あるいは異なる導電型のト
ランジスタ間の分離にこの形態に限らない。フィールド
シールド法等、単一の半導体層に複数のトランジスタを
形成する方法を用いても良い。また、ｐ型トランジスタ
ろｎ型トランジスタが絶縁分離されない同一の半導体層
に設けられても良い。また、同電位が与えられるｎチャ
ネルトランジスタとｐチャネルトランジスタのソース／
ドレイン領域同士、具体的には例えばＣＭＯＳ回路での
ドレイン領域同士が、接触する形態でも良い。
ては、素子領域の半導体層間が絶縁層により絶縁された
形態を示したが、素子分離、あるいは異なる導電型のト
ランジスタ間の分離にこの形態に限らない。フィールド
シールド法等、単一の半導体層に複数のトランジスタを
形成する方法を用いても良い。また、ｐ型トランジスタ
ろｎ型トランジスタが絶縁分離されない同一の半導体層
に設けられても良い。また、同電位が与えられるｎチャ
ネルトランジスタとｐチャネルトランジスタのソース／
ドレイン領域同士、具体的には例えばＣＭＯＳ回路での
ドレイン領域同士が、接触する形態でも良い。
【００６７】本発明において、当該第１の導電性を有す
る不純物を例えばリン、ヒ素等のｎ型不純物とした場
合、当該第２の導電性を有する不純物は、例えばホウ
素、インジウム等のｐ型不純物である。また、当該第１
の導電性を有する不純物を例えばホウ素、インジウム等
のｐ型不純物とした場合、当該第２の導電性を有する不
純物は、例えばリン、ヒ素等のｐ型不純物である。ま
た、ホウ素を導入するために、ＢＦ２イオンを用いる方
法等、導入せんとする元素と、それ以外の元素とから構
成されるイオンを注入する方法を用いても良い。
る不純物を例えばリン、ヒ素等のｎ型不純物とした場
合、当該第２の導電性を有する不純物は、例えばホウ
素、インジウム等のｐ型不純物である。また、当該第１
の導電性を有する不純物を例えばホウ素、インジウム等
のｐ型不純物とした場合、当該第２の導電性を有する不
純物は、例えばリン、ヒ素等のｐ型不純物である。ま
た、ホウ素を導入するために、ＢＦ２イオンを用いる方
法等、導入せんとする元素と、それ以外の元素とから構
成されるイオンを注入する方法を用いても良い。
【００６８】当該電界効果型トランジスタは、例えば、
ＳＩＭＯＸ、張り合わせ等により形成したＳＯＩ基板、
あるいはＥＬＯ（横方向エピタキシャル成長）、レーザ
ーアニール等、他の方法により形成したＳＯＩ基板上に
作成されるものであっても良い。
ＳＩＭＯＸ、張り合わせ等により形成したＳＯＩ基板、
あるいはＥＬＯ（横方向エピタキシャル成長）、レーザ
ーアニール等、他の方法により形成したＳＯＩ基板上に
作成されるものであっても良い。
【００６９】これらＳＯＩ基板において絶縁層上に形成
される半導体層（ＳＯＩ層）は単結晶である。これらＳ
ＯＩ基板を用いて形成された電界効果型トランジスタを
構成する半導体層は、その一部、あるいは全部が単結晶
となる。
される半導体層（ＳＯＩ層）は単結晶である。これらＳ
ＯＩ基板を用いて形成された電界効果型トランジスタを
構成する半導体層は、その一部、あるいは全部が単結晶
となる。
【００７０】ここで、ＳＩＭＯＸとは、Ｓｅｐａｒａｔ
ｉｏｎ−ｂｙ−ｉｍｐｌａｎｔｅｄ−ｏｘｙｇｅｎの略
称であり、シリコン基板中に酸素をイオン注入すること
により、薄いシリコン層の下に酸化膜層を設ける技術で
あり、又は係る技術によって形成されたＳＯＩ基板を言
う。
ｉｏｎ−ｂｙ−ｉｍｐｌａｎｔｅｄ−ｏｘｙｇｅｎの略
称であり、シリコン基板中に酸素をイオン注入すること
により、薄いシリコン層の下に酸化膜層を設ける技術で
あり、又は係る技術によって形成されたＳＯＩ基板を言
う。
【００７１】貼り合わせ技術とは、二枚のシリコン基板
を、それらの間に酸化膜を挟み込む様にして張り合わせ
て形成するＳＯＩ基板形成技術である。一方、ＥＬＯ
は、Ｅｐｉｔａｘｉａｌ Ｌａｔｅｒａｌ Ｏｖｅｒ
Ｇｒｏｗｔｈ の略称であり、絶縁体上に横方向に半導
体層をエピタキシャル成長させる技術である。
を、それらの間に酸化膜を挟み込む様にして張り合わせ
て形成するＳＯＩ基板形成技術である。一方、ＥＬＯ
は、Ｅｐｉｔａｘｉａｌ Ｌａｔｅｒａｌ Ｏｖｅｒ
Ｇｒｏｗｔｈ の略称であり、絶縁体上に横方向に半導
体層をエピタキシャル成長させる技術である。
【００７２】上記実施形態では、素子が形成される半導
体層が、単結晶のＳｉ層よりなるＳＯＩ層３である場合
について述べたが、半導体層は単結晶に限らない。絶縁
体上の多結晶半導体、あるいはアモルファス半導体に形
成されるＴＦＴにおいては、余剰なキャリアが再結合に
より失われやすいため、一般に単結晶のＳＯＩ基板上に
形成される電界効果型トランジスタよりも基板浮遊効果
は発生しにくいが、ＴＦＴにおいても基板浮遊効果を抑
制する必要のある時は、本発明を用いると好ましい。
体層が、単結晶のＳｉ層よりなるＳＯＩ層３である場合
について述べたが、半導体層は単結晶に限らない。絶縁
体上の多結晶半導体、あるいはアモルファス半導体に形
成されるＴＦＴにおいては、余剰なキャリアが再結合に
より失われやすいため、一般に単結晶のＳＯＩ基板上に
形成される電界効果型トランジスタよりも基板浮遊効果
は発生しにくいが、ＴＦＴにおいても基板浮遊効果を抑
制する必要のある時は、本発明を用いると好ましい。
【００７３】また、半導体層の一部が単結晶であり、他
の部分が多結晶であっても良い。例えば、チャネル形成
領域を多結晶ではなく単結晶とすると、キャリアの移動
度が増し、ドレイン電流が増すという効果があるので、
チャネル形成領域だけが単結晶の半導体で他の部分にお
いて半導体層中に多結晶の領域がある構成でも良い。ま
た、チャネル形成領域の近傍をを多結晶ではなく単結晶
とすると、結晶欠陥を介し漏れ電流が減るという効果が
得れらるので、少なくともチャネル形成領域とチャネル
形成領域の近傍だけが単結晶の半導体で、他の部分にお
いて半導体層中に多結晶の領域がある構成でも良い。
の部分が多結晶であっても良い。例えば、チャネル形成
領域を多結晶ではなく単結晶とすると、キャリアの移動
度が増し、ドレイン電流が増すという効果があるので、
チャネル形成領域だけが単結晶の半導体で他の部分にお
いて半導体層中に多結晶の領域がある構成でも良い。ま
た、チャネル形成領域の近傍をを多結晶ではなく単結晶
とすると、結晶欠陥を介し漏れ電流が減るという効果が
得れらるので、少なくともチャネル形成領域とチャネル
形成領域の近傍だけが単結晶の半導体で、他の部分にお
いて半導体層中に多結晶の領域がある構成でも良い。
【００７４】埋込酸化膜層の厚さは、ＳＩＭＯＸ基板に
おいては典型的には８０ｎｍから４００ｎｍ、張り合わ
せ基板においては１００ｎｍから２μｍ程度であるが、
本発明の効果は埋め込み酸化膜層の厚さとは関係は無い
ので、これらよりも膜厚の大きな、あるいは小さな埋め
込み酸化膜を、静電耐圧や熱伝導性の仕様を満たすよう
に用いれば良い。但し、一般には支持基板とＳＯＩ層間
の寄生容量を小さくするために、埋込酸化膜厚はゲート
酸化膜厚の少なくとも５倍程度よりは大きくすることが
有利である。
おいては典型的には８０ｎｍから４００ｎｍ、張り合わ
せ基板においては１００ｎｍから２μｍ程度であるが、
本発明の効果は埋め込み酸化膜層の厚さとは関係は無い
ので、これらよりも膜厚の大きな、あるいは小さな埋め
込み酸化膜を、静電耐圧や熱伝導性の仕様を満たすよう
に用いれば良い。但し、一般には支持基板とＳＯＩ層間
の寄生容量を小さくするために、埋込酸化膜厚はゲート
酸化膜厚の少なくとも５倍程度よりは大きくすることが
有利である。
【００７５】また、埋込酸化膜に変えて、他の絶縁体を
用いても良い。例えば、シリコン窒化膜（Ｓｉ３Ｎ
４）、アルミナ、多孔質シリコン酸化膜、アモルファス
カーボン等を用いても良い。また、埋込酸化膜を空洞で
置き換えても良い。支持基板を設けず、サファイア基
板、ガラス基板上の絶縁体上にトランジスタを形成して
も良い。
用いても良い。例えば、シリコン窒化膜（Ｓｉ３Ｎ
４）、アルミナ、多孔質シリコン酸化膜、アモルファス
カーボン等を用いても良い。また、埋込酸化膜を空洞で
置き換えても良い。支持基板を設けず、サファイア基
板、ガラス基板上の絶縁体上にトランジスタを形成して
も良い。
【００７６】図１示す素子領域における半導体層３の厚
さは、典型的には５０ｎｍから２５０ｎｍ程度である
が、これについても特に制限は無い。但し、ソース領域
６（１６）及びドレイン領域７（１７）の寄生容量を低
減するという観点から、ソース領域６及びドレイン領域
７に導入した不純物が半導体層３の底に届くか、あるい
はソース領域６（１６）及びドレイン領域７（１７）下
が空乏化する程度の厚さに、半導体層３の厚さを設定す
ることが望ましい。
さは、典型的には５０ｎｍから２５０ｎｍ程度である
が、これについても特に制限は無い。但し、ソース領域
６（１６）及びドレイン領域７（１７）の寄生容量を低
減するという観点から、ソース領域６及びドレイン領域
７に導入した不純物が半導体層３の底に届くか、あるい
はソース領域６（１６）及びドレイン領域７（１７）下
が空乏化する程度の厚さに、半導体層３の厚さを設定す
ることが望ましい。
【００７７】チャネル形成領域８（１８）には、ｎ型電
界効果トランジスタの場合はホウ素等のアクセプタ不純
物が導入され、又、ｐ型電界効果トランジスタの場合は
リン、ヒ素等のドナー不純物が導入される。
界効果トランジスタの場合はホウ素等のアクセプタ不純
物が導入され、又、ｐ型電界効果トランジスタの場合は
リン、ヒ素等のドナー不純物が導入される。
【００７８】ソース領域６（１６）及びドレイン領域７
（１７）の不純物濃度は、典型的には１×１０19ａｔｏ
ｍｓ／ｃｍ3から１×１０21ａｔｏｍｓ／ｃｍ3の範囲で
あり、１×１０20ａｔｏｍｓ／ｃｍ3よりも大きいこと
が寄生抵抗低減という観点から望ましい。ソース領域６
（１６）及びドレイン領域７（１７）には、ｎ型電界効
果トランジスタの場合はリン、ヒ素等のドナー不純物
が、ｐ型電界効果トランジスタの場合はホウ素等のアク
セプタ不純物が、導入される。
（１７）の不純物濃度は、典型的には１×１０19ａｔｏ
ｍｓ／ｃｍ3から１×１０21ａｔｏｍｓ／ｃｍ3の範囲で
あり、１×１０20ａｔｏｍｓ／ｃｍ3よりも大きいこと
が寄生抵抗低減という観点から望ましい。ソース領域６
（１６）及びドレイン領域７（１７）には、ｎ型電界効
果トランジスタの場合はリン、ヒ素等のドナー不純物
が、ｐ型電界効果トランジスタの場合はホウ素等のアク
セプタ不純物が、導入される。
【００７９】ゲート絶縁膜４（１４）の厚さは通常２ｎ
ｍから２０ｎｍ程度である。これより薄いと、トンネル
電流により、ゲート電極からの漏れ電流が発生するが、
素子の用途上漏れ電流が多くてもよい場合は、これより
薄い絶縁膜を用いてもよい。
ｍから２０ｎｍ程度である。これより薄いと、トンネル
電流により、ゲート電極からの漏れ電流が発生するが、
素子の用途上漏れ電流が多くてもよい場合は、これより
薄い絶縁膜を用いてもよい。
【００８０】また、当該膜厚を２０ｎｍ以下とするのは
ＬＳＩ用の素子として一般に要求されるだけのドレイン
電流を得るためであるが、高耐圧素子等において、ドレ
イン電流よりもゲート酸化膜中の電界緩和が重要な場合
はこれよりも厚くてもよく、また、ゲート絶縁膜４（１
４）はシリコン酸化膜であっても、それ以外の絶縁体、
例えばシリコン窒化膜、五酸化タンタル（Ｔａ２Ｏ５）
等であってもよい。また、複数の材料が積層されたもの
であってもよい。
ＬＳＩ用の素子として一般に要求されるだけのドレイン
電流を得るためであるが、高耐圧素子等において、ドレ
イン電流よりもゲート酸化膜中の電界緩和が重要な場合
はこれよりも厚くてもよく、また、ゲート絶縁膜４（１
４）はシリコン酸化膜であっても、それ以外の絶縁体、
例えばシリコン窒化膜、五酸化タンタル（Ｔａ２Ｏ５）
等であってもよい。また、複数の材料が積層されたもの
であってもよい。
【００８１】ゲート長は（ソースとドレイン領域を結ぶ
方法におけるゲート電極の長さ）、例えば３０ｎｍから
０．６ミクロン程度の範囲とする。これはＬＳＩ用のト
ランジスタを想定した場合、通常使われている寸法、及
び将来使われるといわれている寸法であるが、高耐圧Ｍ
ＯＳ等、他の用途に適用する場合は、これより大きくて
もよい。また、素子の微細化が重要な場合はこれよりも
小さくても良い。また、ソース／ドレイン領域は均一の
深さを持つものではなく、チャネル形成領域に接する部
分だけ浅く設けるエクステンション構造、チャネル形成
領域に接する部分の不純物濃度を低くするＬＤＤ構造を
持っても良い。また、ソース／ドレイン領域の少なくと
も一部、あるいはエクステンション領域等のソース／ド
レイン領域に接続する領域の少なくとも一部が、エピタ
キシャル成長などにより、チャネル形成領域の表面より
も上に突起する構造を持っても良い。
方法におけるゲート電極の長さ）、例えば３０ｎｍから
０．６ミクロン程度の範囲とする。これはＬＳＩ用のト
ランジスタを想定した場合、通常使われている寸法、及
び将来使われるといわれている寸法であるが、高耐圧Ｍ
ＯＳ等、他の用途に適用する場合は、これより大きくて
もよい。また、素子の微細化が重要な場合はこれよりも
小さくても良い。また、ソース／ドレイン領域は均一の
深さを持つものではなく、チャネル形成領域に接する部
分だけ浅く設けるエクステンション構造、チャネル形成
領域に接する部分の不純物濃度を低くするＬＤＤ構造を
持っても良い。また、ソース／ドレイン領域の少なくと
も一部、あるいはエクステンション領域等のソース／ド
レイン領域に接続する領域の少なくとも一部が、エピタ
キシャル成長などにより、チャネル形成領域の表面より
も上に突起する構造を持っても良い。
【００８２】尚、本発明に於ける上記各具体例に於て、
当該ゲート絶縁膜、埋め込み絶縁膜の材質は、上記した
様なシリコン酸化膜以外の材料を使用する事も可能であ
る。
当該ゲート絶縁膜、埋め込み絶縁膜の材質は、上記した
様なシリコン酸化膜以外の材料を使用する事も可能であ
る。
【００８３】製造方法に関する第３及び第４の実施形態
の発明は、第１の実施形態に記載の電界効果トランジス
タ、第２の実施形態に記載の半導体素子のいずれも形成
せず、単に同一基板上に互いに異なる材料による構成さ
れる二種類のゲート電極をそれぞれ持つ二種類の電界効
果トランジスタを形成するために用いても良い。また、
ｎチャネルトランジスタにかかわる工程と、それに対応
するｐチャネルトランジスタにかかわる工程の順序は入
れ替わっても良い。
の発明は、第１の実施形態に記載の電界効果トランジス
タ、第２の実施形態に記載の半導体素子のいずれも形成
せず、単に同一基板上に互いに異なる材料による構成さ
れる二種類のゲート電極をそれぞれ持つ二種類の電界効
果トランジスタを形成するために用いても良い。また、
ｎチャネルトランジスタにかかわる工程と、それに対応
するｐチャネルトランジスタにかかわる工程の順序は入
れ替わっても良い。
【００８４】また、製造方法に関する発明は、ＳＯＩ基
板以外の通常のバルク基板上のＭＯＳＦＥＴに適用して
も良い。更に、ガラス基板上のＴＦＴ又はＳＯＳ構造の
ＦＥＴ等、半導体層下の絶縁体の下に支持基板を持たな
い構造に適用しても良い。
板以外の通常のバルク基板上のＭＯＳＦＥＴに適用して
も良い。更に、ガラス基板上のＴＦＴ又はＳＯＳ構造の
ＦＥＴ等、半導体層下の絶縁体の下に支持基板を持たな
い構造に適用しても良い。
【００８５】また、製造方法に関する発明は、同一基板
上、同一チャネルタイプのトランジスタの中で、一部の
トランジスタのゲート電極のうちゲート絶縁膜に接する
部分にある材料を、残りの一部のトランジスタのゲート
電極のうちゲート絶縁膜に接する部分に別の材料を用い
る場合に用いても良い。
上、同一チャネルタイプのトランジスタの中で、一部の
トランジスタのゲート電極のうちゲート絶縁膜に接する
部分にある材料を、残りの一部のトランジスタのゲート
電極のうちゲート絶縁膜に接する部分に別の材料を用い
る場合に用いても良い。
【００８６】なお、第三の実施形態に記載した製造方法
において、ｎチャネルトランジスタのゲート電極を構成
する材料により、マスク材料層及びｐチャネルトランジ
スタを製造するためのダミーゲート電極を構成しても良
い。但し、第二の実施形態の半導体装置を製造するとい
う点からは、ダミーゲート電極として、通常のゲートと
同じか、あるいは類似した材料である、多結晶Ｓｉまた
は多結晶ＳｉＧｅを用いることが出来るという点におい
て、ｐチャネルトランジスタのゲート電極を構成する材
料により、マスク材料層及びｎチャネルトランジスタを
製造するためのダミーゲート電極を構成する方法が優れ
る。
において、ｎチャネルトランジスタのゲート電極を構成
する材料により、マスク材料層及びｐチャネルトランジ
スタを製造するためのダミーゲート電極を構成しても良
い。但し、第二の実施形態の半導体装置を製造するとい
う点からは、ダミーゲート電極として、通常のゲートと
同じか、あるいは類似した材料である、多結晶Ｓｉまた
は多結晶ＳｉＧｅを用いることが出来るという点におい
て、ｐチャネルトランジスタのゲート電極を構成する材
料により、マスク材料層及びｎチャネルトランジスタを
製造するためのダミーゲート電極を構成する方法が優れ
る。
【００８７】また、第四の実施形態に記載した製造方法
において、ｎチャネルトランジスタのゲート電極を形成
する工程と、ｐチャネルトランジスタのゲート電極を構
成する工程工程との順序は、上とは逆でも良い。また、
第三及び第四の実施形態に記載した製造方法において、
ｎチャネルトランジスタのソース／ドレイン領域を形成
する工程と、ｐチャネルトランジスタのソース／ドレイ
ン領域を形成する工程との順序は上の記載とは逆でも良
い。また、第四の実施形態において、ゲート電極を形成
するためのダミーゲート電極（１０４）は、そのままゲ
ート電極として用いることがないので、Ｓｉ３Ｎ４膜等
の絶縁膜をダミーゲート電極に用いても良い。また、第
四の実施形態において、ゲート電極を形成するためのダ
ミーゲート電極（１０４）の下層を構成する絶縁膜（１
０１）は、そのままゲート絶縁膜として用いることがな
いので、特に上層部を構成する材料（マスク材料層）と
して絶縁膜が用いられている場合は、省略しても良い。
において、ｎチャネルトランジスタのゲート電極を形成
する工程と、ｐチャネルトランジスタのゲート電極を構
成する工程工程との順序は、上とは逆でも良い。また、
第三及び第四の実施形態に記載した製造方法において、
ｎチャネルトランジスタのソース／ドレイン領域を形成
する工程と、ｐチャネルトランジスタのソース／ドレイ
ン領域を形成する工程との順序は上の記載とは逆でも良
い。また、第四の実施形態において、ゲート電極を形成
するためのダミーゲート電極（１０４）は、そのままゲ
ート電極として用いることがないので、Ｓｉ３Ｎ４膜等
の絶縁膜をダミーゲート電極に用いても良い。また、第
四の実施形態において、ゲート電極を形成するためのダ
ミーゲート電極（１０４）の下層を構成する絶縁膜（１
０１）は、そのままゲート絶縁膜として用いることがな
いので、特に上層部を構成する材料（マスク材料層）と
して絶縁膜が用いられている場合は、省略しても良い。
【００８８】
【発明の効果】以上説明したように、本発明によれば、
基板浮遊効果及びバックチャネルの抑制と、ＣＭＯＳ論
理回路において好ましいしきい値電圧の実現とを両立さ
せることができる。
基板浮遊効果及びバックチャネルの抑制と、ＣＭＯＳ論
理回路において好ましいしきい値電圧の実現とを両立さ
せることができる。
【００８９】ｎ型ＳＯＩ−ＭＯＳＦＥＴにおいて、ＳＯ
Ｉ層中のｐ型不純物の濃度が高いと、チャネル形成領域
の全体に空乏層が広がらない。すなわち、空乏層でない
領域である、中性領域が形成される。中性領域を持つＳ
ＯＩ−ＭＯＳＦＥＴは部分空乏化型と呼ばれ、この型の
トランジスタでは基板浮遊効果が起こりやすいことが知
られており、素子動作上好ましくない。
Ｉ層中のｐ型不純物の濃度が高いと、チャネル形成領域
の全体に空乏層が広がらない。すなわち、空乏層でない
領域である、中性領域が形成される。中性領域を持つＳ
ＯＩ−ＭＯＳＦＥＴは部分空乏化型と呼ばれ、この型の
トランジスタでは基板浮遊効果が起こりやすいことが知
られており、素子動作上好ましくない。
【００９０】一方、ＳＯＩ層中のｐ型不純物の濃度が低
すぎると、ＳＯＩ層の裏側界面の電位が、ＳＯＩ層の表
面の電位より高くなる。この場合、ＳＯＩ層の裏側に漏
れ電流が流れる現象が起こり（バックチャネル）、しき
い値電圧以下でトランジスタが急峻にオフしなくなるの
で、好ましくない。
すぎると、ＳＯＩ層の裏側界面の電位が、ＳＯＩ層の表
面の電位より高くなる。この場合、ＳＯＩ層の裏側に漏
れ電流が流れる現象が起こり（バックチャネル）、しき
い値電圧以下でトランジスタが急峻にオフしなくなるの
で、好ましくない。
【００９１】上記二者の中間的な不純物濃度を持つよう
に不純物濃度を設定しようとした場合、薄い酸化膜を持
つ微細なＳＯＩ−ＭＯＳＦＥＴにおいては、ＳＯＩ層中
の電界強度が小さくなりすぎ、その結果しきい電圧が低
くなりすぎるという新たな問題が発生する。ここでしき
い値電圧を上げるために、通常の金属ゲートを用いる
と、しきい値電圧が高くなりすぎる。
に不純物濃度を設定しようとした場合、薄い酸化膜を持
つ微細なＳＯＩ−ＭＯＳＦＥＴにおいては、ＳＯＩ層中
の電界強度が小さくなりすぎ、その結果しきい電圧が低
くなりすぎるという新たな問題が発生する。ここでしき
い値電圧を上げるために、通常の金属ゲートを用いる
と、しきい値電圧が高くなりすぎる。
【００９２】これは通常、金属ゲートとして用いられる
材料であるＴａ、ＴｉＮ、Ｗ等は、仕事関数がＳｉの禁
制帯中央にあることに起因する。
材料であるＴａ、ＴｉＮ、Ｗ等は、仕事関数がＳｉの禁
制帯中央にあることに起因する。
【００９３】これに対して、本発明の条件を満たす仕事
関数を持つ材料を、ゲート電極に用いると、上記二者の
中間的な不純物濃度を持ち、かつＣＭＯＳ論理回路に適
するしきい値電圧（ｎ型電界効果トランジスタでは、ソ
ース電圧を基準にしたしきい値電圧が０Ｖ以上０．４Ｖ
以下、好ましくは０．１Ｖから０．３Ｖ）を実現するこ
とができる。
関数を持つ材料を、ゲート電極に用いると、上記二者の
中間的な不純物濃度を持ち、かつＣＭＯＳ論理回路に適
するしきい値電圧（ｎ型電界効果トランジスタでは、ソ
ース電圧を基準にしたしきい値電圧が０Ｖ以上０．４Ｖ
以下、好ましくは０．１Ｖから０．３Ｖ）を実現するこ
とができる。
【００９４】ｐ型電界効果トランジスタの場合は、前記
ｎ型電界効果トランジスタにおける作用において、極性
を逆にした作用が働き、上記発明の構成を用いることに
より、基板浮遊効果及びバックチャネルの双方を抑制
し、かつＣＭＯＳ論理回路に適する好ましいしきい値電
圧（ソースを基準にしたしきい値電圧が−０．４Ｖ以上
０Ｖ以下、好ましくは−０．３Ｖから−０．１Ｖ）を実
現することができる。
ｎ型電界効果トランジスタにおける作用において、極性
を逆にした作用が働き、上記発明の構成を用いることに
より、基板浮遊効果及びバックチャネルの双方を抑制
し、かつＣＭＯＳ論理回路に適する好ましいしきい値電
圧（ソースを基準にしたしきい値電圧が−０．４Ｖ以上
０Ｖ以下、好ましくは−０．３Ｖから−０．１Ｖ）を実
現することができる。
【００９５】ｐ型電界効果トランジスタの場合は、界面
電荷または固定電荷によりしきい値電圧が低くなる作用
を持つ。この効果は、ゲート酸化膜中の電荷、埋め込み
酸化膜中の電荷、ＳＯＩ層上下界面の電荷によってもた
らされる。これらのうち、埋め込み酸化膜中の電荷、Ｓ
ＯＩ層下部界面の電荷は、通常のＦＥＴにはなく、ＳＯ
Ｉ−ＭＯＳＦＥＴに特有のものであるので、これら特有
の電荷が付加されることによって、ｐチャネルＳＯＩ−
ＭＯＳＦＥＴのしきい値電圧は低くなりやすい（ソース
電圧を基準としたしきい値電圧の絶対値が大きくなりや
すい）という特徴がある。従って、ゲート電極のうちゲ
ート絶縁膜に接する部分を構成する材料の仕事関数がソ
ース／ドレイン領域を構成するｐ +シリコンと同程度で
あっても、ソース電圧を基準としたしきい値電圧を、負
の値にできるので、ゲート電極としてｐ +ポリシリコン
をこの部分に用いても良い。
電荷または固定電荷によりしきい値電圧が低くなる作用
を持つ。この効果は、ゲート酸化膜中の電荷、埋め込み
酸化膜中の電荷、ＳＯＩ層上下界面の電荷によってもた
らされる。これらのうち、埋め込み酸化膜中の電荷、Ｓ
ＯＩ層下部界面の電荷は、通常のＦＥＴにはなく、ＳＯ
Ｉ−ＭＯＳＦＥＴに特有のものであるので、これら特有
の電荷が付加されることによって、ｐチャネルＳＯＩ−
ＭＯＳＦＥＴのしきい値電圧は低くなりやすい（ソース
電圧を基準としたしきい値電圧の絶対値が大きくなりや
すい）という特徴がある。従って、ゲート電極のうちゲ
ート絶縁膜に接する部分を構成する材料の仕事関数がソ
ース／ドレイン領域を構成するｐ +シリコンと同程度で
あっても、ソース電圧を基準としたしきい値電圧を、負
の値にできるので、ゲート電極としてｐ +ポリシリコン
をこの部分に用いても良い。
【００９６】本発明の製造方法は、第一の材料によりゲ
ート電極を形成し、ソース／ドレイン領域を形成したの
ち、一部のトランジスタにおいては第一の材料よりなる
ゲート電極を除去し、第一の材料よりなるゲート電極を
除去して得られた空隙に、第二の材料を埋め込むという
特徴を持つので、同一基板上に、第一及び第二の二つの
ゲート電極材料を持つトランジスタを混在させられる。
また、この特徴を用いることにより、ｎ型電界効果トラ
ンジスタのゲート電極とｐ型電界効果トランジスタのゲ
ート電極とを、異なる材料で構成するための製造方法を
提供できる。また、多結晶シリコン、多結晶ＳｉＧｅ
等、耐熱性に優れた材料を第一の材料として用いること
により、ソース／ドレイン領域の形成等の熱処理工程が
第一の材料に影響を与えることを抑制できる。また、本
発明は、ダミーパターンを絶縁膜に埋め込んだ後、一部
のダミーパターンを除去し、得られた空隙に第一のゲー
ト電極材料を埋め込み、また異なる一部のダミーパター
ンを除去して得られた空隙に第二のゲート電極材料を埋
め込むことにより、同一基板上に、第一及び第二の二つ
のゲート電極材料を持つトランジスタを混在させられ
る。本発明は、ｎチャネル、ｐチャネルそれぞれのトラ
ンジスタに対して、異なる材料をゲート電極に用いるた
めに必要な製造方法を与えるので、前記仕事関数の関係
を満たし、ＳＯＩ−ＭＯＳＦＥＴの特性を改善するため
に有効である。また、本発明の製造方法は、ＳＯＩ−Ｍ
ＯＳＦＥＴに限らず、バルク基板上のＭＯＳＦＥＴにお
いて同一基板上にゲート電極材料の異なるトランジスタ
を形成する場合に用いても良い。これは、例えば同一基
板上のｎ型電界効果トランジスタとｐ型電界効果トラン
ジスタとの間でゲート電極の材料を変える場合、あるい
は同一基板上の同一チャネルタイプのトランジスタにお
いて、トランジスタによってゲート電極の材料を変える
場合に用いても良い。なお、バルク基板上のＭＯＳＦＥ
Ｔにおいてチャネルタイプに応じてゲート電極を変える
目的は、それぞれのトランジスタにおけるしきい値電圧
の最適化である。例えばｎ型電界効果トランジスタに対
してはシリコンの禁制帯中央よりも伝導帯寄りに相当す
る仕事関数を持つ材料、ｐ型電界効果トランジスタに対
しては、シリコンの禁制帯中央よりも価電子帯寄りに相
当する仕事関数を持つ材料を用いる。また、ＳＯＩ−Ｍ
ＯＳＦＥＴであるか、バルク基板上のＭＯＳＦＥＴであ
るかを問わず、同一基板上の同一チャネルタイプのトラ
ンジスタにおいて、トランジスタの機能に応じてゲート
電極の材料を変える場合に用いても良い。同一チャネル
タイプのトランジスタにおいて、その機能に応じてゲー
ト電極の材料を変える目的は、しきい値電圧の異なるト
ランジスタを混在させるためである。例えばＤＲＡＭに
おいて、高いしきい値電圧が要求されるｎチャネルのセ
ルトランジスタのゲート電極には仕事関数が大きい材料
を採用し、低いしきい値が要求される周辺回路部のｎ型
電界効果トランジスタのゲート電極には、仕事関数の小
さい材料を採用する場合である。
ート電極を形成し、ソース／ドレイン領域を形成したの
ち、一部のトランジスタにおいては第一の材料よりなる
ゲート電極を除去し、第一の材料よりなるゲート電極を
除去して得られた空隙に、第二の材料を埋め込むという
特徴を持つので、同一基板上に、第一及び第二の二つの
ゲート電極材料を持つトランジスタを混在させられる。
また、この特徴を用いることにより、ｎ型電界効果トラ
ンジスタのゲート電極とｐ型電界効果トランジスタのゲ
ート電極とを、異なる材料で構成するための製造方法を
提供できる。また、多結晶シリコン、多結晶ＳｉＧｅ
等、耐熱性に優れた材料を第一の材料として用いること
により、ソース／ドレイン領域の形成等の熱処理工程が
第一の材料に影響を与えることを抑制できる。また、本
発明は、ダミーパターンを絶縁膜に埋め込んだ後、一部
のダミーパターンを除去し、得られた空隙に第一のゲー
ト電極材料を埋め込み、また異なる一部のダミーパター
ンを除去して得られた空隙に第二のゲート電極材料を埋
め込むことにより、同一基板上に、第一及び第二の二つ
のゲート電極材料を持つトランジスタを混在させられ
る。本発明は、ｎチャネル、ｐチャネルそれぞれのトラ
ンジスタに対して、異なる材料をゲート電極に用いるた
めに必要な製造方法を与えるので、前記仕事関数の関係
を満たし、ＳＯＩ−ＭＯＳＦＥＴの特性を改善するため
に有効である。また、本発明の製造方法は、ＳＯＩ−Ｍ
ＯＳＦＥＴに限らず、バルク基板上のＭＯＳＦＥＴにお
いて同一基板上にゲート電極材料の異なるトランジスタ
を形成する場合に用いても良い。これは、例えば同一基
板上のｎ型電界効果トランジスタとｐ型電界効果トラン
ジスタとの間でゲート電極の材料を変える場合、あるい
は同一基板上の同一チャネルタイプのトランジスタにお
いて、トランジスタによってゲート電極の材料を変える
場合に用いても良い。なお、バルク基板上のＭＯＳＦＥ
Ｔにおいてチャネルタイプに応じてゲート電極を変える
目的は、それぞれのトランジスタにおけるしきい値電圧
の最適化である。例えばｎ型電界効果トランジスタに対
してはシリコンの禁制帯中央よりも伝導帯寄りに相当す
る仕事関数を持つ材料、ｐ型電界効果トランジスタに対
しては、シリコンの禁制帯中央よりも価電子帯寄りに相
当する仕事関数を持つ材料を用いる。また、ＳＯＩ−Ｍ
ＯＳＦＥＴであるか、バルク基板上のＭＯＳＦＥＴであ
るかを問わず、同一基板上の同一チャネルタイプのトラ
ンジスタにおいて、トランジスタの機能に応じてゲート
電極の材料を変える場合に用いても良い。同一チャネル
タイプのトランジスタにおいて、その機能に応じてゲー
ト電極の材料を変える目的は、しきい値電圧の異なるト
ランジスタを混在させるためである。例えばＤＲＡＭに
おいて、高いしきい値電圧が要求されるｎチャネルのセ
ルトランジスタのゲート電極には仕事関数が大きい材料
を採用し、低いしきい値が要求される周辺回路部のｎ型
電界効果トランジスタのゲート電極には、仕事関数の小
さい材料を採用する場合である。
【図１】本発明の第１、２の実施形態により得られる電
界効果トランジスタの断面図である。
界効果トランジスタの断面図である。
【図２】本発明の第１、２の実施形態により得られる電
界効果トランジスタの動作中のチャネル形成領域におけ
る深さ方向の電位分布である。
界効果トランジスタの動作中のチャネル形成領域におけ
る深さ方向の電位分布である。
【図３】本発明の第１、２の実施形態により得られる電
界効果トランジスタの効果を説明するバンド図である。
界効果トランジスタの効果を説明するバンド図である。
【図４】本発明の第１、２の実施形態により得られる電
界効果トランジスタの効果を図３と共に説明するバンド
図である。
界効果トランジスタの効果を図３と共に説明するバンド
図である。
【図５】本発明の第３の実施形態により得られる電界効
果トランジスタを搭載した半導体装置の製造方法を工程
順に示す断面図である。
果トランジスタを搭載した半導体装置の製造方法を工程
順に示す断面図である。
【図６】図５に続く半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図７】図６に続く半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図８】本発明の第４の実施形態により得られる電界効
果トランジスタを搭載した半導体装置の製造方法を工程
順に示す断面図である。
果トランジスタを搭載した半導体装置の製造方法を工程
順に示す断面図である。
【図９】本発明の第４の実施形態により得られる電界効
果トランジスタのゲート電極の構成を変えた電界効果ト
ランジスタを搭載した半導体装置の製造方法を工程順に
示す断面図である。
果トランジスタのゲート電極の構成を変えた電界効果ト
ランジスタを搭載した半導体装置の製造方法を工程順に
示す断面図である。
【図１０】本発明の第４の実施形態のゲート電極構造を
有する電界効果トランジスタをシリコン半導体基板に搭
載した場合の半導体装置の製造方法を工程順に示す断面
図である。
有する電界効果トランジスタをシリコン半導体基板に搭
載した場合の半導体装置の製造方法を工程順に示す断面
図である。
【図１１】ＳＯＩ基板を用いた電界効果トランジスタの
基板浮遊効果を模式的に示す断面図である。
基板浮遊効果を模式的に示す断面図である。
１、２１、３１１ 支持基板
２ 埋込絶縁膜
３ 半導体層
４、１４、５４、６４、２１４、２２４ ゲート絶縁
膜 ５、１５、３０５、３１５ ゲート電極 ６、３６、２１６、３０６、３１６ ｎ +型ソース領
域 ７、３７、２１７、３０７、３１７ ｎ +型ドレイン
領域 ８、１８、２８、３８、３０８、３１８ チャネル形
成領域 １６、２６、２０６ ｐ +型ソース領域 １７、２７、２０７ ｐ +型ドレイン領域 ２２、３１２ 埋込酸化膜 ２３ 単結晶シリコン層 １００、２００ 素子分離酸化膜 １０１、２１１ シリコン酸化膜 １０２ ｐ +型ＳｉＧｅ混晶層 １０３ シリコン窒化膜 １０４ ダミーゲート電極 １０５，１０６，１０８、１１２、１２２ レジスト
膜 １０７、２１７ ＣＶＤ酸化膜 １０９ スリット １１０、１２０、２２０ エルビウムシリサイド １１１、１１４、１２１、２２１ 金属 １１３、１２３、２２３ 白金シリサイド ２０１、３０１ ｐ型シリコン基板 ２０２ ｐ型チャネルストッパー ２３１ ｎウェル ３０４、３１４ ゲート酸化膜 ３１３ シリコン半導体層
膜 ５、１５、３０５、３１５ ゲート電極 ６、３６、２１６、３０６、３１６ ｎ +型ソース領
域 ７、３７、２１７、３０７、３１７ ｎ +型ドレイン
領域 ８、１８、２８、３８、３０８、３１８ チャネル形
成領域 １６、２６、２０６ ｐ +型ソース領域 １７、２７、２０７ ｐ +型ドレイン領域 ２２、３１２ 埋込酸化膜 ２３ 単結晶シリコン層 １００、２００ 素子分離酸化膜 １０１、２１１ シリコン酸化膜 １０２ ｐ +型ＳｉＧｅ混晶層 １０３ シリコン窒化膜 １０４ ダミーゲート電極 １０５，１０６，１０８、１１２、１２２ レジスト
膜 １０７、２１７ ＣＶＤ酸化膜 １０９ スリット １１０、１２０、２２０ エルビウムシリサイド １１１、１１４、１２１、２２１ 金属 １１３、１２３、２２３ 白金シリサイド ２０１、３０１ ｐ型シリコン基板 ２０２ ｐ型チャネルストッパー ２３１ ｎウェル ３０４、３１４ ゲート酸化膜 ３１３ シリコン半導体層
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/423 Ｈ０１Ｌ 29/78 ６１３Ａ
29/49 ６２６Ｂ
27/08 ３２１Ｄ
29/58 Ｇ
Ｆターム(参考） 4M104 AA01 AA09 BB01 BB19 BB22
BB36 CC05 DD03 DD26 DD37
DD43 DD64 DD65 DD75 FF13
GG09 GG10 GG16 HH20
5F048 AB01 AB03 AC03 AC04 BA14
BA16 BB04 BB07 BB08 BB09
BB10 BB11 BB12 BC06 BD04
BG07 DA19
5F110 AA08 AA15 BB04 CC02 DD02
DD04 DD05 DD12 DD13 DD14
EE03 EE04 EE05 EE08 EE09
EE11 EE14 EE44 EE45 FF01
FF02 FF03 FF23 GG01 GG02
GG03 GG12 GG13 GG15 GG25
GG28 GG32 GG34 GG42 GG51
GG52 HJ01 HJ04 HM02 HM15
NN02 NN35 NN62 NN63 PP03
QQ01 QQ11 QQ17 QQ19
Claims (33)
- 【請求項１】 少なくとも表面に半導体領域を持つ基板
において、前記半導体領域に第１導電型トランジスタの
形成領域と第２導電型トランジスタの形成領域とが設定
され、前記半導体領域上に第１の絶縁膜を形成した後、
少なくとも下層が第２の導電性材料よりなるマスク材料
層を堆積し、前記マスク材料層をパターニングすること
により、前記第１導電型トランジスタの形成領域にダミ
ーゲート電極を、前記第２導電型トランジスタの形成領
域に第２のゲート電極をそれぞれ設けるとともに、前記
第２のゲート電極下の前記第１の絶縁膜を第２のゲート
絶縁膜とならしめ、前記第１導電型トランジスタの形成
領域において、前記ダミーゲート電極をマスクにして、
前記ダミーゲート電極の両側に第１導電型のソース／ド
レイン領域を設け、前記第２導電型トランジスタの形成
領域において、前記第２のゲート電極をマスクにして、
前記第２のゲート電極の両側に第２導電型のソース／ド
レイン領域を設け、少なくとも前記第１導電型のソース
／ドレイン領域、前記第２導電型のソース／ドレイン領
域、前記第２のゲート電極及び前記ダミーゲート電極を
覆うように前記第１の絶縁膜上に第２の絶縁膜を堆積
し、少なくとも前記ダミーゲート電極上部の前記第２の
絶縁膜を一部除去して前記ダミーゲート電極を露出さ
せ、前記ダミーゲート電極を選択的に除去することによ
りスリットを設け、前記スリット中において、前記半導
体領域上に第１のゲート絶縁膜を介して第１の導電性材
料を埋め込むことにより第１のゲート電極を形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１導電型がｎ型で前記第２導電型
がｐ型であるときは、前記ｎ型トランジスタの前記第１
のゲート電極のうち、前記第１のゲート絶縁膜に接する
部分を構成する前記第１の導電性材料は、その仕事関数
が、真空準位とシリコン伝導帯下端とのエネルギー差の
絶対値より大きく、真空準位から、シリコンの伝導帯下
端とシリコンの禁制帯中央との中間に相当するエネルギ
ーを引いた値の絶対値よりも小さい請求項１記載の半導
体装置の製造方法。 - 【請求項３】 前記第１導電型がｎ型で前記第２導電型
がｐ型であるときは、前記ｎ型トランジスタの前記第１
のゲート電極のうち、前記第１のゲート絶縁膜に接する
部分を構成する前記第１の導電性材料は、エルビウムシ
リサイドである請求項１又は２記載の半導体装置の製造
方法。 - 【請求項４】 前記第１導電型がｎ型で前記第２導電型
がｐ型であるときは、前記マスク材料層のうち、少なく
とも前記第１の絶縁膜に接する部分を構成する前記第２
の導電性材料の仕事関数は、真空準位とシリコン価電子
帯上端とのエネルギー差の絶対値より小さく、真空準位
から、シリコンの価電子帯上端とシリコンの禁制帯中央
との中間に相当するエネルギーを引いた値の絶対値より
も大きい請求項１乃至３記載の半導体装置の製造方法。 - 【請求項５】 前記マスク材料層のうち、少なくとも前
記第１の絶縁膜に接する部分を構成する前記第２の導電
性材料が、多結晶シリコンゲルマニウム混晶である請求
項１乃至４記載の半導体装置の製造方法。 - 【請求項６】 前記マスク材料層が、下から順にｐ＋型
シリコンゲルマニウム混晶、シリコン窒化膜の積層膜で
ある請求項１乃至５記載の半導体装置の製造方法。 - 【請求項７】 少なくとも表面に半導体領域を持つ基板
において、前記半導体領域に第１導電型トランジスタの
形成領域と第２導電型トランジスタの形成領域とが設定
され、前記半導体領域上に第３の絶縁膜を形成した後マ
スク材料層を堆積し、前記マスク材料層をパターニング
することにより、前記第１導電型トランジスタの形成領
域に第１のダミーゲート電極を、前記第２導電型トラン
ジスタの形成領域に第２のダミーゲート電極をそれぞれ
設けるとともに、前記第１導電型トランジスタの形成領
域において、前記第１のダミーゲート電極をマスクにし
て、前記第１のダミーゲート電極の両側に第１導電型の
ソース／ドレイン領域を設け、前記第２導電型のトラン
ジスタ形成領域において、前記第２のダミーゲート電極
をマスクにして、前記第２のダミーゲート電極の両側に
第２導電型のソース／ドレイン領域を設けるか、或い
は、前記第２導電型トランジスタの形成領域において、
前記第２のダミーゲート電極をマスクにして、前記第２
のダミーゲート電極の両側に第２導電型のソース／ドレ
イン領域を設け、前記第１導電型のトランジスタ形成領
域において、前記第１のダミーゲート電極をマスクにし
て、前記第１のダミーゲート電極の両側に第１導電型の
ソース／ドレイン領域を設けるかして、少なくとも前記
第１導電型のソース／ドレイン領域、前記第２導電型の
ソース／ドレイン領域、前記第１のダミーゲート電極及
び前記第２のダミーゲート電極を覆うように第４の絶縁
膜を堆積し、少なくとも前記第１のダミーゲート電極の
上部が露出するように前記第４の絶縁膜を一部除去し、
露出した前記第１のダミーゲート電極を除去して第１の
スリットを設け、前記第１のスリット中において、前記
半導体領域上に第３のゲート絶縁膜を介して第３の導電
性材料を埋め込んで第３のゲート電極を形成し、前記第
２のダミーゲート電極を除去して第２のスリットを設
け、前記第２のスリット中において、前記半導体領域上
に第４のゲート絶縁膜を介して第４の導電性材料を埋め
込んで第４のゲート電極を形成することを特徴とする半
導体装置の製造方法。 - 【請求項８】 前記第１導電型がｎ型で前記第２導電型
がｐ型であるときは、ｎ型トランジスタの前記第３のゲ
ート電極のうち、前記第３のゲート絶縁膜に接する部分
を構成する前記第３の導電性材料は、その仕事関数が、
真空準位とシリコン伝導帯下端とのエネルギー差の絶対
値より大きく、真空準位から、シリコンの伝導帯下端と
シリコンの禁制帯中央との中間に相当するエネルギーを
引いた値の絶対値よりも小さく、前記第１導電型がｐ型
で前記第２導電型がｎ型であるときは、ｎ型トランジス
タの前記第４のゲート電極のうち、前記第４のゲート絶
縁膜に接する部分を構成する前記第４の導電性材料は、
その仕事関数が、真空準位とシリコン伝導帯下端とのエ
ネルギー差の絶対値より大きく、真空準位から、シリコ
ンの伝導帯下端とシリコンの禁制帯中央との中間に相当
するエネルギーを引いた値の絶対値よりも小さい請求項
７記載の半導体装置の製造方法。 - 【請求項９】 前記第１導電型がｎ型で前記第２導電型
がｐ型であるときは、ｎ型トランジスタの前記第３のゲ
ート電極のうち、前記第３のゲート絶縁膜に接する部分
を構成する前記第３の導電性材料が、前記第１導電型が
ｐ型で前記第２導電型がｎ型であるときは、ｎ型トラン
ジスタの前記第４のゲート電極のうち、前記第４のゲー
ト絶縁膜に接する部分を構成する前記第４の導電性材料
が、エルビウムシリサイドである請求項７又は８記載の
半導体装置の製造方法。 - 【請求項１０】 前記第１導電型がｎ型で前記第２導電
型がｐ型であるときは、ｐ型トランジスタの前記第４の
ゲート電極のうち、前記第４のゲート絶縁膜に接する部
分を構成する前記第４の導電性材料は、その仕事関数
が、真空準位とシリコン価電子帯上端とのエネルギー差
の絶対値より小さく、真空準位から、シリコンの価電子
帯上端とシリコンの禁制帯中央との中間に相当するエネ
ルギーを引いた値の絶対値よりも大きく、前記第１導電
型がｐ型で前記第２導電型がｎ型であるときは、ｐ型ト
ランジスタの前記第３のゲート電極のうち、前記第３の
ゲート絶縁膜に接する部分を構成する前記第３の導電性
材料は、その仕事関数が、真空準位とシリコン価電子帯
上端とのエネルギー差の絶対値より小さく、真空準位か
ら、シリコンの価電子帯上端とシリコンの禁制帯中央と
の中間に相当するエネルギーを引いた値の絶対値よりも
大きい請求項７乃至９記載の半導体装置の製造方法。 - 【請求項１１】 前記第１導電型がｎ型で前記第２導電
型がｐ型であるときは、ｐ型トランジスタの前記第４の
ゲート電極のうち、前記第４のゲート絶縁膜に接する部
分を構成する前記第４の導電性材料が、前記第１導電型
がｐ型で前記第２導電型がｎ型であるときは、ｐ型トラ
ンジスタの前記第３のゲート電極のうち、前記第３のゲ
ート絶縁膜に接する部分を構成する前記第３の導電性材
料が、ｐ+型ポリシリコン又はｐ+型多結晶シリコンゲル
マニウム混晶又は白金シリサイドのいずれかである請求
項７乃至１０記載の半導体装置の製造方法。 - 【請求項１２】 前記第１導電型がｎ型で前記第２導電
型がｐ型であるときは、前記第３のゲート電極の構成
が、少なくとも前記第３のゲート絶縁膜に接するエルビ
ウムシリサイドと、その上を覆うｐ+型ポリシリコン又
はｐ+型多結晶シリコンゲルマニウム混晶又は白金シリ
サイドのいずれかと、を含み、前記第４のゲート電極の
うち、少なくとも前記第４のゲート絶縁膜に接する部分
を構成する前記第４の導電性材料が、前記第３のゲート
電極において、エルビウムシリサイドを覆う材料と同一
である請求項７乃至１１記載の半導体装置の製造方法。 - 【請求項１３】 前記マスク材料層が、シリコン窒化膜
である請求項７乃至１２記載の半導体装置の製造方法。 - 【請求項１４】 前記基板が、支持基板とその上の絶縁
体と、更に前記絶縁体を覆う素子形成領域となる半導体
領域から構成される請求項１乃至１３記載の半導体装置
の製造方法。 - 【請求項１５】 前記基板の全体が半導体である請求項
１乃至１３記載の半導体装置の製造方法。 - 【請求項１６】 少なくとも表面に半導体領域を持つ基
板において、前記半導体領域上に第１の絶縁膜を形成し
た後、少なくとも下層が導電性材料よりなり上層にシリ
コン窒化膜よりなる層を持つマスク材料層を堆積し、前
記マスク材料層をパターニングすることによりダミーゲ
ート電極を設け、前記ダミーゲート電極をマスクにし
て、前記ダミーゲート電極の両側に第１導電型のソース
／ドレイン領域を設け、少なくとも前記第１導電型のソ
ース／ドレイン領域と前記ダミーゲート電極を覆うよう
に前記第１の絶縁膜上に第２の絶縁膜を堆積し、前記マ
スク材料層のうち上層部に設けられた前記シリコン窒化
膜をストッパとしてＣＭＰ工程を実施することにより前
記シリコン窒化膜上の前記第２の絶縁膜を除去し、前記
ダミーゲート電極を選択的に除去することによりスリッ
トを設け、前記スリット中において、前記半導体領域上
に第１のゲート絶縁膜を介して第１の導電性材料を埋め
込むことにより第１のゲート電極を形成することを特徴
とする半導体装置の製造方法。 - 【請求項１７】 少なくとも表面に半導体領域を持つ基
板において、前記半導体領域上に第１の絶縁膜を形成し
た後、少なくとも下層が多結晶シリコンまたは多結晶Ｓ
ｉＧｅよりなり上層にシリコン窒化膜よりなる層を持つ
マスク材料層を堆積し、前記マスク材料層をパターニン
グすることによりダミーゲート電極を設け、前記ダミー
ゲート電極をマスクにして、前記ダミーゲート電極の両
側に第１導電型のソース／ドレイン領域を設け、少なく
とも前記第１導電型のソース／ドレイン領域と前記ダミ
ーゲート電極を覆うように前記第１の絶縁膜上に第２の
絶縁膜を堆積し、前記マスク材料層のうち上層部に設け
られた前記シリコン窒化膜をストッパとしてＣＭＰ工程
を実施することにより前記シリコン窒化膜上の前記第２
の絶縁膜を除去し、前記ダミーゲート電極を選択的に除
去することによりスリットを設け、前記スリット中にお
いて、前記半導体領域上に第１のゲート絶縁膜を介して
第１の導電性材料を埋め込むことにより第１のゲート電
極を形成することを特徴とする半導体装置の製造方法。 - 【請求項１８】 前記ダミーゲート電極を選択的に除去
することによりスリットを設けたのち、前記スリット中
において、前記第１の絶縁膜を除去した後、前記第１の
ゲート絶縁膜を形成することを特徴とする、請求項１６
乃至１７の半導体装置の製造方法 - 【請求項１９】 前記ダミーゲート電極を選択的に除去
することによりスリットを設けたのち、前記スリット中
において、前記第１の絶縁膜を第１のゲート絶縁膜とす
ることを特徴とする、請求項１６乃至１７の半導体装置
の製造方法 - 【請求項２０】 前記マスク材料層のうち上層部に設け
られた前記シリコン窒化膜をストッパとしてＣＭＰ工程
を実施することにより前記シリコン窒化膜上の前記第２
の絶縁膜を除去したのち、レジストをマスクに前記シリ
コン窒化膜だけ除去し、レジストを除去したのちに前記
ダミーゲート電極の残りの領域を除去することにより前
記スリットを設けることを特徴とする、請求項１６の半
導体装置の製造方法 - 【請求項２１】 前記マスク材料層は上層にシリコン窒
化膜よりなる層を持つように形成されていることと、前
記マスク材料層のうち上層部に設けられた前記シリコン
窒化膜をストッパとしてＣＭＰ工程を実施することによ
り前記シリコン窒化膜上の前記第２の絶縁膜を除去して
前記ダミーゲート電極を露出させることを特徴とする、
請求項１の半導体装置の製造方法。 - 【請求項２２】 前記ダミーゲート電極を選択的に除去
することによりスリットを設けたのち、前記スリット中
において、前記第１の絶縁膜を除去した後、前記第１の
ゲート絶縁膜を形成することを特徴とする、請求項２１
の半導体装置の製造方法 - 【請求項２３】 前記マスク材料層のうち上層部に設け
られた前記シリコン窒化膜をストッパとしてＣＭＰ工程
を実施することにより前記シリコン窒化膜上の前記第２
の絶縁膜を除去したのち、レジストをマスクに前記シリ
コン窒化膜だけ除去し、レジストを除去したのちに前記
ダミーゲート電極の残りの領域を除去することにより前
記スリットを設けることを特徴とする、請求項２１の半
導体装置の製造方法 - 【請求項２４】 前記第１導電型がｎ型で前記第２導電
型がｐ型であるときは、前記ｎ型トランジスタの前記第
１のゲート電極のうち、前記第１のゲート絶縁膜に接す
る部分を構成する前記第１の導電性材料は、エルビウム
シリサイドである請求項２１乃至２３記載の半導体装置
の製造方法。 - 【請求項２５】 前記マスク材料層のうち、前記第１の
絶縁膜に接する部分を構成する前記第２の導電性材料
が、ｐ＋型シリコンゲルマニウム混晶層である請求項２
１乃至２４記載の半導体装置の製造方法。 - 【請求項２６】 前記マスク材料層は上層にシリコン窒
化膜よりなる層を持つように形成されていることと、前
記マスク材料層のうち上層部に設けられた前記シリコン
窒化膜をストッパとしてＣＭＰ工程を実施することによ
り少なくとも前記第１のダミーゲート電極の上部が露出
するように前記第４の絶縁膜を一部除去することを特徴
とする、請求項７の半導体装置の製造方法。 - 【請求項２７】 前記第１または第２のダミーゲート電
極を選択的に除去することにより前記第１または第２の
スリットをそれぞれ設けたのち、前記第１または第２の
スリット中において、第３または第４の絶縁膜をそれぞ
れ除去した後、改めて第３または第４のゲート絶縁膜を
それぞれ形成することを特徴とする、請求項２６の半導
体装置の製造方法 - 【請求項２８】 前記第１または第２のダミーゲート電
極を選択的に除去することにより前記第１または第２の
スリットをそれぞれ設けたのち、前記第１または第２の
スリット中のそれぞれ第３または第４の絶縁膜をそれぞ
れ第３または第４のゲート絶縁膜として用いることを特
徴とする、請求項２６の半導体装置の製造方法 - 【請求項２９】 前記マスク材料層のうち上層部に設け
られた前記シリコン窒化膜をストッパとしてＣＭＰ工程
を実施することにより前記シリコン窒化膜上の前記第２
の絶縁膜を除去したのち、レジストをマスクに前記シリ
コン窒化膜だけ除去し、レジストを除去したのちに前記
ダミーゲート電極の残りの領域を除去することにより前
記スリットを設けることを特徴とする、請求項２６の半
導体装置の製造方法 - 【請求項３０】 ｎ型電界効果型トランジスタを形成す
る領域において、スリット中のゲート絶縁膜上に埋めこ
む導電性材料がエルビウムシリサイドである請求項２６
乃至２９記載の半導体装置の製造方法。 - 【請求項３１】 前記マスク材料層のうち、前記第１の
絶縁膜に接する部分を構成する前記第２の導電性材料
が、白金シリサイドである請求項２６乃至２９記載の半
導体装置の製造方法。 - 【請求項３２】 少なくとも表面に半導体領域を持つ基
板において、前記半導体領域に第１導電型トランジスタ
の形成領域と第２導電型トランジスタの形成領域とが設
定され、前記半導体領域上に第３の絶縁膜を形成した後
マスク材料層を堆積し、前記マスク材料層をパターニン
グすることにより、前記第１導電型トランジスタの形成
領域に第１のダミーゲート電極を、前記第２導電型トラ
ンジスタの形成領域に第２のダミーゲート電極をそれぞ
れ設けるとともに、前記第１導電型トランジスタの形成
領域において、前記第１のダミーゲート電極をマスクに
して、前記第１のダミーゲート電極の両側に第１導電型
のソース／ドレイン領域を設け、前記第２導電型のトラ
ンジスタ形成領域において、前記第２のダミーゲート電
極をマスクにして、前記第２のダミーゲート電極の両側
に第２導電型のソース／ドレイン領域を設けるか、或い
は、前記第２導電型トランジスタの形成領域において、
前記第２のダミーゲート電極をマスクにして、前記第２
のダミーゲート電極の両側に第２導電型のソース／ドレ
イン領域を設け、前記第１導電型のトランジスタ形成領
域において、前記第１のダミーゲート電極をマスクにし
て、前記第１のダミーゲート電極の両側に第１導電型の
ソース／ドレイン領域を設けるかして、少なくとも前記
第１導電型のソース／ドレイン領域、前記第２導電型の
ソース／ドレイン領域、前記第１のダミーゲート電極及
び前記第２のダミーゲート電極を覆うように第４の絶縁
膜を堆積し、少なくとも前記第１のダミーゲート電極の
上部が露出するように前記第４の絶縁膜を一部除去し、
露出した前記第１のダミーゲート電極を除去して第１の
スリットを設け、第１のスリット中において、前記半導
体領域上に第３のゲート絶縁膜を介して第３の導電性材
料を埋め込み、前記第２のダミーゲート電極周辺の第３
の導電性材料を除去したのち、前記第２のダミーゲート
電極を除去して第２のスリットを設け、前記第２のスリ
ット中の第４のゲート絶縁膜上、及び第１のスリット中
の第３の導電性材料上に第４の導電性材料を埋め込むこ
とと、前記第１のスリット中に第３のゲート電極が、前
記第２のスリット中に第４のゲート電極がそれぞれ形成
されることを特徴とする半導体装置の製造方法。 - 【請求項３３】 少なくとも表面に半導体領域を持つ基
板において、前記半導体領域に第１導電型トランジスタ
の形成領域と第２導電型トランジスタの形成領域とが設
定され、前記半導体領域上に第３の絶縁膜を形成した後
マスク材料層を堆積し、前記マスク材料層をパターニン
グすることにより、前記第１導電型トランジスタの形成
領域に第１のダミーゲート電極を、前記第２導電型トラ
ンジスタの形成領域に第２のダミーゲート電極をそれぞ
れ設けるとともに、前記第１導電型トランジスタの形成
領域において、前記第１のダミーゲート電極をマスクに
して、前記第１のダミーゲート電極の両側に第１導電型
のソース／ドレイン領域を設け、前記第２導電型のトラ
ンジスタ形成領域において、前記第２のダミーゲート電
極をマスクにして、前記第２のダミーゲート電極の両側
に第２導電型のソース／ドレイン領域を設けるか、或い
は、前記第２導電型トランジスタの形成領域において、
前記第２のダミーゲート電極をマスクにして、前記第２
のダミーゲート電極の両側に第２導電型のソース／ドレ
イン領域を設け、前記第１導電型のトランジスタ形成領
域において、前記第１のダミーゲート電極をマスクにし
て、前記第１のダミーゲート電極の両側に第１導電型の
ソース／ドレイン領域を設けるかして、少なくとも前記
第１導電型のソース／ドレイン領域、前記第２導電型の
ソース／ドレイン領域、前記第１のダミーゲート電極及
び前記第２のダミーゲート電極を覆うように第４の絶縁
膜を堆積し、少なくとも前記第１のダミーゲート電極の
上部が露出するように前記第４の絶縁膜を一部除去し、
露出した前記第１のダミーゲート電極を除去して第１の
スリットを設け、第１のスリット中において、前記半導
体領域上に第３のゲート絶縁膜を介して第３の導電性材
料を埋め込み、前記第２のダミーゲート電極周辺の第３
の導電性材料を除去したのち、前記第２のダミーゲート
電極を除去して第２のスリットを設け、前記第２のスリ
ット中の第４のゲート絶縁膜上、及び第１のスリット中
の第３の導電性材料上に第４の導電性材料を埋め込み、
さらに第１のスリット中の第４の導電性材料、第３のゲ
ート電極及び第４のゲート電極を形成することを特徴と
する半導体装置の製造方法。
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|---|---|---|---|
| JP2003026486A JP4093072B2 (ja) | 2003-02-03 | 2003-02-03 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2003026486A JP4093072B2 (ja) | 2003-02-03 | 2003-02-03 | 半導体装置およびその製造方法 |
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|---|---|---|---|
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|---|---|
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|---|---|---|---|
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| JP (1) | JP4093072B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123527A (ja) * | 2005-10-27 | 2007-05-17 | Toshiba Corp | 半導体装置の製造方法 |
| US20110198702A1 (en) * | 2008-10-30 | 2011-08-18 | Tadahiro Ohmi | Contact Formation Method, Semiconductor Device Manufacturing Method, and Semiconductor Device |
-
2003
- 2003-02-03 JP JP2003026486A patent/JP4093072B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123527A (ja) * | 2005-10-27 | 2007-05-17 | Toshiba Corp | 半導体装置の製造方法 |
| US20110198702A1 (en) * | 2008-10-30 | 2011-08-18 | Tadahiro Ohmi | Contact Formation Method, Semiconductor Device Manufacturing Method, and Semiconductor Device |
| US8575023B2 (en) * | 2008-10-30 | 2013-11-05 | National University Corporation Tohoku University | Contact formation method, semiconductor device manufacturing method, and semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP4093072B2 (ja) | 2008-05-28 |
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