JP2003085968A - Read-out circuit for magnetic memory - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、不揮発性メモリ装
置の読み出し回路に関し、特に、磁気抵抗素子を用いた
メモリセルを有する磁気メモリ装置に適した読み出し回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a read circuit of a nonvolatile memory device, and more particularly to a read circuit suitable for a magnetic memory device having a memory cell using a magnetoresistive element.
【０００２】[0002]
【従来の技術】強磁性体などの磁性体において、その磁
化の方向や磁化の有無などによってその電気抵抗が変化
する磁気抵抗効果が知られており、そのときの電気抵抗
値の変化率を磁気抵抗比（ＭＲ比；Magneto-Resistance
Ratio）という。磁気抵抗比が大きい材料としては、巨
大磁気抵抗（ＧＭＲ；Giant Magneto-Rsistance）材料
や超巨大磁気抵抗（ＣＭＲ；Colossal Magneto-Resista
nce）材料があり、これらは一般に、金属、合金、複合
酸化物などである。例えば、Ｆｅ，Ｎｉ，Ｃｏ，Ｇｄ，
Ｔｂおよびこれらの合金や、ＬａXＳｒ1-XＭｎＯ9，Ｌ
ａXＣａ1-XＭｎＯ9などの複合酸化物などの材料があ
る。また一般に、強磁性体は、外部から印加された磁場
によってその強磁性体内に発生した磁化が外部磁場を取
り除いた後にも残留する（これを残留磁化という）、と
いう特性を有している。2. Description of the Related Art In a magnetic material such as a ferromagnetic material, a magnetoresistive effect is known in which the electric resistance changes depending on the direction of magnetization and the presence or absence of magnetization. Resistance ratio (MR ratio; Magneto-Resistance)
Ratio). Giant magnetoresistive (GMR) materials and super giant magnetoresistive (CMR) Colossal Magneto-Resista
nce) materials, which are generally metals, alloys, complex oxides, and the like. For example, Fe, Ni, Co, Gd,
Tb and their alloys, La X Sr 1-X MnO 9 , L
There are materials such as composite oxide such as a X Ca 1-X MnO 9 . In general, a ferromagnetic substance has a characteristic that the magnetization generated in the ferromagnetic substance by an externally applied magnetic field remains even after the external magnetic field is removed (this is called remanent magnetization).
【０００３】そこで、磁気抵抗材料として強磁性体を用
いてその強磁性体の残留磁化を利用すれば、磁化方向や
磁化の有無により電気抵抗値を選択して情報を記憶する
不揮発性メモリを構成することができる。このような不
揮発性メモリは、磁気メモリ（ＭＲＡＭ（磁気ランダム
アクセスメモリ）；Magnetic Random Access Memory）
と呼ばれている。Therefore, if a ferromagnetic material is used as the magnetoresistive material and the residual magnetization of the ferromagnetic material is utilized, a non-volatile memory for storing information by selecting an electric resistance value depending on the magnetization direction and the presence / absence of magnetization is constructed. can do. Such a nonvolatile memory is a magnetic memory (MRAM: Magnetic Random Access Memory).
is called.
【０００４】近年、開発が進められているＭＲＡＭの多
くは、巨大磁気抵抗材料の強磁性体の残留磁化で情報を
記憶しており、磁化方向の違いによって生じる電気抵抗
値の変化を検出することにより、記憶した情報を読み出
す方式を採用している。また、書込み用配線に電流を流
して誘起される磁場により強磁性体メモリセルの磁化方
向を変化させることで、メモリセルに情報を書き込み、
また、その情報を書き換えることができる。Most of the MRAMs that have been developed in recent years store information by the residual magnetization of a ferromagnetic material of a giant magnetoresistive material, and can detect a change in electric resistance value caused by a difference in magnetization direction. Therefore, a method of reading the stored information is adopted. In addition, by writing a current in the memory cell by changing the magnetization direction of the ferromagnetic memory cell by a magnetic field induced by applying a current to the write wiring,
Also, the information can be rewritten.
【０００５】ＭＲＡＭのメモリセルとしては、トンネル
絶縁膜（トンネル電流が流れる程度の厚さの電気絶縁
膜）を２つの強磁性体層で挟んだ構造をもつトンネル磁
気抵抗素子（ＴＭＲ；Tunnel Magneto-Resistance、あ
るいはＭＴＪ；Magnetic TunnelJunction）が、高い磁
気抵抗変化率（ＭＲ比）を備えており、もっとも実用化
に近いデバイスとして期待されている。このようなメモ
リセルとして、従来、２つの面内磁化膜の間にトンネル
絶縁膜を挟み込んだ構成のものが検討されていた。しか
しながら、面内磁化膜を使用したメモリセルの場合、メ
モリセルの微小化に伴って、ＭＲ比が低下し、必要な書
き込み電流が増加し、また、動作点（メモリセルの磁気
特性を示すヒステリシスループ）の移動が起こるなど
の、解決すべき課題があることが分かっている。これに
対し、本願出願人は、特開平１１−２１３６５０号公報
において、２枚の垂直磁化膜の間にトンネル絶縁膜であ
る非磁性層を挟み込んだ構成のものを提案した。垂直磁
化膜を使用することにより、メモリセルを微小化した場
合であっても、ＭＲ比の低下や書き込み電流の増加が抑
えられ、また、ヒステリシスループにおけるシフトも抑
えられ、優れた特性を有するメモリセルが得られるよう
になる。As a memory cell of an MRAM, a tunnel magnetoresistive element (TMR; Tunnel Magneto-) having a structure in which a tunnel insulating film (an electric insulating film having a thickness such that a tunnel current flows) is sandwiched between two ferromagnetic layers. Resistance, or MTJ (Magnetic Tunnel Junction), has a high rate of change in magnetoresistance (MR ratio), and is expected as a device that is most practical. As such a memory cell, one having a structure in which a tunnel insulating film is sandwiched between two in-plane magnetized films has been conventionally studied. However, in the case of a memory cell using an in-plane magnetized film, the MR ratio is reduced and the required write current is increased with the miniaturization of the memory cell, and the operating point (hysteresis indicating the magnetic characteristics of the memory cell is It is known that there are issues that need to be solved, such as movement of loops). On the other hand, the applicant of the present application has proposed a structure in which a nonmagnetic layer, which is a tunnel insulating film, is sandwiched between two perpendicularly magnetized films in Japanese Patent Laid-Open No. 11-213650. By using the perpendicular magnetization film, even if the memory cell is miniaturized, a decrease in MR ratio and an increase in write current can be suppressed, and a shift in a hysteresis loop can also be suppressed. You can get cells.
【０００６】図３は、ＭＲＡＭのメモリセルアレイの構
成の一例を示す回路図である。FIG. 3 is a circuit diagram showing an example of the configuration of the memory cell array of the MRAM.
【０００７】１個のメモリセルは、可変抵抗として表現
された磁気抵抗素子（メモリ素子）１１と、磁気抵抗素
子１１に一端が接続するスイッチ素子１２とを備えてい
る。スイッチ素子１２は、典型的にはＭＯＳ(Metal-Oxi
de-Semiconductor)電界効果トランジスタによって構成
されており、その他端は接地されている。このようなメ
モリセルが複数個、２次元にマトリクス状に配置するこ
とにより、メモリセルアレイを構成している。ここで図
示横方向の並びを行、縦方向の並びを列と呼ぶことにす
ると、図示したものでは、メモリセルアレイにおける３
行×３列分の領域が示されている。各行ごとに行方向に
延びるビット線ＢＬ１〜ＢＬ３が設けられ、各列ごとに
列方向に延びるワード線ＷＬ１〜ＷＬ３が設けられてい
る。各メモリセルにおいて、磁気抵抗素子１１の一端は
対応する行のビット線に接続し、スイッチ素子１２のゲ
ートは対応する列のワード線に接続する。One memory cell includes a magnetoresistive element (memory element) 11 represented as a variable resistance, and a switch element 12 having one end connected to the magnetoresistive element 11. The switch element 12 is typically a MOS (Metal-Oxi).
de-Semiconductor) field effect transistor, and the other end is grounded. A plurality of such memory cells are two-dimensionally arranged in a matrix to form a memory cell array. Here, when the arrangement in the horizontal direction in the drawing is called a row and the arrangement in the vertical direction is called a column, in the illustrated arrangement, 3 in the memory cell array are used.
A region of rows × 3 columns is shown. Bit lines BL1 to BL3 extending in the row direction are provided for each row, and word lines WL1 to WL3 extending in the column direction are provided for each column. In each memory cell, one end of the magnetoresistive element 11 is connected to the bit line of the corresponding row, and the gate of the switch element 12 is connected to the word line of the corresponding column.
【０００８】図示破線で示すのは、各メモリセルへのデ
ータの書き込みを行うための書き込み線ＷＷＬ１〜ＷＷ
Ｌ３であり、この書き込み線は、列ごとに設けられてい
る。図示した例では書き込み線ＷＷＬ１〜ＷＷＬ３は列
の他端で折り返す構成となっており、列ごとに設けられ
た書き込み回路１３により、所定の書き込み電流が流さ
れるようになっている。各書き込み回路１３には、電源
回路１４から、書き込み電流を生成するための電流が供
給される。The broken lines shown in the figure indicate write lines WWL1 to WW for writing data to each memory cell.
L3, and the write line is provided for each column. In the illustrated example, the write lines WWL1 to WWL3 are folded back at the other end of the column, and a predetermined write current is supplied by the write circuit 13 provided for each column. A current for generating a write current is supplied to each write circuit 13 from the power supply circuit 14.
【０００９】図４は、メモリセルの構成の一例を示す断
面図である。図では、列方向に並ぶ２個のメモリセルが
示されている。FIG. 4 is a sectional view showing an example of the structure of a memory cell. In the figure, two memory cells arranged in the column direction are shown.
【００１０】半導体基板３０上に素子分離領域３１が形
成されるとともに、スイッチ素子１２のドレイン領域３
２及びソース領域３３が設けられ、ドレイン領域３２及
びソース領域３３に挟まれた領域において、ゲート絶縁
膜３４を介して、スイッチ素子１２のゲート電極を兼ね
るワード線３５（図３におけるワード線ＷＬ１〜ＷＬ３
に対応）が形成されている。図示した例では、２個のス
イッチ素子１２がソース領域３３を兼用する形態となっ
ており、このようなスイッチ素子１２を覆うように、層
間絶縁膜３６，３７，３８がこの順で設けられている。
層間絶縁膜３８は、特に薄く形成されている。ソース領
域３３は、プラグ３９を介して、層間絶縁膜３６上に形
成された接地線４０に接続し、ドレイン領域３２は、プ
ラグ４１を介して、層間絶縁膜３８上に形成された磁気
抵抗素子１１に下面に接続している。磁気抵抗素子１１
は、図示した例では、特開平１１−２１３６５０号公報
に記載されたような、２層の垂直磁化膜の間に非磁性層
であるトンネル絶縁膜を挟持した構成のものである。ま
た、層間絶縁膜３８の下には、層間絶縁膜３７に彫り込
まれるように、書き込み線４２（図３における書き込み
線ＷＷＬ１〜ＷＷＬ３に対応）が形成されている。隣接
する磁気抵抗素子１１間の領域を埋めるように層間絶縁
膜４３が形成されており、磁気抵抗素子１１の上面は、
層間絶縁膜４３上に形成されて図示左右方向に延びるビ
ット線４４（図３におけるビット線ＢＬ１〜ＢＬ３に対
応）に接続している。さらに、層間絶縁膜４３やビット
線４４を覆うように、保護膜を兼ねる層間絶縁膜４５が
形成されている。The element isolation region 31 is formed on the semiconductor substrate 30, and the drain region 3 of the switch element 12 is formed.
2 and the source region 33 are provided, and in a region sandwiched between the drain region 32 and the source region 33, the word line 35 (the word lines WL1 to WL1 in FIG. 3 also serving as the gate electrode of the switch element 12 is provided via the gate insulating film 34. WL3
Corresponding to) is formed. In the illustrated example, the two switch elements 12 also serve as the source region 33, and the interlayer insulating films 36, 37, and 38 are provided in this order so as to cover the switch elements 12. There is.
The interlayer insulating film 38 is formed particularly thin. The source region 33 is connected to the ground line 40 formed on the interlayer insulating film 36 via the plug 39, and the drain region 32 is formed on the interlayer insulating film 38 via the plug 41. 11 is connected to the lower surface. Magnetoresistive element 11
In the illustrated example, as shown in Japanese Patent Laid-Open No. 11-213650, a tunnel insulating film, which is a non-magnetic layer, is sandwiched between two layers of perpendicularly magnetized films. A write line 42 (corresponding to the write lines WWL1 to WWL3 in FIG. 3) is formed below the interlayer insulating film 38 so as to be engraved in the interlayer insulating film 37. The interlayer insulating film 43 is formed so as to fill the region between the adjacent magnetoresistive elements 11, and the upper surface of the magnetoresistive element 11 is
The bit lines 44 (corresponding to the bit lines BL1 to BL3 in FIG. 3) formed on the interlayer insulating film 43 and extending in the left-right direction in the drawing are connected. Further, an interlayer insulating film 45 which also serves as a protective film is formed so as to cover the interlayer insulating film 43 and the bit line 44.
【００１１】図３に示したメモリセルアレイにおけるメ
モリセルへのデータの書き込みは、データを書き込もう
とするメモリセル（選択されたメモリセル）が属する列
の書き込み線に、書き込み値（“０”または“１”）に
応じた極性の書き込み電流を流して書き込み磁界を発生
するとともに、そのメモリセルが属する行のビット線に
アシスト電流を流してアシスト磁界を発生させ、書き込
み磁界とアシスト磁界との和磁界によって、選択された
メモリセルのみにデータが書き込まれるようにしてい
る。選択された行のビット線にアシスト電流を流すため
に、各ビット線の一端には、電源回路１４とそのビット
線を接続するためのスイッチ素子１５が設けられ、他端
には、その他端でビット線を接地するためのスイッチ素
子１６が設けられている。スイッチ素子１５，１６は、
典型的には、ＭＯＳ電界効果トランジスタによって構成
される。To write data to a memory cell in the memory cell array shown in FIG. 3, a write value ("0" or "0" is written to the write line of the column to which the memory cell (selected memory cell) to write data belongs. 1 "), a write current having a polarity corresponding to that of 1") is applied to generate a write magnetic field, and an assist current is applied to the bit line of the row to which the memory cell belongs to generate an assist magnetic field. Thus, the data is written only in the selected memory cell. In order to pass an assist current to the bit line of the selected row, a switch element 15 for connecting the power supply circuit 14 and the bit line is provided at one end of each bit line, and the other end is provided at the other end. A switch element 16 for grounding the bit line is provided. The switch elements 15 and 16 are
It is typically composed of a MOS field effect transistor.
【００１２】このようなメモリセルアレイにおいて、各
ビット線の一端には、読み出し回路２０が設けられてい
る。読み出し回路２０は、ワード線ＷＬ１〜ＷＬ３によ
って選択された列のメモリセルからそのメモリセルに書
き込まれたデータを読み出すものである。具体的には、
スイッチ素子１５，１６の全てをオフ状態とし、ワード
線によって特定の列のスイッチ素子１２をオン状態と
し、読み出し回路２０側から対象とするメモリセルの磁
気抵抗素子１１の抵抗値を読み出し、その結果に基づい
て“０”及び“１”のいずれが記録されているかを判定
する。この場合、磁気抵抗素子１１の抵抗値の絶対値を
測定するのではなく、たとえば読み出し回路２０内に参
照セルを設け、その参照セルと磁気抵抗素子１１の抵抗
との大小を比較して“０”及び“１”のいずれであるか
を判定する。参照セルには、磁気抵抗素子１１において
記録値が“０”のときの抵抗値と記録値が“１”である
ときの抵抗値との中間となる抵抗値が設定されるように
する。そして、参照セルと磁気抵抗素子１１の双方に所
定電流を流し、そのときに参照セル及び磁気抵抗素子１
１の双方の両端に発生する電圧を検出し、両者の電圧を
比較することによって、参照セルの抵抗値の方が大きい
か、磁気抵抗素子１１の抵抗値の方が大きいかを判定
し、磁気抵抗素子１１に記録されたデータを判別する。In such a memory cell array, a read circuit 20 is provided at one end of each bit line. The read circuit 20 reads the data written in the memory cell of the column selected by the word lines WL1 to WL3. In particular,
All the switch elements 15 and 16 are turned off, the switch element 12 of a specific column is turned on by the word line, the resistance value of the magnetoresistive element 11 of the target memory cell is read from the read circuit 20 side, and the result is obtained. It is determined which of "0" and "1" is recorded based on the. In this case, instead of measuring the absolute value of the resistance value of the magnetoresistive element 11, for example, a reference cell is provided in the read circuit 20, and the reference cell and the resistance of the magnetoresistive element 11 are compared to determine “0”. It is determined whether it is "" or "1". In the reference cell, a resistance value that is intermediate between the resistance value when the recorded value is “0” and the resistance value when the recorded value is “1” in the magnetoresistive element 11 is set. Then, a predetermined current is passed through both the reference cell and the magnetoresistive element 11, and at that time, the reference cell and the magnetoresistive element 1
By detecting the voltage generated at both ends of No. 1 and comparing the two voltages, it is determined whether the resistance value of the reference cell is larger or the resistance value of the magnetoresistive element 11 is larger. The data recorded on the resistance element 11 is determined.
【００１３】そのような読み出し回路として、例えば、
米国特許第６２０５０７３号明細書に記載されたものが
ある。この読み出し回路では、参照セルを流れる電流を
電圧値に変換し、また、磁気抵抗素子１１を流れる電流
を電圧値に変換し、両方の電圧値の大小をコンパレータ
で判別することにより、磁気抵抗素子１１に記録された
データを読み出すようにしている。As such a readout circuit, for example,
Some are described in US Pat. No. 6,205,073. In this read circuit, the current flowing through the reference cell is converted into a voltage value, the current flowing through the magnetoresistive element 11 is converted into a voltage value, and the magnitude of both voltage values is discriminated by a comparator, whereby the magnetoresistive element is detected. The data recorded in 11 is read out.
【００１４】[0014]
【発明が解決しようとする課題】しかしながら、上述し
た従来の読み出し回路では、電流−電圧（Ｉ−Ｖ）変換
を参照セル側及び磁気抵抗素子側の両方で行っているの
で回路規模が大きくなりがちであるとともに、回路内の
誤差要因が多いという課題がある。However, in the above-mentioned conventional read circuit, the current-voltage (IV) conversion is performed on both the reference cell side and the magnetoresistive element side, so that the circuit scale tends to be large. In addition, there is a problem that there are many error factors in the circuit.
【００１５】そこで本発明の目的は、磁気抵抗素子をメ
モリ素子として用いる磁気メモリ装置に適し、回路規模
を小さくでき、かつ、誤差が少ない読み出し回路を提供
することにある。Therefore, an object of the present invention is to provide a read circuit suitable for a magnetic memory device using a magnetoresistive element as a memory element, capable of reducing the circuit scale, and having a small error.
【００１６】[0016]
【課題を解決するための手段】本発明の磁気メモリ装置
の読み出し回路は、磁気抵抗素子を有するメモリセルに
記録された情報を読み出す磁気メモリ装置の読み出し回
路であって、参照セルと、前記参照セルに所定の電圧を
印加する電圧印加手段と、前記電圧印加手段によって前
記所定の電圧が印加されたことにより前記参照セルを流
れる電流に対応した電流を前記磁気抵抗素子に流す電流
出力手段と、前記参照セルの両端の電圧と前記磁気抵抗
素子の両端の電圧とを比較する電圧比較手段と、を有す
る。A read circuit of a magnetic memory device according to the present invention is a read circuit of a magnetic memory device for reading information recorded in a memory cell having a magnetoresistive element, the reference cell and the reference. Voltage applying means for applying a predetermined voltage to the cell, current output means for flowing a current corresponding to the current flowing through the reference cell to the magnetoresistive element by applying the predetermined voltage by the voltage applying means, Voltage comparison means for comparing the voltage across the reference cell with the voltage across the magnetoresistive element.
【００１７】換言すれば、本発明は、磁気抵抗素子を有
するメモリセルに記録された情報を読み出す磁気メモリ
装置の読み出し回路において、参照セルに一つの電流供
給端子が接続され、前記メモリセルに別の電流供給端子
が接続され、それぞれに所定の電流を供給するための電
流ミラー回路と、電圧比較手段と、を具備し、前記電圧
比較手段により、前記参照セルを流れる電流に対応した
電圧と前記磁気抵抗素子を流れる電流に対応した電圧と
を比較することにより、情報を読み出すことを特徴とす
る磁気メモリ装置の読み出し回路である。In other words, according to the present invention, in a read circuit of a magnetic memory device for reading information recorded in a memory cell having a magnetoresistive element, one current supply terminal is connected to the reference cell, and one memory cell is connected to the memory cell. Current supply terminals are connected to each other, and each of them comprises a current mirror circuit for supplying a predetermined current to each, and a voltage comparison means, and the voltage comparison means supplies a voltage corresponding to a current flowing through the reference cell and A read circuit of a magnetic memory device characterized by reading information by comparing with a voltage corresponding to a current flowing through a magnetoresistive element.
【００１８】このような構成によれば、参照電流側及び
セル電流側の両方で電流−電圧変換を行う従来の構成に
比べ、回路規模を小さくすることができる。カレントミ
ラー回路などの電流出力手段によって参照セルに流れる
電流と同じ大きさの電流が磁気抵抗素子に流れるように
し、参照セルの電位と磁気抵抗素子の電位とを比較する
ので、従来の回路に比べて誤差要因を少なくすることが
でき、より高精度に情報の読み出しを行うことができる
ようになる。With such a configuration, the circuit scale can be reduced as compared with the conventional configuration in which the current-voltage conversion is performed on both the reference current side and the cell current side. A current output means such as a current mirror circuit causes a current of the same magnitude as the current flowing in the reference cell to flow in the magnetoresistive element, and compares the potential of the reference cell with the potential of the magnetoresistive element. The error factors can be reduced, and the information can be read with higher accuracy.
【００１９】[0019]
【発明の実施の形態】次に、本発明の好ましい実施の形
態について、図面を参照して説明する。図１は本発明の
実施の一形態の読み出し回路の構成を示す回路図であ
る。ここでは、図３に示した構成においてメモリセルア
レイの１行分のメモリセルからビット線４４を介してデ
ータを読み出す読み出し回路２０として、本実施の形態
の読み出し回路を説明する。BEST MODE FOR CARRYING OUT THE INVENTION Next, preferred embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing a configuration of a read circuit according to an embodiment of the present invention. Here, the read circuit of this embodiment will be described as the read circuit 20 that reads data from the memory cells of one row of the memory cell array through the bit line 44 in the configuration shown in FIG.
【００２０】この読み出し回路には、参照セル５０が設
けられている。参照セル５０は、磁気抵抗素子１１にお
いて記録値が“０”のときの抵抗値と記録値が“１”で
あるときの抵抗値との中間となる抵抗値を有するもので
ある。例えば、メモリセルの各磁気抵抗素子１１と同一
プロセスで参照用の磁気抵抗素子を４個形成し、このう
ち２個を直列に接続して一方に“１”を他方に“０”を
記録し、残りの２個も直列に接続して一方に“１”を他
方に“０”を記録し、このように直列接続されたものを
相互に並列に接続することによって、ここで使用できる
参照セル５０を得ることができる。A reference cell 50 is provided in this read circuit. The reference cell 50 has a resistance value that is intermediate between the resistance value when the recorded value is “0” and the resistance value when the recorded value is “1” in the magnetoresistive element 11. For example, four magnetoresistive elements for reference are formed in the same process as the magnetoresistive elements 11 of the memory cell, two of these are connected in series, and "1" is recorded on one side and "0" is recorded on the other side. , Reference cells that can be used here by connecting the remaining two in series and recording “1” in one and “0” in the other, and connecting those connected in series in parallel with each other 50 can be obtained.
【００２１】参照セル５０の一端にはＮチャネルＭＯＳ
電界効果トランジスタ５１のソースが接続しており、参
照セル５０の他端は接地されている。所定のバイアス電
圧Ｖ biasが演算増幅器（差動増幅器）５２の非反転入力
端子に印加されており、この演算増幅器５２の反転入力
端子はトランジスタ５１のソースに接続し、出力端子は
トランジスタ５１のゲートに接続している。トランジス
タ５１のドレインはＰチャネルＭＯＳ電界効果トランジ
スタ５３のドレインに接続している。トランジスタ５３
のソースは電源Ｖccに接続し、ゲートはドレインに接続
している。さらにもう１つのＰチャネルＭＯＳ電界効果
トランジスタ５４が設けられており、このトランジスタ
５４のソースは電源Ｖccに接続し、ゲートはトランジス
タ５３のゲートに接続する。これらのＰチャネルトラン
ジスタ５３，５４は同一の電気的特性を有しており、結
局、トランジスタ５３，５４によってカレントミラー回
路が形成されていることとなる。An N channel MOS is provided at one end of the reference cell 50.
The source of the field effect transistor 51 is connected,
The other end of the illumination cell 50 is grounded. Predetermined bias voltage
Pressure V biasIs the non-inverting input of the operational amplifier (differential amplifier) 52
The inverting input of the operational amplifier 52 applied to the terminal
The terminal is connected to the source of the transistor 51, and the output terminal is
It is connected to the gate of the transistor 51. Transis
The drain of the transistor 51 is a P-channel MOS field effect transistor.
It is connected to the drain of the star 53. Transistor 53
Source is power supply VccConnected to the gate connected to the drain
is doing. Yet another P channel MOS field effect
A transistor 54 is provided, and this transistor
The source of 54 is the power supply VccConnected to the gate with Transis
Connect to the gate of the data 53. These P channel trans
The transistors 53 and 54 have the same electrical characteristics and
Station, current mirror times by transistors 53 and 54
The road is formed.
【００２２】ところでメモリセルアレイのビット線４４
には、複数のメモリセルが接続しており、各メモリセル
において、磁気抵抗素子１１の一端がビット線４４に接
続し、磁気抵抗素子１１の他端とスイッチ素子１２の一
端が相互に接続し、スイッチ素子１２の他端が接地され
ている。このようなビット線４４に、Ｐチャネルトラン
ジスタ５４のドレインが接続している。この実施の形態
において、磁気抵抗素子１１としては、２層の強磁性体
層間に非磁性層を挟み込んだものであって、強磁性体層
における磁化の方向に応じて二値の情報を記録し、記録
された情報に応じて電気抵抗値が変化するものが使用さ
れる。特に、非磁性層がトンネル絶縁膜であるものが好
ましく使用される。各強磁性体層は、面内磁化膜であっ
てもよいが、垂直磁化膜であることが好ましい。By the way, the bit line 44 of the memory cell array
Are connected to a plurality of memory cells. In each memory cell, one end of the magnetoresistive element 11 is connected to the bit line 44, and the other end of the magnetoresistive element 11 and one end of the switch element 12 are connected to each other. The other end of the switch element 12 is grounded. The drain of the P-channel transistor 54 is connected to the bit line 44. In this embodiment, the magnetoresistive element 11 is one in which a nonmagnetic layer is sandwiched between two ferromagnetic layers, and binary information is recorded according to the direction of magnetization in the ferromagnetic layers. The one whose electric resistance value changes according to the recorded information is used. In particular, the one in which the nonmagnetic layer is a tunnel insulating film is preferably used. Each ferromagnetic layer may be an in-plane magnetization film, but is preferably a perpendicular magnetization film.
【００２３】さらに、演算増幅器５２に印加したものと
同じバイアス電圧Ｖbiasが一方の入力端子に印加され、
トランジスタ５３のドレイン電圧すなわち磁気抵抗素子
１１の両端の電圧ＶMTJが他方の入力端子に印加される
コンパレータ５５が設けられている。コンパレータは、
ＶbiasとＶMTJの大小を比較するものであり、コンパレ
ータ５５の出力がこの読み出し回路の出力として出力端
子５６に現れるようになっている。後述するようにトラ
ンジスタ５１のソース電位はバイアス電圧Ｖbi asである
から、図示点線で示すように、トランジスタ５１のソー
スとコンパレータ５５の一方の入力端子とを接続するよ
うにしてもよい。Further, the voltage applied to the operational amplifier 52
Same bias voltage VbiasIs applied to one of the input terminals,
Drain voltage of transistor 53, that is, magnetoresistive element
Voltage V across 11MTJIs applied to the other input terminal
A comparator 55 is provided. The comparator is
VbiasAnd VMTJComparing the size of
The output of the data 55 is output as the output of this reading circuit.
It is supposed to appear on the child 56. Tiger as described below
The source potential of the transistor 51 is the bias voltage Vbi asIs
From the source of the transistor 51, as indicated by the dotted line in the figure.
Connected to one input terminal of the comparator 55.
You may ask.
【００２４】次に、この読み出し回路の動作を説明す
る。ここでは、ビット線４４につながるメモリセルのう
ち１つのメモリセルにおいてスイッチ素子１２がオン状
態となり、そのオン状態のメモリセルの磁気抵抗素子１
１に記録されたデータを読み出すものとする。また、参
照セル５０の抵抗をＲREFと表し、検出対象の磁気抵抗
素子１１の抵抗をＲMTJで表す。Next, the operation of this read circuit will be described. Here, the switch element 12 is turned on in one of the memory cells connected to the bit line 44, and the magnetoresistive element 1 of the memory cell in the on state is turned on.
It is assumed that the data recorded in 1 is read. Further, the resistance of the reference cell 50 is represented by R REF, and the resistance of the magnetoresistive element 11 to be detected is represented by R MTJ .
【００２５】演算増幅器５２の非反転入力端子にバイア
ス電圧Ｖbiasが印加され、この演算増幅器５２の出力が
Ｎチャネルトランジスタ５１のゲートに供給されること
により、Ｎチャネルトランジスタ５１のドレイン電位は
バイアス電圧Ｖbiasとなり、参照セル５０の両端には、
バイアス電圧Ｖbiasが印加されることとなる。その結
果、参照セル５０を流れる電流ＩREFは、
ＩREF＝Ｖbias／ＲREF
で表され、この電流はカレントミラー回路のＰチャネル
トランジスタ５３を流れるから、Ｐチャネルトランジス
タ５４から磁気抵抗素子１１に対し、電流ＩREFが流れ
込むことになる。したがって、磁気抵抗素子１１の両端
の電圧ＶMTJは、
ＶMTJ＝ＩREF×ＲMTJ
＝Ｖbias×ＲMTJ／ＲREF
で表されることになる。A bias voltage V bias is applied to the non-inverting input terminal of the operational amplifier 52, and the output of the operational amplifier 52 is supplied to the gate of the N-channel transistor 51, so that the drain potential of the N-channel transistor 51 becomes the bias voltage. It becomes V bias , and at both ends of the reference cell 50,
The bias voltage V bias will be applied. As a result, the current I REF flowing through the reference cell 50 is represented by I REF = V bias / R REF , and this current flows through the P-channel transistor 53 of the current mirror circuit, so that from the P-channel transistor 54 to the magnetoresistive element 11. On the other hand, the current I REF will flow in. Therefore, the voltage V MTJ across the magnetoresistive element 11 is represented by V MTJ = I REF × R MTJ = V bias × R MTJ / R REF .
【００２６】コンパレータ５５の一方の入力端子にはバ
イアス電圧Ｖbiasが入力し、他方の入力端子にはＶMTJ
が入力するから、ＲMTJ＞ＲREFであれば他方の入力端子
の方が一方の入力端子より電位が高く、ＲMTJ＜ＲREFで
あれば一方の入力端子の方が他方の入力端子より電位が
高いことになる。コンパレータ５５は、参照セル５０の
抵抗ＲREFと磁気抵抗素子１１の抵抗ＲMTJの大小関係に
応じて、“０”または“１”を出力し、これにより磁気
抵抗素子１１に記録されていた情報が読み出される。The bias voltage V bias is input to one input terminal of the comparator 55 and V MTJ is input to the other input terminal.
Therefore , if R MTJ > R REF , the other input terminal has a higher potential than one input terminal, and if R MTJ <R REF , one input terminal has a higher potential than the other input terminal. Will be high. The comparator 55 outputs “0” or “1” according to the magnitude relationship between the resistance R REF of the reference cell 50 and the resistance R MTJ of the magnetoresistive element 11, and the information recorded in the magnetoresistive element 11 is thereby produced. Is read.
【００２７】図１に示した回路は、参照セル５０に流れ
る電流（参照電流）ＩREFと同じ電流が磁気抵抗素子に
流れるようにし、その状態で参照セル５０の両端の電圧
（すなわちバイアス電圧Ｖbias）と磁気抵抗素子１１の
両端の電圧ＶMTJを比較し、読み出し結果を得るように
なっている。したがって、参照電流と磁気抵抗素子を流
れる電流（セル電流）の双方について電流−電圧変換を
行う場合に比べて、回路規模を小さくすることができる
とともに、誤差要因を減らすことができる。In the circuit shown in FIG. 1, the same current as the current (reference current) I REF flowing in the reference cell 50 is made to flow in the magnetoresistive element, and in this state, the voltage across the reference cell 50 (that is, the bias voltage V). bias ) and the voltage V MTJ across the magnetoresistive element 11 are compared to obtain a read result. Therefore, the circuit scale can be reduced and error factors can be reduced as compared with the case where the current-voltage conversion is performed for both the reference current and the current (cell current) flowing through the magnetoresistive element.
【００２８】以上、本発明の好ましい実施の形態につい
て説明した。本発明の読み出し回路は、面内磁化膜を用
いた磁気抵抗素子をメモリ素子として用いる磁気メモリ
装置にも、垂直磁化膜を用いた磁気抵抗素子をメモリ素
子として用いる磁気メモリ装置にも、等しく適用できる
ものである。The preferred embodiment of the present invention has been described above. The read circuit of the present invention is equally applicable to a magnetic memory device using a magnetoresistive element using an in-plane magnetized film as a memory element and a magnetic memory device using a magnetoresistive element using a perpendicular magnetized film as a memory element. It is possible.
【００２９】読み出し回路内のトランジスタ５１，５
３，５４として、ＭＯＳ電界効果トランジスタを用いた
構成を説明したが、本発明はこれに限定されるものでは
なく、その他の電界効果型トランジスタや、バイポーラ
トランジスタを用いた場合にも適用できる。また、ここ
ではトランジスタ５１の導電型とトランジスタ５３，５
４の導電型とを逆にし、いわゆるＣＭＯＳ（相補性ＭＯ
Ｓ）プロセスに適合した構成とした。又、トランジスタ
の導電型と電位関係を逆にすることで上記実施形態の回
路と等価な回路を構成することも可能である。Transistors 51 and 5 in the read circuit
Although the configuration using the MOS field effect transistor has been described as 3, 54, the present invention is not limited to this and can be applied to the case of using other field effect transistors or bipolar transistors. In addition, here, the conductivity type of the transistor 51 and the transistors 53 and 5 are
4 is reversed to the so-called CMOS (complementary MO
S) The structure was adapted to the process. It is also possible to form a circuit equivalent to the circuit of the above embodiment by reversing the conductivity type of the transistor and the potential relationship.
【００３０】また、図１に示す回路において、演算増幅
器５２を設けない構成とすることも可能である。その場
合には、バイアス電圧ＶbiasがＮチャネルトランジスタ
５１のゲートに直接印加されるようにすればよい。図２
はこのような構成を示す回路図である。演算増幅器を設
けない構成の場合、トランジスタ５１のしきい値電圧を
Ｖthとすれば、トランジスタ５１のソース電位すなわち
参照セル５０の両端の電圧は、バイアス電圧Ｖbiasから
しきい値電圧Ｖthを減じたものとなる。しかしながら、
トランジスタ５３，５４によるカレントミラー回路によ
って参照セル５０と磁気抵抗素子１１には同じ大きさの
電流が流れるので、図２に示す回路においても、図１に
示した回路と同様に、参照セル５０の抵抗値ＲREFと磁
気抵抗素子１１の抵抗値ＲMTJとの大小関係に応じて、
コンパレータ５５から“０”または“１”が出力される
ことになる。又、参照セルの抵抗値が記録値の０と１と
に対応する値の中間値でない場合には、これを補償する
ようにカレントミラー回路のミラー比を１：１からずら
せばよい。Further, in the circuit shown in FIG. 1, the operational amplifier 52 may be omitted. In that case, the bias voltage V bias may be directly applied to the gate of the N-channel transistor 51. Figure 2
Is a circuit diagram showing such a configuration. If the threshold voltage of the transistor 51 is set to V th in the configuration without the operational amplifier, the source potential of the transistor 51, that is, the voltage across the reference cell 50 is changed from the bias voltage V bias to the threshold voltage V th . It will be reduced. However,
Currents of the same magnitude flow in the reference cell 50 and the magnetoresistive element 11 by the current mirror circuit formed by the transistors 53 and 54. Therefore, in the circuit shown in FIG. 2 as well as in the circuit shown in FIG. Depending on the magnitude relationship between the resistance value R REF and the resistance value R MTJ of the magnetoresistive element 11,
The comparator 55 outputs "0" or "1". Further, when the resistance value of the reference cell is not an intermediate value of the values corresponding to the recorded values 0 and 1, the mirror ratio of the current mirror circuit may be shifted from 1: 1 to compensate for it.
【００３１】[0031]
【発明の効果】以上説明したように本発明は、カレント
ミラー回路などの電流出力手段によって参照セルに流れ
る電流と同じ大きさの電流が磁気抵抗素子に流れるよう
にし、参照セルの両端の電圧と磁気抵抗素子の両端の電
圧とを比較することにより、参照電流側及びセル電流側
の両方で電流−電圧変換を行う従来の構成に比べ、回路
規模を小さくすることができかつ誤差要因を少なくする
ことができ、より高精度に情報の読み出しを行うことが
できる、という効果がある。As described above, according to the present invention, the current output means such as a current mirror circuit causes a current having the same magnitude as the current flowing through the reference cell to flow through the magnetoresistive element, and the voltage across the reference cell is By comparing the voltage across the magnetoresistive element, the circuit scale can be reduced and error factors can be reduced compared to the conventional configuration in which current-voltage conversion is performed on both the reference current side and the cell current side. Therefore, there is an effect that information can be read out with higher accuracy.
【図１】本発明の実施の一形態の読み出し回路の構成を
示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a read circuit according to an embodiment of the present invention.
【図２】本発明の別の実施の形態の読み出し回路の構成
を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a read circuit according to another embodiment of the present invention.
【図３】ＭＲＡＭのメモリセルアレイの構成の一例を示
す回路図である。FIG. 3 is a circuit diagram showing an example of a configuration of a memory cell array of MRAM.
【図４】メモリセルの構成の一例を示す断面図である。FIG. 4 is a cross-sectional view showing an example of the configuration of a memory cell.
１１ 磁気抵抗素子 １２，１５，１６ スイッチ素子 １３ 書き込み回路 １４ 電源回路 ２０ 読み出し回路 ３０ 半導体基板 ３１ 素子分離領域 ３２ ドレイン領域 ３３ ソース領域 ３４ ゲート絶縁膜 ３５，ＷＬ１〜ＷＬ３ ワード線 ３６〜３８，４３，４５ 層間絶縁膜 ３９，４１ プラグ ４０ 接地線 ４２，ＷＷＬ１〜ＷＷＬ３ 書き込み線 ４４，ＢＬ１〜ＢＬ３ ビット線 ５０ 参照セル ５１ ＮチャネルＭＯＳ電界効果トランジスタ ５２ 演算増幅器 ５３，５４ ＰチャネルＭＯＳ電界効果トランジスタ ５５ コンパレータ ５６ 出力端子 11 Magnetoresistive element 12,15,16 switch element 13 Writing circuit 14 power supply circuit 20 readout circuit 30 Semiconductor substrate 31 element isolation region 32 drain region 33 Source Area 34 Gate insulating film 35, WL1-WL3 word lines 36-38, 43, 45 Interlayer insulating film 39, 41 plug 40 ground wire 42, WWL1 to WWL3 write line 44, BL1 to BL3 bit lines 50 reference cells 51 N-channel MOS field effect transistor 52 Operational amplifier 53,54 P-channel MOS field effect transistor 55 Comparator 56 output terminals
Claims (12)
された情報を読み出す磁気メモリ装置の読み出し回路で
あって、 参照セルと、 前記参照セルに所定の電圧を印加する電圧印加手段と、 前記電圧印加手段によって前記所定の電圧が印加された
ことにより前記参照セルを流れる電流に対応した電流を
前記磁気抵抗素子に流す電流出力手段と、 前記参照セルの両端の電圧と前記磁気抵抗素子の両端の
電圧とを比較する電圧比較手段と、 を有する磁気メモリ装置の読み出し回路。1. A read circuit of a magnetic memory device for reading information recorded in a memory cell having a magnetoresistive element, comprising: a reference cell; voltage applying means for applying a predetermined voltage to the reference cell; Current output means for flowing a current corresponding to the current flowing through the reference cell to the magnetoresistive element by applying the predetermined voltage by the applying means, a voltage across the reference cell, and a current across the magnetoresistive element A read circuit of a magnetic memory device, comprising: voltage comparison means for comparing with a voltage.
続するソースと所定のバイアス電圧が印加されるゲート
とを有する第１のトランジスタを含む、 請求項１に記載の磁気メモリ装置の読み出し回路。2. The read circuit of the magnetic memory device according to claim 1, wherein the voltage applying unit includes a first transistor having a source connected to the reference cell and a gate to which a predetermined bias voltage is applied. .
スタと、 所定のバイアス電圧が印加される非反転入力端子と前記
第１のトランジスタのソースに接続する反転入力端子と
前記第１のトランジスタのゲートに接続する出力端子と
を有する演算増幅器と、を含む、 請求項１に記載の磁気メモリ装置の読み出し回路。3. The voltage applying means includes a first transistor having a source connected to the reference cell, a non-inverting input terminal to which a predetermined bias voltage is applied, and an inverting transistor connected to the source of the first transistor. The read circuit of the magnetic memory device according to claim 1, further comprising: an operational amplifier having an input terminal and an output terminal connected to the gate of the first transistor.
である、請求項１乃至３のいずれか１項に記載の磁気メ
モリ装置の読み出し回路。4. The read circuit of the magnetic memory device according to claim 1, wherein the current output unit is a current mirror circuit.
タのドレイン及び前記ゲートに接続するドレインとを有
する第２のトランジスタと、 前記電源に接続するソースと前記磁気抵抗素子に接続す
るドレインと前記第２のトランジスタのゲートに接続す
る第３のトランジスタと、 を有し、 前記第２及び第３のトランジスタが同一の電気的特性を
有する、請求項４に記載の磁気メモリ装置の読み出し回
路。5. The current mirror circuit includes: a second transistor having a source connected to a gate and a power supply; a drain connected to the first transistor and a drain connected to the gate; a source connected to the power supply; 5. A drain connected to a magnetoresistive element, and a third transistor connected to the gate of the second transistor, wherein the second and third transistors have the same electrical characteristics. Read circuit of magnetic memory device.
子の一端が接地電位とされる請求項１乃至５のいずれか
１項に記載の磁気メモリ装置の読み出し回路。6. The read circuit of the magnetic memory device according to claim 1, wherein one end of the reference cell and one end of the magnetoresistive element are set to a ground potential.
端の電位と前記磁気抵抗素子の他端の電位とを比較する
コンパレータである、請求項６に記載の磁気メモリ装置
の読み出し回路。7. The read circuit of the magnetic memory device according to claim 6, wherein the voltage comparison means is a comparator that compares the potential of the other end of the reference cell with the potential of the other end of the magnetoresistive element.
数のメモリセルとを備え、 前記各メモリセルごとに、前記磁気抵抗素子と当該メモ
リセルを選択するためのスイッチ素子とが、一端が前記
ビット線に接続し他端が接地するように、直列に設けら
れ、 前記セル電流が、前記ビット線を介し、選択されたメモ
リセルの磁気抵抗素子に流れる、請求項１乃至７のいず
れか１項に記載の磁気メモリ装置の読み出し回路。8. The magnetic memory device comprises a bit line and a plurality of memory cells, and one end of the magnetic resistance element and a switch element for selecting the memory cell are provided for each memory cell. 8. The cell current is provided in series so as to be connected to the bit line and grounded at the other end, and the cell current flows through the bit line to a magnetoresistive element of a selected memory cell. A read circuit of the magnetic memory device according to the item 1.
間に非磁性層を挟み込んだものであり、前記強磁性体層
における磁化の方向に応じて二値の情報を記録し、記録
された情報に応じて電気抵抗値が変化するものである、
請求項１乃至８のいずれか１項に記載の磁気メモリ装置
の読み出し回路。9. The magnetoresistive element is one in which a nonmagnetic layer is sandwiched between two ferromagnetic layers, and binary information is recorded in accordance with the direction of magnetization in the ferromagnetic layer. The electrical resistance value changes according to the information given,
A read circuit of the magnetic memory device according to claim 1.
請求項９に記載の磁気メモリ装置の読み出し回路。10. The read circuit of the magnetic memory device according to claim 9, wherein the non-magnetic layer is a tunnel insulating film.
請求項９または１０に記載の磁気メモリ装置の読み出し
回路。11. The read circuit of the magnetic memory device according to claim 9, wherein each of the ferromagnetic layers is a perpendicular magnetization film.
録された情報を読み出す磁気メモリ装置の読み出し回路
において、 参照セルに一つの電流供給端子が接続され、前記メモリ
セルに別の電流供給端子が接続され、それぞれに所定の
電流を供給するための電流ミラー回路と、 電圧比較手段と、を具備し、 前記電圧比較手段により、前記参照セルを流れる電流に
対応した電圧と前記磁気抵抗素子を流れる電流に対応し
た電圧とを比較することにより、情報を読み出すことを
特徴とする磁気メモリ装置の読み出し回路。12. A read circuit of a magnetic memory device for reading information recorded in a memory cell having a magnetoresistive element, wherein one current supply terminal is connected to a reference cell and another current supply terminal is connected to the memory cell. And a current mirror circuit for supplying a predetermined current to each of them, and a voltage comparison means, wherein the voltage comparison means causes the voltage corresponding to the current flowing through the reference cell and the current flowing through the magnetoresistive element. A read circuit of a magnetic memory device, wherein information is read by comparing with a voltage corresponding to.
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012074900A (en) * | 2010-09-28 | 2012-04-12 | Toshiba Corp | Lookup table circuit and field-programmable gate array |
| JP2012078332A (en) * | 2009-10-09 | 2012-04-19 | Elpida Memory Inc | Semiconductor device, method for testing semiconductor device, and data processing system |
| JP2012531005A (en) * | 2009-06-17 | 2012-12-06 | クアルコム，インコーポレイテッド | Divided path detection circuit |
| JP2014175045A (en) * | 2013-03-12 | 2014-09-22 | Taiwan Semiconductor Manufactuaring Co Ltd | Mram sensing reference trimming method and memory device |
| US9659641B2 (en) | 2014-06-17 | 2017-05-23 | Samsung Electronics Co., Ltd. | On-chip resistance measurement circuit and resistive memory device including the same |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0660677A (en) * | 1992-08-13 | 1994-03-04 | Nippondenso Co Ltd | Sense amplifier for semiconductor storage |
| JPH06215586A (en) * | 1992-07-24 | 1994-08-05 | Sgs Thomson Microelectron Sa | Memory readout circuit for precharging and balancing before readout |
| JPH113598A (en) * | 1996-05-21 | 1999-01-06 | Inf Storage Devices Inc | Method of reading out voltage stored in the memory cell of floating gate |
| JP2001014879A (en) * | 1999-06-04 | 2001-01-19 | Stmicroelectronics Srl | Read-out circuit for non-volatile memory |
| US6191989B1 (en) * | 2000-03-07 | 2001-02-20 | International Business Machines Corporation | Current sensing amplifier |
-
2001
- 2001-09-07 JP JP2001271769A patent/JP2003085968A/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06215586A (en) * | 1992-07-24 | 1994-08-05 | Sgs Thomson Microelectron Sa | Memory readout circuit for precharging and balancing before readout |
| JPH0660677A (en) * | 1992-08-13 | 1994-03-04 | Nippondenso Co Ltd | Sense amplifier for semiconductor storage |
| JPH113598A (en) * | 1996-05-21 | 1999-01-06 | Inf Storage Devices Inc | Method of reading out voltage stored in the memory cell of floating gate |
| JP2001014879A (en) * | 1999-06-04 | 2001-01-19 | Stmicroelectronics Srl | Read-out circuit for non-volatile memory |
| US6191989B1 (en) * | 2000-03-07 | 2001-02-20 | International Business Machines Corporation | Current sensing amplifier |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012531005A (en) * | 2009-06-17 | 2012-12-06 | クアルコム，インコーポレイテッド | Divided path detection circuit |
| CN104599695A (en) * | 2009-06-17 | 2015-05-06 | 高通股份有限公司 | differential sense amplifier with current mirroring and reference memory cell |
| JP2012078332A (en) * | 2009-10-09 | 2012-04-19 | Elpida Memory Inc | Semiconductor device, method for testing semiconductor device, and data processing system |
| JP2012074900A (en) * | 2010-09-28 | 2012-04-12 | Toshiba Corp | Lookup table circuit and field-programmable gate array |
| JP2014175045A (en) * | 2013-03-12 | 2014-09-22 | Taiwan Semiconductor Manufactuaring Co Ltd | Mram sensing reference trimming method and memory device |
| US9165629B2 (en) | 2013-03-12 | 2015-10-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and apparatus for MRAM sense reference trimming |
| US9406367B2 (en) | 2013-03-12 | 2016-08-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and apparatus for MRAM sense reference trimming |
| US9659641B2 (en) | 2014-06-17 | 2017-05-23 | Samsung Electronics Co., Ltd. | On-chip resistance measurement circuit and resistive memory device including the same |
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