JP3725854B2 - Semiconductor memory device - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係わり、特に磁気スピンによる磁気抵抗の変化によってデータを記憶する半導体記憶装置に関する。
【０００２】
【従来の技術】
今日、半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ，家電製品，携帯電話等、至る所で利用されている。半導体メモリの種類としては、揮発性のＤＲＡＭ（Dynamic ＲＡＭ），ＳＲＡＭ（Ｓtatic ＲＡＭ）、不揮発性のＭＲＯＭ（Ｍask ＲＯＭ），Flash ＥＥＰＲＯＭ（Electricaly Erasable Promgramable ＲＯＭ）等が市場に出まわっている。特に、ＤＲＡＭは揮発性メモリであるにも拘らず、その低コスト性（ＳＲＡＭに比べてセル面積が１／４）、高速性（ＥＥＰＲＯＭに比べて）の点で優れており、市場の殆どを占めているのが現状である。
【０００３】
ところで、書き換え可能で不揮発性のＥＥＰＲＯＭは、書き換え回数（Ｗ／Ｅ回数）が１０の６乗程度しかなく、書き込む時間がマイクロ秒程度かかり、さらに書き込みに高電圧（１２Ｖ〜２２Ｖ）を印加する必要がある等の欠点があるため、ＤＲＡＭ程には市場がひらけていない。
【０００４】
これに対して、強誘電体キャパシタ（Ferroelectric Capacitor)を用いた不揮発性半導体メモリであるＦＲＡＭ（Ferroelectric ＲＡＭ）は、１９８０年に提案されて以来、書き換え回数が１０の１２乗、読み出し／書き込み時間がＤＲＡＭ程度、３Ｖ〜５Ｖ動作等の長所があるため、各メーカが競って開発を行っている。しかしながら、書き換え回数が１０の１２乗では、１００ｎｓサイクルタイムで、（１００ｎｓ×１０の１２乗）／（６０×６０×２４秒）＝１．１５日であり、書き換え回数が１０の１５乗以上でないと１０年以上連続動作ができず、ＤＲＡＭ等のようなメインメモリとしての利用ができないの現状である。
【０００５】
これに対して、近年、ＧＭＲ（Ginat Magneto Resistance）等の磁気抵抗効果を利用した不揮発性半導体メモリの開発がなされている（文献(1):J.L.Brown etal,IEEE Trans. of Components Packaging, and Manufacturing Technology-PART A,Vol.17,No.3,Sep.,1994、文献(2): Y.Irie et al.,Japanese Journal of Applied Physics Letter, Vol.34,pp.L415-417,1995、文献(3): D.D.Tang et al.,IEEE InterMAG'95,AP03,1995 等）。このＧＭＲメモリは、非破壊読み出し，高速動作，高放射線耐圧性等の長所に加え、書き換え回数が１０の１５乗以上と高いため、ＤＲＡＭマーケット、更には全半導体メモリ，ハードディスク（ＨＤ）等をそのまま置き換える可能性がある。
【０００６】
図３１（ａ）に従来のＧＭＲメモリのセル部の平面図を、（ｂ）に（ａ）のＢ−Ｂ’断面図を示す。図３１（ａ）（ｂ）に示すように、ＧＭＲ膜１はビット線２，３に直列接続され、ワード線４はＧＭＲ膜１の上層にビット線２，３と交差するように形成されている。ＧＭＲ膜１には、金属人工格子やナノグラニュラー合金、更には図３２（ａ）に示すような、薄い強磁性層１１，非磁性導体層１２，強磁性層１３のサンドイッチ層で形成される交換結合型ＧＭＲ膜等がある。その他にも、トンネル型ＧＭＲや酸化物磁性体のＧＭＲ、更にはＣＭＲ（Ｃolossal ＭＲ）等も提案されている。
【０００７】
次に、ＧＭＲメモリの動作を図３２（ａ）に示す交換結合型ＧＭＲ膜を用いて説明する。非磁性導体層１２の両側の強磁性層１１，１３のスピン（ｓｐｉｎ）は、ゼロ磁界では、交換相互作用で互いに逆方向のスピンを持ち、図３２（ｂ）に示すようなワード線、及び図３２（ｃ）に示すようなビット線に流れる電流により発生する磁界（Ｈ）の合成磁界方向にスピン方向が変化する。そして、両側のスピン方向が反対方向の時は電気抵抗が高く、両側のスピン方向が同一方向の時は電気抵抗が低くなる。
【０００８】
つまり、両側のスピンの相対方向のみで抵抗は決まり、両側のスピンの絶対方向には抵抗は依存しない（等方性）。ＧＭＲメモリとしては、この抵抗差を利用して書き込み情報を読み出す。即ち、ビット線に電流を流した時に発生する電位差をセンスアンプ回路で増幅して、“０”，“１”情報を読み出す。
【０００９】
図３２（ｂ）にはワード線に、図３２（ｃ）にはビット線に電流を流した場合の磁界方向を示している。丸に点は手前側に電流を流した場合を示し、丸に×印は奥側に電流を流した場合を示す。アンぺアの右ねじの法則により、ワード線電流はビット線方向に磁界を発生し、両側の強磁性層とも同一の方向に磁界を発生させる。ビット線電流はワード線方向に磁界を発生し、両側の強磁性層に対して互いに逆方向に磁界（以後回転磁界と呼ぶ）を発生させる。
【００１０】
ＧＭＲメモリのセル構成としては、図３３に示すような各種方式（ａ）（ｂ）（ｃ）等が提案されている。
【００１１】
図３３（ａ）は交換結合型ＧＭＲ膜で、一つのデータ記憶法として、低磁界では反対方向にスピンを持ち、飽和磁界以上では同一方向のスピンを持ち、これで“１”，“０”を記憶する。もう一つの記憶法として、ワード線方向に反対方向のスピンを持たせ、これを“０”データとし、ワード線に大きな電流を流し、ビット線方向に両方のスピンを向け、さらに反対方向を向いているスピン方向と逆方向になる方向に回転磁界を発生するようにビット線に電流を流し、反対方向ではあるが、絶対方向が逆のスピン方向に上下強磁性層のスピンを反転させ、これを“１”データとして記憶する。単に回転磁界だけではスピンは反転せず、ワード線電流による磁界との合成磁界が反転に必要なエネルギーを越えた場合に反転する。
【００１２】
読み出し法であるが、まず前記ワード線方向と逆方向に書き込み時より小さな電流を流し、両方のスピンの方向を同一ビット線方向に向ける。次に、“１”データを書き込んだ場合と同じ回転磁界を発生させる方向にビット線電流を流す。このとき、“１”データであれば、スピン方向と回転磁界が同じ方向であるため、ワード線電流に拘らずスピンは反対方向でワード線方向に向き、結果としてビット線の抵抗は高抵抗となる。“０”データであれば、スピン方向と回転磁界が異なる方向であるため、ワード線電流による両方のスピンの方向が同一ビット方向に向く力が強まる（ワード線電流が小さいため、反転はしない）。結果として、ビット線の抵抗は低抵抗となる。なお、この詳細は前記文献(1)
に記載されている。
【００１３】
図３３（ｂ）（ｃ）は非結合型（スピンバルブ型）で、導体層の上下の磁性層が言わば独立に動作する。図３３（ｂ）において、（半）硬質磁性層のスピン方向が反転する磁界は高く、軟磁性層のスピン方向が反転する磁界は低い。よって、図３３（ｂ）中、例えば手前向きに大きなワード線電流を流すと、（半）硬質磁性層は“０”データを記憶し、奥向きに大きなワード線電流を流すと、（半）硬質磁性層は“１”データを記憶する（前記文献(2) ）。
【００１４】
読み出し時は、例えば“０”データの場合、奥向きに小さいワード線電流を流すと、軟磁性層は左スピンとなり、上下逆スピンとなり抵抗は高く、“１”データの場合、上下同じスピンとなり抵抗は低い。磁界の強弱は、ワード線とビット線の合成磁界でもよいし、前記ワード線と垂直方向に第２のワード線を設け、選択した前記ワード線と第２のワード線が交差した部分のセルをこの合成磁界で発生させても良い。
【００１５】
図３３（ｃ）においては、反磁性層により導体層の上の軟磁性層は交換結合により強く結びつきスピンは固定で、導体層の下の軟磁性層のみ磁界でスピンが反転し、データを記憶する（前記文献(3) ）。
【００１６】
しかしながら、この種のＧＭＲメモリは未だ実用化されていない。これは、次のような大きな問題点が存在するためである。
【００１７】
図３４は、従来のＧＭＲメモリの構成の等価回路図を示す。ここでは、簡略化のため、抵抗の記号に斜線を入れたものを１つのメモリセルとしている。ビット線の抵抗が磁気抵抗効果で変化するため、このような記号をとる。ワード線は省略している。これは、図３３のセルが適用できる。１個のセルの上層下層の磁性層のスピンが逆の場合のビット線の抵抗をＲ、同じ向きになった場合の抵抗を（Ｒ−△Ｒ）としている。図３４においては、セルを複数個直列接続して、一端（Ｖｓ）を接地し、他端をブロック選択トランジスタ（Ｑ１）を介して、センスアンプ回路と一定電流発生回路に接続している。なお、この詳細も前記文献(1)
に記載されている。
【００１８】
この構成において、例えば読み出し動作として、“１”データ読み出し時は、選択セルの抵抗及びその他の非選択セルの抵抗がＲであり、“０”データ読み出し時は、選択セルの抵抗は（Ｒ−△Ｒ）で、その他の非選択セルの抵抗がＲである。この結果、一定電流発生回路からＶint ，Ｖｓと流れる電流をＩとすると、“１”データと“０”データでのセンスアンプへの入力電位（Ｖint ）の半分、即ちセルの読み出し信号量（Ｖout ）は理論上△Ｒ×Ｉとなる。但し、現状のＧＭＲではこの抵抗変化率△Ｒ／Ｒ値が５％から３０％と低く。Ｖout も５ｍＶから１０ｍＶと低い。このように読み出し信号が小さいために、従来ＧＭＲセル構成においては、次のような問題点があった。
【００１９】
ビット線に流れる電流Ｉのために、ブロック選択トランジスタのＯＮ抵抗（ｒ）により、ブロック選択トランジスタ部にＩＲ drop が発生する。例えば、直列セル数＝１６，Ｒ＝１００Ω，△Ｒ＝１０Ω，ｒ＝６２５Ω，Ｖint ＝２Ｖでは、Ｉ＝２Ｖ／（１００×１６＋６２５）Ω＝０．８９ｍＡで、出力Ｖout ＝±４．５ｍＶとなる。これに対して、ブロック選択トランジスタのソースドレイン間にはＩ×ｒ＝０．５５Ｖの電位がかかり、このトランジスタの電流バラツキが±１０％とすると±５５ｍＶも出力電位が変動し、ノイズ／信号比が１０００％にもなってしまう。さらに、セルブロックと一定電流発生回路間の配線抵抗ｒ’のＩＲ drop も加えると、１セルブロックの動作は可能であるが、大容量のメモリとしては実際上、動作が困難となる。
【００２０】
これに対して、前記文献(1) のようなＧＭＲメモリにおいては、セルデータを２度読みして、このノイズをキャンセルしようとしている。例えば、センスアンプ側で、選択セルの抵抗がＲのままでのＶout と、選択セルの抵抗が（Ｒ−△Ｒ）の場合のＶout の両方を読み差分を見る等の工夫をしている。しかしながら、この２度読み方式は、センス動作が極めて遅くなる問題点もさることながら、電源の変動に対して致命的である。即ち、１回目の読み出し時と２回目の読み出し時でＶint の値が１００ｍＶ変動すれば、それだけで誤動作してしまう。
【００２１】
【発明が解決しようとする課題】
このように、従来のＧＭＲメモリ等の磁気抵抗効果を利用する半導体記憶装置においては、非破壊読み出し，高速動作，高放射線耐圧性等の長所に加え、書き換え回数１０の１５乗以上と１０年連続動作が可能で、ＤＲＡＭマーケット及び全半導体メモリ，ハードディスク（ＨＤ）等をそのまま置き換える可能性がある反面、小さな読み出し信号量に対して、ブロック選択トランジスタ等のトランジスタ部でのＩＲ drop のバラツキや配線系のＩＲ drop 等が大きく、大容量メモリとして動作が困難であった。また、データを２度読みする方式では、動作が遅い問題があり、さらに電源電圧の変動に対して致命的な欠点を持っていた。
【００２２】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、抵抗変化によって情報を記憶するメモリにおいて、トランジスタや配線部のバラツキ等によるＩＲ drop の変動を低減或いは理論上無くすることができ、セルの読み出し信号が小さくても安定動作が可能で、かつ電源変動の影響が小さく高速動作が可能な半導体記憶装置を提供することにある。
【００２３】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は次のような構成を採用している。
【００２４】
即ち本発明は、ビット線とワード線の交差部に配設され、抵抗変化によってデータを記憶するメモリセルの１個から、又は該メモリセルをビット線方向に複数個直列接続してサブセルブロックを構成し、該サブセルブロックをビット線方向に複数個直列接続し、且つこの直列接続の一端側に選択トランジスタを直列接続してセルブロックを構成し、該セルブロックをワード線方向に複数個配列してメモリセルアレイを構成した半導体記憶装置であって、前記セルブロックのビット線方向に電流を流す手段と、前記サブセルブロックの内で前記ワード線により選択されたメモリセルを含むサブセルブロックの両端のノードからデータを読み出す手段とを具備してなることを特徴とする。
【００２５】
また本発明は、ビット線とワード線の交差部に配設され、抵抗変化によってデータを記憶するメモリセルの１個から、又は該メモリセルをビット線方向に複数個直列接続してメモリ用サブセルブロックを構成し、該サブセルブロックをビット線方向に複数個直列接続し、且つこの直列接続の一端側に選択トランジスタを直列接続してメモリ用セルブロックを構成し、ダミーセルとして用いるダミー用サブセルブロックをビット線方向に複数個直列接続し、且つこの直列接続の一端側に選択トランジスタを直列接続してダミー用セルブロックを構成し、前記メモリ用セルブロックの複数個と前記ダミー用セルブロックをワード線方向に配列してメモリセルアレイを構成した半導体記憶装置であって、前記メモリ用セルブロック及びダミー用セルブロックのビット線方向に電流を流す手段と、前記メモリ用サブセルブロックの内で前記ワード線により選択されたメモリセルを含むサブセルブロックの両端のノードからデータを読み出す手段と、前記ダミー用セルブロック内の前記選択されたメモリセルに対応するダミー用サブセルブロックの両端のノードからリファレンスデータを読み出す手段とを具備してなることを特徴とする。
【００２６】
ここで、本発明の望ましい実施態様としては次のものがあげられる。
【００２７】
(1) セルブロックの一端は、セルブロック選択トランジスタを介して電源端に接続されること。
【００２８】
(2) セルブロックの一端はセルブロック選択トランジスタ介して電源端に接続され、他端はセルブロック選択トランジスタ介して接地端に接続されること。
【００２９】
(3) サブセルブロックの両端ノードは、サブセルブロック選択トランジスタを介してセンスアンプに接続されること。
【００３０】
(4) 選択されたメモリセルのデータは、メモリ用サブセルブロックの両端のノードの電位差と、ダミー用サブセルブロックの両端のノードの電位差との差から読み出されること。
【００３１】
(5) ダミー用サブセルブロックの抵抗値は、メモリ用サブセルブロック内の選択されたメモリセルのデータが“０”のときの該サブセルブロックの抵抗値と、選択されたメモリセルのデータが“１”のときの該サブセルブロックの抵抗値との中間の値に設定されていること。
【００３２】
(6) メモリセルは、ＧＭＲ（Giant Magneto Resistance）膜からなるものであること。
【００３３】
(7) ＧＭＲ膜は、Ｃｕ，Ａｕ，Ａｇ，Ｃｒ等の非強磁性導体層の両側にＣｏ，Ｎｉ，Ｆｅ等及びこれらの合金の強磁性層を接続させた交換結合型のものであること。
【００３４】
(8) ＧＭＲ膜は、Ｃｕ，Ａｕ，Ａｇ，Ｃｒ等の非強磁性導体層の片側に、ＣｏＰｔ等の（半）硬質磁性層、他側にＮｉＦｅ，ＮｉＦｅＣｏ等の軟磁性層を接続したスピンバルブ型もの、或いはＣｕ，Ａｕ，Ａｇ，Ｃｒ等の非強磁性導体層の片側に、ＮｉＦｅ，ＮｉＦｅＣｏ等の軟磁性層とＦｅＭｎ等の反強磁性層、他側にＮｉＦｅ，ＮｉＦｅＣｏ等の軟磁性層を接続したスピンバルブ型ものであること。
【００３５】
(9) メモリセルは、トンネル型ＧＭＲからなり、Ａｌ₂ Ｏ₂
等の非強磁性絶縁層の両側に、Ｆｅ等の強磁性層を接続したもの、或いはＣＭＲ（Colossal Magneto Resistance ）膜からなり、Ｐｒ，Ｓｒ，Ｍｎ，Ｏ等を含む膜であること。
【００３６】
なお、本発明における抵抗変化によってデータを記憶するメモリセルは、ＧＭＲ膜等の磁気抵抗効果膜の他に、例えばボロメータ（bolpmeter ）型の赤外線センサ等の抵抗変化によりデータを記憶する素子のいずれにも適用可能である。
【００３７】
（作用）
本発明によれば、第１にサブセルブロックの両端から引き出されるデータ線側をハイインピーダンスなセンスアンプに接続にすることによって、データ線にＤＣ電流が流れず、データ線の寄生抵抗によるＩＲ drop や、データ線とサブセルブロックの両端のノード間に挿入された、サブセルブロック選択トランジスタ等のＯＮ抵抗により引起こされるＩＲ drop は無くなる。このため、サブセルブロックの両端の電位がそのままセンスアンプに伝わり、ノイズの影響なしにデータの読み出しが可能となる。
【００３８】
第２に、セルデータを１回で読んだとしても、セルブロックのビット線端に接続されたセルブロック選択トランジスタのＯＮ抵抗のバラツキによるＩＲ dropのバラツキや、電源とビット線間の配線抵抗のバラツキによるＩＲ drop のバラツキによる、電位のずれによるノイズＶnoise は、ｍ個のサブセルブロックで分割され、１個のサブセルブロックの両端で見るとＶnoise／ｍに低減される。
【００３９】
セルデータを１回で読むと電源電圧の変動ノイズは無く、仮に複数回で読んだとしても、電源電圧変動ノイズも１／ｍに低減される。
【００４０】
また、ダミー用サブセルブロックもビット線に直列接続すれば、上記の１個のサブセルブロックに流れる電流が上記バラツキ等で変化してＶnoise／ｍのノイズを受けたとしても、ダミー用サブセルブロックにも同じ電流が流れるため、同じＶnoise／ｍのノイズを受けるため、センスアンプで２つの差分を取れば、理論上は上記Ｖnoise ／ｍノイズを無くすることができる。
【００４１】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００４２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体記憶装置を示す回路構成図である。これは、磁気抵抗効果により、“１”，“０”データを記憶するＧＭＲメモリのセルアレイ部の１つのセルブロックである。磁気抵抗効果素子としては、後述するように、ビット線とその上層に形成されたワード線の交差部分のビット線側に、強磁性層／非磁性導体層／強磁性層等で形成された、磁気抵抗効果のあるＧＭＲ（Giant Magneto Resistance）膜等を形成したものが用いられる。
【００４３】
図１では、簡略化のため、抵抗の記号に斜線を入れたものを１つのメモリセルとしている。ビット線の抵抗が磁気抵抗効果で変化するため、このような記号をとる。ワード線は省略している。１個のセルの上層下層の磁性層のスピンが逆の場合のビット線の抵抗をＲ、同じ向きになった場合の抵抗を（Ｒ−△Ｒ）としている。
【００４４】
図１においては、メモリセルを４個直列接続してメモリ用サブセルブロックを構成し、同様に、ダミーセルを４個直列接続してダミー用サブセルブロックを構成している。そして、ｎ個のメモリ用サブセルブロックと１個のダミー用サブセルブロックを直列接続したものに、さらにブロック選択トランジスタ（Ｑ１）を直列接続して、セルブロックを構成している。そして、直列接続されたセルブロックの両端のＶint ，Ｖｓに電圧を印加して、ビット線に電流を流すようにしている。なお、図には示さないが、セルブロックをワード線方向に複数個配列してメモリセルアレイを構成している。
【００４５】
このような構成において、一端（Ｖｓ）を接地し、他端にＶｃｃ電位を印加し、ブロック選択トランジスタ（Ｑ１）をＯＮして、ビット線に電流を流す。データの読み出しは、データ線を介して行われる。即ち、メモリ用サブセルブロックの両端のノードから、トランジスタＱ３〜Ｑ７を介して、データ線（ＤＬ０〜ＤＬｎ）にデータが読み出される。同様に、ダミーセルのリファレンスデータは、ダミー用サブセルブロックの両端のノードから、トランジスタＱ１，Ｑ２を介してダミーデータ線（ＤＤＬ０，ＤＤＬ１）に読み出される。このとき、ＤＤＬ１とＤＬ０は共有化されている。
【００４６】
ここで、例えば読み出し動作として、“１”データ読み出し時は、選択セルの抵抗及びその他の非選択セルの抵抗がＲであり、“０”データ読み出し時は、選択セルの抵抗は（Ｒ−△Ｒ）で、その他の非選択セルの抵抗がＲである。ダミー用サブセルブロックにおいては、４個のセルの内１個のセルの抵抗を“１”データと“０”データの半分の（Ｒ−△Ｒ／２）に設定しておき、残り３つのセルをＲに設定しておく。
【００４７】
また、別の方法として、４個のダミーセル全部を（Ｒ−△Ｒ／８）にしておいても良い。さらに、ダミー用サブセルブロックは全体で４Ｒ−ΔＲ／２の抵抗であればよいので、必ずしも４個のダミーセルを用いる必要はなく、１個の抵抗で代用することも可能である。
【００４８】
こうすることにより、Ｖint ，Ｖｓ間に電圧を印加しビット線に流れる電流をＩとすると、選択セルを含むメモリ用サブセルブロックの両端に接続されるデータ線の電位差（ＤＬ２−ＤＬ１）は、“１”データ時は４ＲＩ、“０”データ時は（４Ｒ−△Ｒ）Ｉとなる。また、ダミーデータ線の電位差（ＤＤＬ１−ＤＤＬ０）は、（４Ｒ−△Ｒ／２）Ｉとなる。よって、センスアンプ側で、データ線間の電位差とダミーデータ線間の電位差の差、即ち読み出し信号Ｖout ＝｛（ＤＬ２−ＤＬ１）−（ＤＤＬ１−ＤＤＬ０）｝は、“１”データ時には＋△ＲＩ／２、“０”データ時には−△ＲＩ／２となり、この結果を増幅すれば、“１”，“０”データが読み出される。
【００４９】
現状のＧＭＲメモリのセルではこの抵抗の変化率△Ｒ／Ｒ値が５％から３０％と低く、Ｖout も±５ｍＶから±１０ｍＶと低い。このような読み出し信号が小さい場合、セルアレイ内に大きなノイズが発生すると、データが正確に読み出されない。
【００５０】
ノイズ源として、ビット線に流れる電流Ｉのために、ブロック選択トランジスタのＯＮ抵抗（ｒ）により、ブロック選択トランジスタ部にＩＲ drop が発生したとする。例えば、直列セル数＝１６，直列ダミーセル数＝４，Ｒ＝１００Ω，△Ｒ＝１０Ω，ｒ＝６２５Ω，Ｖint ＝２Ｖでは、Ｉ＝２Ｖ／（１００×２０＋６２５）Ω＝０．７６ｍＡで、出力信号Ｖout ＝Ｉ×△Ｒ／２＝±３．８ｍＶとなる。これに対して、ブロック選択トランジスタのソースドレイン間にはＩ×ｒ＝０．４８Ｖの電位がかかり、このトランジスタのＯＮ抵抗バラツキが±１０％とすると、±４８ｍＶもブロック選択トランジスタのソース・ドレイン間の電圧が変化してしまう。
【００５１】
これに対し本実施形態においては、このノイズは理論上は完全にキャンセルされる。第１に、サブセルブロックの両端から引き出されるデータ線（ＤＬ０〜ＤＬｎ，ＤＤＬ０〜ＤＤＬ１）側をハイインピーダンスなセンスアンプに接続にすることにより、データ線にＤＣ電流が流れず、データ線の寄生抵抗（ｒ”）によるＩＲ drop や、データ線とサブセルブロックの両端のノード間に挿入された、サブセルブロック選択トランジスタ（Ｑ２〜Ｑ７）のＯＮ抵抗により引起こされるＩＲ drop は無くなり、サブセルブロックの両端の電位がそのままセンスアンプに伝わりノイズが無くなる。
【００５２】
第２に、セルデータを１回で読んだとしても、セルブロックのビット線端に接続されたセルブロック選択トランジスタの上記±４８ｍＶものＯＮ抵抗のバラツキによるＩＲ drop のバラツキノイズＶnoise は、ｎ個のサブセルブロックで分割され、１個のサブセルブロックの両端で見ると、Ｖnoise／ｎに低減される。更に、ダミー用サブセルブロックもビット線に直列接続されているため、上記の１個のサブセルブロックに流れる電流が上記バラツキ等で変化してＶnoise／ｎのノイズを受けたとしても、ダミー用サブセルブロックにも同じ電流Ｉが流れ、同じＶnoise／ｎのノイズを受ける。このため、センスアンプ側でデータ線間の電位差とダミーデータ線間の電位差の差、即ち読み出し信号Ｖout ＝｛（ＤＬ２−ＤＬ１）−（ＤＤＬ１−ＤＤＬ０）｝を取ると、２つのＶnoise／ｎの差分が取られ、理論上、上記Ｖnoise／ｎノイズも無くすることができる。
【００５３】
同様に、従来ＧＭＲメモリで問題であった、電源とビット線間の配線の寄生抵抗のバラツキによるＩＲ drop のバラツキによる、電位のずれも本実施形態によればキャンセルできる。本実施形態は、セルデータを１回で読むため電源電圧の変動ノイズは無く、たとえ複数回で読んだとしても電源電圧変動によるＶint の変動によるノイズもキャンセルでき、理論上、ノイズ無くすることができる。
【００５４】
なお、本実施形態では省略したが、当然のことながら、ワード線とビット線の合成磁界を利用して、データの読み書きを行うことができるし、ワード線と垂直なカラム線とワード線の合成磁界でデータの読み書きを行っても良い。
【００５５】
（第２の実施形態）
図２は、本発明の第２の実施形態に係わるＧＭＲメモリのセル構造の例を示す図である。このメモリセルは、本発明の全てのセルブロックに適用できるものである。（ａ）は断面図を示し、（ｂ）は平面図を示している。
【００５６】
本実施形態は、磁気抵抗効果膜として、ＧＭＲ（Giant Magneto Resistance）膜で、Ｃｕ，Ａｕ，Ａｇ，Ｃｒ等の非強磁性導体層の両側にＣｏ，Ｎｉ，Ｆｅ等及びこれらの合金の強磁性層を接続させた交換結合型のものである。
【００５７】
これに限らず、Ｃｕ，Ａｕ，Ａｇ，Ｃｒ等の非強磁性導体層の片側にＣｏＰｔ等の（半）硬質磁性層、他側にＮｉＦｅ，ＮｉＦｅＣｏ等の軟磁性層を接続したスピンバルブ型ものでもよい。さらに、Ｃｕ，Ａｕ，Ａｇ，Ｃｒ等の非強磁性導体層の片側にＮｉＦｅ，ＮｉＦｅＣｏ等の軟磁性層とＦｅＭｎ等の反強磁性層、他側にＮｉＦｅ，ＮｉＦｅＣｏ等の軟磁性層を接続したスピンバルブ型ものであってもよい。
【００５８】
（第３の実施形態）
図３は、本発明の第３の実施形態に係わるＧＭＲメモリのセル構造の例を示す図である。このメモリセルは、本発明の全てのセルブロックに適用できるものである。（ａ）は断面図を示し、（ｂ）は平面図を示し、（ｃ）は断面図を示している。
【００５９】
本実施形態は、トンネル型ＧＭＲで、Ａｌ₂ Ｏ₂ 等の非強磁性絶縁層の両側にＣｏ，Ｆｅ，Ｎｉ等の強磁性層を接続したものである。ワード線ＷＬはトンネル型ＧＭＲの下層に形成しても良いし、ＷＬ以外に、ＷＬと垂直にカラム線を設けて、これらの合成磁界で読み書きしても良い。その他、ＣＭＲ（Colossal MagnetoResistance）膜で、Ｐｒ，Ｓｒ，Ｍｎ，Ｏ等を含む膜であるメモリセル等が適用できる。
【００６０】
（第４の実施形態）
図４は、本発明の第４の実施形態に係わる半導体記憶装置を示す回路構成図であり、ＧＭＲメモリのセルブロックを示している。図１に示した第１の実施形態とは異なり、サブセルブロック内の直列セル数を２にした場合を示し、効果は第１の実施形態と同じである。
【００６１】
また、第１の実施形態においては、データ線間差（ＤＬk −ＤＬk-1 ）は４ＲＩとなるのに対して、本実施形態ではデータ線間差は２ＲＩとなり、（読み出し信号）／（データ線間差）の値を大きくでき、センス動作上のマージンを大きくできる。
【００６２】
（第５の実施形態）
図５は、本発明の第５の実施形態に係わる半導体記憶装置を示す回路構成図であり、ＧＭＲメモリのセルブロックを示している。図１に示した第１の実施形態とは異なり、サブセルブロック内の直列セル数を１にした場合を示し、効果は第１の実施形態と同じである。
【００６３】
また、第１の実施形態においては、データ線間差（ＤＬk −ＤＬk-1 ）は４ＲＩとなるのに対して、本実施形態ではデータ線間差はＲＩとなり、（読み出し信号）／（データ線間差）の値を更に大きくでき、センス動作上のマージンが更に大きくなる。
【００６４】
（第６の実施形態）
図６は、本発明の第６の実施形態に係わる半導体記憶装置を示す回路構成図であり、ＧＭＲメモリのセルブロックを示している。
【００６５】
本実施形態においては、図１に示した第１の実施形態とは異なり、ダミーデータ線ＤＤＬ１とデータ線ＤＬ０の共有を止め、各々を独立に設けている。このような構成であっても第１の実施形態と同様の効果が得られる。
【００６６】
（第７の実施形態）
図７は、本発明の第７の実施形態に係わる半導体記憶装置を示す回路構成図であり、ＧＭＲメモリのセルブロックを示している。本実施形態においては、図１に示した第１の実施形態とは異なり、ダミー用サブセルブロックを、メモリ用サブセルブロックの端部ではなく中央部に配置している。
【００６７】
このような構成であれば、第１の実施形態と同様の効果が得られるのは勿論のこと、次のような効果が得られる。即ち、データ線ＤＬに表れる電位とダミーデータ線ＤＤＬに表れる電位との比較の際に、これらのシフト量を少なくできるので、センスアンプ動作のＳＥＴ信号動作時の寄生容量によるカップリングノイズを半減できる。この点に関しては、後に詳しく説明する。
【００６８】
（第８の実施形態）
図８は本発明の第８の実施形態に係わる半導体記憶装置を示す回路構成図であり、ＧＭＲメモリのセルブロックを示している。
【００６９】
本実施形態は、図１に示した第１の実施形態とは異なり、直列接続していたダミー用サブセルブロックを取り除き、メモリセルのみからなるメモリ用セルブロックを構成している。なお、図には示さないが、メモリ用セルブロックとは別に、ダミーセルを複数個直列接続したダミー用サブセルブロックを構成し、更にこれを複数個直列接続してダミー用セルブロックを形成している。この場合、次のような効果が得られる。
【００７０】
第１に、メモリ用サブセルブロックの両端から引き出されるデータ線（ＤＬ０〜ＤＬｎ、ＤＤＬ０〜ＤＤＬ１）側をハイインピーダンスなセンスアンプに接続にすることにより、データ線にＤＣ電流が流れず、データ線の寄生抵抗（ｒ”）によるＩＲ drop や、データ線とサブセルブロックの両端のノード間に挿入された、サブセルブロック選択トランジスタ（Ｑ２〜Ｑ７）のＯＮ抵抗により引起こされるＩＲ drop は無くなり、メモリ用サブセルブロックの両端の電位がそのままセンスアンプに伝わりノイズが無くなる。
【００７１】
第２に、セルデータを１回で読んだとしても、メモリ用セルブロックのビット線端に接続されたセルブロック選択トランジスタの上記±４８ｍＶものＯＮ抵抗のバラツキによるＩＲ drop のバラツキノイズＶnoise は、ｎ個のメモリ用サブセルブロックで分割され、１個のサブセルブロックの両端で見ると、Ｖnoise／ｎに低減される。
【００７２】
（第９の実施形態）
図９は、本発明の第９の実施形態に係わる半導体記憶装置を示す回路構成図であり、図８に示した第８の実施形態に適応できるＧＭＲメモリのセルアレイの構成を示す。
【００７３】
メモリ用セルブロック側のデータ線に接続されるセンスアンプ（ＡＭＰ）には、メモリ用セルブロックのセルと同じ構成のダミー用セルブロック側のダミーデータ線が接続されている。そして、ＡＭＰは、メモリ用セルブロック側のデータ線とダミー用セルブロック側のダミーデータ線とを比較して、“１”，“０”データを判断するようになっている。なお、ダミー用セルブロックは図のように、ＡＭＰを挟んで反対側にあっても良いし、同一側にあっても良い。
【００７４】
（第１０の実施形態）
図１０は、本発明の第１０の実施形態に係わる半導体記憶装置を示す回路構成図であり、ＧＭＲメモリのセルアレイの構成を示す。
【００７５】
本実施形態では、図１、図４〜８のセルブロックの方向を１個毎に逆配置している。Ｖint とＶｓの電位は、“１”データ書き込みと“０”データ書き込みとで逆になるし、読み出しでも、ブロック選択トランジスタは直列セルに対して、図１のように右側にあっても、左にあっても良いためである。Ｏdd信号とＥven信号で、Ｖint とＶｓの位置が切り替えられる。
【００７６】
（第１１の実施形態）
図１１は本発明の第１１の実施形態に係わる半導体記憶装置を示す回路構成図であり、ＧＭＲメモリのセルアレイの構成を示す。
【００７７】
本実施形態は、図１０に示した第１１の実施形態とは異なり、図１、図４〜８のセルブロックの方向全て同じにした場合の例である。“１”データ書き込みと“０”データ書き込みとで、／Ｗ０，Ｗ０と／Ｗ１，Ｗ１信号を用いて、ＶintとＶｓの電位の関係を逆にできる。
【００７８】
（第１２の実施形態）
図１２は、本発明の第１２の実施形態に係わる半導体記憶装置を説明するためのもので、ＧＭＲメモリのレイアウトを示し、特にビット線，ワード線層，データ線層，アクティブエリア層，ゲート層，ビット線−アクティブエリア間コンタクト，データ線−アクティブエリア間コンタタトを示す。
【００７９】
図１２（ａ）は図６に対応したレイアウトを示し、サブセルブロック内のセル数ｍ＝４、セルブロック内のサブセルブロック数ｎ＝４の場合で、図１０に示すように、ブロック選択トランジスタは上から交互に右、左と接続されている。
【００８０】
図１２（ｂ）は図１又は図７に対応したレイアウトを示し、サブセルブロック内のセル数ｍ＝４、セルブロック内のサブセルブロック数ｎ＝４の場合で、図１０に示すように、ブロック選択トランジスタは上から交互に右、左と接続されている。
【００８１】
図１２（ｃ）は図８に対応したレイアウトを示し、サブセルブロック内のセル数ｍ＝４、セルブロック内のサブセルブロック数ｎ＝４の場合で、図１０に示すように、ブロック選択トランジスタは上から交互に右、左と接続されている。
【００８２】
各セルは、サブセルブロック内のセル数ｍ＝４のため、１セル当りの平均セルサイズは５Ｆ2 となる。ここで、Ｆは最小配線長を示す。
【００８３】
図１３は図１２中のビット線，ワード線層のみを示す。図１４は、図１２中のアクティブエリア層，ゲート層，ビット線−アクティブエリア間コンタクトのみを示す。図１５は、図１２中のデータ線層，データ線−アクティブエリア間コンタクトのみを示す。
【００８４】
（第１３の実施形態）
図１６は、本発明の第１３の実施形態に係わる半導体記憶装置を説明するためのもので、磁気抵抗効果メモリのレイアウトを示し、特にビット線，ワード線層，データ線層，アクティブエリア層，ゲート層，ビット線−アクティブエリア間コンタクト，データ線−アクティブエリア間コンタクトを示す。
【００８５】
図１６（ａ）は図６に対応したレイアウトを示し、サブセルブロック内のセル数ｍ＝２、セルブロック内のサブセルブロック数ｎ＝４の場合で、図１０に示すように、ブロック選択トランジスタは上から交互に右、左と接続されている。
【００８６】
図１６（ｂ）は図４又は図７に対応したレイアウトを示し、サブセルブロック内のセル数ｍ＝２、セルブロック内のサブセルブロック数ｎ＝４の場合で、図１０に示すように、ブロック選択トランジスタは上から交互に右、左と接続されている。
【００８７】
図１６（ｃ）は図８に対応したレイアウトを示し、サブセルブロック内のセル数ｍ＝２、セルブロック内のサブセルブロック数ｎ＝４の場合で、図１０に示すように、ブロック選択トランジスタは上から交互に右、左と接続されている。
【００８８】
各セルは、サブセルブロック内のセル数ｍ＝２の為、１セル当りの平均セルサイズは６Ｆ2 となる。ここで、Ｆは最小配線長を示す。
【００８９】
図１７は図１６中のビット線，ワード線層のみを示す。図１８は、図１６中のアクティブエリア層，ゲート層，ビット線−アクティブエリア間コンタクトのみを示す。図１９は、図１６中のデータ線層，データ線−アクティブエリア間コンタクトのみを示す。
【００９０】
（第１４の実施形態）
図２０は、本発明の第１４の実施形態に係わるＧＭＲメモリを説明するためのもので、センスアンプ部を示す回路構成図である。図２１は、このセンスアンプ部の動作例を示す信号波形図である。
【００９１】
データ線ＤＬ０〜ＤＬn-1 はそれぞれサブブロック選択トランジスタＬＷＳ１〜ＬＷＳｎを介して共有データ線ＬＤＬに接続され、データ線ＤＬ１〜ＤＬｎはそれぞれサブブロック選択トランジスタＵＷＳ１〜ＵＷＳｎを介して共有データ線ＵＤＬに接続されている。そして、ＬＤＬとＵＤＬ間にはキャパシタＣ１が接続され、ＬＤＬには電位シフト用のトランジスタが接続され、ＵＤＬはセンスアンプに接続されている。
【００９２】
また、ダミーデータ線ＤＤＬ０はサブブロック選択トランジスタＤＬＷＳを介して共有ダミーデータ線ＤＬＤＬに接続され、ダミーデータ線ＤＤＬ１はサブブロック選択トランジスタＤＵＷＳを介して共有ダミーデータ線ＤＵＤＬに接続されている。そして、ＤＬＤＬとＤＵＤＬ間にはキャパシタＣ２が接続され、ＤＬＤＬには電位シフト用のトランジスタが接続され、ＤＵＤＬはセンスアンプに接続されている。
【００９３】
このような構成において、選択したセルを含むメモリ用サブセルブロックの両端のデータ線のみをＵＷＳｉ，ＬＷＳｉ信号で選んで、その後ＵＷＳｉ，ＬＷＳｉ信号を立ち下げ、共有データ線ＵＤＬ，ＬＤＬとして取り込む。同時に、ＤＵＷＳ，ＤＬＷＳを立ち下げ、共有ダミーデータ線に取り込む。このとき、メモリ用サブセルブロックの両端の電位差（ＵＤＬ−ＬＤＬ）がキャパシタＣ１に蓄積される。同時に、ダミー用サブセルブロックの両端の電位差（ＤＵＤＬ−ＤＬＤＬ）がキャパシタＣ２に蓄積される。その後、電位シフト用トランジスタに加わるＳＥＴ信号をＨｉｇｈにすることで、ＬＤＬとＤＬＤＬの電位が０Ｖとなる。これにより、ＵＤＬとＤＵＤＬ間の電位の大小をアンプ回路で判断すれば、“０”，“１”データの判断ができることになる。
【００９４】
なお、ＬＤＬが０Ｖに下がり、Ｃ１のカップリングでＵＤＬも下がる時、ＵＤＬにつながるＣ１以外の寄生容量の効果で僅かにＵＤＬの電位が所望も電位より上がる問題があるが、これはＵＤＬ或いはＤＵＤＬに寄生容量効果補正用のキャパシタを付けてカップリングにより補正すれば良い。或いは、ＵＤＬ配線の回りの基板等の寄生容量を持つ部分も同時に下げれば、この寄生容量効果を減らすことができる。この問題の解決法は、以後の実施形態（図２２、２４）にも適用できる。
【００９５】
（第１５の実施形態）
図２２は本発明の第１５の実施形態に係わるＧＭＲメモリを説明するためのもので、センスアンプ部を示す回路構成図である。図２３は、このセンスアンプ部の動作例を示す信号波形図である。
【００９６】
データ線ＤＬ０〜ＤＬn-1 はそれぞれサブブロック選択トランジスタＬＷＳ１〜ＬＷＳｎを介して分散共有データ線ＬＤＬ１，２に接続され、データ線ＤＬ１〜ＤＬｎはそれぞれサブブロック選択トランジスタＵＷＳ１〜ＵＷＳｎを介して共有データ線ＵＤＬ１，２に接続されている。そして、ＬＤＬ１とＵＤＬ１間にはキャパシタＣ11が接続され、ＬＤＬ２とＵＤＬ２間にはキャパシタＣ12が接続され、ＵＤＬ１とＬＤＬ２間及びＬＤＬ１と接地端Ｖｓｓ間には電位シフト用のトランジスタがそれぞれ接続され、ＵＤＬ２はセンスアンプに接続されている。
【００９７】
また、ダミーデータ線ＤＤＬ０はサブブロック選択トランジスタＤＬＷＳを介して共有ダミーデータ線ＤＬＤＬ，２に接続され、ダミーデータ線ＤＤＬ１はサブブロック選択トランジスタＤＵＷＳを介して分散共有ダミーデータ線ＤＵＤＬ１，２に接続されている。そして、ＤＬＤＬ１とＤＵＤＬ１間にはキャパシタＣ21が接続され、ＤＬＤＬ２とＤＵＤＬ２間にはキャパシタＣ22が接続され、ＤＵＤＬ１とＤＬＤＬ２間及びＤＬＤＬ１と接地端Ｖｓｓ間には電位シフト用のトランジスタがそれぞれ接続され、ＤＵＤＬ２はセンスアンプに接続されている。
【００９８】
本実施形態は、セル信号が小さいＧＭＲメモリの欠点を克服し、アンプ回路への入力信号をｎ倍（この実施形態では２倍）にできる。まず、図２０と同様に、選択したセルを含むメモリ用サブセルブロックの両端のデータ線のみをＵＷＳｉ，ＬＷＳｉ信号で選んでその後ＵＷＳｉ，ＬＷＳｉ信号を立ち下げる。ここで、／ＳＥＴ信号を用い、共有データ線ＵＤＬ，ＬＤＬを複数に分散させた、分散共有データ線ＵＤＬ２，ＵＤＬ１，ＬＤＬ２，ＬＤＬ１として取り込む。同時に、ＤＵＷＳ，ＤＬＷＳを立ち下げ、共有ダミーデータ線を複数に分散させた、ダミー分散共有データ線ＤＵＤＬ２，ＤＵＤＬ１，ＤＬＤＬ２，ＤＬＤＬ２に取り込む。
【００９９】
このとき、サブセルブロックの両端の電位差がＵＤＬ２−ＬＤＬ２間のキャパシタＣ12と、ＵＤＬ１−ＬＤＬ１間のキャパシタＣ11に蓄積される。同時に、ダミーセルのサブセルブロックの両端の電位差がＤＵＤＬ２−ＤＬＤＬ２間のキャパシタＣ22とＤＵＤＬ１−ＤＬＤＬ１間のキャパシタＣ21に蓄積される。その後、ＳＥＴ信号をＨｉｇｈにすることで、ＬＤＬ１とＤＬＤＬ１の電位が０Ｖとなり、ＵＤＬ１とＬＤＬ２がショートされ同一電位になり、ＤＵＤＬ１とＤＬＤＬ２がショートされ同一電位になる。これによって、ＵＤＬ２とＤＵＤＬ２の電位は、サブセルブロックの両端の電位差の２倍の電位となり、セル信号も２倍となる。アンプ動作としては、ＵＤＬ２とＤＵＬＤ２間の電位の大小をアンプ回路で判断すれば、“０”，“１”データの判断ができる。このように、複数のキャパシタの並列蓄積後に直列接続すれば、信号はｎ倍にできる。
【０１００】
（第１６の実施形態）
図２４は本発明の第１６の実施形態に係わるＧＭＲメモリを説明するためのもので、センスアンプ部を示す回路構成図である。図２５は、このセンスアンプ部の動作例を示す信号波形図である。
【０１０１】
選択したセルを含むサブセルブロックの両端のデータ線のみをＵＷＳｉ，ＬＷＳｉ信号で選んでその後ＵＷＳｉ，ＬＷＳｉ信号を立ち下げ、共有データ線（ＵＤＬ，ＬＤＬ）に取り込み、同時にＤＵＷＳ，ＤＬＷＳを立ち下げ、共有ダミーデータ線（ＤＵＤＬ，ＤＬＤＬ）に取り込む点までは、図２０と同じであるが、キャパシタの電荷の蓄積方法が異なる。
【０１０２】
即ち本実施形態では、ＵＤＬ−ＤＵＤＬ間電位がキャパシタＣ１に蓄えられ、ＬＤＬ−ＤＬＤＬ間電位がキャパシタＣ２に蓄えられる。その後、ＳＥＴ信号をＨｉｇｈにすることで、ＤＵＤＬとＤＬＤＬの電位が０Ｖとなる。これによって、ＵＤＬとＬＤＬ間の電位の大小をアンプ回路で判断すれば、“０”，“１”データの判断ができる。
【０１０３】
これは、図２０では、アンプ信号を（ＵＤＬ−ＬＤＬ）−（ＤＵＤＬ−ＤＬ）として求めていたが、図２４では、式を変形して（ＵＤＬ−ＬＤＬ）−（ＤＵＤＬ−ＤＬＤＬ）＝（ＵＤＬ−ＤＵＤＬ）−（ＬＤＬ−ＤＬＤＬ）として、求めているに等しい。本方式の特徴は、Ｃ１，Ｃ２のカップリングによる、ノードのシフト電位をサブセルブロックの両端の電位差１個分に抑えることができ、図２０で示した寄生容量のノイズを減らすことができる。
【０１０４】
（第１７の実施形態）
図２６は本発明の第１７の実施形態に係わるＧＭＲメモリを説明するためのもので、センスアンプ部を示す回路構成図である。図２７は、このセンスアンプ部の動作例を示す信号波形図である。
【０１０５】
選択したセルを含むサブセルブロックの両端のデータ線のみをＵＷＳｉ，ＬＷＳｉ信号で選んでその後ＵＷＳｉ，ＬＷＳｉ信号を立ち下げ、共有データ線（ＵＤＬ，ＬＤＬ）に取り込み、同時にＤＵＷＳ，ＤＬＷＳを立ち下げ、共有ダミーデータ線（ＤＵＤＬ，ＤＬＤＬ）に取り込む点までは、図２０と同じであるが，キャパシタへの電荷蓄積方法が異なる。
【０１０６】
即ち本実施形態では、ＵＤＬ，ＤＵＤＬ，ＬＤＬ，ＤＬＤＬの電位自身をキャパシタＣ11，Ｃ21，Ｃ12，Ｃ22にそれぞれ蓄積する。その後、ＳＥＴ信号をＨｉｇｈにすることで、ＵＤＬとＤＬＤＬをショートし、ＬＤＬとＤＵＤＬをショートして同一電位にする。これによって、ＵＤＬとＬＤＬ間の電位の大小をアンプ回路で判断すれば、“０”，“１”データの判断ができる。
【０１０７】
これは、図２０では、アンプ信号を（ＵＤＬ−ＬＤＬ）−（ＤＵＤＬ−ＤＬ）として求めていたが、図２６では、式を変形して２で割って、1/2 ｛（ＵＤＬ−ＬＤＬ）−（ＤＵＤＬ−ＤＬＤＬ）｝＝1/2 （ＵＤＬ＋ＤＬＤＬ）−1/2 （ＬＤＬ＋ＤＵＤＬ）として、求めているに等しい。
【０１０８】
本方式の特徴は、読み出し信号量が半分になるが、図２０で示した寄生容量のノイズを無くすることができる。理由としては、ショートによりＵＤＬ，ＬＤＬノードは下がる反面、ＤＵＤＬ，ＤＬＤＬノードが同じだけ上がるため、ＵＤＬ，ＬＤＬの寄生容量ノイズと、ＤＵＤＬ，ＤＬＤＬの寄生容量ノイズがキャンセルされるためである。
【０１０９】
（第１８の実施形態）
図２８は、本発明の第１８の実施形態に係わる半導体記憶装置を説明するためのもので、ＧＭＲメモリのセルブロック構成の等価回路図及び断面図である。
【０１１０】
図２８（ａ）の回路構成において、磁気抵抗を持つ２端子とセルトランジスタを並列接続し１セルとして、これを直列接続し、さらにブロック選択トランジスタを直列接続して、１セルブロックとしている。なお、図には示さないが、このセルブロックがワード線方向に複数個配列されてメモリセルアレイが構成されている。
【０１１１】
スタンドバイ中は、ワード線ＷＬｉを全てＨｉｇｈにして、セルトランジスタを全てＯＮにして、ブロック選択信号ＢＳをＬｏｗにして、ブロック選択トランジスタをＯＦＦにしておく。セル選択時は、例えばＣ１００を選択する場合、ＷＬ２をＬｏｗにして、セルトランジスタＱ１００をＯＦＦにして、ブロック選択信号ＢＳをＨｉｇｈにして、ブロック選択トランジスタをＯＮにする。そして、一定電流発生回路を用いてＢＬ−Ｖｓ間に電圧を印加し、Ｃ１００に電圧を印加する。このとき、Ｃ１００のデータが“１”又は“０”により磁気抵抗がＲ又は（Ｒ−△Ｒ）になるため流れる電流Ｉが変わるため、ＢＬの電位の変化で信号を読み出す。
【０１１２】
本実施形態は、トンネル型ＧＭＲ等の磁気抵抗自身がセルトランジスタのＯＮ抵抗に比べて大きい時に有効となる。この場合、選択セルブロック内の非選択セルは、セルトランジスタがＯＮしているため、磁気抵抗素子間には殆ど電圧が印加されない。これにより、Ｖｓ−ＢＬ間電位が殆ど、選択セルの磁気抵抗素子間に印加されるわけである。磁気抵抗が大きい素子の２端子間には、小さい電流で大きな電位差が発生するため、直列接続し難いが本実施形態では、非選択セルがセルトランジスタでバイパスされるため、Ｖｓ−ＢＬ間に大きな電圧が必要でなくなるため、有効である。
【０１１３】
図２８（ｂ）にセルの断面図を示す。セルトランジスタ用のワード線以外に、書き込みワード線が必要となるが、セルサイズは４Ｆ2 と小さくできる。データの書き込み読み出しは、（ｂ）に示すように、ビット線電流と、ワード線電流の合成磁界で行ってもよいし、図には示していないが、ワード線と垂直なカラム線を追加して、ワード線とカラム線の合成磁界を用いても良い。
【０１１４】
（第１９の実施形態）
図２９は、本発明の第１９の実施形態に係わる半導体記憶装置を説明するためのもので、ＧＭＲメモリのセルブロック構成の等価回路図及び断面図である。
【０１１５】
本実施形態が図２８に示した第１９の実施形態と異なる点は、ブロック選択トランジスタをさらに１個直列接続した点である。ＢＳ０側のトランジスタをＤタイプ（Depletion 型）にして、ＢＳ１側のトランジスタをＥタイプ（Enhancemint 型）にして、実施形態では示してないが、隣接セルブロックではこの逆のＢＳ１側のトランジスタをＤタイプにして、ＢＳ０側のトランジスタをＥタイプにする。この場合、ＢＳ０或いはＢＳ１のどちらかをＨｉｇｈにすることにより、どちらかのセルブロックのみ選択され、ＤＲＡＭのようなフォールデッドビット線方式が実現できる。その他の効果は、図２８と同じである。
【０１１６】
（第２０の実施形態）
図３０は、本発明の第２０の実施形態に係わる半導体記憶装置を説明するためのもので、磁気抵抗効果を利用したメモリセルのセルブロック構成の等価回路図及び断面図である。
【０１１７】
回路構成は図２８と同じであるが、本実施形態では、メモリセルを構成する磁気抵抗として、トンネル型ＧＭＲ膜の代りに交換結合型ＧＭＲ膜を用いている。このような構成であっても、第１８の実施形態と同様の効果が得られるのは勿論のことである。
【０１１８】
【発明の効果】
以上詳述したように本発明によれば、磁気抵抗効果による抵抗変化によってデータを記憶するメモリセルをビット線方向に直列接続してなるサブセルブロックの両端のノードからデータを読み出す構成としているので、トランジスタや配線部のバラツキ等によるＩＲ drop の変動を低減或いは理論上無くすることができ、セルの読み出し信号が小さくても安定動作が可能で、かつ電源変動の影響が小さく高速動作が可能な半導体記憶装置を実現することができる。
【０１１９】
また、磁気抵抗効果素子とセルトランジスタを並列接続してメモリセルを構成し、該メモリセルをビット線方向に複数個直列接続してセルブロックを構成し、該セルブロックをブロック選択トランジスタを介してビット線に接続することによっても、上記と同様に、トランジスタや配線部のバラツキ等によるＩＲ dropの変動を低減或いは理論上無くすることができ、セルの読み出し信号が小さくても安定動作が可能で、かつ電源変動の影響が小さく高速動作が可能な半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係わるＧＭＲメモリのセルブロックを示す回路構成図。
【図２】第２の実施形態に係わるＧＭＲメモリのセル構造を示す断面図と平面図。
【図３】第３の実施形態に係わるＧＭＲメモリのセル構造を示す断面図と平面図。
【図４】第４の実施形態に係わるＧＭＲメモリのセルブロックを示す回路構成図。
【図５】第５の実施形態に係わるＧＭＲメモリのセルブロックを示す回路構成図。
【図６】第６の実施形態に係わるＧＭＲメモリのセルブロックを示す回路構成図。
【図７】第７の実施形態に係わるＧＭＲメモリのセルブロックを示す回路構成図。
【図８】第８の実施形態に係わるＧＭＲメモリのセルブロックを示す回路構成図。
【図９】第９の実施形態に係わるＧＭＲメモリのセルブロックを示す回路構成図。
【図１０】第１０の実施形態に係わるＧＭＲメモリのセルブロックを示す回路構成図。
【図１１】第１１の実施形態に係わるＧＭＲメモリのセルブロックを示す回路構成図。
【図１２】第１２の実施形態に係わるＧＭＲメモリのパターン配置を示すレイアウト図。
【図１３】第１２の実施形態の一部のレイヤーのみを示すレイアウト図。
【図１４】第１２の実施形態の一部のレイヤーのみを示すレイアウト図。
【図１５】第１２の実施形態の一部のレイヤーのみを示すレイアウト図。
【図１６】第１３の実施形態に係わるＧＭＲメモリのパターン配置を示すレイアウト図。
【図１７】第１３の実施形態の一部のレイヤーのみを示すレイアウト図。
【図１８】第１３の実施形態の一部のレイヤーのみを示すレイアウト図。
【図１９】第１３の実施形態の一部のレイヤーのみを示すレイアウト図。
【図２０】第１４の実施形態に係わるＧＭＲメモリのセンスアンプ部を示す回路構成図。
【図２１】第１４の実施形態における動作例を説明するための信号波形図。
【図２２】第１５の実施形態に係わるＧＭＲメモリのセンスアンプ部を示す回路構成図。
【図２３】第１５の実施形態における動作例を説明するための信号波形図。
【図２４】第１６の実施形態に係わるＧＭＲメモリのセンスアンプ部を示す回路構成図。
【図２５】第１６の実施形態における動作例を説明するための信号波形図。
【図２６】第１７の実施形態に係わるＧＭＲメモリのセンスアンプ部を示す回路構成図。
【図２７】第１７の実施形態における動作例を説明するための信号波形図。
【図２８】第１８の実施形態に係わるＧＭＲメモリのセルブロック構成を示す等価回路図と断面図。
【図２９】第１９の実施形態に係わるＧＭＲメモリのセルブロック構成を示す等価回路図と断面図。
【図３０】第２０の実施形態に係わるＧＭＲメモリのセルブロック構成を示す等価回路図と断面図。
【図３１】従来のＧＭＲメモリのセル構成を示す平面図と断面図。
【図３２】従来のＧＭＲメモリの動作メカニズムを説明するための模式図。
【図３３】従来のＧＭＲメモリの各種セル構成例を説明するための模式図。
【図３４】従来のＧＭＲメモリのセルブロックを示す回路構成図。
【符号の説明】
Ｒ…磁気抵抗
ΔＲ…磁気抵抗変化量
ｒ…ブロック選択トランジスタのＯＮ抵抗
ｒ’…ビット線の寄生抵抗
ｒ”…データ線の寄生抵抗
Ｑｉ…トランジスタ
Ｉ…電流
ＢＬ…ビット線
ＷＬ…ワード線
Ｖｉｎｔ，Ｖｓ，Ｖｉｎｔｉ，Ｖｓｉ…内部ノード
ＤＬｉ…データ線
ＤＤＬｉ…ダミーデータ線
ＢＳ…ブロック選択線
ＤＢＳ…ダミーセル用ブロック選択線
ＡＭＰ…アンプ
Ｖodd ，／Ｖodd ，Ｖeven ，／Ｖeven ，Ｗｉ，／Ｗｉ…制御信号
ＤＷＳｉ，ＬＷＳｉ，ＤＵＷＳ，ＤＬＷＳ…サブセルブロック選択線
ＵＤＬ，ＬＤＬＬ…共有データ線
ＤＵＤＬ，ＤＬＤＬ…共有ダミーデータ線
ＵＤＬｉ，ＬＤＬｉ…分散共有データ線
ＤＵＤＬｉ，ＤＬＤＬｉ…分散共有ダミーデータ線
Ｃ…キャパシタ
ＳＥＴ，／ＳＥＴ…センスアンプ制御信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device that stores data by a change in magnetoresistance due to magnetic spin.
[0002]
[Prior art]
Today, semiconductor memories are used everywhere from the main memory of large computers to personal computers, home appliances, mobile phones, and the like. As types of semiconductor memory, volatile DRAM (Dynamic RAM), SRAM (Static RAM), non-volatile MROM (Mask ROM), Flash EEPROM (Electricaly Erasable Programmable ROM), etc. are on the market. Despite the fact that DRAM is a volatile memory, it is excellent in terms of its low cost (cell area 1/4 compared to SRAM) and high speed (compared to EEPROM). It occupies the current situation.
[0003]
By the way, a rewritable and non-volatile EEPROM has a rewrite count (W / E count) of only about 10 6, a write time of about microseconds, and a high voltage (12V to 22V) must be applied for writing. The market is not as open as DRAM.
[0004]
On the other hand, FRAM (Ferroelectric RAM), which is a nonvolatile semiconductor memory using a ferroelectric capacitor, has been rewritten 10 to the 12th power and read / write time since it was proposed in 1980. Because of the advantages of DRAM, 3V-5V operation, etc., manufacturers are competing for development. However, when the number of rewrites is 10 12, the cycle time is 100 ns, (100 ns × 10 12) / (60 × 60 × 24 seconds) = 1.15 days, and the number of rewrites is not greater than 10 15. However, it cannot be used continuously as a main memory such as a DRAM or the like for 10 years or more.
[0005]
On the other hand, in recent years, a nonvolatile semiconductor memory using a magnetoresistance effect such as GMR (Ginat Magneto Resistance) has been developed (Reference (1): JLBrown etal, IEEE Trans. Of Components Packaging, and Manufacturing). Technology-PART A, Vol. 17, No. 3, Sep., 1994, Reference (2): Y. Irie et al., Japanese Journal of Applied Physics Letter, Vol. 34, pp. L415-417, 1995, Reference (3): DDTang et al., IEEE InterMAG'95, AP03, 1995, etc.). In addition to advantages such as non-destructive reading, high-speed operation, and high radiation pressure resistance, this GMR memory has a high rewrite frequency of 10 15 or more, so the DRAM market, further all semiconductor memory, hard disk (HD), etc. There is a possibility of replacement.
[0006]
FIG. 31A shows a plan view of a cell portion of a conventional GMR memory, and FIG. 31B shows a B-B ′ cross-sectional view of FIG. As shown in FIGS. 31A and 31B, the GMR film 1 is connected in series to the bit lines 2 and 3, and the word line 4 is formed on the upper layer of the GMR film 1 so as to intersect the bit lines 2 and 3. Yes. The GMR film 1 has an exchange coupling formed of a metal artificial lattice, a nanogranular alloy, and a sandwich layer of a thin ferromagnetic layer 11, a nonmagnetic conductor layer 12, and a ferromagnetic layer 13 as shown in FIG. Type GMR film. In addition, tunnel type GMR, oxide magnetic GMR, CMR (Colossal MR), and the like have been proposed.
[0007]
Next, the operation of the GMR memory will be described using the exchange coupling type GMR film shown in FIG. The spins of the ferromagnetic layers 11 and 13 on both sides of the nonmagnetic conductor layer 12 have spins in opposite directions due to exchange interaction in a zero magnetic field, and a word line as shown in FIG. The spin direction changes in the direction of the combined magnetic field of the magnetic field (H) generated by the current flowing through the bit line as shown in FIG. When the spin directions on both sides are opposite, the electric resistance is high, and when the spin directions on both sides are the same direction, the electric resistance is low.
[0008]
That is, the resistance is determined only by the relative direction of the spins on both sides, and the resistance does not depend on the absolute direction of the spins on both sides (isotropic). As the GMR memory, the write information is read using this resistance difference. That is, the potential difference generated when a current is passed through the bit line is amplified by the sense amplifier circuit, and information “0” and “1” is read out.
[0009]
FIG. 32B shows the magnetic field direction when a current is passed through the word line, and FIG. 32C shows the bit line. A circle indicates a case where a current is applied to the front side, and a circle indicates a case where a current is applied to the back side. According to Ampere's right-handed screw rule, the word line current generates a magnetic field in the bit line direction, and the ferromagnetic layers on both sides generate a magnetic field in the same direction. The bit line current generates a magnetic field in the word line direction, and generates magnetic fields (hereinafter referred to as rotating magnetic fields) in opposite directions to the ferromagnetic layers on both sides.
[0010]
As a cell configuration of the GMR memory, various methods (a), (b), and (c) as shown in FIG. 33 have been proposed.
[0011]
FIG. 33A shows an exchange coupling type GMR film. As one data storage method, the spin field has a spin in the opposite direction at a low magnetic field and the spin in the same direction at a saturation magnetic field or more. Remember. As another memory method, the spin in the opposite direction is given to the word line direction, this is set to “0” data, a large current is passed through the word line, both spins are directed to the bit line direction, and the opposite direction is further directed. A current is passed through the bit line so that a rotating magnetic field is generated in a direction opposite to the spin direction, and the spins of the upper and lower ferromagnetic layers are reversed in the opposite direction, but in the opposite absolute direction. Is stored as “1” data. The spin is not reversed only by the rotating magnetic field, but is reversed when the combined magnetic field with the magnetic field generated by the word line current exceeds the energy required for the reversal.
[0012]
In the read method, first, a current smaller than that in writing is applied in the direction opposite to the word line direction, and both spin directions are directed to the same bit line direction. Next, a bit line current is passed in the direction in which the same rotating magnetic field as that in the case of writing “1” data is generated. At this time, if the data is “1”, since the spin direction and the rotating magnetic field are the same direction, the spin is directed in the opposite direction to the word line direction regardless of the word line current. As a result, the resistance of the bit line is high resistance. Become. In the case of “0” data, since the spin direction and the rotating magnetic field are different directions, the force that the direction of both spins by the word line current is directed to the same bit direction is strengthened (the word line current is small, so it is not reversed). . As a result, the resistance of the bit line becomes low. The details are described in the document (1).
It is described in.
[0013]
FIGS. 33B and 33C are non-coupled (spin valve type), and the magnetic layers above and below the conductor layer operate independently. In FIG. 33 (b), the magnetic field at which the spin direction of the (semi) hard magnetic layer is reversed is high, and the magnetic field at which the spin direction of the soft magnetic layer is reversed is low. Therefore, in FIG. 33B, for example, when a large word line current is passed forward, the (half) hard magnetic layer stores “0” data, and when a large word line current is passed backward (half) The hard magnetic layer stores “1” data (reference (2)).
[0014]
At the time of reading, for example, in the case of “0” data, if a small word line current is passed in the back direction, the soft magnetic layer becomes a left spin, the spin is upside down, and the resistance is high. Resistance is low. The strength of the magnetic field may be a combined magnetic field of a word line and a bit line, or a second word line is provided in a direction perpendicular to the word line, and a cell at a portion where the selected word line and the second word line intersect is selected. You may generate | occur | produce with this synthetic magnetic field.
[0015]
In FIG. 33 (c), the soft magnetic layer above the conductor layer is strongly coupled by exchange coupling by the diamagnetic layer, and the spin is fixed, and only the soft magnetic layer below the conductor layer is inverted by a magnetic field to store data. (Reference (3)).
[0016]
However, this type of GMR memory has not yet been put into practical use. This is because the following major problems exist.
[0017]
FIG. 34 shows an equivalent circuit diagram of the configuration of a conventional GMR memory. Here, for simplification, one memory cell is formed by adding a hatched symbol to the resistor symbol. Since the resistance of the bit line changes due to the magnetoresistance effect, such a symbol is used. The word line is omitted. This can be applied to the cell shown in FIG. The resistance of the bit line when the spin of the upper and lower magnetic layers of one cell is opposite is R, and the resistance when the spin is the same direction is (R−ΔR). In FIG. 34, a plurality of cells are connected in series, one end (Vs) is grounded, and the other end is connected to a sense amplifier circuit and a constant current generating circuit via a block selection transistor (Q1). This detail is also described in the document (1).
It is described in.
[0018]
In this configuration, for example, as a read operation, the resistance of the selected cell and the resistance of the other non-selected cells are R when reading “1” data, and the resistance of the selected cell is (R−) when reading “0” data. ΔR), the resistance of the other non-selected cells is R. As a result, when the currents flowing from the constant current generating circuit to Vint and Vs are I, half of the input potential (Vint) to the sense amplifier in the “1” data and “0” data, that is, the cell read signal amount (Vout) ) Is theoretically ΔR × I. However, in the current GMR, the resistance change rate ΔR / R value is as low as 5% to 30%. Vout is also as low as 5 mV to 10 mV. As described above, since the read signal is small, the conventional GMR cell configuration has the following problems.
[0019]
Due to the current I flowing through the bit line, an IR drop is generated in the block selection transistor due to the ON resistance (r) of the block selection transistor. For example, when the number of series cells = 16, R = 100Ω, ΔR = 10Ω, r = 625Ω, and Vint = 2V, I = 2V / (100 × 16 + 625) Ω = 0.89 mA and output Vout = ± 4.5 mV Become. On the other hand, a potential of I × r = 0.55V is applied between the source and drain of the block selection transistor, and if the current variation of this transistor is ± 10%, the output potential fluctuates by ± 55 mV, and the noise / signal ratio Becomes 1000%. Furthermore, if the IR drop of the wiring resistance r 'between the cell block and the constant current generating circuit is also added, the operation of one cell block is possible, but the operation is practically difficult as a large capacity memory.
[0020]
On the other hand, in the GMR memory as described in the reference (1), cell data is read twice to cancel this noise. For example, on the sense amplifier side, a contrivance is made such that Vout when the resistance of the selected cell remains R and Vout when the resistance of the selected cell is (R−ΔR) are both read and the difference is seen. However, this double reading method is fatal to fluctuations in the power supply as well as the problem that the sensing operation becomes extremely slow. In other words, if the value of Vint fluctuates by 100 mV between the first reading and the second reading, a malfunction occurs only by that.
[0021]
[Problems to be solved by the invention]
As described above, in the conventional semiconductor memory device using the magnetoresistive effect such as the GMR memory, in addition to the advantages such as non-destructive reading, high-speed operation, high radiation pressure resistance, etc., the number of rewrites is 10 15 or more and 10 consecutive years Although it is possible to operate and replace the DRAM market, all semiconductor memories, hard disks (HD), etc. as they are, the IR drop variation and wiring system in the transistor section such as the block selection transistor for a small read signal amount The IR drop and the like are large, and the operation as a large-capacity memory is difficult. In addition, the method of reading data twice has a problem that the operation is slow, and has a fatal defect with respect to fluctuations in the power supply voltage.
[0022]
The present invention has been made in consideration of the above circumstances, and its purpose is to reduce or theoretically reduce fluctuations in IR drop due to variations in transistors and wiring sections in a memory storing information by resistance change. It is an object of the present invention to provide a semiconductor memory device that can be eliminated, can operate stably even if the cell read signal is small, and can operate at high speed with little influence of power supply fluctuation.
[0023]
[Means for Solving the Problems]
(Constitution)
In order to solve the above problems, the present invention adopts the following configuration.
[0024]
That is, according to the present invention, a sub cell block is formed by connecting a plurality of memory cells in series in the bit line direction from one of memory cells arranged at the intersection of a bit line and a word line and storing data by resistance change. A plurality of sub cell blocks are connected in series in the bit line direction, and a selection transistor is connected in series on one end of the series connection to form a cell block. A plurality of the cell blocks are arranged in the word line direction. And a node at both ends of a subcell block including a memory cell selected by the word line in the subcell block, and a semiconductor memory device comprising a memory cell array And a means for reading data from.
[0025]
The present invention also provides a memory sub-cell which is arranged at the intersection of a bit line and a word line and which is connected in series in the bit line direction from one of memory cells storing data by resistance change. A block is formed, a plurality of the sub cell blocks are connected in series in the bit line direction, and a selection transistor is connected in series to one end of the series connection to form a memory cell block. A dummy sub cell block used as a dummy cell includes A plurality of series connection is made in the bit line direction, and a selection transistor is connected in series to one end of the series connection to form a dummy cell block. The plurality of memory cell blocks and the dummy cell block are connected to a word line. A semiconductor memory device having a memory cell array arranged in a direction, the memory cell block and the dummy cell Means for passing a current in the bit line direction of the lock; means for reading data from nodes at both ends of the subcell block including the memory cell selected by the word line in the memory subcell block; and in the dummy cell block Means for reading reference data from nodes at both ends of the dummy subcell block corresponding to the selected memory cell.
[0026]
Here, preferred embodiments of the present invention include the following.
[0027]
(1) One end of the cell block must be connected to the power supply terminal via the cell block selection transistor.
[0028]
(2) One end of the cell block is connected to the power supply terminal via the cell block selection transistor, and the other end is connected to the ground terminal via the cell block selection transistor.
[0029]
(3) Both end nodes of the subcell block shall be connected to the sense amplifier via the subcell block selection transistor.
[0030]
(4) The data of the selected memory cell is read from the difference between the potential difference between the nodes at both ends of the memory subcell block and the potential difference between the nodes at both ends of the dummy subcell block.
[0031]
(5) The resistance value of the dummy subcell block is the resistance value of the subcell block when the data of the selected memory cell in the memory subcell block is “0” and the data of the selected memory cell is “1”. And the resistance value of the subcell block at the time of “.
[0032]
(6) The memory cell is made of a GMR (Giant Magneto Resistance) film.
[0033]
(7) The GMR film is an exchange coupling type in which a ferromagnetic layer of Co, Ni, Fe or the like or an alloy thereof is connected to both sides of a non-ferromagnetic conductor layer such as Cu, Au, Ag, or Cr. .
[0034]
(8) The GMR film is a spin in which a (semi) hard magnetic layer such as CoPt is connected to one side of a non-ferromagnetic conductor layer such as Cu, Au, Ag, or Cr, and a soft magnetic layer such as NiFe or NiFeCo is connected to the other side. One side of a non-ferromagnetic conductor layer such as a valve type or Cu, Au, Ag, Cr or the like, a soft magnetic layer such as NiFe or NiFeCo and an antiferromagnetic layer such as FeMn, and the other side soft magnetism such as NiFe or NiFeCo Must be a spin valve type with layers connected.
[0035]
(9) The memory cell is made of tunnel type GMR, and Al₂O₂
A non-ferromagnetic insulating layer such as Fe having a ferromagnetic layer connected thereto, or a CMR (Colossal Magneto Resistance) film and containing Pr, Sr, Mn, O, or the like.
[0036]
In addition to the magnetoresistive effect film such as the GMR film, the memory cell for storing data by the resistance change in the present invention may be any of the elements that store data by the resistance change such as a bolometer type infrared sensor. Is also applicable.
[0037]
(Function)
According to the present invention, by first connecting the data line drawn from both ends of the subcell block to a high impedance sense amplifier, no DC current flows through the data line, and IR drop or The IR drop caused by the ON resistance of the sub cell block selection transistor or the like inserted between the data line and the nodes at both ends of the sub cell block is eliminated. For this reason, the potentials at both ends of the subcell block are directly transmitted to the sense amplifier, and data can be read without being affected by noise.
[0038]
Second, even if the cell data is read once, the IR drop variation due to the ON resistance variation of the cell block selection transistor connected to the bit line end of the cell block, and the wiring resistance between the power source and the bit line Noise Vnoise due to potential shift due to variation in IR drop due to variation is divided into m subcell blocks and reduced to Vnoise / m when viewed at both ends of one subcell block.
[0039]
When the cell data is read once, there is no power supply voltage fluctuation noise, and even if the cell data is read a plurality of times, the power supply voltage fluctuation noise is reduced to 1 / m.
[0040]
Further, if the dummy subcell block is also connected in series to the bit line, even if the current flowing through the one subcell block changes due to the above variation and receives noise of Vnoise / m, the dummy subcell block also has Since the same current flows and receives the same noise of Vnoise / m, the above-mentioned Vnoise / m noise can theoretically be eliminated by taking two differences with the sense amplifier.
[0041]
DETAILED DESCRIPTION OF THE INVENTION
The details of the present invention will be described below with reference to the illustrated embodiments.
[0042]
(First embodiment)
FIG. 1 is a circuit configuration diagram showing a semiconductor memory device according to the first embodiment of the present invention. This is one cell block of the cell array portion of the GMR memory that stores “1” and “0” data due to the magnetoresistive effect. As a magnetoresistive effect element, as will be described later, the magnetoresistive element is formed of a ferromagnetic layer / nonmagnetic conductor layer / ferromagnetic layer on the bit line side at the intersection of the bit line and the word line formed thereon. What formed the GMR (Giant Magneto Resistance) film | membrane etc. with a magnetoresistive effect is used.
[0043]
In FIG. 1, for simplification, a memory cell is a memory cell in which a symbol of resistance is hatched. Since the resistance of the bit line changes due to the magnetoresistance effect, such a symbol is used. The word line is omitted. The resistance of the bit line when the spin of the upper and lower magnetic layers of one cell is opposite is R, and the resistance when the spin is the same direction is (R−ΔR).
[0044]
In FIG. 1, four memory cells are connected in series to form a memory subcell block, and similarly, four dummy cells are connected in series to form a dummy subcell block. Then, a block selection transistor (Q1) is connected in series to a serial connection of n memory subcell blocks and one dummy subcell block to form a cell block. A voltage is applied to Vint and Vs at both ends of the cell blocks connected in series so that a current flows through the bit line. Although not shown in the figure, a memory cell array is formed by arranging a plurality of cell blocks in the word line direction.
[0045]
In such a configuration, one end (Vs) is grounded, the Vcc potential is applied to the other end, the block selection transistor (Q1) is turned on, and a current flows through the bit line. Data is read out through the data line. That is, data is read from the nodes at both ends of the memory subcell block to the data lines (DL0 to DLn) via the transistors Q3 to Q7. Similarly, the reference data of the dummy cell is read from the nodes at both ends of the dummy subcell block to the dummy data lines (DDL0, DDL1) via the transistors Q1, Q2. At this time, DDL1 and DL0 are shared.
[0046]
Here, for example, as a read operation, when reading “1” data, the resistance of the selected cell and the resistance of other non-selected cells are R, and when reading “0” data, the resistance of the selected cell is (R−Δ). R), the resistance of the other non-selected cells is R. In the dummy sub-cell block, the resistance of one of the four cells is set to (R−ΔR / 2) which is half of “1” data and “0” data, and the remaining three cells Is set to R.
[0047]
As another method, all four dummy cells may be (R−ΔR / 8). Furthermore, since the dummy subcell block only needs to have a resistance of 4R−ΔR / 2 as a whole, it is not always necessary to use four dummy cells, and a single resistor can be used instead.
[0048]
Thus, when a voltage is applied between Vint and Vs and the current flowing through the bit line is I, the potential difference (DL2-DL1) between the data lines connected to both ends of the memory subcell block including the selected cell is “ It is 4RI for 1 "data and (4R- [Delta] R) I for" 0 "data. Further, the potential difference (DDL1-DDL0) of the dummy data lines is (4R−ΔR / 2) I. Therefore, on the sense amplifier side, the difference between the potential difference between the data lines and the potential difference between the dummy data lines, that is, the read signal Vout = {(DL2-DL1)-(DDL1-DDL0)} is + ΔRI for “1” data. / 2 and “0” data are −ΔRI / 2, and if this result is amplified, “1” and “0” data are read out.
[0049]
In the current GMR memory cell, the rate of change ΔR / R of this resistance is as low as 5 to 30%, and Vout is also as low as ± 5 mV to ± 10 mV. When such a read signal is small, data is not read accurately if a large noise occurs in the cell array.
[0050]
It is assumed that IR drop is generated in the block selection transistor due to the ON resistance (r) of the block selection transistor due to the current I flowing through the bit line as a noise source. For example, when the number of series cells = 16, the number of series dummy cells = 4, R = 100Ω, ΔR = 10Ω, r = 625Ω, and Vint = 2V, I = 2V / (100 × 20 + 625) Ω = 0.76 mA and the output signal Vout = I × ΔR / 2 = ± 3.8 mV. On the other hand, a potential of I × r = 0.48V is applied between the source and drain of the block selection transistor, and when the ON resistance variation of this transistor is ± 10%, ± 48 mV is also between the source and drain of the block selection transistor. Will change the voltage.
[0051]
On the other hand, in the present embodiment, this noise is completely canceled theoretically. First, by connecting the data lines (DL0 to DLn, DDL0 to DDL1) drawn from both ends of the subcell block to a high impedance sense amplifier, a DC current does not flow in the data line, and the parasitic resistance of the data line IR drop caused by (r ″) and IR drop caused by the ON resistance of the subcell block selection transistors (Q2 to Q7) inserted between the data line and the nodes at both ends of the subcell block are eliminated. The potential is transmitted as it is to the sense amplifier and noise is eliminated.
[0052]
Second, even if the cell data is read once, the IR drop variation noise Vnoise due to the variation in the ON resistance of ± 48 mV of the cell block selection transistor connected to the bit line end of the cell block is n pieces. When divided by subcell blocks and viewed at both ends of one subcell block, the noise is reduced to Vnoise / n. Further, since the dummy subcell block is also connected in series to the bit line, even if the current flowing through the one subcell block changes due to the variation or the like and receives noise of Vnoise / n, the dummy subcell block The same current I flows and receives the same noise of Vnoise / n. Therefore, if the difference between the potential difference between the data lines and the potential difference between the dummy data lines, that is, the read signal Vout = {(DL2-DL1)-(DDL1-DDL0)} is taken on the sense amplifier side, two Vnoise / n The difference is taken, and theoretically, the Vnoise / n noise can be eliminated.
[0053]
Similarly, a potential shift due to variations in IR drop due to variations in the parasitic resistance of the wiring between the power supply and the bit line, which has been a problem in the conventional GMR memory, can be canceled according to the present embodiment. In this embodiment, since the cell data is read once, there is no fluctuation noise of the power supply voltage. Even if it is read a plurality of times, the noise due to the fluctuation of Vint due to the fluctuation of the power supply voltage can be canceled. it can.
[0054]
Although omitted in the present embodiment, as a matter of course, data can be read and written using the combined magnetic field of the word line and the bit line, and the column line and the word line perpendicular to the word line can be combined. Data may be read and written with a magnetic field.
[0055]
(Second Embodiment)
FIG. 2 is a diagram showing an example of the cell structure of the GMR memory according to the second embodiment of the present invention. This memory cell can be applied to all cell blocks of the present invention. (A) has shown sectional drawing, (b) has shown the top view.
[0056]
In this embodiment, a GMR (Giant Magneto Resistance) film is used as the magnetoresistive film, and Co, Ni, Fe, etc., and their alloys are ferromagnetic on both sides of a non-ferromagnetic conductor layer such as Cu, Au, Ag, Cr, etc. It is of the exchange coupling type with layers connected.
[0057]
Not limited to this, a spin valve type in which a (semi) hard magnetic layer such as CoPt is connected to one side of a non-ferromagnetic conductor layer such as Cu, Au, Ag, Cr, and a soft magnetic layer such as NiFe or NiFeCo is connected to the other side But you can. Further, a soft magnetic layer such as NiFe and NiFeCo and an antiferromagnetic layer such as FeMn are connected to one side of a non-ferromagnetic conductor layer such as Cu, Au, Ag and Cr, and a soft magnetic layer such as NiFe and NiFeCo is connected to the other side. A spin valve type may also be used.
[0058]
(Third embodiment)
FIG. 3 is a diagram showing an example of a cell structure of a GMR memory according to the third embodiment of the present invention. This memory cell can be applied to all cell blocks of the present invention. (A) shows a sectional view, (b) shows a plan view, and (c) shows a sectional view.
[0059]
This embodiment is a tunnel type GMR, which is made of Al.₂O₂A ferromagnetic layer such as Co, Fe, or Ni is connected to both sides of a non-ferromagnetic insulating layer such as. The word line WL may be formed in the lower layer of the tunnel type GMR, or in addition to the WL, a column line may be provided perpendicular to the WL, and reading / writing may be performed with these combined magnetic fields. In addition, a memory cell that is a CMR (Colossal MagnetoResistance) film including Pr, Sr, Mn, O, or the like can be used.
[0060]
(Fourth embodiment)
FIG. 4 is a circuit configuration diagram showing a semiconductor memory device according to the fourth embodiment of the present invention, and shows a cell block of a GMR memory. Unlike the first embodiment shown in FIG. 1, the case where the number of series cells in the subcell block is two is shown, and the effect is the same as that of the first embodiment.
[0061]
In the first embodiment, the difference between the data lines (DLk−DLk−1) is 4RI, whereas in the present embodiment, the difference between the data lines is 2RI, and (read signal) / (data line) The difference in the difference can be increased, and the margin for sensing operation can be increased.
[0062]
(Fifth embodiment)
FIG. 5 is a circuit configuration diagram showing a semiconductor memory device according to the fifth embodiment of the present invention, and shows a cell block of a GMR memory. Unlike the first embodiment shown in FIG. 1, the case where the number of series cells in the subcell block is set to 1 is shown, and the effect is the same as that of the first embodiment.
[0063]
In the first embodiment, the difference between the data lines (DLk−DLk−1) is 4RI, whereas in the present embodiment, the difference between the data lines is RI, and (read signal) / (data line) The difference between the two values can be further increased, and the margin for sensing operation is further increased.
[0064]
(Sixth embodiment)
FIG. 6 is a circuit configuration diagram showing a semiconductor memory device according to the sixth embodiment of the present invention, and shows a cell block of a GMR memory.
[0065]
In the present embodiment, unlike the first embodiment shown in FIG. 1, sharing of the dummy data line DDL1 and the data line DL0 is stopped, and each is provided independently. Even if it is such a structure, the effect similar to 1st Embodiment is acquired.
[0066]
(Seventh embodiment)
FIG. 7 is a circuit configuration diagram showing a semiconductor memory device according to the seventh embodiment of the present invention, and shows a cell block of a GMR memory. In the present embodiment, unlike the first embodiment shown in FIG. 1, the dummy subcell block is arranged at the center instead of the end of the memory subcell block.
[0067]
With such a configuration, the following effects can be obtained as well as the same effects as those of the first embodiment. That is, when the potential appearing on the data line DL is compared with the potential appearing on the dummy data line DDL, these shift amounts can be reduced, so that the coupling noise due to the parasitic capacitance during the SET signal operation in the sense amplifier operation can be halved. . This will be described in detail later.
[0068]
(Eighth embodiment)
FIG. 8 is a circuit diagram showing a semiconductor memory device according to the eighth embodiment of the present invention, and shows a cell block of a GMR memory.
[0069]
Unlike the first embodiment shown in FIG. 1, this embodiment removes the dummy subcell blocks connected in series and constitutes a memory cell block consisting only of memory cells. Although not shown in the figure, apart from the memory cell block, a dummy sub-cell block is formed by connecting a plurality of dummy cells in series, and a plurality of these are connected in series to form a dummy cell block. . In this case, the following effects can be obtained.
[0070]
First, by connecting the data lines (DL0 to DLn, DDL0 to DDL1) drawn from both ends of the memory subcell block to a high impedance sense amplifier, a DC current does not flow in the data line, and the data line The IR drop caused by the parasitic resistance (r ″) and the IR drop caused by the ON resistance of the sub cell block selection transistors (Q2 to Q7) inserted between the data line and the nodes at both ends of the sub cell block are eliminated. The potential at both ends of the block is directly transmitted to the sense amplifier, and noise is eliminated.
[0071]
Second, even if the cell data is read once, the IR drop variation noise Vnoise due to the variation of the ON resistance of ± 48 mV of the cell block selection transistor connected to the bit line end of the memory cell block is n Divided by one memory subcell block, the noise is reduced to Vnoise / n when viewed at both ends of one subcell block.
[0072]
(Ninth embodiment)
FIG. 9 is a circuit configuration diagram showing a semiconductor memory device according to the ninth embodiment of the present invention, and shows the configuration of a cell array of a GMR memory applicable to the eighth embodiment shown in FIG.
[0073]
A dummy data line on the dummy cell block side having the same configuration as the cells of the memory cell block is connected to a sense amplifier (AMP) connected to the data line on the memory cell block side. The AMP compares the data line on the memory cell block side with the dummy data line on the dummy cell block side to determine “1” and “0” data. The dummy cell block may be on the opposite side of the AMP as shown in the figure, or may be on the same side.
[0074]
(Tenth embodiment)
FIG. 10 is a circuit configuration diagram showing a semiconductor memory device according to the tenth embodiment of the present invention, and shows the configuration of the cell array of the GMR memory.
[0075]
In the present embodiment, the cell blocks in FIGS. 1 and 4 to 8 are reversely arranged in units of one. The potentials of Vint and Vs are reversed between “1” data writing and “0” data writing, and even when reading, the block selection transistor is on the right side as shown in FIG. This is because it may be. The positions of Vint and Vs are switched by the Odd signal and the Even signal.
[0076]
(Eleventh embodiment)
FIG. 11 is a circuit configuration diagram showing a semiconductor memory device according to the eleventh embodiment of the present invention, and shows the configuration of a cell array of a GMR memory.
[0077]
Unlike the eleventh embodiment shown in FIG. 10, the present embodiment is an example in which all the cell block directions in FIGS. 1 and 4 to 8 are the same. In the “1” data write and the “0” data write, the relationship between the potentials of Vint and Vs can be reversed using the / W0, W0, / W1, and W1 signals.
[0078]
(Twelfth embodiment)
FIG. 12 is a diagram for explaining a semiconductor memory device according to the twelfth embodiment of the present invention, and shows a layout of a GMR memory, and in particular, a bit line, a word line layer, a data line layer, an active area layer, and a gate layer. , Bit line-active area contact, data line-active area contact.
[0079]
FIG. 12A shows a layout corresponding to FIG. 6. In the case where the number of cells m in the sub cell block is m = 4 and the number of sub cell blocks in the cell block is n = 4, as shown in FIG. Alternately connected from the top to the right and left.
[0080]
FIG. 12B shows a layout corresponding to FIG. 1 or FIG. 7, where the number of cells in a subcell block is m = 4 and the number of subcell blocks in a cell block is n = 4, as shown in FIG. The selection transistors are alternately connected from the top to the right and left.
[0081]
FIG. 12C shows a layout corresponding to FIG. 8. In the case where the number of cells m in the sub cell block is m = 4 and the number of sub cell blocks in the cell block is n = 4, as shown in FIG. Alternately connected from the top to the right and left.
[0082]
Since each cell has m = 4 cells in the subcell block, the average cell size per cell is 5F2. Here, F indicates the minimum wiring length.
[0083]
FIG. 13 shows only the bit line and word line layers in FIG. FIG. 14 shows only the active area layer, gate layer, and bit line-active area contact in FIG. FIG. 15 shows only the data line layer and data line-active area contact in FIG.
[0084]
(13th Embodiment)
FIG. 16 is a diagram for explaining a semiconductor memory device according to the thirteenth embodiment of the present invention, and shows a layout of a magnetoresistive effect memory. In particular, a bit line, a word line layer, a data line layer, an active area layer, The gate layer, bit line-active area contact, and data line-active area contact are shown.
[0085]
FIG. 16A shows a layout corresponding to FIG. 6. In the case where the number of cells m = 2 in the subcell block and the number of subcell blocks n = 4 in the cell block, as shown in FIG. Alternately connected from the top to the right and left.
[0086]
FIG. 16B shows a layout corresponding to FIG. 4 or FIG. 7, where the number of cells m = 2 in the subcell block and the number n of subcell blocks in the cell block are as shown in FIG. The selection transistors are alternately connected from the top to the right and left.
[0087]
FIG. 16C shows a layout corresponding to FIG. 8. In the case where the number of cells m = 2 in the sub cell block and the number n of sub cell blocks in the cell block n = 4, as shown in FIG. Alternately connected from the top to the right and left.
[0088]
Since each cell has m = 2 in the subcell block, the average cell size per cell is 6F2. Here, F indicates the minimum wiring length.
[0089]
FIG. 17 shows only the bit line and word line layers in FIG. FIG. 18 shows only the active area layer, gate layer, and bit line-active area contact in FIG. FIG. 19 shows only the data line layer and data line-active area contact in FIG.
[0090]
(Fourteenth embodiment)
FIG. 20 is a circuit configuration diagram showing a sense amplifier section for explaining a GMR memory according to the fourteenth embodiment of the present invention. FIG. 21 is a signal waveform diagram showing an operation example of this sense amplifier section.
[0091]
Data lines DL0 to DLn-1 are connected to shared data line LDL via sub-block selection transistors LWS1 to LWSn, respectively, and data lines DL1 to DLn are connected to shared data line UDL via sub-block selection transistors UWS1 to UWSn, respectively. Has been. A capacitor C1 is connected between LDL and UDL, a potential shift transistor is connected to LDL, and UDL is connected to a sense amplifier.
[0092]
The dummy data line DDL0 is connected to the shared dummy data line DLDL via the sub-block selection transistor DLWS, and the dummy data line DDL1 is connected to the shared dummy data line DUDL via the sub-block selection transistor DUWS. A capacitor C2 is connected between DLDL and DUDL, a potential shift transistor is connected to DLDL, and DUDL is connected to a sense amplifier.
[0093]
In such a configuration, only the data lines at both ends of the memory subcell block including the selected cell are selected by the UWSi and LWSi signals, and then the UWSi and LWSi signals are lowered and taken as the shared data lines UDL and LDL. At the same time, DUWS and DLWS are lowered and taken into the shared dummy data line. At this time, the potential difference (UDL-LDL) between both ends of the memory subcell block is accumulated in the capacitor C1. At the same time, the potential difference (DUDL-DLDL) between both ends of the dummy subcell block is accumulated in the capacitor C2. After that, by setting the SET signal applied to the potential shift transistor to High, the potentials of LDL and DLDL become 0V. Thus, if the magnitude of the potential between UDL and DUDL is determined by the amplifier circuit, “0” and “1” data can be determined.
[0094]
Note that when LDL drops to 0V and UDL also drops due to C1 coupling, there is a problem that the potential of UDL rises slightly higher than desired due to the effect of parasitic capacitance other than C1 connected to UDL. A capacitor for correcting the parasitic capacitance effect may be added to the capacitor to correct by coupling. Alternatively, the parasitic capacitance effect can be reduced if the portion having the parasitic capacitance such as the substrate around the UDL wiring is also lowered at the same time. The solution to this problem can also be applied to the following embodiments (FIGS. 22 and 24).
[0095]
(Fifteenth embodiment)
FIG. 22 is a circuit configuration diagram showing a sense amplifier section for explaining a GMR memory according to the fifteenth embodiment of the present invention. FIG. 23 is a signal waveform diagram showing an operation example of the sense amplifier unit.
[0096]
Data lines DL0 to DLn-1 are connected to distributed shared data lines LDL1 and LDL2 via sub-block selection transistors LWS1 to LWSn, respectively, and data lines DL1 to DLn are shared data lines via sub-block selection transistors UWS1 to UWSn, respectively. It is connected to UDL1,2. A capacitor C11 is connected between LDL1 and UDL1, a capacitor C12 is connected between LDL2 and UDL2, and a potential shift transistor is connected between UDL1 and LDL2 and between LDL1 and the ground terminal Vss. Is connected to a sense amplifier.
[0097]
The dummy data line DDL0 is connected to the shared dummy data lines DLDL, 2 via the sub-block selection transistor DLWS, and the dummy data line DDL1 is connected to the distributed shared dummy data lines DUDL 1, 2 via the sub-block selection transistor DUWS. ing. A capacitor C21 is connected between DLDL1 and DUDL1, a capacitor C22 is connected between DLDL2 and DUDL2, and a potential shift transistor is connected between DUDL1 and DLDL2 and between DLDL1 and the ground terminal Vss. Is connected to a sense amplifier.
[0098]
The present embodiment overcomes the drawbacks of the GMR memory with a small cell signal, and the input signal to the amplifier circuit can be increased n times (in this embodiment, twice). First, as in FIG. 20, only the data lines at both ends of the memory subcell block including the selected cell are selected by the UWSi and LWSi signals, and then the UWSi and LWSi signals are lowered. Here, using the / SET signal, the shared data lines UDL2, LDL1, LDL1, LDL1, and LDL1 are distributed. At the same time, DUWS and DLWS are lowered and taken into dummy distributed shared data lines DUDL2, DUDL1, DLDL2, and DLDL2 in which shared dummy data lines are distributed in a plurality.
[0099]
At this time, the potential difference between both ends of the subcell block is accumulated in the capacitor C12 between UDL2 and LDL2 and the capacitor C11 between UDL1 and LDL1. At the same time, the potential difference between both ends of the subcell block of the dummy cell is accumulated in the capacitor C22 between DUDL2 and DLDL2 and the capacitor C21 between DUDL1 and DLDL1. Thereafter, by setting the SET signal to High, the potentials of LDL1 and DLDL1 become 0 V, UDL1 and LDL2 are shorted to have the same potential, and DUDL1 and DLDL2 are shorted to have the same potential. As a result, the potentials of UDL2 and DUDL2 become twice the potential difference between both ends of the subcell block, and the cell signal also doubles. As an amplifier operation, if the magnitude of the potential between UDL2 and DULD2 is determined by an amplifier circuit, data of “0” and “1” can be determined. In this way, the signal can be increased by a factor of n by connecting in series after parallel storage of a plurality of capacitors.
[0100]
(Sixteenth embodiment)
FIG. 24 is a circuit diagram showing a sense amplifier section for explaining a GMR memory according to the sixteenth embodiment of the present invention. FIG. 25 is a signal waveform diagram showing an operation example of this sense amplifier section.
[0101]
Only the data lines at both ends of the subcell block including the selected cell are selected by the UWSi and LWSi signals, and then the UWSi and LWSi signals are lowered and taken into the shared data lines (UDL and LDL), and the DUWS and DLWS are simultaneously lowered and shared. Up to the point where the data is taken into the dummy data lines (DUDL, DLDL), it is the same as in FIG. 20, but the method of storing the charge in the capacitor is different.
[0102]
That is, in this embodiment, the UDL-DUDL potential is stored in the capacitor C1, and the LDL-DLDL potential is stored in the capacitor C2. Thereafter, by setting the SET signal to High, the potentials of DUDL and DLDL become 0V. As a result, if the magnitude of the potential between UDL and LDL is determined by the amplifier circuit, “0” and “1” data can be determined.
[0103]
In FIG. 20, the amplifier signal is obtained as (UDL-LDL)-(DUDL-DL). However, in FIG. 24, the equation is modified to (UDL-LDL)-(DUDL-DLDL) = (UDL -DUDL)-(LDL-DLDL), which is equal to the request. The feature of this method is that the node shift potential due to the coupling of C1 and C2 can be suppressed to one potential difference between both ends of the subcell block, and the noise of the parasitic capacitance shown in FIG. 20 can be reduced.
[0104]
(Seventeenth embodiment)
FIG. 26 is a circuit configuration diagram showing a sense amplifier section for explaining a GMR memory according to the seventeenth embodiment of the present invention. FIG. 27 is a signal waveform diagram showing an operation example of this sense amplifier section.
[0105]
Only the data lines at both ends of the subcell block including the selected cell are selected by the UWSi and LWSi signals, and then the UWSi and LWSi signals are lowered and taken into the shared data lines (UDL and LDL), and the DUWS and DLWS are simultaneously lowered and shared. Up to the point where the data is taken into the dummy data lines (DUDL, DLDL), it is the same as in FIG. 20, but the method for accumulating the charge in the capacitor is different.
[0106]
That is, in this embodiment, the potentials of UDL, DUDL, LDL, and DLDL are stored in capacitors C11, C21, C12, and C22, respectively. Thereafter, by setting the SET signal to High, UDL and DLDL are short-circuited, and LDL and DUDL are short-circuited to have the same potential. As a result, if the magnitude of the potential between UDL and LDL is determined by the amplifier circuit, “0” and “1” data can be determined.
[0107]
In FIG. 20, the amplifier signal is obtained as (UDL-LDL) − (DUDL-DL) in FIG. 20, but in FIG. 26, the equation is modified and divided by 2, and 1/2 {(UDL-LDL) -(DUDL-DLDL)} = 1/2 (UDL + DLDL) -1/2 (LDL + DUDL) Equivalent to the determination.
[0108]
The feature of this method is that the amount of read signal is halved, but noise of the parasitic capacitance shown in FIG. 20 can be eliminated. The reason is that the UDL and LDL nodes are lowered by a short circuit, but the DUDL and DLDL nodes are raised by the same amount, so that the parasitic capacitance noise of UDL and LDL and the parasitic capacitance noise of DUDL and DLDL are canceled.
[0109]
(Eighteenth embodiment)
FIG. 28 is a diagram for explaining a semiconductor memory device according to the eighteenth embodiment of the present invention, and is an equivalent circuit diagram and a sectional view of a cell block configuration of a GMR memory.
[0110]
In the circuit configuration of FIG. 28A, two terminals having magnetic resistance and a cell transistor are connected in parallel to form one cell, which is connected in series, and further, block selection transistors are connected in series to form a one-cell block. Although not shown in the drawing, a plurality of cell blocks are arranged in the word line direction to constitute a memory cell array.
[0111]
During standby, all the word lines WLi are set high, all the cell transistors are turned on, the block selection signal BS is set low, and the block selection transistors are turned off. When selecting a cell, for example, when C100 is selected, WL2 is set to Low, the cell transistor Q100 is turned OFF, the block selection signal BS is set High, and the block selection transistor is turned ON. And a voltage is applied between BL-Vs using a constant current generation circuit, and a voltage is applied to C100. At this time, since the current I changes because the data of C100 is “1” or “0” and the magnetic resistance becomes R or (R−ΔR), the signal is read by the change in the potential of BL.
[0112]
This embodiment is effective when the magnetoresistance itself such as a tunnel type GMR is larger than the ON resistance of the cell transistor. In this case, in the non-selected cell in the selected cell block, since the cell transistor is ON, almost no voltage is applied between the magnetoresistive elements. As a result, most of the potential between Vs and BL is applied between the magnetoresistive elements of the selected cell. Since a large potential difference is generated with a small current between two terminals of an element having a large magnetic resistance, it is difficult to connect in series. However, in this embodiment, a non-selected cell is bypassed by a cell transistor. This is effective because no voltage is required.
[0113]
FIG. 28B shows a cross-sectional view of the cell. In addition to the word line for the cell transistor, a write word line is required, but the cell size can be reduced to 4F2. Data writing / reading may be performed by a combined magnetic field of the bit line current and the word line current as shown in FIG. 5B, or a column line perpendicular to the word line is added, although not shown in the figure. Thus, a combined magnetic field of word lines and column lines may be used.
[0114]
(Nineteenth embodiment)
FIG. 29 is a diagram for explaining a semiconductor memory device according to the nineteenth embodiment of the present invention, and is an equivalent circuit diagram and a sectional view of a cell block configuration of a GMR memory.
[0115]
This embodiment is different from the nineteenth embodiment shown in FIG. 28 in that one block selection transistor is further connected in series. The BS0 side transistor is set to D type (Depletion type) and the BS1 side transistor is set to E type (Enhancemint type). Although not shown in the embodiment, in the adjacent cell block, the reverse BS1 side transistor is set to D type. Thus, the BS0 side transistor is changed to the E type. In this case, by setting either BS0 or BS1 to High, only one of the cell blocks is selected, and a folded bit line system like a DRAM can be realized. Other effects are the same as those in FIG.
[0116]
(20th embodiment)
FIG. 30 is an equivalent circuit diagram and a cross-sectional view of a cell block configuration of a memory cell using the magnetoresistive effect for explaining a semiconductor memory device according to the twentieth embodiment of the present invention.
[0117]
Although the circuit configuration is the same as that of FIG. 28, in this embodiment, an exchange coupling type GMR film is used instead of the tunnel type GMR film as the magnetic resistance constituting the memory cell. Of course, even with such a configuration, the same effects as in the eighteenth embodiment can be obtained.
[0118]
【The invention's effect】
As described above in detail, according to the present invention, since the memory cells storing data by resistance change due to the magnetoresistive effect are configured to read data from the nodes at both ends of the sub cell block formed by serial connection in the bit line direction, A semiconductor that can reduce or theoretically eliminate fluctuations in IR drop due to variations in transistors and wiring, etc., can operate stably even when the cell readout signal is small, and is capable of high-speed operation with little influence from power fluctuations A storage device can be realized.
[0119]
In addition, a magnetoresistive effect element and a cell transistor are connected in parallel to form a memory cell, a plurality of the memory cells are connected in series in the bit line direction to form a cell block, and the cell block is connected via a block selection transistor. By connecting to the bit line, the IR drop variation due to variations in transistors and wiring can be reduced or theoretically eliminated, and stable operation is possible even if the cell read signal is small. In addition, it is possible to realize a semiconductor memory device that can be operated at high speed with little influence of power fluctuation.
[Brief description of the drawings]
FIG. 1 is a circuit configuration diagram showing a cell block of a GMR memory according to a first embodiment.
FIG. 2 is a cross-sectional view and a plan view showing a cell structure of a GMR memory according to a second embodiment.
3A and 3B are a cross-sectional view and a plan view showing a cell structure of a GMR memory according to a third embodiment.
FIG. 4 is a circuit configuration diagram showing a cell block of a GMR memory according to a fourth embodiment.
FIG. 5 is a circuit configuration diagram showing a cell block of a GMR memory according to a fifth embodiment.
FIG. 6 is a circuit configuration diagram showing a cell block of a GMR memory according to a sixth embodiment.
FIG. 7 is a circuit configuration diagram showing a cell block of a GMR memory according to a seventh embodiment.
FIG. 8 is a circuit configuration diagram showing a cell block of a GMR memory according to an eighth embodiment.
FIG. 9 is a circuit configuration diagram showing a cell block of a GMR memory according to a ninth embodiment.
FIG. 10 is a circuit configuration diagram showing a cell block of a GMR memory according to a tenth embodiment.
FIG. 11 is a circuit configuration diagram showing a cell block of a GMR memory according to an eleventh embodiment.
FIG. 12 is a layout diagram showing a pattern arrangement of a GMR memory according to a twelfth embodiment.
FIG. 13 is a layout diagram showing only some layers according to the twelfth embodiment.
FIG. 14 is a layout diagram showing only a part of layers according to a twelfth embodiment.
FIG. 15 is a layout diagram showing only some layers according to the twelfth embodiment;
FIG. 16 is a layout diagram showing a pattern arrangement of a GMR memory according to a thirteenth embodiment.
FIG. 17 is a layout diagram showing only some layers according to the thirteenth embodiment;
FIG. 18 is a layout diagram showing only some layers according to the thirteenth embodiment;
FIG. 19 is a layout diagram showing only some layers according to the thirteenth embodiment;
FIG. 20 is a circuit configuration diagram showing a sense amplifier section of a GMR memory according to a fourteenth embodiment.
FIG. 21 is a signal waveform diagram for explaining an operation example in the fourteenth embodiment.
FIG. 22 is a circuit configuration diagram showing a sense amplifier section of a GMR memory according to a fifteenth embodiment.
FIG. 23 is a signal waveform diagram for explaining an operation example in the fifteenth embodiment;
FIG. 24 is a circuit configuration diagram showing a sense amplifier section of a GMR memory according to a sixteenth embodiment.
FIG. 25 is a signal waveform diagram for explaining an operation example in the sixteenth embodiment;
FIG. 26 is a circuit configuration diagram showing a sense amplifier section of a GMR memory according to a seventeenth embodiment.
FIG. 27 is a signal waveform diagram for explaining an operation example in the seventeenth embodiment;
FIG. 28 is an equivalent circuit diagram and a sectional view showing a cell block configuration of a GMR memory according to an eighteenth embodiment.
FIG. 29 is an equivalent circuit diagram and a cross-sectional view showing a cell block configuration of a GMR memory according to a nineteenth embodiment.
FIG. 30 is an equivalent circuit diagram and a cross-sectional view showing a cell block configuration of a GMR memory according to the twentieth embodiment.
FIG. 31 is a plan view and a cross-sectional view showing a cell configuration of a conventional GMR memory.
FIG. 32 is a schematic diagram for explaining an operation mechanism of a conventional GMR memory.
FIG. 33 is a schematic diagram for explaining various cell configuration examples of a conventional GMR memory.
FIG. 34 is a circuit configuration diagram showing a cell block of a conventional GMR memory.
[Explanation of symbols]
R ... Magnetoresistance
ΔR: Magnetoresistance change
r ... ON resistance of block selection transistor
r '... parasitic resistance of the bit line
r ": Parasitic resistance of data line
Qi ... transistor
I ... Current
BL ... Bit line
WL ... Word line
Vint, Vs, Vinti, Vsi ... internal nodes
DLi ... Data line
DDLi ... dummy data line
BS ... Block selection line
DBS ... dummy cell block selection line
AMP ... Amplifier
Vodd, / Vodd, Veven, / Veven, Wi, / Wi... Control signal
DWSi, LWSi, DUWS, DLWS ... subcell block selection line
UDL, LDLL ... Shared data line
DUDL, DLDL ... Shared dummy data line
UDLi, LDLi ... Distributed shared data line
DUDLi, DLDLi: Distributed shared dummy data line
C ... Capacitor
SET, / SET ... sense amplifier control signal

Claims (9)

ビット線とワード線の交差部に配設され、抵抗変化によってデータを記憶するメモリセルの１個から、又は該メモリセルをビット線方向に複数個直列接続してサブセルブロックを構成し、該サブセルブロックをビット線方向に複数個直列接続し、且つこの直列接続の一端側に選択トランジスタを直列接続してセルブロックを構成し、該セルブロックをワード線方向に複数個配列してメモリセルアレイを構成した半導体記憶装置であって、
前記セルブロックのビット線方向に電流を流す手段と、前記サブセルブロックの内で前記ワード線により選択されたメモリセルを含むサブセルブロックの両端のノードからデータを読み出す手段とを具備してなることを特徴とする半導体記憶装置。A subcell block is formed by connecting one or more memory cells in series in the bit line direction from one of the memory cells arranged at the intersection of the bit line and the word line and storing data by resistance change. A plurality of blocks are connected in series in the bit line direction, and a selection transistor is connected in series on one end of the series connection to form a cell block, and a plurality of the cell blocks are arranged in the word line direction to form a memory cell array. A semiconductor memory device,
Means for flowing current in the bit line direction of the cell block, and means for reading data from nodes at both ends of the sub cell block including the memory cell selected by the word line in the sub cell block. A semiconductor memory device. ビット線とワード線の交差部に配設され、抵抗変化によってデータを記憶するメモリセルの１個から、又は該メモリセルをビット線方向に複数個直列接続してメモリ用サブセルブロックを構成し、該サブセルブロックをビット線方向に複数個直列接続し、且つこの直列接続の一端側に選択トランジスタを直列接続してメモリ用セルブロックを構成し、ダミーセルとして用いるダミー用サブセルブロックをビット線方向に複数個直列接続し、且つこの直列接続の一端側に選択トランジスタを直列接続してダミー用セルブロックを構成し、前記メモリ用セルブロックの複数個と前記ダミー用セルブロックをワード線方向に配列してメモリセルアレイを構成した半導体記憶装置であって、
前記メモリ用セルブロック及びダミー用セルブロックのビット線方向に電流を流す手段と、前記メモリ用サブセルブロックの内で前記ワード線により選択されたメモリセルを含むサブセルブロックの両端のノードからデータを読み出す手段と、前記ダミー用セルブロック内の前記選択されたメモリセルに対応するダミー用サブセルブロックの両端のノードからリファレンスデータを読み出す手段とを具備してなることを特徴とする半導体記憶装置。A memory sub-cell block is configured by connecting one or more memory cells in series in the bit line direction from one of the memory cells arranged at the intersection of the bit line and the word line and storing data by resistance change, A plurality of the sub cell blocks are connected in series in the bit line direction, and a selection transistor is connected in series to one end of the series connection to form a memory cell block. A plurality of dummy sub cell blocks used as dummy cells are arranged in the bit line direction. A plurality of the memory cell blocks and the dummy cell block are arranged in a word line direction. A semiconductor memory device comprising a memory cell array,
Data is read from nodes at both ends of the subcell block including the memory cell selected by the word line in the memory subcell block and means for flowing current in the bit line direction of the memory cell block and dummy cell block Means for reading out reference data from nodes at both ends of the dummy subcell block corresponding to the selected memory cell in the dummy cell block. 前記サブセルブロックの両端のノードは、サブセルブロック選択トランジスタを介してセンスアンプに接続されることを特徴とする請求項１又は２記載の半導体記憶装置。3. The semiconductor memory device according to claim 1, wherein nodes at both ends of the subcell block are connected to a sense amplifier via a subcell block selection transistor. 前記選択されたメモリセルのデータは、前記メモリ用サブセルブロックの両端のノードの電位差と、ダミー用サブセルブロックの両端のノードの電位差との差から読み出されることを特徴とする請求項２記載の半導体記憶装置。3. The semiconductor according to claim 2, wherein the data of the selected memory cell is read from a difference between a potential difference between nodes at both ends of the memory subcell block and a potential difference between nodes at both ends of the dummy subcell block. Storage device. 前記ダミー用サブセルブロックの抵抗値は、前記メモリ用サブセルブロック内の選択されたメモリセルのデータが“０”のときの該サブセルブロックの抵抗値と、選択されたメモリセルのデータが“１”のときの該サブセルブロックの抵抗値との中間の値に設定されていることを特徴とする請求項２記載の半導体記憶装置。The resistance value of the dummy subcell block is the resistance value of the subcell block when the data of the selected memory cell in the memory subcell block is “0” and the data of the selected memory cell is “1”. 3. The semiconductor memory device according to claim 2, wherein the semiconductor memory device is set to an intermediate value with respect to the resistance value of the subcell block. 前記メモリセルは、ＧＭＲ膜からなるものであることを特徴とする請求項１又は２記載の半導体記憶装置。3. The semiconductor memory device according to claim 1, wherein the memory cell is made of a GMR film. 前記ＧＭＲ膜は、Ｃｕ，Ａｕ，Ａｇ，Ｃｒ等の非強磁性導体層の両側にＣｏ，Ｎｉ，Ｆｅ等及びこれらの合金の強磁性層を接続させた交換結合型のものであることを特徴とする請求項６記載の半導体記憶装置。The GMR film is of an exchange coupling type in which a ferromagnetic layer of Co, Ni, Fe or the like or an alloy thereof is connected to both sides of a non-ferromagnetic conductor layer of Cu, Au, Ag, Cr or the like. The semiconductor memory device according to claim 6. 前記ＧＭＲ膜は、Ｃｕ，Ａｕ，Ａｇ，Ｃｒ等の非強磁性導体層の片側に、ＣｏＰｔ等の（半）硬質磁性層、他側にＮｉＦｅ，ＮｉＦｅＣｏ等の軟磁性層を接続したスピンバルブ型もの、或いはＣｕ，Ａｕ，Ａｇ，Ｃｒ等の非強磁性導体層の片側に、ＮｉＦｅ，ＮｉＦｅＣｏ等の軟磁性層とＦｅＭｎ等の反強磁性層、他側にＮｉＦｅ，ＮｉＦｅＣｏ等の軟磁性層を接続したスピンバルブ型ものであることを特徴とする請求項６記載の半導体記憶装置。The GMR film is a spin valve type in which a (semi) hard magnetic layer such as CoPt is connected to one side of a non-ferromagnetic conductor layer such as Cu, Au, Ag, or Cr, and a soft magnetic layer such as NiFe or NiFeCo is connected to the other side. Or a non-ferromagnetic conductor layer such as Cu, Au, Ag, Cr, etc. on one side with a soft magnetic layer such as NiFe, NiFeCo and an antiferromagnetic layer such as FeMn, and a soft magnetic layer such as NiFe, NiFeCo on the other side. 7. The semiconductor memory device according to claim 6, which is of a connected spin valve type. 前記メモリセルは、トンネル型ＧＭＲからなり、Ａｌ₂ Ｏ₂ 等の非強磁性絶縁層の両側に、Ｆｅ等の強磁性層を接続したもの、或いはＣＭＲ膜からなり、Ｐｒ，Ｓｒ，Ｍｎ，Ｏ等を含む膜であることを特徴とする請求項１又は２記載の半導体記憶装置。The memory cell is made of a tunnel type GMR, and is made of a non-ferromagnetic insulating layer such as Al ₂ O ₂ connected to a ferromagnetic layer such as Fe or a CMR film, and is composed of Pr, Sr, Mn, O The semiconductor memory device according to claim 1, wherein the semiconductor memory device is a film including the like.

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