JP3803503B2

JP3803503B2 - Magnetic random access memory circuit

Info

Publication number: JP3803503B2
Application number: JP12476699A
Authority: JP
Inventors: 貞彦三浦; 秀昭沼田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-04-30
Filing date: 1999-04-30
Publication date: 2006-08-02
Anticipated expiration: 2019-04-30
Also published as: JP2000315383A

Description

【０００１】
【発明の属する技術分野】
本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ : Magnetic Random Access Memory）回路（以下「ＭＲＡＭ回路」という。）に関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリにおいては、複数の記憶セルがワード線とビット線の交点に配置されている。基本的には、記憶セルは絶縁層あるいは金属層及びそれを挟んだ二枚の強磁性層から構成されている。デジタル情報は強磁性層の磁化の向きによって表され、その情報は意図的に書き換えられない限り、無限に保持される。記憶セルの状態を書き換えるために、ワード電流とビット電流により閾値より大きな合成磁場を記憶セルに印加し、強磁性層の磁化を反転させる。
【０００３】
第１の技術として、米国特許第５７４８５１９号及びIEEE Transaction On Components Packaging and Manufacturing Technology-Part A Vol. 170 No. 3 pp373- 379で開示されている、記憶セルとして巨大磁気抵抗効果（ＧＭＲ : giant magnetoresistive）素子を用いて且つ簡単化されたＭＲＡＭ回路を図６に示す。このＭＲＡＭ回路は一般的に半導体基板上に形成され、他の回路が同一基板上に混載される。ＭＲＡＭ回路はメモリアレー（第１アレー６０４及び第２アレー６０５）、デコーダ（行デコーダ６０２及び列デコーダ６０３）及び比較器６０６より構成される。行デコーダ６０２と列デコーダ６０３は、アドレスバス６０１にそれぞれ接続されている。第１アレー６０４及び第２アレー６０５のうちの一方は読み出し時の参照セルとして用いられる。
【０００４】
第２の従来技術として、米国特許第５６４０３４３号で開示されている、磁気トンネル接合（ＭＴＪ : Magnetic Tunnel Junction）素子を記憶セルとして用いて、それぞれのワード線とセンス線の交点に一つの記憶セルを配したメモリアレーをもつＭＲＡＭ回路を図７に示す。このＭＲＡＭ回路は行デコーダ７０１、７０２と列デコーダ７０３、７０４とこれらに接続される交点に磁気トンネル接合素子を有するマトリックス回路より構成されている。このＭＲＡＭ回路は、記憶情報をセンス電流の大小に対応させて動作するが、この開示において、電圧の検出方法、比較器（センスアンプ）への接続方法については記述されていない。
【０００５】
【発明が解決しようとする課題】
第１の従来技術では、記憶セルと参照セルそれぞれに別のワードラインが必要なため、記憶セルアレイと参照セルアレイが分離され、あるいはそれらの距離が離れている。そのため、それぞれの比較信号に寄生要素が含まれ易く、充分な動作マージンの実現が困難であった。そのため、記憶セルのウェハー上での特性の均一性が要求された。また、記憶セル面積が大きいので、集積化、小型化が困難であった。
【０００６】
本発明はウエハー上での場所に依存する磁気抵抗素子の特性のばらつきに特性が依存しないＭＲＡＭ回路を提供することを目的とする。また、本発明は、配線抵抗の影響を極力排除した感度の高い読み出しが可能なＭＲＡＭ回路を提供することを目的とする。更に、本発明は、集積化のために有効な回路構成を有するＭＲＡＭ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明による磁気ランダムアクセスメモリ回路は、複数のワード線と、複数の一対のセンス線と、それぞれが前記複数のワード線のうちの１のワード線と前記複数の一対のセンス線のうちの一対のセンス線の一方のセンス線に接続された複数の記憶セルと、それぞれが前記複数のワード線のうちの１のワード線と前記複数の一対のセンス線のうちの一対のセンス線の他方のセンス線に接続された複数の参照セルと、所定の記憶セル及び参照セルに情報の書き込みを行うときに、当該記憶セル及び参照セルに対応する一対のセンス線の両方のセンス線に、書き込むべき情報に対応し且つ当該一対のセンス線それぞれの間で相互に反対方向の電流を流すと共に、当該記憶セル及び参照セルに対応するワード線に所定方向の電流を流す手段と、を備えることを特徴とする。
記憶セルおよび参照セルは、磁気抵抗効果素子を備えることができる。
【０００８】
更に、本発明による磁気ランダムアクセスメモリ回路は、上記の磁気ランダムアクセスメモリ回路において、前記記憶セルと前記参照セルは前記磁気抵抗素子に直列に接続されるダイオードを更に備えることを特徴とする。
【０００９】
更に、本発明による磁気ランダムアクセスメモリ回路は、上記の磁気ランダムアクセスメモリ回路において、前記記憶セルと前記参照セルは前記磁気抵抗素子に直列に接続されるトランジスタを更に備えることを特徴とする。
【００１０】
更に、本発明による磁気ランダムアクセスメモリ回路は、上記の磁気ランダムアクセスメモリ回路において、アドレスの一部をデコードする行デコーダと、アドレスの残りの部分をデコードする列デコーダとをさらに備え、前記行デコーダのデコード端子には前記複数の一対のセンス線が接続され、前記列デコーダのデコード端子には前記複数のワード線が接続され、前記行デコーダは２つあり、前記列デコーダは２つあり、前記複数の一対のセンス線の各々は、前記２つの行デコーダの各々のデコード端子間を接続し、前記複数のワード線の各々は、前記２つの列デコーダの各々のデコード端子間を接続することを特徴とする。
【００１１】
更に、本発明による磁気ランダムアクセスメモリ回路は、上記の磁気ランダムアクセスメモリ回路において、書き込み時に、前記２つの行デコーダは、選択された行の一対のセンス線の両方の線に互いに反対方向の電流を流し、前記２つの列デコーダは、選択された列のワード線に電流を流すことを特徴とする。
【００１２】
更に、本発明による磁気ランダムアクセスメモリ回路は、上記の磁気ランダムアクセスメモリ回路において、読み出し時に、前記行デコーダと前記列デコーダは、選択された行と選択された列との交点にあるセルペアの記憶セルと参照セルに同一の値の電流を流すことを特徴とする。
【００１３】
更に、本発明による磁気ランダムアクセスメモリ回路は、上記の磁気ランダムアクセスメモリ回路において、読み出し時に、選択された行と選択された列との交点にあるセルペアの記憶セルのセンス線側の端子の電圧と当該セルペアの参照セルのセンス線側の端子の電圧とを比較する比較手段を更に備えることを特徴とする。
【００１４】
更に、本発明による磁気ランダムアクセスメモリ回路は、上記の磁気ランダムアクセスメモリ回路において、前記比較手段は、比較器と、各々が前記比較器の２つの入力端子に接続される２本の補助線と、前記２本の補助線の一方を選択された行の記憶セルが接続されるセンス線と接続するための複数のトランジスタと、前記２本の補助線の他方を選択された行の参照セルが接続されるセンス線と接続するための複数のトランジスタと、を備えることを特徴とする。
【００１５】
更に、本発明による磁気ランダムアクセスメモリは、上記の磁気ランダムアクセスメモリ回路において、読み出し時に、読み出す記憶セルとそれと対をなす参照セルに電流を流す手段と、前記読み出す記憶セルとそれと対をなす参照セルにおける電流を流したときのこれらにおける電圧降下を四端子法により検出する手段を備えることを特徴とする。
【００１６】
更に、本発明による磁気ランダムアクセスメモリ回路は、上記の磁気ランダムアクセスメモリ回路において、前記磁気抵抗素子はスピントンネル素子であることを特徴とする。
【００１７】
【発明の実施の形態】
本発明の実施の形態について、図１乃至図５を参照して詳細に説明する。
【００１８】
［実施形態１］
まず本発明の実施形態１について説明する。
【００１９】
図１は実施形態１によるＭＲＡＭ回路を示す。このＭＲＡＭ回路はメモリアレー１０６、デコーダセット、比較器１０７により構成される。メモリアレー１０６は複数の記憶セル２１ａ、２１ｂ、２１ｃ、２２ａ、２２ｂ、２２ｃ及びそれらと対をなす参照セル２１ｒａ、２１ｒｂ、２１ｒｃ、２２ｒａ、２２ｒｂ、２２ｒｃより構成され、これらの記憶セルと参照セルはワード線２ａ、２ｂ、２ｃとセンス線２１、２１ｒ、２２、２２ｒの交点に配置されている。
【００２０】
デコーダセットは、行デコーダ１０２、１０３と列デコーダ１０４、１０５より構成されており、これらはアドレスバス１０１に接続されている。列デコーダ１０４はスイッチトランジスタ１１１、１１２、１１３を、列デコーダ１０５はスイッチトランジスタ１２１、１２２、１２３を有しており、これらのオン／オフによりワード線２ａ、２ｂ、２ｃを書き込み状態又はグランドレベル状態にスイッチさせる。行デコーダ１０２はスイッチトランジスタ１３１、１３２、１３３、１３４を、行デコーダ１０３はスイッチトランジスタ１４１、１４２、１４３、１４４を有しており、オンの時にセンス線２１、２２、２１ｒ、２２ｒを行デコーダ１０２内の所定の回路に接続させる。
【００２１】
センス線（補助線）２４の一端はパストランジスタ１５１、１５３を介してセンス線２１、２２に接続されている。センス線２４の他端は比較器１０７のプラス側入力端子に接続されている。センス線（補助線）２５の一端はパストランジスタ１５２、１５４を介してセンス線２１ｒ、２２ｒに接続されている。センス線２５の他端は比較器２６のマイナス側入力端子に接続されている。
【００２２】
参照符号２１ａ、２１ｂ、２１ｃ、２２ａ、２２ｂ、２２ｃが付されているのは記憶セルである。参照符号２１ｒａ、２１ｒｂ、２１ｒｃ、２２ｒａ、２２ｒｂ、２２ｒｃが付されているのは参照セルであり、これらを記憶セルの近傍に配置することにより配線抵抗の広域的なばらつきの影響を軽減することが可能となる。またこのＭＲＡＭ回路においては１ビットの情報を二つのスピントンネル素子（記憶セルと参照セル）に記憶する。これにより記憶セルのＳ／Ｎを高めたり同相雑音除去を行ったりすることが可能となる。
【００２３】
図２は記憶セル２１ａの構造を示す。他の記憶セル２１ｂ、２１ｃ、２２ａ、２２ｂ、２２ｃ、及び参照セル２１ｒａ、２１ｒｂ、２１ｒｃ、２２ｒａ、２２ｒｂ、２２ｒｃも記憶セル２１ａと同じ構造を有する。
【００２４】
記憶セル２１ａは第一強磁性層８１と第二強磁性層８２が絶縁層８３を介して積層されている。強磁性層８１、８２には例えばＮｉ−Ｆｅ−Ｃｏのような強磁性材料を用い、絶縁層８３には例えばＡｌ₂Ｏ₃を用いる。これらの３つの層８１，８２、８３はスピントンネル効果素子を構成している。また、絶縁層８３とセンス線２１との間には層間絶縁膜８４が配設される。ワード線２ａは第一強磁性層８１の下に配置し、その電流により発生した磁場をスピントンネル効果素子に印加する。センス線２１は第二強磁性層８２に接続される。
【００２５】
強磁性層８１、８２への情報の書き込みは、ワード線にワード電流を、センス線にセンス電流を流し、それらにより発生した合成磁界が強磁性層８１、８２の磁化の向きを反転させることにより行われる。記憶セル２１ａの情報の読み出しはワード線２ａとセンス線２１間の電圧を検出することにより行われる。
【００２６】
図３は記憶セルの抵抗（これには出力電圧が対応する。）と印加した磁界との関係を示す。横軸は印加磁界の方向と強度を示す。縦軸は記憶セル２１ａの抵抗値を示す。図３に示すように、記憶セルの抵抗と印加した磁界との関係はヒステレシス特性を示す。ゼロ磁場におけるセル２１ａの抵抗値は磁場ベクトル方向によらず、同じ値を示す。磁場をゼロからＨ₁に増加させると、合成磁界により記憶セルの片側の強磁性層の磁化方向のみ回転して、記憶セルの２つの強磁性層の磁化方向は互いに逆向きとなり、抵抗が増加する。合成磁界強度がＨ₁からＨ₂に向かって増加し、Ｈ₂に達すると、磁化方向が変化していなかった側の磁化方向も回転し、Ｈ₂において抵抗が減少する。同様に反対方向の磁場の印加によってもゼロ磁場、Ｈ₃、Ｈ₄において同様な現象が起こる。
【００２７】
記憶セル２１ａ、参照セル２１ｒａへの情報の書き込み方法について次に説明する。
【００２８】
センス線２１、２１ｒを選択するためにトランジスタ１３１、１４１、１３２、１４２を導通状態にする。またワード線２ａを選択するためにトランジスタ１１１、１２１を導通状態にする。記憶セル２１ａに”１”の情報を、そして、参照セルに”０”の情報を書き込む場合は、センス電流９２、１０３及びワード電流９１をそれぞれセンス線２１、２１ｒ、ワード線２ａに流す。逆に、記憶セル２１ａに”０”の情報を、そして、参照セル２１ｒａに”１”の情報を書き込む場合は、センス電流９２、１０３とは逆向きのセンス電流９３、１０２及び参照セルに”０”の情報を書き込む場合と同一のワード電流９１をそれぞれセンス線２１，２１ｒ、ワード線２ａに流す。
【００２９】
記憶セル２１ａ、参照セル２１ｒａからの情報の読み出し方法について次に説明する。
【００３０】
センス線２１、２１ｒとワード線２ａを選択するためにトランジスタ１３１、１３２、１２１を導通状態にする。次に定電流を記憶セル２１ａ及び参照セル２１ｒａに流す。センス電流Ｉｓはトランジスタ１３１、センス線２１、記憶セル２１ａ、ワード線２ａ、トランジスタ１２１を経て行デコーダ１０２と列デコーダ１０５の間を流れる。一方、参照センス電流Ｉｒはトランジスタ１３２、センス線２１ｒ、記憶セル２１ｒａ、ワード線２ａ、トランジスタ１２１を経て行デコーダ１０２と列デコーダ１０５の間を流れる。その状態でトランジスタ１５１、１５２を導通状態とし、記憶セル２１ａ及び参照セル２１ｒａのセンス線側の電位を比較器１０７で検出する。これは電気伝導の測定のための所謂四端子法に基づいた方法である。つまり、電流が流れる経路と電圧を検出する経路とを別々に設ける測定方法である。四端子法に関しては、例えば、「実験化学講座９電気・磁気（第４版）」（日本化学会編）の第１６５頁〜第１６７頁に記載されている。記憶セル２１ａと参照セル２１ｒａは近接して配設されるので配線抵抗の影響は小さく、比較器１０７で検出される記憶セル２１ａ及び参照セル２１ｒａのセンス線側の電位は、各々記憶セル２１ａ及び参照セル２１ｒａの抵抗値に比例する。比較器１０７に入力された電位の差分に対応して判定された２値情報がビット線２６に出力される。
【００３１】
また、図４に示すように記憶セルとしてセンス線とワード線の間にスピントンネル効果素子４０１とダイオード４０２を直列につないだ記憶セルを用いることにより、記憶セル間の選択性が更に向上する。すなわち、選択されていない記憶セルに電流が流れることによる選択されている記憶セルへの選択されていない記憶セルによる影響を減少することができる。
【００３２】
［実施形態２］
次に本発明の実施形態２について説明する。
【００３３】
図５は実施形態２によるＭＲＡＭ回路を示す。このＭＲＡＭ回路はメモリアレー５０６、デコーダセット、比較器１０７より構成される。メモリアレー５０６は複数の記憶セル３１ａ、３１ｂ、３１ｃ、３２ａ、３２ｂ、３２ｃ、及びそれと対をなす参照セル３１ｒａ、３１ｒｂ、３１ｒｃ、３２ｒａ、３２ｒｂ、３２ｒｃより構成される。これらの記憶セルと参照セルは、直列に接続されるスピントンネル効果素子とパストランジスタとより構成され、ワード線２ａ、２ｂ、２ｃとセンス線２１、２１ｒ、２２、２２ｒの交点に配置されている。このＭＲＡＭ回路においては１ビットの情報を二つのスピントンネル素子（記憶セルと参照セル）に記憶する。これにより記憶セルのマージンを増やすことが可能となる。
【００３４】
本実施形態における記憶セル３１ａ、参照セル３１ｒａへの情報の書き込み方法は実施形態１と同様であるので説明を省略する。
【００３５】
記憶セル３１ａ、参照セル３１ｒａからの情報の読み出し方法について次に説明する。
【００３６】
センス線２１、２１ｒとワード線２ａを選択するためにトランジスタ１３１、１３２、１２１を導通状態にする。次に、配線７１を高電位状態とし、配線７１に接続されているトランジスタを導通状態とする。次に、定電流を記憶セル３１ａ及び参照セル３１ｒａに流す。センス電流Ｉｓはトランジスタ１３１、センス線２１、記憶セル３１ａ、ワード線２ａ、トランジスタ１２１を経て行デコーダ１０２と列デコーダ１０５の間を流れる。一方、参照センス電流Ｉｒはトランジスタ１３２、センス線２１ｒ、記憶セル３１ｒａ、ワード線２ａ、トランジスタ１２１を経て行デコーダ１０２と列デコーダ１０５の間を流れる。その状態でトランジスタ１５１、１５２を導通状態とし、記憶セル３１ａ及び参照セル３１ｒａのセンス線側の電位を比較器１０７で検出する。これは所謂四端子法に基づく方法である。
【００３７】
記憶セル３１ａと参照セル３１ｒａとは近接して配設されるので配線抵抗の影響は小さく、比較器１０７で検出される記憶セル３１ａ及び参照セル３１ｒａのセンス線側の電位は、記憶セル３１ａ及び参照セル３１ｒａの抵抗値に比例する。比較器１０７に入力された電位の差分に対応して判定された２値情報がビット線２６に出力される。
【００３８】
【発明の効果】
以上説明したように、本発明によるＭＲＡＭ回路の特性は、記憶セルと参照セルを近接して配設することにより、ウエハー上での磁気抵抗素子の広域的な特性のばらつきに依存せずに安定する。
【００３９】
また、本発明によれば、電圧検出法として４端子法に基づく測定法を用いることにより、配線抵抗等の影響を極めて排除した感度の高い情報の読み出しが可能となる。
【００４０】
更に、配線を微細化して配線抵抗が増大しても、配線抵抗の影響が少ないので、本発明によるＭＲＡＭ回路を高集積化することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態１による磁気ランダムアクセスメモリ回路の構成を示す回路図である。
【図２】記憶セル及び参照セルとして用いられる磁気抵抗素子の構造を示す断面図及び平面図である。
【図３】磁気抵抗素子の抵抗対磁界との関係を示すグラフである。
【図４】本発明の実施形態１による磁気ランダムアクセスメモリ回路の記憶セル及び参照セルの第２の例の回路図である。
【図５】本発明の実施形態２による磁気ランダムアクセスメモリ回路の構成を示す回路図である。
【図６】第１の従来例による磁気ランダムアクセスメモリの構成を示す回路図である。
【図７】第２の従来例による磁気ランダムアクセスメモリの構成を示す回路図である。
【符号の説明】
２ａ、２ｂ、２ｃワード線
２１、２１ｒ、２２、２２ｒ、２４、２５センス線
２１ａ、２１ｂ、２１ｃ、２２ａ、２２ｂ、２２ｃ記憶セル
２１ｒａ、２１ｒｂ、２１ｒｃ、２２ｒａ、２２ｒｂ、２２ｒｃ参照セル
２６ビット線
３１ａ、３１ｂ、３１ｃ、３２ａ、３２ｂ、３２ｃ記憶セル
３１ｒａ、３１ｒｂ、３１ｒｃ、３２ｒａ、３２ｒｂ、３２ｒｃ参照セル
１１１、１１２、１１３、１２１、１２２、１２３トランジスタ
１３１、１３２、１３３、１３４トランジスタ
１４１、１４２、１４３、１４４トランジスタ
１０１アドレス線
１０２、１０３行デコーダ
１０４、１０５列デコーダ
１０６、５０６メモリーアレー
１０７比較器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a magnetic random access memory (MRAM) circuit (hereinafter referred to as “MRAM circuit”).
[0002]
[Prior art]
In a magnetic random access memory, a plurality of memory cells are arranged at the intersections of word lines and bit lines. Basically, the memory cell is composed of an insulating layer or a metal layer and two ferromagnetic layers sandwiching it. Digital information is represented by the direction of magnetization of the ferromagnetic layer, and the information is held indefinitely unless it is intentionally rewritten. In order to rewrite the state of the memory cell, a synthetic magnetic field larger than the threshold value is applied to the memory cell by the word current and the bit current to reverse the magnetization of the ferromagnetic layer.
[0003]
As a first technique, a giant magnetoresistive (GMR) is disclosed as a memory cell disclosed in US Pat. No. 5,748,519 and IEEE Transaction On Components Packaging and Manufacturing Technology-Part A Vol. 170 No. 3 pp373-379. FIG. 6 shows a simplified MRAM circuit using elements. This MRAM circuit is generally formed on a semiconductor substrate, and other circuits are mixedly mounted on the same substrate. The MRAM circuit includes a memory array (first array 604 and second array 605), a decoder (row decoder 602 and column decoder 603), and a comparator 606. The row decoder 602 and the column decoder 603 are connected to the address bus 601, respectively. One of the first array 604 and the second array 605 is used as a reference cell at the time of reading.
[0004]
As a second conventional technique, a magnetic tunnel junction (MTJ) element disclosed in US Pat. No. 5,640,343 is used as a memory cell, and one memory cell is formed at the intersection of each word line and sense line. FIG. 7 shows an MRAM circuit having a memory array in which is arranged. This MRAM circuit is composed of row decoders 701 and 702, column decoders 703 and 704, and a matrix circuit having a magnetic tunnel junction element at an intersection connected thereto. The MRAM circuit operates in accordance with the stored information corresponding to the magnitude of the sense current. However, in this disclosure, the voltage detection method and the connection method to the comparator (sense amplifier) are not described.
[0005]
[Problems to be solved by the invention]
In the first prior art, since a separate word line is required for each of the memory cell and the reference cell, the memory cell array and the reference cell array are separated or their distances are separated. Therefore, parasitic elements are easily included in each comparison signal, and it is difficult to realize a sufficient operation margin. Therefore, the uniformity of the characteristics of the memory cell on the wafer is required. Further, since the memory cell area is large, integration and miniaturization are difficult.
[0006]
An object of the present invention is to provide an MRAM circuit whose characteristics do not depend on variations in characteristics of magnetoresistive elements depending on the location on the wafer. It is another object of the present invention to provide an MRAM circuit capable of reading with high sensitivity that eliminates the influence of wiring resistance as much as possible. It is another object of the present invention to provide an MRAM circuit having a circuit configuration effective for integration.
[0007]
[Means for Solving the Problems]
A magnetic random access memory circuit according to the present invention includes a plurality of word lines, a plurality of pairs of sense lines, and a pair of one of the plurality of word lines and a pair of the plurality of sense lines. A plurality of memory cells connected to one of the sense lines, each of which is one word line of the plurality of word lines and the other of the pair of sense lines of the pair of sense lines When writing information to a plurality of reference cells connected to a sense line, a predetermined memory cell and a reference cell, data should be written to both sense lines of a pair of sense lines corresponding to the memory cell and the reference cell. Means for flowing currents in opposite directions between the pair of sense lines corresponding to the information and flowing currents in a predetermined direction to the word lines corresponding to the memory cells and the reference cells. And wherein the Rukoto.
The memory cell and the reference cell can include magnetoresistive elements.
[0008]
Furthermore , the magnetic random access memory circuit according to the present invention is characterized in that, in the magnetic random access memory circuit, the memory cell and the reference cell further include a diode connected in series to the magnetoresistive element.
[0009]
Furthermore, the magnetic random access memory circuit according to the present invention is characterized in that, in the magnetic random access memory circuit, the memory cell and the reference cell further include a transistor connected in series to the magnetoresistive element.
[0010]
Furthermore, the magnetic random access memory circuit according to the present invention further comprises a row decoder for decoding a part of the address and a column decoder for decoding the remaining part of the address in the magnetic random access memory circuit described above. the decoding terminal coupled said plurality of pairs of sense lines, said decode terminal of the column decoder is connected to said plurality of word lines, the row decoder are two, said column decoder are two, the Each of the plurality of pairs of sense lines connects between the decode terminals of the two row decoders, and each of the plurality of word lines connects between the decode terminals of the two column decoders. Features.
[0011]
Furthermore, in the magnetic random access memory circuit according to the present invention, in the magnetic random access memory circuit described above, at the time of writing, the two row decoders cause currents in opposite directions to flow in both lines of the pair of sense lines in the selected row. The two column decoders are characterized in that a current flows through the word line of the selected column.
[0012]
Furthermore, in the magnetic random access memory circuit according to the present invention, in the magnetic random access memory circuit described above, at the time of reading, the row decoder and the column decoder store a cell pair at an intersection of a selected row and a selected column. A current having the same value is allowed to flow in the cell and the reference cell.
[0013]
Furthermore, in the magnetic random access memory circuit according to the present invention, in the magnetic random access memory circuit described above, the voltage at the terminal on the sense line side of the memory cell of the cell pair at the intersection of the selected row and the selected column at the time of reading. And comparing means for comparing the voltage at the terminal on the sense line side of the reference cell of the cell pair.
[0014]
Furthermore, in the magnetic random access memory circuit according to the present invention, in the magnetic random access memory circuit described above, the comparing means includes a comparator and two auxiliary lines each connected to two input terminals of the comparator. A plurality of transistors for connecting one of the two auxiliary lines to a sense line to which a memory cell in a selected row is connected, and a reference cell in the selected row on the other of the two auxiliary lines. And a plurality of transistors for connecting to a sense line to be connected.
[0015]
Furthermore, the magnetic random access memory according to the present invention is the above-described magnetic random access memory circuit, wherein in the magnetic random access memory circuit, means for flowing a current to the memory cell to be read and a reference cell paired therewith, and the reference to be paired with the memory cell to be read. Means is provided for detecting a voltage drop in the cells when a current is passed by a four-terminal method.
[0016]
Furthermore, the magnetic random access memory circuit according to the present invention is characterized in that in the magnetic random access memory circuit, the magnetoresistive element is a spin tunnel element.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described in detail with reference to FIGS.
[0018]
[Embodiment 1]
First, Embodiment 1 of the present invention will be described.
[0019]
FIG. 1 shows an MRAM circuit according to the first embodiment. The MRAM circuit includes a memory array 106, a decoder set, and a comparator 107. The memory array 106 includes a plurality of storage cells 21a, 21b, 21c, 22a, 22b, 22c and reference cells 21ra, 21rb, 21rc, 22ra, 22rb, 22rc that are paired with the storage cells 21a, 21b, 21c, 22a, 22b, 22rc. Arranged at the intersections of the word lines 2a, 2b, 2c and the sense lines 21, 21r, 22, 22r.
[0020]
The decoder set includes row decoders 102 and 103 and column decoders 104 and 105, which are connected to the address bus 101. The column decoder 104 has switch transistors 111, 112, and 113, and the column decoder 105 has switch transistors 121, 122, and 123, and the word lines 2a, 2b, and 2c are in a write state or a ground level state by ON / OFF thereof. Switch to. The row decoder 102 includes switch transistors 131, 132, 133, and 134, and the row decoder 103 includes switch transistors 141, 142, 143, and 144. When the row decoder 102 is on, the sense lines 21, 22, 21r, and 22r are connected to the row decoder 102. To a predetermined circuit.
[0021]
One end of the sense line (auxiliary line) 24 is connected to the sense lines 21 and 22 via pass transistors 151 and 153. The other end of the sense line 24 is connected to the plus side input terminal of the comparator 107. One end of the sense line (auxiliary line) 25 is connected to the sense lines 21r and 22r via pass transistors 152 and 154. The other end of the sense line 25 is connected to the negative side input terminal of the comparator 26.
[0022]
Reference numerals 21a, 21b, 21c, 22a, 22b, and 22c are assigned to memory cells. Reference cells 21ra, 21rb, 21rc, 22ra, 22rb, and 22rc are attached to reference cells, and disposing these in the vicinity of the memory cells can reduce the influence of wide variations in wiring resistance. It becomes possible. In this MRAM circuit, 1-bit information is stored in two spin tunnel elements (memory cell and reference cell). As a result, the S / N of the memory cell can be increased and the common-mode noise can be removed.
[0023]
FIG. 2 shows the structure of the memory cell 21a. Other memory cells 21b, 21c, 22a, 22b, 22c and reference cells 21ra, 21rb, 21rc, 22ra, 22rb, 22rc also have the same structure as the memory cell 21a.
[0024]
In the memory cell 21a, a first ferromagnetic layer 81 and a second ferromagnetic layer 82 are stacked with an insulating layer 83 interposed therebetween. The ferromagnetic layers 81 and 82 are made of a ferromagnetic material such as Ni—Fe—Co, and the insulating layer 83 is made of Al ₂ O _3, for example. These three layers 81, 82, 83 constitute a spin tunnel effect element. An interlayer insulating film 84 is disposed between the insulating layer 83 and the sense line 21. The word line 2a is disposed under the first ferromagnetic layer 81, and a magnetic field generated by the current is applied to the spin tunnel effect element. The sense line 21 is connected to the second ferromagnetic layer 82.
[0025]
Information is written to the ferromagnetic layers 81 and 82 by causing a word current to flow through the word line and a sense current to flow through the sense line, and the resultant magnetic field generated by them reverses the magnetization direction of the ferromagnetic layers 81 and 82. Done. Reading of information in the memory cell 21a is performed by detecting a voltage between the word line 2a and the sense line 21.
[0026]
FIG. 3 shows the relationship between the resistance of the memory cell (which corresponds to the output voltage) and the applied magnetic field. The horizontal axis indicates the direction and strength of the applied magnetic field. The vertical axis represents the resistance value of the memory cell 21a. As shown in FIG. 3, the relationship between the resistance of the memory cell and the applied magnetic field exhibits hysteresis characteristics. The resistance value of the cell 21a in the zero magnetic field shows the same value regardless of the magnetic field vector direction. When the magnetic field is increased from zero to H ₁ , only the magnetization direction of the ferromagnetic layer on one side of the memory cell is rotated by the combined magnetic field, the magnetization directions of the two ferromagnetic layers of the memory cell are opposite to each other, and the resistance increases. To do. When the combined magnetic field intensity increases from H ₁ to H ₂ and reaches H ₂ , the magnetization direction on the side where the magnetization direction has not changed also rotates, and the resistance decreases at H ₂ . Similarly, when a magnetic field in the opposite direction is applied, the same phenomenon occurs in the zero magnetic field, H ₃ and H ₄ .
[0027]
Next, a method of writing information to the memory cell 21a and the reference cell 21ra will be described.
[0028]
In order to select the sense lines 21 and 21r, the transistors 131, 141, 132, and 142 are turned on. In order to select the word line 2a, the transistors 111 and 121 are turned on. When information “1” is written in the memory cell 21a and information “0” is written in the reference cell, the sense currents 92 and 103 and the word current 91 are supplied to the sense lines 21 and 21r and the word line 2a, respectively. On the contrary, when information “0” is written in the memory cell 21a and information “1” is written in the reference cell 21ra, the sense currents 93 and 102 in the direction opposite to the sense currents 92 and 103 and the reference cell are “ The same word current 91 as in the case of writing 0 "information is supplied to the sense lines 21 and 21r and the word line 2a, respectively.
[0029]
Next, a method for reading information from the memory cell 21a and the reference cell 21ra will be described.
[0030]
In order to select the sense lines 21, 21r and the word line 2a, the transistors 131, 132, 121 are turned on. Next, a constant current is passed through the memory cell 21a and the reference cell 21ra. The sense current Is flows between the row decoder 102 and the column decoder 105 through the transistor 131, the sense line 21, the memory cell 21a, the word line 2a, and the transistor 121. On the other hand, the reference sense current Ir flows between the row decoder 102 and the column decoder 105 through the transistor 132, the sense line 21r, the memory cell 21ra, the word line 2a, and the transistor 121. In this state, the transistors 151 and 152 are turned on, and the comparator 107 detects the potential on the sense line side of the memory cell 21a and the reference cell 21ra. This is a method based on the so-called four-terminal method for measuring electrical conduction. That is, this is a measurement method in which a path through which current flows and a path for detecting voltage are provided separately. The four-terminal method is described, for example, on pages 165 to 167 of “Experimental Chemistry Lecture 9 Electricity and Magnetism (4th edition)” (edited by the Chemical Society of Japan). Since the memory cell 21a and the reference cell 21ra are arranged close to each other, the influence of the wiring resistance is small. The potentials on the sense line side of the memory cell 21a and the reference cell 21ra detected by the comparator 107 are the memory cell 21a and the reference cell 21ra, respectively. It is proportional to the resistance value of the reference cell 21ra. Binary information determined corresponding to the potential difference input to the comparator 107 is output to the bit line 26.
[0031]
Further, as shown in FIG. 4, by using a memory cell in which a spin tunnel effect element 401 and a diode 402 are connected in series between a sense line and a word line, the selectivity between the memory cells is further improved. That is, it is possible to reduce the influence of the non-selected memory cell on the selected memory cell due to the current flowing through the non-selected memory cell.
[0032]
[Embodiment 2]
Next, a second embodiment of the present invention will be described.
[0033]
FIG. 5 shows an MRAM circuit according to the second embodiment. This MRAM circuit includes a memory array 506 , a decoder set, and a comparator 107. The memory array 506 includes a plurality of storage cells 31a, 31b, 31c, 32a, 32b, and 32c, and reference cells 31ra, 31rb, 31rc, 32ra, 32rb, and 32rc that are paired therewith. These memory cells and reference cells are composed of spin tunnel effect elements and pass transistors connected in series, and are arranged at the intersections of the word lines 2a, 2b, 2c and the sense lines 21, 21r, 22, 22r. . In this MRAM circuit, 1-bit information is stored in two spin tunnel elements (memory cell and reference cell). As a result, the margin of the memory cell can be increased.
[0034]
Since the method of writing information to the memory cell 31a and the reference cell 31ra in the present embodiment is the same as that in the first embodiment, description thereof is omitted.
[0035]
Next, a method for reading information from the memory cell 31a and the reference cell 31ra will be described.
[0036]
In order to select the sense lines 21, 21r and the word line 2a, the transistors 131, 132, 121 are turned on. Next, the wiring 71 is set to a high potential state, and the transistor connected to the wiring 71 is turned on. Next, a constant current is passed through the memory cell 31a and the reference cell 31ra. The sense current Is flows between the row decoder 102 and the column decoder 105 through the transistor 131, the sense line 21, the memory cell 31a, the word line 2a, and the transistor 121. On the other hand, the reference sense current Ir flows between the row decoder 102 and the column decoder 105 through the transistor 132, the sense line 21r, the memory cell 31ra, the word line 2a, and the transistor 121. In this state, the transistors 151 and 152 are turned on, and the comparator 107 detects the potential on the sense line side of the memory cell 31a and the reference cell 31ra. This is a method based on the so-called four-terminal method.
[0037]
Since the memory cell 31a and the reference cell 31ra are arranged close to each other, the influence of the wiring resistance is small, and the potential on the sense line side of the memory cell 31a and the reference cell 31ra detected by the comparator 107 is the memory cell 31a and the reference cell 31ra. It is proportional to the resistance value of the reference cell 31ra. Binary information determined corresponding to the potential difference input to the comparator 107 is output to the bit line 26.
[0038]
【The invention's effect】
As described above, the characteristics of the MRAM circuit according to the present invention are stable without depending on the wide-range characteristics of the magnetoresistive element on the wafer by arranging the memory cell and the reference cell close to each other. To do.
[0039]
Further, according to the present invention, by using a measurement method based on the four-terminal method as a voltage detection method, it is possible to read out highly sensitive information that greatly eliminates the influence of wiring resistance and the like.
[0040]
Furthermore, even if the wiring resistance is increased by miniaturizing the wiring, the influence of the wiring resistance is small, so that the MRAM circuit according to the present invention can be highly integrated.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a magnetic random access memory circuit according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view and a plan view showing a structure of a magnetoresistive element used as a memory cell and a reference cell.
FIG. 3 is a graph showing the relationship between resistance and magnetic field of a magnetoresistive element.
FIG. 4 is a circuit diagram of a second example of a storage cell and a reference cell of the magnetic random access memory circuit according to the first embodiment of the invention.
FIG. 5 is a circuit diagram showing a configuration of a magnetic random access memory circuit according to a second embodiment of the present invention.
FIG. 6 is a circuit diagram showing a configuration of a magnetic random access memory according to a first conventional example.
FIG. 7 is a circuit diagram showing a configuration of a magnetic random access memory according to a second conventional example.
[Explanation of symbols]
2a, 2b, 2c Word line 21, 21r, 22, 22r, 24, 25 Sense line 21a, 21b, 21c, 22a, 22b, 22c Memory cell 21ra, 21rb, 21rc, 22ra, 22rb, 22rc Reference cell 26 Bit line 31a 31b, 31c, 32a, 32b, 32c Memory cells 31ra, 31rb, 31rc, 32ra, 32rb, 32rc Reference cells 111, 112, 113, 121, 122, 123 Transistors 131, 132, 133, 134 Transistors 141, 142, 143 144 Transistor 101 Address line 102, 103 Row decoder 104, 105 Column decoder 106, 506 Memory array 107 Comparator

Claims

複数のワード線と、
複数の一対のセンス線と、
それぞれが前記複数のワード線のうちの１のワード線と前記複数の一対のセンス線のうちの一対のセンス線の一方のセンス線に接続された複数の記憶セルと、
それぞれが前記複数のワード線のうちの１のワード線と前記複数の一対のセンス線のうちの一対のセンス線の他方のセンス線に接続された複数の参照セルと、
所定の記憶セル及び参照セルに情報の書き込みを行うときに、当該記憶セル及び参照セルに対応する一対のセンス線の両方のセンス線に、書き込むべき情報に対応し且つ当該一対のセンス線それぞれの間で相互に反対方向の電流を流すと共に、当該記憶セル及び参照セルに対応するワード線に所定方向の電流を流す手段と、
を備えることを特徴とする磁気ランダムアクセスメモリ回路。Multiple word lines,
A plurality of pairs of sense lines;
A plurality of memory cells each connected to one of the plurality of word lines and one sense line of the pair of sense lines of the plurality of pairs of sense lines;
A plurality of reference cells each connected to one word line of the plurality of word lines and the other sense line of the pair of sense lines of the pair of sense lines;
When writing information into a predetermined memory cell and reference cell, both sense lines of the pair of sense lines corresponding to the memory cell and reference cell correspond to information to be written and each of the pair of sense lines. Means for causing currents in opposite directions to flow between each other, and for causing current in a predetermined direction to flow through the word lines corresponding to the memory cell and the reference cell,
A magnetic random access memory circuit comprising:

請求項１に記載の磁気ランダムアクセスメモリ回路において、前記記憶セルと前記参照セルは磁気抵抗素子と当該磁気抵抗素子に直列に接続されるダイオードを更に備えることを特徴とする磁気ランダムアクセスメモリ回路。2. The magnetic random access memory circuit according to claim 1 , wherein the memory cell and the reference cell further include a magnetoresistive element and a diode connected in series to the magnetoresistive element .

請求項１に記載の磁気ランダムアクセスメモリ回路において、前記記憶セルと前記参照セルは磁気抵抗素子と当該磁気抵抗素子に直列に接続されるトランジスタを更に備えることを特徴とする磁気ランダムアクセスメモリ回路。2. The magnetic random access memory circuit according to claim 1 , wherein the memory cell and the reference cell further include a magnetoresistive element and a transistor connected in series to the magnetoresistive element .

請求項１乃至３の何れか１項に記載の磁気ランダムアクセスメモリ回路において、
アドレスの一部をデコードする行デコーダと、
前記アドレスの残りの部分をデコードする列デコーダとをさらに備え、
前記行デコーダのデコード端子には前記複数の一対のセンス線が接続され、
前記列デコーダのデコード端子には前記複数のワード線が接続され、
前記行デコーダは２つあり、前記列デコーダは２つあり、前記複数の一対のセンス線の各々は、前記２つの行デコーダの各々のデコード端子間を接続し、前記複数のワード線の各々は、前記２つの列デコーダの各々のデコード端子間を接続することを特徴とする磁気ランダムアクセスメモリ回路。The magnetic random access memory circuit according to any one of claims 1 to 3 ,
A row decoder that decodes part of the address;
A column decoder for decoding the remaining portion of the address;
The plurality of pairs of sense lines are connected to the decode terminal of the row decoder,
The plurality of word lines are connected to the decode terminal of the column decoder,
There are two row decoders, two column decoders, each of the plurality of pairs of sense lines is connected between the decode terminals of the two row decoders, and each of the plurality of word lines is A magnetic random access memory circuit for connecting between the decode terminals of each of the two column decoders.

請求項１乃至４のいずれか１項に記載の磁気ランダムアクセスメモリ回路において、読み出し時に、前記行デコーダと前記列デコーダは、選択された行と選択された列との交点にあるセルペアの記憶セルと参照セルに同一の値の電流を流すことを特徴とする磁気ランダムアクセスメモリ回路。5. The magnetic random access memory circuit according to claim 1 , wherein at the time of reading, the row decoder and the column decoder each store a memory cell of a cell pair at an intersection of a selected row and a selected column. And a magnetic random access memory circuit, wherein the same current flows through the reference cell.

請求項５に記載の磁気ランダムアクセスメモリ回路において、
読み出し時に、選択された行と選択された列との交点にあるセルペアの記憶セルのセンス線側の端子の電圧と当該セルペアの参照セルのセンス線側の端子の電圧とを比較する比較手段を更に備えることを特徴とする磁気ランダムアクセスメモリ回路。The magnetic random access memory circuit according to claim 5 ,
Comparing means for comparing the voltage of the sense line side terminal of the memory cell of the cell pair at the intersection of the selected row and the selected column with the voltage of the sense line side terminal of the reference cell of the cell pair at the time of reading. A magnetic random access memory circuit, further comprising:

請求項６に記載の磁気ランダムアクセスメモリ回路において、前記比較手段は、比較器と、各々が前記比較器の２つの入力端子の各々に接続される２本の補助線と、前記２本の補助線の一方を選択された行の記憶セルが接続されるセンス線と接続するための複数のトランジスタと、前記２本の補助線の他方を選択された行の参照セルが接続されるセンス線と接続するための複数のトランジスタと、を備えることを特徴とする磁気ランダムアクセスメモリ回路。7. The magnetic random access memory circuit according to claim 6 , wherein the comparing means includes a comparator, two auxiliary lines each connected to each of two input terminals of the comparator, and the two auxiliary lines. A plurality of transistors for connecting one of the lines to a sense line to which a memory cell in a selected row is connected; a sense line to which the other of the two auxiliary lines is connected to a reference cell in a selected row; A magnetic random access memory circuit comprising: a plurality of transistors for connection.

請求項１乃至４のいずれか１項に記載の磁気ランダムアクセスメモリ回路において、読み出し時に、読み出す記憶セルとそれと対をなす参照セルに電流を流す手段と、前記読み出す記憶セルとそれと対をなす参照セルにおける電流を流したときのこれらにおける電圧降下を四端子法により検出する手段を備えることを特徴とする磁気ランダムアクセスメモリ。5. The magnetic random access memory circuit according to claim 1, wherein, at the time of reading, a means for passing a current to a memory cell to be read and a reference cell paired therewith, and a reference to be paired with the memory cell to be read out A magnetic random access memory comprising means for detecting a voltage drop in a cell when a current is passed by a four-terminal method.

請求項１乃至８のいずれか１項に記載の磁気ランダムアクセスメモリ回路において、前記磁気抵抗素子はスピントンネル素子であることを特徴とする磁気ランダムアクセスメモリ回路。9. The magnetic random access memory circuit according to claim 1 , wherein the magnetoresistive element is a spin tunnel element.