JP2003077734A - インダクタブロック - Google Patents

Abstract

(57)【要約】 【課題】多チャンネル化によるインダクタの増加にもか
かわらず、回路基板への装着個数を減らし、実装時の作
業を軽減しかつ小型で、大電力に用いられる、漏れ磁束
および発熱を抑えたインダクタブロックを提供すること
を目的とする。 【解決手段】、ＥＥ形コアまたはＥＩ形コアにコイルを
収納して得られるインダクタにおいて、該コアを複数連
結し、該コイルを複数収納させる。 【効果】閉磁路を構成して漏れ磁束を抑制し、Ｅコアの
開口部による放熱作用を利用してコイルの温度上昇を抑
える。そして、複数のチャンネル分を１つのインダクタ
ブロックにすることにより、回路基板に装着する回数を
削減し、取付け時の安定性を増すことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は主としてスピーカ用
デジタルアンプに用いられるインダクタに関するもので
ものである。

【０００２】

【従来の技術】図５はスピーカ用デジタルアンプの１チ
ャンネル分の回路概略図である。図５（ａ）はＳＥＰＰ
（Ｓｉｎｇｌｅ Ｅｎｄｅｄ Ｐｕｓｈ Ｐｕｌｌ）方
式による回路概略図であり、図５（ｂ）はＢＴＬ（Ｂａ
ｌａｎｃｅｄ Ｔｒａｎｓｆｏｒｍｅｒ Ｌｅｓｓ）方
式による回路概略図である。図においてＩＣは集積回
路、ＡＭＰはデジタルアンプ、Ｌ，Ｃはローパスフィル
タＬＰＦを構成するインダクタとコンデンサであり、Ｓ
Ｐはスピ−カである。このようにＳＥＰＰ回路方式は１
チャンネルについて１組のＬＰＦが必要であり、ＢＴＬ
回路方式は１チャンネルについて２組のＬＰＦが必要で
ある。

【０００３】近年、デジタルアンプにおいてはサラウン
ド機能が脚光を浴び、高性能で多チャンネル化してい
る。このサラウンド機能において、高級機には図５
（ｂ）のＢＴＬ回路方式が主流となってきており、４チ
ャンネルから８チャンネル用いるのが一般的であり、Ｌ
ＰＦに用いられるインダクタＬとコンデンサＣは８個か
ら１６個用いられる。

【０００４】従来のデジタルアンプに用いられるＬＰＦ
用インダクタは大電流、低歪率インダクタとしてトロイ
ダルコアを用いたトロイダルコイルが一般的に用いられ
ている。図６にトロイダルコアを用いたトロイダルコイ
ルを示す。図６に示すように、トロイダルコイル５０は
フェライト磁性体をトロイダル状に成形したトロイダル
コア５１に絶縁被覆した導線５２を巻回して、その引き
出し線５３を外部回路と接続している。このインダクタ
は、デジタルアンプの小型化に伴い、特に外部輻射電波
等の悪影響を他の部品に及ぼさないようにするために閉
磁路構成としているが、トロイダルコアに用いるフェラ
イトコア５１が低透磁率（μ＝１０以下）のコア材であ
るために巻線の巻回した部分から漏れ磁束φが発生し、
周辺回路に妨害を与える問題があった。また、リング状
のトロイダルコアに巻線を施すことが巻線作業するうえ
で困難であり、さらに実装基板に固定するための固定機
構が必要となる等、部品の小型化が妨げられるという問
題があった。

【０００５】また、トロイダルコイル以外のＬＰＦ用イ
ンダクタとして、閉磁路でかつ巻線が容易で実装基板へ
の取り付けが容易な図７のコイルがある。図７は、外部
端子５８を設けたドラムコア５５に導線を巻回した巻線
５６をつぼ形コア５７に収納したものである。しかし、
このコイルにおいては発熱が大きく、大電力において歪
率が悪いために高出力のアンプには不向きである。大電
力用に使用するためにはさらに形状を大きくする必要が
あった。

【０００６】

【発明が解決しようとする課題】上記のような問題点に
鑑み、本発明は多チャンネル化によるインダクタの増加
にもかかわらず、回路基板への装着個数を減らし、実装
時の作業を軽減しかつ小型で、大電力に用いられる、漏
れ磁束および発熱を抑えたインダクタブロックを提供す
ることを目的とする。

【０００７】

【課題を解決するための手段】本発明は、ＥＥ形コアま
たはＥＩ形コアにコイルを収納して得られるインダクタ
において、コアを複数連結し、コイルを複数収納させた
ことを特徴とする。そして、前記ＥＥ形コアまたはＥＩ
形コアを複数横に連結したり、または、複数縦に積重ね
たことを特徴とする。

【０００８】

【作用】本発明によるインダクタブロックは、ＥＥコア
またはＥＩコアを用いることによって、閉磁路構成とし
て漏れ磁束を抑制し、コアの開口部による放熱作用を利
用してインダクタの温度上昇を抑える。また、ドラムコ
ア、つぼ形コアを用いたインダクタに比べ、太い巻線銅
線を用いることができ、直流抵抗を下げ発熱を抑えるこ
とができる。上記構成のインダクタを複数個連結するこ
とによって、回路基板に装着する回数を削減できるとと
もに、取付けた時の安定性を増すことができる。また、
連結方法において、高さ制限のあるものにおいては横に
連結し、搭載面積の制限があるものにおいては縦に連結
する。

【０００９】

【実施例】以下に本発明の一実施例であるインダクタブ
ロックについて図１乃至図４を用いて説明する。図１は
本発明の一実施例である２組のＥＥ形コアを並列に組合
せた分解斜視図を示す。図１に示すように、１、２、
３、４はＥ形コア、１ａ、２ａ、３ａ、４ａはそれぞれ
のＥ形コアの中磁脚、１ｂ、２ｂ、３ｂ、４ｂはそれぞ
れのＥ形コアの両端の磁脚、５はコイルである。Ｅ形コ
ア１、２、３、４はフェライト磁性材料を用いて断面が
Ｅの字形に成型したもので、中央に中磁脚１ａ、２ａ、
３ａ、４ａを、中磁脚を挟んで両端に磁脚１ｂ、２ｂ、
３ｂ、４ｂが設けられている。この４つのＥ形コアを組
合せて２組のインダクタを形成する。コイル５はウレタ
ン被膜等の絶縁被膜を施した銅線をＥ形コアの中磁脚に
合った内径で、予め設定された巻数に巻回し、巻き始
め、巻終わりを巻線の接線方向に延長して外部接続端子
５ａとする。なお、外部接続端子５ａの先端は予め半田
ディップ等で絶縁被膜を取除いてある。

【００１０】各々２組のＥ形コアの一方の磁脚の側面同
士（１ｂと２ｂおよび３ｂと４ｂ）を接着剤により貼り
合わせ、２つの２連のコアＡ，Ｂを形成する。コアＡの
中磁脚１ａ、２ａに、予め巻かれたコイル５を挿入し、
それぞれの外部接続端子５ａは同じ方向に引出すように
組込む。そして、他方のコアＢの各磁脚３ｂ、４ｂおよ
び各中磁脚３ａ、４ａの端面に接着剤を塗布し、コアＢ
とコアＡの各磁脚および各中磁脚の端面が対向（３ａと
１ａ、３ｂと１ｂ、４ａと２ａ、４ｂと２ｂ）するよう
に面と面を合わせ固定する。そして、外部接続端子５ａ
の位置を微調整して所定の位置に合わせた後、コイル５
の巻線部と各コアＡ，Ｂの中磁脚１ａ、２ａ、３ａ、４
ａの周面に接着剤を塗布して固定する。

【００１１】つぎに、図１と同じ横型で比較的インダク
タの小さく、巻数の少ないものとして、Ｅ形コアとＩ形
コアを用いた他の実施例であるインダクタブロックを図
２に示す。図２は２個のＥ形コアを並列に組合せ、1個
のＩ形コアを用いた分解斜視図を示す。図２に示すよう
に、６，７はＥ形コア、６ａ、７ａはそれぞれのＥ形コ
アの中磁脚、６ｂ、７ｂはそれぞれのＥ形コアの両端の
磁脚、８はＩ形コア、９はコイルである。Ｅ形コア６，
７はフェライト磁性材料を用いて断面がＥの字形に成型
したもので、中央に中磁脚６ａ、７ａを両端に磁脚６
ｂ、７ｂが設けられている。Ｉ形コア８はフェライト磁
性材料を用いた長方形の板状のものである。この２つの
Ｅ形コア６，７と１つのＩ形コア８を組合せて２組のイ
ンダクタを１つのインダクタブロックとして形成する。
コイル９はウレタン被膜等の絶縁被膜を施した銅線をＥ
形コアの中磁脚に合った内径で、予め設定した巻数に巻
回され、巻き始め、巻終わりを巻線の接線方向に延長し
て外部接続端子９ａとする。なお、外部接続端子９ａの
先端は予め半田ディップ等で絶縁被膜を取除いてある。

【００１２】２つのＥ形コアの一方の磁脚６ｂ、７ｂの
側面同士を接着剤により貼り合わせコアＣを形成する。
コアＣの中磁脚６ａ、７ａに、コイル９を挿入し、２つ
のコイルの外部接続端子９ａは同じ方向に引出して組込
む。そして、コアＣの中磁脚６ａ、７ａと磁脚６ｂ、７
ｂの端面に接着剤を塗布し、Ｉコア８の面を合わせて固
定する。そして、外部接続端子９ａの位置を微調整して
所定の位置に合わせた後、コイル９の巻線部と中磁脚６
ａ、７ａの周面に接着剤を塗布して固定する。

【００１３】図３は、２組のＥＥ形コアを縦に積み上げ
組合せた他の実施例であるインダクタブロックを示す分
解斜視図である。図３に示すように、１１、１２、１
３、１４はＥ形コア、１１ａ、１２ａ、１３ａ、１４ａ
はそれぞれのＥ形コアの中磁脚、１１ｂ、１２ｂ、１３
ｂ、１４ｂはそれぞれのＥ形コアの両端の磁脚、１５は
コイルである。Ｅ形コア１１、１２、１３、１４はフェ
ライト磁性材料を用いて断面がＥの字形に成型したもの
で、中央に中磁脚１１ａ、１２ａ、１３ａ、１４ａを、
両端に磁脚１１ｂ、１２ｂ、１３ｂ、１４ｂが設けられ
ている。この４つのＥ形コアを組合せて２組のインダク
タを形成する。コイル１５はウレタン被膜等の絶縁被膜
を施した銅線をＥ形コアの中磁脚に合った内径で、予め
設定された巻数に巻回し、巻き始め、巻終わりを巻線の
接線方向に延長して直角に折り曲げて外部接続端子１５
ａとする。なお、外部接続端子１５ｂの先端は予め半田
ディップ等で絶縁被膜を取除いてある。

【００１４】各々２組のＥ形コアの一方の磁脚（１１ｂ
と１２ｂおよび１３ｂと１４ｂ）の側面同士を接着剤に
より貼り合わ、２連の２つのコアＦ，Ｇを形成する。コ
アＦの中磁脚１１ａ、１２ａに、予め巻かれたコイル１
５の外部接続端子１５ａが対向して同じ方向に引出され
るようにして挿入する。２つのコイル１５の各外部接続
端子１５ａは、コアの両側に適宜引出される。そして、
コアＧの磁脚１３ｂ、１４ｂおよび中磁脚１３ａ、１４
ａのそれぞれの端面に接着剤を塗布し、コアＧとコアＦ
の各磁脚の端面（１３ｂと１１ｂ、１３ａと１１ａ、１
４ｂと１２ｂ、１４ａと１２ａ）とを合わせ、面と面を
接着剤で固定する。そして、それぞれの外部接続端子１
５ｂを互いに向かい合う方向でコアの側面に沿わせる。
そして、コイル15の巻線部と各コアの中磁脚（１１ａ、
１２ａ、１３ａ、１４ａ）の周面に接着剤を塗布して固
定するとともに、外部接続端子１５ｂと磁脚側面とが接
する部分（図示せず）を接着剤により固定する。

【００１５】つぎに、図３と同じ縦型で比較的インダク
タの小さく、巻数の少ないものとして、Ｅ形コアとＩ形
コアを用いた他の実施例であるインダクタブロックを図
４に示す。図４は、２個のＥ形コアと２つのコイルを縦
に組合せ、1つのＩ形コアを用いた斜視図を示す。この
インダクタブロックは、２つのＥ形コア１７，１８と２
つのコイル２０と板状のＩ形コア１９を組合せて２組の
インダクタを形成し、外部接続端子２０ａと接する各コ
アの側面に接着剤２１で固定する。内部組立てについて
は前記図３で説明した内容と同じとなるために説明は省
略する。

【００１６】このように、本発明によるインダクタブロ
ックは、ＥＥ形コアまたはＥＩ形コアを用いることによ
って、閉磁路構成として漏れ磁束を抑制し、コアの開口
部による放熱作用を利用してインダクタの温度上昇を抑
える。そして、ドラムコアとつぼ形コアを用いたインダ
クタに比べ、太い巻線材料を用いることができ、直流抵
抗を下げ発熱を抑えることができる。上記構成のインダ
クタを複数個連結することによって、複数のチャンネル
のインダクタを回路基板に装着する個数を減らし、取付
けた時の安定性を増すことができる。また、連結方法に
おいて、高さ制限のあるものにおいては横に連結し、搭
載面積の制限があるものにおいては縦に連結する。以
上、本発明のインダクタブロックの実施例を述べたが、
これらの実施例に限られるものではない。例えば、実施
例では複数のＥＥ形コアを用いたが、予め両磁脚と複数
の中磁脚を設けたコアを用いても良い。

【００１７】

【発明の効果】以上説明したように、本発明のインダク
タブロックは、複数のＥＥ形コアまたはＥＩ形コアを用
いることによって、閉磁路を構成して漏れ磁束を抑制
し、Ｅコアの開口部による放熱作用を利用してコイルの
温度上昇を抑える。そして、複数のチャンネル分を１つ
のインダクタブロックにすることにより、回路基板に装
着する回数を削減し、取付け時の安定性を増すことがで
きる。また、連結方法において、高さ制限のあるものに
おいては横に連結し、搭載面積の制限があるものにおい
ては縦に連結することによって、小型化を計ることがで
きる。

【図面の簡単な説明】

【図１】本発明のインダクタブロックの一実施例である
分解斜視図。

【図２】本発明のインダクタブロックの他の実施例であ
る分解斜視図。

【図３】本発明のインダクタブロックの他の実施例であ
る分解斜視図。

【図４】本発明のインダクタブロックの他の実施例であ
る斜視図。

【図５】デジタルアンプの１チャンネル分の回路概略図
で、（ａ）はＳＥＰＰ方式、（ｂ）ＢＴＬ方式。

【図６】従来のトロイダルコアを用いたコイルの一例を
示す断面図。

【図７】従来のつぼ型コアを用いたコイルの一例を示す
断面図。

【符号の説明】

１、２，３，４ Ｅ形コア １ａ，２ａ，３ａ，４ａ 中磁脚 １ｂ、２ｂ、３ｂ、４ｂ 両端の磁脚 ５ コイル ５ａ 外部接続端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】ＥＥコアまたはＥＩコアにコイルを収納し
   て得られるインダクタにおいて、該コアを複数連結し、
   該コイルを複数収納させたことを特徴とするインダクタ
   ブロック。
2. 【請求項２】前記ＥＥコアまたはＥＩコアを複数横に連
   結したことを特徴とする請求項１記載のインダクタブロ
   ック。
3. 【請求項３】前記ＥＥコアまたはＥＩコアを複数縦に積
   重ねたことを特徴とする請求項１記載のインダクタブロ
   ック。