JP2003069169A - 回路基板 - Google Patents
回路基板Info
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- JP2003069169A JP2003069169A JP2001251658A JP2001251658A JP2003069169A JP 2003069169 A JP2003069169 A JP 2003069169A JP 2001251658 A JP2001251658 A JP 2001251658A JP 2001251658 A JP2001251658 A JP 2001251658A JP 2003069169 A JP2003069169 A JP 2003069169A
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- power supply
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- terminal
- ground plane
- electronic circuit
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- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Abstract
(57)【要約】
【課題】電磁放射ノイズを最小化し、安定化した電源シ
ステムを備えた回路基板を提供する。 【解決手段】グランド層および電源層を有する多層基板
において、電源層に設けた主電源プレーン1とサブ電源
プレーン2をフイルタを介して接続する。このフイルタ
はフェライトビーズL1とコンデンサC1、C2で形成
したπ型配置の構造を持ち、回路基板からの電磁放射ノ
イズを最小にさせる効果を有する。又、π型配置フィル
タ前後には電解コンデンサC101、C102を有し、
LSIデバイス4等に対し安定した電源を供給する。
ステムを備えた回路基板を提供する。 【解決手段】グランド層および電源層を有する多層基板
において、電源層に設けた主電源プレーン1とサブ電源
プレーン2をフイルタを介して接続する。このフイルタ
はフェライトビーズL1とコンデンサC1、C2で形成
したπ型配置の構造を持ち、回路基板からの電磁放射ノ
イズを最小にさせる効果を有する。又、π型配置フィル
タ前後には電解コンデンサC101、C102を有し、
LSIデバイス4等に対し安定した電源を供給する。
Description
【0001】
【発明の属する技術分野】本発明は、回路基板に関し、
特に回路の安定動作を確保し、更に、電磁環境適合性
(EMC)を改善するために搭載したLSIデバイスの
電源フィルタリングを設けた回路基板に関する。
特に回路の安定動作を確保し、更に、電磁環境適合性
(EMC)を改善するために搭載したLSIデバイスの
電源フィルタリングを設けた回路基板に関する。
【0002】
【従来の技術】従来、この種の回路基板は、LSIデバ
イスの電源入力に対してコンデンサを介しグランド配線
と接続させ、フェライトビーズ等のインダクタンス成分
を有する部品を用いて電源のフイルタリングを行ってき
た。
イスの電源入力に対してコンデンサを介しグランド配線
と接続させ、フェライトビーズ等のインダクタンス成分
を有する部品を用いて電源のフイルタリングを行ってき
た。
【0003】
【発明が解決しようとする課題】上述の従来の配線基板
では、以下のような問題がある。従来の配線基板では搭
載したLSIデバイスの電源にコンデンサを付加した構
成をとっていたが、こうしたコンデンサは分離した電源
プレーン上ではコンデンサとLSI間、コンデンサとフ
イルタ間の高周波インピーダンスと比較した場合、後者
の高周波インピーダンスの方が大きくなるためLSIデ
バイスの貫通電流をデカップリングするように振る舞う
が、貫通電流の増加、或いは、高速化に伴いその機能を
十分果たせなくなってきた。又、LSIデバイスの動作
に伴う電源リップルを十分に低減させる構造になってお
らず、回路を誤動作させる一因になっていた。
では、以下のような問題がある。従来の配線基板では搭
載したLSIデバイスの電源にコンデンサを付加した構
成をとっていたが、こうしたコンデンサは分離した電源
プレーン上ではコンデンサとLSI間、コンデンサとフ
イルタ間の高周波インピーダンスと比較した場合、後者
の高周波インピーダンスの方が大きくなるためLSIデ
バイスの貫通電流をデカップリングするように振る舞う
が、貫通電流の増加、或いは、高速化に伴いその機能を
十分果たせなくなってきた。又、LSIデバイスの動作
に伴う電源リップルを十分に低減させる構造になってお
らず、回路を誤動作させる一因になっていた。
【0004】本発明の主な目的は、前記問題点に示した
ノイズフイルタ機能を改良すべく、効率的に部品を配置
し、回路を安定に動作させることができる回路基板を提
供することにある。
ノイズフイルタ機能を改良すべく、効率的に部品を配置
し、回路を安定に動作させることができる回路基板を提
供することにある。
【0005】
【課題を解決するための手段】本発明の回路基板は、接
地されたグランドプレーン(図1の3)と、電源に接続
された主電源プレーン(図1の1)と、前記グランドプ
レーンに接地端子が接続されて搭載された電子回路素子
(図1の4)と、前記電子回路素子の電源端子および前
記主電源プレーン間の電源側配線の途中に設けられたイ
ンダクタ素子(図1のL1)と、前記インダクタ素子の
前記主電源プレーン側の端子および前記グランドプレー
ン間に設けられた第1のコンデンサ(図1のC1)と、
前記インダクタ素子の前記電子回路素子側の端子および
前記グランドプレーン間に設けられた第2のコンデンサ
(図1のC2)と、前記電子回路素子の前記電源端子お
よび前記グランドプレーン間に設けられた第3のコンデ
ンサ(図1のC3)と、前記主電源プレーンおよび前記
グランドプレーン間に設けられた第1の電解コンデンサ
(図1のC101)と、前記インダクタ素子の前記電子
回路素子側の端子および前記グランドプレーン間に設け
られた第2の電解コンデンサ(図1のC102)とを含
むことを特徴とする。
地されたグランドプレーン(図1の3)と、電源に接続
された主電源プレーン(図1の1)と、前記グランドプ
レーンに接地端子が接続されて搭載された電子回路素子
(図1の4)と、前記電子回路素子の電源端子および前
記主電源プレーン間の電源側配線の途中に設けられたイ
ンダクタ素子(図1のL1)と、前記インダクタ素子の
前記主電源プレーン側の端子および前記グランドプレー
ン間に設けられた第1のコンデンサ(図1のC1)と、
前記インダクタ素子の前記電子回路素子側の端子および
前記グランドプレーン間に設けられた第2のコンデンサ
(図1のC2)と、前記電子回路素子の前記電源端子お
よび前記グランドプレーン間に設けられた第3のコンデ
ンサ(図1のC3)と、前記主電源プレーンおよび前記
グランドプレーン間に設けられた第1の電解コンデンサ
(図1のC101)と、前記インダクタ素子の前記電子
回路素子側の端子および前記グランドプレーン間に設け
られた第2の電解コンデンサ(図1のC102)とを含
むことを特徴とする。
【0006】本発明の回路基板は、接地されたグランド
プレーン(図1の3)と、電源に接続された主電源プレ
ーン(図1の1)と、この主電源プレーンから分離され
たサブ電源プレーン(図1の2)と、前記グランドプレ
ーンに接地端子が接続され前記サブ電源プレーンに電源
端子が接続されて搭載された電子回路素子(図1の4)
と、前記サブ電源プレーンおよび前記主電源プレーン間
の電源側配線の途中に設けられたインダクタ素子(図1
のL1)と、前記インダクタ素子の前記主電源プレーン
側の端子および前記グランドプレーン間に設けられた第
1のコンデンサ(図1のC1)と、前記インダクタ素子
の前記サブ電源プレーン側の端子および前記グランドプ
レーン間に設けられた第2のコンデンサ(図1のC2)
と、前記サブ電源プレーンの前記電子回路素子の前記電
源端子の近傍および前記グランドプレーン間に設けられ
た第3のコンデンサ(図1のC3)と、前記主電源プレ
ーンおよび前記グランドプレーン間に設けられた第1の
電解コンデンサ(図1のC101)と、前記サブ電源プ
レーンおよび前記グランドプレーン間に設けられた第2
の電解コンデンサ(図1のC102)とを含むことを特
徴とする。
プレーン(図1の3)と、電源に接続された主電源プレ
ーン(図1の1)と、この主電源プレーンから分離され
たサブ電源プレーン(図1の2)と、前記グランドプレ
ーンに接地端子が接続され前記サブ電源プレーンに電源
端子が接続されて搭載された電子回路素子(図1の4)
と、前記サブ電源プレーンおよび前記主電源プレーン間
の電源側配線の途中に設けられたインダクタ素子(図1
のL1)と、前記インダクタ素子の前記主電源プレーン
側の端子および前記グランドプレーン間に設けられた第
1のコンデンサ(図1のC1)と、前記インダクタ素子
の前記サブ電源プレーン側の端子および前記グランドプ
レーン間に設けられた第2のコンデンサ(図1のC2)
と、前記サブ電源プレーンの前記電子回路素子の前記電
源端子の近傍および前記グランドプレーン間に設けられ
た第3のコンデンサ(図1のC3)と、前記主電源プレ
ーンおよび前記グランドプレーン間に設けられた第1の
電解コンデンサ(図1のC101)と、前記サブ電源プ
レーンおよび前記グランドプレーン間に設けられた第2
の電解コンデンサ(図1のC102)とを含むことを特
徴とする。
【0007】本発明の回路基板は、接地されたグランド
プレーン(図1の3)と、電源に接続された主電源プレ
ーン(図1の1)と、前記グランドプレーンに接地端子
が接続されて搭載された電子回路素子(図1の4)と、
前記電子回路素子の電源端子および前記主電源プレーン
間の電源側配線の途中に設けられたインダクタ素子(図
1のL1)と、前記インダクタ素子の前記主電源プレー
ン側の端子および前記グランドプレーン間に設けられた
第1のコンデンサ(図1のC1)と、前記インダクタ素
子の前記電子回路素子側の端子および前記グランドプレ
ーン間に設けられ前記第1のコンデンサとは静電容量が
異なる第2のコンデンサ(図1のC2)と、前記電子回
路素子の前記電源端子および前記グランドプレーン間に
設けられた第3のコンデンサ(図1のC3)と、前記主
電源プレーンおよび前記グランドプレーン間に設けられ
た第1の電解コンデンサ(図1のC101)と、前記イ
ンダクタ素子の前記電子回路素子側の端子および前記グ
ランドプレーン間に設けられた第2の電解コンデンサ
(図1のC102)とを含むことを特徴とする。
プレーン(図1の3)と、電源に接続された主電源プレ
ーン(図1の1)と、前記グランドプレーンに接地端子
が接続されて搭載された電子回路素子(図1の4)と、
前記電子回路素子の電源端子および前記主電源プレーン
間の電源側配線の途中に設けられたインダクタ素子(図
1のL1)と、前記インダクタ素子の前記主電源プレー
ン側の端子および前記グランドプレーン間に設けられた
第1のコンデンサ(図1のC1)と、前記インダクタ素
子の前記電子回路素子側の端子および前記グランドプレ
ーン間に設けられ前記第1のコンデンサとは静電容量が
異なる第2のコンデンサ(図1のC2)と、前記電子回
路素子の前記電源端子および前記グランドプレーン間に
設けられた第3のコンデンサ(図1のC3)と、前記主
電源プレーンおよび前記グランドプレーン間に設けられ
た第1の電解コンデンサ(図1のC101)と、前記イ
ンダクタ素子の前記電子回路素子側の端子および前記グ
ランドプレーン間に設けられた第2の電解コンデンサ
(図1のC102)とを含むことを特徴とする。
【0008】本発明の回路基板は、接地されたグランド
プレーン(図1の3)と、電源に接続された主電源プレ
ーン(図1の1)と、前記グランドプレーンに接地端子
が接続されて搭載された電子回路素子(図1の4)と、
前記電子回路素子の電源端子および前記主電源プレーン
間の電源側配線の途中に設けられたインダクタ素子(図
1のL4)と、前記インダクタ素子の前記主電源プレー
ン側の端子および前記グランドプレーン間に設けられた
第1のコンデンサ(図1のC1)と、前記インダクタ素
子の前記電子回路素子側の端子および前記グランドプレ
ーン間に設けられた第2のコンデンサ(図1のC2)
と、前記電子回路素子の前記電源端子および前記グラン
ドプレーン間に設けられた第3のコンデンサ(図1のC
3)と、前記主電源プレーンおよび前記グランドプレー
ン間に設けられた第1の電解コンデンサ(図1のC10
1)と、前記インダクタ素子の前記電子回路素子側の端
子および前記グランドプレーン間に設けられた第2の電
解コンデンサ(図1のC102)とを含み、前記第1の
コンデンサおよび前記インダクタ素子ならびに前記第2
のコンデンサおよび前記電源側配線の前記第2のコンデ
ンサの接続部から前記第3のコンデンサの接続部までの
部分のパターン長が生ずるインダクタ成分で多段フィル
タを構成したことを特徴とする。
プレーン(図1の3)と、電源に接続された主電源プレ
ーン(図1の1)と、前記グランドプレーンに接地端子
が接続されて搭載された電子回路素子(図1の4)と、
前記電子回路素子の電源端子および前記主電源プレーン
間の電源側配線の途中に設けられたインダクタ素子(図
1のL4)と、前記インダクタ素子の前記主電源プレー
ン側の端子および前記グランドプレーン間に設けられた
第1のコンデンサ(図1のC1)と、前記インダクタ素
子の前記電子回路素子側の端子および前記グランドプレ
ーン間に設けられた第2のコンデンサ(図1のC2)
と、前記電子回路素子の前記電源端子および前記グラン
ドプレーン間に設けられた第3のコンデンサ(図1のC
3)と、前記主電源プレーンおよび前記グランドプレー
ン間に設けられた第1の電解コンデンサ(図1のC10
1)と、前記インダクタ素子の前記電子回路素子側の端
子および前記グランドプレーン間に設けられた第2の電
解コンデンサ(図1のC102)とを含み、前記第1の
コンデンサおよび前記インダクタ素子ならびに前記第2
のコンデンサおよび前記電源側配線の前記第2のコンデ
ンサの接続部から前記第3のコンデンサの接続部までの
部分のパターン長が生ずるインダクタ成分で多段フィル
タを構成したことを特徴とする。
【0009】本発明の回路基板は、接地されたグランド
プレーン(図1の3)と、電源に接続された主電源プレ
ーン(図1の1)と、前記グランドプレーンに接地端子
が接続されて搭載された電子回路素子(図1の4)と、
前記電子回路素子の電源端子および前記主電源プレーン
間の電源側配線の途中に設けられたインダクタ素子(図
1のL1)と、前記インダクタ素子の前記主電源プレー
ン側の端子および前記グランドプレーン間に設けられた
第1のコンデンサ(図1のC1)と、前記インダクタ素
子の前記電子回路素子側の端子および前記グランドプレ
ーン間に設けられた第2のコンデンサ(図1のC2)
と、前記電子回路素子の前記電源端子および前記グラン
ドプレーン間に設けられた第3のコンデンサ(図1のC
3)と、前記主電源プレーンおよび前記グランドプレー
ン間に設けられた第1の電解コンデンサ(図1のC10
1)と、前記インダクタ素子の前記電子回路素子側の端
子および前記グランドプレーン間に設けられた第2の電
解コンデンサ(図1のC102)とを含み、前記電源側
配線の前記第2のコンデンサの接続部から前記第3のコ
ンデンサの接続部までが周波数が1GHzの電磁波の1
/4波長より僅かに短いことを特徴とする。
プレーン(図1の3)と、電源に接続された主電源プレ
ーン(図1の1)と、前記グランドプレーンに接地端子
が接続されて搭載された電子回路素子(図1の4)と、
前記電子回路素子の電源端子および前記主電源プレーン
間の電源側配線の途中に設けられたインダクタ素子(図
1のL1)と、前記インダクタ素子の前記主電源プレー
ン側の端子および前記グランドプレーン間に設けられた
第1のコンデンサ(図1のC1)と、前記インダクタ素
子の前記電子回路素子側の端子および前記グランドプレ
ーン間に設けられた第2のコンデンサ(図1のC2)
と、前記電子回路素子の前記電源端子および前記グラン
ドプレーン間に設けられた第3のコンデンサ(図1のC
3)と、前記主電源プレーンおよび前記グランドプレー
ン間に設けられた第1の電解コンデンサ(図1のC10
1)と、前記インダクタ素子の前記電子回路素子側の端
子および前記グランドプレーン間に設けられた第2の電
解コンデンサ(図1のC102)とを含み、前記電源側
配線の前記第2のコンデンサの接続部から前記第3のコ
ンデンサの接続部までが周波数が1GHzの電磁波の1
/4波長より僅かに短いことを特徴とする。
【0010】上述の回路基板における前記インダクタ素
子は、例えばフェライトビーズである。
子は、例えばフェライトビーズである。
【0011】本発明の回路基板は、ビーズフェライト等
のインダクタ素子ならびに第1および第2のコンデンサ
からなるπ型配置フイルタの機能を向上すべく、インダ
クタ素子と第3のコンデンサの間隔をあける。また、第
1および第2のコンデンサの静電容量は異なる値とす
る。更に、π型配置フィルタの前後に電解コンデンサを
付加するということが行われている。
のインダクタ素子ならびに第1および第2のコンデンサ
からなるπ型配置フイルタの機能を向上すべく、インダ
クタ素子と第3のコンデンサの間隔をあける。また、第
1および第2のコンデンサの静電容量は異なる値とす
る。更に、π型配置フィルタの前後に電解コンデンサを
付加するということが行われている。
【0012】本発明の回路基板によれば、回路の安定動
作が向上し、更に極めて効率的に動作電磁ノイズを低減
させることができる。すなわち、一般に電解コンデンサ
はLSI等の電子回路素子の高速動作に伴うリップルを
低減させる効果を有する。また、コンデンサは固有の静
電容量値によりノイズの減衰特性を有することは既知の
事実である。2つの異なる第1および第2のコンデンサ
をフェライトビーズ等のインダクタ素子と組み合わせた
π型配置フイルタは、広帯域なノイズフイルタを形成
し、LSI等の動作電磁ノイズを減衰させることで回路
基板からの電磁放射ノイズを低減させる。
作が向上し、更に極めて効率的に動作電磁ノイズを低減
させることができる。すなわち、一般に電解コンデンサ
はLSI等の電子回路素子の高速動作に伴うリップルを
低減させる効果を有する。また、コンデンサは固有の静
電容量値によりノイズの減衰特性を有することは既知の
事実である。2つの異なる第1および第2のコンデンサ
をフェライトビーズ等のインダクタ素子と組み合わせた
π型配置フイルタは、広帯域なノイズフイルタを形成
し、LSI等の動作電磁ノイズを減衰させることで回路
基板からの電磁放射ノイズを低減させる。
【0013】
【発明の実施の形態】本発明の実施の形態について面図
を参照して詳細に説明する。
を参照して詳細に説明する。
【0014】図1は本発明の実施の形態の回路基板の模
式的な平面図である。
式的な平面図である。
【0015】本実施の形態の回路基板は、多層基板で、
1つの層に主電源プレーン1およびサブ電源プレ−ン2
が互いに分離されて設けられ、他の層にグランドプレー
ン3が設けられている。LSIデバイス4の電源端子が
サブ電源プレーン2に接続され、接地端子がグランドプ
レーン3に接続され、単数または複数のコンデンサC3
がサブ電源プレーン2およびグランドプレーン3の間に
接続されている。
1つの層に主電源プレーン1およびサブ電源プレ−ン2
が互いに分離されて設けられ、他の層にグランドプレー
ン3が設けられている。LSIデバイス4の電源端子が
サブ電源プレーン2に接続され、接地端子がグランドプ
レーン3に接続され、単数または複数のコンデンサC3
がサブ電源プレーン2およびグランドプレーン3の間に
接続されている。
【0016】主電源プレーン1とサブ電源プレーン2間
にパスコン(バイパスコンデンサ)C1、C2とフェラ
イトビーズL1で構成されたπ型配置フイルタを接続す
る。すなわち、主電源プレーン1とサブ電源プレーン2
との間の電源側配線5の途中にフェライトビーズL1を
設け、フェライトビーズL1のサブ電源プレーン2側の
端子およびグランドプレーン3の間にパスコンC2を接
続し、フェライトビーズL1の主電源プレーン1側の端
子およびグランドプレーン3の間にパスコンC1を接続
する。また、主電源プレーン1およびサブ電源プレーン
2は、それぞれ電解コンデンサC101およびC102
を介してグランドプレーン3と接続される。
にパスコン(バイパスコンデンサ)C1、C2とフェラ
イトビーズL1で構成されたπ型配置フイルタを接続す
る。すなわち、主電源プレーン1とサブ電源プレーン2
との間の電源側配線5の途中にフェライトビーズL1を
設け、フェライトビーズL1のサブ電源プレーン2側の
端子およびグランドプレーン3の間にパスコンC2を接
続し、フェライトビーズL1の主電源プレーン1側の端
子およびグランドプレーン3の間にパスコンC1を接続
する。また、主電源プレーン1およびサブ電源プレーン
2は、それぞれ電解コンデンサC101およびC102
を介してグランドプレーン3と接続される。
【0017】なお、図1において、コンデンサC1、C
2、C3、C101、C102およびLSIデバイス4
の下側を結ぶ線は、グランドプレーン3を示す。LSI
デバイス4およびコンデンサC3、C102の上側を結
ぶ線でサブ電源プレーン2を示す矩形の範囲内の部分
は、サブ電源プレーン2を示し、コンデンサC1、C
2、C101の上側を結び途中にフェライトビーズL1
が介在する線は、主電源プレーン1とサブ電源プレーン
2とを結ぶ電源側配線5を示す。また、図示していない
外部配線により、主電源プレーン1は電源回路に接続さ
れ、グランドプレーン3は接地されている。
2、C3、C101、C102およびLSIデバイス4
の下側を結ぶ線は、グランドプレーン3を示す。LSI
デバイス4およびコンデンサC3、C102の上側を結
ぶ線でサブ電源プレーン2を示す矩形の範囲内の部分
は、サブ電源プレーン2を示し、コンデンサC1、C
2、C101の上側を結び途中にフェライトビーズL1
が介在する線は、主電源プレーン1とサブ電源プレーン
2とを結ぶ電源側配線5を示す。また、図示していない
外部配線により、主電源プレーン1は電源回路に接続さ
れ、グランドプレーン3は接地されている。
【0018】パスコンC1とC2の静電容量はそれぞれ
異なる値を有している。また、電解コンデンサC101
およびC102は他のコンデンサC1〜C3の静電容量
より十分大きな値とする。コンデンサC2はコンデンサ
C3やLSIデバイス4からある程度のパターン長D1
を持たせて実装する。パターン長D1の配線によって発
生するインダクタンス成分をDLとする。
異なる値を有している。また、電解コンデンサC101
およびC102は他のコンデンサC1〜C3の静電容量
より十分大きな値とする。コンデンサC2はコンデンサ
C3やLSIデバイス4からある程度のパターン長D1
を持たせて実装する。パターン長D1の配線によって発
生するインダクタンス成分をDLとする。
【0019】次に、本実施の形態の回路基板の動作につ
いて説明する。
いて説明する。
【0020】図1に示した様にコンデンサC3はLSI
デバイス4のデカップリングコンデンサとなる。LSI
デバイス4の動作に伴う電磁ノイズはコンデンサC3に
て、その多くをLSIデバイス4内部でループさせる。
また、ループしきれなかったノイズはπ型配置フイルタ
のフェライトビーズL1が高周波帯域で発生するインダ
クタンス成分で減衰され、主電源プレーン1へのノイズ
進入を抑制する。
デバイス4のデカップリングコンデンサとなる。LSI
デバイス4の動作に伴う電磁ノイズはコンデンサC3に
て、その多くをLSIデバイス4内部でループさせる。
また、ループしきれなかったノイズはπ型配置フイルタ
のフェライトビーズL1が高周波帯域で発生するインダ
クタンス成分で減衰され、主電源プレーン1へのノイズ
進入を抑制する。
【0021】また、フェライトビーズL1の前後に付加
した静電容量の異なるコンデンサC1およびC2により
広帯域なπ型配置ノイズフイルタを形成し、パターン長
D1のインダクタンス成分DLを利用することでコンデ
ンサC1とフェライトビーズL1、コンデンサC2とイ
ンダクタンス成分DLの多段フイルタを形成し、効果的
な電源のノイズフイルタリングを可能にする。更にLS
Iデバイス4が接続されたサブ電源プレーン2を安定化
させる為、コンデンサC1およびC2の外側に電解コン
デンサC101およびC102を実装する。
した静電容量の異なるコンデンサC1およびC2により
広帯域なπ型配置ノイズフイルタを形成し、パターン長
D1のインダクタンス成分DLを利用することでコンデ
ンサC1とフェライトビーズL1、コンデンサC2とイ
ンダクタンス成分DLの多段フイルタを形成し、効果的
な電源のノイズフイルタリングを可能にする。更にLS
Iデバイス4が接続されたサブ電源プレーン2を安定化
させる為、コンデンサC1およびC2の外側に電解コン
デンサC101およびC102を実装する。
【0022】なお、上述のようにパスコンC2とC3の
間に、ある程度の距離としてパターン長D1を設けた
が、このパターン長D1はEMI規格の上限周波数(現
状1GHz)の電磁波の1/4波長(約75ミリメート
ル)よりわずかに短くすることが望ましい。すなわち、
製作上の誤差を見込んで4/1波長を越えない範囲で、
しかも4/1波長に近づけるのが望ましい。
間に、ある程度の距離としてパターン長D1を設けた
が、このパターン長D1はEMI規格の上限周波数(現
状1GHz)の電磁波の1/4波長(約75ミリメート
ル)よりわずかに短くすることが望ましい。すなわち、
製作上の誤差を見込んで4/1波長を越えない範囲で、
しかも4/1波長に近づけるのが望ましい。
【0023】
【発明の効果】本発明は、LSIデバイス等の電子回路
素子を搭載した回路基板の安定化した電源フイルタリン
グを安価な部品の組み合わせにより実現できる効果があ
る。
素子を搭載した回路基板の安定化した電源フイルタリン
グを安価な部品の組み合わせにより実現できる効果があ
る。
【0024】その理由は、静電容量の異なる第1および
第2のコンデンサをフェライトビーズ等のインダクタ素
子と組み合わせることで広帯域なπ型配置フイルタを形
成させる為である。また、電源側配線の第2のコンデン
サの接続部および電子回路素子に対応して設けた第3の
コンデンサの接続部の間に、ある程度の距離のパターン
長を設けてインダクタンス成分を発生させることで前記
π型配置フイルタのコンデンサやフェライトビーズを組
み合わせて多段ノイズフイルタを形成するからである。
そして、この両側に電解コンデンサを設け、低周波から
高周波帯域においてノイズ発生を抑制し、且つ、安定し
たLSI回路等の動作を提供するものである。
第2のコンデンサをフェライトビーズ等のインダクタ素
子と組み合わせることで広帯域なπ型配置フイルタを形
成させる為である。また、電源側配線の第2のコンデン
サの接続部および電子回路素子に対応して設けた第3の
コンデンサの接続部の間に、ある程度の距離のパターン
長を設けてインダクタンス成分を発生させることで前記
π型配置フイルタのコンデンサやフェライトビーズを組
み合わせて多段ノイズフイルタを形成するからである。
そして、この両側に電解コンデンサを設け、低周波から
高周波帯域においてノイズ発生を抑制し、且つ、安定し
たLSI回路等の動作を提供するものである。
【図1】本発明の実施の形態の回路基板の模式的な平面
図である。
図である。
1 主電源プレーン
2 サブ電源プレーン
3 グランドプレーン
4 LSIデバイス
5 電源側配線
C1〜C3 コンデンサ
C101、C102 電解コンデンサ
D1 パターン長
DL インダクタンス成分
L1 フェライトビーズ
フロントページの続き
Fターム(参考) 5E321 AA17 AA32 BB51 CC12 GG05
GG09
5E338 AA03 BB75 CC06 EE13
5E346 AA12 AA15 AA35 BB02 BB03
BB04 BB06 BB16 FF45 GG40
HH01
5J024 AA01 BA01 DA01 DA26 DA32
EA01 EA09
Claims (6)
- 【請求項1】 接地されたグランドプレーンと、電源に
接続された主電源プレーンと、前記グランドプレーンに
接地端子が接続されて搭載された電子回路素子と、前記
電子回路素子の電源端子および前記主電源プレーン間の
電源側配線の途中に設けられたインダクタ素子と、前記
インダクタ素子の前記主電源プレーン側の端子および前
記グランドプレーン間に設けられた第1のコンデンサ
と、前記インダクタ素子の前記電子回路素子側の端子お
よび前記グランドプレーン間に設けられた第2のコンデ
ンサと、前記電子回路素子の前記電源端子および前記グ
ランドプレーン間に設けられた第3のコンデンサと、前
記主電源プレーンおよび前記グランドプレーン間に設け
られた第1の電解コンデンサと、前記インダクタ素子の
前記電子回路素子側の端子および前記グランドプレーン
間に設けられた第2の電解コンデンサとを含むことを特
徴とする回路基板。 - 【請求項2】 接地されたグランドプレーンと、電源に
接続された主電源プレーンと、この主電源プレーンから
分離されたサブ電源プレーンと、前記グランドプレーン
に接地端子が接続され前記サブ電源プレーンに電源端子
が接続されて搭載された電子回路素子と、前記サブ電源
プレーンおよび前記主電源プレーン間の電源側配線の途
中に設けられたインダクタ素子と、前記インダクタ素子
の前記主電源プレーン側の端子および前記グランドプレ
ーン間に設けられた第1のコンデンサと、前記インダク
タ素子の前記サブ電源プレーン側の端子および前記グラ
ンドプレーン間に設けられた第2のコンデンサと、前記
サブ電源プレーンの前記電子回路素子の前記電源端子の
近傍および前記グランドプレーン間に設けられた第3の
コンデンサと、前記主電源プレーンおよび前記グランド
プレーン間に設けられた第1の電解コンデンサと、前記
サブ電源プレーンおよび前記グランドプレーン間に設け
られた第2の電解コンデンサとを含むことを特徴とする
回路基板。 - 【請求項3】 接地されたグランドプレーンと、電源に
接続された主電源プレーンと、前記グランドプレーンに
接地端子が接続されて搭載された電子回路素子と、前記
電子回路素子の電源端子および前記主電源プレーン間の
電源側配線の途中に設けられたインダクタ素子と、前記
インダクタ素子の前記主電源プレーン側の端子および前
記グランドプレーン間に設けられた第1のコンデンサ
と、前記インダクタ素子の前記電子回路素子側の端子お
よび前記グランドプレーン間に設けられ前記第1のコン
デンサとは静電容量が異なる第2のコンデンサと、前記
電子回路素子の前記電源端子および前記グランドプレー
ン間に設けられた第3のコンデンサと、前記主電源プレ
ーンおよび前記グランドプレーン間に設けられた第1の
電解コンデンサと、前記インダクタ素子の前記電子回路
素子側の端子および前記グランドプレーン間に設けられ
た第2の電解コンデンサとを含むことを特徴とする回路
基板。 - 【請求項4】 接地されたグランドプレーンと、電源に
接続された主電源プレーンと、前記グランドプレーンに
接地端子が接続されて搭載された電子回路素子と、前記
電子回路素子の電源端子および前記主電源プレーン間の
電源側配線の途中に設けられたインダクタ素子と、前記
インダクタ素子の前記主電源プレーン側の端子および前
記グランドプレーン間に設けられた第1のコンデンサ
と、前記インダクタ素子の前記電子回路素子側の端子お
よび前記グランドプレーン間に設けられた第2のコンデ
ンサと、前記電子回路素子の前記電源端子および前記グ
ランドプレーン間に設けられた第3のコンデンサと、前
記主電源プレーンおよび前記グランドプレーン間に設け
られた第1の電解コンデンサと、前記インダクタ素子の
前記電子回路素子側の端子および前記グランドプレーン
間に設けられた第2の電解コンデンサとを含み、前記第
1のコンデンサおよび前記インダクタ素子ならびに前記
第2のコンデンサおよび前記電源側配線の前記第2のコ
ンデンサの接続部から前記第3のコンデンサの接続部ま
での部分のパターン長が生ずるインダクタ成分で多段フ
ィルタを構成したことを特徴とする回路基板。 - 【請求項5】 接地されたグランドプレーンと、電源に
接続された主電源プレーンと、前記グランドプレーンに
接地端子が接続されて搭載された電子回路素子と、前記
電子回路素子の電源端子および前記主電源プレーン間の
電源側配線の途中に設けられたインダクタ素子と、前記
インダクタ素子の前記主電源プレーン側の端子および前
記グランドプレーン間に設けられた第1のコンデンサ
と、前記インダクタ素子の前記電子回路素子側の端子お
よび前記グランドプレーン間に設けられた第2のコンデ
ンサと、前記電子回路素子の前記電源端子および前記グ
ランドプレーン間に設けられた第3のコンデンサと、前
記主電源プレーンおよび前記グランドプレーン間に設け
られた第1の電解コンデンサと、前記インダクタ素子の
前記電子回路素子側の端子および前記グランドプレーン
間に設けられた第2の電解コンデンサとを含み、前記電
源側配線の前記第2のコンデンサの接続部から前記第3
のコンデンサの接続部までが周波数が1GHzの電磁波
の1/4波長より僅かに短いことを特徴とする回路基
板。 - 【請求項6】 前記インダクタ素子は、フェライトビー
ズであることを特徴とする請求項1〜5のいずれかに記
載の回路基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001251658A JP2003069169A (ja) | 2001-08-22 | 2001-08-22 | 回路基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001251658A JP2003069169A (ja) | 2001-08-22 | 2001-08-22 | 回路基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003069169A true JP2003069169A (ja) | 2003-03-07 |
Family
ID=19080265
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001251658A Pending JP2003069169A (ja) | 2001-08-22 | 2001-08-22 | 回路基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003069169A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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WO2007129526A1 (ja) * | 2006-05-08 | 2007-11-15 | Ibiden Co., Ltd. | インダクタ及びこれを利用した電源回路 |
US7764510B2 (en) | 2005-11-15 | 2010-07-27 | Brother Kogyo Kabushiki Kaisha | Electronic apparatus |
US8063480B2 (en) | 2006-02-28 | 2011-11-22 | Canon Kabushiki Kaisha | Printed board and semiconductor integrated circuit |
CN106981974A (zh) * | 2017-04-05 | 2017-07-25 | 延锋伟世通电子科技(上海)有限公司 | 一种抑制发动机噪音的车载电源接口电路 |
-
2001
- 2001-08-22 JP JP2001251658A patent/JP2003069169A/ja active Pending
Cited By (16)
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US7855626B2 (en) | 2006-05-08 | 2010-12-21 | Ibiden Co., Ltd. | Inductor and electric power supply using it |
US7868728B2 (en) | 2006-05-08 | 2011-01-11 | Ibiden Co., Ltd. | Inductor and electric power supply using it |
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RD01 | Notification of change of attorney |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050428 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050510 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050913 |