JP2003069169A - 回路基板 - Google Patents
回路基板Info
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- ground plane
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- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Abstract
(57)【要約】
【課題】電磁放射ノイズを最小化し、安定化した電源シ
ステムを備えた回路基板を提供する。 【解決手段】グランド層および電源層を有する多層基板
において、電源層に設けた主電源プレーン１とサブ電源
プレーン２をフイルタを介して接続する。このフイルタ
はフェライトビーズＬ１とコンデンサＣ１、Ｃ２で形成
したπ型配置の構造を持ち、回路基板からの電磁放射ノ
イズを最小にさせる効果を有する。又、π型配置フィル
タ前後には電解コンデンサＣ１０１、Ｃ１０２を有し、
ＬＳＩデバイス４等に対し安定した電源を供給する。
ステムを備えた回路基板を提供する。 【解決手段】グランド層および電源層を有する多層基板
において、電源層に設けた主電源プレーン１とサブ電源
プレーン２をフイルタを介して接続する。このフイルタ
はフェライトビーズＬ１とコンデンサＣ１、Ｃ２で形成
したπ型配置の構造を持ち、回路基板からの電磁放射ノ
イズを最小にさせる効果を有する。又、π型配置フィル
タ前後には電解コンデンサＣ１０１、Ｃ１０２を有し、
ＬＳＩデバイス４等に対し安定した電源を供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、回路基板に関し、
特に回路の安定動作を確保し、更に、電磁環境適合性
（ＥＭＣ）を改善するために搭載したＬＳＩデバイスの
電源フィルタリングを設けた回路基板に関する。
特に回路の安定動作を確保し、更に、電磁環境適合性
（ＥＭＣ）を改善するために搭載したＬＳＩデバイスの
電源フィルタリングを設けた回路基板に関する。
【０００２】
【従来の技術】従来、この種の回路基板は、ＬＳＩデバ
イスの電源入力に対してコンデンサを介しグランド配線
と接続させ、フェライトビーズ等のインダクタンス成分
を有する部品を用いて電源のフイルタリングを行ってき
た。
イスの電源入力に対してコンデンサを介しグランド配線
と接続させ、フェライトビーズ等のインダクタンス成分
を有する部品を用いて電源のフイルタリングを行ってき
た。
【０００３】
【発明が解決しようとする課題】上述の従来の配線基板
では、以下のような問題がある。従来の配線基板では搭
載したＬＳＩデバイスの電源にコンデンサを付加した構
成をとっていたが、こうしたコンデンサは分離した電源
プレーン上ではコンデンサとＬＳＩ間、コンデンサとフ
イルタ間の高周波インピーダンスと比較した場合、後者
の高周波インピーダンスの方が大きくなるためＬＳＩデ
バイスの貫通電流をデカップリングするように振る舞う
が、貫通電流の増加、或いは、高速化に伴いその機能を
十分果たせなくなってきた。又、ＬＳＩデバイスの動作
に伴う電源リップルを十分に低減させる構造になってお
らず、回路を誤動作させる一因になっていた。
では、以下のような問題がある。従来の配線基板では搭
載したＬＳＩデバイスの電源にコンデンサを付加した構
成をとっていたが、こうしたコンデンサは分離した電源
プレーン上ではコンデンサとＬＳＩ間、コンデンサとフ
イルタ間の高周波インピーダンスと比較した場合、後者
の高周波インピーダンスの方が大きくなるためＬＳＩデ
バイスの貫通電流をデカップリングするように振る舞う
が、貫通電流の増加、或いは、高速化に伴いその機能を
十分果たせなくなってきた。又、ＬＳＩデバイスの動作
に伴う電源リップルを十分に低減させる構造になってお
らず、回路を誤動作させる一因になっていた。
【０００４】本発明の主な目的は、前記問題点に示した
ノイズフイルタ機能を改良すべく、効率的に部品を配置
し、回路を安定に動作させることができる回路基板を提
供することにある。
ノイズフイルタ機能を改良すべく、効率的に部品を配置
し、回路を安定に動作させることができる回路基板を提
供することにある。
【０００５】
【課題を解決するための手段】本発明の回路基板は、接
地されたグランドプレーン（図１の３）と、電源に接続
された主電源プレーン（図１の１）と、前記グランドプ
レーンに接地端子が接続されて搭載された電子回路素子
（図１の４）と、前記電子回路素子の電源端子および前
記主電源プレーン間の電源側配線の途中に設けられたイ
ンダクタ素子（図１のＬ１）と、前記インダクタ素子の
前記主電源プレーン側の端子および前記グランドプレー
ン間に設けられた第１のコンデンサ（図１のＣ１）と、
前記インダクタ素子の前記電子回路素子側の端子および
前記グランドプレーン間に設けられた第２のコンデンサ
（図１のＣ２）と、前記電子回路素子の前記電源端子お
よび前記グランドプレーン間に設けられた第３のコンデ
ンサ（図１のＣ３）と、前記主電源プレーンおよび前記
グランドプレーン間に設けられた第１の電解コンデンサ
（図１のＣ１０１）と、前記インダクタ素子の前記電子
回路素子側の端子および前記グランドプレーン間に設け
られた第２の電解コンデンサ（図１のＣ１０２）とを含
むことを特徴とする。
地されたグランドプレーン（図１の３）と、電源に接続
された主電源プレーン（図１の１）と、前記グランドプ
レーンに接地端子が接続されて搭載された電子回路素子
（図１の４）と、前記電子回路素子の電源端子および前
記主電源プレーン間の電源側配線の途中に設けられたイ
ンダクタ素子（図１のＬ１）と、前記インダクタ素子の
前記主電源プレーン側の端子および前記グランドプレー
ン間に設けられた第１のコンデンサ（図１のＣ１）と、
前記インダクタ素子の前記電子回路素子側の端子および
前記グランドプレーン間に設けられた第２のコンデンサ
（図１のＣ２）と、前記電子回路素子の前記電源端子お
よび前記グランドプレーン間に設けられた第３のコンデ
ンサ（図１のＣ３）と、前記主電源プレーンおよび前記
グランドプレーン間に設けられた第１の電解コンデンサ
（図１のＣ１０１）と、前記インダクタ素子の前記電子
回路素子側の端子および前記グランドプレーン間に設け
られた第２の電解コンデンサ（図１のＣ１０２）とを含
むことを特徴とする。
【０００６】本発明の回路基板は、接地されたグランド
プレーン（図１の３）と、電源に接続された主電源プレ
ーン（図１の１）と、この主電源プレーンから分離され
たサブ電源プレーン（図１の２）と、前記グランドプレ
ーンに接地端子が接続され前記サブ電源プレーンに電源
端子が接続されて搭載された電子回路素子（図１の４）
と、前記サブ電源プレーンおよび前記主電源プレーン間
の電源側配線の途中に設けられたインダクタ素子（図１
のＬ１）と、前記インダクタ素子の前記主電源プレーン
側の端子および前記グランドプレーン間に設けられた第
１のコンデンサ（図１のＣ１）と、前記インダクタ素子
の前記サブ電源プレーン側の端子および前記グランドプ
レーン間に設けられた第２のコンデンサ（図１のＣ２）
と、前記サブ電源プレーンの前記電子回路素子の前記電
源端子の近傍および前記グランドプレーン間に設けられ
た第３のコンデンサ（図１のＣ３）と、前記主電源プレ
ーンおよび前記グランドプレーン間に設けられた第１の
電解コンデンサ（図１のＣ１０１）と、前記サブ電源プ
レーンおよび前記グランドプレーン間に設けられた第２
の電解コンデンサ（図１のＣ１０２）とを含むことを特
徴とする。
プレーン（図１の３）と、電源に接続された主電源プレ
ーン（図１の１）と、この主電源プレーンから分離され
たサブ電源プレーン（図１の２）と、前記グランドプレ
ーンに接地端子が接続され前記サブ電源プレーンに電源
端子が接続されて搭載された電子回路素子（図１の４）
と、前記サブ電源プレーンおよび前記主電源プレーン間
の電源側配線の途中に設けられたインダクタ素子（図１
のＬ１）と、前記インダクタ素子の前記主電源プレーン
側の端子および前記グランドプレーン間に設けられた第
１のコンデンサ（図１のＣ１）と、前記インダクタ素子
の前記サブ電源プレーン側の端子および前記グランドプ
レーン間に設けられた第２のコンデンサ（図１のＣ２）
と、前記サブ電源プレーンの前記電子回路素子の前記電
源端子の近傍および前記グランドプレーン間に設けられ
た第３のコンデンサ（図１のＣ３）と、前記主電源プレ
ーンおよび前記グランドプレーン間に設けられた第１の
電解コンデンサ（図１のＣ１０１）と、前記サブ電源プ
レーンおよび前記グランドプレーン間に設けられた第２
の電解コンデンサ（図１のＣ１０２）とを含むことを特
徴とする。
【０００７】本発明の回路基板は、接地されたグランド
プレーン（図１の３）と、電源に接続された主電源プレ
ーン（図１の１）と、前記グランドプレーンに接地端子
が接続されて搭載された電子回路素子（図１の４）と、
前記電子回路素子の電源端子および前記主電源プレーン
間の電源側配線の途中に設けられたインダクタ素子（図
１のＬ１）と、前記インダクタ素子の前記主電源プレー
ン側の端子および前記グランドプレーン間に設けられた
第１のコンデンサ（図１のＣ１）と、前記インダクタ素
子の前記電子回路素子側の端子および前記グランドプレ
ーン間に設けられ前記第１のコンデンサとは静電容量が
異なる第２のコンデンサ（図１のＣ２）と、前記電子回
路素子の前記電源端子および前記グランドプレーン間に
設けられた第３のコンデンサ（図１のＣ３）と、前記主
電源プレーンおよび前記グランドプレーン間に設けられ
た第１の電解コンデンサ（図１のＣ１０１）と、前記イ
ンダクタ素子の前記電子回路素子側の端子および前記グ
ランドプレーン間に設けられた第２の電解コンデンサ
（図１のＣ１０２）とを含むことを特徴とする。
プレーン（図１の３）と、電源に接続された主電源プレ
ーン（図１の１）と、前記グランドプレーンに接地端子
が接続されて搭載された電子回路素子（図１の４）と、
前記電子回路素子の電源端子および前記主電源プレーン
間の電源側配線の途中に設けられたインダクタ素子（図
１のＬ１）と、前記インダクタ素子の前記主電源プレー
ン側の端子および前記グランドプレーン間に設けられた
第１のコンデンサ（図１のＣ１）と、前記インダクタ素
子の前記電子回路素子側の端子および前記グランドプレ
ーン間に設けられ前記第１のコンデンサとは静電容量が
異なる第２のコンデンサ（図１のＣ２）と、前記電子回
路素子の前記電源端子および前記グランドプレーン間に
設けられた第３のコンデンサ（図１のＣ３）と、前記主
電源プレーンおよび前記グランドプレーン間に設けられ
た第１の電解コンデンサ（図１のＣ１０１）と、前記イ
ンダクタ素子の前記電子回路素子側の端子および前記グ
ランドプレーン間に設けられた第２の電解コンデンサ
（図１のＣ１０２）とを含むことを特徴とする。
【０００８】本発明の回路基板は、接地されたグランド
プレーン（図１の３）と、電源に接続された主電源プレ
ーン（図１の１）と、前記グランドプレーンに接地端子
が接続されて搭載された電子回路素子（図１の４）と、
前記電子回路素子の電源端子および前記主電源プレーン
間の電源側配線の途中に設けられたインダクタ素子（図
１のＬ４）と、前記インダクタ素子の前記主電源プレー
ン側の端子および前記グランドプレーン間に設けられた
第１のコンデンサ（図１のＣ１）と、前記インダクタ素
子の前記電子回路素子側の端子および前記グランドプレ
ーン間に設けられた第２のコンデンサ（図１のＣ２）
と、前記電子回路素子の前記電源端子および前記グラン
ドプレーン間に設けられた第３のコンデンサ（図１のＣ
３）と、前記主電源プレーンおよび前記グランドプレー
ン間に設けられた第１の電解コンデンサ（図１のＣ１０
１）と、前記インダクタ素子の前記電子回路素子側の端
子および前記グランドプレーン間に設けられた第２の電
解コンデンサ（図１のＣ１０２）とを含み、前記第１の
コンデンサおよび前記インダクタ素子ならびに前記第２
のコンデンサおよび前記電源側配線の前記第２のコンデ
ンサの接続部から前記第３のコンデンサの接続部までの
部分のパターン長が生ずるインダクタ成分で多段フィル
タを構成したことを特徴とする。
プレーン（図１の３）と、電源に接続された主電源プレ
ーン（図１の１）と、前記グランドプレーンに接地端子
が接続されて搭載された電子回路素子（図１の４）と、
前記電子回路素子の電源端子および前記主電源プレーン
間の電源側配線の途中に設けられたインダクタ素子（図
１のＬ４）と、前記インダクタ素子の前記主電源プレー
ン側の端子および前記グランドプレーン間に設けられた
第１のコンデンサ（図１のＣ１）と、前記インダクタ素
子の前記電子回路素子側の端子および前記グランドプレ
ーン間に設けられた第２のコンデンサ（図１のＣ２）
と、前記電子回路素子の前記電源端子および前記グラン
ドプレーン間に設けられた第３のコンデンサ（図１のＣ
３）と、前記主電源プレーンおよび前記グランドプレー
ン間に設けられた第１の電解コンデンサ（図１のＣ１０
１）と、前記インダクタ素子の前記電子回路素子側の端
子および前記グランドプレーン間に設けられた第２の電
解コンデンサ（図１のＣ１０２）とを含み、前記第１の
コンデンサおよび前記インダクタ素子ならびに前記第２
のコンデンサおよび前記電源側配線の前記第２のコンデ
ンサの接続部から前記第３のコンデンサの接続部までの
部分のパターン長が生ずるインダクタ成分で多段フィル
タを構成したことを特徴とする。
【０００９】本発明の回路基板は、接地されたグランド
プレーン（図１の３）と、電源に接続された主電源プレ
ーン（図１の１）と、前記グランドプレーンに接地端子
が接続されて搭載された電子回路素子（図１の４）と、
前記電子回路素子の電源端子および前記主電源プレーン
間の電源側配線の途中に設けられたインダクタ素子（図
１のＬ１）と、前記インダクタ素子の前記主電源プレー
ン側の端子および前記グランドプレーン間に設けられた
第１のコンデンサ（図１のＣ１）と、前記インダクタ素
子の前記電子回路素子側の端子および前記グランドプレ
ーン間に設けられた第２のコンデンサ（図１のＣ２）
と、前記電子回路素子の前記電源端子および前記グラン
ドプレーン間に設けられた第３のコンデンサ（図１のＣ
３）と、前記主電源プレーンおよび前記グランドプレー
ン間に設けられた第１の電解コンデンサ（図１のＣ１０
１）と、前記インダクタ素子の前記電子回路素子側の端
子および前記グランドプレーン間に設けられた第２の電
解コンデンサ（図１のＣ１０２）とを含み、前記電源側
配線の前記第２のコンデンサの接続部から前記第３のコ
ンデンサの接続部までが周波数が１ＧＨｚの電磁波の１
／４波長より僅かに短いことを特徴とする。
プレーン（図１の３）と、電源に接続された主電源プレ
ーン（図１の１）と、前記グランドプレーンに接地端子
が接続されて搭載された電子回路素子（図１の４）と、
前記電子回路素子の電源端子および前記主電源プレーン
間の電源側配線の途中に設けられたインダクタ素子（図
１のＬ１）と、前記インダクタ素子の前記主電源プレー
ン側の端子および前記グランドプレーン間に設けられた
第１のコンデンサ（図１のＣ１）と、前記インダクタ素
子の前記電子回路素子側の端子および前記グランドプレ
ーン間に設けられた第２のコンデンサ（図１のＣ２）
と、前記電子回路素子の前記電源端子および前記グラン
ドプレーン間に設けられた第３のコンデンサ（図１のＣ
３）と、前記主電源プレーンおよび前記グランドプレー
ン間に設けられた第１の電解コンデンサ（図１のＣ１０
１）と、前記インダクタ素子の前記電子回路素子側の端
子および前記グランドプレーン間に設けられた第２の電
解コンデンサ（図１のＣ１０２）とを含み、前記電源側
配線の前記第２のコンデンサの接続部から前記第３のコ
ンデンサの接続部までが周波数が１ＧＨｚの電磁波の１
／４波長より僅かに短いことを特徴とする。
【００１０】上述の回路基板における前記インダクタ素
子は、例えばフェライトビーズである。
子は、例えばフェライトビーズである。
【００１１】本発明の回路基板は、ビーズフェライト等
のインダクタ素子ならびに第１および第２のコンデンサ
からなるπ型配置フイルタの機能を向上すべく、インダ
クタ素子と第３のコンデンサの間隔をあける。また、第
１および第２のコンデンサの静電容量は異なる値とす
る。更に、π型配置フィルタの前後に電解コンデンサを
付加するということが行われている。
のインダクタ素子ならびに第１および第２のコンデンサ
からなるπ型配置フイルタの機能を向上すべく、インダ
クタ素子と第３のコンデンサの間隔をあける。また、第
１および第２のコンデンサの静電容量は異なる値とす
る。更に、π型配置フィルタの前後に電解コンデンサを
付加するということが行われている。
【００１２】本発明の回路基板によれば、回路の安定動
作が向上し、更に極めて効率的に動作電磁ノイズを低減
させることができる。すなわち、一般に電解コンデンサ
はＬＳＩ等の電子回路素子の高速動作に伴うリップルを
低減させる効果を有する。また、コンデンサは固有の静
電容量値によりノイズの減衰特性を有することは既知の
事実である。２つの異なる第１および第２のコンデンサ
をフェライトビーズ等のインダクタ素子と組み合わせた
π型配置フイルタは、広帯域なノイズフイルタを形成
し、ＬＳＩ等の動作電磁ノイズを減衰させることで回路
基板からの電磁放射ノイズを低減させる。
作が向上し、更に極めて効率的に動作電磁ノイズを低減
させることができる。すなわち、一般に電解コンデンサ
はＬＳＩ等の電子回路素子の高速動作に伴うリップルを
低減させる効果を有する。また、コンデンサは固有の静
電容量値によりノイズの減衰特性を有することは既知の
事実である。２つの異なる第１および第２のコンデンサ
をフェライトビーズ等のインダクタ素子と組み合わせた
π型配置フイルタは、広帯域なノイズフイルタを形成
し、ＬＳＩ等の動作電磁ノイズを減衰させることで回路
基板からの電磁放射ノイズを低減させる。
【００１３】
【発明の実施の形態】本発明の実施の形態について面図
を参照して詳細に説明する。
を参照して詳細に説明する。
【００１４】図１は本発明の実施の形態の回路基板の模
式的な平面図である。
式的な平面図である。
【００１５】本実施の形態の回路基板は、多層基板で、
１つの層に主電源プレーン１およびサブ電源プレ−ン２
が互いに分離されて設けられ、他の層にグランドプレー
ン３が設けられている。ＬＳＩデバイス４の電源端子が
サブ電源プレーン２に接続され、接地端子がグランドプ
レーン３に接続され、単数または複数のコンデンサＣ３
がサブ電源プレーン２およびグランドプレーン３の間に
接続されている。
１つの層に主電源プレーン１およびサブ電源プレ−ン２
が互いに分離されて設けられ、他の層にグランドプレー
ン３が設けられている。ＬＳＩデバイス４の電源端子が
サブ電源プレーン２に接続され、接地端子がグランドプ
レーン３に接続され、単数または複数のコンデンサＣ３
がサブ電源プレーン２およびグランドプレーン３の間に
接続されている。
【００１６】主電源プレーン１とサブ電源プレーン２間
にパスコン（バイパスコンデンサ）Ｃ１、Ｃ２とフェラ
イトビーズＬ１で構成されたπ型配置フイルタを接続す
る。すなわち、主電源プレーン１とサブ電源プレーン２
との間の電源側配線５の途中にフェライトビーズＬ１を
設け、フェライトビーズＬ１のサブ電源プレーン２側の
端子およびグランドプレーン３の間にパスコンＣ２を接
続し、フェライトビーズＬ１の主電源プレーン１側の端
子およびグランドプレーン３の間にパスコンＣ１を接続
する。また、主電源プレーン１およびサブ電源プレーン
２は、それぞれ電解コンデンサＣ１０１およびＣ１０２
を介してグランドプレーン３と接続される。
にパスコン（バイパスコンデンサ）Ｃ１、Ｃ２とフェラ
イトビーズＬ１で構成されたπ型配置フイルタを接続す
る。すなわち、主電源プレーン１とサブ電源プレーン２
との間の電源側配線５の途中にフェライトビーズＬ１を
設け、フェライトビーズＬ１のサブ電源プレーン２側の
端子およびグランドプレーン３の間にパスコンＣ２を接
続し、フェライトビーズＬ１の主電源プレーン１側の端
子およびグランドプレーン３の間にパスコンＣ１を接続
する。また、主電源プレーン１およびサブ電源プレーン
２は、それぞれ電解コンデンサＣ１０１およびＣ１０２
を介してグランドプレーン３と接続される。
【００１７】なお、図１において、コンデンサＣ１、Ｃ
２、Ｃ３、Ｃ１０１、Ｃ１０２およびＬＳＩデバイス４
の下側を結ぶ線は、グランドプレーン３を示す。ＬＳＩ
デバイス４およびコンデンサＣ３、Ｃ１０２の上側を結
ぶ線でサブ電源プレーン２を示す矩形の範囲内の部分
は、サブ電源プレーン２を示し、コンデンサＣ１、Ｃ
２、Ｃ１０１の上側を結び途中にフェライトビーズＬ１
が介在する線は、主電源プレーン１とサブ電源プレーン
２とを結ぶ電源側配線５を示す。また、図示していない
外部配線により、主電源プレーン１は電源回路に接続さ
れ、グランドプレーン３は接地されている。
２、Ｃ３、Ｃ１０１、Ｃ１０２およびＬＳＩデバイス４
の下側を結ぶ線は、グランドプレーン３を示す。ＬＳＩ
デバイス４およびコンデンサＣ３、Ｃ１０２の上側を結
ぶ線でサブ電源プレーン２を示す矩形の範囲内の部分
は、サブ電源プレーン２を示し、コンデンサＣ１、Ｃ
２、Ｃ１０１の上側を結び途中にフェライトビーズＬ１
が介在する線は、主電源プレーン１とサブ電源プレーン
２とを結ぶ電源側配線５を示す。また、図示していない
外部配線により、主電源プレーン１は電源回路に接続さ
れ、グランドプレーン３は接地されている。
【００１８】パスコンＣ１とＣ２の静電容量はそれぞれ
異なる値を有している。また、電解コンデンサＣ１０１
およびＣ１０２は他のコンデンサＣ１〜Ｃ３の静電容量
より十分大きな値とする。コンデンサＣ２はコンデンサ
Ｃ３やＬＳＩデバイス４からある程度のパターン長Ｄ１
を持たせて実装する。パターン長Ｄ１の配線によって発
生するインダクタンス成分をＤＬとする。
異なる値を有している。また、電解コンデンサＣ１０１
およびＣ１０２は他のコンデンサＣ１〜Ｃ３の静電容量
より十分大きな値とする。コンデンサＣ２はコンデンサ
Ｃ３やＬＳＩデバイス４からある程度のパターン長Ｄ１
を持たせて実装する。パターン長Ｄ１の配線によって発
生するインダクタンス成分をＤＬとする。
【００１９】次に、本実施の形態の回路基板の動作につ
いて説明する。
いて説明する。
【００２０】図１に示した様にコンデンサＣ３はＬＳＩ
デバイス４のデカップリングコンデンサとなる。ＬＳＩ
デバイス４の動作に伴う電磁ノイズはコンデンサＣ３に
て、その多くをＬＳＩデバイス４内部でループさせる。
また、ループしきれなかったノイズはπ型配置フイルタ
のフェライトビーズＬ１が高周波帯域で発生するインダ
クタンス成分で減衰され、主電源プレーン１へのノイズ
進入を抑制する。
デバイス４のデカップリングコンデンサとなる。ＬＳＩ
デバイス４の動作に伴う電磁ノイズはコンデンサＣ３に
て、その多くをＬＳＩデバイス４内部でループさせる。
また、ループしきれなかったノイズはπ型配置フイルタ
のフェライトビーズＬ１が高周波帯域で発生するインダ
クタンス成分で減衰され、主電源プレーン１へのノイズ
進入を抑制する。
【００２１】また、フェライトビーズＬ１の前後に付加
した静電容量の異なるコンデンサＣ１およびＣ２により
広帯域なπ型配置ノイズフイルタを形成し、パターン長
Ｄ１のインダクタンス成分ＤＬを利用することでコンデ
ンサＣ１とフェライトビーズＬ１、コンデンサＣ２とイ
ンダクタンス成分ＤＬの多段フイルタを形成し、効果的
な電源のノイズフイルタリングを可能にする。更にＬＳ
Ｉデバイス４が接続されたサブ電源プレーン２を安定化
させる為、コンデンサＣ１およびＣ２の外側に電解コン
デンサＣ１０１およびＣ１０２を実装する。
した静電容量の異なるコンデンサＣ１およびＣ２により
広帯域なπ型配置ノイズフイルタを形成し、パターン長
Ｄ１のインダクタンス成分ＤＬを利用することでコンデ
ンサＣ１とフェライトビーズＬ１、コンデンサＣ２とイ
ンダクタンス成分ＤＬの多段フイルタを形成し、効果的
な電源のノイズフイルタリングを可能にする。更にＬＳ
Ｉデバイス４が接続されたサブ電源プレーン２を安定化
させる為、コンデンサＣ１およびＣ２の外側に電解コン
デンサＣ１０１およびＣ１０２を実装する。
【００２２】なお、上述のようにパスコンＣ２とＣ３の
間に、ある程度の距離としてパターン長Ｄ１を設けた
が、このパターン長Ｄ１はＥＭＩ規格の上限周波数（現
状１ＧＨｚ）の電磁波の１／４波長（約７５ミリメート
ル）よりわずかに短くすることが望ましい。すなわち、
製作上の誤差を見込んで４／１波長を越えない範囲で、
しかも４／１波長に近づけるのが望ましい。
間に、ある程度の距離としてパターン長Ｄ１を設けた
が、このパターン長Ｄ１はＥＭＩ規格の上限周波数（現
状１ＧＨｚ）の電磁波の１／４波長（約７５ミリメート
ル）よりわずかに短くすることが望ましい。すなわち、
製作上の誤差を見込んで４／１波長を越えない範囲で、
しかも４／１波長に近づけるのが望ましい。
【００２３】
【発明の効果】本発明は、ＬＳＩデバイス等の電子回路
素子を搭載した回路基板の安定化した電源フイルタリン
グを安価な部品の組み合わせにより実現できる効果があ
る。
素子を搭載した回路基板の安定化した電源フイルタリン
グを安価な部品の組み合わせにより実現できる効果があ
る。
【００２４】その理由は、静電容量の異なる第１および
第２のコンデンサをフェライトビーズ等のインダクタ素
子と組み合わせることで広帯域なπ型配置フイルタを形
成させる為である。また、電源側配線の第２のコンデン
サの接続部および電子回路素子に対応して設けた第３の
コンデンサの接続部の間に、ある程度の距離のパターン
長を設けてインダクタンス成分を発生させることで前記
π型配置フイルタのコンデンサやフェライトビーズを組
み合わせて多段ノイズフイルタを形成するからである。
そして、この両側に電解コンデンサを設け、低周波から
高周波帯域においてノイズ発生を抑制し、且つ、安定し
たＬＳＩ回路等の動作を提供するものである。
第２のコンデンサをフェライトビーズ等のインダクタ素
子と組み合わせることで広帯域なπ型配置フイルタを形
成させる為である。また、電源側配線の第２のコンデン
サの接続部および電子回路素子に対応して設けた第３の
コンデンサの接続部の間に、ある程度の距離のパターン
長を設けてインダクタンス成分を発生させることで前記
π型配置フイルタのコンデンサやフェライトビーズを組
み合わせて多段ノイズフイルタを形成するからである。
そして、この両側に電解コンデンサを設け、低周波から
高周波帯域においてノイズ発生を抑制し、且つ、安定し
たＬＳＩ回路等の動作を提供するものである。
【図１】本発明の実施の形態の回路基板の模式的な平面
図である。
図である。
１ 主電源プレーン
２ サブ電源プレーン
３ グランドプレーン
４ ＬＳＩデバイス
５ 電源側配線
Ｃ１〜Ｃ３ コンデンサ
Ｃ１０１、Ｃ１０２ 電解コンデンサ
Ｄ１ パターン長
ＤＬ インダクタンス成分
Ｌ１ フェライトビーズ
フロントページの続き
Ｆターム(参考） 5E321 AA17 AA32 BB51 CC12 GG05
GG09
5E338 AA03 BB75 CC06 EE13
5E346 AA12 AA15 AA35 BB02 BB03
BB04 BB06 BB16 FF45 GG40
HH01
5J024 AA01 BA01 DA01 DA26 DA32
EA01 EA09
Claims (6)
- 【請求項１】 接地されたグランドプレーンと、電源に
接続された主電源プレーンと、前記グランドプレーンに
接地端子が接続されて搭載された電子回路素子と、前記
電子回路素子の電源端子および前記主電源プレーン間の
電源側配線の途中に設けられたインダクタ素子と、前記
インダクタ素子の前記主電源プレーン側の端子および前
記グランドプレーン間に設けられた第１のコンデンサ
と、前記インダクタ素子の前記電子回路素子側の端子お
よび前記グランドプレーン間に設けられた第２のコンデ
ンサと、前記電子回路素子の前記電源端子および前記グ
ランドプレーン間に設けられた第３のコンデンサと、前
記主電源プレーンおよび前記グランドプレーン間に設け
られた第１の電解コンデンサと、前記インダクタ素子の
前記電子回路素子側の端子および前記グランドプレーン
間に設けられた第２の電解コンデンサとを含むことを特
徴とする回路基板。 - 【請求項２】 接地されたグランドプレーンと、電源に
接続された主電源プレーンと、この主電源プレーンから
分離されたサブ電源プレーンと、前記グランドプレーン
に接地端子が接続され前記サブ電源プレーンに電源端子
が接続されて搭載された電子回路素子と、前記サブ電源
プレーンおよび前記主電源プレーン間の電源側配線の途
中に設けられたインダクタ素子と、前記インダクタ素子
の前記主電源プレーン側の端子および前記グランドプレ
ーン間に設けられた第１のコンデンサと、前記インダク
タ素子の前記サブ電源プレーン側の端子および前記グラ
ンドプレーン間に設けられた第２のコンデンサと、前記
サブ電源プレーンの前記電子回路素子の前記電源端子の
近傍および前記グランドプレーン間に設けられた第３の
コンデンサと、前記主電源プレーンおよび前記グランド
プレーン間に設けられた第１の電解コンデンサと、前記
サブ電源プレーンおよび前記グランドプレーン間に設け
られた第２の電解コンデンサとを含むことを特徴とする
回路基板。 - 【請求項３】 接地されたグランドプレーンと、電源に
接続された主電源プレーンと、前記グランドプレーンに
接地端子が接続されて搭載された電子回路素子と、前記
電子回路素子の電源端子および前記主電源プレーン間の
電源側配線の途中に設けられたインダクタ素子と、前記
インダクタ素子の前記主電源プレーン側の端子および前
記グランドプレーン間に設けられた第１のコンデンサ
と、前記インダクタ素子の前記電子回路素子側の端子お
よび前記グランドプレーン間に設けられ前記第１のコン
デンサとは静電容量が異なる第２のコンデンサと、前記
電子回路素子の前記電源端子および前記グランドプレー
ン間に設けられた第３のコンデンサと、前記主電源プレ
ーンおよび前記グランドプレーン間に設けられた第１の
電解コンデンサと、前記インダクタ素子の前記電子回路
素子側の端子および前記グランドプレーン間に設けられ
た第２の電解コンデンサとを含むことを特徴とする回路
基板。 - 【請求項４】 接地されたグランドプレーンと、電源に
接続された主電源プレーンと、前記グランドプレーンに
接地端子が接続されて搭載された電子回路素子と、前記
電子回路素子の電源端子および前記主電源プレーン間の
電源側配線の途中に設けられたインダクタ素子と、前記
インダクタ素子の前記主電源プレーン側の端子および前
記グランドプレーン間に設けられた第１のコンデンサ
と、前記インダクタ素子の前記電子回路素子側の端子お
よび前記グランドプレーン間に設けられた第２のコンデ
ンサと、前記電子回路素子の前記電源端子および前記グ
ランドプレーン間に設けられた第３のコンデンサと、前
記主電源プレーンおよび前記グランドプレーン間に設け
られた第１の電解コンデンサと、前記インダクタ素子の
前記電子回路素子側の端子および前記グランドプレーン
間に設けられた第２の電解コンデンサとを含み、前記第
１のコンデンサおよび前記インダクタ素子ならびに前記
第２のコンデンサおよび前記電源側配線の前記第２のコ
ンデンサの接続部から前記第３のコンデンサの接続部ま
での部分のパターン長が生ずるインダクタ成分で多段フ
ィルタを構成したことを特徴とする回路基板。 - 【請求項５】 接地されたグランドプレーンと、電源に
接続された主電源プレーンと、前記グランドプレーンに
接地端子が接続されて搭載された電子回路素子と、前記
電子回路素子の電源端子および前記主電源プレーン間の
電源側配線の途中に設けられたインダクタ素子と、前記
インダクタ素子の前記主電源プレーン側の端子および前
記グランドプレーン間に設けられた第１のコンデンサ
と、前記インダクタ素子の前記電子回路素子側の端子お
よび前記グランドプレーン間に設けられた第２のコンデ
ンサと、前記電子回路素子の前記電源端子および前記グ
ランドプレーン間に設けられた第３のコンデンサと、前
記主電源プレーンおよび前記グランドプレーン間に設け
られた第１の電解コンデンサと、前記インダクタ素子の
前記電子回路素子側の端子および前記グランドプレーン
間に設けられた第２の電解コンデンサとを含み、前記電
源側配線の前記第２のコンデンサの接続部から前記第３
のコンデンサの接続部までが周波数が１ＧＨｚの電磁波
の１／４波長より僅かに短いことを特徴とする回路基
板。 - 【請求項６】 前記インダクタ素子は、フェライトビー
ズであることを特徴とする請求項１〜５のいずれかに記
載の回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001251658A JP2003069169A (ja) | 2001-08-22 | 2001-08-22 | 回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001251658A JP2003069169A (ja) | 2001-08-22 | 2001-08-22 | 回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003069169A true JP2003069169A (ja) | 2003-03-07 |
Family
ID=19080265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001251658A Pending JP2003069169A (ja) | 2001-08-22 | 2001-08-22 | 回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003069169A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005316373A (ja) * | 2004-04-29 | 2005-11-10 | Samsung Sdi Co Ltd | 接地分離型電界放出ディスプレイ装置 |
| JP2007013112A (ja) * | 2005-06-01 | 2007-01-18 | Technos Kk | 基板検査装置及び検査方法 |
| WO2007129526A1 (ja) * | 2006-05-08 | 2007-11-15 | Ibiden Co., Ltd. | インダクタ及びこれを利用した電源回路 |
| US7764510B2 (en) | 2005-11-15 | 2010-07-27 | Brother Kogyo Kabushiki Kaisha | Electronic apparatus |
| US8063480B2 (en) | 2006-02-28 | 2011-11-22 | Canon Kabushiki Kaisha | Printed board and semiconductor integrated circuit |
| CN106981974A (zh) * | 2017-04-05 | 2017-07-25 | 延锋伟世通电子科技（上海）有限公司 | 一种抑制发动机噪音的车载电源接口电路 |
-
2001
- 2001-08-22 JP JP2001251658A patent/JP2003069169A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7855626B2 (en) | 2006-05-08 | 2010-12-21 | Ibiden Co., Ltd. | Inductor and electric power supply using it |
| US7868728B2 (en) | 2006-05-08 | 2011-01-11 | Ibiden Co., Ltd. | Inductor and electric power supply using it |
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| CN106981974A (zh) * | 2017-04-05 | 2017-07-25 | 延锋伟世通电子科技（上海）有限公司 | 一种抑制发动机噪音的车载电源接口电路 |
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| RD01 | Notification of change of attorney |
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