JP2003068990A - 強誘電体型不揮発性半導体メモリ及びその製造方法 - Google Patents
強誘電体型不揮発性半導体メモリ及びその製造方法Info
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Abstract
によっても信頼性が低下することのない構造を有する強
誘電体型不揮発性半導体メモリの製造方法を提供する。 【解決手段】選択用トランジスタとメモリセルを有する
強誘電体型不揮発性半導体メモリの製造方法は、選択用
トランジスタを形成する工程と、全面に絶縁層16を形
成する工程と、パターニングされた第1の電極21を絶
縁層16上に形成する工程と、少なくとも第1の電極2
1上に強誘電体層22を形成する工程と、一方のソース
/ドレイン領域14Aと第1の電極21とを電気的に接
続する接続部18,18Aを形成する工程と、強誘電体
層22上に第2の電極23を形成する工程を具備する。
Description
性半導体メモリ(所謂FERAM)及びその製造方法に
関する。
体メモリに関する研究が盛んに行われている。強誘電体
型不揮発性半導体メモリ(以下、不揮発性メモリと略称
する場合がある)は、高速アクセスが可能で、しかも、
不揮発性であり、また、小型で低消費電力であり、更に
は、衝撃にも強く、例えば、ファイルのストレージやレ
ジューム機能を有する各種電子機器、例えば、携帯用コ
ンピュータや携帯電話、ゲーム機の主記憶装置としての
利用、あるいは、音声や映像を記録するための記録メデ
ィアとしての利用が期待されている。
速分極反転とその残留分極を利用し、強誘電体層を有す
るキャパシタ部の蓄積電荷量の変化を検出する方式の、
高速書き換えが可能な不揮発性メモリであり、基本的に
は、メモリセル(キャパシタ部)と選択用トランジスタ
(スイッチング用トランジスタ)とから構成されてい
る。メモリセル(キャパシタ部)は、例えば、下部電
極、上部電極、及び、これらの電極間に挟まれた強誘電
体層から構成されている。この不揮発性メモリにおける
データの書き込みや読み出しは、図30に示す強誘電体
のP−Eヒステリシスループを応用して行われる。即
ち、強誘電体層に外部電界を加えた後、外部電界を除い
たとき、強誘電体層は自発分極を示す。そして、強誘電
体層の残留分極は、プラス方向の外部電界が印加された
とき+Pr、マイナス方向の外部電界が印加されたとき
−Prとなる。ここで、残留分極が+Prの状態(図30
の「D」参照)の場合を「0」とし、残留分極が−Pr
の状態(図30の「A」参照)の場合を「1」とする。
めに、強誘電体層に例えばプラス方向の外部電界を印加
する。これによって、強誘電体層の分極は図30の
「C」の状態となる。このとき、データが「0」であれ
ば、強誘電体層の分極状態は、「D」から「C」の状態
に変化する。一方、データが「1」であれば、強誘電体
層の分極状態は、「A」から「B」を経由して「C」の
状態に変化する。データが「0」の場合には、強誘電体
層の分極反転は生じない。一方、データが「1」の場合
には、強誘電体層に分極反転が生じる。その結果、メモ
リセル(キャパシタ部)の蓄積電荷量に差が生じる。選
択された不揮発性メモリの選択用トランジスタをオンに
することで、この蓄積電荷を信号電流として検出する。
データの読み出し後、外部電界を0にすると、データが
「0」のときでも「1」のときでも、強誘電体層の分極
状態は図30の「D」の状態となってしまう。即ち、読
み出し時、データ「1」は、一旦、破壊されてしまう。
それ故、データが「1」の場合、マイナス方向の外部電
界を印加して、「D」、「E」という経路で「A」の状
態とし、データ「1」を再度書き込む。
造及びその動作は、米国特許第4873664号におい
て、S.Sheffiledらが提案したものである。
この不揮発性メモリは、図31に回路図を示すように、
2つの不揮発性メモリセルから構成されている。尚、図
31において、1つの不揮発性メモリを点線で囲った。
各不揮発性メモリは、例えば、選択用トランジスタTR
11,TR12、メモリセル(キャパシタ部)FC11,FC
12から構成されている。
「11」は、本来、添字「1,1」と表示すべき添字で
あり、例えば「111」は、本来、添字「1,1,1」
と表示すべき添字であるが、表示の簡素化のため、2桁
あるいは3桁の添字で表示する。また、添字「M」を、
例えば複数のメモリセルやプレート線を総括的に表示す
る場合に使用し、添字「m」を、例えば複数のメモリセ
ルやプレート線を個々に表示する場合に使用し、添字
「N」を、例えば選択用トランジスタやメモリユニット
を総括的に表示する場合に使用し、添字「n」を、例え
ば選択用トランジスタやメモリユニットを個々に表示す
る場合に使用する。
データを書き込むことにより、1ビットを記憶する。図
31において、符号「WL」はワード線を示し、符号
「BL」はビット線を示し、符号「PL」はプレート線
を意味する。1つの不揮発性メモリに着目すると、ワー
ド線WL1は、ワード線デコーダ/ドライバWDに接続
されている。また、ビット線BL1,BL2は、センスア
ンプSAに接続されている。更には、プレート線PL1
は、プレート線デコーダ/ドライバPDに接続されてい
る。
おいて、記憶されたデータを読み出す場合、ワード線W
L1を選択し、更には、プレート線PL1を駆動すると、
相補的なデータが、対となったメモリセル(キャパシタ
部)FC11,FC12から選択用トランジスタTR11,T
R12を介して対となったビット線BL1,BL2に電圧
(ビット線電位)として現れる。かかる対となったビッ
ト線BL1,BL2の電圧(ビット線電位)を、センスア
ンプSAで検出する。
揮発性メモリから構成した場合の、スタック型不揮発性
メモリの模式的な一部断面図を図32に示す。このスタ
ック型不揮発性メモリは、半導体基板10に形成された
選択用トランジスタと、全面に形成された絶縁層216
と、絶縁層216上に形成された下部電極221と、下
部電極221上に形成された強誘電体層222と、強誘
電体層222上に形成された上部電極223と、選択用
トランジスタの一方のソース/ドレイン領域14Aと下
部電極221とを電気的に接続する接続孔218から構
成されている。接続孔218は、絶縁層216に形成さ
れた開口部内をポリシリコンやタングステンといった導
電材料で埋め込むことによって形成される。接続孔21
8を形成した後、下部電極221、強誘電体層222、
上部電極223の形成を順次行う。図中、参照番号11
は素子分離領域、参照番号12はゲート絶縁膜、参照番
号13はゲート電極、参照番号14Bはビット線BLと
接続された他方のソース/ドレイン領域、参照番号22
4はプレート線、参照番号226Aはパッシベーション
膜である。
として、ペロブスカイト構造を有する酸化物[例えば、
Pb(Zr,Ti)O3、(Ba,Sr)TiO3等]
や、ビスマス系層状ペロブスカイト構造を有する酸化物
[例えば、Bi2Sr(Ta,Nb)2O9、(Bi,L
a)4Ti3O12等]が使用されている。そして、良好な
特性を得るためには、高温での酸化熱処理を行い、酸素
欠損の無い強誘電体層222を形成する必要がある。
処理を行ったとき、下部電極221を構成する材料の原
子と接続孔218を構成する導電材料の原子とが相互拡
散したり、これらの材料が酸化され、不揮発性メモリの
信頼性の低下、導通不良等が発生する場合がある。尚、
このような原子の相互拡散を、以下、単に、相互拡散と
表現する。
iAlN等から構成されたバリア層を下部電極221と
接続孔218との間に形成することが検討され、あるい
は又、酸化防止のため、下部電極221を構成する材料
を、高温酸化雰囲気でも安定であり、しかも、酸素バリ
ア性を有するIrやIrO2、SrRuO3等の白金族材
料あるいはその酸化物から構成することが検討されてい
る。しかしながら、いずれにせよ、下部電極221の構
造が複雑になり、下部電極221に要求される厚さが厚
くなるのみならず、下部電極221を白金族材料から構
成する場合、バリア層と下部電極221との間の密着性
の問題が新たに生じ、また、下部電極221を酸化物か
ら構成する場合、下部電極221形成時のバリア層の酸
化の問題が残る等、高い信頼性を有する不揮発性メモリ
の製造技術が確立されているとは云い難い。
図を図33に示すプレーナ型不揮発性メモリが一般に採
用している。このプレーナ型不揮発性メモリにあって
は、選択用トランジスタの形成、絶縁層216の形成、
絶縁層216上への下部電極221の形成、酸化熱処理
を含む強誘電体層222の形成を行った後、全面にパッ
シベーション膜226Aを形成し、その後、パッシベー
ション膜226A及び絶縁層216に開口部を形成し、
選択用トランジスタの一方のソース/ドレイン領域14
Aと下部電極221とを接続孔228A,228B及び
配線229で接続する。
は、構造上、集積度を高めることが困難であるといった
問題を有する。
の選択用トランジスタに並列に複数のメモリセルが接続
された構造を有する不揮発性メモリが開示されている。
しかしながら、この特許公開公報に開示された不揮発性
メモリにおいては、基本的に、局所酸化膜上(素子分離
領域上)に複数のメモリセルが形成されている。それ
故、選択用トランジスタと素子分離領域の面積が集積化
の限界を決めており、一層の高集積化に対応し難いとい
った問題を有する。また、1つの選択用トランジスタに
並列に複数のメモリセルが接続された構造を有する不揮
発性メモリにおいて、複数のメモリセルを選択用トラン
ジスタの上方に絶縁層を介して形成した場合、スタック
型不揮発性メモリと同様の問題が生じる場合がある。
成する際の高温での酸化熱処理によっても信頼性が低下
することのない構造を有する強誘電体型不揮発性半導体
メモリ及びその製造方法を提供することにある。
めの本発明の強誘電体型不揮発性半導体メモリの製造方
法は、(A)半導体基板に形成され、ソース/ドレイン
領域及びゲート電極を備えた選択用トランジスタ、及
び、(B)選択用トランジスタの上方に絶縁層を介して
形成された第1の電極と、少なくとも該第1の電極上に
形成され強誘電体層と、該強誘電体層上に形成された第
2の電極から成るメモリセル、を有する強誘電体型不揮
発性半導体メモリの製造方法であって、(a)選択用ト
ランジスタを形成する工程と、(b)全面に絶縁層を形
成する工程と、(c)パターニングされた第1の電極を
絶縁層上に形成する工程と、(d)少なくとも第1の電
極上に強誘電体層を形成する工程と、(e)一方のソー
ス/ドレイン領域と第1の電極とを電気的に接続する接
続部を形成する工程と、(f)強誘電体層上に第2の電
極を形成する工程、を具備することを特徴とする。尚、
この本発明の強誘電体型不揮発性半導体メモリの製造方
法を、便宜上、本発明の第1の態様に係る強誘電体型不
揮発性半導体メモリの製造方法と呼ぶ。
することもでき、係る態様も本発明の第1の態様に係る
強誘電体型不揮発性半導体メモリの製造方法に包含され
る。
発性半導体メモリの製造方法にあっては、前記接続部
は、絶縁層に形成された接続孔、及び、第1の電極の側
部又は頂面まで延在した該接続孔の頂部から成る構成と
することができる。
の製造方法にあっては、絶縁層は、下層絶縁層と上層絶
縁層とが積層された構造を有し、前記工程(b)は、全
面に下層絶縁層を形成した後、下層絶縁層上に、一方の
ソース/ドレイン領域と電気的に接続された中間配線層
を形成し、次いで、下層絶縁層及び中間配線層上に上層
絶縁層を形成する工程から成り、前記工程(e)におい
ては、一方のソース/ドレイン領域と第1の電極とを電
気的に接続する接続部を形成する代わりに、中間配線層
と第1の電極とを電気的に接続する接続部を形成する構
成とすることもできる。このような本発明の強誘電体型
不揮発性半導体メモリの製造方法を、便宜上、本発明の
第2の態様に係る強誘電体型不揮発性半導体メモリの製
造方法と呼ぶ。
発性半導体メモリの製造方法にあっては、一方のソース
/ドレイン領域と中間配線層との電気的な接続は、下層
絶縁層に形成された第1の接続孔によってなされ、前記
接続部は、上層絶縁層に形成された第2の接続孔、及
び、第1の電極の側部又は頂面まで延在した該第2の接
続孔の頂部から成る構成とすることができる。
発性半導体メモリの製造方法にあっては、中間配線層と
第1の電極との間の相互拡散防止のために、中間配線層
の上面に、例えば、TiNやWN、TaN、TiAlN
から成る拡散障壁層を形成してもよい。
の態様に係る強誘電体型不揮発性半導体メモリは、
(A)半導体基板に形成され、ソース/ドレイン領域及
びゲート電極を備えた選択用トランジスタ、及び、
(B)選択用トランジスタの上方に絶縁層を介して形成
された第1の電極と、少なくとも該第1の電極上に形成
され強誘電体層と、該強誘電体層上に形成された第2の
電極から成るメモリセル、を有する強誘電体型不揮発性
半導体メモリであって、選択用トランジスタの一方のソ
ース/ドレイン領域と第1の電極とは、絶縁層に形成さ
れた接続孔、及び、第1の電極の側部又は頂面まで延在
した該接続孔の頂部を介して電気的に接続されているこ
とを特徴とする。
の態様に係る強誘電体型不揮発性半導体メモリは、
(A)半導体基板に形成され、ソース/ドレイン領域及
びゲート電極を備えた選択用トランジスタ、及び、
(B)選択用トランジスタの上方に絶縁層を介して形成
された第1の電極と、少なくとも該第1の電極上に形成
され強誘電体層と、該強誘電体層上に形成された第2の
電極から成るメモリセル、を有する強誘電体型不揮発性
半導体メモリであって、絶縁層は、下層絶縁層と上層絶
縁層とが積層された構造を有し、下層絶縁層上に中間配
線層が形成され、選択用トランジスタの一方のソース/
ドレイン領域と中間配線層とは、下層絶縁層に形成され
た第1の接続孔を介して電気的に接続され、第1の電極
と中間配線層とは、上層絶縁層に形成された第2の接続
孔、及び、第1の電極の側部又は頂面まで延在した該第
2の接続孔の頂部を介して電気的に接続されていること
を特徴とする。
発性半導体メモリにあっては、中間配線層と第1の電極
との間の相互拡散防止のために、中間配線層の上面に、
例えば、TiNやWN、TaN、TiAlNから成る拡
散障壁層を形成してもよい。
係る強誘電体型不揮発性半導体メモリの製造方法、ある
いは又、本発明の第1の態様若しくは第2の態様に係る
強誘電体型不揮発性半導体メモリ(以下、これらを総称
して、単に本発明と呼ぶ)にあっては、ビット線と、M
個(但し、M≧2)のメモリセルから構成されたメモリ
ユニットと、M本のプレート線、を更に備え、メモリユ
ニットは絶縁層上に形成されており、メモリユニットに
おいて、メモリセルの第1の電極は共通であり、該共通
の第1の電極は、選択用トランジスタを介してビット線
に接続され、メモリユニットにおいて、第m番目(但
し、m=1,2・・・,M)のメモリセルの第2の電極
は、第m番目のプレート線に接続されている構成とする
ことができる。尚、このような構成を、便宜上、第1の
構成の不揮発性メモリと呼ぶ。
と、それぞれがM個(但し、M≧2)のメモリセルから
構成された、N個(但し、N≧2)のメモリユニット
と、M×N本のプレート線、を更に備え、第1層目のメ
モリユニットは絶縁層上に形成されており、N個のメモ
リユニットは、層間絶縁層を介して積層されており、各
メモリユニットにおいて、メモリセルの第1の電極は共
通であり、該共通の第1の電極は、選択用トランジスタ
を介してビット線に接続され、第n層目(但し、n=
1,2・・・,N)のメモリユニットにおいて、第m番
目(但し、m=1,2・・・,M)のメモリセルの第2
の電極は、第[(n−1)M+m]番目のプレート線に
接続されている構成とすることができる。尚、このよう
な構成を、便宜上、第2の構成の不揮発性メモリと呼
ぶ。
と、それぞれがM個(但し、M≧2)のメモリセルから
構成された、N個(但し、N≧2)のメモリユニット
と、M本のプレート線、を更に備え、選択用トランジス
タをN個備え、第1層目のメモリユニットは絶縁層上に
形成されており、N個のメモリユニットは、層間絶縁層
を介して積層されており、各メモリユニットにおいて、
メモリセルの第1の電極は共通であり、第n層目(但
し、n=1,2・・・,N)のメモリユニットにおける
共通の第1の電極は、第n番目の選択用トランジスタを
介してビット線に接続され、第n層目のメモリユニット
において、第m番目(但し、m=1,2・・・,M)の
メモリセルの第2の電極は、メモリユニット間で共通と
された第m番目のプレート線に接続されている構成とす
ることができる。尚、このような構成を、便宜上、第3
の構成の不揮発性メモリと呼ぶ。
し、N≧2)のビット線と、それぞれがM個(但し、M
≧2)のメモリセルから構成された、N個のメモリユニ
ットと、M本のプレート線、を更に備え、選択用トラン
ジスタをN個備え、第1層目のメモリユニットは絶縁層
上に形成されており、N個のメモリユニットは、層間絶
縁層を介して積層されており、各メモリユニットにおい
て、メモリセルの第1の電極は共通であり、第n層目
(但し、n=1,2・・・,N)のメモリユニットにお
ける共通の第1の電極は、第n番目の選択用トランジス
タを介して第n番目のビット線に接続され、第n層目の
メモリユニットにおいて、第m番目(但し、m=1,2
・・・,M)のメモリセルの第2の電極は、メモリユニ
ット間で共通とされた第m番目のプレート線に接続され
ている構成とすることができる。尚、このような構成
を、便宜上、第4の構成の不揮発性メモリと呼ぶ。
にあっては、第1層目のメモリユニットを構成するメモ
リセルの構造に、本発明の第1の態様若しくは第2の態
様に係る強誘電体型不揮発性半導体メモリの製造方法、
あるいは又、本発明の第1の態様若しくは第2の態様に
係る強誘電体型不揮発性半導体メモリを適することがで
きる。一方、2層目からN層目までのメモリユニットを
構成するメモリセルに、本発明の第1の態様に係る強誘
電体型不揮発性半導体メモリの製造方法、あるいは又、
本発明の第1の態様に係る強誘電体型不揮発性半導体メ
モリを適することができる。即ち、2層目からN層目ま
でのメモリユニットを構成するメモリセルを、 全面に層間絶縁層を形成する工程 パターニングされた第1の電極を層間絶縁層上に形成
する工程 少なくとも第1の電極上に強誘電体層を形成する工程 一方のソース/ドレイン領域と第1の電極とを電気的
に接続する接続部を形成する工程 強誘電体層上に第2の電極を形成する工程 によって製造することができる。尚、工程と工程の
順序を逆にすることもできる。
成された接続孔、及び、第1の電極の側部又は頂面まで
延在した該接続孔の頂部から成る構成とすることができ
る。ここで、層間絶縁層に形成された接続孔は、絶縁層
に形成された接続孔の上に形成することが構造の簡素化
といった観点から望ましい。
モリにおいては複数のメモリセルに1つの選択用トラン
ジスタを共有させ、しかも、第2の構成〜第4の構成に
係る不揮発性メモリにおいてはメモリユニットを積層構
造とすることにより、半導体基板表面を占有するトラン
ジスタの数に制約されることが無くなり、従来の強誘電
体型不揮発性半導体メモリに比べて飛躍的に記憶容量を
増大させることができ、ビット記憶単位の実効占有面積
を大幅に縮小することが可能となる。尚、ロー方向のア
ドレス選択は選択用トランジスタとプレート線とによっ
て構成された二次元マトリクスにて行う。例えば、8個
の選択用トランジスタとプレート線8本とでロー・アド
レスの選択単位を構成すれば、16個のデコーダ/ドラ
イバ回路で、例えば、64ビットのメモリセルを選択す
ることができる。従って、強誘電体型不揮発性半導体メ
モリの集積度が従来と同等でも、記憶容量は4倍とする
ことができる。また、アドレス選択における周辺回路や
駆動配線数を削減することができる。
モリにおいては、M≧2を満足すればよく、実際的なM
の値として、例えば、2のべき数(2,4,8,16・
・・)を挙げることができる。また、第2の構成〜第4
の構成に係る不揮発性メモリにおいては、N≧2を満足
すればよく、実際的なNの値として、例えば、2のべき
数(2,4,8・・・)を挙げることができる。
的には、ストライプ状の第1の電極を形成し、かかるス
トライプ状の第1の電極の全面を覆うように強誘電体層
を形成する構成を挙げることができる。尚、このような
構造においては、第1の電極と強誘電体層と第2の電極
の重複領域がメモリセルに相当する。第1の電極が共通
である構造として、その他、第1の電極の所定の領域及
びその近傍の絶縁層上に、それぞれの強誘電体層が形成
され、強誘電体層上に第2の電極が形成された構造を挙
げることができるが、これらの構成に限定するものでは
ない。強誘電体層を得るために、強誘電体薄膜をパター
ニングしてもよいし、パターニングしなくともよい。ま
た、プレート線は、第2の電極から延在している構成と
することもできるし、第2の電極とは別途に形成され、
第2の電極と接続された構成とすることもできる。後者
の場合、プレート線を構成する配線材料として、例えば
アルミニウムやアルミニウム系合金を例示することがで
きる。
た構造、即ち、所謂ダマシン構造を有していることが、
強誘電体層を平坦な下地上、即ち、第1の電極及び絶縁
層上に形成することができるが故に、各層の平坦化を図
ることができ、一層容易にメモリセルあるいはメモリユ
ニットの多層化を達成することができるといった観点か
ら好ましい。ここで、絶縁層の頂面と、第1の電極の頂
面とは、同一平面内にあってもよいし、絶縁層から第1
の電極の頂面が突出した状態、あるいは、絶縁層から第
1の電極の頂面が沈んだ状態であってもよい。
一方のソース/ドレイン領域と第1の電極とを電気的に
接続する接続部を形成する際、強誘電体層が多結晶粒か
ら構成されている場合、接続部を構成する導電材料が結
晶粒界に入り込み、強誘電体層内部で短絡が発生する虞
がある。このような場合には、第1の電極上に強誘電体
層を形成した後、強誘電体層上に保護層を形成し、一方
のソース/ドレイン領域と第1の電極とを電気的に接続
する接続部を導電材料から形成した後、保護層及びその
上の導電材料を、例えば、化学的機械的研磨法(CMP
法)やエッチバック法に基づき除去すればよい。
強誘電体層を構成する材料として、ビスマス層状化合
物、より具体的には、Bi系層状構造ペロブスカイト型
の強誘電体材料を挙げることができる。Bi系層状構造
ペロブスカイト型の強誘電体材料は、所謂不定比化合物
に属し、金属元素、アニオン(O等)元素の両サイトに
おける組成ずれに対する寛容性がある。また、化学量論
的組成からやや外れたところで最適な電気的特性を示す
ことも珍しくない。Bi系層状構造ペロブスカイト型の
強誘電体材料は、例えば、一般式(Bi2O2)2+(A
m-1BmO3m+1)2-で表すことができる。ここで、「A」
は、Bi、Pb、Ba、Sr、Ca、Na、K、Cd等
の金属から構成された群から選択された1種類の金属を
表し、「B」は、Ti、Nb、Ta、W、Mo、Fe、
Co、Crから成る群から選択された1種類、若しくは
複数種の任意の比率による組み合わせを表す。また、m
は1以上の整数である。
は、 (BiX,Sr1-X)2(SrY,Bi1-Y)(TaZ,Nb1-Z)2Od 式(1) (但し、0.9≦X≦1.0、0.7≦Y≦1.0、0
≦Z≦1.0、8.7≦d≦9.3)で表される結晶相
を主たる結晶相として含んでいることが好ましい。ある
いは又、強誘電体層を構成する材料は、 BiXSrYTa2Od 式(2) (但し、X+Y=3、0.7≦Y≦1.3、8.7≦d
≦9.3)で表される結晶相を主たる結晶相として含ん
でいることが好ましい。これらの場合、式(1)若しく
は式(2)で表される結晶相を主たる結晶相として85
%以上含んでいることが一層好ましい。尚、式(1)
中、(BiX,Sr1-X)の意味は、結晶構造における本
来Biが占めるサイトをSrが占め、このときのBiと
Srの割合がX:(1−X)であることを意味する。ま
た、(SrY,Bi1-Y)の意味は、結晶構造における本
来Srが占めるサイトをBiが占め、このときのSrと
Biの割合がY:(1−Y)であることを意味する。式
(1)若しくは式(2)で表される結晶相を主たる結晶
相として含む強誘電体層を構成する材料には、Biの酸
化物、TaやNbの酸化物、Bi、TaやNbの複合酸
化物が若干含まれている場合もあり得る。
は、 BiX(Sr,Ca,Ba)Y(TaZ,Nb1-Z)2Od 式(3) (但し、1.7≦X≦2.5、0.6≦Y≦1.2、0
≦Z≦1.0、8.0≦d≦10.0)で表される結晶
相を含んでいてもよい。尚、「(Sr,Ca,Ba)」
は、Sr、Ca及びBaから構成された群から選択され
た1種類の元素を意味する。これらの各式で表される強
誘電体層を構成する材料の組成を化学量論的組成で表せ
ば、例えば、Bi2SrTa2O9、Bi2SrNb2O9、
Bi2BaTa2O9、Bi2Sr(Ta,Nb)2O9等を
挙げることができる。あるいは又、強誘電体層を構成す
る材料として、Bi4SrTi4O15、Bi3TiNb
O9、Bi3TiTaO9、Bi4Ti3O12、Bi2PbT
a2O9等を例示することができるが、これらの場合にお
いても、各金属元素の比率は、結晶構造が変化しない程
度に変化させ得る。即ち、金属元素及び酸素元素の両サ
イトにおける組成ずれがあってもよい。
して、PbTiO3、ペロブスカイト型構造を有するP
bZrO3とPbTiO3の固溶体であるチタン酸ジルコ
ン酸鉛[PZT,Pb(Zr1-y,Tiy)O3(但し、
0<y<1)]、PZTにLaを添加した金属酸化物で
あるPLZT、あるいはPZTにNbを添加した金属酸
化物であるPNZTといったPZT系化合物を挙げるこ
とができる。
を形成した後の工程において、使用する強誘電体材料に
応じた強誘電体薄膜の酸化熱処理を行い、強誘電体薄膜
をパターニングすればよい。場合によっては、強誘電体
薄膜のパターニングは不要である。強誘電体薄膜の形成
は、例えば、MOCVD法、パルスレーザアブレーショ
ン法、スパッタ法、ゾル−ゲル法といった強誘電体薄膜
を構成する材料に適宜適した方法にて行うことができ
る。また、強誘電体薄膜のパターニングは、例えば異方
性イオンエッチング(RIE)法にて行うことができ
る。
極は、白金族から選択された少なくとも1種類の金属、
あるいは、その酸化物から構成され、あるいは又、ルテ
ニウム(Ru)、ロジウム(Rh)、パラジウム(P
d)、オスミウム(Os)、イリジウム(Ir)、白金
(Pt)及びレニウム(Re)から成る群から選択され
た少なくとも1種類の金属、あるいは、その酸化物から
構成されていることが望ましく、具体的には、例えば、
Ir、IrO2-X、IrO2-X/Ir、Ir/Ir
O2-X、SrIrO3、Ru、RuO2-X、SrRuO3、
Pt、Pt/IrO2-X、Pt/RuO2-X、Pd、Pt
/Tiの積層構造、Pt/Taの積層構造、Pt/Ti
/Taの積層構造を例示することができ、あるいは又、
La0.5Sr0.5CoO3(LSCO)、Pt/LSCO
の積層構造、YBa2Cu3O7を挙げることができる。
ここで、Xの値は、0≦X<2である。尚、積層構造に
おいては、「/」の前に記載された材料が上層を構成
し、「/」の後ろに記載された材料が下層を構成する。
第1の電極と第2の電極は、同じ材料から構成されてい
てもよいし、同種の材料から構成されていてもよいし、
異種の材料から構成されていてもよい。第1の電極ある
いは第2の電極を形成するためには、第1の電極を構成
する第1の導電材料層あるいは第2の電極を構成する第
2の導電材料層を形成した後の工程において、第1の導
電材料層あるいは第2の導電材料層をパターニングすれ
ばよい。第1の導電材料層あるいは第2の導電材料層の
形成は、例えばスパッタ法、反応性スパッタ法、電子ビ
ーム蒸着法、MOCVD法、あるいはパルスレーザアブ
レーション法といった第1の導電材料層や第2の導電材
料層を構成する材料に適宜適した方法にて行うことがで
きる。また、第1の導電材料層や第2の導電材料層のパ
ターニングは、例えばイオンミーリング法やRIE法、
化学的機械的研磨法(CMP法)にて行うことができ
る。
成する材料として、酸化シリコン(SiO2)、窒化シ
リコン(SiN)、SiON、SOG、NSG、BPS
G、PSG、BSGあるいはLTOを例示することがで
きる。
酸化熱処理温度(一般的に、600゜C〜800゜C)
に耐え得る導電材料(例えば、TiNや、不純物を含有
したポリシリコン、タングステン等の高融点金属材料)
を、絶縁層や層間絶縁層に形成された開口部に埋め込
み、また、絶縁層や層間絶縁層上に延在させることによ
って得ることができる。また、必要に応じて、例えば、
TiNやWN、TaN、TiAlNから成る相互拡散防
止のための拡散障壁層を接続部や接続孔に形成してもよ
い。接続部や接続孔の形成方法として、CVD法、スパ
ッタ法やメッキ法を例示することができる。
介して形成された選択用トランジスタ(スイッチング用
トランジスタ)や各種のトランジスタは、例えば、周知
のMIS型FETやMOS型FETから構成することが
できる。ビット線を構成する材料として、不純物がドー
ピングされたポリシリコンや高融点金属材料を挙げるこ
とができる。
モリにおいて、実用的には、かかる不揮発性メモリを一
対とし(便宜上、不揮発性メモリ−A、不揮発性メモリ
−Bと呼ぶ)、一対の不揮発性メモリを構成するビット
線は、同一のセンスアンプに接続されている構成とする
ことができる。そして、この場合、不揮発性メモリ−A
を構成する選択用トランジスタと、不揮発性メモリ−B
を構成する選択用トランジスタとは、同一のワード線に
接続されていてもよいし、異なるワード線に接続されて
いてもよい。不揮発性メモリ−A及び不揮発性メモリ−
Bの構成及び動方法に依り、不揮発性メモリ−Aと不揮
発性メモリ−Bとを構成するそれぞれのメモリセルに1
ビットを記憶させることもできるし、不揮発性メモリ−
Aを構成するメモリセルの1つと、このメモリセルと同
じプレート線に接続された不揮発性メモリ−Bを構成す
るメモリセルの1つとを対として、これらの対となった
メモリセルに相補的なデータを記憶させることもでき
る。
後の工程において、一方のソース/ドレイン領域と第1
の電極とを電気的に接続する接続部を形成するので、強
誘電体層を形成する際の高温での酸化熱処理によっても
強誘電体型不揮発性半導体メモリの信頼性が低下するこ
とを確実に回避することができる。
施の形態(以下、実施の形態と略称する)に基づき本発
明を説明する。
の第1の態様に係る強誘電体型不揮発性半導体メモリ
(以下、不揮発性メモリと略称する)及びその製造方法
に関し、更に詳しくは、第1の構成及び第2の構成の不
揮発性メモリに関する。ビット線の延びる方向と平行な
仮想垂直面で実施の形態1の不揮発性メモリを切断した
ときの模式的な一部断面図を図1に示す。更には、本発
明の第2の構成に係る不揮発性メモリの概念的な回路図
を図2の(A)及び(B)に示し、図2の(A)の概念
的な回路図のより具体的な回路図を図3に示し、図2の
(B)の概念的な回路図のより具体的な回路図を図4に
示す。尚、図3及び図4には、2つの不揮発性メモリM
1,M2を図示するが、これらの不揮発性メモリM1,M2
の構造は同一であり、以下においては、不揮発性メモリ
M1に関しての説明を行う。
トランジスタTR1、及び、メモリセルMC111〜MC
114のそれぞれから構成されている。選択用トランジス
タTR 1は、半導体基板10に形成され、ソース/ドレ
イン領域14A,14B及びゲート電極13を備えてい
る。各メモリセルMC111〜MC114は、選択用トランジ
スタTR1の上方に絶縁層16を介して形成された第1
の電極21と、少なくとも第1の電極21上(実施の形
態1においては、より具体的には、絶縁層16及び第1
の電極21上)に形成され強誘電体層22と、強誘電体
層22上に形成された第2の電極23から構成されてい
る。そして、選択用トランジスタTR1の一方のソース
/ドレイン領域14Aと第1の電極21とは、絶縁層1
6に形成された接続孔18、及び、第1の電極21の頂
面まで延在した接続孔18の頂部18Aを介して電気的
に接続されている。
リは、(1)ビット線BL1と、(2)M’個(但し、
M’≧2であり、実施の形態1においては、M’=8)
のメモリセルMC111〜MC114,MC121〜MC124から
構成されたメモリユニットMU1Nと、(3)M’本のプ
レート線、を更に備えている。
31と強誘電体層22,32と第2の電極23,33と
から成り、メモリユニットは絶縁層16上に形成されて
おり、メモリユニットにおいて、メモリセルの第1の電
極21,31は共通であり、該共通の第1の電極21,
31は、選択用トランジスタTR1を介してビット線B
L1に接続され、メモリユニットにおいて、第m’番目
(但し、m’=1,2・・・,M’)のメモリセルの第
2の電極23,33は、第m’番目のプレート線に接続
されている。
リは、(1)ビット線BL1と、(2)それぞれがM個
(但し、M≧2であり、実施の形態1においては、M=
4)のメモリセルMC1NMから構成された、N個(但
し、N≧2であり、実施の形態1においては、N=2)
のメモリユニットMU1Nと、(3)M×N本のプレート
線、を更に備えている。
は絶縁層16上に形成されており、N個のメモリユニッ
トMU1Nは、層間絶縁層26を介して積層されており、
各メモリセルは、第1の電極21,31と強誘電体層2
2,32と第2の電極23,33とから成り、各メモリ
ユニットMU1Nにおいて、メモリセルMC1NMの第1の
電極は共通であり、該共通の第1の電極は、選択用トラ
ンジスタTR1を介してビット線BL1に接続されてい
る。具体的には、メモリユニットMU11において、メモ
リセルMC11Mの第1の電極21は共通であり(この共
通の第1の電極を第1の共通ノードCN11と呼ぶ)、共
通の第1の電極21(第1の共通ノードCN11)は、選
択用トランジスタTR1を介してビット線BL1に接続さ
れている。また、メモリユニットMU12において、メモ
リセルMC12Mの第1の電極31は共通であり(この共
通の第1の電極を第2の共通ノードCN12と呼ぶ)、共
通の第1の電極31(第2の共通ノードCN12)は、選
択用トランジスタTR1を介してビット線BL1に接続さ
れている。更には、第n層目(但し、n=1,2・・
・,N)のメモリユニットMU1nにおいて、第m番目
(但し、m=1,2・・・,M)のメモリセルMC1nm
の第2の電極23,33は、第[(n−1)M+m]番
目のプレート線PL(n-1)M+mに接続されている。尚、こ
のプレート線PL(n-1)M+mは、不揮発性メモリM2を構
成する各メモリセルの第2の電極23,33にも接続さ
れている。実施の形態1においては、より具体的には、
各プレート線は、第2の電極23,33から延在してい
る。
/ドレイン領域14Bはコンタクトホール15を介して
ビット線BL1に接続されており、選択用トランジスタ
TR1の一方のソース/ドレイン領域14Aは、絶縁層
16に設けられた接続孔18(第1層目の接続孔18と
呼ぶ)、及び、第1の電極21の頂面まで延在した接続
孔18の頂部18Aを介して、第1層目のメモリユニッ
トMU11における共通の第1の電極21(第1の共通ノ
ードCN11)に接続されている。更には、選択用トラン
ジスタTR1の一方のソース/ドレイン領域14Bは、
絶縁層16に設けられた第1層目の接続孔18、パッド
部25、層間絶縁層26に設けられた接続孔28(第2
層目の接続孔28と呼ぶ)、第1の電極31の頂面まで
延在した接続孔28の頂部28Aを介して、第2層目の
メモリユニットMU12における共通の第1の電極31
(第2の共通ノードCN12)に接続されている。尚、図
中、参照番号36Aはパッシベーション層である。
続されている。また、プレート線PL(n-1)M+mはプレー
ト線デコーダ/ドライバPDに接続されている。更に
は、ワード線WL(あるいはワード線WL1,WL2)
は、ワード線デコーダ/ドライバWDに接続されてい
る。ワード線WLは、図1の紙面垂直方向に延びてい
る。また、不揮発性メモリM1を構成するメモリセルM
C11mの第2の電極23は、図1の紙面垂直方向に隣接
する不揮発性メモリM2を構成するメモリセルMC21mの
第2の電極と共通であり、プレート線PL(n-1)M+mを兼
ねている。更には、不揮発性メモリM1を構成するメモ
リセルMC12mの第2の電極33は、図1の紙面垂直方
向に隣接する不揮発性メモリM2を構成するメモリセル
MC22mの第2の電極と共通であり、プレート線PL
(n-1)M+mを兼ねている。また、ワード線WLは、不揮発
性メモリM1を構成する選択用トランジスタTR1と、図
1の紙面垂直方向に隣接する不揮発性メモリM2を構成
する選択用トランジスタTR2とで共通である。
発性メモリM1,M2において、不揮発性メモリM1,M2
を構成する選択用トランジスタTR1,TR2は同じワー
ド線WLに接続されている。そして、対となったメモリ
セルMC1nm,MC2nm(n=1,2・・・,N、及び、
m=1,2・・・,M)に相補的なデータが記憶され
る。例えば、メモリセルMC1nm,MC2nm(ここで、m
は1,2,3,4のいずれか)に記憶されたデータを読
み出す場合、ワード線WLを選択し、プレート線PLj
(m≠j)には、例えば(1/3)Vccの電圧を印加し
た状態で、プレート線PL(n-1)M+mを駆動する。ここ
で、Vccは、例えば、電源電圧である。これによって、
相補的なデータが、対となったメモリセルMC1nm,M
C2nmから選択用トランジスタTR1,TR2を介して対
となったビット線BL1,BL2に電圧(ビット線電位)
として現れる。そして、かかる対となったビット線BL
1,BL2の電圧(ビット線電位)を、センスアンプSA
で検出する。尚、不揮発性メモリM1,M2を構成する選
択用トランジスタTR1,TR2を、それぞれ、異なるワ
ード線WL1,WL2に接続し、メモリセルMC1nm,M
C2nmを独立して制御し、対となったビット線BL1,B
L2の一方に参照電圧を印加することによって、メモリ
セルMC1nm,MC2nmのそれぞれからデータを読み出す
こともできる。このような構成を採用する場合の回路図
は、図2の(B)及び図4を参照のこと。尚、選択用ト
ランジスタTR1,TR2を同時に駆動すれば、図2の
(A)及び図3に示した回路と等価となる。このよう
に、各メモリセルMC1nm,MC2nm(n=1,2であ
り、m=1,2,3,4)のそれぞれに1ビットがデー
タとして記憶され(図2の(B)及び図4参照)、ある
いは又、対となったメモリセルMC1nm,MC2nmに相補
的なデータが1ビットとして記憶される(図2の(A)
及び図3参照)。実際の不揮発性メモリにおいては、こ
の16ビットあるいは8ビットを記憶するメモリユニッ
トの集合がアクセス単位ユニットとしてアレイ状に配設
されている。尚、Mの値は4に限定されない。Mの値
は、M≧2を満足すればよく、実際的なMの値として、
例えば、2のべき数(2,4,8,16・・・)を挙げ
ることができる。また、Nの値は、N≧2を満足すれば
よく、実際的なNの値として、例えば、2のべき数
(2,4,8・・・)を挙げることができる。
選択用トランジスタTR1及びTR2は、ワード線WL、
及び、対となったビット線BL1,BL2によって囲まれ
た領域を占めている。従って、仮に、ワード線及びビッ
ト線が最短ピッチで配置されるとすると、対となった不
揮発性メモリにおける一対の選択用トランジスタTR 1
及びTR2の最小面積は、8F2である。しかしながら、
一対の選択用トランジスタTR1,TR2を、M組の対と
なったメモリセルMC11m,MC12m,MC21m,MC22m
(m=1,2・・・,M)で共有するが故に、1ビット
当たりの選択用トランジスタTR1,TR2の数が少なく
て済み、また、ワード線WLの配置も緩やかなので、不
揮発性メモリの縮小化を図り易い。しかも、周辺回路に
ついても、1本のワード線デコーダ/ドライバWDとM
本のプレート線デコーダ/ドライバPDでMビットを選
択することができる。従って、このような構成を採用す
ることで、セル面積が8F2に近いレイアウトを実現可
能であり、DRAM並のチップサイズを実現することが
できる。
である図5〜図10を参照して、実施の形態1の不揮発
性メモリの製造方法の概要を説明する。
おける選択用トランジスタを構成するトランジスタとし
て機能するMOS型トランジスタを半導体基板10に形
成する。そのために、例えばLOCOS構造を有する素
子分離領域11を公知の方法に基づき形成する。尚、素
子分離領域は、トレンチ構造を有していてもよいし、L
OCOS構造とトレンチ構造の組合せとしてもよい。そ
の後、半導体基板10の表面を例えばパイロジェニック
法により酸化し、ゲート絶縁膜12を形成する。次い
で、不純物がドーピングされたポリシリコン層をCVD
法にて全面に形成した後、ポリシリコン層をパターニン
グし、ゲート電極13を形成する。このゲート電極13
はワード線を兼ねている。尚、ゲート電極13をポリシ
リコン層から構成する代わりに、ポリサイドや金属シリ
サイドから構成することもできる。次に、半導体基板1
0にイオン注入を行い、LDD構造を形成する。その
後、全面にCVD法にてSiO2層を形成した後、この
SiO2層をエッチバックすることによって、ゲート電
極13の側面にゲートサイドウオール(図示せず)を形
成する。次いで、半導体基板10にイオン注入を施した
後、イオン注入された不純物の活性化アニール処理を行
うことによって、ソース/ドレイン領域14A,14B
を形成する。
形成する。具体的には、SiO2及びSiNの積層構造
を有する下層絶縁層(厚さ1μm)をCVD法にて形成
した後、CMP法にて平坦化処理を行い、下層絶縁層の
厚さを0.6μmとする。その後、他方のソース/ドレ
イン領域14Bの上方の下層絶縁層に開口部をRIE法
にて形成する。そして、かかる開口部内を含む下層絶縁
層上に不純物がドーピングされたポリシリコン層をCV
D法にて形成する。次いで、850゜C、30分間の活
性化アニール処理を行い、ポリシリコン層中の不純物の
活性化を行う。これによって、コンタクトホール15が
形成される。次に、下層絶縁層上のポリシリコン層をパ
ターニングすることによって、ビット線BL1を形成す
る。その後、SiO2から成る上層絶縁層(厚さ0.4
μm)をCVD法にて全面に形成し、CMP法にて平坦
化処理を行い、上層絶縁層の厚さを0.2μmとする。
尚、下層絶縁層と上層絶縁層を纏めて、絶縁層16と呼
ぶ。尚、ビット線BL1は、後の工程で形成する接続孔
18と短絡しないように形成されている。
れた第1の電極21を絶縁層16上に形成する。具体的
には、厚さ50nmのSiN膜及び厚さ100nmのS
iO2膜をCVD法にて、順次、絶縁層16上に形成し
た後、リソグラフィ技術及びドライエッチング技術によ
ってSiO2膜に溝部を形成する。図においては、これ
らの積層膜を参照番号16Aで示す。その後、例えばT
iO2から成る厚さ20nmの密着層(図示せず)をス
パッタ法にて全面に形成し、更に、第1の電極21を構
成する白金(Pt)から成る第1の導電材料層(厚さ1
50nm)を全面にスパッタ法にて形成する。そして、
積層膜16A上の第1の導電材料層及び密着層をCMP
法にて除去することで、積層膜16Aに設けられた溝部
内に、密着層及び第1の導電材料層から構成されたスト
ライプ状の第1の電極21、即ち、所謂ダマシン構造を
有する第1の電極21を得ることができる。尚、密着層
を構成する材料はTiO2に限定されず、例えば、Ti
やTaを用いることもでき、場合によっては密着層の形
成を省略することもできる。また、第1の電極21は、
ダマシン構造を有していなくともよい。即ち、絶縁層1
6上に第1の導電材料層を形成し、リソグラフィ技術及
びドライエッチング技術に基づき、パターニングされた
第1の電極21を形成してもよい。更には、この場合、
パターニングされた第1の電極21の間を絶縁材料で埋
め込んでもよい。
VD法によって、Bi系層状構造ペロブスカイト型の強
誘電体材料(具体的には、例えば、結晶化温度750゜
CのBi2SrTa2O 9)から成る強誘電体薄膜を全面
に形成する。その後、250゜Cの空気中で乾燥処理を
行った後、750゜Cの酸素ガス雰囲気で1時間の酸化
熱処理を施し、結晶化を促進させ、強誘電体層22を形
成する。こうして、図5に示す構造を得ることができ
る。
レイン領域14Aと第1の電極21(共通ノードC
N 11)とを電気的に接続する接続部を形成する。具体的
には、リソグラフィ技術及びドライエッチング技術に基
づき、一方のソース/ドレイン領域14Aの上方の強誘
電体層22、積層膜16A及び絶縁層16に開口部17
を形成する(図6参照)。ドライエッチングの際、第1
の電極21は白金から構成されているが故に、蒸気圧の
高い反応生成物を生成し難く、強誘電体層22や密着層
はエッチングされるが、第1の電極21はエッチングさ
れ難く、図6に示すような開口部17を形成することが
できる。尚、第1の電極21を導電性酸化物材料から構
成した場合、第1の電極21が若干エッチングされる場
合があるが、何ら問題は生じない。その後、CVD法に
基づき開口部17内をTiN層にて埋め込み、次いで、
強誘電体層22をストッパー層としたCMP法にて、強
誘電体層22上のTiN層を除去し、接続孔18、及
び、第1の電極21の頂面まで延在した接続孔18の頂
部18Aを完成させる(図7参照)。
よって、第1の電極21と半導体基板10との間の相互
拡散の発生を確実に防止することができる。尚、第1の
電極21を構成する第1の導電材料層に依っては、Ti
Nの代わりに他の導電材料層を選択してもよい。また、
接続孔の形成方法はCVD法に限定されず、スパッタ法
やメッキ法を採用することもできる。更には、強誘電体
層22上のTiN層の除去は、CMP法に限定されるも
のではなく、例えば、エッチバック法によって行うこと
もできる。
上に第2の電極23を形成する。具体的には、全面に厚
さ100nmのSiO2膜16Bを形成し、リソグラフ
ィ技術及びドライエッチング技術によって、第2の電極
を形成すべき部分のSiO2膜16Bを除去し、併せ
て、接続孔18の上方のSiO2膜16Bを除去する。
その後、白金(Pt)層をスパッタ法にて全面に形成し
た後、CMP法にてSiO2膜16B上の白金層を除去
し、第2の電極23を形成し、併せて、接続孔18の頂
面にパッド部25を形成する。こうして、図8に示す構
造を得ることができる。
31を層間絶縁層26上に形成する工程 少なくとも第1の電極31上に、結晶化温度700゜
CのBi2Sr(Ta1.5Nb0.5)O9から成る強誘電体
層32を形成する工程 一方のソース/ドレイン領域14Aと第1の電極31
とを電気的に接続する接続部を形成する工程(図9及び
図10参照) 強誘電体層32上に第2の電極33を形成する工程 パッシベーション層36Aを形成する工程 を、順次、実行する。尚、Bi2Sr(Ta1.5N
b0.5)O9から成る強誘電体層32に対して、結晶化促
進のための熱処理を、700゜Cの酸素ガス雰囲気で1
時間、行えばよい。
に形成された開口部27内に設けられた接続孔28、及
び、第1の電極31の頂面まで延在した接続孔28の頂
部28Aから成る。上記の工程である、一方のソース
/ドレイン領域14Aと第1の電極31とを電気的に接
続する接続部を形成する工程(図9及び図10参照)
は、実質的に、[工程−140]と同様の工程とするこ
とができる。また、層間絶縁層26に形成された接続孔
28は、絶縁層16に形成された接続孔18の上に形成
されたパッド部25の上に形成する。尚、参照番号26
A,26Bは、それぞれ、積層膜16A、SiO2膜1
6Bと同じ機能を有する同種の膜である。
技術及びドライエッチング技術に基づき、一方のソース
/ドレイン領域14Aの上方の強誘電体層22、積層膜
16A及び絶縁層16に開口部17を形成する際の開口
部17の大きさ、位置によっては、最終的に形成される
接続部が、図11に模式的な一部断面図を示すように、
絶縁層16に形成された接続孔18、及び、第1の電極
21の側部まで延在した接続孔の頂部18Bから成る構
成とすることもでき、あるいは又、層間絶縁層26に形
成された接続孔28、及び、第1の電極31の側部まで
延在した接続孔の頂部28Bから成る構成とすることも
できる。
いなくともよい。この場合には、例えば、パッシベーシ
ョン層36Aの形成完了後、第2の電極23、第2の電
極33をビアホールによって接続し、併せて、パッシベ
ーション層36A上に、かかるビヤホールと接続したプ
レート線を形成すればよい。
することによって、上方に位置するメモリセルを構成す
る強誘電体層の結晶化温度(酸化熱処理温度)を、下方
に位置するメモリセルを構成する強誘電体層の結晶化温
度よりも低くすることができ、あるいは又、上方に位置
するメモリユニットを構成するメモリセルの強誘電体層
の結晶化温度を、下方に位置するメモリユニットを構成
するメモリセルの強誘電体層の結晶化温度よりも低くす
ることができる。以下の表1に、強誘電体層を構成する
代表的な材料の結晶化温度を示すが、強誘電体層を構成
する材料をかかる材料に限定するものではない。
温度は、例えば、X線回折装置や表面走査型電子顕微鏡
を用いて調べることができる。具体的には、例えば、強
誘電体薄膜を形成した後、強誘電体薄膜の結晶化を行う
ための熱処理温度を種々変えて結晶化促進のための熱処
理を行い、熱処理後の強誘電薄膜のX線回折分析を行
い、強誘電体材料に特有の回折パターン強度(回折ピー
クの高さ)を評価することによって、強誘電体層の結晶
化温度を求めることができる。
電体型不揮発性半導体メモリを製造する場合、強誘電体
層を構成する強誘電体薄膜の結晶化のために、酸化熱処
理(結晶化熱処理)を積層されたメモリセルやメモリユ
ニットの段数だけ行わなければならない。従って、下段
に位置するメモリセルやメモリユニットほど、長時間の
結晶化熱処理を受け、上段に位置するほど、メモリセル
やメモリユニットは短時間の酸化熱処理を受けることに
なる。それ故、上段に位置するメモリセルやメモリユニ
ットに対して最適な酸化熱処理を施すと、下段に位置す
るメモリセルやメモリユニットは過度の熱負荷を受ける
虞があり、下段に位置するメモリセルやメモリユニット
の特性劣化が生じる虞がある。尚、多段のメモリセルや
メモリユニットを作製した後、一度で酸化熱処理を行う
方法も考えられるが、結晶化の際に強誘電体層に大きな
体積変化が生じたり、各強誘電体層から脱ガスが生じる
可能性が高く、強誘電体層にクラックや剥がれが生じる
といった問題が発生し易い。
トを構成する強誘電体層の結晶化温度を、下方に位置す
るメモリセルやメモリユニットを構成する強誘電体層の
結晶化温度よりも低くすれば、積層されたメモリセルや
メモリユニットの段数だけ酸化熱処理を行っても、下方
に位置するメモリセルやメモリユニットを構成するメモ
リセルの特性劣化といった問題は生じない。また、各段
におけるメモリセルやメモリユニットを構成するメモリ
セルに対して、最適な条件での酸化熱処理を行うことが
でき、特性の優れた強誘電体型不揮発性半導体メモリを
得ることができる。
電体薄膜の形成条件を以下の表2に例示する。尚、表2
中、「thd」は、テトラメチルヘプタンジオネートの
略である。また、表2に示したソース原料はテトラヒド
ロフラン(THF)を主成分とする溶媒中に溶解されて
いる。
強誘電体薄膜をパルスレーザアブレーション法、ゾル−
ゲル法、あるいはRFスパッタ法にて全面に形成するこ
ともできる。これらの場合の形成条件を以下に例示す
る。尚、ゾル−ゲル法によって厚い強誘電体薄膜を形成
する場合、所望の回数、スピンコート及び乾燥、あるい
はスピンコート及び焼成(又は、アニール処理)を繰り
返せばよい。
パルス幅25n秒、5Hz) 形成温度 :400〜800゜C 酸素濃度 :3Pa
ら構成するときの、マグネトロンスパッタ法によるPZ
TあるいはPLZTの形成条件を以下の表6に例示す
る。あるいは又、PZTやPLZTを、反応性スパッタ
法、電子ビーム蒸着法、ゾル−ゲル法、又はMOCVD
法にて形成することもできる。
アブレーション法にて形成することもできる。この場合
の形成条件を以下の表7に例示する。
パルス幅25n秒、3Hz) 出力エネルギー:400mJ(1.1J/cm2) 形成温度 :550〜600゜C 酸素濃度 :40〜120Pa
の第2の態様に係る不揮発性メモリ及びその製造方法に
関し、更に詳しくは、第1の構成及び第2の構成の不揮
発性メモリに関する。ビット線の延びる方向と平行な仮
想垂直面で実施の形態2の不揮発性メモリを切断したと
きの模式的な一部断面図を図12に示す。
は、絶縁層は、下層絶縁層116Aと上層絶縁層116
Bとが積層された構造を有し、下層絶縁層116A上に
中間配線層42が形成され、選択用トランジスタTR1
の一方のソース/ドレイン領域14Aと中間配線層42
とは、下層絶縁層116Aに形成された第1の接続孔4
1を介して電気的に接続され、第1の電極21と中間配
線層42とは、上層絶縁層116Bに形成された第2の
接続孔118、及び、第1の電極21の頂面まで延在し
た該第2の接続孔118Aの頂部を介して電気的に接続
されている。その他の構成、構造は実施の形態1にて説
明した不揮発性メモリと同様とすることができるので、
詳細な説明は省略する。
造方法の概要を説明する。
[工程−100]と同様にして、不揮発性メモリにおけ
る選択用トランジスタを構成するトランジスタとして機
能するMOS型トランジスタを半導体基板10に形成す
る。
層116Aを形成する。具体的には、SiO2及びSi
Nの積層構造を有する下層絶縁層(厚さ1μm)116
AをCVD法にて形成した後、CMP法にて平坦化処理
を行い、下層絶縁層116Aの厚さを0.6μmとす
る。その後、一方のソース/ドレイン領域14Aの上方
の下層絶縁層116Aに開口部40をRIE法にて形成
し、併せて、他方のソース/ドレイン領域14Bの上方
の下層絶縁層116Aに開口部をRIE法にて形成す
る。そして、これらの開口部内を含む下層絶縁層116
A上に不純物がドーピングされたポリシリコン層をCV
D法にて形成する。次いで、850゜C、30分間の活
性化アニール処理を行い、ポリシリコン層中の不純物の
活性化を行う。これによって、第1の接続孔41及びコ
ンタクトホール15が形成される。次に、下層絶縁層1
16A上のポリシリコン層をパターニングすることによ
って、中間配線層42及びビット線BL1を下層絶縁層
116A上に形成する。こうして、下層絶縁層116A
上に一方のソース/ドレイン領域14Aと第1の接続孔
41を介して電気的に接続された中間配線層42を形成
することができる。その後、SiO2から成る上層絶縁
層116B(厚さ0.4μm)をCVD法にて全面に形
成し、CMP法にて平坦化処理を行い、上層絶縁層11
6Bの厚さを0.2μmとする。
た後、ポリシリコン層の上にスパッタ法にて、例えば、
TiNから成る厚さ30nmの拡散障壁層を形成しても
よい。これによって、中間配線層42と第1の電極21
との間の相互拡散を一層確実に防止することができる。
[工程−120]と同様にして、パターニングされた第
1の電極21を上層絶縁層116B上に形成する。
[工程−130]と同様にして、強誘電体層22を形成
する。
[工程−140]と同様にして、中間配線層42と第1
の電極21(共通ノードCN11)とを電気的に接続する
接続部を形成する。具体的には、リソグラフィ技術及び
ドライエッチング技術に基づき、中間配線層42の上方
の強誘電体層22、積層膜16A及び絶縁層16に開口
部17Aを形成する。その後、CVD法に基づき開口部
17A内をTiN層にて埋め込み、強誘電体層22をス
トッパー層としたCMP法にて、強誘電体層22上のT
iN層を除去し、第2の接続孔118、及び、第1の電
極21の頂面まで延在した接続孔118の頂部118A
を完成させる。
[工程−150]と同様にして、強誘電体層22上に第
2の電極23を形成する。
[工程−160]と同様にして、 層間絶縁層26を形成し、平坦化処理する工程 パターニングされた第1の電極31を層間絶縁層26
上に形成する工程 少なくとも第1の電極31上に、結晶化温度700゜
CのBi2Sr(Ta1.5Nb0.5)O9から成る強誘電体
層32を形成する工程 一方のソース/ドレイン領域14Aと第1の電極31
とを電気的に接続する接続部28,28Aを形成する工
程 強誘電体層32上に第2の電極33を形成する工程 パッシベーション層36Aを形成する工程 を、順次、実行する。
技術及びドライエッチング技術に基づき、一方のソース
/ドレイン領域14Aの上方の強誘電体層22、積層膜
16A及び絶縁層16に開口部17を形成する際の開口
部17の大きさ、位置によっては、最終的に形成される
接続部が、図11に模式的な一部断面図を示したと同様
に、絶縁層16に形成された接続孔、及び、第1の電極
21の側部まで延在した接続孔の頂部から成る構成とす
ることもでき、あるいは又、層間絶縁層26に形成され
た接続孔、及び、第1の電極31の側部まで延在した接
続孔の頂部から成る構成とすることもできる。
態1の変形である。第1の電極21上に強誘電体層22
を形成した後、一方のソース/ドレイン領域14Aと第
1の電極21とを電気的に接続する接続部を形成する
際、強誘電体層22が多結晶粒から構成されている場
合、接続部を構成する導電材料が結晶粒界に入り込み、
強誘電体層内部で短絡が発生する虞がある場合がある。
このような場合、第1の電極21上に強誘電体層22を
形成した後、強誘電体層22上に保護層29を形成し、
一方のソース/ドレイン領域14Aと第1の電極21と
を電気的に接続する接続部を導電材料から形成した後、
保護層29及びその上の導電材料を、例えば、CMP法
に基づき除去すればよい。
である図13及び図14を参照して、実施の形態3の不
揮発性メモリの製造方法の概要を説明する。
[工程−100]と同様にして、不揮発性メモリにおけ
る選択用トランジスタを構成するトランジスタとして機
能するMOS型トランジスタを半導体基板10に形成す
る。
[工程−110]と同様にして、全面に絶縁層16を形
成する。
[工程−120]と同様にして、パターニングされた第
1の電極21を絶縁層16上に形成する。
[工程−130]と同様にして、強誘電体層22を形成
する。
レイン領域14Aと第1の電極21(共通ノードC
N 11)とを電気的に接続する接続部を形成する。具体的
には、強誘電体層22上にCVD法にてSiO2から成
る保護層29を形成する(図13参照)。その後、リソ
グラフィ技術及びドライエッチング技術に基づき、一方
のソース/ドレイン領域14Aの上方の保護層29、強
誘電体層22、積層膜16A及び絶縁層16に開口部1
7を形成する(図14参照)。ドライエッチングの際、
第1の電極21は白金から構成されているが故に、蒸気
圧の高い反応生成物を生成し難く、強誘電体層22や密
着層はエッチングされるが、第1の電極21はエッチン
グされ難く、図14に示すような開口部17を形成する
ことができる。尚、第1の電極21を導電性酸化物材料
から構成した場合、第1の電極21が若干エッチングさ
れる場合があるが、何ら問題は生じない。その後、CV
D法に基づき開口部17内をTiN層にて埋め込み、強
誘電体層22をストッパー層としたCMP法にて、強誘
電体層22上のTiN層及び保護層29を除去し、接続
孔18を完成させる。こうして、図7に示したと同様の
構造を得ることができ、一方のソース/ドレイン領域1
4Aと第1の電極21とを電気的に接続する接続部が完
成する。
[工程−150]と同様にして、強誘電体層22上に第
2の電極23を形成し、更に、[工程−160]と同様
の工程を実行する。
構成及び第3の構成に係る不揮発性メモリに関する。ビ
ット線の延びる方向と平行な仮想垂直面で実施の形態4
の不揮発性メモリを切断したときの模式的な一部断面図
を図15に示す。更には、第3の構成に係る不揮発性メ
モリの概念的な回路図を図16の(A)及び(B)に示
し、図16の(A)の概念的な回路図のより具体的な回
路図を図17に示し、図16の(B)の概念的な回路図
のより具体的な回路図を図18に示す。尚、図17及び
図18には、2つの不揮発性メモリM1,M2を図示する
が、これらの不揮発性メモリM1,M2の構造は同一であ
り、以下においては、不揮発性メモリM1に関しての説
明を行う。
(1)ビット線BL1と、(2)N個(但し、N≧2で
あり、実施の形態4においては、N=2)の選択用トラ
ンジスタTR1Nと、(3)それぞれがM個(但し、M≧
2であり、実施の形態4においては、M=4)のメモリ
セルMC1NMから構成された、N個のメモリユニットM
U1Nと、(4)M本のプレート線PLM、から成る。
は絶縁層16上に形成されており、N個のメモリユニッ
トMU1Nは、層間絶縁層26を介して積層されている。
各メモリセルは、第1の電極と強誘電体層と第2の電極
とから成る。具体的には、第1層目のメモリユニットM
U11を構成する各メモリセルMC11Mは、第1の電極2
1と強誘電体層22と第2の電極23とから成り、第2
層目のメモリユニットMU12を構成する各メモリセルM
C12Mは、第1の電極31と強誘電体層32と第2の電
極33とから成る。更には、各メモリユニットMU1nに
おいて、メモリセルMC1nmの第1の電極21,31は
共通である。具体的には、第1層目のメモリユニットM
U11において、メモリセルMC11Mの第1の電極21は
共通である。この共通の第1の電極21を第1の共通ノ
ードCN11と呼ぶ場合がある。また、第2層目のメモリ
ユニットMU12において、メモリセルMC12Mの第1の
電極31は共通である。この共通の第1の電極31を第
2の共通ノードCN12と呼ぶ場合がある。更には、第n
層目(但し、n=1,2・・・,N)のメモリユニット
MU1nにおいて、第m番目(但し、m=1,2・・・,
M)のメモリセルの第2の電極23,33は、メモリユ
ニットMU1n間で共通とされた第m番目のプレート線P
Lmに接続されている。実施の形態4においては、より
具体的には、各プレート線は、第2の電極23,33か
ら延在している。
のメモリユニットMU1nにおける共通の第1の電極は、
第n番目の選択用トランジスタTR1nを介してビット線
BL 1に接続されている。具体的には、各選択用トラン
ジスタTR11,TR12の他方のソース/ドレイン領域1
4Bはビット線BL1に接続され、第1番目の選択用ト
ランジスタTR11の一方のソース/ドレイン領域14A
は、絶縁層16に設けられた第1層目の接続孔18、及
び、第1の電極21の側部又は頂面まで延在した接続孔
の頂部18Aを介して、第1層目のメモリユニットMU
11における共通の第1の電極21(第1の共通ノードC
N11)に接続されている。また、第2番目の選択用トラ
ンジスタTR12の一方のソース/ドレイン領域14A
は、絶縁層16に設けられた第1層目の接続孔18、パ
ッド部25、層間絶縁層26に設けられた第2層目の接
続孔28、及び、第1の電極31の側部又は頂面まで延
在した接続孔の頂部28Aを介して、第2層目のメモリ
ユニットMU12における共通の第1の電極31(第2の
共通ノードCN12)に接続されている。
続されている。また、プレート線PLMはプレート線デ
コーダ/ドライバPDに接続されている。更には、ワー
ド線WL1,WL2(あるいはワード線WL11,WL12,
WL21,WL22)は、ワード線デコーダ/ドライバWD
に接続されている。ワード線WL1,WL2は、図15の
紙面垂直方向に延びている。また、不揮発性メモリM1
を構成するメモリセルMC11mの第2の電極23は、図
15の紙面垂直方向に隣接する不揮発性メモリM2を構
成するメモリセルMC21mの第2の電極と共通であり、
プレート線PLmを兼ねている。更には、不揮発性メモ
リM1を構成するメモリセルMC12mの第2の電極33
は、図15の紙面垂直方向に隣接する不揮発性メモリM
2を構成するメモリセルMC22mの第2の電極と共通であ
り、プレート線PLmを兼ねている。これらのプレート
線PLmは、図示しない領域において接続されている。
また、ワード線WL1は、不揮発性メモリM1を構成する
選択用トランジスタTR11と、図15の紙面垂直方向に
隣接する不揮発性メモリM2を構成する選択用トランジ
スタTR21とで共通である。更には、ワード線WL
2は、不揮発性メモリM1を構成する選択用トランジスタ
TR12と、図15の紙面垂直方向に隣接する不揮発性メ
モリM2を構成する選択用トランジスタTR22とで共通
である。
不揮発性メモリM1,M2において、不揮発性メモリ
M1,M2を構成する選択用トランジスタTR1n,TR2n
は同じワード線WLnに接続されている。そして、対と
なったメモリセルMC1nm,MC2n m(n=1,2、及
び、m=1,2・・・,M)に相補的なデータが記憶さ
れる。例えば、メモリセルMC11m,MC21m(ここで、
mは1,2,3,4のいずれか)に記憶されたデータを
読み出す場合、ワード線WL1を選択し、プレート線P
Lj(m≠j)には、例えば(1/3)Vccの電圧を印
加した状態で、プレート線PLmを駆動する。これによ
って、相補的なデータが、対となったメモリセルMC
11m,MC21mから選択用トランジスタTR11,TR21を
介して対となったビット線BL1,BL2に電圧(ビット
線電位)として現れる。そして、かかる対となったビッ
ト線BL1,BL2の電圧(ビット線電位)を、センスア
ンプSAで検出する。尚、不揮発性メモリM1,M2を構
成する選択用トランジスタTR11,TR12,TR21,T
R22を、それぞれ、異なるワード線WL11,WL12,W
L21,WL22に接続し、メモリセルMC1nm,MC2nmを
独立して制御し、対となったビット線BL1,BL2の一
方に参照電圧を印加することによって、メモリセルMC
1nm,MC2nmのそれぞれからデータを読み出すこともで
きる。このような構成を採用する場合の回路図は、図1
6の(B)及び図18を参照のこと。尚、選択用トラン
ジスタTR11,TR21を同時に駆動し、選択用トランジ
スタTR12,TR22を同時に駆動すれば、図16の
(A)及び図17に示した回路と等価となる。このよう
に、各メモリセルMC1nm,MC2nm(n=1,2であ
り、m=1,2,3,4)のそれぞれに1ビットがデー
タとして記憶され(図16の(B)及び図18参照)、
あるいは又、対となったメモリセルMC1nm,MC2nmに
相補的なデータが1ビットとして記憶される(図16の
(A)及び図17参照)。実際の不揮発性メモリにおい
ては、この16ビットあるいは8ビットを記憶するメモ
リユニットの集合がアクセス単位ユニットとしてアレイ
状に配設されている。尚、Mの値は4に限定されない。
Mの値は、M≧2を満足すればよく、実際的なMの値と
して、例えば、2のべき数(2,4,8,16・・・)
を挙げることができる。また、Nの値は、N≧2を満足
すればよく、実際的なNの値として、例えば、2のべき
数(2,4,8・・・)を挙げることができる。
に、実施の形態1、実施の形態2あるいは実施の形態3
にて説明した不揮発性メモリの製造方法によって製造す
ることができるので、詳細な説明は省略する。
構成及び第4の構成に係る不揮発性メモリに関する。ビ
ット線の延びる方向と平行な仮想垂直面で実施の形態5
の不揮発性メモリを切断したときの模式的な一部断面図
を図19に示す。更には、第4の態様に係る不揮発性メ
モリの概念的な回路図を図20の(A)及び(B)に示
し、具体的な回路図を図21に示す。尚、図20の
(A)及び(B)には、2つの不揮発性メモリM1,M2
を図示するが、これらの不揮発性メモリM1,M2の構造
は同一であり、以下においては、不揮発性メモリM1に
関しての説明を行う。
(1)N本(但し、N≧2であり、実施の形態5におい
ては、N=2)のビット線BL1Nと、(2)N個の選択
用トランジスタTR1Nと、(3)それぞれがM個(但
し、M≧2であり、実施の形態5においては、M=4)
のメモリセルMC1NMから構成された、N個のメモリユ
ニットMU1Nと、(4)M本のプレート線PLM、から
成る。
11と、選択用トランジスタTR11と、メモリセルMC
11Mから構成されたメモリユニットMU11を、サブユニ
ットSU11で表し、ビット線BL12と、選択用トランジ
スタTR12と、メモリセルMC12Mから構成されたメモ
リユニットMU12を、サブユニットSU12で表す。
は絶縁層16上に形成されており、N個のメモリユニッ
トMU1Nは、層間絶縁層26を介して積層されている。
各メモリセルは、第1の電極と強誘電体層と第2の電極
とから成る。具体的には、第1層目のメモリユニットM
U11を構成する各メモリセルMC11Mは、第1の電極2
1と強誘電体層22と第2の電極23とから成り、第2
層目のメモリユニットMU12を構成する各メモリセルM
C12Mは、第1の電極31と強誘電体層32と第2の電
極33とから成る。更には、各メモリユニットMU1nに
おいて、メモリセルMC1nmの第1の電極21,31は
共通である。具体的には、第1層目のメモリユニットM
U11において、メモリセルMC11Mの第1の電極21は
共通である。この共通の第1の電極21を第1の共通ノ
ードCN11と呼ぶ場合がある。また、第2層目のメモリ
ユニットMU12において、メモリセルMC12Mの第1の
電極31は共通である。この共通の第1の電極31を第
2の共通ノードCN12と呼ぶ場合がある。更には、第n
層目(但し、n=1,2・・・,N)のメモリユニット
MU1nにおいて、第m番目(但し、m=1,2・・・,
M)のメモリセルの第2の電極23,33は、メモリユ
ニットMU1n間で共通とされた第m番目のプレート線P
Lmに接続されている。実施の形態5においては、より
具体的には、各プレート線は、第2の電極23,33か
ら延在している。
のメモリユニットMU1nにおける共通の第1の電極は、
第n番目の選択用トランジスタTR1nを介して第n番目
のビット線BL1nに接続されている。具体的には、第n
番目の選択用トランジスタTR1nの他方のソース/ドレ
イン領域14Bは第n番目のビット線BL1nに接続さ
れ、第1番目の選択用トランジスタTR11の一方のソー
ス/ドレイン領域14Aは、絶縁層16に設けられた第
1層目の接続孔18、及び、第1の電極21の側部又は
頂面まで延在した接続孔の頂部18Aを介して、第1層
目のメモリユニットMU11における共通の第1の電極2
1(第1の共通ノードCN11)に接続されている。ま
た、第2番目の選択用トランジスタTR12の一方のソー
ス/ドレイン領域14Aは、絶縁層16に設けられた第
1層目の接続孔18、パッド部25、層間絶縁層26に
設けられた第2層目の接続孔28、及び、第1の電極3
1の側部又は頂面まで延在した接続孔の頂部28Aを介
して、第2層目のメモリユニットMU12における共通の
第1の電極31(第2の共通ノードCN12)に接続され
ている。
続されている。また、プレート線PLMはプレート線デ
コーダ/ドライバPDに接続されている。更には、ワー
ド線WL1,WL2(あるいはワード線WL11,WL12,
WL21,WL22)は、ワード線デコーダ/ドライバWD
に接続されている。ワード線WL1,WL2は、図19の
紙面垂直方向に延びている。また、不揮発性メモリM1
を構成するメモリセルMC11mの第2の電極23は、図
19の紙面垂直方向に隣接する不揮発性メモリM2を構
成するメモリセルMC21mの第2の電極と共通であり、
プレート線PLmを兼ねている。更には、不揮発性メモ
リM1を構成するメモリセルMC12mの第2の電極33
は、図19の紙面垂直方向に隣接する不揮発性メモリM
2を構成するメモリセルMC22mの第2の電極と共通であ
り、プレート線PLmを兼ねている。これらのプレート
線PLmは、図示しない領域において接続されている。
また、ワード線WL1は、不揮発性メモリM1を構成する
選択用トランジスタTR11と、図19の紙面垂直方向に
隣接する不揮発性メモリM2を構成する選択用トランジ
スタTR21とで共通である。更には、ワード線WL
2は、不揮発性メモリM1を構成する選択用トランジスタ
TR12と、図19の紙面垂直方向に隣接する不揮発性メ
モリM2を構成する選択用トランジスタTR22とで共通
である。
不揮発性メモリM1,M2においては、不揮発性メモリM
1,M2を構成する選択用トランジスタTR11,TR21は
同じワード線WL1に接続され、選択用トランジスタT
R12,TR22は同じワード線WL2に接続されている。
そして、対となったメモリセルMC1nm,MC2nm(n=
1,2、及び、m=1,2・・・,M)に相補的なデー
タが記憶される。例えば、メモリセルMC11m,MC21m
(ここで、mは1,2,3,4のいずれか)に記憶され
たデータを読み出す場合、ワード線WL1を選択し、プ
レート線PLj(m≠j)には、例えば(1/3)Vcc
の電圧を印加した状態で、プレート線PL mを駆動す
る。これによって、相補的なデータが、対となったメモ
リセルMC11m,MC21mから選択用トランジスタT
R11,TR21を介して対となったビット線BL11,BL
21に電圧(ビット線電位)として現れる。そして、かか
る対となったビット線BL11,BL21の電圧(ビット線
電位)を、センスアンプSAで検出する。尚、不揮発性
メモリM1,M2を構成する選択用トランジスタTR11,
TR 12,TR21,TR22を、それぞれ、異なるワード線
WL11,WL12,WL21,WL22に接続し、メモリセル
MC1nm,MC2nmを独立して制御し、対となったビット
線BL11,BL21、あるいは、対となったビット線BL
12,BL22の一方に参照電圧を印加することによって、
メモリセルMC1nm,MC2nmのそれぞれからデータを読
み出すこともできる。このような構成を採用する場合の
回路図は、図20の(B)及び図21を参照のこと。
尚、選択用トランジスタTR11,TR21を同時に駆動
し、選択用トランジスタTR12,TR22を同時に駆動す
れば、図20の(A)に示した回路と等価となる。この
ように、各メモリセルMC1nm,MC2 nm(n=1,2で
あり、m=1,2,3,4)のそれぞれに1ビットがデ
ータとして記憶され(図20の(B)参照)、あるいは
又、対となったメモリセルMC 1nm,MC2nmに相補的な
データが1ビットとして記憶される(図20の(A)参
照)。実際の不揮発性メモリにおいては、この16ビッ
トあるいは8ビットを記憶するメモリユニットの集合が
アクセス単位ユニットとしてアレイ状に配設されてい
る。尚、Mの値は4に限定されない。Mの値は、M≧2
を満足すればよく、実際的なMの値として、例えば、2
のべき数(2,4,8,16・・・)を挙げることがで
きる。また、Nの値は、N≧2を満足すればよく、実際
的なNの値として、例えば、2のべき数(2,4,8・
・・)を挙げることができる。
回路図を示す不揮発性メモリM1において、例えば、対
となったメモリセルMC11m,MC12m(m=1,2・・
・,M)に相補的なデータを記憶してもよい。例えば、
メモリセルMC11m,MC12m(ここで、mは1,2,
3,4のいずれか)に記憶されたデータを読み出す場
合、ワード線WL1,WL2を選択し、プレート線PLj
(m≠j)には、例えば(1/3)Vccの電圧を印加し
た状態で、プレート線PLmを駆動する。これによっ
て、相補的なデータが、対となったメモリセルM
C11m,MC12mから選択用トランジスタTR11,TR12
を介して対となったビット線BL11,BL12に電圧(ビ
ット線電位)として現れる。そして、かかる対となった
ビット線BL11,BL 12の電圧(ビット線電位)を、セ
ンスアンプSAで検出する。尚、メモリセルMC11m,
MC12mを独立して制御し、対となったビット線B
L11,BL12の一方に参照電圧を印加することによっ
て、メモリセルMC11m,MC12mのそれぞれからデータ
を読み出すこともできる。このような構成を採用する場
合の回路図は、図20の(B)及び図21を参照のこ
と。
に、実施の形態1、実施の形態2あるいは実施の形態3
にて説明した不揮発性メモリの製造方法によって製造す
ることができるので、詳細な説明は省略する。
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態にて説明した不揮発性メモリの構
造、使用した材料、各種の形成条件、回路構成、駆動方
法等は例示であり、適宜変更することができる。
とを電気的に接続する接続部を形成する工程と、強誘電
体層上に第2の電極を形成する工程との順序を逆にする
こともできる。この場合には、例えば、実施の形態3に
おいて、[工程−330]に引き続き、[工程−35
0]を実行し、その後、全面に絶縁膜を形成し、次い
で、一方のソース/ドレイン領域14Aと第1の電極2
1(共通ノードCN11)とを電気的に接続する接続部を
形成すればよい。具体的には、全面にCVD法にてSi
O2から成る絶縁膜を形成する。その後、リソグラフィ
技術及びドライエッチング技術に基づき、一方のソース
/ドレイン領域14Aの上方の絶縁膜、強誘電体層2
2、積層膜16A及び絶縁層16に開口部17を形成す
る。その後、CVD法に基づき開口部17内をTiN層
にて埋め込み、絶縁膜をストッパー層としたCMP法に
て、絶縁膜上のTiN層を除去すればよい。
縁層や層間絶縁層から剥離するといった問題が生じる場
合には、強誘電体薄膜を所望の形状にパターニングすれ
ばよい。これによって、強誘電体層の応力緩和を図るこ
とができる。尚、エッチングによって、強誘電体層にダ
メージが加わる場合には、ダメージ回復に必要とされる
温度にて、熱処理を行えばよい。
係る不揮発性メモリ及びその製造方法を、図29の
(A)及び(B)に模式的な一部断面図で示すように、
スタック型不揮発性メモリに適用することもできる。
合計本数をA本、その内のワード線本数をB本、プレー
ト線の本数をC本とすると、A=B+Cである。ここ
で、合計本数Aを一定とした場合、単位ユニットの総ア
ドレス数(=B×C)が最大となるには、B=Cを満足
すればよい。従って、最も効率良く周辺回路を配置する
ためには、単位ユニットにおけるワード線本数Bとプレ
ート線の本数Cとを等しくすればよい。また、ロー・ア
ドレスのアクセス単位ユニットにおけるワード線本数
は、例えば、メモリセルの積層段数(N)に一致し、プ
レート線本数はメモリユニットを構成するメモリセルの
数(M)に一致するが、これらのワード線本数、プレー
ト線本数が多いほど、実質的な不揮発性メモリの集積度
は向上する。そして、ワード線本数とプレート線本数の
積がアクセス可能なアドレス回数である。ここで、一括
して、且つ、連続したアクセスを前提とすると、その積
から「1」を減じた値がディスターブ回数である。従っ
て、ワード線本数とプレート線本数の積の値は、メモリ
セルのディスターブ耐性、プロセス要因等から決定され
る。ここで、ディスターブとは、非選択のメモリセルを
構成する強誘電体層に対して、分極が反転する方向に、
即ち、保存されていたデータが劣化若しくは破壊される
方向に、電界が加わる現象を指す。
2に示す構造のように変形することもできる。尚、回路
図を図23に示す。
に接続されているビット線BL1と、MOS型FETか
ら構成されたN個(但し、N≧2であり、この例におい
てはN=4)の選択用トランジスタTR11,TR12,T
R13,TR14と、N個のメモリユニットMU11,M
U12,MU13,MU14と、プレート線から構成されてい
る。第1層目のメモリユニットMU11は、M個(但し、
M≧2であり、この例においてはM=8)のメモリセル
MC11m(m=1,2,・・・,8)から構成されてい
る。また、第2層目のメモリユニットMU12も、M個
(M=8)のメモリセルMC12m(m=1,2・・・,
8)から構成されている。更には、第3層目のメモリユ
ニットMU13も、M個(M=8)のメモリセルMC13m
(m=1,2・・・,8)から構成され、第4層目のメ
モリユニットMU14も、M個(M=8)のメモリセルM
C14m(m=1,2・・・,8)から構成されている。
プレート線の数は、M本(この例においては8本)であ
り、PLm(m=1,2・・・,8)で表している。選
択用トランジスタTR1nのゲート電極に接続されたワー
ド線WL1nは、ワード線デコーダ/ドライバWDに接続
されている。一方、各プレート線PLmは、プレート線
デコーダ/ドライバPDに接続されている。
構成する各メモリセルMC11mは、第1の電極21Aと
強誘電体層22Aと第2の電極23とから成り、第2層
目のメモリユニットMU12を構成する各メモリセルMC
12mは、第1の電極21Bと強誘電体層22Bと第2の
電極23とから成り、第3層目のメモリユニットMU 13
を構成する各メモリセルMC13mは、第1の電極31A
と強誘電体層32Aと第2の電極33とから成り、第4
層目のメモリユニットMU14を構成する各メモリセルM
C14mは、第1の電極31Bと強誘電体層32Bと第2
の電極33とから成る。そして、各メモリユニットMU
11,MU12,MU13,MU14において、メモリセルの第
1の電極21A,21B,31A,31Bは共通であ
る。この共通の第1の電極21A,21B,31A,3
1Bを、便宜上、共通ノードCN11,CN12,CN13,
CN14と呼ぶ。
における共通の第1の電極21A(第1の共通ノードC
N11)は、第1番目の選択用トランジスタTR11を介し
てビット線BL1に接続されている。また、第2層目の
メモリユニットMU12における共通の第1の電極21B
(第2の共通ノードCN12)は、第2番目の選択用トラ
ンジスタTR12を介してビット線BL1に接続されてい
る。更には、第3層目のメモリユニットMU13における
共通の第1の電極31A(第3の共通ノードCN13)
は、第3番目の選択用トランジスタTR13を介してビッ
ト線BL1に接続されている。また、第4層目のメモリ
ユニットMU14における共通の第1の電極31B(第4
の共通ノードCN14)は、第4番目の選択用トランジス
タTR14を介してビット線BL1に接続されている。
構成するメモリセルMC11mと、第2層目のメモリユニ
ットMU12を構成するメモリセルMC12mは、第2の電
極23を共有しており、この共有された第m番目の第2
の電極23はプレート線PL mに接続されている。更に
は、第3層目のメモリユニットMU13を構成するメモリ
セルMC13mと、第4層目のメモリユニットMU14を構
成するメモリセルMC1 4mは、第2の電極33を共有し
ており、この共有された第m番目の第2の電極33はプ
レート線PLmに接続されている。具体的には、この共
有された第m番目の第2の電極23の延在部からプレー
ト線PLmが構成され、この共有された第m番目の第2
の電極33の延在部からプレート線PLmが構成されて
おり、各プレート線PLmは図示しない領域で接続され
ている。
ニットMU11,MU12とメモリユニットMU13,MU14
は、層間絶縁層26を介して積層されている。メモリユ
ニットMU14はパッシベーション層36Aで被覆されて
いる。また、メモリユニットMU11は、半導体基板10
の上方に絶縁層16を介して形成されている。半導体基
板10には素子分離領域11が形成されている。また、
選択用トランジスタTR11,TR12,TR13,TR
14は、ゲート絶縁膜12、ゲート電極13、ソース/ド
レイン領域14A,14Bから構成されている。そし
て、第1の選択用トランジスタTR11、第2の選択用ト
ランジスタTR12、第3の選択用トランジスタTR13、
第4の選択用トランジスタTR14の他方のソース/ドレ
イン領域14Bはコンタクトホール15を介してビット
線BL1に接続されている。また、第1の選択用トラン
ジスタTR11の一方のソース/ドレイン領域14Aは、
絶縁層16に形成された開口部中に設けられた接続孔1
8、及び、第1の電極21Aの側部又は頂面まで延在し
た接続孔の頂部18Aを介して第1の共通ノードCN11
に接続されている。更には、第2の選択用トランジスタ
TR12の一方のソース/ドレイン領域14Aは、接続孔
18、及び、第1の電極21Bの側部又は頂面まで延在
した接続孔の頂部18Cを介して第2の共通ノードCN
12に接続されている。また、第3の選択用トランジスタ
TR13の一方のソース/ドレイン領域14Aは、接続孔
18、パッド部25、層間絶縁層26に形成された開口
部中に設けられた接続孔28、及び、第1の電極31の
側部又は頂面まで延在した接続孔の頂部28Aを介して
第3の共通ノードCN13に接続されている。更には、第
4の選択用トランジスタTR14の一方のソース/ドレイ
ン領域14Aは、接続孔18、パッド部25、接続孔2
8、及び、第1の電極の側部31又は頂面まで延在した
接続孔の頂部28Cを介して第4の共通ノードCN14に
接続されている。
発性メモリを、所謂ゲインセル型とすることもできる。
このような不揮発性メモリの回路図を図24に示し、不
揮発性メモリを構成する各種のトランジスタの模式的な
レイアウトを図25に示し、不揮発性メモリの模式的な
一部断面図を図26及び図27に示す。尚、図25にお
いて、各種のトランジスタの領域を点線で囲み、活性領
域及び配線を実線で示し、ゲート電極あるいはワード線
を一点鎖線で示した。また、図26に示す不揮発性メモ
リの模式的な一部断面図は、図25の線A−Aに沿った
模式的な一部断面図であり、図27に示す不揮発性メモ
リの模式的な一部断面図は、図25の線B−Bに沿った
模式的な一部断面図である。
セル型を適用した場合を、以下に説明する。この不揮発
性メモリは、例えば、ビット線BLと、書込用トランジ
スタ(第1の構成〜第4の構成に係る不揮発性メモリに
おける選択用トランジスタである)TRWと、M個(但
し、M≧2であり、例えば、M=8)のメモリセルMC
Mから構成され、例えば層間絶縁層を介して積層された
N個のメモリユニットMUと、M本のプレート線PLM
から成るメモリユニットMUから構成されている。尚、
図面においては、第1層目のメモリユニットのみを図示
した。そして、各メモリセルMCMは、第1の電極21
と強誘電体層22と第2の電極23とから成り、メモリ
ユニットMUを構成するメモリセルMCMの第1の電極
21は、メモリユニットMUにおいて共通であり、この
共通の第1の電極(共通ノードCN)は、書込用トラン
ジスタTRWを介してビット線BLに接続され、各メモ
リセルMCmを構成する第2の電極23はプレート線P
Lmに接続されている。メモリセルMCMは層間絶縁層2
6によって被覆されている。尚、不揮発性メモリのメモ
リユニットMUを構成するメモリセルの数(M)は8個
に限定されず、一般には、M≧2を満足すればよく、2
のべき数(M=2,4,8,16・・・)とすることが
好ましい。
出し、該検出結果をビット線に電流又は電圧として伝達
する信号検出回路を備えている。言い換えれば、検出用
トランジスタTRS、及び、読出用トランジスタTRRを
備えている。信号検出回路は、検出用トランジスタTR
S及び読出用トランジスタTRRから構成されている。そ
して、検出用トランジスタTRSの一端は所定の電位V
ccを有する配線(例えば、不純物層から構成された電源
線)に接続され、他端は読出用トランジスタTRRを介
してビット線BLに接続され、各メモリセルMCmに記
憶されたデータの読み出し時、読出用トランジスタTR
Rが導通状態とされ、各メモリセルMCmに記憶されたデ
ータに基づき共通の第1の電極(共通ノードCN)に生
じた電位により、検出用トランジスタTRSの動作が制
御される。
型FETから構成されており、書込用トランジスタ(選
択用トランジスタ)TRWの他方のソース/ドレイン領
域は絶縁層16に形成されたコンタクトホール15を介
してビット線BLに接続され、一方のソース/ドレイン
領域は、絶縁層16に形成された開口部中に設けられた
接続孔18、及び、第1の電極21の側部又は頂面まで
延在した接続孔の頂部18Aを介して共通の第1の電極
(共通ノードCN)に接続されている。また、検出用ト
ランジスタTRSの一方のソース/ドレイン領域は、所
定の電位Vccを有する配線に接続され、他方のソース/
ドレイン領域は、読出用トランジスタTRRの一方のソ
ース/ドレイン領域に接続されている。より具体的に
は、検出用トランジスタTRSの他方のソース/ドレイ
ン領域と読出用トランジスタTRRの一方のソース/ド
レイン領域とは、1つのソース/ドレイン領域を占めて
いる。更には、読出用トランジスタTRRの他方のソー
ス/ドレイン領域はコンタクトホール15を介してビッ
ト線BLに接続され、更に、共通の第1の電極(共通ノ
ードCN、あるいは、書込用トランジスタTRWの一方
のソース/ドレイン領域)は、開口部中に設けられたコ
ンタクトホール18D、ワード線WLSを介して検出用
トランジスタTRSのゲート電極に接続されている。ま
た、書込用トランジスタTRWのゲート電極に接続され
たワード線WLW及び読出用トランジスタTRRのゲート
電極に接続されたワード線WLRは、ワード線デコーダ
/ドライバWDに接続されている。一方、各プレート線
PLmは、プレート線デコーダ/ドライバPDに接続さ
れている。更には、ビット線BLはセンスアンプSAに
接続されている。
らデータを読み出す場合、選択プレート線PL1にVcc
を印加する。このとき、選択メモリセルMC1にデータ
「1」が記憶されていれば、強誘電体層に分極反転が生
じ、蓄積電荷量が増加し、共通ノードCNの電位が上昇
する。一方、選択メモリセルMC1にデータ「0」が記
憶されていれば、強誘電体層に分極反転が生ぜず、共通
ノードCNの電位は殆ど上昇しない。即ち、共通ノード
CNは、非選択メモリセルの強誘電体層を介して複数の
非選択プレート線PLjにカップリングされているの
で、共通ノードCNの電位は0ボルトに比較的近いレベ
ルに保たれる。このようにして、選択メモリセルMC1
に記憶されたデータに依存して共通ノードCNの電位に
変化が生じる。従って、選択メモリセルの強誘電体層に
は、分極反転に十分な電界を与えることができる。そし
て、ビット線BLを浮遊状態とし、読出用トランジスタ
TRRをオン状態とする。一方、選択メモリセルMC1に
記憶されたデータに基づき共通の第1の電極(共通ノー
ドCN)に生じた電位により、検出用トランジスタTR
Sの動作が制御される。具体的には、選択メモリセルM
C1に記憶されたデータに基づき共通の第1の電極(共
通ノードCN)に高い電位が生じれば、検出用トランジ
スタTRSは導通状態となり、検出用トランジスタTRS
の一方のソース/ドレイン領域は所定の電位Vccを有す
る配線に接続されているので、かかる配線から、検出用
トランジスタTRS及び読出用トランジスタTRRを介し
てビット線BLに電流が流れ、ビット線BLの電位が上
昇する。即ち、信号検出回路によって共通の第1の電極
(共通ノードCN)の電位変化が検出され、この検出結
果がビット線BLに電圧(電位)として伝達される。こ
こで、検出用トランジスタTRSの閾値をVth、検出用
トランジスタTRSのゲート電極の電位(即ち、共通ノ
ードCNの電位)をVgとすれば、ビット線BLの電位
は概ね(Vg−Vth)となる。尚、検出用トランジスタ
TRSをディプレッション型のNMOSFETとすれ
ば、閾値Vthは負の値をとる。これにより、ビット線B
Lの負荷の大小に拘わらず、安定したセンス信号量を確
保できる。尚、検出用トランジスタTRSをPMOSF
ETから構成することもできる。
た配線の所定の電位はVccに限定されず、例えば、接地
されていてもよい。即ち、検出用トランジスタの一端が
接続された配線の所定の電位を0ボルトとしてもよい。
但し、この場合には、選択メモリセルにおけるデータの
読み出し時に電位(Vcc)がビット線に現れた場合、再
書き込み時には、ビット線の電位を0ボルトとし、選択
メモリセルにおけるデータの読み出し時に0ボルトがビ
ット線に現れた場合、再書き込み時には、ビット線の電
位をVccとする必要がある。そのためには、図28に例
示するような、トランジスタTRIV-1,TRIV-2,TR
IV-3,TRIV-4から構成された一種のスイッチ回路(反
転回路)をビット線間に配設し、データの読み出し時に
は、トランジスタTRIV-2,TRIV-4をオン状態とし,
データの再書き込み時には、トランジスタTRIV-1,T
RIV-3をオン状態とすればよい。
を、強誘電体層を用いた不揮発性メモリ(所謂FERA
M)のみならず、DRAMに適用することもできる。こ
の場合には、強誘電体層の常誘電的な電界応答(強誘電
双極子の反転を伴わない応答)のみを利用する。
た後の工程において、一方のソース/ドレイン領域と第
1の電極とを電気的に接続する接続部を形成するので、
強誘電体層を形成する際の高温での酸化熱処理によって
も、相互拡散が発生することがなく、不揮発性メモリの
信頼性が低下することを確実に回避することができる。
また、第1の電極を構成する第1の導電材料に酸素バリ
ア性を要求する必要がなくなり、高温酸化雰囲気中で安
定した材料であればよく、白金やペロブスカイト構造を
有する酸化物等を第1の導電材料として使用することが
可能となり、一般に、下地の影響を受け易い強誘電体薄
膜を制御性良く成膜することができる。
あっては、材料の耐熱性の問題のために、メモリセルに
十分な特性を付与できず、メモリセルの微細化を進める
に当たって情報の判定に必要な信号量を確保できなくな
るといった問題を、本発明においては、メモリセルの特
性を最大限に引き出すことができるが故に、確実に回避
することができる。また、不揮発性メモリにおいて、第
1の構成〜第4の構成を採用することによって、一層の
高集積化を図ることができる。
体メモリをビット線の延びる方向と平行な仮想垂直面で
切断したときの模式的な一部断面図である。
念的な回路図である。
的な回路図である。
的な回路図である。
体メモリの製造方法を説明するための半導体基板等の模
式的な一部断面図である。
体型不揮発性半導体メモリの製造方法を説明するための
半導体基板等の模式的な一部断面図である。
体型不揮発性半導体メモリの製造方法を説明するための
半導体基板等の模式的な一部断面図である。
体型不揮発性半導体メモリの製造方法を説明するための
半導体基板等の模式的な一部断面図である。
体型不揮発性半導体メモリの製造方法を説明するための
半導体基板等の模式的な一部断面図である。
電体型不揮発性半導体メモリの製造方法を説明するため
の半導体基板等の模式的な一部断面図である。
導体メモリの変形例をビット線の延びる方向と平行な仮
想垂直面で切断したときの模式的な一部断面図である。
導体メモリをビット線の延びる方向と平行な仮想垂直面
で切断したときの模式的な一部断面図である。
導体メモリの製造方法を説明するための半導体基板等の
模式的な一部断面図である。
誘電体型不揮発性半導体メモリの製造方法を説明するた
めの半導体基板等の模式的な一部断面図である。
導体メモリを含む半導体装置をビット線の延びる方向と
平行な仮想垂直面で切断したときの模式的な一部断面図
である。
概念的な回路図である。
具体的な回路図である。
具体的な回路図である。
導体メモリを含む半導体装置をビット線の延びる方向と
平行な仮想垂直面で切断したときの模式的な一部断面図
である。
概念的な回路図である。
回路図である。
不揮発性半導体メモリの変形例を示す模式的な一部断面
図である。
リの回路図である。
モリの回路図である。
モリにおけるレイアウト図である。
モリの模式的な一部断面図である。
モリの、図26とは異なる断面で見たときの模式的な一
部断面図である。
の所定の電位を0ボルトとした場合の、ビット線間に配
設された一種のスイッチ回路を示す回路図である。
に本発明を適用した場合の模式的な一部断面図である。
る。
誘電体型不揮発性半導体メモリの回路図である。
メモリの模式的な一部断面図である。
メモリの模式的な一部断面図である。
域、12・・・ゲート絶縁膜、13・・・ゲート電極、
14A,14B・・・ソース/ドレイン領域、15・・
・コンタクトホール、16,116A,116B・・・
絶縁層、16A,26A・・・積層膜、16B,26B
・・・SiO2膜、17,27,40・・・開口部、1
8,118,28,41・・・接続孔、18A,118
A,28A・・・接続孔の頂部、21,21A,21
B,,31,31A,31B・・・第1の電極、22,
22A,22B,32,32A,32B・・・強誘電体
層、23,33・・・第2の電極、25・・・パッド
部、26・・・層間絶縁層、36A,226A・・・パ
ッシベーション層、42・・・中間配線層、TR・・・
選択用トランジスタ、TRW・・・書込用トランジス
タ、TRR・・・読出用トランジスタ、TRS・・・検出
用トランジスタ、TRSW・・・スイッチング用のトラン
ジスタ、WL・・・ワード線、BL・・・ビット線、P
L・・・プレート線、WD・・・ワード線デコーダ/ド
ライバ、SA・・・センスアンプ、PD・・・プレート
線デコーダ/ドライバ、CN・・・共通ノード
Claims (14)
- 【請求項1】(A)半導体基板に形成され、ソース/ド
レイン領域及びゲート電極を備えた選択用トランジス
タ、及び、 (B)選択用トランジスタの上方に絶縁層を介して形成
された第1の電極と、少なくとも該第1の電極上に形成
され強誘電体層と、該強誘電体層上に形成された第2の
電極から成るメモリセル、を有する強誘電体型不揮発性
半導体メモリの製造方法であって、 (a)選択用トランジスタを形成する工程と、 (b)全面に絶縁層を形成する工程と、 (c)パターニングされた第1の電極を絶縁層上に形成
する工程と、 (d)少なくとも第1の電極上に強誘電体層を形成する
工程と、 (e)一方のソース/ドレイン領域と第1の電極とを電
気的に接続する接続部を形成する工程と、 (f)強誘電体層上に第2の電極を形成する工程、を具
備することを特徴とする強誘電体型不揮発性半導体メモ
リの製造方法。 - 【請求項2】前記接続部は、絶縁層に形成された接続
孔、及び、第1の電極の側部又は頂面まで延在した該接
続孔の頂部から成ることを特徴とする請求項1に記載の
強誘電体型不揮発性半導体メモリの製造方法。 - 【請求項3】絶縁層は、下層絶縁層と上層絶縁層とが積
層された構造を有し、 前記工程(b)は、全面に下層絶縁層を形成した後、下
層絶縁層上に、一方のソース/ドレイン領域と電気的に
接続された中間配線層を形成し、次いで、下層絶縁層及
び中間配線層上に上層絶縁層を形成する工程から成り、 前記工程(e)においては、一方のソース/ドレイン領
域と第1の電極とを電気的に接続する接続部を形成する
代わりに、中間配線層と第1の電極とを電気的に接続す
る接続部を形成することを特徴とする請求項1に記載の
強誘電体型不揮発性半導体メモリの製造方法。 - 【請求項4】一方のソース/ドレイン領域と中間配線層
との電気的な接続は、下層絶縁層に形成された第1の接
続孔によってなされ、 前記接続部は、上層絶縁層に形成された第2の接続孔、
及び、第1の電極の側部又は頂面まで延在した該第2の
接続孔の頂部から成ることを特徴とする請求項3に記載
の強誘電体型不揮発性半導体メモリの製造方法。 - 【請求項5】ビット線と、 M個(但し、M≧2)のメモリセルから構成されたメモ
リユニットと、 M本のプレート線、を更に備え、 メモリユニットは絶縁層上に形成されており、 メモリユニットにおいて、メモリセルの第1の電極は共
通であり、該共通の第1の電極は、選択用トランジスタ
を介してビット線に接続され、 メモリユニットにおいて、第m番目(但し、m=1,2
・・・,M)のメモリセルの第2の電極は、第m番目の
プレート線に接続されていることを特徴とする請求項1
乃至請求項4のいずれか1項に記載の強誘電体型不揮発
性半導体メモリの製造方法。 - 【請求項6】ビット線と、 それぞれがM個(但し、M≧2)のメモリセルから構成
された、N個(但し、N≧2)のメモリユニットと、 M×N本のプレート線、を更に備え、 第1層目のメモリユニットは絶縁層上に形成されてお
り、 N個のメモリユニットは、層間絶縁層を介して積層され
ており、 各メモリユニットにおいて、メモリセルの第1の電極は
共通であり、該共通の第1の電極は、選択用トランジス
タを介してビット線に接続され、 第n層目(但し、n=1,2・・・,N)のメモリユニ
ットにおいて、第m番目(但し、m=1,2・・・,
M)のメモリセルの第2の電極は、第[(n−1)M+
m]番目のプレート線に接続されていることを特徴とす
る請求項1乃至請求項4のいずれか1項に記載の強誘電
体型不揮発性半導体メモリの製造方法。 - 【請求項7】ビット線と、 それぞれがM個(但し、M≧2)のメモリセルから構成
された、N個(但し、N≧2)のメモリユニットと、 M本のプレート線、を更に備え、 選択用トランジスタをN個備え、 第1層目のメモリユニットは絶縁層上に形成されてお
り、 N個のメモリユニットは、層間絶縁層を介して積層され
ており、 各メモリユニットにおいて、メモリセルの第1の電極は
共通であり、 第n層目(但し、n=1,2・・・,N)のメモリユニ
ットにおける共通の第1の電極は、第n番目の選択用ト
ランジスタを介してビット線に接続され、 第n層目のメモリユニットにおいて、第m番目(但し、
m=1,2・・・,M)のメモリセルの第2の電極は、
メモリユニット間で共通とされた第m番目のプレート線
に接続されていることを特徴とする請求項1乃至請求項
4のいずれか1項に記載の強誘電体型不揮発性半導体メ
モリの製造方法。 - 【請求項8】N本(但し、N≧2)のビット線と、 それぞれがM個(但し、M≧2)のメモリセルから構成
された、N個のメモリユニットと、 M本のプレート線、 を更に備え、 選択用トランジスタをN個備え、 第1層目のメモリユニットは絶縁層上に形成されてお
り、 N個のメモリユニットは、層間絶縁層を介して積層され
ており、 各メモリユニットにおいて、メモリセルの第1の電極は
共通であり、 第n層目(但し、n=1,2・・・,N)のメモリユニ
ットにおける共通の第1の電極は、第n番目の選択用ト
ランジスタを介して第n番目のビット線に接続され、 第n層目のメモリユニットにおいて、第m番目(但し、
m=1,2・・・,M)のメモリセルの第2の電極は、
メモリユニット間で共通とされた第m番目のプレート線
に接続されていることを特徴とする請求項1乃至請求項
4のいずれか1項に記載の強誘電体型不揮発性半導体メ
モリの製造方法。 - 【請求項9】(A)半導体基板に形成され、ソース/ド
レイン領域及びゲート電極を備えた選択用トランジス
タ、及び、 (B)選択用トランジスタの上方に絶縁層を介して形成
された第1の電極と、少なくとも該第1の電極上に形成
され強誘電体層と、該強誘電体層上に形成された第2の
電極から成るメモリセル、を有する強誘電体型不揮発性
半導体メモリであって、 選択用トランジスタの一方のソース/ドレイン領域と第
1の電極とは、絶縁層に形成された接続孔、及び、第1
の電極の側部又は頂面まで延在した該接続孔の頂部を介
して電気的に接続されていることを特徴とする強誘電体
型不揮発性半導体メモリ。 - 【請求項10】(A)半導体基板に形成され、ソース/
ドレイン領域及びゲート電極を備えた選択用トランジス
タ、及び、 (B)選択用トランジスタの上方に絶縁層を介して形成
された第1の電極と、少なくとも該第1の電極上に形成
され強誘電体層と、該強誘電体層上に形成された第2の
電極から成るメモリセル、を有する強誘電体型不揮発性
半導体メモリであって、 絶縁層は、下層絶縁層と上層絶縁層とが積層された構造
を有し、 下層絶縁層上に中間配線層が形成され、 選択用トランジスタの一方のソース/ドレイン領域と中
間配線層とは、下層絶縁層に形成された第1の接続孔を
介して電気的に接続され、 第1の電極と中間配線層とは、上層絶縁層に形成された
第2の接続孔、及び、第1の電極の側部又は頂面まで延
在した該第2の接続孔の頂部を介して電気的に接続され
ていることを特徴とする強誘電体型不揮発性半導体メモ
リ。 - 【請求項11】ビット線と、 M個(但し、M≧2)のメモリセルから構成されたメモ
リユニットと、 M本のプレート線、を更に備え、 メモリユニットは絶縁層上に形成されており、 メモリユニットにおいて、メモリセルの第1の電極は共
通であり、該共通の第1の電極は、選択用トランジスタ
を介してビット線に接続され、 メモリユニットにおいて、第m番目(但し、m=1,2
・・・,M)のメモリセルの第2の電極は、第m番目の
プレート線に接続されていることを特徴とする請求項9
又は請求項10に記載の強誘電体型不揮発性半導体メモ
リ。 - 【請求項12】ビット線と、 それぞれがM個(但し、M≧2)のメモリセルから構成
された、N個(但し、N≧2)のメモリユニットと、 M×N本のプレート線、 を更に備え、 第1層目のメモリユニットは絶縁層上に形成されてお
り、 N個のメモリユニットは、層間絶縁層を介して積層され
ており、 各メモリユニットにおいて、メモリセルの第1の電極は
共通であり、該共通の第1の電極は、選択用トランジス
タを介してビット線に接続され、 第n層目(但し、n=1,2・・・,N)のメモリユニ
ットにおいて、第m番目(但し、m=1,2・・・,
M)のメモリセルの第2の電極は、第[(n−1)M+
m]番目のプレート線に接続されていることを特徴とす
る請求項9又は請求項10に記載の強誘電体型不揮発性
半導体メモリ。 - 【請求項13】ビット線と、 それぞれがM個(但し、M≧2)のメモリセルから構成
された、N個(但し、N≧2)のメモリユニットと、 M本のプレート線、を更に備え、 選択用トランジスタをN個備え、 第1層目のメモリユニットは絶縁層上に形成されてお
り、 N個のメモリユニットは、層間絶縁層を介して積層され
ており、 各メモリユニットにおいて、メモリセルの第1の電極は
共通であり、 第n層目(但し、n=1,2・・・,N)のメモリユニ
ットにおける共通の第1の電極は、第n番目の選択用ト
ランジスタを介してビット線に接続され、 第n層目のメモリユニットにおいて、第m番目(但し、
m=1,2・・・,M)のメモリセルの第2の電極は、
メモリユニット間で共通とされた第m番目のプレート線
に接続されていることを特徴とする請求項9又は請求項
10に記載の強誘電体型不揮発性半導体メモリ。 - 【請求項14】N本(但し、N≧2)のビット線と、 それぞれがM個(但し、M≧2)のメモリセルから構成
された、N個のメモリユニットと、 M本のプレート線、 を更に備え、 選択用トランジスタをN個備え、 第1層目のメモリユニットは絶縁層上に形成されてお
り、 N個のメモリユニットは、層間絶縁層を介して積層され
ており、 各メモリユニットにおいて、メモリセルの第1の電極は
共通であり、 第n層目(但し、n=1,2・・・,N)のメモリユニ
ットにおける共通の第1の電極は、第n番目の選択用ト
ランジスタを介して第n番目のビット線に接続され、 第n層目のメモリユニットにおいて、第m番目(但し、
m=1,2・・・,M)のメモリセルの第2の電極は、
メモリユニット間で共通とされた第m番目のプレート線
に接続されていることを特徴とする請求項9又は請求項
10に記載の強誘電体型不揮発性半導体メモリ。
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- 2001-08-23 JP JP2001252375A patent/JP4661006B2/ja not_active Expired - Fee Related
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