JPH1083990A - 半導体装置の製造方法 - Google Patents
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Abstract
体装置の製造方法に関し、微細化可能で高信頼性を与え
る半導体装置の製造方法を提供することである。 【解決手段】 半導体基板上に絶縁ゲート電極を有する
複数のMOSトランジスタ構造を形成する工程と、前記
絶縁ゲート電極を覆って、前記半導体基板上に、水素を
含む原料ガスを用いた平行平板型プラズマCVDにより
電極面積当たり0.11W/cm2 〜0.85W/cm
2 の高周波電力で絶縁膜を堆積する工程とを含む。
Description
方法に関し、特に微細化されたMOSトランジスタを含
む半導体装置の製造方法に関する。
高集積化や高速化が要求されている。半導体集積回路装
置の性能向上のため、その代表的半導体素子であるMO
Sトランジスタを微細化することが要求されている。基
板表面内での寸法縮小と共に厚さ方向の寸法縮小も進
み、たとえばゲート酸化膜は10nm以下、ソース/ド
レイン接合は100nm以下となりつつある。
工程における不純物の再分布による短チャネル効果(ソ
ース・ドレイン間のパンチスルー)やゲート電極からゲ
ート酸化膜を通してチャネル領域への不純物の突き抜け
が問題となってくる。これらを防止するため、一般的に
プロセスの低温化が要求されている。
イン領域を形成した後の層間絶縁膜は従来、バッチ式熱
CVDで作成することが多かった。プロセスの低温化の
要求に従い、層間絶縁膜をプラズマCVD(PECV
D)法で作成する技術や枚葉式熱CVDで作成する技術
が開発されている。プラズマCVDでの基板加熱温度は
300℃〜550℃程度でよい。
は、pチャネルトランジスタのゲート電極にはB等のp
型不純物をドープし、nチャネルトランジスタのゲート
電極にはP、As等のn型不純物をドープしたデュアル
ゲートサーフェスチャネルMOSFETが採用されつつ
ある。
を作成するためには、ソース/ドレイン領域(さらに、
場合によりゲート電極)の表面にシリサイド層を自己整
合的に作成するシリサイド(サリサイド)化の技術も採
用される。シリサイド化の技術の採用は、その後の加熱
工程に制限を加える。PECVDや枚葉式熱CVDによ
る層間絶縁膜の形成はこの要求にも適合する。
セスで層間絶縁膜を形成すると、層間絶縁膜からMOS
トランジスタ構造への水分の拡散が問題となる。また、
層間絶縁膜を貫通してシリサイドを使用したソース/ド
レイン領域へのコンタクト孔をエッチングする際、エッ
チストッパが存在すること(セルフアラインコンタクト
(SAC))が望まれる。そこで、層間絶縁膜を薄い窒
化膜とその上の酸化膜の積層構造とし、両層をPECV
Dまたは枚葉式熱CVDで作成する技術やPECVDと
枚葉式熱CVDとの組み合わせで作成する技術が開発さ
れている。窒化膜は水分遮蔽機能とエッチストッパとし
ての機能を果たす。
ECVDで層間絶縁膜を形成すると、pチャネルMOS
FETの閾値電圧の不安定性、pチャネルMOSFET
のBT(バイアステンペラチャー)ストレス寿命劣化の
促進、nチャネルMOSFETのホットキャリア寿命劣
化の促進等の新たな問題が生じる。これらの問題は、高
信頼性の半導体集積回路装置を提供する目的にとって致
命的な問題となる。
与える半導体装置の製造方法を提供することである。
的を果し、かつ高信頼性を与える半導体装置の製造方法
を提供することである。
ば、半導体基板上に絶縁ゲート電極を有するMOSトラ
ンジスタ構造を形成する工程と、前記絶縁ゲート電極を
覆って、前記半導体基板上に、水素を含む原料ガスを用
いた平行平板型プラズマCVDにより電極面積当たり
0.11W/cm2 〜0.85W/cm2 の高周波電力
で絶縁膜を堆積する工程とを含む半導体装置の製造方法
が提供される。
力を制限したプラズマCVDによって堆積することによ
り、従来のバッチ式熱CVDやプラズマCVDで作成し
た絶縁膜に伴う種々の問題が改善される。
び膜質が悪くなる。しかし、窒化膜の厚さは20nm〜
100nm(多くの場合、50nm〜70nm)とあま
り厚くないので、成長速度は速くなくてもあまり問題は
生じない。また、窒化膜はエッチストッパとしては厳密
な緻密性を必要とせず、エッチングの選択比を十分に取
れればよいので、膜質もあまり問題を生じない。
に絶縁ゲート電極を有するMOSトランジスタ構造を形
成する工程と、前記絶縁ゲート電極を覆って、前記半導
体基板上に枚葉式熱CVDにより窒化膜を堆積する工程
と、前記窒化膜上にプラズマCVDまたは枚葉式熱CV
Dにより酸化膜を堆積する工程とを含む半導体装置の製
造方法が提供される。
Dで作成した窒化膜と、その上にプラズマCVDまたは
枚葉式熱CVDにより作成した酸化膜との積層構造とす
ることにより、従来のバッチ式熱CVDやプラズマCV
Dにより作成した絶縁膜の場合に生じた種々の問題が改
善できる。
よって層間絶縁膜を形成すると、層間絶縁膜およびその
近傍に原子状および分子状の水素が侵入し、悪影響を誘
発すると言われている。すなわち、導入された水素は、
ゲート電極中のドープイオン(特にB)を増速拡散させ
たり、ゲート酸化膜の界面またはゲート酸化膜中に欠陥
を導入したりすると言われている。この現象は、ゲート
電極にBをドープしたpチャネルMOSFETにおいて
顕著である。
化膜を貫通してチャネル領域に拡散すると、MOSFE
Tの閾値電圧を不安定に変化させてしまう。また、ゲー
ト酸化膜の界面やゲート酸化膜中に欠陥が生成される
と、BTストレス寿命の劣化を促進したり、ホットキャ
リア寿命の劣化を促進したりする。これらの現象は、低
温プロセスで層間絶縁膜を形成する際、層間絶縁膜およ
びその近傍に水素が侵入することによって生じるものと
言われている。
され、デバイスの信頼性に影響を与える水素量を減少さ
せるため、まずプラズマ中の水素を考察した。
ラズマCVD装置の構成を概略的に示す。真空容器1内
に平行平板型電極2a、2bが上下に対向して配置され
ている。なお、平行平板型電極2a、2bは、半径が7
5mmであり、600ミル(15.42mm)の間隔を
おいて配置されている。平行平板型電極2a、2bに
は、RF電源3から13.56MHzの高周波電力がD
Cカット用キャパシタ4を介して供給される。
料ガスが供給され、真空容器1底部に接続された排気管
7から排気される。真空容器1内を所定真空度とし、R
F電源3から高周波電力を供給すると、平行平板型電極
2a、2b間にプラズマ8が生成される。なお、ランプ
9は下側電極2bを加熱し、その上に配置されるウエハ
5を加熱するためのものである。
で、RF電源3から供給する高周波電力を変化させ、プ
ラズマ中からの水素由来種の発光強度を調べた。
度を示すグラフである。横軸は発光波長を単位nmで示
し、縦軸は発光強度を任意単位で示す。波長380nm
〜440nmの波長領域に水素由来種の発光が生じる。
図には、392.06nmのH2 発光と、波長427.
94nmのH* (水素ラジカル)の発光を特に示す。高
周波電力を100W、300W、500Wと変化させた
時の発光強度を2本のピークで示している。
ラズマに供給する高周波電力の大小に依存して増減して
いることが判る。したがって、プラズマに供給する高周
波電力を低減すれば、プラズマ中の活性水素由来種の密
度も減少することが期待される。そこで、高周波電力を
変化させて層間絶縁膜を作成し、得られたMOSFET
の特性を調べた。
レス試験の概要および結果を示す。図3(A)は、BT
ストレス試験を概略的に示す。MOSFET10は、厚
さ6nmのゲート酸化膜、厚さ180nmの多結晶Si
ゲート電極、厚さ20nmの低温酸化膜、厚さ70nm
の窒化膜の積層による絶縁ゲート電極構造を有する。窒
化膜は、高周波電力を変えたPECVDで作成した。M
OSFET10を150℃、200℃等のバイアス温度
に加熱し、ソースS、ドレインDおよび基板Subをそ
れぞれ接地する。
SubとゲートG間にバイアス用ゲート電圧Vgを印加
する。バイアス用ゲート電圧Vgは、たとえばゲート絶
縁膜における電界強度が−5MV/cm程度になるよう
に設定する。たとえば、Vg=−3.3Vである。所定
時間このようなストレスを印加した後、MOSFET1
0を常温に戻し、寿命を測定する。
印加した後のpチャネルMOSFETの寿命を測定した
結果を示す。なお、ストレス温度は200℃、ゲート電
圧は−3.3Vであった。寿命は、基板温度を85℃と
し、ドレインDとゲートGとにVd、Vg=−2.75
Vを印加した時、ドレイン電流Idが3%変化するまで
の時間とする。
2a、2b間に240W(1.36W/cm2 )および
50W(0.28W/cm2 )の高周波電力を印加した
時の寿命を表に示す。240Wの高周波電力を供給した
場合と較べ、50Wの高周波電力を供給した場合、Id
に関する寿命は1桁以上長くなっている。
00W、240Wに変化させた時のIdを基準としたI
dに関する寿命を示す。横軸は高周波電力Prfの2乗
の逆数、1/Prf2 を示し、縦軸は寿命を時間で示
す。
Wから100W、240Wと増加するに従い、BTスト
レス寿命は減少を続けている。高周波電力が100Wを
越えるとストレス寿命の低下率が大きくなり、さらに1
50Wを越えて増大すると、BTストレス寿命の低下は
著しくなる。
0W以下であることが好ましいと判る。なお、電極面積
で印加した高周波電力を規格化すると、印加する高周波
電力は0.85W/cm2 以下であることが好ましいと
判る。
さくなると、プラズマを立てること自身が困難となる。
20Wの高周波電力は電力面積で規格化すると0.11
W/cm2 となる。したがって、高周波電力を電極面積
当たり0.11W/cm2 〜0.85W/cm2 とする
ことが好ましい。
レス寿命の改善を示した。高周波電力を低減すると、B
Tストレス寿命以外の特性にも改善が見られる。
ンド電圧の変化およびnチャネルMOSFETのホット
キャリア寿命の変化を示す。
タのフラットバンド電圧が高周波電力を50Wと240
Wとし、窒素雰囲気において800℃、30秒の処理を
施した時にどのような値となるかを調べた結果を示す表
である。フラットバンド電圧Vfbは、高周波電力が2
40Wの時、1.23Vであり、高周波電力が50Wの
時、1.07Vであった。
ホットキャリア寿命の結果を示す。ホットキャリア寿命
の測定は、図3(A)同様、MOSFETのゲート電極
Gと基板Sub間にバイアス電圧Vgを印加し、基板電
流Isubが最大になるように設定する。この状態でM
OSFETをオンし、所定時間放置する。その後寿命を
測定する。
/1μmの時の寿命を示す。寿命は、ドレイン電流Id
が3%変化するまでの時間とする。高周波電力が240
Wの場合、ホットキャリア寿命は6×104 秒であった
のに対し、高周波電力を50Wとすると、ホットキャリ
ア寿命は5×105 秒になり、1桁近くの改善が認めら
れる。
ャリア寿命が長くなる現象は、高周波電力の低減に伴
い、プラズマ中の活性水素密度が減少することによるも
のと考えられる。プラズマ中の活性水素密度が高い場
合、プラズマから堆積膜またはその下地中に活性な水素
が高エネルギで注入され、Si−O−Si等の結合を切
り、欠陥を作るものと考えられる。
は、雰囲気中の水素と結合したり、後のアニール工程に
おいて水素と結合し、一旦は回復する。しかしながら、
その後の加熱や電圧印加等の原因により、終端化した水
素が離れると、再び欠陥が表に現れる。
生成となり、不純物をトラップして固定電荷の生成とも
なる。このような原因により、寿命が短くなるものと考
えられる。高周波電流を低減すると、このように欠陥生
成率が減少するものと考えられる。
層間絶縁膜を作成した場合と、高周波電力を50Wに設
定して層間絶縁膜を形成した場合、それぞれにおいてそ
の後窒素雰囲気中360秒間のRTA熱処理を行い、水
素分布がどのように変化するかを2次イオン質量分析
(SIMS)で測定した結果を示す。図中左側に高RF
パワー(240W)の場合を示し、右側に低RFパワー
(50W)の場合を示す。それぞれの図において、横軸
は深さを示し、縦軸はSIMSの信号強度を示す。な
お、熱処理温度としては、550℃、700℃、850
℃の3種類を用いた。各図において、最も上に示される
曲線は層間絶縁膜を堆積したままの状態のサンプルを示
し、以下順次550℃、700℃、850℃の熱処理を
行なったサンプルの結果を示す。
の高周波電力によらずほぼ同一である。しかしながら、
膜堆積後、熱処理を行なうと、高RFパワーの場合に
は、窒化膜中の水素濃度はあまり減少しないのに対し、
低RFパワーの場合には窒化膜中の水素濃度が顕著に減
少している。
ってゲート酸化膜Gox中の水素濃度が増大している。
これに対し、低RFパワーの場合には、熱処理を行なっ
てもゲート酸化膜中の水素濃度がほとんど変化していな
い。
が変化しにくく、かつゲート酸化膜中の水素濃度は増大
するのに対し、低RFパワーの場合、窒化膜中の水素濃
度は減少しやすく、ゲート酸化膜中の水素濃度は変化し
にくい。理由としては、低RFパワーの場合には膜密度
が疎であるため、水素が外方拡散しやすいためと考えら
れる。
よってゲート酸化膜中の水素濃度が増大し、種々の悪影
響を与えているものと考えられる。これに対し、低RF
パワーによって層間絶縁膜を堆積すると、堆積直後の窒
化膜中の水素濃度は無視できないが、その後の熱処理に
よって窒化膜中の水素濃度が減少し、ゲート酸化膜中の
水素濃度は増大しないため、種々の特性の改善が生じる
ものと考えられる。
施例によるnチャネルMOSFETの製造方法を説明す
る。
CZシリコン基板21にp型ウェル22を形成した後、
周知のLOCOS法によって素子分離領域24を形成す
る。シリコン基板の表面にゲート酸化膜25を6nm程
度形成する。ゲート酸化膜25を覆うように、周知の低
圧(LP)CVDを用い、多結晶シリコン膜26を20
0nm堆積し、低抵抗化のために燐をイオン注入により
ドープする。その後、ホトリソグラフィを用いたエッチ
ングにより、多結晶シリコン膜26を選択的にエッチン
グし、ゲート電極26aを形成する。
低濃度のn型拡散層を形成するため、ゲート電極26a
をマスクとしてAs+ をイオン注入する。このイオン注
入により、LDD用の浅い低濃度のn型拡散層29が形
成される。
VDにより酸化シリコン等の絶縁膜3を形成する。異方
性ドライエッチング(RIE)を用い、絶縁膜31をエ
ッチングし、ゲート電極26aの側壁上にのみサイドウ
ォールスペーサ(側壁絶縁スペーサ)31aを残す。
スペーサ31aを形成した基板に対し、As+ イオンを
イオン注入し、n+ 型の高濃度ソース/ドレイン領域3
3を形成する。
ドレイン領域33上にシリサイド電極35を形成する。
シリサイド電極の形成は、まずシリコン活性層上に形成
された薄い酸化膜をエッチング液でエッチング除去し、
スパッタリングによりシリコン活性層上にたとえばCo
の高融点金属膜を堆積する。次に、2段階短時間熱処理
法を用い、露出していたシリコン活性層上に自己整合的
に高融点金属シリサイド膜35を形成する。
シリサイド反応を行い、その後未反応高融点金属膜をエ
ッチング液で除去し、さらに2次熱処理を行なって完全
なシリサイド膜35を形成する。
ド、チタンシリサイド、白金シリサイド、モリブデンシ
リサイド、タングステンシリサイド、ニッケルシリサイ
ドのいずれか、またはこれらの組み合わせを用いること
ができよう。
化シリコン膜36を堆積する。原料ガスとしてSiH4
(流量18sccm)とNH3 (流量60sccm)を
用い、圧力1.5Torr、基板温度350℃でプラズ
マCVDを用い、13.56MHzの高周波電力を0.
11W/cm2 〜0.85W/cm2 としてプラズマC
VD膜を形成する。
ズマCVDにより酸化シリコン膜37を形成する。この
プラズマCVDも、13.56MHzの高周波電力を
0.11W/cm2 〜0.85W/cm2 に選択して行
なう。ソースガスとしては、たとえばSiH4 とN2 O
を用いればよい。
化シリコン膜37の積層による層間絶縁膜を高周波電力
を制限したプラズマCVDにより形成する。なお、窒化
シリコン膜36の代わりに酸化窒化シリコン膜を用いて
もよい。また、Si原料としては、SiH4 、Si2 H
6 、SiH2 Cl2 、SiHCl3 を用いることができ
る。
ては、SiH4 、Si2 H6 、テトラエトキシオルソシ
ラン(TEOS)、テトラエチルフルオロシラン(TE
FS)等を用いることができる。なお、窒化シリコン膜
36の形成以前に酸化シリコン膜等が形成されていても
良い。
ニール(RTA)によりN2 等の雰囲気中、800℃、
30秒間の熱処理を行なう。この熱処理により、窒化シ
リコン膜36、酸化シリコン膜37中に導入された水素
を脱ガスさせると共に、膜質を改善する。なお、雰囲気
はN2 の他、オゾン、アルゴン、酸素を用いてもよい。
また、RTAの代わりに抵抗炉による加熱を用いてもよ
い。
ン膜37で形成された層間絶縁膜を貫通し、ゲート電極
26a、ソース/ドレイン領域上のシリサイド膜35を
露出するコンタクト孔を形成し、バリアメタル、Al合
金層を含む金属配線層38、39を形成し、MOSFE
Tの各電極を上部に引き出す。
説明したが、同様の手順によりpチャネルMOSFET
を製造することもできる。
ETの製造方法を説明する。図8(A)に示すように、
(100)面CZシリコン基板21にn型ウェル23を
形成した後、周知のLOCOSによって酸化シリコンの
素子分離領域24を形成する。素子分離領域24によっ
て画定された活性領域表面に、厚さ6nm程度のゲート
酸化膜25を形成する。ゲート酸化膜上に、LPCVD
により多結晶シリコン膜27を厚さ200nm形成す
る。
ィを用いたエッチングにより、多結晶Si膜27を選択
的にエッチングし、ゲート電極27aを形成する。
VDにより酸化シリコン等の絶縁膜31を形成し、異方
性ドライエッチングを行なってゲート電極27aの側壁
上にのみサイドウォールスペーサ31aを残す。
aおよびサイドウォールスペーサ31aをマスクとし、
p型不純物としてB+ イオンをイオン注入し、p型ソー
ス/ドレイン領域43を形成する。
化膜をエッチング液で除去し、清浄なシリコン面を露出
させる。
ン面上にコバルトCo等のシリサイド膜45を形成す
る。シリサイド45の形成は、前述の実施例同様、2段
階短時間熱処理法を用いて行なうことができる。
化シリコン膜36、酸化シリコン膜37をプラズマCV
Dにより作成する。窒化シリコン膜は、たとえばSiH
4 (18sccm)とNH3 (60sccm)を用い、
雰囲気圧力1.5Torr、基板温度350℃、RF電
力0.11W/cm2 〜0.85W/cm2 で行なうこ
とができる。
実施例同様のアニーリングを行なう。たとえば、RTA
を用い、N2 雰囲気中、800℃、30秒間の熱処理を
行なう。
ン膜37を貫通するコンタクト孔を形成し、バリア層、
Al合金層を含むメタル配線層を堆積し、パターニング
して電極38、39を形成する。このようにして、pチ
ャネルMOSFETを完成する。
SFETと図8、図9に示したpチャネルMOSFET
を同一基板上に作成することもできる。これらの図中対
応する構成要素は同一数字で示されている。それらは共
通の工程で作成できる。
ズマCVDにおいて、基板温度は150℃〜550℃の
範囲内から選択することができる。また、雰囲気圧力は
1.5Torr〜10Torr程度を選択することがで
きる。プラズマCVD後のアニーリングにおいて、処理
雰囲気は、アルゴン、N2 、オゾンを含むO2 またはO
2 とすることもできる。好ましくは、水素をより外方拡
散させる雰囲気を使用する。
させる処理として熱処理に代え、プラズマ処理を行なっ
てもよい。この場合、プラズマ処理温度としては300
℃〜550℃の範囲を選択することができる。プラズマ
処理雰囲気としてはO2 、N 2 、ArまたはN2 Oを選
択することができる。
て用いる場合、窒化シリコン膜の屈折率を1.9〜2.
9の範囲に選択することが好ましい。一般に、窒化膜の
屈折率が高い方が酸化膜とのエッチング選択比を高くす
ることができる。従って、エッチストッパとしての機能
からは、屈折率は高い方が望ましい。窒化シリコン膜の
原料ガスとしてSiH4 、NH3 を用いる場合、SiH
4 の流量をNH3 に対し、多めに設定することにより、
屈折率を高めることができる。なお、上述の屈折率はエ
リプソメトリーにより波長632.8nmで測定した場
合を基準とする。
処理温度を制限し、導入される水素量を制限する実施例
を説明したが、窒化シリコン膜にて層間絶縁膜を作成す
る場合、窒化シリコン膜は枚葉式熱CVDにより作成す
ることもできる。
葉式装置とが知られている。バッチ式熱CVD装置を用
いる場合、加熱温度が高く(たとえば750℃程度)、
しかも長時間(たとえば2〜3時間程度)の処理を必要
とする。このような条件によれば、ゲート電極中のドー
プイオン(特にB)を拡散させ、ゲート酸化膜の界面ま
たはゲート酸化膜中に欠陥を導入したりすると言われて
いる。この現象は、ゲート電極にBをドープしたpチャ
ネルMOSFETにおいて顕著である。ゲート電極中の
ドープ不純物が、ゲート酸化膜を貫通してチャネル領域
に拡散すると、MOSFETの閾値電圧を不安定に変化
させてしまう。また、ゲート酸化膜の界面やゲート酸化
膜中に欠陥が生成されると、BTストレス寿命の劣化を
促進する。また、プロセスの低温化の要求にも沿わな
い。
50℃〜600℃、10分間程度の処理により窒化シリ
コン膜を作成することができる。この程度の条件であれ
ば、プロセスの低温化の要求を満たすことができる。な
お、枚葉式熱CVDの際の基板温度を高くすると、処理
時間を短縮化することもできる。したがって、枚葉式熱
CVDにおける基板温度は500℃〜800℃の範囲か
ら選択することができる。
示す。拡散温度750℃、700℃、550℃、400
℃で、拡散時間360分、30分、10分の各場合につ
いてボロン濃度の深さ方向分布を算出した。図17に
は、これらのうち代表的なものを示す。
も、拡散時間が10分であれば、拡散の程度は低く、実
用に際してほぼ問題ない。拡散時間が30分となると、
拡散が激しくなり、実用化は困難であろう。拡散温度が
550℃以下であれば、拡散時間が360分であっても
全く問題ないであろう。許容できる拡散の基準として表
面濃度の1/10の濃度となる深さが0.02μm以下
とすると、拡散温度が800℃の場合、拡散時間が25
分以内であればよいことになる。従って、熱CVDの基
板温度は500℃〜800℃の範囲から選択することが
できる。
℃、2〜3時間の処理を必要とするが、ボロン拡散の影
響を無視できる程度まで低減することは困難であろう。
示す。図10(A)において、容器51内の上部にガス
供給手段52が配置され、下部にサセプタ53が配置さ
れている。サセプタ53は、下面からランプ54によっ
て加熱することができる。ウエハ55は、サセプタ53
上に載置する。
間にサセプタ53が配置され、サセプタ53はその中央
に開口を有する。サセプタ53下部にガス供給手段52
が配置されている。熱CVD膜は、サセプタ53上に裏
返して載置されたウエハ55下面上に堆積する。容器5
1の上方には石英窓56が設けられており、石英窓56
上部に加熱用ランプ54が配置されている。
し、本発明の実施例によるCMOSFETの製造方法を
説明する。
21の表面上にパッド用酸化シリコン膜18、マスク用
窒化シリコン膜19を形成する。
フィを用い、窒化シリコン膜19をパターニングし、開
口を有する窒化シリコン膜19aを作成する。窒化シリ
コン膜19aをマスクとし、周知のLOCOSを行なっ
て素子分離領域24を形成する。
レジストマスク47を形成し、たとえばB+ イオンを注
入し、p型ウェル22を作成する。その後レジストマス
クは除去する。
ウェル22を覆うレジストマスク48を形成し、たとえ
ばp+ 型イオンをイオン注入し、n型ウェル23を作成
する。その後レジストマスクは除去する。
表面の活性領域上に厚さ約5.5nmのゲート酸化膜2
5を形成し、チャネルドーズのイオン注入を行い、チャ
ネルドーズ領域49を作成する。
ン膜と酸化シリコン膜の積層を形成し、パターニングす
ることによってゲート電極51およびその上の酸化シリ
コン膜52を作成する。
3上部をレジストマスク53で覆い、As+ イオンをイ
オン注入し、ゲート電極51両側にLDD用の低濃度の
ソース/ドレイン領域29を作成する。その後レジスト
マスクは除去する。
酸化シリコン膜を堆積し、反応性イオンエッチング等の
異方性エッチングを行なうことにより、ゲート電極側壁
上にサイドウォールスペーサ31aを作成する。
3上を覆うレジストマスク55を形成し、As+ イオン
をイオン注入し、高濃度のソース/ドレイン領域33を
形成する。その後レジストマスクは除去する。
2を覆うレジストマスク57を形成し、B+ イオンをイ
オン注入し、pチャネルMOSFETのソース/ドレイ
ン領域43を形成する。その後レジストマスクは除去す
る。
た不純物をRTAにより活性化した後、露出しているシ
リコン表面上にCoシリサイド膜45、35を作成す
る。シリサイド膜の作成は、前述の実施例同様、Co膜
堆積と2段階短時間熱処理法により行なうことができ
る。
を形成した基板表面上に窒化シリコン膜61、酸化シリ
コン膜62、SOG膜63を形成する。
VD装置を用い、厚さ70nm程度を堆積する。枚葉式
熱CVDの条件は、たとえばSiH4 (45sccm)
とNH3 (1000sccm)を用い、雰囲気圧力60
Torr、基板温度600℃で行なうことができる。な
お、窒化シリコン膜61の代わりに酸化窒化シリコン膜
を用いてもよい。また、Si原料としては、SiH4 、
Si2 H6 、SiH2Cl2 、SiHCl3 を用いるこ
とができる。なお、窒化シリコン膜61の形成以前に酸
化シリコン膜等が形成されていても良い。
のPECVDにより、厚さ150nm程度を形成する。
Si原料としては、たとえばTEOSを用いることがで
きる。なお、酸化シリコン膜62のSi原料としては、
SiH4 、Si2 H6 、テトラエトキシオルソシラン
(TEOS)、テトラエチルフルオロシラン(TEF
S)等を用いることができる。なお、窒化シリコン膜3
6の形成以前に酸化シリコン膜等が形成されていても良
い。また、枚葉式熱CVDによって酸化シリコン膜62
を成膜してもよい。
有する。たとえば平坦部での厚さ200nm程度のSO
G膜63を形成すればよい。なお、平坦化の方法として
化学機械研磨法(CMP)等を用いてもよい。
貫通するコンタクト孔を形成し、配線層を堆積した後、
パターニングを行なって電極38、39を形成する。こ
のようにしてCMOSFETを製造することができる。
よって作成したnチャネルMOSFETの性能を、他の
方法により作成したnチャネルMOSFETと比較して
示すグラフである。
飽和ドレイン・ソース電流Idsを示すグラフである。
参照用として、層間絶縁膜(の下層)としてPECVD
によるSiONを用いたサンプルを測定した。○印がそ
のプロットである。□印のプロットは、窒化シリコン膜
をPECVDで作成した場合を示し、△印と◇印は枚葉
式熱CVDにより窒化シリコン膜を725℃および60
0℃で作成した場合を示す。枚葉式熱CVDによるサン
プルは、飽和電流が5〜10%程度、他のサンプルより
も高いことが判る。
の最大相互コンダクタンスをマスク幅Lmaskの関数
として示すグラフである。
リコン膜を作成したサンプルは、最大相互コンダクタン
スGmmaxが他のサンプルと較べ3%程度大きいこと
が判る。
Tの飽和ドレイン電流Idsを閾値電圧Vthの関数と
して示すグラフである。○印はバッチ式熱CVD装置に
より窒化シリコン膜を725℃で作成した場合の結果で
あり、□印は枚葉式熱CVD装置により窒化シリコン膜
を600℃で作成した場合を示す。pチャネルMOSF
ETの飽和ドレイン電流は、バッチ式熱CVDを用いる
と低下する傾向があるが、枚葉式熱CVD装置によれ
ば、バッチ式熱CVD装置を用いた時と較べ飽和ドレイ
ン電流を高く維持することができる。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
プロセスの低温化の要求を満たし、かつ高信頼性のMO
SFETを含む半導体装置を製造することが可能とな
る。
図である。
クトルである。
表、グラフである。
す表である。
場合のSIMS測定結果を示すグラフである。
主要工程を示す断面図である。
主要工程を示す断面図である。
主要工程を示す断面図である。
主要工程を示す断面図である。
面図である。
の主要工程を示す断面図である。
の主要工程を示す断面図である。
の主要工程を示す断面図である。
の主要工程を示す断面図である。
測定結果を示すグラフである。
測定結果を示すグラフである。
の分布を示すグラフである。
00W、240Wに変化させた時のIdを基準としたI
dに関する寿命を示す。横軸は高周波電力Prfの2乗
の逆数、1/Prf2 を示し、縦軸は寿命を時間で示
す。
ャパシタであるpMOSキャパシタのフラットバンド電
圧の製造条件による差を示す。絶縁膜形成時の高周波電
力を50Wと240Wとし、窒素雰囲気において800
℃、30秒の処理を施した時にどのような値となるかを
調べた結果を示す表である。フラットバンド電圧Vfb
は、高周波電力が240Wの時、1.23Vであり、高
周波電力が50Wの時、1.07Vであった。
VDにより酸化シリコン等の絶縁膜31を形成する。異
方性ドライエッチング(RIE)を用い、絶縁膜31を
エッチングし、ゲート電極26aの側壁上にのみサイド
ウォールスペーサ(側壁絶縁スペーサ)31aを残す。
ウェル22を覆うレジストマスク48を形成し、たとえ
ばP+ イオンをイオン注入し、n型ウェル23を作成す
る。その後レジストマスクは除去する。
のPECVDにより、厚さ150nm程度を形成する。
Si原料としては、たとえばTEOSを用いることがで
きる。なお、酸化シリコン膜62のSi原料としては、
SiH4 、Si2 H6 、テトラエトキシオルソシラン
(TEOS)、テトラエチルフルオロシラン(TEF
S)等を用いることができる。なお、窒化シリコン膜6
1の形成以前に酸化シリコン膜等が形成されていても良
い。また、枚葉式熱CVDによって酸化シリコン膜62
を成膜してもよい。
Claims (16)
- 【請求項1】 (a)半導体基板上に絶縁ゲート電極を
有するMOSトランジスタ構造を形成する工程と、 (b)前記絶縁ゲート電極を覆って、前記半導体基板上
に、水素を含む原料ガスを用いた平行平板型プラズマC
VDにより電極面積当たり0.11W/cm2〜0.8
5W/cm2 の高周波電力で絶縁膜を堆積する工程とを
含む半導体装置の製造方法。 - 【請求項2】 前記高周波電力は、周波数13.56M
Hzの電力である請求項1記載の半導体装置の製造方
法。 - 【請求項3】 前記MOSトランジスタ構造は複数であ
り、前記工程(a)が、前記MOSトランジスタ構造の
うちの一部の絶縁ゲート電極にn型不純物をドープする
サブ工程と、前記MOSトランジスタ構造のうちの他の
一部の絶縁ゲート電極にp型不純物をドープするサブ工
程とを含む請求項1記載の半導体装置の製造方法。 - 【請求項4】 前記工程(a)が前記MOSトランジス
タ構造の絶縁ゲート電極の側壁上に側壁絶縁スペーサを
形成するサブ工程と、絶縁ゲート電極両側のソース/ド
レイン領域上にセルフアラインされたシリサイド層を形
成するサブ工程とを含む請求項1記載の半導体装置の製
造方法。 - 【請求項5】 前記工程(b)が半導体基板上に第1の
絶縁膜を堆積するサブ工程と、第1の絶縁膜上に第2の
絶縁膜を堆積するサブ工程を含み、第1の絶縁膜はSi
NまたはSiONである請求項1記載の半導体装置の製
造方法。 - 【請求項6】 前記工程(b)が、エリプソメトリによ
る屈折率が1.9〜2.9であるSiN膜を堆積するサ
ブ工程を含む請求項4記載の半導体装置の製造方法。 - 【請求項7】 さらに、 (c)前記工程(b)の後、前記絶縁膜から水素を脱ガ
スさせる工程を含む請求項1記載の半導体装置の製造方
法。 - 【請求項8】 前記工程(c)は、RTAまたは炉によ
り前記半導体基板を所定温度で熱処理するサブ工程を含
む請求項7記載の半導体装置の製造方法。 - 【請求項9】 前記所定温度は、500℃〜850℃の
範囲内である請求項8記載の半導体装置の製造方法。 - 【請求項10】 前記熱処理するサブ工程は、オゾン、
窒素、アルゴンまたは酸素の雰囲気中で行なう請求項8
記載の半導体装置の製造方法。 - 【請求項11】 前記工程(c)は、前記半導体基板を
プラズマ中で処理するサブ工程を含む請求項7記載の半
導体装置の製造方法。 - 【請求項12】 前記プラズマ中で処理するサブ工程
は、前記半導体装置を300℃〜550℃に保って行な
う請求項11記載の半導体装置の製造方法。 - 【請求項13】 前記プラズマ中で処理するサブ工程
は、酸素、窒素、亜酸化窒素、またはアルゴンの雰囲気
で行なう請求項11記載の半導体装置の製造方法。 - 【請求項14】 (a)半導体基板上に絶縁ゲート電極
を有するMOSトランジスタ構造を形成する工程と、 (b)前記絶縁ゲート電極を覆って、前記半導体基板上
に枚葉式熱CVDにより基板温度500℃〜800℃で
窒化膜を堆積する工程とを含む半導体装置の製造方法。 - 【請求項15】 前記MOSトランジスタ構造は複数で
あり、前記工程(a)が、前記MOSトランジスタ構造
のうちの一部の絶縁ゲート電極にn型不純物をドープす
るサブ工程と、前記MOSトランジスタ構造のうちの他
の一部の絶縁ゲート電極にp型不純物をドープするサブ
工程とを含む請求項14記載の半導体装置の製造方法。 - 【請求項16】 前記工程(a)が前記MOSトランジ
スタ構造の絶縁ゲート電極の側壁上に側壁絶縁スペーサ
を形成するサブ工程と、絶縁ゲート電極両側のソース/
ドレイン領域上にセルフアラインされたシリサイド層を
形成するサブ工程とを含む請求項14記載の半導体装置
の製造方法。
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