JPH1083990A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Abstract

(57)【要約】 【課題】 微細化されたＭＯＳトランジスタを含む半導
体装置の製造方法に関し、微細化可能で高信頼性を与え
る半導体装置の製造方法を提供することである。 【解決手段】 半導体基板上に絶縁ゲート電極を有する
複数のＭＯＳトランジスタ構造を形成する工程と、前記
絶縁ゲート電極を覆って、前記半導体基板上に、水素を
含む原料ガスを用いた平行平板型プラズマＣＶＤにより
電極面積当たり０．１１Ｗ／ｃｍ2 〜０．８５Ｗ／ｃｍ
2 の高周波電力で絶縁膜を堆積する工程とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に微細化されたＭＯＳトランジスタを含
む半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路装置の性能向上のため、
高集積化や高速化が要求されている。半導体集積回路装
置の性能向上のため、その代表的半導体素子であるＭＯ
Ｓトランジスタを微細化することが要求されている。基
板表面内での寸法縮小と共に厚さ方向の寸法縮小も進
み、たとえばゲート酸化膜は１０ｎｍ以下、ソース／ド
レイン接合は１００ｎｍ以下となりつつある。
【０００３】ＭＯＳトランジスタを微細化すると、加熱
工程における不純物の再分布による短チャネル効果（ソ
ース・ドレイン間のパンチスルー）やゲート電極からゲ
ート酸化膜を通してチャネル領域への不純物の突き抜け
が問題となってくる。これらを防止するため、一般的に
プロセスの低温化が要求されている。
【０００４】ゲート電極およびその両側のソース／ドレ
イン領域を形成した後の層間絶縁膜は従来、バッチ式熱
ＣＶＤで作成することが多かった。プロセスの低温化の
要求に従い、層間絶縁膜をプラズマＣＶＤ（ＰＥＣＶ
Ｄ）法で作成する技術や枚葉式熱ＣＶＤで作成する技術
が開発されている。プラズマＣＶＤでの基板加熱温度は
３００℃〜５５０℃程度でよい。
【０００５】ＣＭＯＳトランジスタの高性能化のために
は、ｐチャネルトランジスタのゲート電極にはＢ等のｐ
型不純物をドープし、ｎチャネルトランジスタのゲート
電極にはＰ、Ａｓ等のｎ型不純物をドープしたデュアル
ゲートサーフェスチャネルＭＯＳＦＥＴが採用されつつ
ある。
【０００６】小面積の半導体表面に低抵抗のコンタクト
を作成するためには、ソース／ドレイン領域（さらに、
場合によりゲート電極）の表面にシリサイド層を自己整
合的に作成するシリサイド（サリサイド）化の技術も採
用される。シリサイド化の技術の採用は、その後の加熱
工程に制限を加える。ＰＥＣＶＤや枚葉式熱ＣＶＤによ
る層間絶縁膜の形成はこの要求にも適合する。
【０００７】ＰＥＣＶＤや枚葉式熱ＣＶＤ等の低温プロ
セスで層間絶縁膜を形成すると、層間絶縁膜からＭＯＳ
トランジスタ構造への水分の拡散が問題となる。また、
層間絶縁膜を貫通してシリサイドを使用したソース／ド
レイン領域へのコンタクト孔をエッチングする際、エッ
チストッパが存在すること（セルフアラインコンタクト
（ＳＡＣ））が望まれる。そこで、層間絶縁膜を薄い窒
化膜とその上の酸化膜の積層構造とし、両層をＰＥＣＶ
Ｄまたは枚葉式熱ＣＶＤで作成する技術やＰＥＣＶＤと
枚葉式熱ＣＶＤとの組み合わせで作成する技術が開発さ
れている。窒化膜は水分遮蔽機能とエッチストッパとし
ての機能を果たす。
【０００８】
【発明が解決しようとする課題】バッチ式熱ＣＶＤやＰ
ＥＣＶＤで層間絶縁膜を形成すると、ｐチャネルＭＯＳ
ＦＥＴの閾値電圧の不安定性、ｐチャネルＭＯＳＦＥＴ
のＢＴ（バイアステンペラチャー）ストレス寿命劣化の
促進、ｎチャネルＭＯＳＦＥＴのホットキャリア寿命劣
化の促進等の新たな問題が生じる。これらの問題は、高
信頼性の半導体集積回路装置を提供する目的にとって致
命的な問題となる。
【０００９】本発明の目的は、微細化可能で高信頼性を
与える半導体装置の製造方法を提供することである。
【００１０】本発明の他の目的は、プロセス低温化の目
的を果し、かつ高信頼性を与える半導体装置の製造方法
を提供することである。
【００１１】
【課題を解決するための手段】本発明の一観点によれ
ば、半導体基板上に絶縁ゲート電極を有するＭＯＳトラ
ンジスタ構造を形成する工程と、前記絶縁ゲート電極を
覆って、前記半導体基板上に、水素を含む原料ガスを用
いた平行平板型プラズマＣＶＤにより電極面積当たり
０．１１Ｗ／ｃｍ2 〜０．８５Ｗ／ｃｍ2 の高周波電力
で絶縁膜を堆積する工程とを含む半導体装置の製造方法
が提供される。
【００１２】絶縁ゲート電極を覆う絶縁膜を、高周波電
力を制限したプラズマＣＶＤによって堆積することによ
り、従来のバッチ式熱ＣＶＤやプラズマＣＶＤで作成し
た絶縁膜に伴う種々の問題が改善される。
【００１３】高周波電力を低下させると、成長速度およ
び膜質が悪くなる。しかし、窒化膜の厚さは２０ｎｍ〜
１００ｎｍ（多くの場合、５０ｎｍ〜７０ｎｍ）とあま
り厚くないので、成長速度は速くなくてもあまり問題は
生じない。また、窒化膜はエッチストッパとしては厳密
な緻密性を必要とせず、エッチングの選択比を十分に取
れればよいので、膜質もあまり問題を生じない。
【００１４】本発明の他の観点によれば、半導体基板上
に絶縁ゲート電極を有するＭＯＳトランジスタ構造を形
成する工程と、前記絶縁ゲート電極を覆って、前記半導
体基板上に枚葉式熱ＣＶＤにより窒化膜を堆積する工程
と、前記窒化膜上にプラズマＣＶＤまたは枚葉式熱ＣＶ
Ｄにより酸化膜を堆積する工程とを含む半導体装置の製
造方法が提供される。
【００１５】ゲート電極を覆う絶縁膜を、枚葉式熱ＣＶ
Ｄで作成した窒化膜と、その上にプラズマＣＶＤまたは
枚葉式熱ＣＶＤにより作成した酸化膜との積層構造とす
ることにより、従来のバッチ式熱ＣＶＤやプラズマＣＶ
Ｄにより作成した絶縁膜の場合に生じた種々の問題が改
善できる。
【００１６】
【発明の実施の形態】プラズマＣＶＤ（ＰＥＣＶＤ）に
よって層間絶縁膜を形成すると、層間絶縁膜およびその
近傍に原子状および分子状の水素が侵入し、悪影響を誘
発すると言われている。すなわち、導入された水素は、
ゲート電極中のドープイオン（特にＢ）を増速拡散させ
たり、ゲート酸化膜の界面またはゲート酸化膜中に欠陥
を導入したりすると言われている。この現象は、ゲート
電極にＢをドープしたｐチャネルＭＯＳＦＥＴにおいて
顕著である。
【００１７】ゲート電極中のドープ不純物が、ゲート酸
化膜を貫通してチャネル領域に拡散すると、ＭＯＳＦＥ
Ｔの閾値電圧を不安定に変化させてしまう。また、ゲー
ト酸化膜の界面やゲート酸化膜中に欠陥が生成される
と、ＢＴストレス寿命の劣化を促進したり、ホットキャ
リア寿命の劣化を促進したりする。これらの現象は、低
温プロセスで層間絶縁膜を形成する際、層間絶縁膜およ
びその近傍に水素が侵入することによって生じるものと
言われている。
【００１８】本発明者らは、ＰＥＣＶＤ絶縁膜中に導入
され、デバイスの信頼性に影響を与える水素量を減少さ
せるため、まずプラズマ中の水素を考察した。
【００１９】図１は、ＰＥＣＶＤに用いる平行平板型プ
ラズマＣＶＤ装置の構成を概略的に示す。真空容器１内
に平行平板型電極２ａ、２ｂが上下に対向して配置され
ている。なお、平行平板型電極２ａ、２ｂは、半径が７
５ｍｍであり、６００ミル（１５．４２ｍｍ）の間隔を
おいて配置されている。平行平板型電極２ａ、２ｂに
は、ＲＦ電源３から１３．５６ＭＨｚの高周波電力がＤ
Ｃカット用キャパシタ４を介して供給される。
【００２０】上側の電極２ａ内に、ガス供給管６から原
料ガスが供給され、真空容器１底部に接続された排気管
７から排気される。真空容器１内を所定真空度とし、Ｒ
Ｆ電源３から高周波電力を供給すると、平行平板型電極
２ａ、２ｂ間にプラズマ８が生成される。なお、ランプ
９は下側電極２ｂを加熱し、その上に配置されるウエハ
５を加熱するためのものである。
【００２１】本発明者らは、プラズマ８を立たせた状態
で、ＲＦ電源３から供給する高周波電力を変化させ、プ
ラズマ中からの水素由来種の発光強度を調べた。
【００２２】図２は、プラズマ中の水素由来種の発光強
度を示すグラフである。横軸は発光波長を単位ｎｍで示
し、縦軸は発光強度を任意単位で示す。波長３８０ｎｍ
〜４４０ｎｍの波長領域に水素由来種の発光が生じる。
図には、３９２．０６ｎｍのＨ2 発光と、波長４２７．
９４ｎｍのＨ* （水素ラジカル）の発光を特に示す。高
周波電力を１００Ｗ、３００Ｗ、５００Ｗと変化させた
時の発光強度を２本のピークで示している。
【００２３】Ｈ2 の発光も、Ｈ* の発光も、それぞれプ
ラズマに供給する高周波電力の大小に依存して増減して
いることが判る。したがって、プラズマに供給する高周
波電力を低減すれば、プラズマ中の活性水素由来種の密
度も減少することが期待される。そこで、高周波電力を
変化させて層間絶縁膜を作成し、得られたＭＯＳＦＥＴ
の特性を調べた。
【００２４】図３（Ａ）、（Ｂ）、（Ｃ）は、ＢＴスト
レス試験の概要および結果を示す。図３（Ａ）は、ＢＴ
ストレス試験を概略的に示す。ＭＯＳＦＥＴ１０は、厚
さ６ｎｍのゲート酸化膜、厚さ１８０ｎｍの多結晶Ｓｉ
ゲート電極、厚さ２０ｎｍの低温酸化膜、厚さ７０ｎｍ
の窒化膜の積層による絶縁ゲート電極構造を有する。窒
化膜は、高周波電力を変えたＰＥＣＶＤで作成した。Ｍ
ＯＳＦＥＴ１０を１５０℃、２００℃等のバイアス温度
に加熱し、ソースＳ、ドレインＤおよび基板Ｓｕｂをそ
れぞれ接地する。
【００２５】この状態で、ソースＳ、ドレインＤ、基板
ＳｕｂとゲートＧ間にバイアス用ゲート電圧Ｖｇを印加
する。バイアス用ゲート電圧Ｖｇは、たとえばゲート絶
縁膜における電界強度が−５ＭＶ／ｃｍ程度になるよう
に設定する。たとえば、Ｖｇ＝−３．３Ｖである。所定
時間このようなストレスを印加した後、ＭＯＳＦＥＴ１
０を常温に戻し、寿命を測定する。
【００２６】図３（Ｂ）は、このようにＢＴストレスを
印加した後のｐチャネルＭＯＳＦＥＴの寿命を測定した
結果を示す。なお、ストレス温度は２００℃、ゲート電
圧は−３．３Ｖであった。寿命は、基板温度を８５℃と
し、ドレインＤとゲートＧとにＶｄ、Ｖｇ＝−２．７５
Ｖを印加した時、ドレイン電流Ｉｄが３％変化するまで
の時間とする。
【００２７】層間絶縁膜を作成する際、平行平板型電極
２ａ、２ｂ間に２４０Ｗ（１．３６Ｗ／ｃｍ2 ）および
５０Ｗ（０．２８Ｗ／ｃｍ2 ）の高周波電力を印加した
時の寿命を表に示す。２４０Ｗの高周波電力を供給した
場合と較べ、５０Ｗの高周波電力を供給した場合、Ｉｄ
に関する寿命は１桁以上長くなっている。
【００２８】図３（Ｃ）は、高周波電圧を、５０Ｗ、１
００Ｗ、２４０Ｗに変化させた時のＩｄを基準としたＩ
ｄに関する寿命を示す。横軸は高周波電力Ｐｒｆの２乗
の逆数、１／Ｐｒｆ2 を示し、縦軸は寿命を時間で示
す。
【００２９】図から明らかなように、高周波電力が５０
Ｗから１００Ｗ、２４０Ｗと増加するに従い、ＢＴスト
レス寿命は減少を続けている。高周波電力が１００Ｗを
越えるとストレス寿命の低下率が大きくなり、さらに１
５０Ｗを越えて増大すると、ＢＴストレス寿命の低下は
著しくなる。
【００３０】この結果から、印加する高周波電力は１５
０Ｗ以下であることが好ましいと判る。なお、電極面積
で印加した高周波電力を規格化すると、印加する高周波
電力は０．８５Ｗ／ｃｍ2 以下であることが好ましいと
判る。
【００３１】なお、印加する高周波電力は２０Ｗより小
さくなると、プラズマを立てること自身が困難となる。
２０Ｗの高周波電力は電力面積で規格化すると０．１１
Ｗ／ｃｍ2 となる。したがって、高周波電力を電極面積
当たり０．１１Ｗ／ｃｍ2 〜０．８５Ｗ／ｃｍ2 とする
ことが好ましい。
【００３２】図３は、高周波電力の低減によるＢＴスト
レス寿命の改善を示した。高周波電力を低減すると、Ｂ
Ｔストレス寿命以外の特性にも改善が見られる。
【００３３】図４は、ｐＭＯＳキャパシタのフラットバ
ンド電圧の変化およびｎチャネルＭＯＳＦＥＴのホット
キャリア寿命の変化を示す。
【００３４】図４（Ａ）は、ｐチャネルＭＯＳキャパシ
タのフラットバンド電圧が高周波電力を５０Ｗと２４０
Ｗとし、窒素雰囲気において８００℃、３０秒の処理を
施した時にどのような値となるかを調べた結果を示す表
である。フラットバンド電圧Ｖｆｂは、高周波電力が２
４０Ｗの時、１．２３Ｖであり、高周波電力が５０Ｗの
時、１．０７Ｖであった。
【００３５】図４（Ｂ）は、ｎチャネルＭＯＳＦＥＴの
ホットキャリア寿命の結果を示す。ホットキャリア寿命
の測定は、図３（Ａ）同様、ＭＯＳＦＥＴのゲート電極
Ｇと基板Ｓｕｂ間にバイアス電圧Ｖｇを印加し、基板電
流Ｉｓｕｂが最大になるように設定する。この状態でＭ
ＯＳＦＥＴをオンし、所定時間放置する。その後寿命を
測定する。
【００３６】図４（Ｂ）は、基板電流Ｉｓｕｂが１μＡ
／１μｍの時の寿命を示す。寿命は、ドレイン電流Ｉｄ
が３％変化するまでの時間とする。高周波電力が２４０
Ｗの場合、ホットキャリア寿命は６×１０4 秒であった
のに対し、高周波電力を５０Ｗとすると、ホットキャリ
ア寿命は５×１０5 秒になり、１桁近くの改善が認めら
れる。
【００３７】このように、ＢＴストレス寿命やホットキ
ャリア寿命が長くなる現象は、高周波電力の低減に伴
い、プラズマ中の活性水素密度が減少することによるも
のと考えられる。プラズマ中の活性水素密度が高い場
合、プラズマから堆積膜またはその下地中に活性な水素
が高エネルギで注入され、Ｓｉ−Ｏ−Ｓｉ等の結合を切
り、欠陥を作るものと考えられる。
【００３８】これらの欠陥におけるダングリングボンド
は、雰囲気中の水素と結合したり、後のアニール工程に
おいて水素と結合し、一旦は回復する。しかしながら、
その後の加熱や電圧印加等の原因により、終端化した水
素が離れると、再び欠陥が表に現れる。
【００３９】ダングリングボンドの発生は、界面準位の
生成となり、不純物をトラップして固定電荷の生成とも
なる。このような原因により、寿命が短くなるものと考
えられる。高周波電流を低減すると、このように欠陥生
成率が減少するものと考えられる。
【００４０】図５は、高周波電流を２４０Ｗに設定して
層間絶縁膜を作成した場合と、高周波電力を５０Ｗに設
定して層間絶縁膜を形成した場合、それぞれにおいてそ
の後窒素雰囲気中３６０秒間のＲＴＡ熱処理を行い、水
素分布がどのように変化するかを２次イオン質量分析
（ＳＩＭＳ）で測定した結果を示す。図中左側に高ＲＦ
パワー（２４０Ｗ）の場合を示し、右側に低ＲＦパワー
（５０Ｗ）の場合を示す。それぞれの図において、横軸
は深さを示し、縦軸はＳＩＭＳの信号強度を示す。な
お、熱処理温度としては、５５０℃、７００℃、８５０
℃の３種類を用いた。各図において、最も上に示される
曲線は層間絶縁膜を堆積したままの状態のサンプルを示
し、以下順次５５０℃、７００℃、８５０℃の熱処理を
行なったサンプルの結果を示す。
【００４１】膜堆積直後の水素密度は層間絶縁膜堆積時
の高周波電力によらずほぼ同一である。しかしながら、
膜堆積後、熱処理を行なうと、高ＲＦパワーの場合に
は、窒化膜中の水素濃度はあまり減少しないのに対し、
低ＲＦパワーの場合には窒化膜中の水素濃度が顕著に減
少している。
【００４２】さらに、高ＲＦパワーの場合、熱処理によ
ってゲート酸化膜Ｇｏｘ中の水素濃度が増大している。
これに対し、低ＲＦパワーの場合には、熱処理を行なっ
てもゲート酸化膜中の水素濃度がほとんど変化していな
い。
【００４３】高ＲＦパワーの場合、窒化膜中の水素濃度
が変化しにくく、かつゲート酸化膜中の水素濃度は増大
するのに対し、低ＲＦパワーの場合、窒化膜中の水素濃
度は減少しやすく、ゲート酸化膜中の水素濃度は変化し
にくい。理由としては、低ＲＦパワーの場合には膜密度
が疎であるため、水素が外方拡散しやすいためと考えら
れる。
【００４４】高ＲＦパワーの場合、膜堆積後の熱処理に
よってゲート酸化膜中の水素濃度が増大し、種々の悪影
響を与えているものと考えられる。これに対し、低ＲＦ
パワーによって層間絶縁膜を堆積すると、堆積直後の窒
化膜中の水素濃度は無視できないが、その後の熱処理に
よって窒化膜中の水素濃度が減少し、ゲート酸化膜中の
水素濃度は増大しないため、種々の特性の改善が生じる
ものと考えられる。
【００４５】以下、図６、図７を参照して、本発明の実
施例によるｎチャネルＭＯＳＦＥＴの製造方法を説明す
る。
【００４６】図６（Ａ）に示すように、（１００）面の
ＣＺシリコン基板２１にｐ型ウェル２２を形成した後、
周知のＬＯＣＯＳ法によって素子分離領域２４を形成す
る。シリコン基板の表面にゲート酸化膜２５を６ｎｍ程
度形成する。ゲート酸化膜２５を覆うように、周知の低
圧（ＬＰ）ＣＶＤを用い、多結晶シリコン膜２６を２０
０ｎｍ堆積し、低抵抗化のために燐をイオン注入により
ドープする。その後、ホトリソグラフィを用いたエッチ
ングにより、多結晶シリコン膜２６を選択的にエッチン
グし、ゲート電極２６ａを形成する。
【００４７】図６（Ｂ）に示すように、ＬＤＤ用の浅い
低濃度のｎ型拡散層を形成するため、ゲート電極２６ａ
をマスクとしてＡｓ+ をイオン注入する。このイオン注
入により、ＬＤＤ用の浅い低濃度のｎ型拡散層２９が形
成される。
【００４８】図６（Ｃ）に示すように、基板全面上にＣ
ＶＤにより酸化シリコン等の絶縁膜３を形成する。異方
性ドライエッチング（ＲＩＥ）を用い、絶縁膜３１をエ
ッチングし、ゲート電極２６ａの側壁上にのみサイドウ
ォールスペーサ（側壁絶縁スペーサ）３１ａを残す。
【００４９】図７（Ｄ）に示すように、サイドウォール
スペーサ３１ａを形成した基板に対し、Ａｓ+ イオンを
イオン注入し、ｎ+ 型の高濃度ソース／ドレイン領域３
３を形成する。
【００５０】図７（Ｅ）に示すように、高濃度ソース／
ドレイン領域３３上にシリサイド電極３５を形成する。
シリサイド電極の形成は、まずシリコン活性層上に形成
された薄い酸化膜をエッチング液でエッチング除去し、
スパッタリングによりシリコン活性層上にたとえばＣｏ
の高融点金属膜を堆積する。次に、２段階短時間熱処理
法を用い、露出していたシリコン活性層上に自己整合的
に高融点金属シリサイド膜３５を形成する。
【００５１】２段階短時間熱処理法は、まず低温で１次
シリサイド反応を行い、その後未反応高融点金属膜をエ
ッチング液で除去し、さらに２次熱処理を行なって完全
なシリサイド膜３５を形成する。
【００５２】シリサイドとしては、コバルトシリサイ
ド、チタンシリサイド、白金シリサイド、モリブデンシ
リサイド、タングステンシリサイド、ニッケルシリサイ
ドのいずれか、またはこれらの組み合わせを用いること
ができよう。
【００５３】図７（Ｆ）に示すように、基板全面上に窒
化シリコン膜３６を堆積する。原料ガスとしてＳｉＨ4
（流量１８ｓｃｃｍ）とＮＨ3 （流量６０ｓｃｃｍ）を
用い、圧力１．５Ｔｏｒｒ、基板温度３５０℃でプラズ
マＣＶＤを用い、１３．５６ＭＨｚの高周波電力を０．
１１Ｗ／ｃｍ2 〜０．８５Ｗ／ｃｍ2 としてプラズマＣ
ＶＤ膜を形成する。
【００５４】続いて、窒化シリコン膜３６の上に、プラ
ズマＣＶＤにより酸化シリコン膜３７を形成する。この
プラズマＣＶＤも、１３．５６ＭＨｚの高周波電力を
０．１１Ｗ／ｃｍ2 〜０．８５Ｗ／ｃｍ2 に選択して行
なう。ソースガスとしては、たとえばＳｉＨ4 とＮ2 Ｏ
を用いればよい。
【００５５】このようにして、窒化シリコン膜３６、酸
化シリコン膜３７の積層による層間絶縁膜を高周波電力
を制限したプラズマＣＶＤにより形成する。なお、窒化
シリコン膜３６の代わりに酸化窒化シリコン膜を用いて
もよい。また、Ｓｉ原料としては、ＳｉＨ4 、Ｓｉ2 Ｈ
6 、ＳｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3 を用いることができ
る。
【００５６】なお、酸化シリコン膜３７のＳｉ原料とし
ては、ＳｉＨ4 、Ｓｉ2 Ｈ6 、テトラエトキシオルソシ
ラン（ＴＥＯＳ）、テトラエチルフルオロシラン（ＴＥ
ＦＳ）等を用いることができる。なお、窒化シリコン膜
３６の形成以前に酸化シリコン膜等が形成されていても
良い。
【００５７】プラズマＣＶＤ後に、ラピッドサーマルア
ニール（ＲＴＡ）によりＮ2 等の雰囲気中、８００℃、
３０秒間の熱処理を行なう。この熱処理により、窒化シ
リコン膜３６、酸化シリコン膜３７中に導入された水素
を脱ガスさせると共に、膜質を改善する。なお、雰囲気
はＮ2 の他、オゾン、アルゴン、酸素を用いてもよい。
また、ＲＴＡの代わりに抵抗炉による加熱を用いてもよ
い。
【００５８】その後、窒化シリコン膜３６、酸化シリコ
ン膜３７で形成された層間絶縁膜を貫通し、ゲート電極
２６ａ、ソース／ドレイン領域上のシリサイド膜３５を
露出するコンタクト孔を形成し、バリアメタル、Ａｌ合
金層を含む金属配線層３８、３９を形成し、ＭＯＳＦＥ
Ｔの各電極を上部に引き出す。
【００５９】以上ｎチャネルＭＯＳＦＥＴの製造方法を
説明したが、同様の手順によりｐチャネルＭＯＳＦＥＴ
を製造することもできる。
【００６０】図８、９を参照して、ｐチャネルＭＯＳＦ
ＥＴの製造方法を説明する。図８（Ａ）に示すように、
（１００）面ＣＺシリコン基板２１にｎ型ウェル２３を
形成した後、周知のＬＯＣＯＳによって酸化シリコンの
素子分離領域２４を形成する。素子分離領域２４によっ
て画定された活性領域表面に、厚さ６ｎｍ程度のゲート
酸化膜２５を形成する。ゲート酸化膜上に、ＬＰＣＶＤ
により多結晶シリコン膜２７を厚さ２００ｎｍ形成す
る。
【００６１】図８（Ｂ）に示すように、ホトリソグラフ
ィを用いたエッチングにより、多結晶Ｓｉ膜２７を選択
的にエッチングし、ゲート電極２７ａを形成する。
【００６２】図８（Ｃ）に示すように、基板全面上にＣ
ＶＤにより酸化シリコン等の絶縁膜３１を形成し、異方
性ドライエッチングを行なってゲート電極２７ａの側壁
上にのみサイドウォールスペーサ３１ａを残す。
【００６３】図９（Ｄ）に示すように、ゲート電極２７
ａおよびサイドウォールスペーサ３１ａをマスクとし、
ｐ型不純物としてＢ+ イオンをイオン注入し、ｐ型ソー
ス／ドレイン領域４３を形成する。
【００６４】露出したシリコン活性層上に形成された酸
化膜をエッチング液で除去し、清浄なシリコン面を露出
させる。
【００６５】図９（Ｅ）に示すように、露出したシリコ
ン面上にコバルトＣｏ等のシリサイド膜４５を形成す
る。シリサイド４５の形成は、前述の実施例同様、２段
階短時間熱処理法を用いて行なうことができる。
【００６６】図９（Ｆ）に示すように、基板全面上に窒
化シリコン膜３６、酸化シリコン膜３７をプラズマＣＶ
Ｄにより作成する。窒化シリコン膜は、たとえばＳｉＨ
4 （１８ｓｃｃｍ）とＮＨ3 （６０ｓｃｃｍ）を用い、
雰囲気圧力１．５Ｔｏｒｒ、基板温度３５０℃、ＲＦ電
力０．１１Ｗ／ｃｍ2 〜０．８５Ｗ／ｃｍ2 で行なうこ
とができる。
【００６７】プラズマＣＶＤの後に、好ましくは前述の
実施例同様のアニーリングを行なう。たとえば、ＲＴＡ
を用い、Ｎ2 雰囲気中、８００℃、３０秒間の熱処理を
行なう。
【００６８】その後、窒化シリコン膜３６、酸化シリコ
ン膜３７を貫通するコンタクト孔を形成し、バリア層、
Ａｌ合金層を含むメタル配線層を堆積し、パターニング
して電極３８、３９を形成する。このようにして、ｐチ
ャネルＭＯＳＦＥＴを完成する。
【００６９】なお、図６、図７に示したｎチャネルＭＯ
ＳＦＥＴと図８、図９に示したｐチャネルＭＯＳＦＥＴ
を同一基板上に作成することもできる。これらの図中対
応する構成要素は同一数字で示されている。それらは共
通の工程で作成できる。
【００７０】なお、図７（Ｆ）、図９（Ｆ）に示すプラ
ズマＣＶＤにおいて、基板温度は１５０℃〜５５０℃の
範囲内から選択することができる。また、雰囲気圧力は
１．５Ｔｏｒｒ〜１０Ｔｏｒｒ程度を選択することがで
きる。プラズマＣＶＤ後のアニーリングにおいて、処理
雰囲気は、アルゴン、Ｎ2 、オゾンを含むＯ2 またはＯ
2 とすることもできる。好ましくは、水素をより外方拡
散させる雰囲気を使用する。
【００７１】また、プラズマＣＶＤ後に、水素を脱ガス
させる処理として熱処理に代え、プラズマ処理を行なっ
てもよい。この場合、プラズマ処理温度としては３００
℃〜５５０℃の範囲を選択することができる。プラズマ
処理雰囲気としてはＯ2 、Ｎ 2 、ＡｒまたはＮ2 Ｏを選
択することができる。
【００７２】窒化シリコン膜をエッチングストッパとし
て用いる場合、窒化シリコン膜の屈折率を１．９〜２．
９の範囲に選択することが好ましい。一般に、窒化膜の
屈折率が高い方が酸化膜とのエッチング選択比を高くす
ることができる。従って、エッチストッパとしての機能
からは、屈折率は高い方が望ましい。窒化シリコン膜の
原料ガスとしてＳｉＨ4 、ＮＨ3 を用いる場合、ＳｉＨ
4 の流量をＮＨ3 に対し、多めに設定することにより、
屈折率を高めることができる。なお、上述の屈折率はエ
リプソメトリーにより波長６３２．８ｎｍで測定した場
合を基準とする。
【００７３】以上、ＰＥＣＶＤにおける高周波電力と熱
処理温度を制限し、導入される水素量を制限する実施例
を説明したが、窒化シリコン膜にて層間絶縁膜を作成す
る場合、窒化シリコン膜は枚葉式熱ＣＶＤにより作成す
ることもできる。
【００７４】熱ＣＶＤ装置としては、バッチ式装置と枚
葉式装置とが知られている。バッチ式熱ＣＶＤ装置を用
いる場合、加熱温度が高く（たとえば７５０℃程度）、
しかも長時間（たとえば２〜３時間程度）の処理を必要
とする。このような条件によれば、ゲート電極中のドー
プイオン（特にＢ）を拡散させ、ゲート酸化膜の界面ま
たはゲート酸化膜中に欠陥を導入したりすると言われて
いる。この現象は、ゲート電極にＢをドープしたｐチャ
ネルＭＯＳＦＥＴにおいて顕著である。ゲート電極中の
ドープ不純物が、ゲート酸化膜を貫通してチャネル領域
に拡散すると、ＭＯＳＦＥＴの閾値電圧を不安定に変化
させてしまう。また、ゲート酸化膜の界面やゲート酸化
膜中に欠陥が生成されると、ＢＴストレス寿命の劣化を
促進する。また、プロセスの低温化の要求にも沿わな
い。
【００７５】枚葉式熱ＣＶＤ装置によれば、加熱温度５
５０℃〜６００℃、１０分間程度の処理により窒化シリ
コン膜を作成することができる。この程度の条件であれ
ば、プロセスの低温化の要求を満たすことができる。な
お、枚葉式熱ＣＶＤの際の基板温度を高くすると、処理
時間を短縮化することもできる。したがって、枚葉式熱
ＣＶＤにおける基板温度は５００℃〜８００℃の範囲か
ら選択することができる。
【００７６】図１７に、ボロン（Ｂ）拡散の計算結果を
示す。拡散温度７５０℃、７００℃、５５０℃、４００
℃で、拡散時間３６０分、３０分、１０分の各場合につ
いてボロン濃度の深さ方向分布を算出した。図１７に
は、これらのうち代表的なものを示す。
【００７７】拡散温度が７５０℃や７００℃であって
も、拡散時間が１０分であれば、拡散の程度は低く、実
用に際してほぼ問題ない。拡散時間が３０分となると、
拡散が激しくなり、実用化は困難であろう。拡散温度が
５５０℃以下であれば、拡散時間が３６０分であっても
全く問題ないであろう。許容できる拡散の基準として表
面濃度の１／１０の濃度となる深さが０．０２μｍ以下
とすると、拡散温度が８００℃の場合、拡散時間が２５
分以内であればよいことになる。従って、熱ＣＶＤの基
板温度は５００℃〜８００℃の範囲から選択することが
できる。
【００７８】バッチ式拡散装置では、たとえば７５０
℃、２〜３時間の処理を必要とするが、ボロン拡散の影
響を無視できる程度まで低減することは困難であろう。
【００７９】図１０は、枚葉式熱ＣＶＤ装置の構成例を
示す。図１０（Ａ）において、容器５１内の上部にガス
供給手段５２が配置され、下部にサセプタ５３が配置さ
れている。サセプタ５３は、下面からランプ５４によっ
て加熱することができる。ウエハ５５は、サセプタ５３
上に載置する。
【００８０】図１０（Ｂ）においては、容器５１内の中
間にサセプタ５３が配置され、サセプタ５３はその中央
に開口を有する。サセプタ５３下部にガス供給手段５２
が配置されている。熱ＣＶＤ膜は、サセプタ５３上に裏
返して載置されたウエハ５５下面上に堆積する。容器５
１の上方には石英窓５６が設けられており、石英窓５６
上部に加熱用ランプ５４が配置されている。
【００８１】以下、図１１、１２、１３、１４を参照
し、本発明の実施例によるＣＭＯＳＦＥＴの製造方法を
説明する。
【００８２】図１１（Ａ）に示すように、ｐ型Ｓｉ基板
２１の表面上にパッド用酸化シリコン膜１８、マスク用
窒化シリコン膜１９を形成する。
【００８３】図１１（Ｂ）に示すように、ホトリソグラ
フィを用い、窒化シリコン膜１９をパターニングし、開
口を有する窒化シリコン膜１９ａを作成する。窒化シリ
コン膜１９ａをマスクとし、周知のＬＯＣＯＳを行なっ
て素子分離領域２４を形成する。
【００８４】図１１（Ｃ）に示すように、基板表面上に
レジストマスク４７を形成し、たとえばＢ+ イオンを注
入し、ｐ型ウェル２２を作成する。その後レジストマス
クは除去する。
【００８５】図１１（Ｄ）に示すように、作成したｐ型
ウェル２２を覆うレジストマスク４８を形成し、たとえ
ばｐ+ 型イオンをイオン注入し、ｎ型ウェル２３を作成
する。その後レジストマスクは除去する。
【００８６】図１２（Ｅ）に示すように、シリコン基板
表面の活性領域上に厚さ約５．５ｎｍのゲート酸化膜２
５を形成し、チャネルドーズのイオン注入を行い、チャ
ネルドーズ領域４９を作成する。
【００８７】図１２（Ｆ）に示すように、多結晶シリコ
ン膜と酸化シリコン膜の積層を形成し、パターニングす
ることによってゲート電極５１およびその上の酸化シリ
コン膜５２を作成する。
【００８８】図１２（Ｇ）に示すように、ｎ型ウェル２
３上部をレジストマスク５３で覆い、Ａｓ+ イオンをイ
オン注入し、ゲート電極５１両側にＬＤＤ用の低濃度の
ソース／ドレイン領域２９を作成する。その後レジスト
マスクは除去する。
【００８９】図１３（Ｈ）に示すように、基板全面上に
酸化シリコン膜を堆積し、反応性イオンエッチング等の
異方性エッチングを行なうことにより、ゲート電極側壁
上にサイドウォールスペーサ３１ａを作成する。
【００９０】図１３（Ｉ）に示すように、ｎ型ウェル２
３上を覆うレジストマスク５５を形成し、Ａｓ+ イオン
をイオン注入し、高濃度のソース／ドレイン領域３３を
形成する。その後レジストマスクは除去する。
【００９１】図１３（Ｊ）に示すように、ｐ型ウェル２
２を覆うレジストマスク５７を形成し、Ｂ+ イオンをイ
オン注入し、ｐチャネルＭＯＳＦＥＴのソース／ドレイ
ン領域４３を形成する。その後レジストマスクは除去す
る。
【００９２】図１４（Ｋ）に示すように、イオン注入し
た不純物をＲＴＡにより活性化した後、露出しているシ
リコン表面上にＣｏシリサイド膜４５、３５を作成す
る。シリサイド膜の作成は、前述の実施例同様、Ｃｏ膜
堆積と２段階短時間熱処理法により行なうことができ
る。
【００９３】図１４（Ｌ）に示すように、シリサイド膜
を形成した基板表面上に窒化シリコン膜６１、酸化シリ
コン膜６２、ＳＯＧ膜６３を形成する。
【００９４】窒化シリコン膜６１の形成は、枚葉式熱Ｃ
ＶＤ装置を用い、厚さ７０ｎｍ程度を堆積する。枚葉式
熱ＣＶＤの条件は、たとえばＳｉＨ4 （４５ｓｃｃｍ）
とＮＨ3 （１０００ｓｃｃｍ）を用い、雰囲気圧力６０
Ｔｏｒｒ、基板温度６００℃で行なうことができる。な
お、窒化シリコン膜６１の代わりに酸化窒化シリコン膜
を用いてもよい。また、Ｓｉ原料としては、ＳｉＨ4 、
Ｓｉ2 Ｈ6 、ＳｉＨ2Ｃｌ2 、ＳｉＨＣｌ3 を用いるこ
とができる。なお、窒化シリコン膜６１の形成以前に酸
化シリコン膜等が形成されていても良い。
【００９５】酸化シリコン膜６２は、前述の実施例同様
のＰＥＣＶＤにより、厚さ１５０ｎｍ程度を形成する。
Ｓｉ原料としては、たとえばＴＥＯＳを用いることがで
きる。なお、酸化シリコン膜６２のＳｉ原料としては、
ＳｉＨ4 、Ｓｉ2 Ｈ6 、テトラエトキシオルソシラン
（ＴＥＯＳ）、テトラエチルフルオロシラン（ＴＥＦ
Ｓ）等を用いることができる。なお、窒化シリコン膜３
６の形成以前に酸化シリコン膜等が形成されていても良
い。また、枚葉式熱ＣＶＤによって酸化シリコン膜６２
を成膜してもよい。
【００９６】ＳＯＧ膜６３は、表面を平坦化する機能を
有する。たとえば平坦部での厚さ２００ｎｍ程度のＳＯ
Ｇ膜６３を形成すればよい。なお、平坦化の方法として
化学機械研磨法（ＣＭＰ）等を用いてもよい。
【００９７】図１４（Ｍ）に示すように、層間絶縁膜を
貫通するコンタクト孔を形成し、配線層を堆積した後、
パターニングを行なって電極３８、３９を形成する。こ
のようにしてＣＭＯＳＦＥＴを製造することができる。
【００９８】図１５（Ａ）、（Ｂ）は、上述の実施例に
よって作成したｎチャネルＭＯＳＦＥＴの性能を、他の
方法により作成したｎチャネルＭＯＳＦＥＴと比較して
示すグラフである。
【００９９】図１５（Ａ）は、閾値電圧Ｖｔｈに対し、
飽和ドレイン・ソース電流Ｉｄｓを示すグラフである。
参照用として、層間絶縁膜（の下層）としてＰＥＣＶＤ
によるＳｉＯＮを用いたサンプルを測定した。○印がそ
のプロットである。□印のプロットは、窒化シリコン膜
をＰＥＣＶＤで作成した場合を示し、△印と◇印は枚葉
式熱ＣＶＤにより窒化シリコン膜を７２５℃および６０
０℃で作成した場合を示す。枚葉式熱ＣＶＤによるサン
プルは、飽和電流が５〜１０％程度、他のサンプルより
も高いことが判る。
【０１００】図１５（Ｂ）は、ｎチャネルＭＯＳＦＥＴ
の最大相互コンダクタンスをマスク幅Ｌｍａｓｋの関数
として示すグラフである。
【０１０１】この場合も、枚葉式熱ＣＶＤにより窒化シ
リコン膜を作成したサンプルは、最大相互コンダクタン
スＧｍｍａｘが他のサンプルと較べ３％程度大きいこと
が判る。
【０１０２】図１６は、作成したｐチャネルＭＯＳＦＥ
Ｔの飽和ドレイン電流Ｉｄｓを閾値電圧Ｖｔｈの関数と
して示すグラフである。○印はバッチ式熱ＣＶＤ装置に
より窒化シリコン膜を７２５℃で作成した場合の結果で
あり、□印は枚葉式熱ＣＶＤ装置により窒化シリコン膜
を６００℃で作成した場合を示す。ｐチャネルＭＯＳＦ
ＥＴの飽和ドレイン電流は、バッチ式熱ＣＶＤを用いる
と低下する傾向があるが、枚葉式熱ＣＶＤ装置によれ
ば、バッチ式熱ＣＶＤ装置を用いた時と較べ飽和ドレイ
ン電流を高く維持することができる。
【０１０３】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【０１０４】
【発明の効果】以上説明したように、本発明によれば、
プロセスの低温化の要求を満たし、かつ高信頼性のＭＯ
ＳＦＥＴを含む半導体装置を製造することが可能とな
る。
【図面の簡単な説明】
【図１】プラズマＣＶＤ装置の構成を概略的に示す断面
図である。
【図２】プラズマ中の水素由来種の発光を測定したスペ
クトルである。
【図３】ＢＴストレス測定およびその結果を示す線図、
表、グラフである。
【図４】フラットバンド電圧とホットキャリア寿命を示
す表である。
【図５】高周波電力を変えて窒化シリコン膜を堆積した
場合のＳＩＭＳ測定結果を示すグラフである。
【図６】本発明の実施例による半導体装置の製造方法の
主要工程を示す断面図である。
【図７】本発明の実施例による半導体装置の製造方法の
主要工程を示す断面図である。
【図８】本発明の実施例による半導体装置の製造方法の
主要工程を示す断面図である。
【図９】本発明の実施例による半導体装置の製造方法の
主要工程を示す断面図である。
【図１０】枚葉式熱ＣＶＤ装置の構成を概略的に示す断
面図である。
【図１１】本発明の実施例による半導体装置の製造方法
の主要工程を示す断面図である。
【図１２】本発明の実施例による半導体装置の製造方法
の主要工程を示す断面図である。
【図１３】本発明の実施例による半導体装置の製造方法
の主要工程を示す断面図である。
【図１４】本発明の実施例による半導体装置の製造方法
の主要工程を示す断面図である。
【図１５】本発明の実施例に従って作成したサンプルの
測定結果を示すグラフである。
【図１６】本発明の実施例に従って作成したサンプルの
測定結果を示すグラフである。
【図１７】拡散温度と拡散時間を変化させた時のＢ拡散
の分布を示すグラフである。
【符号の説明】
１ 真空容器 ２ａ、２ｂ 平行平板型電極 ３ ＲＦ電源 ４ ＤＣカット用キャパシタ ５ ウエハ ６ ガス供給管 ７ 排気管 ８ プラズマ ９ ランプ １０ ＭＯＳＦＥＴ ２１ シリコン基板 ２２ ｐ型ウェル ２３ ｎ型ウェル ２４ 素子分離領域 ２５ ゲート酸化膜 ２６、２７ 多結晶Ｓｉ膜 ２６ａ、２７ａ ゲート電極 ２９、３３、４３ ソース／ドレイン領域 ３１ 絶縁膜 ３１ａ サイドウォールスペーサ ３５ シリサイド膜 ３６ 窒化シリコン膜 ３７ 酸化シリコン膜 ３８、３９ 配線 ６１ 窒化シリコン膜 ６２ 酸化シリコン膜 ６３ ＳＯＧ膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年２月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】図３（Ｃ）は、高周波電力を、５０Ｗ、１
００Ｗ、２４０Ｗに変化させた時のＩｄを基準としたＩ
ｄに関する寿命を示す。横軸は高周波電力Ｐｒｆの２乗
の逆数、１／Ｐｒｆ2 を示し、縦軸は寿命を時間で示
す。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】図４（Ａ）は、ｐ型シリコン上のＭＯＳキ
ャパシタであるｐＭＯＳキャパシタのフラットバンド電
圧の製造条件による差を示す。絶縁膜形成時の高周波電
力を５０Ｗと２４０Ｗとし、窒素雰囲気において８００
℃、３０秒の処理を施した時にどのような値となるかを
調べた結果を示す表である。フラットバンド電圧Ｖｆｂ
は、高周波電力が２４０Ｗの時、１．２３Ｖであり、高
周波電力が５０Ｗの時、１．０７Ｖであった。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】図６（Ｃ）に示すように、基板全面上にＣ
ＶＤにより酸化シリコン等の絶縁膜３１を形成する。異
方性ドライエッチング（ＲＩＥ）を用い、絶縁膜３１を
エッチングし、ゲート電極２６ａの側壁上にのみサイド
ウォールスペーサ（側壁絶縁スペーサ）３１ａを残す。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正内容】
【００８５】図１１（Ｄ）に示すように、作成したｐ型
ウェル２２を覆うレジストマスク４８を形成し、たとえ
ばＰ+ イオンをイオン注入し、ｎ型ウェル２３を作成す
る。その後レジストマスクは除去する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００９５
【補正方法】変更
【補正内容】
【００９５】酸化シリコン膜６２は、前述の実施例同様
のＰＥＣＶＤにより、厚さ１５０ｎｍ程度を形成する。
Ｓｉ原料としては、たとえばＴＥＯＳを用いることがで
きる。なお、酸化シリコン膜６２のＳｉ原料としては、
ＳｉＨ4 、Ｓｉ2 Ｈ6 、テトラエトキシオルソシラン
（ＴＥＯＳ）、テトラエチルフルオロシラン（ＴＥＦ
Ｓ）等を用いることができる。なお、窒化シリコン膜６
１の形成以前に酸化シリコン膜等が形成されていても良
い。また、枚葉式熱ＣＶＤによって酸化シリコン膜６２
を成膜してもよい。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）半導体基板上に絶縁ゲート電極を
    有するＭＯＳトランジスタ構造を形成する工程と、 （ｂ）前記絶縁ゲート電極を覆って、前記半導体基板上
    に、水素を含む原料ガスを用いた平行平板型プラズマＣ
    ＶＤにより電極面積当たり０．１１Ｗ／ｃｍ2〜０．８
    ５Ｗ／ｃｍ2 の高周波電力で絶縁膜を堆積する工程とを
    含む半導体装置の製造方法。
  2. 【請求項２】 前記高周波電力は、周波数１３．５６Ｍ
    Ｈｚの電力である請求項１記載の半導体装置の製造方
    法。
  3. 【請求項３】 前記ＭＯＳトランジスタ構造は複数であ
    り、前記工程（ａ）が、前記ＭＯＳトランジスタ構造の
    うちの一部の絶縁ゲート電極にｎ型不純物をドープする
    サブ工程と、前記ＭＯＳトランジスタ構造のうちの他の
    一部の絶縁ゲート電極にｐ型不純物をドープするサブ工
    程とを含む請求項１記載の半導体装置の製造方法。
  4. 【請求項４】 前記工程（ａ）が前記ＭＯＳトランジス
    タ構造の絶縁ゲート電極の側壁上に側壁絶縁スペーサを
    形成するサブ工程と、絶縁ゲート電極両側のソース／ド
    レイン領域上にセルフアラインされたシリサイド層を形
    成するサブ工程とを含む請求項１記載の半導体装置の製
    造方法。
  5. 【請求項５】 前記工程（ｂ）が半導体基板上に第１の
    絶縁膜を堆積するサブ工程と、第１の絶縁膜上に第２の
    絶縁膜を堆積するサブ工程を含み、第１の絶縁膜はＳｉ
    ＮまたはＳｉＯＮである請求項１記載の半導体装置の製
    造方法。
  6. 【請求項６】 前記工程（ｂ）が、エリプソメトリによ
    る屈折率が１．９〜２．９であるＳｉＮ膜を堆積するサ
    ブ工程を含む請求項４記載の半導体装置の製造方法。
  7. 【請求項７】 さらに、 （ｃ）前記工程（ｂ）の後、前記絶縁膜から水素を脱ガ
    スさせる工程を含む請求項１記載の半導体装置の製造方
    法。
  8. 【請求項８】 前記工程（ｃ）は、ＲＴＡまたは炉によ
    り前記半導体基板を所定温度で熱処理するサブ工程を含
    む請求項７記載の半導体装置の製造方法。
  9. 【請求項９】 前記所定温度は、５００℃〜８５０℃の
    範囲内である請求項８記載の半導体装置の製造方法。
  10. 【請求項１０】 前記熱処理するサブ工程は、オゾン、
    窒素、アルゴンまたは酸素の雰囲気中で行なう請求項８
    記載の半導体装置の製造方法。
  11. 【請求項１１】 前記工程（ｃ）は、前記半導体基板を
    プラズマ中で処理するサブ工程を含む請求項７記載の半
    導体装置の製造方法。
  12. 【請求項１２】 前記プラズマ中で処理するサブ工程
    は、前記半導体装置を３００℃〜５５０℃に保って行な
    う請求項１１記載の半導体装置の製造方法。
  13. 【請求項１３】 前記プラズマ中で処理するサブ工程
    は、酸素、窒素、亜酸化窒素、またはアルゴンの雰囲気
    で行なう請求項１１記載の半導体装置の製造方法。
  14. 【請求項１４】 （ａ）半導体基板上に絶縁ゲート電極
    を有するＭＯＳトランジスタ構造を形成する工程と、 （ｂ）前記絶縁ゲート電極を覆って、前記半導体基板上
    に枚葉式熱ＣＶＤにより基板温度５００℃〜８００℃で
    窒化膜を堆積する工程とを含む半導体装置の製造方法。
  15. 【請求項１５】 前記ＭＯＳトランジスタ構造は複数で
    あり、前記工程（ａ）が、前記ＭＯＳトランジスタ構造
    のうちの一部の絶縁ゲート電極にｎ型不純物をドープす
    るサブ工程と、前記ＭＯＳトランジスタ構造のうちの他
    の一部の絶縁ゲート電極にｐ型不純物をドープするサブ
    工程とを含む請求項１４記載の半導体装置の製造方法。
  16. 【請求項１６】 前記工程（ａ）が前記ＭＯＳトランジ
    スタ構造の絶縁ゲート電極の側壁上に側壁絶縁スペーサ
    を形成するサブ工程と、絶縁ゲート電極両側のソース／
    ドレイン領域上にセルフアラインされたシリサイド層を
    形成するサブ工程とを含む請求項１４記載の半導体装置
    の製造方法。
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