JP2003060075A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2003060075A JP2003060075A JP2001244558A JP2001244558A JP2003060075A JP 2003060075 A JP2003060075 A JP 2003060075A JP 2001244558 A JP2001244558 A JP 2001244558A JP 2001244558 A JP2001244558 A JP 2001244558A JP 2003060075 A JP2003060075 A JP 2003060075A
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Abstract
(57)【要約】
【課題】 プロセスを容易にする半導体装置及び半導体
装置の製造方法を提供する。 【解決手段】 Ｎ型及びＰ型ゲート電極を備えた半導体
装置の製造方法であって、半導体基板１１上に第１の絶
縁膜１２を形成する工程と、この第１の絶縁膜１２上に
不純物が導入されていない第１の電極材を形成する工程
と、第１の電極材、第１の絶縁膜１２及び半導体基板１
１内に素子分離用絶縁膜１５からなる素子分離領域を形
成する工程と、第１の電極材に対してイオン注入及び熱
処理を行うことにより、Ｎ型の第１及び第２の導電層１
３ｂ、１６ｂを形成し、Ｐ型の第１及び第２の導電層１
３ｃ、１６ｃを形成する工程と、第２の導電層１６ｂ、
１６ｃ上にＮ型の第２の電極材を形成し、この第２の導
電材からなるＮ型の第３の導電層２１ｂ、２１ｃを形成
する工程とを含む。
装置の製造方法を提供する。 【解決手段】 Ｎ型及びＰ型ゲート電極を備えた半導体
装置の製造方法であって、半導体基板１１上に第１の絶
縁膜１２を形成する工程と、この第１の絶縁膜１２上に
不純物が導入されていない第１の電極材を形成する工程
と、第１の電極材、第１の絶縁膜１２及び半導体基板１
１内に素子分離用絶縁膜１５からなる素子分離領域を形
成する工程と、第１の電極材に対してイオン注入及び熱
処理を行うことにより、Ｎ型の第１及び第２の導電層１
３ｂ、１６ｂを形成し、Ｐ型の第１及び第２の導電層１
３ｃ、１６ｃを形成する工程と、第２の導電層１６ｂ、
１６ｃ上にＮ型の第２の電極材を形成し、この第２の導
電材からなるＮ型の第３の導電層２１ｂ、２１ｃを形成
する工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、浮遊ゲートと制御
ゲートとを有するメモリトランジスタと、このメモリト
ランジスタを制御するＮ型及びＰ型の周辺トランジスタ
とを備えた半導体装置及びその製造方法に関する。
ゲートとを有するメモリトランジスタと、このメモリト
ランジスタを制御するＮ型及びＰ型の周辺トランジスタ
とを備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来から、低消費電力用の不揮発性メモ
リ又は高速動作を要求する高性能トランジスタにおいて
は、Dual Gate FunctionのＣＭＯＳトランジスタが用い
られている。このＣＭＯＳトランジスタには、ＮＭＯＳ
トランジスタとＰＭＯＳトランジスタが存在する。これ
らのトランジスタを形成する場合は、まず、予め不純物
が注入されていない電極材を堆積する。そして、ＮＭＯ
Ｓトランジスタのゲート領域にはＮ型不純物であるＡｓ
（砒素）又はＰ（リン）を注入し、ＰＭＯＳトランジス
タのゲート領域にはＰ型不純物であるＢ（ボロン）を注
入する。このように、露光技術を用いてＮ型ゲート電極
とＰ型ゲート電極とで不純物を打ち分けて、Dual Gate
Function構造のゲート電極を形成していた。
リ又は高速動作を要求する高性能トランジスタにおいて
は、Dual Gate FunctionのＣＭＯＳトランジスタが用い
られている。このＣＭＯＳトランジスタには、ＮＭＯＳ
トランジスタとＰＭＯＳトランジスタが存在する。これ
らのトランジスタを形成する場合は、まず、予め不純物
が注入されていない電極材を堆積する。そして、ＮＭＯ
Ｓトランジスタのゲート領域にはＮ型不純物であるＡｓ
（砒素）又はＰ（リン）を注入し、ＰＭＯＳトランジス
タのゲート領域にはＰ型不純物であるＢ（ボロン）を注
入する。このように、露光技術を用いてＮ型ゲート電極
とＰ型ゲート電極とで不純物を打ち分けて、Dual Gate
Function構造のゲート電極を形成していた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来技術によるDual Gate Function構造のゲート電極の形
成では、工程が煩雑であり、コストが上昇するという問
題点があった。
来技術によるDual Gate Function構造のゲート電極の形
成では、工程が煩雑であり、コストが上昇するという問
題点があった。
【０００４】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、プロセスを容
易にすることが可能な半導体装置及びその製造方法を提
供することにある。
たものであり、その目的とするところは、プロセスを容
易にすることが可能な半導体装置及びその製造方法を提
供することにある。
【０００５】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【０００６】本発明の第１の視点による半導体装置は、
第１導電型のゲート電極を備えた半導体装置であって、
前記ゲート電極は、半導体基板上に形成された前記第１
導電型の第１の導電層と、この第１の導電層上に形成さ
れた第２導電型の第２の導電層とからなる。
第１導電型のゲート電極を備えた半導体装置であって、
前記ゲート電極は、半導体基板上に形成された前記第１
導電型の第１の導電層と、この第１の導電層上に形成さ
れた第２導電型の第２の導電層とからなる。
【０００７】本発明の第２の視点による半導体装置の製
造方法は、第１及び第２の導電層からなる第１導電型の
ゲート電極を備えた半導体装置の製造方法であって、半
導体基板上に第１の絶縁膜を形成する工程と、前記第１
の絶縁膜上に不純物が導入されていない第１の電極材を
形成する工程と、前記第１の電極材、第１の絶縁膜及び
半導体基板内に素子分離用絶縁膜からなる素子分離領域
を形成する工程と、前記第１の電極材に対してイオン注
入及び熱処理を行うことにより、前記第１導電型の前記
第１の導電層を形成する工程と、前記第１の導電層及び
前記素子分離絶縁膜上に第２導電型の第２の電極材を形
成し、この第２の導電材からなる前記第２の導電層を形
成する工程とを含む。
造方法は、第１及び第２の導電層からなる第１導電型の
ゲート電極を備えた半導体装置の製造方法であって、半
導体基板上に第１の絶縁膜を形成する工程と、前記第１
の絶縁膜上に不純物が導入されていない第１の電極材を
形成する工程と、前記第１の電極材、第１の絶縁膜及び
半導体基板内に素子分離用絶縁膜からなる素子分離領域
を形成する工程と、前記第１の電極材に対してイオン注
入及び熱処理を行うことにより、前記第１導電型の前記
第１の導電層を形成する工程と、前記第１の導電層及び
前記素子分離絶縁膜上に第２導電型の第２の電極材を形
成し、この第２の導電材からなる前記第２の導電層を形
成する工程とを含む。
【０００８】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
【０００９】［第１の実施形態］第１の実施形態は、Ｐ
型の第１の導電層とＮ型の第２の導電層とからなるＰＭ
ＯＳトランジスタを形成するにあたり、第１の導電層に
不純物の注入されていない電極材を用いた例である。
型の第１の導電層とＮ型の第２の導電層とからなるＰＭ
ＯＳトランジスタを形成するにあたり、第１の導電層に
不純物の注入されていない電極材を用いた例である。
【００１０】図１、図２は、本発明の第１の実施形態に
係る半導体装置の断面図を示す。図１は、メモリセル領
域の素子分離領域に対して垂直な断面図を示し、図２
は、メモリセル領域のゲート電極に対して垂直な断面図
を示す。
係る半導体装置の断面図を示す。図１は、メモリセル領
域の素子分離領域に対して垂直な断面図を示し、図２
は、メモリセル領域のゲート電極に対して垂直な断面図
を示す。
【００１１】図１に示すように、第１の実施形態に係る
半導体装置は、メモリセル領域と、ＮＭＯＳ領域及びＰ
ＭＯＳ領域からなる周辺回路領域とを備える。ＰＭＯＳ
領域のＰＭＯＳトランジスタ２５は、半導体基板１１上
に形成されたＰ+型の第１及び第２の導電層１３ｃ、１
６ｃと、第２の導電層１６ｃ上に形成された開口部２０
を有する絶縁膜１９と、絶縁膜１９及び第２の導電層１
６ｃ上に形成されたＮ +型の第３の導電層２１ｃとから
なる。ＮＭＯＳ領域のＮＭＯＳトランジスタ２４は、半
導体基板１１上に形成されたＮ+型の第１及び第２の導
電層１３ｂ、１６ｂと、第２の導電層１６ｂ上に形成さ
れた開口部２０を有する絶縁膜１９と、絶縁膜１９及び
第２の導電層１６ｂ上に形成されたＮ+型の第３の導電
層２１ｂとからなる。メモリセル領域のメモリトランジ
スタ２３は、半導体基板１１上に形成されたＮ+型の第
１及び第２の導電層１３ａ、１６ａと、第２の導電層１
６ａ上に形成された絶縁膜１９と、絶縁膜１９上に形成
されたＮ+型の第３の導電層２１ａとからなる。
半導体装置は、メモリセル領域と、ＮＭＯＳ領域及びＰ
ＭＯＳ領域からなる周辺回路領域とを備える。ＰＭＯＳ
領域のＰＭＯＳトランジスタ２５は、半導体基板１１上
に形成されたＰ+型の第１及び第２の導電層１３ｃ、１
６ｃと、第２の導電層１６ｃ上に形成された開口部２０
を有する絶縁膜１９と、絶縁膜１９及び第２の導電層１
６ｃ上に形成されたＮ +型の第３の導電層２１ｃとから
なる。ＮＭＯＳ領域のＮＭＯＳトランジスタ２４は、半
導体基板１１上に形成されたＮ+型の第１及び第２の導
電層１３ｂ、１６ｂと、第２の導電層１６ｂ上に形成さ
れた開口部２０を有する絶縁膜１９と、絶縁膜１９及び
第２の導電層１６ｂ上に形成されたＮ+型の第３の導電
層２１ｂとからなる。メモリセル領域のメモリトランジ
スタ２３は、半導体基板１１上に形成されたＮ+型の第
１及び第２の導電層１３ａ、１６ａと、第２の導電層１
６ａ上に形成された絶縁膜１９と、絶縁膜１９上に形成
されたＮ+型の第３の導電層２１ａとからなる。
【００１２】上記周辺回路領域において、絶縁膜１９
は、第２の導電層１６ｂ、１６ｃと第３の導電層２１
ｂ、２１ｃ間の端部にのみ存在していればよい。このた
め、絶縁膜１９の開口部２０は、第２の導電層１６ｂ、
１６ｃと第３の導電層２１ｂ、２１ｃ間の中央に位置す
ることが望ましい。また、絶縁膜１９の開口部２０は、
第１及び第２の導電層１３ｂ、１３ｃ、１６ｂ、１６ｃ
と第３の導電層２１ｂ、２１ｃとを導通させるために設
けたものであるため、導通可能であれば開口部２０の数
や形状は何でもよく、また開口部２０は複数個設けても
よい。さらに、周辺回路領域の絶縁膜１９は全て除去す
ることも可能である。
は、第２の導電層１６ｂ、１６ｃと第３の導電層２１
ｂ、２１ｃ間の端部にのみ存在していればよい。このた
め、絶縁膜１９の開口部２０は、第２の導電層１６ｂ、
１６ｃと第３の導電層２１ｂ、２１ｃ間の中央に位置す
ることが望ましい。また、絶縁膜１９の開口部２０は、
第１及び第２の導電層１３ｂ、１３ｃ、１６ｂ、１６ｃ
と第３の導電層２１ｂ、２１ｃとを導通させるために設
けたものであるため、導通可能であれば開口部２０の数
や形状は何でもよく、また開口部２０は複数個設けても
よい。さらに、周辺回路領域の絶縁膜１９は全て除去す
ることも可能である。
【００１３】上記メモリセル領域において、第１及び第
２の導電層１３ａ、１６ａはメモリトランジスタ２３の
浮遊ゲートとして機能し、第３の導電層２１ａはメモリ
トランジスタ２３の制御ゲートとして機能する。
２の導電層１３ａ、１６ａはメモリトランジスタ２３の
浮遊ゲートとして機能し、第３の導電層２１ａはメモリ
トランジスタ２３の制御ゲートとして機能する。
【００１４】尚、通常、ＰＭＯＳトランジスタはＰ型の
導電層からなるが、第１の実施形態に係るＰＭＯＳトラ
ンジスタ２５の第３の導電層２１ｃはＮ+型の導電層と
なっている。そこで、ＰＭＯＳトランジスタ２５のゲー
トとして十分な機能を果たすためには、第１乃至第３の
導電層１３ａ、１３ｂ、１３ｃ、１６ａ、１６ｂ、１６
ｃ、２１ａ、２１ｂ、２１ｃの不純物濃度を各々１×１
０18ｃｍ-3以上にすることが望ましい。
導電層からなるが、第１の実施形態に係るＰＭＯＳトラ
ンジスタ２５の第３の導電層２１ｃはＮ+型の導電層と
なっている。そこで、ＰＭＯＳトランジスタ２５のゲー
トとして十分な機能を果たすためには、第１乃至第３の
導電層１３ａ、１３ｂ、１３ｃ、１６ａ、１６ｂ、１６
ｃ、２１ａ、２１ｂ、２１ｃの不純物濃度を各々１×１
０18ｃｍ-3以上にすることが望ましい。
【００１５】図２に示すように、第１の実施形態に係る
半導体装置では、ＮＭＯＳ領域及びＰＭＯＳ領域の第３
の導電層２１ｂ、２１ｃを同一導電型（Ｎ+型）の同一
層で形成することができる。従って、ＮＭＯＳトランジ
スタ２４の第３の導電層２１ｂとＰＭＯＳトランジスタ
２５の第３の導電層２１ｃとを素子分離絶縁膜１５上で
分離しなくてもよい。つまり、第３の導電層２１ｂと第
３の導電層２１ｃは、素子分離絶縁膜１５上で連続して
形成される。
半導体装置では、ＮＭＯＳ領域及びＰＭＯＳ領域の第３
の導電層２１ｂ、２１ｃを同一導電型（Ｎ+型）の同一
層で形成することができる。従って、ＮＭＯＳトランジ
スタ２４の第３の導電層２１ｂとＰＭＯＳトランジスタ
２５の第３の導電層２１ｃとを素子分離絶縁膜１５上で
分離しなくてもよい。つまり、第３の導電層２１ｂと第
３の導電層２１ｃは、素子分離絶縁膜１５上で連続して
形成される。
【００１６】図３乃至図１０は、本発明の第１の実施形
態に係る半導体装置の製造工程の断面図を示す。以下
に、第１の実施形態に係る半導体装置の製造方法につい
て説明する。
態に係る半導体装置の製造工程の断面図を示す。以下
に、第１の実施形態に係る半導体装置の製造方法につい
て説明する。
【００１７】まず、図３に示すように、半導体基板１１
上にゲート絶縁膜となる第１の絶縁膜１２が形成され、
この第１の絶縁膜１２上に第１の電極材１３が形成され
る。この第１の電極材１３は、不純物が注入されていな
いポリシリコンからなる。次に、第１の電極材１３上に
例えばシリコン窒化膜からなる第２の絶縁膜１４が堆積
される。
上にゲート絶縁膜となる第１の絶縁膜１２が形成され、
この第１の絶縁膜１２上に第１の電極材１３が形成され
る。この第１の電極材１３は、不純物が注入されていな
いポリシリコンからなる。次に、第１の電極材１３上に
例えばシリコン窒化膜からなる第２の絶縁膜１４が堆積
される。
【００１８】次に、図４に示すように、第２の絶縁膜１
４、第１の電極材１３、第１の絶縁膜１２及び半導体基
板１１が選択的に除去され、素子分離用溝が形成され
る。この素子分離用溝内に例えば酸化膜からなる素子分
離用絶縁膜１５が堆積され、この素子分離用絶縁膜１５
が第２の絶縁膜１４の表面が露出するまで平坦化され
る。つまり、第２の絶縁膜１４は、素子分離用絶縁膜１
５の平坦化の際、ストッパー膜として機能する。このよ
うにして、素子分離用絶縁膜１５からなるＳＴＩ（Shal
low Trench Isolation）構造の素子分離領域が形成され
る。その後、第２の絶縁膜１４が剥離される。
４、第１の電極材１３、第１の絶縁膜１２及び半導体基
板１１が選択的に除去され、素子分離用溝が形成され
る。この素子分離用溝内に例えば酸化膜からなる素子分
離用絶縁膜１５が堆積され、この素子分離用絶縁膜１５
が第２の絶縁膜１４の表面が露出するまで平坦化され
る。つまり、第２の絶縁膜１４は、素子分離用絶縁膜１
５の平坦化の際、ストッパー膜として機能する。このよ
うにして、素子分離用絶縁膜１５からなるＳＴＩ（Shal
low Trench Isolation）構造の素子分離領域が形成され
る。その後、第２の絶縁膜１４が剥離される。
【００１９】次に、図５に示すように、第１の電極材１
３及び素子分離絶縁膜１５上に、不純物が注入されてい
ないポリシリコンからなる第２の電極材１６が形成され
る。次に、素子分離絶縁膜１５の表面が露出するまで、
第２の電極材１６が除去される。
３及び素子分離絶縁膜１５上に、不純物が注入されてい
ないポリシリコンからなる第２の電極材１６が形成され
る。次に、素子分離絶縁膜１５の表面が露出するまで、
第２の電極材１６が除去される。
【００２０】次に、図６に示すように、第２の電極材１
６及び素子分離絶縁膜１５上にレジスト１７が形成さ
れ、このレジスト１７がＰＭＯＳ領域上にのみ残るよう
にパターニングされる。このパターニングされたレジス
ト１７をマスクとして、メモリセル領域及びＮＭＯＳ領
域の第２の電極材１６に対してイオン注入が行われる。
このイオン注入では、例えば、Ｎ型不純物としてＡｓ
（砒素）又はＰ（リン）が用いられる。その後、熱処理
により、第２の電極材１６に注入された不純物を第１の
電極材１３まで拡散させ、Ｎ+型の第１の導電層１３
ａ、１３ｂ及び第２の導電層１６ａ、１６ｂが形成され
る。その後、レジスト１７が除去される。
６及び素子分離絶縁膜１５上にレジスト１７が形成さ
れ、このレジスト１７がＰＭＯＳ領域上にのみ残るよう
にパターニングされる。このパターニングされたレジス
ト１７をマスクとして、メモリセル領域及びＮＭＯＳ領
域の第２の電極材１６に対してイオン注入が行われる。
このイオン注入では、例えば、Ｎ型不純物としてＡｓ
（砒素）又はＰ（リン）が用いられる。その後、熱処理
により、第２の電極材１６に注入された不純物を第１の
電極材１３まで拡散させ、Ｎ+型の第１の導電層１３
ａ、１３ｂ及び第２の導電層１６ａ、１６ｂが形成され
る。その後、レジスト１７が除去される。
【００２１】次に、図７に示すように、第２の導電層１
６ａ、１６ｂ及び素子分離絶縁膜１５上にレジスト１８
が形成され、このレジスト１８がメモリセル領域及びＮ
ＭＯＳ領域上にのみ残るようにパターニングされる。こ
のパターニングされたレジスト１８をマスクとして、Ｐ
ＭＯＳ領域の第２の電極材１６に対してイオン注入が行
われる。このイオン注入は、例えば、Ｐ型不純物として
Ｂ（ボロン）が用いられる。その後、熱処理により、第
２の電極材１６に注入された不純物を第１の電極材１３
まで拡散させ、Ｐ+型の第１の導電層１３ｃ及び第２の
導電層１６ｃが形成される。その後、レジスト１８が除
去される。
６ａ、１６ｂ及び素子分離絶縁膜１５上にレジスト１８
が形成され、このレジスト１８がメモリセル領域及びＮ
ＭＯＳ領域上にのみ残るようにパターニングされる。こ
のパターニングされたレジスト１８をマスクとして、Ｐ
ＭＯＳ領域の第２の電極材１６に対してイオン注入が行
われる。このイオン注入は、例えば、Ｐ型不純物として
Ｂ（ボロン）が用いられる。その後、熱処理により、第
２の電極材１６に注入された不純物を第１の電極材１３
まで拡散させ、Ｐ+型の第１の導電層１３ｃ及び第２の
導電層１６ｃが形成される。その後、レジスト１８が除
去される。
【００２２】次に、図８に示すように、第２の導電層１
６ａ、１６ｂ、１６ｃ及び素子分離絶縁膜１５上に、第
３の絶縁膜１９が堆積される。
６ａ、１６ｂ、１６ｃ及び素子分離絶縁膜１５上に、第
３の絶縁膜１９が堆積される。
【００２３】次に、図９に示すように、周辺回路領域の
第３の絶縁膜１９の一部が除去され、開口部２０がそれ
ぞれ形成される。尚、この工程において、周辺回路領域
の第３の絶縁膜１９を全て除去することも可能である
が、開口部２０を形成して周辺回路領域にも第３の絶縁
膜１９を残す方が望ましい。
第３の絶縁膜１９の一部が除去され、開口部２０がそれ
ぞれ形成される。尚、この工程において、周辺回路領域
の第３の絶縁膜１９を全て除去することも可能である
が、開口部２０を形成して周辺回路領域にも第３の絶縁
膜１９を残す方が望ましい。
【００２４】次に、図１０に示すように、第３の絶縁膜
１９及び第２の導電層１６ｂ、１６ｃ上に第３の電極材
２１が堆積される。ここで、第３の電極材２１は、Ｎ型
不純物が注入されたポリシリコンからなる。次に、第３
の電極材２１上に例えばＷＳｉ（タングステンシリコ
ン）膜からなる金属膜２２が形成される。
１９及び第２の導電層１６ｂ、１６ｃ上に第３の電極材
２１が堆積される。ここで、第３の電極材２１は、Ｎ型
不純物が注入されたポリシリコンからなる。次に、第３
の電極材２１上に例えばＷＳｉ（タングステンシリコ
ン）膜からなる金属膜２２が形成される。
【００２５】次に、図１、図２に示すように、金属膜２
２及び第３の電極材２１が選択的に除去される。これに
より、メモリトランジスタ２３及び周辺トランジスタ２
４、２５のゲートパターンが形成される。
２及び第３の電極材２１が選択的に除去される。これに
より、メモリトランジスタ２３及び周辺トランジスタ２
４、２５のゲートパターンが形成される。
【００２６】図１１は、従来例と比較した本発明の第１
の実施形態に係る半導体装置のＩ−Ｖ特性のグラフを示
す。このグラフでは、ＰＭＯＳトランジスタ２５におけ
る第１及び第２の導電層１３ｃ、１６ｃからなるＰ+型
ゲートと、ＰＭＯＳトランジスタ２５における第３の導
電層２１ｃからなるＮ+型ゲートとの間のＩ−Ｖ特性を
評価している。その結果、図１１に示すように、従来例
と同様に、ほぼ直線となる良好なＩ−Ｖ特性が得られ
た。従って、第１の実施形態のように、ＰＭＯＳトラン
ジスタ２５がＰ+型ゲートとＮ+型ゲートとからなる場合
であっても、ＰＮ接合が形成されずに、十分にゲートと
しての機能を果たすことができると言える。そして、本
発明によれば、１．８Ｖ以下の低電圧化を図ることがで
きる。
の実施形態に係る半導体装置のＩ−Ｖ特性のグラフを示
す。このグラフでは、ＰＭＯＳトランジスタ２５におけ
る第１及び第２の導電層１３ｃ、１６ｃからなるＰ+型
ゲートと、ＰＭＯＳトランジスタ２５における第３の導
電層２１ｃからなるＮ+型ゲートとの間のＩ−Ｖ特性を
評価している。その結果、図１１に示すように、従来例
と同様に、ほぼ直線となる良好なＩ−Ｖ特性が得られ
た。従って、第１の実施形態のように、ＰＭＯＳトラン
ジスタ２５がＰ+型ゲートとＮ+型ゲートとからなる場合
であっても、ＰＮ接合が形成されずに、十分にゲートと
しての機能を果たすことができると言える。そして、本
発明によれば、１．８Ｖ以下の低電圧化を図ることがで
きる。
【００２７】上記第１の実施形態によれば、ＮＭＯＳト
ランジスタ２４のゲートとＰＭＯＳトランジスタ２５の
ゲートとを同一の導電型の第３の電極材２１で形成する
ことができる。つまり、ＮＭＯＳトランジスタ２４のゲ
ートとＰＭＯＳトランジスタ２５のゲートとで、露光技
術を用いて不純物の打ち分けをする必要がない。従っ
て、Dual Gate FunctionのＣＭＯＳトランジスタが容易
に形成できる。
ランジスタ２４のゲートとＰＭＯＳトランジスタ２５の
ゲートとを同一の導電型の第３の電極材２１で形成する
ことができる。つまり、ＮＭＯＳトランジスタ２４のゲ
ートとＰＭＯＳトランジスタ２５のゲートとで、露光技
術を用いて不純物の打ち分けをする必要がない。従っ
て、Dual Gate FunctionのＣＭＯＳトランジスタが容易
に形成できる。
【００２８】さらに、ＮＭＯＳ及びＰＭＯＳトランジス
タ２４、２５の第３の電極材２１は、メモリトランジス
タ２３の制御ゲートとしてもイオンの打ち分けをせずに
用いることができる。このため、さらにプロセスを容易
にすることができる。
タ２４、２５の第３の電極材２１は、メモリトランジス
タ２３の制御ゲートとしてもイオンの打ち分けをせずに
用いることができる。このため、さらにプロセスを容易
にすることができる。
【００２９】また、ＮＭＯＳトランジスタ２４の第３の
導電層２１ｂとＰＭＯＳトランジスタ２５の第３の導電
層２１ｃとは、素子分離絶縁膜１５上で連続して形成す
ることができる。従って、第３の導電層２１ｂと第３の
導電層２１ｃ間を離間する必要がないため、周辺回路領
域の専有面積を縮小することが可能である。
導電層２１ｂとＰＭＯＳトランジスタ２５の第３の導電
層２１ｃとは、素子分離絶縁膜１５上で連続して形成す
ることができる。従って、第３の導電層２１ｂと第３の
導電層２１ｃ間を離間する必要がないため、周辺回路領
域の専有面積を縮小することが可能である。
【００３０】また、周辺トランジスタ２４、２５では、
第２及び第３の導電層１６ｂ、２１ｂ、１６ｃ、２１ｃ
間に、開口部２０を有する第３の絶縁膜１９を設けてい
る。このため、ゲート電極の端部では第２及び第３の導
電層１６ｂ、２１ｂ、１６ｃ、２１ｃ間に第３の絶縁膜
１９が介在した３層構造となっている。一方、メモリト
ランジスタ２３では、第２及び第３の導電層１６ａ、２
１ａ間の全面に第３の絶縁膜１９が介在した３層構造と
なっている。従って、ゲート加工が行われるゲート電極
の端部に関しては、周辺トランジスタ２４、２５及びメ
モリトランジスタ２３におけるゲートの積層構造が同じ
になっている。このため、メモリトランジスタ２３と周
辺トランジスタ２４、２５とでエッチング条件を変える
ことなく、同時にゲート加工を行うことが可能となる。
第２及び第３の導電層１６ｂ、２１ｂ、１６ｃ、２１ｃ
間に、開口部２０を有する第３の絶縁膜１９を設けてい
る。このため、ゲート電極の端部では第２及び第３の導
電層１６ｂ、２１ｂ、１６ｃ、２１ｃ間に第３の絶縁膜
１９が介在した３層構造となっている。一方、メモリト
ランジスタ２３では、第２及び第３の導電層１６ａ、２
１ａ間の全面に第３の絶縁膜１９が介在した３層構造と
なっている。従って、ゲート加工が行われるゲート電極
の端部に関しては、周辺トランジスタ２４、２５及びメ
モリトランジスタ２３におけるゲートの積層構造が同じ
になっている。このため、メモリトランジスタ２３と周
辺トランジスタ２４、２５とでエッチング条件を変える
ことなく、同時にゲート加工を行うことが可能となる。
【００３１】また、第１の電極材１３の分離は、図４に
示す素子分離領域の形成と自己整合的に行われるため、
セルサイズの微細化を図ることが可能である。
示す素子分離領域の形成と自己整合的に行われるため、
セルサイズの微細化を図ることが可能である。
【００３２】以上のように、本発明は、不揮発性メモリ
とＣＰＵ等のロジックデバイスとの混載メモリに非常に
有効なものである。
とＣＰＵ等のロジックデバイスとの混載メモリに非常に
有効なものである。
【００３３】［第２の実施形態］第２の実施形態は、Ｐ
型の第１の導電層とＮ型の第２の導電層とからなるＰＭ
ＯＳトランジスタを形成するにあたり、第１の導電層に
不純物の注入されている電極材を用いた例である。尚、
第２の実施形態は、第１の実施形態と最終的な構造は同
じであるため、構造の説明は省略する。
型の第１の導電層とＮ型の第２の導電層とからなるＰＭ
ＯＳトランジスタを形成するにあたり、第１の導電層に
不純物の注入されている電極材を用いた例である。尚、
第２の実施形態は、第１の実施形態と最終的な構造は同
じであるため、構造の説明は省略する。
【００３４】図１２乃至図１６は、本発明の第２の実施
形態に係る半導体装置の製造工程の断面図を示す。以下
に、第２の実施形態に係る半導体装置の製造方法につい
て説明する。この第２の実施形態に係る半導体装置の製
造方法では、上記第１の実施形態に係る半導体装置の製
造方法と同様の工程は説明を簡略し、異なる工程のみ説
明する。
形態に係る半導体装置の製造工程の断面図を示す。以下
に、第２の実施形態に係る半導体装置の製造方法につい
て説明する。この第２の実施形態に係る半導体装置の製
造方法では、上記第１の実施形態に係る半導体装置の製
造方法と同様の工程は説明を簡略し、異なる工程のみ説
明する。
【００３５】まず、図１２に示すように、半導体基板１
１上にゲート絶縁膜となる第１の絶縁膜１２が形成さ
れ、この第１の絶縁膜１２上に第１の電極材３１が形成
される。ここで、第１の電極材３１は、Ｐ又はＡｓのよ
うなＮ型不純物が注入されたポリシリコンからなる。次
に、第１の電極材３１上に例えばシリコン窒化膜からな
る第２の絶縁膜１４が堆積される。
１上にゲート絶縁膜となる第１の絶縁膜１２が形成さ
れ、この第１の絶縁膜１２上に第１の電極材３１が形成
される。ここで、第１の電極材３１は、Ｐ又はＡｓのよ
うなＮ型不純物が注入されたポリシリコンからなる。次
に、第１の電極材３１上に例えばシリコン窒化膜からな
る第２の絶縁膜１４が堆積される。
【００３６】次に、図１３に示すように、第２の絶縁膜
１４、第１の電極材３１、第１の絶縁膜１２及び半導体
基板１１が選択的に除去され、素子分離用溝が形成され
る。この素子分離用溝内に例えば酸化膜からなる素子分
離用絶縁膜１５が堆積され、この素子分離用絶縁膜１５
が第２の絶縁膜１４の表面が露出するまで平坦化され
る。このようにして、素子分離用絶縁膜１５からなるＳ
ＴＩ構造の素子分離領域が形成される。その後、第２の
絶縁膜１４が剥離される。
１４、第１の電極材３１、第１の絶縁膜１２及び半導体
基板１１が選択的に除去され、素子分離用溝が形成され
る。この素子分離用溝内に例えば酸化膜からなる素子分
離用絶縁膜１５が堆積され、この素子分離用絶縁膜１５
が第２の絶縁膜１４の表面が露出するまで平坦化され
る。このようにして、素子分離用絶縁膜１５からなるＳ
ＴＩ構造の素子分離領域が形成される。その後、第２の
絶縁膜１４が剥離される。
【００３７】次に、図１４に示すように、第１の電極材
３１及び素子分離絶縁膜１５上に、不純物が注入されて
いないポリシリコンからなる第２の電極材１６が形成さ
れる。次に、素子分離絶縁膜１５の表面が露出するま
で、第２の電極材１６が除去される。
３１及び素子分離絶縁膜１５上に、不純物が注入されて
いないポリシリコンからなる第２の電極材１６が形成さ
れる。次に、素子分離絶縁膜１５の表面が露出するま
で、第２の電極材１６が除去される。
【００３８】次に、図１５に示すように、第２の電極材
１６及び素子分離絶縁膜１５上にレジスト１７が形成さ
れ、このレジスト１７がＰＭＯＳ領域上にのみ残るよう
にパターニングされる。このパターニングされたレジス
ト１７をマスクとして、熱処理が行われる。これによ
り、第１の電極材３１中の不純物を第２の電極材１６ま
で拡散させ、Ｎ+型の第１の導電層３１ａ、３１ｂ及び
第２の導電層１６ａ、１６ｂが形成される。その後に、
レジスト１７が除去される。
１６及び素子分離絶縁膜１５上にレジスト１７が形成さ
れ、このレジスト１７がＰＭＯＳ領域上にのみ残るよう
にパターニングされる。このパターニングされたレジス
ト１７をマスクとして、熱処理が行われる。これによ
り、第１の電極材３１中の不純物を第２の電極材１６ま
で拡散させ、Ｎ+型の第１の導電層３１ａ、３１ｂ及び
第２の導電層１６ａ、１６ｂが形成される。その後に、
レジスト１７が除去される。
【００３９】次に、図１６に示すように、第２の導電層
１６ａ、１６ｂ及び素子分離絶縁膜１５上にレジスト１
８が形成され、このレジスト１８がメモリセル領域及び
ＮＭＯＳ領域上にのみ残るようにパターニングされる。
このパターニングされたレジスト１８をマスクとして、
ＰＭＯＳ領域の第２の電極材１６に対してイオン注入が
行われる。このイオン注入は、例えば、Ｐ型不純物とし
てＢ（ボロン）が用いられる。その後、熱処理により、
第２の電極材１６に注入された不純物を第１の電極材３
１まで拡散させ、Ｐ+型の第１の導電層３１ｃ及び第２
の導電層１６ｃが形成される。その後、レジスト１８が
除去される。
１６ａ、１６ｂ及び素子分離絶縁膜１５上にレジスト１
８が形成され、このレジスト１８がメモリセル領域及び
ＮＭＯＳ領域上にのみ残るようにパターニングされる。
このパターニングされたレジスト１８をマスクとして、
ＰＭＯＳ領域の第２の電極材１６に対してイオン注入が
行われる。このイオン注入は、例えば、Ｐ型不純物とし
てＢ（ボロン）が用いられる。その後、熱処理により、
第２の電極材１６に注入された不純物を第１の電極材３
１まで拡散させ、Ｐ+型の第１の導電層３１ｃ及び第２
の導電層１６ｃが形成される。その後、レジスト１８が
除去される。
【００４０】その後は、第１の実施形態と同様に図８乃
至図１０に示す工程を経て、図１、図２に示すような半
導体装置が形成される。
至図１０に示す工程を経て、図１、図２に示すような半
導体装置が形成される。
【００４１】上記第２の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【００４２】さらに、メモリセル領域及びＮＭＯＳ領域
における第１の電極材１３に不純物を注入する工程を省
略できる。このため、製造工程数の減少及び製造の容易
化を図ることができる。
における第１の電極材１３に不純物を注入する工程を省
略できる。このため、製造工程数の減少及び製造の容易
化を図ることができる。
【００４３】尚、第１の電極材３１に不純物が注入され
ていないポリシリコンを用い、第２の電極材１６に不純
物が注入されたポリシリコンを用いてもよい。この場
合、熱処理を行うことにより、第２の電極材１６中の不
純物を第１の電極材３１へ拡散させて、第１及び第２の
導電層３１ａ、３１ｂ、３１ｃ、１６ａ、１６ｂ、１６
ｃを形成すればよい。
ていないポリシリコンを用い、第２の電極材１６に不純
物が注入されたポリシリコンを用いてもよい。この場
合、熱処理を行うことにより、第２の電極材１６中の不
純物を第１の電極材３１へ拡散させて、第１及び第２の
導電層３１ａ、３１ｂ、３１ｃ、１６ａ、１６ｂ、１６
ｃを形成すればよい。
【００４４】その他、本発明は、上記各実施形態に限定
されるものではなく、実施段階ではその要旨を逸脱しな
い範囲で、種々に変形することが可能である。さらに、
上記実施形態には種々の段階の発明が含まれており、開
示される複数の構成要件における適宜な組み合わせによ
り種々の発明が抽出され得る。例えば、実施形態に示さ
れる全構成要件から幾つかの構成要件が削除されても、
発明が解決しようとする課題の欄で述べた課題が解決で
き、発明の効果の欄で述べられている効果が得られる場
合には、この構成要件が削除された構成が発明として抽
出され得る。
されるものではなく、実施段階ではその要旨を逸脱しな
い範囲で、種々に変形することが可能である。さらに、
上記実施形態には種々の段階の発明が含まれており、開
示される複数の構成要件における適宜な組み合わせによ
り種々の発明が抽出され得る。例えば、実施形態に示さ
れる全構成要件から幾つかの構成要件が削除されても、
発明が解決しようとする課題の欄で述べた課題が解決で
き、発明の効果の欄で述べられている効果が得られる場
合には、この構成要件が削除された構成が発明として抽
出され得る。
【００４５】
【発明の効果】以上説明したように本発明によれば、プ
ロセスを容易にすることが可能な半導体装置及びその製
造方法を提供できる。
ロセスを容易にすることが可能な半導体装置及びその製
造方法を提供できる。
【図１】本発明の第１の実施形態に係わる半導体装置を
示す素子分離領域に対して垂直方向の断面図。
示す素子分離領域に対して垂直方向の断面図。
【図２】本発明の第１の実施形態に係わる半導体装置を
示すゲート電極に対して垂直方向の断面図。
示すゲート電極に対して垂直方向の断面図。
【図３】本発明の第１の実施形態に係わる半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わる
半導体装置の製造工程を示す断面図。
半導体装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施形態に係わ
る半導体装置の製造工程を示す断面図。
る半導体装置の製造工程を示す断面図。
【図１１】本発明の第１の実施形態に係わる半導体装置
のＩ−Ｖ特性を示すグラフ。
のＩ−Ｖ特性を示すグラフ。
【図１２】本発明の第２の実施形態に係わる半導体装置
の製造工程を示す断面図。
の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第２の実施形態に係
わる半導体装置の製造工程を示す断面図。
わる半導体装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第２の実施形態に係
わる半導体装置の製造工程を示す断面図。
わる半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第２の実施形態に係
わる半導体装置の製造工程を示す断面図。
わる半導体装置の製造工程を示す断面図。
【図１６】図１５に続く、本発明の第２の実施形態に係
わる半導体装置の製造工程を示す断面図。
わる半導体装置の製造工程を示す断面図。
１１…半導体基板、
１２…第１の絶縁膜、
１３、３１…第１の電極材、
１３ａ、１３ｂ、１３ｃ、３１ａ、３１ｂ、３１ｃ…第
１の導電層、 １４…第２の絶縁膜、 １５…素子分離絶縁膜、 １６…第２の電極材、 １６ａ、１６ｂ、１６ｃ…第２の導電層、 １７、１８…レジスト、 １９…第３の絶縁膜、 ２０…開口部、 ２１…第３の電極材、 ２２…金属膜、 ２３…メモリトランジスタ、 ２４…ＮＭＯＳトランジスタ、 ２５…ＰＭＯＳトランジスタ。
１の導電層、 １４…第２の絶縁膜、 １５…素子分離絶縁膜、 １６…第２の電極材、 １６ａ、１６ｂ、１６ｃ…第２の導電層、 １７、１８…レジスト、 １９…第３の絶縁膜、 ２０…開口部、 ２１…第３の電極材、 ２２…金属膜、 ２３…メモリトランジスタ、 ２４…ＮＭＯＳトランジスタ、 ２５…ＰＭＯＳトランジスタ。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/43 Ｈ０１Ｌ 27/10 ４３４
29/788 29/78 ３７１
29/792
Ｆターム(参考） 4M104 AA01 BB01 BB40 CC05 DD55
DD78 FF13 FF14 GG09 GG10
GG14 GG16 HH14
5F048 AA01 AA09 AB01 AC03 BA01
BB01 BB03 BB06 BB07 BB08
BG14
5F083 EP23 GA09 GA28 JA32 JA35
JA53 NA01 PR03 PR29 PR33
PR36 PR43 PR44 ZA12
5F101 BA07 BB05 BB08 BD24 BD35
BH09 BH16 BH21 BH30
Claims (35)
- 【請求項１】 第１導電型のゲート電極を備えた半導体
装置であって、 前記ゲート電極は、半導体基板上に形成された前記第１
導電型の第１の導電層と、この第１の導電層上に形成さ
れた第２導電型の第２の導電層とからなることを特徴と
する半導体装置。 - 【請求項２】 第１導電型の第１のゲート電極と第２導
電型の第２のゲート電極とを備えた半導体装置であっ
て、 前記第１のゲート電極は、半導体基板上に形成された前
記第１導電型の第１の導電層と、この第１の導電層上に
形成された前記第２導電型の第２の導電層とからなり、 前記第２のゲート電極は、前記半導体基板上に形成され
た前記第２導電型の第３の導電層と、この第３の導電層
上に形成された前記第２導電型の第４の導電層とからな
ることを特徴とする半導体装置。 - 【請求項３】 前記第１のゲート電極と前記第２のゲー
ト電極とを備えた周辺回路領域と、前記第２導電型の第
３のゲート電極を備えたメモリセル領域とからなる半導
体装置であって、 前記第３のゲート電極は、前記半導体基板上に形成され
た前記第２導電型の第５の導電層と、この第５の導電層
上に形成された第３の絶縁膜と、この第３の絶縁膜上に
形成された前記第２導電型の第６の導電層とからなるこ
とを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記第１及び第２の導電層間に形成さ
れ、前記第１及び第２の導電層を導通させる開口部を有
する絶縁膜をさらに具備することを特徴とする請求項１
記載の半導体装置。 - 【請求項５】 前記第１及び第２の導電層間に形成さ
れ、前記第１及び第２の導電層を導通させる第１の開口
部を有する第１の絶縁膜と、 前記第３及び第４の導電層間に形成され、前記第３及び
第４の導電層を導通させる第２の開口部を有する第２の
絶縁膜とをさらに具備することを特徴とする請求項２又
は３記載の半導体装置。 - 【請求項６】 前記絶縁膜の前記開口部は、前記第１及
び第２の導電層間の中央に位置することを特徴とする請
求項４記載の半導体装置。 - 【請求項７】 前記第１の絶縁膜の前記第１の開口部
は、前記第１及び第２の導電層間の中央に位置し、 前記第２の絶縁膜の前記第２の開口部は、前記第３及び
第４の導電層間の中央に位置することを特徴とする請求
項５記載の半導体装置。 - 【請求項８】 前記絶縁膜の前記開口部は、前記第１及
び第２の導電層間に複数個設けていることを特徴とする
請求項４記載の半導体装置。 - 【請求項９】 前記第１の絶縁膜の前記第１の開口部
は、前記第１及び第２の導電層間に複数個設け、 前記第２の絶縁膜の前記第２の開口部は、前記第３及び
第４の導電層間に複数個設けていることを特徴とする請
求項５記載の半導体装置。 - 【請求項１０】 前記第１及び第２の導電層の不純物濃
度は、各々１×１０ 18ｃｍ-3以上であることを特徴とす
る請求項１記載の半導体装置。 - 【請求項１１】 前記第１乃至第４の導電層の不純物濃
度は、各々１×１０ 18ｃｍ-3以上であることを特徴とす
る請求項２記載の半導体装置。 - 【請求項１２】 前記半導体基板の素子領域を分離する
素子分離絶縁膜からなる素子分離領域が形成されてお
り、 前記第２の導電層と前記第４の導電層は、素子分離絶縁
膜上で連続して形成されていることを特徴とする請求項
２記載の半導体装置。 - 【請求項１３】 前記第１の導電層は、２層構造である
ことを特徴とする請求項１記載の半導体装置。 - 【請求項１４】 前記第１及び第３の導電層は、各々２
層構造であることを特徴とする請求項２記載の半導体装
置。 - 【請求項１５】 前記第１、第３及び第５の導電層は、
各々２層構造であることを特徴とする請求項３記載の半
導体装置。 - 【請求項１６】 前記第１の導電型はＰ型であり、前記
第２の導電型はＮ型であることを特徴とする請求項１乃
至３のいずれか１項に記載の半導体装置。 - 【請求項１７】 前記第３のゲート電極において、前記
第５の導電層は浮遊ゲートとして機能し、前記第６の導
電層は制御ゲートとして機能することを特徴とする請求
項３記載の半導体装置。 - 【請求項１８】 第１及び第２の導電層からなる第１導
電型のゲート電極を備えた半導体装置の製造方法であっ
て、 半導体基板上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に不純物が導入されていない第１の
電極材を形成する工程と、 前記第１の電極材、第１の絶縁膜及び半導体基板内に素
子分離用絶縁膜からなる素子分離領域を形成する工程
と、 前記第１の電極材に対してイオン注入及び熱処理を行う
ことにより、前記第１導電型の前記第１の導電層を形成
する工程と、 前記第１の導電層及び前記素子分離絶縁膜上に第２導電
型の第２の電極材を形成し、この第２の導電材からなる
前記第２の導電層を形成する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項１９】 第１及び第２の導電層からなる第１導
電型の第１のゲート電極を有する第１の領域と、第３及
び第４の導電層からなる第２導電型の第２のゲート電極
を有する第２の領域とを備えた半導体装置の製造方法で
あって、 半導体基板上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に不純物が導入されていない第１の
電極材を形成する工程と、 前記第１の電極材、第１の絶縁膜及び半導体基板内に素
子分離用絶縁膜からなる素子分離領域を形成する工程
と、 前記第２の領域の前記第１の電極材に対してイオン注入
及び熱処理を行うことにより、前記第２導電型の前記第
３の導電層を形成する工程と、 前記第１の領域の前記第１の電極材に対してイオン注入
及び熱処理を行うことにより、前記第１導電型の前記第
１の導電層を形成する工程と、 前記第１の導電層、前記第３の導電層及び前記素子分離
絶縁膜上に前記第２導電型の第２の電極材を形成し、こ
の第２の導電材からなる前記第２の導電層及び前記第４
の導電層を形成する工程とを含むことを特徴とする半導
体装置の製造方法。 - 【請求項２０】 第１及び第２の導電層からなる第１導
電型の第１のゲート電極を有する第１の領域と第３及び
第４の導電層からなる第２導電型の第２のゲート電極を
有する第２の領域とを備えた周辺回路領域と、第５及び
第６の導電層からなる前記第２導電型の第３のゲート電
極を備えたメモリセル領域とを具備する半導体装置の製
造方法であって、 半導体基板上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に不純物が導入されていない第１の
電極材を形成する工程と、 前記第１の電極材、第１の絶縁膜及び半導体基板内に素
子分離用絶縁膜からなる素子分離領域を形成する工程
と、 前記第２の領域及び前記メモリセル領域の前記第１の電
極材に対してイオン注入及び熱処理を行うことにより、
前記第２導電型の前記第３の導電層及び前記第５の導電
層を形成する工程と、 前記第１の領域の前記第１の電極材に対してイオン注入
及び熱処理を行うことにより、前記第１導電型の前記第
１の導電層を形成する工程と、 前記第５の導電層上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜、前記第１の導電層、前記第３の導電
層及び前記素子分離絶縁膜上に前記第２導電型の第２の
電極材を形成してパターニングすることにより、この第
２の導電材からなる前記第２の導電層、前記第４の導電
層及び前記第６の導電層を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項２１】 前記第１の電極材は第１層と第２層と
からなり、この第１層及び第２層のいずれか一方の層に
予め前記第１導電型の不純物が注入された層を用いるこ
とを特徴とする請求項１８記載の半導体装置の製造方
法。 - 【請求項２２】 前記第１の電極材は第１層と第２層と
からなり、この第１層及び第２層のいずれか一方の層に
予め前記第１導電型の不純物が注入された層を用い、熱
処理により前記不純物を他方の層にまで拡散させ、前記
第３の導電層を形成することを特徴とする請求項１９記
載の半導体装置の製造方法。 - 【請求項２３】 前記第１の電極材は第１層と第２層と
からなり、この第１層及び第２層のいずれか一方の層に
予め前記第１導電型の不純物が注入された層を用い、熱
処理により前記不純物を他方の層にまで拡散させ、前記
第３の導電層及び前記第５の導電層を形成することを特
徴とする請求項２０記載の半導体装置の製造方法。 - 【請求項２４】 前記第１及び第２の導電層間に第２の
絶縁膜を形成し、この第２の絶縁膜に前記第１及び第２
の導電層を導通させる開口部を形成することを特徴とす
る請求項１８記載の半導体装置の製造方法。 - 【請求項２５】 前記第１及び第２の導電層間、前記第
３及び第４の導電層間に前記第２の絶縁膜を形成し、こ
の第２の絶縁膜に前記第１及び第２の導電層、前記第３
及び第４の導電層をそれぞれ導通させる開口部を形成す
ることを特徴とする請求項１９又は２０記載の半導体装
置の製造方法。 - 【請求項２６】 前記第２の絶縁膜の前記開口部は、前
記第１及び第２の導電層間の中央に形成することを特徴
とする請求項１８記載の半導体装置の製造方法。 - 【請求項２７】 前記第２の絶縁膜の前記第２の開口部
は、前記第１及び第２の導電層間の中央、前記第３及び
第４の導電層間の中央に各々形成することを特徴とする
請求項１９又は２０記載の半導体装置の製造方法。 - 【請求項２８】 前記第２の絶縁膜の前記開口部は、前
記第１及び第２の導電層間に複数個形成することを特徴
とする請求項１８記載の半導体装置の製造方法。 - 【請求項２９】 前記第２の絶縁膜の前記第２の開口部
は、前記第１及び第２の導電層間、前記第３及び第４の
導電層間に各々複数個形成することを特徴とする請求項
１９又は２０記載の半導体装置の製造方法。 - 【請求項３０】 前記第１及び第２の導電層の不純物濃
度は、各々１×１０ 18ｃｍ-3以上であることを特徴とす
る請求項１８記載の半導体装置の製造方法。 - 【請求項３１】 前記第１乃至第４の導電層の不純物濃
度は、各々１×１０ 18ｃｍ-3以上であることを特徴とす
る請求項１９記載の半導体装置の製造方法。 - 【請求項３２】 前記第１乃至第６の導電層の不純物濃
度は、各々１×１０ 18ｃｍ-3以上であることを特徴とす
る請求項２０記載の半導体装置の製造方法。 - 【請求項３３】 前記第２の導電層と前記第４の導電層
は、前記素子分離絶縁膜上で連続して形成されることを
特徴とする請求項１９又は２０記載の半導体装置の製造
方法。 - 【請求項３４】 前記第１の導電型はＰ型であり、前記
第２の導電型はＮ型であることを特徴とする請求項１８
乃至２０のいずれか１項に記載の半導体装置の製造方
法。 - 【請求項３５】 前記第３のゲート電極において、前記
第５の導電層は浮遊ゲートとして機能し、前記第６の導
電層は制御ゲートとして機能することを特徴とする請求
項２０記載の半導体装置の製造方法。
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|---|---|---|---|---|
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| JP2008091368A (ja) * | 2006-09-29 | 2008-04-17 | Toshiba Corp | 半導体装置及びその製造方法 |
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2001
- 2001-08-10 JP JP2001244558A patent/JP4309078B2/ja not_active Expired - Fee Related
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| JP2008091368A (ja) * | 2006-09-29 | 2008-04-17 | Toshiba Corp | 半導体装置及びその製造方法 |
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