JP2003058133A - 画像表示装置およびその駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】 画像表示装置においてデジタル方式の信号線
駆動回路の占有面積は大きく、これが表示装置の小型化
の妨げになっている。 【解決手段】 信号線駆動回路内の記憶回路やＤ／Ａ変
換回路をｎ本（ｎは２以上の自然数）の信号線で共有す
る。１水平走査期間をｎ個に分割し、その分割された各
期間に、記憶回路やＤ／Ａ変換回路がそれぞれ異なる信
号線に対して処理を行なうことで、全ての信号線を駆動
することができる。こうして信号線駆動回路内の記憶回
路やＤ／Ａ変換回路を従来例のｎ分の１にすることが可
能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル映像信号
を入力する画像表示装置の駆動方法に関し、前記駆動方
法を用いた画像表示装置に関する。さらに、前記画像表
示装置を用いた電子機器に関する。

【０００２】

【従来の技術】近年、多結晶シリコン膜を活性層に用い
た薄膜トランジスタ（ＴＦＴ）の研究開発が活発に行わ
れている。多結晶シリコン膜を用いたＴＦＴは、非晶質
シリコン膜を用いたＴＦＴと比べて移動度が２桁以上高
いため、ＴＦＴのゲート幅を小さく微細化しても回路の
動作に必要な電流値を十分確保できる。よって、アクテ
ィブマトリクス型のフラットパネルディスプレイの画素
部とその駆動回路を同一基板上に一体形成した、システ
ム・オン・パネルの実現が可能である。

【０００３】システム・オン・パネルの実現は、ディス
プレイの組立工程や検査工程の削減によるコストダウン
を可能にし、また、フラットパネルディスプレイの小型
化、高精細化をも可能にする。

【０００４】ところで、画像表示装置の駆動回路には、
アナログのビデオ信号を用いて駆動するものと、デジタ
ルのビデオ信号を用いて駆動するものとがある。デジタ
ルのビデオ信号を用いて駆動する駆動回路は、デジタル
方式の放送電波をアナログに変換せずにそのまま駆動回
路に入力することが可能であり、近年のデジタル放送に
対応することができるので有望視されている。

【０００５】デジタルのビデオ信号を用いて駆動するア
クティブマトリクス型画像表示装置の一種である、アク
ティブマトリクス型液晶表示装置の一般的な構成を、図
２０に示す。図２０に示すように、液晶表示装置は信号
線駆動回路９００１、走査線駆動回路９００２、画素部
９００３、信号線９００４、走査線９００５、画素ＴＦ
Ｔ９００６、液晶セル９００７などによって構成されて
いる。液晶セル９００７は、画素電極と、対向電極と、
画素電極と対向電極の間に設けられた液晶とを有してい
る。

【０００６】信号線駆動回路９００１の詳細な構成を図
２１に示す。図２２は図２１に示した信号線駆動回路に
おけるタイミングチャートである。ここでは、ｋ（水
平）×ｌ（垂直）の画素を持つ画像表示装置を例に取っ
て説明する。説明をわかりやすくするため、デジタル映
像信号が３ビットの場合を例示するが、実際の画像表示
装置ではビット数は３には限定しない。また、図２１、
図２２ではｋ＝６４０と具体的な数値を用いて示した。

【０００７】一般的な信号線駆動回路は主に、シフトレ
ジスタ９１００、第１及び第２の記憶回路群９１０１、
９１０２、Ｄ／Ａ変換回路群９１０３を有している。シ
フトレジスタ９１００は複数のディレイ型フリップフロ
ップ（ＤＦＦ）を有している。また、第１の記憶回路群
９１０１及び第２の記憶回路群９１０２は、それぞれ複
数の第１の記憶回路及び複数の第２の記憶回路を有して
いる。なお、図２１では第１の記憶回路として第１のラ
ッチ（ＬＡＴ１）、第２の記憶回路として第２のラッチ
（ＬＡＴ２）を用いている。そしてＤ／Ａ変換回路群９
１０３は複数のＤ／Ａ変換回路（ＤＡＣ）を有してい
る。

【０００８】シフトレジスタ９１００は、入力された信
号線駆動回路用クロック信号（Ｓ−ＣＬＫ）および信号
線駆動回路用スタートパルス（Ｓ−ＳＰ）によって、出
力信号のパルスを順次シフトしていく。第１の記憶回路
群９１０１は、シフトレジスタ９１００の出力信号に同
期して、デジタル映像信号を順次記憶する。第２の記憶
回路群９１０２は、第１の記憶回路群９１０１の出力を
ラッチパルスに同期して記憶する。Ｄ／Ａ変換回路群９
１０３は、第２の記憶回路群９１０２の出力信号をアナ
ログ信号に変換する。

【０００９】以下、上記信号線駆動回路のより詳しい構
成及び動作について説明する。前述したシフトレジスタ
９１０１のＤＦＦの段数（図２１に示すＤＦＦの個数に
相当）は、水平方向の画素数がｋなので、ｋ＋１段とな
る。シフトレジスタの出力信号である制御信号（図２１
ではＳＲ−００１〜ＳＲ−６４０）は、図２２に示すよ
うに、Ｓ−ＣＬＫの１周期分ずつシフトしたパルスを有
している。制御信号（ＳＲ−００１〜ＳＲ−６４０）
は、直接またはバッファを介して第１の記憶回路群９１
０１の第１のラッチ（ＬＡＴ１）に入力される。

【００１０】第１のラッチ（ＬＡＴ１）は前記制御信号
に同期して、入力された３ビットのデジタル映像信号
（Ｄ０〜Ｄ２）を記憶する。シフトレジスタ９１００か
ら出力される制御信号のパルスが、１ライン分の画素数
ｋと同じ数だけシフトすることによって、１ライン分の
画素に対応するデジタル映像信号が第１のラッチ（ＬＡ
Ｔ１）に記憶される。よって、第１のラッチ（ＬＡＴ
１）は、３（デジタル映像信号のビット数）×ｋ（水平
方向における画素数）必要である。

【００１１】次に、帰線期間の間に、入力されたラッチ
パルス（ＬＰ）によって、第２の記憶回路群９１０２の
第２のラッチ（ＬＡＴ２）が動作し、第１のラッチ（Ｌ
ＡＴ１）に記憶されたデジタル映像信号（図２１、図２
２ではＬ１−００１〜Ｌ１−６４０）が、第２のラッチ
（ＬＡＴ２）に記憶される。よって、第２のラッチ（Ｌ
ＡＴ２）も同じく３×ｋ必要である。なお、図２１で
は、Ｌ１−００１〜Ｌ１−６４０を、ビット数の区別は
せずに、対応する画素ごとに番号を付して示した。

【００１２】帰線期間が終了し、次の水平走査期間にな
ると、再び、シフトレジスタ９１００は動作を始めて制
御信号を出力し、第１のラッチ（ＬＡＴ１）へのデジタ
ル映像信号（Ｄ０〜Ｄ２）の入力が開始される。一方、
第２のラッチ（ＬＡＴ２）に記憶されていたデジタル映
像信号（Ｌ２−００１〜Ｌ２−６４０）は、Ｄ／Ａ変換
回路群９１０３のＤ／Ａ変換回路（ＤＡＣ）においてア
ナログ信号に変換され、各ソース信号線（Ｓ１〜Ｓ６４
０）にアナログ映像信号として入力される。このアナロ
グ映像信号は、各画素の画素ＴＦＴがオンすると、液晶
セルの画素電極に書き込まれる。

【００１３】以上の動作によって、画像表示装置は表示
を行なう。

【００１４】

【発明が解決しようとする課題】上記動作を行うデジタ
ル方式の駆動回路は、アナログ方式に比べてその占有面
積が非常に大きいという欠点がある。デジタル方式で
は、信号が“Ｈｉ”または“Ｌｏ”の２値であらわせる
というメリットがあるが、その代わりデータ量が膨大に
なり、該データを処理するため回路素子の数も多くな
る。よって、基板における駆動回路の占有面積の増大が
抑えられなくなり、画像表示装置における小型化の大き
な妨げとなっている。

【００１５】また近年、扱う情報量の急激な増加に伴
い、画素数の増大化および画素の高精細化が図られてい
る。しかし、画素数の増加にあわせて、駆動回路が有す
る回路素子の数も増加し、駆動回路の面積が増大するこ
とが予想される。

【００１６】ここで、一般に用いられているコンピュー
タの表示解像度の例を画素数と規格名とによって以下に
示す。 画素数 規格名 ６４０×４８０ ＶＧＡ ８００×６００ ＳＶＧＡ １０２４×７６８ ＸＧＡ １２８０×１０２４ ＳＸＧＡ １６００×１２００ ＵＸＧＡ

【００１７】例えば、ＳＸＧＡ規格の場合、ビット数を
８とすると、上述した従来の駆動回路では１２８０本の
信号線に対して、第１の記憶回路、第２の記憶回路がそ
れぞれ１０２４０（８×１２８０）個必要になる。ま
た、ハイビジョンＴＶ（ＨＤＴＶ）などのような高精細
なテレビ受像機が普及し、コンピュータの世界のみなら
ず、ＡＶの分野においても、高精細な画像が必要になっ
てきている。米国では、地上波デジタル放送がはじま
り、日本においても、デジタル放送の時代が始まること
になる。デジタル放送では画素数１９２０×１０８０の
規格が有力であり、駆動回路の縮小が早急に求められて
いる。

【００１８】しかし、前述したように、信号線駆動回路
の占有面積は大きく、これが画像表示装置の小型化の妨
げになっている。本発明は、そのような問題点を解決す
るために、信号線駆動回路の占有面積を削減し、小型化
に有利な技術を提供するものである。

【００１９】

【課題を解決するための手段】本発明は上記問題に鑑
み、信号線駆動回路内の記憶回路やＤ／Ａ変換回路をｎ
本（ｎは２以上の自然数）の信号線で共用する。そし
て、１水平走査期間をｎ個に分割し、その分割された各
期間に、記憶回路やＤ／Ａ変換回路がそれぞれ異なる信
号線に対して処理を行なうことで、１水平走査期間内
に、全ての信号線に映像信号を入力することができる。
こうして信号線駆動回路内の記憶回路やＤ／Ａ変換回路
の数を従来例のｎ分の１にすることが可能となる。

【００２０】さらに本発明では、該ｎ本の信号線に映像
信号を入力する順序を、１水平走査期間毎または複数の
水平走査期間毎に変えるようにした。

【００２１】隣り合う信号線は、直接的あるいは間接的
に容量結合されている。そのため、１つの信号線に映像
信号が書き込まれると、該信号線に隣接する信号線に保
持されていた電位が影響を受け、変化する。つまり、最
初に映像信号を書き込まれた信号線ほど、後から映像信
号が書き込まれた信号線の書き込みの影響を受けて変化
しやすい。

【００２２】よって、映像信号を入力する順序が固定さ
れていると、常に特定の信号線の電位だけが、その理想
値からのずれが大きくなる。そして、電位が変化した信
号線に接続された画素においては、常に他の信号線に接
続された画素と相対的な階調表現が異なってしまい、人
間の目に信号線と平行な縦縞が視認されてしまう。

【００２３】しかし、本発明では、一定の期間毎（具体
的には１水平走査期間毎、または複数の水平走査期間
毎）に、書き込み電位に変調を受けた画素の水平方向に
おける位置が変わるため、人間の目に縦縞が視認されに
くい。

【００２４】なお、映像信号を入力する信号線の順序
は、ランダムでも良いし、ある一定の規則性を有してい
ても良い。また、１水平走査期間ごとに順序を変えなく
とも良く、２水平走査期間ごと、またはそれ以上の水平
走査期間毎に順序を変えるようにしても良い。ただし、
人間の目に縦縞が視認されにくくなる程度に、水平走査
期間の数を設定することが肝要である。フレーム周波数
を高くすると縦縞が見えにくくなることから、フレーム
周波数との兼ね合いで、順序を変える水平走査期間の数
を設定することが好ましい。

【００２５】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。ここでは、一般に水平方向と垂直方向の画
素数をそれぞれｋ、ｌとした画像表示装置を例にとって
説明する。本実施の形態では、デジタル映像信号が３ビ
ットの場合について説明するが、本発明は３ビットに限
らず、６ビット、８ビットまたはそれ以外のビット数に
ついても適用可能である。また、以下の説明において、
１つのＤ／Ａ変換回路を共用している信号線の数を示す
パラメータとしてｎを用いるが、水平方向の画素数ｋが
ｎの倍数ではないとき、新たに画素を適当に付け加え、
水平方向の画素数をｋよりも大きいｎの倍数ｋ’にす
る。この場合、画素数ｋ’を新たにｋと定義すれば良
い。そして、付け加えた画素を仮想的なものとして取り
扱えば、実際の動作には何ら支障をきたさない。

【００２６】図１に本実施の形態の信号線駆動回路の構
成を、図２にはそのタイミングチャートを示す。ただ
し、図１、図２では水平方向の画素数ｋ＝６４０の具体
例を示している。以下では、一般的な説明としてｋなど
の記号を用いるが、〔 〕内にはｋ＝６４０の場合の具
体的な数字を示すことにする。また図１ではｎ＝４の場
合について示しているが、ｎは２以上の自然数であれ
ば、この数値に限定されない。

【００２７】本実施の形態の信号線駆動回路は、複数の
ディレイ型フリップフロップ（ＤＦＦ）を有するシフト
レジスタ１０１と、複数の第１の記憶回路を有する第１
の記憶回路群１０２と、複数の第２の記憶回路を有する
第２の記憶回路群１０３と、複数のＤ／Ａ変換回路（Ｄ
ＡＣ）を有するＤ／Ａ変換回路群１０４と、複数の信号
線選択回路（ＳＥＬ）とを有する信号線選択回路群１０
５とを有している。なお、図１では第１の記憶回路とし
て第１のラッチ（ＬＡＴ１）、第２の記憶回路として第
２のラッチ（ＬＡＴ２）を用いている。図１では図２１
で示した画像表示装置とは異なり、２種類のラッチ信号
線（ＬＰａ、ＬＰｂ）が供給され、第２の記憶回路の前
半部（１〜８０〔１〜ｋ／２ｎ〕段目のＤＦＦに対応す
るＬＡＴ２）に第１のラッチ信号線（ＬＰａ）が、後半
部（８１〜１６０〔１＋（ｋ／２ｎ）〜ｋ／ｎ〕段目の
ＤＦＦに対応するＬＡＴ２）に第２のラッチ信号線（Ｌ
Ｐｂ）がそれぞれ接続されている。なお、本発明におい
てラッチ信号線は１つでも良い。

【００２８】具体的には、図１ではシフトレジスタ１０
１は、ＤＦＦが（ｋ／ｎ）＋１段〔１６１段〕、第１の
記憶回路（ＬＡＴ１）と第２の記憶回路（ＬＡＴ２）が
それぞれ３ｋ／ｎ個〔４８０個〕、そしてＤ／Ａ変換回
路（ＤＡＣ）がｋ／ｎ個〔１６０個〕で構成されてい
る。図１から判るように、信号線駆動回路を構成する回
路の数が図２１に示した信号線駆動回路に比べ、およそ
ｎ分の１〔４分の１〕になる。

【００２９】次にその動作について、図２を参照しなが
ら説明する。シフトレジスタ１０１には信号線駆動回路
用スタートパルス（Ｓ−ＳＰ）と信号線駆動回路用クロ
ック信号（Ｓ−ＣＬＫ）が入力される。図２２では１水
平走査期間にＳ−ＳＰのパルスが１回出現するのに対
し、本実施の形態ではｎ回〔４回〕出現する。シフトレ
ジスタ１０１は図２２と同様に、入力されたＳ−ＳＰと
Ｓ−ＣＬＫによって、出力信号のパルスを順次シフトし
ていく。出力信号は制御信号〔ＳＲ−００１〜ＳＲ−１
６０〕として第１の記憶回路（ＬＡＴ１）に入力する。

【００３０】シフトレジスタ１０１から出力される制御
信号のパルスに同期して、デジタル映像信号（Ｄ０〜Ｄ
２）が第１の記憶回路（ＬＡＴ１）に順次記憶される。
そしてＤＦＦの段数は図２１のおよそｎ分の１〔４分の
１〕になり、本発明では、第１の記憶回路が１水平走査
期間の間にｎ回〔４回〕の記憶動作を行なう。なお、図
１では、第１の記憶回路群１０２から第２の記憶回路群
１０３に入力するデジタル映像信号Ｌ１−００１〜Ｌ１
−１６０を、ビット数の区別はせずに、対応する信号線
ごとに番号を付して示した。

【００３１】図２１と異なり、デジタル映像信号Ｌ１−
００１〜Ｌ１−１６０はそれぞれ、ｎ本の信号線に対応
している。例えば図２では、デジタル映像信号Ｌ１−０
０１は信号線Ｓ１〜Ｓｎ〔Ｓ１〜Ｓ４〕に順に対応して
いる。同様に、デジタル映像信号Ｌ１−００１〜Ｌ１−
１６０は、対応する信号線の番号によって表すと、順
に、Ｓ１〜Ｓｎ、Ｓｎ＋１〜Ｓ２ｎ、Ｓ２ｎ＋１〜Ｓ３
ｎ、…、Ｓｋ−ｎ＋１〜Ｓｋ〔Ｓ１〜Ｓ４、Ｓ５〜Ｓ
８、Ｓ９〜Ｓ１２、…、Ｓ６３７〜Ｓ６４０〕と表され
る。

【００３２】１水平走査期間に、デジタル映像信号Ｌ１
−i（i＝１〜１６０）は対応するｎ本の信号線の情報を
出力するが、その対応する信号線の順序は必ずしも固定
されてはいない。本発明では、１水平走査期間毎に、デ
ジタル映像信号Ｌ１−i（i＝１〜１６０）が信号線に関
して出力する順番を変える。言い換えると、デジタル映
像信号Ｌ１−００１〜Ｌ１−１６０のそれぞれに対応す
る信号線の順序を、１水平走査期間毎に変える。この順
序は、後述する信号線選択回路の信号線の選択順と同一
になるようにデジタル映像信号（Ｄ０〜Ｄ２)のデータ
並びを変換することで実現する。

【００３３】１水平走査期間に２種類のラッチ信号線
（ＬＰａ、ＬＰｂ）を介してそれぞれ第２の記憶回路群
１０３に入力されるラッチパルスは、ｎ個づつ、合計で
２ｎ個〔８個〕のパルスが出現する。ラッチパルスは帰
線期間だけでなく、デジタル映像信号が入力されている
期間も入力される。

【００３４】本実施の形態では、（ｋ／２ｎ）段目〔８
０段目〕の第１の記憶回路（ＬＡＴ１）への、先の信号
線に対応するデジタル映像信号の書き込みが終了してか
ら、１段目の第１の記憶回路（ＬＡＴ１）に書き込まれ
たデータが、次の信号線に対応するデジタル映像信号に
書き換えられる前に、ラッチパルスが第１のラッチ信号
線（ＬＰａ）に入力される。また、（ｋ／ｎ）段目〔１
６０段目〕の第１の記憶回路（ＬＡＴ１）への、先の信
号線に対応するデジタル映像信号の書き込みが終了して
から、（ｋ／２ｎ）＋１段目〔８１段目〕の第１の記憶
回路（ＬＡＴ１）に書き込まれたデータが、次の信号線
に対応するデジタル映像信号に書き換えられる前に、ラ
ッチパルスが第２のラッチ信号線（ＬＰｂ）に入力され
る。

【００３５】つまり、前半の第１の記憶回路へのデジタ
ル映像信号の書き込みが終了すると、後半の第１の記憶
回路へのデジタル映像信号の書き込みが開始される。後
半の第１の記憶回路へのデジタル映像信号の書き込みが
行われている間に、前半の第１の記憶回路に書き込まれ
ているデジタル映像信号は、前半の第２の記憶回路に転
送される。後半の第１の記憶回路へのデジタル映像信号
の書き込みが終了すると、前半の第１の記憶回路への、
次のデジタル映像信号の書き込みが開始される。前半の
第１の記憶回路へのデジタル映像信号の書き込みが行わ
れている間に、後半の第１の記憶回路に書き込まれてい
るデジタル映像信号は、後半の第２の記憶回路に転送さ
れる。

【００３６】これらの動作により、各信号線に対応する
デジタル映像信号が第２の記憶回路群１０３へ順次転送
される。

【００３７】なお、図１では、ラッチパルス線を２つ設
け、ラッチパルスを１水平走査期間に２ｎ回〔８回〕入
力した例を示したが、本発明はこの構成に限定されな
い。全ての第２の記憶回路（ＬＡＴ２）を１つのラッチ
パルス線に接続するようにしても良い。この場合、シフ
トレジスタ１０１が１回走査を終了するごとに帰線期間
を設け、デジタル映像信号の第１の記憶回路への書き込
みを前記帰線期間において中断する必要がある。そして
該帰線期間において、全ての第１の記憶回路（ＬＡＴ
１）から全ての第２の記憶回路（ＬＡＴ２）への転送を
行う。そして、ラッチパルスの入力は１水平走査期間中
にｎ回〔４回〕となる。

【００３８】第２の記憶回路（ＬＡＴ２）から出力され
る３ビットのデジタル映像信号は、Ｄ／Ａ変換回路（Ｄ
ＡＣ）に入力され、アナログ映像信号に変換される。な
お、第２の記憶回路とＤ／Ａ変換回路の間に、バッファ
回路、レベルシフト回路、出力の期間を制限するイネー
ブル回路などを入れても良い。変換されたアナログ映像
信号は、信号線選択回路群１０５が有する信号線選択回
路（ＳＥＬ）を介して、適切な信号線へ書き込まれる。

【００３９】信号線選択回路（ＳＥＬ）によって、適切
な信号線へアナログ映像信号が書き込まれるタイミング
は、ラッチパルスの入力されるタイミングによって決ま
る。１水平走査期間内に、シフトレジスタがｎ回走査す
るのに対応し、上記のように第２の記憶回路もｎ回記憶
動作を繰り返す。よって、ある信号線に対応するデジタ
ル映像信号が第２の記憶回路に記憶されている間に、Ｄ
／Ａ変換回路（ＤＡＣ）から出力されるアナログ映像信
号を対応する信号線を選択して書き込みを完了させなけ
ればならない。

【００４０】信号線選択回路（ＳＥＬ）から信号線への
アナログ映像信号の入力は、信号線選択回路（ＳＥＬ）
に入力される選択信号のパルスに同期して行われる。選
択信号のパルスは、１水平走査期間にｎ回出現する。

【００４１】なお本発明では、ｎ本の信号線の、アナロ
グ映像信号が入力される順番を１水平走査期間毎または
複数の水平走査期間毎に変える。なお信号線の選択順
は、信号線選択回路（ＳＥＬ）に入力される選択信号Ｓ
Ｓ１〜ＳＳ４〔ＳＳ１〜ＳＳｎ〕によって制御される。

【００４２】アナログ映像信号を入力する信号線の順序
は、ランダムでも良いし、ある一定の規則性を有してい
ても良い。また、１水平走査期間ごとに順序を変えなく
とも良く、２水平走査期間ごと、またはそれ以上の水平
走査期間毎に順序を変えるようにしても良い。例えば、
１フレーム期間毎に順序を変えても良い。ただし、人間
の目に縦縞が視認されにくくなる程度に、水平走査期間
の数を設定することが肝要である。フレーム周波数を高
くすると縦縞が見えにくくなることから、フレーム周波
数との兼ね合いで、順序を変える水平走査期間の数を設
定することが好ましい。

【００４３】表１に本実施の形態の信号線の選択順を示
す。

【００４４】

【表１】

【００４５】信号線が表１に示した順序で選択された場
合に、画素にアナログ映像信号が書き込まれる順序を、
図３（Ａ）に模式図で示す。なお比較のため、画素にア
ナログ映像信号が書き込まれる一般的な順序を、図３
（Ｂ）に模式図で示す。

【００４６】図３（Ａ）に示すとおり、表１に示す順序
で信号線を選択した場合、アナログ映像信号が最初に書
き込まれる信号線が、１水平走査期間毎に異なる。一
方、図３（Ｂ）に示すとおり、信号線の選択順が固定さ
れている場合は、各水平走査期間において常に同じ信号
線に最初にアナログ映像信号が書き込まれる。

【００４７】よって、表１に示した駆動方法では、最初
に映像信号が書き込まれる信号線の電位が変化しても、
１水平走査期間毎に変調を受けた電位が書き込まれる画
素の水平方向における位置が変わるため、人間の目に縦
縞が視認されにくい。なお、図３（Ａ）の駆動例におい
て、アナログ映像信号が最初に書きこまれる信号線が、
複数の水平走査期間毎に異なっていても良い。

【００４８】なお本発明の信号線の選択順は、表１に示
した順序に限定されない。表１に示すようにある一定の
規則性を有していても良いし、ランダムであっても良
い。表２に、本発明の信号線の選択順の、表１とは異な
る例を示す。

【００４９】

【表２】

【００５０】表２では表１と異なり、１水平走査期間毎
に、最初に選択される信号線の番号が異なっており、な
おかつ、全ての信号線が、必ずいずれかの水平走査期間
において最初に選択されている。上記構成では、最初に
選択される期間が全ての信号線において設けられている
ので、表１の駆動方法に比べ、フレーム周波数が同じで
も縦縞がより視認されにくくなる。

【００５１】また、１水平走査期間毎または複数の水平
走査期間毎に信号線の選択順を変え、さらに各フレーム
期間毎に信号線の選択順を変えるようにしても良い。例
えば、先のフレーム期間においては表１に示した順序で
信号線を選択し、次に出現するフレーム期間において
は、表２に示した順序で信号線を選択するようにしても
良い。この構成により、単に水平走査期間毎に順序を変
える駆動方法に比べて、フレーム周波数が同じでも縦縞
がより視認されにくくなる。

【００５２】なお、本発明の実施の形態では、デジタル
映像信号を入力し、各信号線に対応するアナログ映像信
号を出力する信号線駆動回路（いわゆるデジタル信号線
駆動回路）を例に挙げて示しているが、本発明はこれに
限定されない。例えば、アナログ映像信号を入力し、各
信号線に対応するアナログ映像信号を出力する信号線駆
動回路（いわゆるアナログ信号線駆動回路）を用いてい
ても良い。

【００５３】本発明は上記構成により、信号線駆動回路
内の回路素子の数を従来例のｎ分の１にすることが可能
である。また、階調の異なる画素の水平方向における位
置が変わるため、フレーム周波数を変えなくとも人間の
目に縦縞が視認されにくくなる。

【００５４】また、以上の実施の形態の説明において、
第１の記憶回路を制御する回路としてシフトレジスタを
用いたが、シフトレジスタではなく、デコーダ回路を使
用しても良い。また、Ｄ／Ａ変換回路はランプ型Ｄ／Ａ
変換回路を用いても良い。その場合、Ｄ／Ａ変換回路の
個数はｋ／ｎとは限定されない。

【００５５】

【実施例】以下、本発明の実施例を示す。

【００５６】（実施例１）本実施例では、本発明の画像
表示装置において用いられる信号線選択回路の詳しい構
成について説明する。

【００５７】図４（Ａ）に本実施例の信号線選択回路
（ＳＥＬ）の回路図を示す。なお本実施例では、１つの
Ｄ／Ａ変換回路を共用している信号線の数を示すパラメ
ータとしてｎを用いる。ただし図４では説明を簡単にす
るために、１つのＤＡＣが４つの信号線に対応している
場合について示す。以下、一般的な説明にｎを用いる
が、〔 〕内にｎ＝４の場合の具体的な数字を示す。

【００５８】本実施例では、アナログスイッチがｐチャ
ネル型トランジスタとｎチャネル型トランジスタを有し
ている。しかし本発明はこれに限定されず、ｐチャネル
型トランジスタのみを用いたアナログスイッチでも良い
し、ｎチャネル型トランジスタのみを用いたアナログス
イッチであってもい。

【００５９】本実施例の信号線駆動回路（ＳＥＬ）は、
ｎ個〔４個〕のアナログスイッチ４００＿１〜４００＿
ｎ〔４００＿１〜４００＿４〕を有している。そして各
アナログスイッチには、スイッチングを制御する選択信
号が入力されている。

【００６０】スイッチングを制御する選択信号は、選択
信号線を介してアナログスイッチ４００＿１〜４００＿
ｎ〔４００＿１〜４００＿４〕に入力される。各アナロ
グスイッチに異なる電位を有する選択信号が入力されて
おり、選択信号線は各アナログスイッチごとに設ける。

【００６１】本実施例では、アナログスイッチがｐチャ
ネル型トランジスタとｎチャネル型トランジスタを有し
ており、選択信号の極性を反転させた信号もアナログス
イッチに入力する。よって、本実施例では選択信号ＳＳ
１〜ＳＳｎ〔ＳＳ１〜ＳＳ４〕と、各選択信号の極性を
反転させた信号ＳＳｂ１〜ＳＳｂｎ〔ＳＳｂ１〜ＳＳｂ
４〕を、各アナログスイッチに入力する。なお、本実施
例では、選択信号の極性を反転させた信号も併せて選択
信号と総称する。

【００６２】図４（Ｂ）に、信号線Ｓｉ〜Ｓ（ｉ＋ｎ−
１）〔Ｓ（ｉ＋３）〕を選択するときの、選択信号のタ
イミングチャートを示す。なお選択信号ＳＳｂ１〜ＳＳ
ｂ４は、選択信号ＳＳ１〜ＳＳ４の極性を反転させただ
けなので、ここでは選択信号ＳＳ１〜ＳＳ４のみ示す。

【００６３】図４（Ｂ）では、同じＤＡＣに接続された
ｎ本〔４本〕の信号線Ｓｉ、Ｓ（ｉ＋１）、Ｓ（ｉ＋
２）、Ｓ（ｉ＋ｎ−１）〔Ｓ（ｉ＋３）〕を、表１に示
した順序で選択する例を示している。なお本実施例の信
号線の選択順は、表１に示した順序に限定されない。

【００６４】まず水平走査期間が開始されると、選択信
号ＳＳ１、ＳＳｂ１のパルスに同期して信号線Ｓｉが選
択される。そして、ＤＡＣから出力されたアナログ映像
信号がアナログスイッチ４００＿１を介して信号線Ｓｉ
に入力される。

【００６５】そして同様に、選択信号ＳＳ２〜ＳＳｎ
〔ＳＳ２〜ＳＳ４〕、ＳＳｂ２〜ＳＳｂｎ〔ＳＳ２〜Ｓ
Ｓ４〕のパルスに同期して、順に信号線Ｓ（ｉ＋１）〜
Ｓ（ｉ＋ｎ−１）〔Ｓ（ｉ＋３）〕が選択される。そし
て、ＤＡＣから出力されたアナログ映像信号がアナログ
スイッチ４００＿２〜４００＿４〔４００＿ｎ〕を介し
て信号線Ｓ（ｉ＋１）〜Ｓ（ｉ＋３）に入力される。

【００６６】そして１水平走査期間が終了し、次の水平
走査期間が開始されると、選択信号ＳＳｎ、ＳＳｂｎ
〔ＳＳ４、ＳＳｂ４〕のパルスに同期して信号線Ｓ（ｉ
＋ｎ−１）〔Ｓ（ｉ＋３）〕が選択される。そして、Ｄ
ＡＣから出力されたアナログ映像信号がアナログスイッ
チ４００＿ｎ〔４００＿４〕を介して信号線Ｓ（ｉ＋ｎ
−１）〔Ｓ（ｉ＋３）〕に入力される。

【００６７】そして同様に、選択信号ＳＳ（ｎ−１）〜
ＳＳ１〔ＳＳ３〜ＳＳ１〕、ＳＳｂ（ｎ−１）〜ＳＳｂ
１〔ＳＳ（ｎ−１）〜ＳＳ１〕のパルスに同期して、順
に信号線Ｓ（ｉ＋ｎ−２）〜Ｓｉ〔Ｓ（ｉ＋２）〜Ｓ
ｉ〕が選択される。そして、ＤＡＣから出力されたアナ
ログ映像信号がアナログスイッチ４００＿（ｎ−１）
〔４００＿３〕〜４００＿１を介して信号線Ｓ（ｉ＋
２）〜Ｓｉに入力される。

【００６８】上述したように、信号線の選択順は選択信
号によって制御することが可能である。

【００６９】（実施例２）本実施例では、駆動に関わる
各種信号を生成する、本発明の画像表示装置のコントロ
ーラの構成について説明する。

【００７０】図５に本実施例の画像表示装置の構成をブ
ロック図で示す。５００は画素部、５０１は信号線駆動
回路、５０２は走査線駆動回路を示している。５０３は
信号線選択回路群であり、信号線駆動回路５０１に含ま
れる。

【００７１】５０４はコントローラであり各種回路を有
している。具体的には主に、バッファ５０５、表示用メ
モリ５０６、タイミング発生回路５０７、選択回路用タ
イミング発生回路５０８、フォーマット回路５０９を有
してる。なおこの他に、バイアス電圧発生回路、シリア
ルインターフェース等を有していても良い。

【００７２】コントローラ５０４は主に映像信号（Ｖｉ
ｄｅｏ Ｓｉｇｎａｌｓ）と、基準クロック信号（Ｄｏ
ｔ ＣＬＫ）と、水平同期信号（Ｈｓｙｎｃ）と、垂直
同期信号（Ｖｓｙｎｃ）とが入力される。

【００７３】映像信号はバッファ５０５において増幅ま
たは緩衝増幅され、表示用メモリ５０６に書き込まれ
る。なお、必ずしも映像信号をバッファ５０５において
増幅または緩衝増幅する必要はなく、バッファ５０５を
設けることは必須ではない。

【００７４】また、基準クロック信号、水平同期信号
（Ｈｓｙｎｃ）及び垂直同期信号（Ｖｓｙｎｃ）は、タ
イミング発生回路５０７に入力される。なお本実施例で
は、基準クロック信号を画像表示装置の外部から入力し
ているが、本実施例はこの構成に限定されない。基準ク
ロック信号を外部から入力せずに、画像表示装置に入力
された水平同期信号（Ｈｓｙｎｃ）をもとに生成するよ
うにしても良い。

【００７５】タイミング発生回路５０７では、入力され
た基準クロック信号、水平同期信号（Ｈｓｙｎｃ）及び
垂直同期信号（Ｖｓｙｎｃ）に従って、各種回路の動作
のタイミングを決定する信号を生成する。

【００７６】具体的には、信号線駆動回路５０１用のク
ロック信号（Ｓ−ＣＬＫ）及びスタートパルス信号（Ｓ
−ＳＰ）と、走査線駆動回路５０２用のクロック信号
（Ｇ−ＣＬＫ）及びスタートパルス信号（Ｇ−ＳＰ）
が、タイミング発生回路５０７において生成される。

【００７７】さらに、映像信号を表示用メモリ５０６に
書き込むタイミングと、表示用メモリ５０６が保持する
映像信号をフォーマット回路５０９に入力するタイミン
グが、タイミング発生回路５０７において決定される。

【００７８】また、信号線選択回路群５０３において信
号線の選択されるタイミングが、タイミング発生回路５
０７において決定される。なお、各水平走査期間内にｎ
本の信号線が選択されるため、信号線の選択されるタイ
ミングは、各水平走査期間内にｎ回出現する。ただしｎ
は１つのＤＡＣを共用している信号線の数を意味する。
信号線の選択されるタイミングを決める信号は、タイミ
ング発生回路５０７から選択回路用タイミング発生回路
５０８に入力される。

【００７９】選択回路用タイミング発生回路５０８は、
選択信号を生成する選択信号生成回路５１０と、信号線
の選択順のデータが蓄積されている選択順決定レジスタ
５１１とを有している。選択信号生成回路５１０には、
タイミング発生回路５０７から、信号線の選択されるタ
イミングを決める信号が入力される。また選択信号生成
回路５１０には、選択順決定レジスタ５１１から、信号
線の選択順のデータが入力される。

【００８０】選択信号生成回路５１０は、信号線の選択
順のデータと、ｎ回出現する信号線の選択されるタイミ
ングを決める信号をもとに、選択信号ＳＳ１〜ＳＳｎを
生成する。選択信号ＳＳ１〜ＳＳｎのそれぞれは、１水
平走査期間内にパルスが１回出現する。該パルスに同期
して、信号線が選択される。

【００８１】一方、フォーマット回路５０９にも、選択
順決定レジスタ５１１に蓄積されている信号線の選択順
のデータが送られる。そして、フォーマット回路５０９
に入力された映像信号は、該信号線の選択順のデータに
従って並び替えられ、信号線駆動回路５０１の第１の記
憶回路群（図示せず）に入力される。なお、フォーマッ
ト部５０９において、映像信号をシリアル−パラレル変
換して複数に分割してから、第１の記憶回路群（図示せ
ず）に入力に入力しても良い。

【００８２】なお図５では、タイミング発生回路５０７
と選択回路用タイミング発生回路５０８とを区別して示
したが、選択回路用タイミング発生回路５０８を、タイ
ミング発生回路５０７の一部とみなしても良い。また図
５では、表示用メモリ５０６をコントローラ５０４の一
部とみなして示したが、表示用メモリ５０６をコントロ
ーラ５０４と別にしても良い。

【００８３】また、図５は表示用メモリがコントローラ
５０４としか接続されておらず、ＣＰＵ（図示せず）が
管理するシステムバスとは独立しているが、本実施例は
この構成に限定されない。ＣＰＵとコントローラ５０４
とが同一の表示用メモリを共用していても良い。

【００８４】また、選択順決定レジスタ５１１に記憶さ
れている、信号線の選択順のデータは、マスク等の設計
により決められた固定データであっても良いし、ＣＰＵ
やディップスイッチ等による書き換えが可能なデータで
あっても良い。

【００８５】本実施例の構成は、実施例１と自由に組み
合わせて実施することが可能である。

【００８６】（実施例３）本実施例では、本発明の信号
線駆動回路で用いられる第１及び第２の記憶回路の具体
的な構成について説明する。

【００８７】記憶回路の具体例を図６に示す。図６
（Ａ）はクロックドインバータを用いたものであり、図
６（Ｂ）はＳＲＡＭ型のものであり、図６（Ｃ）はＤＲ
ＡＭ型のものである。これらは代表例であり、本発明は
これらの形式に限定されない。

【００８８】なお、制御信号２は、制御信号１の極性を
反転させた信号に相当する。また、第２の記憶回路の場
合、制御信号にラッチパルスを入力する。

【００８９】本実施例の構成は、実施例１または２と自
由に組み合わせて実施することが可能である。

【００９０】（実施例４）本実施例では、Ｄ／Ａ変換回
路にランプ型Ｄ／Ａ変換回路を採用した場合の、信号線
駆動回路の構成について説明する。

【００９１】図７にランプ型Ｄ／Ａ変換回路を用いた場
合の信号線駆動回路の概略図を示す。なお、本実施例で
はＸＧＡ規格の画像表示装置で３ビットのデジタル映像
信号に対応した場合を説明するが、本発明は３ビットに
限らず、それ以外のビット数に対応した場合やＸＧＡ以
外の規格の画像表示装置についても有効である。

【００９２】本実施例において、シフトレジスタ７０
１、第１の記憶回路群７０２、第２の記憶回路群７０
３、信号線選択回路群７０６の構成及び動作は、実施の
形態と同じである。本実施例は、第２の記憶回路７０３
の下段に、ビット比較パルス幅変換回路群７０４及びア
ナログスイッチ群７０５を有している点が実施の形態の
場合と異なる。ビット比較パルス幅変換回路群７０４と
アナログスイッチ群７０５との二つの回路が、ランプ型
Ｄ／Ａ変換回路として機能する。

【００９３】ビット比較パルス幅変換回路群には、本実
施例では２５６個のビット比較パルス幅変換回路（ＢＰ
Ｃ）が設けられている。ＢＰＣには、第２の記憶回路群
７０３に記憶されていた３ビットのデジタル映像信号、
カウント信号（Ｃ０〜Ｃ２）、セット信号（ＳＴ）が入
力される。

【００９４】アナログスイッチ群７０５には、本実施例
では２５６個のアナログスイッチ（ＡＳＷ）が設けられ
ている。アナログスイッチ群７０５には、ビット比較パ
ルス幅変換回路群７０４の出力（ＰＷ−ｉ、ｉは００１
〜２５６）と、階調電源（ＶＲ）が入力される。信号線
選択回路群７０６にはアナログスイッチ群７０５の出力
と選択信号（ＳＳ１〜ＳＳ４）が入力される。

【００９５】第ｉ段目のＢＰＣの構成を図８に例示す
る。ＢＰＣは排他的論理和ゲート、３入力ＮＡＮＤゲー
ト、インバータ、セットリセットフリップフロップ（Ｒ
Ｓ−ＦＦ）を有する。図８では、ｉ段目の第２の記憶回
路の出力を、ビットを区別して、Ｌ２−ｉ（０）、Ｌ２
−ｉ（１）Ｌ２−ｉ（２）（括弧内はビット番号を表
す）とした。

【００９６】次に、本実施例の信号線駆動回路の動作に
ついて説明する。図７の回路動作の概略を理解するため
に必要な信号系のタイミングチャートを図９に示した。
シフトレジスタ７０１から第２の記憶回路群７０３まで
の動作も、実施の形態で示した信号線駆動回路と同じで
ある。また、信号線選択回路群７０６に入力される選択
信号（ＳＳ１〜ＳＳ４）についても、実施の形態の図２
で示した信号線駆動回路の場合と同じである。

【００９７】図９において、信号線選択回路群７０６に
より４本の信号線が順次選択されていくたびに、カウン
ト信号（Ｃ０〜Ｃ２）、セット信号（ＳＴ）、階調電源
（ＶＲ）が周期的に入力される。これにより信号線全て
に情報の書き込みを同等に行なうことができる。

【００９８】ランプ型Ｄ／Ａ変換回路の詳細な動作を説
明するために、４本の信号線のうち１本が信号線選択回
路により選択されている期間の、タイミングチャートを
図１０に示す。

【００９９】まず、セット信号のパルスに同期して、Ｒ
Ｓ−ＦＦ３０がセットされ、出力ＰＷ−ｉがＨｉレベル
になる。次に、第２の記憶回路群７０３に記憶されてい
たデジタル映像信号は、排他的論理和ゲートによってカ
ウント信号（Ｃ０〜Ｃ２）とビット毎に比較される。３
ビット全てが一致した場合には、全ての排他的論理和ゲ
ートの出力がＨｉレベルになり、その結果、３入力ＮＡ
ＮＤゲートの出力（反転ＲＣ−ｉ）はＬｏレベルになる
（したがって、ＲＣ−ｉはＨｉレベルになる）。この３
入力ＮＡＮＤの出力もＲＳ−ＦＦ３０に入力され、ＲＣ
−ｉがＨｉレベルになるとリセットされ、出力ＰＷ−ｉ
がＬｏレベルに戻る。図１０には、３ビットのデジタル
映像信号｛Ｌ２−ｉ（０）、Ｌ２−ｉ（１）Ｌ２−ｉ
（２）｝が｛０、０、１｝の場合についてのＲＣ−ｉ、
ＰＷ−ｉ、ＤＡ−ｉの出力例を示した。こうして、デジ
タル映像信号の情報はＢＰＣの出力ＰＷ−ｉのパルス幅
に変換される。

【０１００】ＢＰＣの出力ＰＷ−ｉは、アナログスイッ
チ群７０５の開閉を制御する。本実施例では、アナログ
スイッチ群７０５はＢＰＣの出力ＰＷ−ｉがＨｉレベル
の間だけオンになり、ＰＷ−ｉがＬｏレベルになるとオ
フになる。アナログスイッチ群７０５にはカウント信号
（Ｃ０〜Ｃ２）に同期した階段状の電圧レベルをもつ階
調電源（ＶＲ）が印加されており、ＰＷ−ｉがＬｏレベ
ルになる瞬間の階調電源（ＶＲ）の電圧が後段の信号線
選択回路を経由して、信号線に書き込まれる。

【０１０１】以上の動作により、デジタル映像信号をア
ナログ映像信号に変換し、信号線を駆動する。なお、階
調電源（ＶＲ）は階段状である必要はなく、連続的に単
調に変化するものでもよい。また、ビット比較パルス幅
変換回路群７０４の出力とアナログスイッチ群７０５の
間に、バッファ回路、レベルシフト回路などを入れても
よい。

【０１０２】以上のように、本発明では、Ｄ／Ａ変換回
路としてランプ型Ｄ／Ａ変換回路を用いることもでき、
その回路構成は従来の約４分の１で済み、駆動回路の占
有面積および、素子数の大幅な削減が可能となる。

【０１０３】本実施例の構成は、実施例１〜３と自由に
組み合わせて実施することが可能である。

【０１０４】（実施例５）本実施例では、本発明の画像
表示装置の具体的な作製方法例として、アクティブマト
リクス型液晶表示装置の作製方法を例に採りあげる。特
にここでは、画素部のスイッチング素子である画素ＴＦ
Ｔと、画素部の周辺に設けられる駆動回路（信号線駆動
回路、走査線駆動回路等）のＴＦＴを同一基板上に作製
する方法について工程に従って詳細に説明する。但し、
説明を簡単にするために、駆動回路部としてはその基本
構成回路であるＣＭＯＳ回路を、画素ＴＦＴ部としては
ｎチャネル型ＴＦＴとを図示することにする。

【０１０５】図１１（Ａ）において、基板（アクティブ
マトリクス基板）６００１には低アルカリガラス基板や
石英基板を用いることができる。本実施例では低アルカ
リガラス基板を用いた。この場合、ガラス歪み点よりも
１０〜２０℃程度低い温度であらかじめ熱処理しておい
ても良い。この基板６００１のＴＦＴを形成する表面に
は、基板６００１からの不純物拡散を防ぐために、酸化
シリコン膜、窒化シリコン膜または酸化窒化シリコン膜
などの下地膜６００２を形成する。例えば、プラズマＣ
ＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作製される酸化窒
化シリコン膜を１００ｎｍ、同様にＳｉＨ₄、Ｎ₂Ｏから
作製される酸化窒化シリコン膜を２００ｎｍの厚さに積
層形成する。

【０１０６】次に、２０〜１５０ｎｍ（好ましくは３０
〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６０
０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の
方法で形成する。本実施例では、プラズマＣＶＤ法で非
晶質シリコン膜を５４ｎｍの厚さに形成した。非晶質構
造を有する半導体膜としては、非晶質半導体膜や微結晶
半導体膜があり、非晶質シリコンゲルマニウム膜などの
非晶質構造を有する化合物半導体膜を適用しても良い。
また、下地膜６００２と非晶質シリコン膜６００３ａと
は同じ成膜法で形成することが可能であるので、両者を
連続形成しても良い。その場合、下地膜を形成した後、
一旦大気雰囲気に晒さないことでその表面の汚染を防ぐ
ことが可能となり、作製するＴＦＴの特性バラツキやし
きい値電圧の変動を低減させることができる（図１１
（Ａ））。

【０１０７】そして、公知の結晶化技術を使用して非晶
質シリコン膜６００３ａから結晶質シリコン膜６００３
ｂを形成する。例えば、レーザー結晶化法や熱結晶化法
（固相成長法）を適用すれば良いが、ここでは、特開平
７−１３０６５２号公報で開示された技術に従って、触
媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂ
を形成した。結晶化の工程に先立って、非晶質シリコン
膜の含有水素量にもよるが、４００〜５００℃で１時間
程度の熱処理を行ない、含有水素量を５atom％以下にし
てから結晶化させることが望ましい。非晶質シリコン膜
を結晶化させると原子の再配列が起こり緻密化するの
で、作製される結晶質シリコン膜の厚さは当初の非晶質
シリコン膜の厚さ（本実施例では５４ｎｍ）よりも１〜
１５％程度減少する（図１１（Ｂ））。

【０１０８】そして、結晶質シリコン膜６００３ｂを島
状にパターンニングして、島状半導体層６００４〜６０
０７を形成する。その後、プラズマＣＶＤ法またはスパ
ッタ法により５０〜１５０ｎｍの厚さの酸化シリコン膜
によるマスク層６００８を形成する。（図１１
（Ｃ））。

【０１０９】そしてレジストマスク６００９を設け、ｎ
チャネル型ＴＦＴを形成することとなる島状半導体層６
００５〜６００７の全面に１×１０¹⁶〜５×１０¹⁷atom
s／cm³程度の濃度でｐ型を付与する不純物元素としてボ
ロン（Ｂ）を添加する。このボロン（Ｂ）の添加は、し
きい値電圧を制御する目的でなされる。ボロン（Ｂ）の
添加はイオンドープ法で実施しても良いし、非晶質シリ
コン膜を成膜するときに同時に添加しておくこともでき
る。ここでのボロン（Ｂ）添加は必ずしも必要ではない
（図１１（Ｄ））。その後、レジストマスク６００９を
除去する。

【０１１０】駆動回路のｎチャネル型ＴＦＴのＬＤＤ領
域を形成するために、ｎ型を付与する不純物元素を島状
半導体層６０１０〜６０１２に選択的に添加する。その
ため、あらかじめレジストマスク６０１３〜６０１６を
形成する。ｎ型を付与する不純物元素としては、リン
（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン
（Ｐ）を添加すべく、フォスフィン（ＰＨ₃）を用いた
イオンドープ法を適用した。形成された不純物領域６０
１７、６０１８のリン（Ｐ）濃度は２×１０¹⁶〜５×１
０¹⁹atoms／cm³の範囲とすれば良い。本明細書中では、
ここで形成された不純物領域６０１７〜６０１９に含ま
れるｎ型を付与する不純物元素の濃度を（ｎ ^-）と表
す。また、不純物領域６０１９は、画素部の保持容量を
形成するための半導体層であり、この領域にも同じ濃度
でリン（Ｐ）を添加する（図１２（Ａ））。その後、レ
ジストマスク６０１３〜６０１６を除去する。

【０１１１】次に、マスク層６００８をフッ酸などによ
り除去した後、図１１（Ｄ）と図１２（Ａ）で添加した
不純物元素を活性化させる工程を行なう。活性化は、５
００〜６００℃の窒素雰囲気中で１〜４時間の熱処理
や、レーザー活性化の方法により行なうことができる。
また、両者を併用しておこなっても良い。本実施例で
は、レーザー活性化の方法を用いる。レーザー光にはＫ
ｒＦエキシマレーザー光（波長２４８ｎｍ）を用いる。
本実施例では、レーザー光の形状を線状ビームに加工し
て用い、発振周波数５〜５０Ｈｚ、エネルギー密度１０
０〜５００ｍＪ／ｃｍ²として線状ビームのオーバーラ
ップ割合を８０〜９８％で走査することによって島状半
導体層が形成された基板全面を処理する。尚、レーザー
光の照射条件には何ら限定される事項はなく適宣決定す
ることができる。

【０１１２】そして、ゲート絶縁膜６０２０をプラズマ
ＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの
厚さでシリコンを含む絶縁膜で形成する。例えば、１２
０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート
絶縁膜には、他のシリコンを含む絶縁膜を単層または積
層構造として用いても良い。（図１２（Ｂ））

【０１１３】次に、ゲート電極を形成するために第１の
導電層を成膜する。この第１の導電層は単層で形成して
も良いが、必要に応じて二層あるいは三層といった積層
構造としても良い。本実施例では、導電性の窒化物金属
膜から成る導電層（Ａ）６０２１と金属膜から成る導電
層（Ｂ）６０２２とを積層させた。導電層（Ｂ）６０２
２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン
（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、また
は前記元素を主成分とする合金か、前記元素を組み合わ
せた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合
金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化
タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化
チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成
する。また、導電層（Ａ）６０２１は代替材料として、
タングステンシリサイド、チタンシリサイド、モリブデ
ンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗
化を図るために含有する不純物濃度を低減させると良
く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良
い。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐ
ｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現
することができる。

【０１１４】導電層（Ａ）６０２１は１０〜５０ｎｍ
（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０
２２は２００〜４００ｎｍ（好ましくは２５０〜３５０
ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０
２１に３０ｎｍの厚さの窒化タンタル膜を、導電層
（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれ
もスパッタ法で形成した。このスパッタ法による成膜で
は、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加え
ておくと、形成する膜の内部応力を緩和して膜の剥離を
防止することができる。尚、図示しないが、導電層
（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン
（Ｐ）をドープしたシリコン膜を形成しておくことは有
効である。これにより、その上に形成される導電膜の密
着性向上と酸化防止を図ると同時に、導電層（Ａ）また
は導電層（Ｂ）が微量に含有するアルカリ金属元素がゲ
ート絶縁膜６０２０に拡散するのを防ぐことができる
（図１２（Ｃ））。

【０１１５】次に、レジストマスク６０２３〜６０２７
を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２
２とを一括でエッチングしてゲート電極６０２８〜６０
３１と容量配線６０３２を形成する。ゲート電極６０２
８〜６０３１と容量配線６０３２は、導電層（Ａ）から
成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る
６０２８ｂ〜６０３２ｂとが一体として形成されてい
る。この時、駆動回路を構成するＴＦＴのゲート電極６
０２８〜６０３０は不純物領域６０１７、６０１８の一
部と、ゲート絶縁膜６０２０を介して重なるように形成
する（図１２（Ｄ））。

【０１１６】次いで、駆動回路のｐチャネル型ＴＦＴの
ソース領域およびドレイン領域を形成するために、ｐ型
を付与する不純物元素を添加する工程を行なう。ここで
は、ゲート電極６０２８をマスクとして、自己整合的に
不純物領域を形成する。このとき、ｎチャネル型ＴＦＴ
が形成される領域はレジストマスク６０３３で被覆して
おく。そして、ジボラン（Ｂ₂Ｈ₆）を用いたイオンドー
プ法で不純物領域６０３４を形成した。この領域のボロ
ン（Ｂ）濃度は３×１０²⁰〜３×１０²¹atoms／cm³とな
るようにする。その後、レジストマスク６０３３を除去
する。本明細書中では、ここで形成された不純物領域６
０３４に含まれるｐ型を付与する不純物元素の濃度を
（ｐ⁺⁺）と表す（図１３（Ａ））。

【０１１７】次に、ｎチャネル型ＴＦＴにおいて、ソー
ス領域またはドレイン領域として機能する不純物領域の
形成を行った。レジストのマスク６０３５〜６０３７を
形成し、ｎ型を付与する不純物元素を添加して不純物領
域６０３９〜６０４２を形成した。これは、フォスフィ
ン（ＰＨ₃）を用いたイオンドープ法で行ない、この領
域のリン（Ｐ）濃度を１×１０²⁰〜１×１０²¹atoms／c
m³とした。本明細書中では、ここで形成された不純物領
域６０３９〜６０４２に含まれるｎ型を付与する不純物
元素の濃度を（ｎ⁺）と表す（図１３（Ｂ））。

【０１１８】不純物領域６０３９〜６０４２には、既に
前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含
まれているが、それに比して十分に高い濃度でリン
（Ｐ）が添加されるので、前工程で添加されたリン
（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。
また、不純物領域６０３８に添加されたリン（Ｐ）濃度
は図１３（Ａ）で添加されたボロン（Ｂ）濃度の１／２
〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性
に何ら影響を与えることはなかった。

【０１１９】レジストマスク６０３５〜６０３７を除去
した後、画素部のｎチャネル型ＴＦＴのＬＤＤ領域を形
成するためのｎ型を付与する不純物添加の工程を行っ
た。ここではゲート電極６０３１をマスクとして自己整
合的にｎ型を付与する不純物元素をイオンドープ法で添
加した。添加するリン（Ｐ）の濃度は１×１０¹⁶〜５×
１０¹⁸atoms／cm³であり、図１２（Ａ）および図１３
（Ａ）と図１３（Ｂ）で添加する不純物元素の濃度より
も低濃度で添加することで、実質的には不純物領域６０
４３、６０４４のみが形成される。本明細書中では、こ
の不純物領域６０４３、６０４４に含まれるｎ型を付与
する不純物元素の濃度を（ｎ^--）と表す。（図１３
（Ｃ））

【０１２０】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行なう。この工程はファーネスアニール法、
レーザーアニール法、またはラピッドサーマルアニール
法（ＲＴＡ法）で行なうことができる。ここではファー
ネスアニール法で活性化工程を行った。熱処理は酸素濃
度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素
雰囲気中で４００〜８００℃、代表的には５００〜６０
０℃で行なうものであり、本実施例では５００℃で４時
間の熱処理を行った。また、基板６００１に石英基板の
ような耐熱性を有するものを使用した場合には、８００
℃で１時間の熱処理としても良く、不純物元素の活性化
と、該不純物元素が添加された不純物領域とチャネル形
成領域との接合を良好に形成することができる。なお、
上述のゲート電極であるＴａのピーリングを防止するた
めに層間膜を形成した場合には、この効果は得られない
場合がある。

【０１２１】この熱処理において、ゲート電極６０２８
〜６０３１と容量配線６０３２を形成する金属膜６０２
８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さで導
電層（Ｃ）６０２８ｃ〜６０３２ｃが形成される。例え
ば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステ
ン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成さ
れ、タンタル（Ｔａ）の場合には窒化タンタル（Ｔａ
Ｎ）を形成することができる。また、導電層（Ｃ）６０
２８ｃ〜６０３２ｃは、窒素またはアンモニアなどを用
いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜
６０３１及び容量配線６０３２を晒しても同様に形成す
ることができる。さらに、３〜１００％の水素を含む雰
囲気中で、３００〜４５０℃で１〜１２時間の熱処理を
行ない、島状半導体層を水素化する工程を行った。この
工程は熱的に励起された水素により半導体層のダングリ
ングボンドを終端する工程である。水素化の他の手段と
して、プラズマ水素化（プラズマにより励起された水
素、プラズマ化した水素を用いる）をおこなっても良
い。

【０１２２】島状半導体層が、非晶質シリコン膜から触
媒元素を用いる結晶化の方法で作製された場合、島状半
導体層中には微量の触媒元素が残留した。勿論、そのよ
うな状態でもＴＦＴを完成させることが可能であるが、
残留する触媒元素を少なくともチャネル形成領域から除
去する方がより好ましかった。この触媒元素を除去する
手段の一つにリン（Ｐ）によるゲッタリング作用を利用
する手段があった。ゲッタリングに必要なリン（Ｐ）の
濃度は図１３（Ｂ）で形成した不純物領域（ｎ ⁺）と同
程度であり、ここで実施される活性化工程の熱処理によ
り、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチ
ャネル形成領域から触媒元素をゲッタリングすることが
できた（図１３（Ｄ））。

【０１２３】活性化および水素化の工程が終了したら、
ゲート配線（走査線）とする第２の導電膜を形成する。
この第２の導電膜は低抵抗材料であるアルミニウム（Ａ
ｌ）や銅（Ｃｕ）を主成分とする導電層（Ｄ）と、にチ
タン（Ｔｉ）やタンタル（Ｔａ）、タングステン
（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）とで
形成すると良い。本実施例では、チタン（Ｔｉ）を０．
１〜２重量％含むアルミニウム（Ａｌ）膜を導電層
（Ｄ）６０４５とし、チタン（Ｔｉ）膜を導電層（Ｅ）
６０４６として形成した。導電層（Ｄ）６０４５は２０
０〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とす
れば良く、導電層（Ｅ）６０４６は５０〜２００（好ま
しくは１００〜１５０ｎｍ）で形成すれば良い。（図１
４（Ａ））

【０１２４】そして、ゲート電極に接続するゲート配線
（走査線）を形成するために導電層（Ｅ）６０４６と導
電層（Ｄ）６０４５とをエッチング処理して、ゲート配
線（走査線）６０４７、６０４８と容量配線６０４９を
形成した。エッチング処理は最初にＳｉＣｌ₄とＣｌ₂と
ＢＣｌ₃との混合ガスを用いたドライエッチング法で導
電層（Ｅ）の表面から導電層（Ｄ）の途中まで除去し、
その後リン酸系のエッチング溶液によるウエットエッチ
ングで導電層（Ｄ）を除去することにより、下地との選
択加工性を保ってゲート配線（走査線）を形成すること
ができた。

【０１２５】第１の層間絶縁膜６０５０は５００〜１５
００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコ
ン膜で形成され、その後、それぞれの島状半導体層に形
成されたソース領域またはドレイン領域に達するコンタ
クトホールを形成し、ソース配線（信号線）６０５１〜
６０５４と、ドレイン配線６０５５〜６０５８を形成す
る。図示していないが、本実施例ではこの電極を、Ｔｉ
膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎ
ｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した
３層構造の積層膜とした。

【０１２６】次に、パッシベーション膜６０５９とし
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜を５０〜５００ｎｍ（代表的には１００〜３
００ｎｍ）の厚さで形成する。この状態で水素化処理を
行なうとＴＦＴの特性向上に対して好ましい結果が得ら
れた。例えば、３〜１００％の水素を含む雰囲気中で、
３００〜４５０℃で１〜１２時間の熱処理を行なうと良
く、あるいはプラズマ水素化法を用いても同様の効果が
得られた。なお、ここで後に画素電極とドレイン配線を
接続するためのコンタクトホールを形成する位置におい
て、パッシベーション膜６０５９に開口部を形成してお
いても良い。（図１４（Ｃ））

【０１２７】その後、有機樹脂からなる第２の層間絶縁
膜６０６０を１．０〜１．５μｍの厚さに形成する。有
機樹脂としては、ポリイミド、アクリル、ポリアミド、
ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を
使用することができる。ここでは、基板に塗布後、熱重
合するタイプのポリイミドを用い、３００℃で焼成して
形成した。そして、第２の層間絶縁膜６０６０にドレイ
ン配線６０５８に達するコンタクトホールを形成し、画
素電極６０６１、６０６２を形成する。画素電極は、透
過型液晶表示装置とする場合には透明導電膜を用いれば
良く、反射型の液晶表示装置とする場合には金属膜を用
いれば良い。本実施例では透過型の液晶表示装置とする
ために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎ
ｍの厚さにスパッタ法で形成した。（図１５）

【０１２８】こうして同一基板上に、駆動回路のＴＦＴ
と画素部の画素ＴＦＴとを有した基板を完成させること
ができた。駆動回路にはｐチャネル型ＴＦＴ６１０１、
第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル
型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保
持容量６１０５が形成した。本明細書では便宜上このよ
うな基板をアクティブマトリクス基板と呼ぶ。

【０１２９】駆動回路のｐチャネル型ＴＦＴ６１０１に
は、島状半導体層６００４にチャネル形成領域６１０
６、ソース領域６１０７ａ、６１０７ｂ、ドレイン領域
６１０８ａ、６１０８ｂを有している。第１のｎチャネ
ル型ＴＦＴ６１０２には、島状半導体層６００５にチャ
ネル形成領域６１０９、ゲート電極６０２９と重なるＬ
ＤＤ領域６１１０（以降、このようなＬＤＤ領域をＬov
と記す）、ソース領域６１１１、ドレイン領域６１１２
を有している。このＬov領域のチャネル長方向の長さは
０．５〜３．０μｍ、好ましくは１．０〜１．５μｍと
した。第２のｎチャネル型ＴＦＴ６１０３には、島状半
導体層６００６にチャネル形成領域６１１３、ＬＤＤ領
域６１１４、６１１５、ソース領域６１１６、ドレイン
領域６１１７を有している。このＬＤＤ領域はＬov領域
とゲート電極６０３０と重ならないＬＤＤ領域（以降、
このようなＬＤＤ領域をＬoffと記す）とが形成され、
このＬoff領域のチャネル長方向の長さは０．３〜２．
０μｍ、好ましくは０．５〜１．５μｍである。画素Ｔ
ＦＴ６１０４には、島状半導体層６００７にチャネル形
成領域６１１８、６１１９、Ｌoff領域６１２０〜６１
２３、ソースまたはドレイン領域６１２４〜６１２６を
有している。Ｌoff領域のチャネル長方向の長さは０．
５〜３．０μｍ、好ましくは１．５〜２．５μｍであ
る。さらに、容量配線６０３２、６０４９と、ゲート絶
縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ６１０４
のドレイン領域６１２６に接続し、ｎ型を付与する不純
物元素が添加された半導体層６１２７とから保持容量６
１０５が形成されている。図１５では画素ＴＦＴ６１０
４をダブルゲート構造としたが、シングルゲート構造で
も良いし、複数のゲート電極を設けたマルチゲート構造
としても差し支えない。

【０１３０】以上のように本実施例では、画素ＴＦＴお
よび駆動回路が要求する仕様に応じて各回路を構成する
ＴＦＴの構造を最適化し、画像表示装置の動作性能と信
頼性を向上させることを可能とすることができる。

【０１３１】次に、上記の工程によって作製されたアク
ティブマトリクス基板をもとに、透過型液晶表示装置を
作製する工程を説明する。

【０１３２】図１６を参照する。図１５の状態のアクテ
ィブマトリクス基板に配向膜６２０１を形成する。本実
施例では、配向膜６２０１にはポリイミドを用いた。次
に、対向基板を用意する。対向基板は、ガラス基板６２
０２、遮光膜６２０３、透明導電膜からなる対向電極６
２０４、配向膜６２０５とで構成される。

【０１３３】なお、本実施例では、配向膜には、液晶分
子が基板に対して平行に配向するようなポリイミド膜を
用いた。なお、配向膜形成後、ラビング処理を施すこと
により、液晶分子がある一定のプレチルト角を持って平
行配向するようにした。

【０１３４】次に、上記の工程を経たアクティブマトリ
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサ（共に図示せず）などを介して貼り
合わせる。その後、両基板の間に液晶６２０６を注入
し、封止剤（図示せず）によって完全に封止する。よっ
て、図１６に示すような透過型液晶表示装置が完成す
る。

【０１３５】なお、上記の行程により作製されるＴＦＴ
はトップゲート構造であるが、ボトムゲート構造のＴＦ
Ｔやその他の構造のＴＦＴに対しても本発明は適用され
得る。

【０１３６】また、上記の行程により作製される画像表
示装置は透過型の液晶表示装置であるが、本発明は反射
型の液晶表示装置に対しても適用され得る。

【０１３７】本実施例の構成は、実施例１〜４と自由に
組み合わせて実施することが可能である。

【０１３８】（実施例６）本発明の画像表示装置を用い
た電子機器として、ビデオカメラ、デジタルカメラ、ゴ
ーグル型ディスプレイ（ヘッドマウントディスプレ
イ）、ナビゲーションシステム、音響再生装置（カーオ
ーディオ、オーディオコンポ等）、ノート型パーソナル
コンピュータ、ゲーム機器、携帯情報端末（モバイルコ
ンピュータ、携帯電話、携帯型ゲーム機または電子書籍
等）、記録媒体を備えた画像再生装置（具体的にはデジ
タルビデオディスク（ＤＶＤ）等の記録媒体を再生し、
その画像を表示しうるディスプレイを備えた装置）など
が挙げられる。それら電子機器の具体例を図１７に示
す。

【０１３９】図１７（Ａ）は液晶表示装置であり、筐体
２００１、支持台２００２、表示部２００３、スピーカ
ー部２００４、ビデオ入力端子２００５等を含む。本発
明の画像表示装置は表示部２００３に用いることができ
る。なお、液晶表示装置は、パソコン用、ＴＶ放送受信
用、広告表示用などの全ての情報表示用表示装置が含ま
れる。

【０１４０】図１７（Ｂ）はデジタルスチルカメラであ
り、本体２１０１、表示部２１０２、受像部２１０３、
操作キー２１０４、外部接続ポート２１０５、シャッタ
ー２１０６等を含む。本発明の画像表示装置は表示部２
１０２に用いることができる。

【０１４１】図１７（Ｃ）はノート型パーソナルコンピ
ュータであり、本体２２０１、筐体２２０２、表示部２
２０３、キーボード２２０４、外部接続ポート２２０
５、ポインティングマウス２２０６等を含む。本発明の
画像表示装置は表示部２２０３に用いることができる。

【０１４２】図１７（Ｄ）はモバイルコンピュータであ
り、本体２３０１、表示部２３０２、スイッチ２３０
３、操作キー２３０４、赤外線ポート２３０５等を含
む。本発明の画像表示装置は表示部２３０２に用いるこ
とができる。

【０１４３】図１７（Ｅ）は記録媒体を備えた携帯型の
画像再生装置（具体的にはＤＶＤ再生装置）であり、本
体２４０１、筐体２４０２、表示部Ａ２４０３、表示部
Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０
５、操作キー２４０６、スピーカー部２４０７等を含
む。表示部Ａ２４０３は主として画像情報を表示し、表
示部Ｂ２４０４は主として文字情報を表示するが、本発
明の画像表示装置はこれら表示部Ａ、Ｂ２４０３、２４
０４に用いることができる。なお、記録媒体を備えた画
像再生装置には家庭用ゲーム機器なども含まれる。

【０１４４】図１７（Ｆ）はゴーグル型ディスプレイ
（ヘッドマウントディスプレイ）であり、本体２５０
１、表示部２５０２、アーム部２５０３を含む。本発明
の画像表示装置は表示部２５０２に用いることができ
る。

【０１４５】図１７（Ｇ）はビデオカメラであり、本体
２６０１、表示部２６０２、筐体２６０３、外部接続ポ
ート２６０４、リモコン受信部２６０５、受像部２６０
６、バッテリー２６０７、音声入力部２６０８、操作キ
ー２６０９等を含む。本発明の画像表示装置は表示部２
６０２に用いることができる。

【０１４６】ここで図１７（Ｈ）は携帯電話であり、本
体２７０１、筐体２７０２、表示部２７０３、音声入力
部２７０４、音声出力部２７０５、操作キー２７０６、
外部接続ポート２７０７、アンテナ２７０８等を含む。
本発明の画像表示装置は表示部２７０３に用いることが
できる。

【０１４７】次に、本発明の画像表示装置を用いたプロ
ジェクター（リア型またはフロント型）について説明す
る。それらの一例を図１８及び図１９に示す。

【０１４８】図１８（Ａ）はフロント型プロジェクター
であり、光源光学系及び表示部７６０１、スクリーン７
６０２で構成される。本発明は表示部７６０１に適用す
ることができる。

【０１４９】図１８（Ｂ）はリア型プロジェクターであ
り、本体７７０１、光源光学系及び表示部７７０２、ミ
ラー７７０３、ミラー７７０４、スクリーン７７０５で
構成される。本発明は表示部７７０２に適用することが
できる。

【０１５０】なお、図１８（Ｃ）は、図１８（Ａ）及び
図１８（Ｂ）中における光源光学系及び表示部７６０
１、７７０２の構造の一例を示した図である。光源光学
系及び表示部７６０１、７７０２は、光源光学系７８０
１、ミラー７８０２、７８０４〜７８０６、ダイクロイ
ックミラー７８０３、光学系７８０７、表示部７８０
８、位相差板７８０９、投射光学系７８１０で構成され
る。投射光学系７８１０は、投射レンズを備えた複数の
光学レンズで構成される。この構成は、表示部７８０８
を三つ使用しているため三板式と呼ばれている。また、
図１８（Ｃ）中において矢印で示した光路に実施者が適
宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するためのフィルム、ＩＲフィルム等を設けて
もよい。

【０１５１】また、図１８（Ｄ）は、図１８（Ｃ）中に
おける光源光学系７８０１の構造の一例を示した図であ
る。本実施例では、光源光学系７８０１は、リフレクタ
ー７８１１、光源７８１２、レンズアレイ７８１３、７
８１４、偏光変換素子７８１５、集光レンズ７８１６で
構成される。なお、図１８（Ｄ）に示した光源光学系は
一例であって、この構成に限定されない。例えば、光源
光学系に実施者が適宜、光学レンズや、偏光機能を有す
るフィルムや、位相差を調節するフィルム、ＩＲフィル
ム等を設けてもよい。

【０１５２】図１８（Ｃ）は三板式の例を示したが、図
１９（Ａ）は単板式の一例を示した図である。図１９
（Ａ）に示した光源光学系及び表示部は、光源光学系７
９０１、表示部７９０２、投射光学系７９０３、位相差
板７９０４で構成される。投射光学系７９０３は、投射
レンズを備えた複数の光学レンズで構成される。図１９
（Ａ）に示した光源光学系及び表示部は図１８（Ａ）及
び図１８（Ｂ）中における光源光学系及び表示部７６０
１、７７０２に適用できる。また、光源光学系７９０１
は図１８（Ｄ）に示した光源光学系を用いればよい。な
お、表示部７９０２にはカラーフィルター（図示しな
い）が設けられており、表示映像をカラー化している。

【０１５３】また、図１９（Ｂ）に示した光源光学系及
び表示部は、図１９（Ａ）の応用例であり、カラーフィ
ルターを設ける代わりに、ＲＧＢの回転カラーフィルタ
ー円板７９０５を用いて表示映像をカラー化している。
図１９（Ｂ）に示した光源光学系及び表示部は図１８
（Ａ）及び図１８（Ｂ）中における光源光学系及び表示
部７６０１、７７０２に適用できる。

【０１５４】また、図１９（Ｃ）に示した光源光学系及
び表示部は、カラーフィルターレス単板式と呼ばれてい
る。この方式は、表示部７９１６にマイクロレンズアレ
イ７９１５を設け、ダイクロイックミラー（緑）７９１
２、ダイクロイックミラー（赤）７９１３、ダイクロイ
ックミラー（青）７９１４を用いて表示映像をカラー化
している。投射光学系７９１７は、投射レンズを備えた
複数の光学レンズで構成される。図１９（Ｃ）に示した
光源光学系及び表示部は図１８（Ａ）及び図１８（Ｂ）
中における光源光学系及び表示部７６０１、７７０２に
適用できる。また、光源光学系７９１１としては、光源
の他に結合レンズ、コリメータレンズを用いた光学系を
用いればよい。

【０１５５】以上の様に、本発明の画像表示装置の適用
範囲は極めて広く、あらゆる分野の電子機器に適用する
ことが可能である。また、本実施例の電子機器は実施例
１〜５のどのような組み合わせからなる構成を用いても
実現することができる。

【０１５６】

【発明の効果】本発明は上記構成により、信号線駆動回
路内の回路素子の数を従来例のｎ分の１にすることが可
能である。よって、信号線駆動回路の面積を大幅に縮小
でき、画像表示装置の小型化に有効であり、さらには、
画像表示装置のコスト低減、歩留まり向上に効果があ
る。また、階調の異なる画素の水平方向における位置が
変わるため、フレーム周波数を変えなくとも人間の目に
縦縞が視認されにくくなる。

【図面の簡単な説明】

【図１】 本発明の信号線駆動回路の構成を示す図。

【図２】 本発明の信号線駆動回路のタイミングチャー
トを示す図。

【図３】 アナログ映像信号を画素に入力する順序を示
す模式図。

【図４】 信号線選択回路の回路図及びタイミングチャ
ート。

【図５】 本発明の画像表示装置のブロック図。

【図６】 記憶回路の具体例を示す図。

【図７】 本発明の信号線駆動回路の構成を示す図。

【図８】 ビット比較パルス幅変換回路（ＢＰＣ）の構
成を示す図。

【図９】 図７の駆動回路のタイミングチャートを示す
図。

【図１０】 ランプ型Ｄ／Ａ変換回路の動作を説明する
図。

【図１１】 実施例３によるアクティブマトリクス型液
晶表示装置の作製工程例を示す図。

【図１２】 実施例３によるアクティブマトリクス型液
晶表示装置の作製工程例を示す図。

【図１３】 実施例３によるアクティブマトリクス型液
晶表示装置の作製工程例を示す図。

【図１４】 実施例３によるアクティブマトリクス型液
晶表示装置の作製工程例を示す図。

【図１５】 実施例３によるアクティブマトリクス型液
晶表示装置の作製工程例を示す図。

【図１６】 実施例３によるアクティブマトリクス型液
晶表示装置の作製工程例を示す図。

【図１７】 本発明を用いた電子機器の一例を示す図。

【図１８】 投影型液晶表示装置の構成を示す図。

【図１９】 投影型液晶表示装置の構成を示す図。

【図２０】 アクティブマトリクス型液晶表示装置の構
成図。

【図２１】 従来のデジタル方式の信号線駆動回路の構
成図。

【図２２】 従来のデジタル方式の信号線駆動回路のタ
イミングチャート。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２３Ｇ ６２３Ｖ (72)発明者 久保田 靖 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 鷲尾 一 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 2H092 KA03 KA04 PA06 2H093 NB07 NC11 NC22 NC24 NC26 NC34 ND42 ND49 5C006 AA01 AC21 AF43 AF82 BB16 BC12 BC16 BC23 BF03 BF04 BF24 BF26 BF27 BF34 EB05 FA41 FA52 5C080 AA10 BB05 DD22 DD27 EE29 FF11 JJ02 JJ03 JJ04 JJ06 KK02 KK07 KK43 KK47

Claims (34)

【特許請求の範囲】
1. 【請求項１】信号線駆動回路と、ｎ×ｋ本（ｎ、ｋは共
   に自然数）の信号線とを有する画像表示装置であって、 前記信号線駆動回路は、前記ｎ×ｋ本の信号線をｋ本づ
   つ選択してアナログ映像信号を入力する信号線選択回路
   とを有し、 前記ｎ×ｋ本の信号線の選択される順番が、可変である
   ことを特徴とする画像表示装置。
2. 【請求項２】請求項１において、前記信号線選択回路は
   アナログスイッチを有し、前記アナログスイッチに入力
   される選択信号により前記ｎ×ｋ本の信号線が選択され
   る順番が決定されていることを特徴とする画像表示装
   置。
3. 【請求項３】信号線駆動回路と、コントローラと、ｎ×
   ｋ本（ｎ、ｋは共に自然数）の信号線とを有する画像表
   示装置であって、 前記信号線駆動回路は、前記ｎ×ｋ本の信号線をｋ本づ
   つ選択してアナログ映像信号を入力する信号線選択回路
   とを有し、 前記ｎ×ｋ本の信号線の選択される順番は、連続して出
   現する水平走査期間において互いに異なっており、 前記ｎ×ｋ本の信号線が選択される順番は、前記コント
   ローラにおいて生成される選択信号によって決定されて
   いることを特徴とする画像表示装置。
4. 【請求項４】信号線駆動回路と、コントローラと、ｎ×
   ｋ本（ｎ、ｋは共に自然数）の信号線とを有する画像表
   示装置であって、 前記信号線駆動回路は、前記ｎ×ｋ本の信号線をｋ本づ
   つ選択してアナログ映像信号を入力する信号線選択回路
   とを有し、 前記ｎ×ｋ本の信号線の選択される順番は、連続して出
   現するフレーム期間において互いに異なっており、 前記ｎ×ｋ本の信号線が選択される順番は、前記コント
   ローラにおいて生成される選択信号によって決定されて
   いることを特徴とする画像表示装置。
5. 【請求項５】信号線駆動回路と、コントローラと、ｎ×
   ｋ本（ｎ、ｋは共に自然数）の信号線とを有する画像表
   示装置であって、 前記信号線駆動回路は、前記ｎ×ｋ本の信号線をｋ本づ
   つ選択してアナログ映像信号を入力する信号線選択回路
   とを有し、 前記ｎ×ｋ本の信号線の選択される順番は、連続して出
   現する水平走査期間において互いに異なっており、 前記ｎ×ｋ本の信号線の選択される順番は、連続して出
   現するフレーム期間において互いに異なっており、 前記ｎ×ｋ本の信号線が選択される順番は、前記コント
   ローラにおいて生成される選択信号によって決定されて
   いることを特徴とする画像表示装置。
6. 【請求項６】信号線駆動回路と、コントローラと、ｎ×
   ｋ本（ｎ、ｋは共に自然数）の信号線とを有する画像表
   示装置であって、 前記信号線駆動回路は、前記ｎ×ｋ本の信号線をｋ本づ
   つ選択してアナログ映像信号を入力する信号線選択回路
   とを有し、 前記ｎ×ｋ本の信号線の選択される順番は、連続して出
   現する水平走査期間において互いに異なっており、 前記ｎ×ｋ本の信号線が選択される順番は、前記コント
   ローラが有するレジスタにおいてデータとして記憶され
   ており、 前記ｎ×ｋ本の信号線が選択される順番は、前記レジス
   タに記憶されているデータに従って、前記コントローラ
   において生成される選択信号によって、決定されている
   ことを特徴とする画像表示装置。
7. 【請求項７】信号線駆動回路と、コントローラと、ｎ×
   ｋ本（ｎ、ｋは共に自然数）の信号線とを有する画像表
   示装置であって、 前記信号線駆動回路は、前記ｎ×ｋ本の信号線をｋ本づ
   つ選択してアナログ映像信号を入力する信号線選択回路
   とを有し、 前記信号線選択回路はアナログスイッチを有しており、 前記ｎ×ｋ本の信号線の選択される順番は、連続して出
   現する水平走査期間において互いに異なっており、 前記ｎ×ｋ本の信号線が選択される順番は、前記コント
   ローラにおいて生成される選択信号によって決定されて
   おり、 前記選択信号は前記アナログスイッチに入力されること
   を特徴とする画像表示装置。
8. 【請求項８】信号線駆動回路と、コントローラと、ｎ×
   ｋ本（ｎ、ｋは共に自然数）の信号線とを有する画像表
   示装置であって、 前記信号線駆動回路は、前記ｎ×ｋ本の信号線をｋ本づ
   つ選択してアナログ映像信号を入力する信号線選択回路
   とを有し、 前記信号線選択回路はアナログスイッチを有しており、 前記ｎ×ｋ本の信号線の選択される順番は、連続して出
   現する水平走査期間において互いに異なっており、 前記ｎ×ｋ本の信号線が選択される順番は、前記コント
   ローラが有するレジスタにおいてデータとして記憶され
   ており、 前記ｎ×ｋ本の信号線が選択される順番は、前記レジス
   タに記憶されているデータに従って、前記コントローラ
   において生成される選択信号によって決定されており、 前記選択信号は前記アナログスイッチに入力されること
   を特徴とする画像表示装置。
9. 【請求項９】信号線駆動回路と、コントローラと、ｎ×
   ｋ本（ｎ、ｋは共に自然数）の信号線とを有する画像表
   示装置であって、 前記信号線駆動回路は、前記ｎ×ｋ本の信号線をｋ本づ
   つ選択してアナログ映像信号を入力する信号線選択回路
   とを有し、 前記ｎ×ｋ本の信号線のうち、１水平走査期間において
   最初に選択される信号線は、連続して出現する水平走査
   期間において異なっており、 前記ｎ×ｋ本の信号線が選択される順番は、前記コント
   ローラにおいて生成される選択信号によって決定されて
   いることを特徴とする画像表示装置。
10. 【請求項１０】信号線駆動回路と、コントローラと、ｎ
    ×ｋ本（ｎ、ｋは共に自然数）の信号線とを有する画像
    表示装置であって、 前記信号線駆動回路は、前記ｎ×ｋ本の信号線をｋ本づ
    つ選択してアナログ映像信号を入力する信号線選択回路
    とを有し、 前記ｎ×ｋ本の信号線のうち、１水平走査期間において
    最初に選択される信号線は、連続して出現する水平走査
    期間において異なっており、 前記ｎ×ｋ本の信号線が選択される順番は、前記コント
    ローラが有するレジスタにおいてデータとして記憶され
    ており、 前記ｎ×ｋ本の信号線が選択される順番は、前記レジス
    タに記憶されているデータに従って、前記コントローラ
    において生成される選択信号によって、決定されている
    ことを特徴とする画像表示装置。
11. 【請求項１１】信号線駆動回路と、コントローラと、ｎ
    ×ｋ本（ｎ、ｋは共に自然数）の信号線とを有する画像
    表示装置であって、 前記信号線駆動回路は、前記ｎ×ｋ本の信号線をｋ本づ
    つ選択してアナログ映像信号を入力する信号線選択回路
    とを有し、 前記ｎ×ｋ本の信号線のうち、１水平走査期間において
    前記ｎ×ｋ本の信号線が選択される順番は、１水平走査
    期間毎にランダムに変わっており、 前記ｎ×ｋ本の信号線が選択される順番は、前記コント
    ローラにおいて生成される選択信号によって決定されて
    いることを特徴とする画像表示装置。
12. 【請求項１２】信号線駆動回路と、コントローラと、ｎ
    ×ｋ本（ｎ、ｋは共に自然数）の信号線とを有する画像
    表示装置であって、 前記信号線駆動回路は、前記ｎ×ｋ本の信号線をｋ本づ
    つ選択してアナログ映像信号を入力する信号線選択回路
    とを有し、 前記ｎ×ｋ本の信号線のうち、１水平走査期間において
    前記ｎ×ｋ本の信号線が選択される順番は、１水平走査
    期間毎にランダムに変わっており、 前記ｎ×ｋ本の信号線が選択される順番は、前記コント
    ローラが有するレジスタにおいてデータとして記憶され
    ており、 前記ｎ×ｋ本の信号線が選択される順番は、前記レジス
    タに記憶されているデータに従って、前記コントローラ
    において生成される選択信号によって、決定されている
    ことを特徴とする画像表示装置。
13. 【請求項１３】請求項９乃至請求項１２のいずれか１項
    において、 前記信号線選択回路はアナログスイッチを有しており、 前記選択信号は前記アナログスイッチに入力されること
    を特徴とする画像表示装置。
14. 【請求項１４】請求項１乃至請求項１３のいずれか１項
    において、 デジタル映像信号を前記アナログ映像信号に変換するＤ
    ／Ａ変換回路を有することを特徴とする画像表示装置。
15. 【請求項１５】信号線駆動回路と、コントローラと、ｎ
    ×ｋ本（ｎ、ｋは共に自然数）の信号線とを有する画像
    表示装置であって、 前記信号線駆動回路は、ｍビット（ｍは自然数）のデジ
    タル映像信号を記憶する第１の記憶回路と、該第１の記
    憶回路の出力信号を記憶する第２の記憶回路と、該第２
    の記憶回路の出力信号をアナログ映像信号に変換するＤ
    ／Ａ変換回路と、前記ｎ×ｋ本の信号線をｋ本づつ選択
    して前記アナログ映像信号を入力する信号線選択回路と
    を有し、 前記第１の記憶回路と前記第２の記憶回路のそれぞれの
    数はｍ×ｋであり、 前記ｎ×ｋ本の信号線の選択される順番は、連続して出
    現する水平走査期間において互いに異なっており、 前記ｎ×ｋ本の信号線が選択される順番は、前記コント
    ローラにおいて生成される選択信号によって決定されて
    いることを特徴とする画像表示装置。
16. 【請求項１６】信号線駆動回路と、コントローラと、ｎ
    ×ｋ本（ｎ、ｋは共に自然数）の信号線とを有する画像
    表示装置であって、 前記信号線駆動回路は、ｍビット（ｍは自然数）のデジ
    タル映像信号を記憶する第１の記憶回路と、該第１の記
    憶回路の出力信号を記憶する第２の記憶回路と、該第２
    の記憶回路の出力信号をアナログ映像信号に変換するＤ
    ／Ａ変換回路と、前記ｎ×ｋ本の信号線をｋ本づつ選択
    して前記アナログ映像信号を入力する信号線選択回路と
    を有し、 前記第１の記憶回路と前記第２の記憶回路のそれぞれの
    数はｍ×ｋであり、 前記ｎ×ｋ本の信号線のうち、１水平走査期間において
    最初に選択される信号線は、連続して出現する水平走査
    期間において異なっており、 前記ｎ×ｋ本の信号線が選択される順番は、前記コント
    ローラにおいて生成される選択信号によって決定されて
    いることを特徴とする画像表示装置。
17. 【請求項１７】信号線駆動回路と、コントローラと、ｎ
    ×ｋ本（ｎ、ｋは共に自然数）の信号線とを有する画像
    表示装置であって、 前記信号線駆動回路は、ｍビット（ｍは自然数）のデジ
    タル映像信号を記憶する第１の記憶回路と、該第１の記
    憶回路の出力信号を記憶する第２の記憶回路と、該第２
    の記憶回路の出力信号をアナログ映像信号に変換するＤ
    ／Ａ変換回路と、前記ｎ×ｋ本の信号線をｋ本づつ選択
    して前記アナログ映像信号を入力する信号線選択回路と
    を有し、 前記第１の記憶回路と前記第２の記憶回路のそれぞれの
    数はｍ×ｋであり、 前記ｎ×ｋ本の信号線のうち、１水平走査期間において
    前記ｎ×ｋ本の信号線が選択される順番は、１水平走査
    期間毎にランダムに変わっており、 前記ｎ×ｋ本の信号線が選択される順番は、前記コント
    ローラにおいて生成される選択信号によって決定されて
    いることを特徴とする画像表示装置。
18. 【請求項１８】請求項１５乃至請求項１７のいずれか１
    項において、前記第１の記憶回路と前記第２の記憶回路
    はラッチであることを特徴とする画像表示装置。
19. 【請求項１９】請求項１８において、前記ラッチはアナ
    ログスイッチおよび保持容量で構成されていることを特
    徴とする画像表示装置。
20. 【請求項２０】請求項１８において、前記ラッチはクロ
    ックドインバータで構成されていることを特徴とする画
    像表示装置。
21. 【請求項２１】請求項１８において、前記ラッチはアナ
    ログスイッチおよび複数のインバータで構成されている
    ことを特徴とする画像表示装置。
22. 【請求項２２】請求項１４乃至請求項２１のいずれか１
    項において、前記Ｄ／Ａ変換回路はランプ型Ｄ／Ａ変換
    回路であることを特徴とする画像表示装置。
23. 【請求項２３】請求項１乃至請求項２２のいずれか１項
    において、前記信号線駆動回路はポリシリコン薄膜トラ
    ンジスタで構成されていることを特徴とする画像表示装
    置。
24. 【請求項２４】請求項１乃至請求項２３のいずれか１項
    において、前記信号線駆動回路は単結晶トランジスタで
    構成されていることを特徴とする画像表示装置。
25. 【請求項２５】請求項１乃至請求項２４のいずれか１項
    に記載の前記画像表示装置を用いることを特徴とする電
    子機器。
26. 【請求項２６】アナログ映像信号により画像を表示する
    画像表示装置の駆動方法であって、 １水平走査期間において、前記アナログ映像信号を、全
    てのｎ×ｋ本（ｎ、ｋは共に自然数）の信号線に、ｋ本
    づつ順に入力し、 前記ｎ×ｋ本の信号線を選択する順番は、連続して出現
    する２つの水平走査期間において互いに異なっているこ
    とを特徴とする画像表示装置の駆動方法。
27. 【請求項２７】アナログ映像信号により画像を表示する
    画像表示装置の駆動方法であって、 １水平走査期間において、前記アナログ映像信号を、全
    てのｎ×ｋ本（ｎ、ｋは共に自然数）の信号線に、ｋ本
    づつ順に入力し、 前記ｎ×ｋ本の信号線を選択する順番は、連続して出現
    する２つのフレーム期間において互いに異なっているこ
    とを特徴とする画像表示装置の駆動方法。
28. 【請求項２８】アナログ映像信号により画像を表示する
    画像表示装置の駆動方法であって、 １水平走査期間において、前記アナログ映像信号を、全
    てのｎ×ｋ本（ｎ、ｋは共に自然数）の信号線に、ｋ本
    づつ順に入力し、 前記ｎ×ｋ本の信号線を選択する順番は、連続して出現
    する２つの水平走査期間において互いに異なっており、 前記ｎ×ｋ本の信号線を選択する順番は、連続して出現
    する２つのフレーム期間において互いに異なっているこ
    とを特徴とする画像表示装置の駆動方法。
29. 【請求項２９】アナログ映像信号により画像を表示する
    画像表示装置の駆動方法であって、 １水平走査期間において、前記アナログ映像信号を、全
    てのｎ×ｋ本（ｎ、ｋは共に自然数）の信号線に、ｋ本
    づつ順に入力し、 前記ｎ×ｋ本の信号線のうち、１水平走査期間において
    最初に選択される信号線は、連続して出現する２つの水
    平走査期間において互いに異なっていることを特徴とす
    る画像表示装置の駆動方法。
30. 【請求項３０】アナログ映像信号により画像を表示する
    画像表示装置の駆動方法であって、 １水平走査期間において、前記アナログ映像信号を、全
    てのｎ×ｋ本（ｎ、ｋは共に自然数）の信号線に、ｋ本
    づつ順に入力し、 前記ｎ×ｋ本の信号線のうち、１水平走査期間において
    前記ｎ×ｋ本の信号線が選択される順番は、１水平走査
    期間毎にランダムに変わっていることを特徴とする画像
    表示装置の駆動方法。
31. 【請求項３１】請求項２６乃至請求項３０のいずれか１
    項において、前記ｎ×ｋ本の信号線が選択される順番
    は、コントローラにおいて生成される選択信号によって
    決定されていることを特徴とする画像表示装置の駆動方
    法。
32. 【請求項３２】請求項２６乃至請求項３０のいずれか１
    項において、前記ｎ×ｋ本の信号線が選択される順番
    は、コントローラが有するレジスタに記憶されているデ
    ータに従って、前記コントローラにおいて生成される選
    択信号によって、決定されていることを特徴とする画像
    表示装置の駆動方法。
33. 【請求項３３】請求項２６乃至請求項３０のいずれか１
    項において、前記ｎ×ｋ本の信号線が選択される順番
    は、コントローラが有するレジスタに記憶されているデ
    ータに従って、前記コントローラにおいて生成される選
    択信号が、前記信号線選択回路が有するアナログスイッ
    チに入力されることによって、決定されていることを特
    徴とする画像表示装置の駆動方法。
34. 【請求項３４】請求項２６乃至請求項３３のいずれか１
    項において、 前記アナログ映像信号はデジタル映像信号をＤ／Ａ変換
    回路により変換することで得ていることを特徴とする画
    像表示装置の駆動方法。