JP2003051511A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2003051511A JP2001236386A JP2001236386A JP2003051511A JP 2003051511 A JP2003051511 A JP 2003051511A JP 2001236386 A JP2001236386 A JP 2001236386A JP 2001236386 A JP2001236386 A JP 2001236386A JP 2003051511 A JP2003051511 A JP 2003051511A
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adhesive
chip mounting
wiring board
semiconductor device
chip
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Noriyuki Takahashi
典之 高橋
Kazushi Tanaka
一志 田中
Hideo Nakajima
英夫 中嶋
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Hitachi Ltd
Renesas Semiconductor Package and Test Solutions Co Ltd
Original Assignee
Hitachi Ltd
Hitachi Yonezawa Electronics Co Ltd
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Abstract

(57)【要約】 【課題】 接着材の未充填領域の増大を抑制する。 【解決手段】 配線基板と、前記配線基板の一主面に設
定されたチップ搭載領域と、前記チップ搭載領域に接着
材を介在して接着される半導体チップとを有する半導体
装置であって、前記チップ搭載領域の前記接着材で覆わ
れる領域に、前記配線基板と前記半導体チップとの間に
おける毛細管現象によって生じる前記接着材の引き寄せ
を抑制する引き寄せ抑制手段が設けられている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造技術に関し、特に、配線基板に接着材を介在して
半導体チップを接着固定する半導体装置に適用して有効
な技術に関するものである。
【０００２】
【従来の技術】携帯電話、携帯型情報処理端末機器、携
帯型パーソナルコンピュータ等の小型電子機器に組み込
まれる半導体装置においては、薄型化、小型化及び多ピ
ン化が要求される。このような要求に好適な半導体装置
として、例えばＢＧＡ（ＢallＧrid Ａrray）型と呼称
される半導体装置が知られている。このＢＧＡ型半導体
装置においては、種々な構造のものが提案され、製品化
されているが、既存の製造設備が流用でき、低コストで
製造が可能なフェースアップ構造のＢＧＡ型半導体装置
が最も普及している。
【０００３】フェースアップ構造のＢＧＡ型半導体装置
は、主に、インターポーザと呼ばれる配線基板と、配線
基板の一主面側に配置された半導体チップと、半導体チ
ップの一主面に形成された複数の接続部と配線基板の一
主面に形成された複数の接続部とを夫々電気的に接続す
る複数のボンディングワイヤと、半導体チップ及び複数
のボンディングワイヤ等を封止する樹脂封止体と、配線
基板の一主面と向かい合う他の主面（裏面）側に外部接
続用端子として配置された複数のボール状バンプとを有
する構成になっている。
【０００４】このようなフェースアップ構造のＢＧＡ型
半導体装置の製造においては、生産効率の向上を図るた
め、一括モールド方式のトランスファモールド技術を採
用する動きが活発になっている。一括モールド方式は、
一主面に分離領域によって区画された複数のデバイス領
域を有する多数個取りの配線基板と、多数個取りの配線
基板の一主面上に複数のデバイス領域を覆うようにして
配置されるキャビティを有する成形型とを使用し、各デ
バイス領域に配置された半導体チップを一括して樹脂封
止する方式である。この一括モールド方式によって形成
された樹脂封止体は、多数個取りの配線基板を各デバイ
ス領域毎に分割する工程において、多数個取りの配線基
板と共に分割される。
【０００５】なお、フェースアップ構造のＢＧＡ型半導
体装置については、例えば、工業調査会発行の電子材料
〔１９９８年９月号、第２２頁乃至第５２頁〕に記載さ
れている。また、一括モールド方式を採用する半導体装
置の製造については、例えば、特開平２０００−１２５
７８号公報、特開平２０００−２５０７４号公報、並び
に特開平２０００−５８５７３号公報に記載されてい
る。
【０００６】
【発明が解決しようとする課題】本発明者は、一括モー
ルド方式を採用するＢＧＡ型半導体装置の製造について
検討した結果、以下の問題点を見出した。
【０００７】図１５は、従来のＢＧＡ型半導体装置の製
造に用いられる多数個取りの配線基板の一部分を示す図
（（ａ）は平面図，（ｂ）は断面図）であり、図１６
は、従来のＢＧＡ型半導体装置の製造において、接着材
の塗布工程を示す図（（ａ）は平面図，（ｂ）は断面
図）であり、図１７は、従来のＢＧＡ型半導体装置の製
造において、チップ搭載工程における接着材の濡れ状態
を示す図（（ａ）は平面図，（ｂ）は断面図）であり、
図１８は、従来のＢＧＡ型半導体装置の製造において、
基板搬送工程における接着材の濡れ状態を示す図
（（ａ）は平面図，（ｂ）は断面図）であり、図１９
は、従来のＢＧＡ型半導体装置の製造において、キュア
工程における接着材の濡れ状態を示す図（（ａ）は平面
図，（ｂ）は断面図）であり、図２０は、従来のＢＧＡ
型半導体装置の製造において、ワイヤボンディング工程
を示す断面図であり、図２１は、従来のＢＧＡ型半導体
装置の製造において、樹脂封止工程を示す断面図であ
る。
【０００８】一括モールド方式を採用するＢＧＡ型半導
体装置の製造においては、図１５に示す多数個取りの配
線基板３０を用いる。多数個取りの配線基板（以下、単
に配線基板と呼ぶ）３０は、一主面に分離領域によって
区画された複数のデバイス領域２２を有する構成になっ
ている。各デバイス領域２２には、チップ搭載領域２３
が設けられている。チップ搭載領域２３の中央部には配
線基板３０の一主面からこの一主面と向かい合う他の主
面（裏面）に貫通するベントホール８が設けられ、更に
ベントホール８を囲むようにしてダム９が設けられてい
る。ベントホール８は、半導体装置の製品完成後の環境
試験である温度サイクル試験時の熱や半導体装置を実装
する時の熱によって接着材から発生する水蒸気等を逃が
す目的で設けられている。ダム９は、ペースト状の接着
材がベントホール８に流れ込むのを堰き止める目的で設
けられている。
【０００９】次に、従来の問題点について、一括モール
ド方式を採用するＢＧＡ型半導体装置の製造工程に沿っ
て説明する。
【００１０】まず、図１６に示すように、配線基板３０
の一主面に設けられたデバイス領域２２のチップ搭載領
域２３にペースト状の接着材１６を塗布する。ペースト
状の接着材１６の塗布はデバイス領域２２毎に行う。接
着材１６としては、例えばエポキシ系の熱硬化型絶縁性
樹脂が用いられる。チップ搭載領域２３への接着材１６
の塗布方法としては、例えば複数のノズルから接着材１
６を突出させて塗布するディスペンス法が用いられる。
この工程において、接着材１６はダム９にかからないよ
うにダム９の周囲に塗布される。
【００１１】次に、図１７（ｂ）に示すように、デバイ
ス領域２２のチップ搭載領域２３上に接着材１６を介在
して半導体チップ１５を搬送コレット２５で配置する。
この時、接着材１６は半導体チップ１５の圧着力によっ
て押し潰され、図１７（ａ）に示すように、ダム９及び
ダム９で囲まれた領域を除いてほぼ全域に濡れ広がる。
この時、ダム９及びダム９で囲まれた領域には接着材１
６が塗布されていないため、ダム９及びダム９で囲まれ
た領域と対応する位置に接着材１６の未充填領域１６ａ
が形成される。また、この時、チップ搭載領域２３の中
央部に接着材１６がベントホール８に向かって流動して
も、接着材１６はダム９によって堰き止められるため、
ベントホール８が接着材１６によって塞がれてしまうと
いった不具合を抑制することができる。
【００１２】次に、配線基板３０をキュア装置に搬送す
る。この時、配線基板３０に反りが生じる。配線基板３
０の反りとしては、一主面側（チップ搭載面側）が凹状
態となる反りと、一主面側が凸状態となる反りとがあ
る。図１８に示すように、一主面側が凹状態となる反り
が配線基板３０に生じた場合、チップ搭載領域２３と半
導体チップ１５との間における間隔（離間距離）におい
て、チップ搭載領域２３の周辺部における間隔がチップ
搭載領域２３の中央部（中心部）における間隔よりも狭
くなる。チップ搭載領域２３の周辺部における間隔が狭
くなった場合、チップ搭載領域２３と半導体チップ１５
との間における毛細管現象によってチップ搭載領域２３
の周辺部に接着材１６が寄り集まる引き寄せ現象（表面
張力的引き寄せ現象）が生じ、図１８に示すように、チ
ップ搭載領域２３と半導体チップ１５との間における接
着材１６の未充填領域１６ａが増大する。即ち、チップ
搭載領域２３と半導体チップ１５との間における接着材
１６の濡れ面積が引き寄せ現象によって減少する。この
接着材１６の引き寄せ現象は、主に、チップ搭載領域２
３の中央部から周辺部に向かう方向に沿うようにして生
じる。
【００１３】次に、熱処理を施して接着材１６を硬化さ
せる。この時、接着材１６の硬化収縮により、図１９に
示すように、更に接着材１６の未充填領域１６ａが増大
する。配線基板３０の反りは、キュア工程の熱によって
生じる場合もある。この工程において、接着材１６は、
図１７に示す状態よりも未充填領域１６ａが増大した状
態で硬化する。
【００１４】次に、図２０に示すように、半導体チップ
１５の一主面に形成された複数の接続部１５ａとデバイ
ス領域２２に形成された複数の接続部４ａとを複数のボ
ンディングワイヤ１７で夫々電気的に接続する。ボンデ
ィングワイヤ１７による接続はデバイス領域２２毎に行
う。
【００１５】次に、一括モールド方式のトランスファモ
ールド技術により、図２１に示すように、配線基板３０
の各デバイス領域２２に配置された半導体チップ１５を
一つの樹脂封止体８で一括封止する。この時、成型金型
のキャビティの内部に樹脂を注入するための圧力がチッ
プ搭載領域２３と半導体チップ１５との間における接着
材１６の未充填領域１６ａに集中する。接着材１６の未
充填領域１６ａの面積が小さい場合には問題とならない
が、接着材１６の未充填領域１６ａの面積がある一定以
上の大きさになると、図２１に示すように、接着材１６
の未充填領域１６ａを起点にして半導体チップ１５に亀
裂等の破損が生じる。半導体チップ１５の破損は半導体
チップの平面サイズの大きさによって異なるが、本発明
者の検討によれば、平面サイズが８ｍｍ×８ｍｍ角以上
の半導体チップの場合、チップ搭載領域の全域に対して
接着材の濡れ面積が６０％以下で顕著に現れた。このよ
うな半導体チップの破損は半導体装置の歩留まりを低下
させる要因となる。
【００１６】なお、接着材１６の引き寄せ現象は、一主
面側が凸状態となる反りが配線基板３０に生じた場合に
おいても起こる。この場合、チップ搭載領域２３の中央
部における間隔が周辺部における間隔よりも狭くなるた
め、接着材１６はチップ搭載領域２３の中央部に寄せ集
められる。
【００１７】また、接着材１６の引き寄せ現象は、ベン
トホール８を設けない場合においても生じる。
【００１８】また、半導体チップ１５の反りによって
も、チップ搭載領域２３の中央部における間隔が周辺部
における間隔よりも狭くなったり、広くなったりする。
【００１９】本発明の目的は、チップ搭載領域と半導体
チップとの間における接着材の未充填領域の増大を抑制
することが可能な技術を提供することにある。
【００２０】本発明の他の目的は、樹脂封止体の形成工
程における半導体チップの破損を抑制することが可能な
技術を提供することにある。
【００２１】本発明の他の目的は、半導体装置の製造歩
留まりの向上を図ることが可能な技術を提供することに
ある。
【００２２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００２３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００２４】（１）配線基板と、前記配線基板の一主面
に設けられたチップ搭載領域と、前記チップ搭載領域に
接着材を介在して接着される半導体チップとを有する半
導体装置であって、前記チップ搭載領域の前記接着材で
覆われる領域に、前記配線基板と前記半導体チップとの
間における毛細管現象によって生じる前記接着材の引き
寄せを抑制する引き寄せ抑制手段が設けられている。前
記引き寄せ抑制手段は、前記チップ搭載領域の中心から
周辺に向かう方向、若しくは周辺から中心に向かう方向
に対して横切るように設けられている。前記引き寄せ抑
制手段は、溝若しくは突起で構成されている。
【００２５】（２）配線基板の一主面に設定されたチッ
プ搭載領域にペースト状の接着材を塗布する（ａ）工程
と、前記チップ搭載領域に前記接着材を介在して半導体
チップを配置する（ｂ）工程と、前記接着材を硬化させ
て前記チップ搭載領域に前記半導体チップを接着固定す
る（ｃ）工程とを有する半導体装置の製造方法であっ
て、前記（ｂ）工程において、前記チップ搭載領域の前
記接着材で覆われる領域に、前記配線基板と前記半導体
チップとの間における毛細管現象によって生じる前記接
着材の引き寄せを抑制する引き寄せ抑制手段が設けられ
ている。前記引き寄せ抑制手段は、溝若しくは突起で構
成されている。
【００２６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００２７】本実施形態ではＢＧＡ型半導体装置に本発
明を適用した例について説明する。
【００２８】図１は、本発明の一実施形態である半導体
装置の概略構成を示す断面図であり、図２は、図１の配
線基板の概略構成を示す図（（ａ）は平面図，（ｂ）は
断面図）であり、図３は、図１の半導体装置の製造に用
いられる多数個取りの配線基板の平面図である。
【００２９】図１及び図２に示すように、本実施形態の
ＢＧＡ型半導体装置１は、主に、配線基板２、半導体チ
ップ１５、複数のボンディングワイヤ１７、樹脂封止体
１８及び外部接続用端子として用いられる複数のボール
状バンプ１９等を有する構成となっている。半導体チッ
プ１５及び複数のボンディングワイヤ１７は、樹脂封止
体１８によって封止されている。
【００３０】半導体チップ１５は、配線基板２の互いに
向かい合う一主面（チップ搭載面）及び他の主面（裏
面）のうちの一主面に設けられたチップ搭載領域２３に
接着材１６を介在して接着固定されている。半導体チッ
プ１５の平面形状は方形状で形成され、本実施形態にお
いては例えば８ｍｍ×８ｍｍの正方形で形成されてい
る。半導体チップ１５は、例えば、単結晶シリコンから
なる半導体基板と、この半導体基板の回路形成面上にお
いて絶縁層、配線層の夫々を複数段積み重ねた多層配線
層と、この多層配線層を覆うようにして形成された表面
保護膜とを有する構成となっている。
【００３１】半導体チップ１５には、集積回路として例
えば制御回路が内蔵されている。この制御回路は、主
に、半導体基板の回路形成面に形成されたトランジスタ
素子及び配線層に形成された配線によって構成されてい
る。
【００３２】半導体チップ１５の互いに対向する一主面
（回路形成面）及び他の主面（裏面）のうちの一主面に
は、接続部として例えば複数の接続パッド１５ａが形成
されている。この複数の接続パッド１５ａは、半導体チ
ップ１５の一主面の各辺に沿って配置されている。複数
の接続パッド１５ａの夫々は、半導体チップ１５の多層
配線層のうちの最上層の配線層に形成され、制御回路を
構成するトランジスタ素子と電気的に接続されている。
複数の接続パッド１５ａの夫々は、例えば、アルミニウ
ム（Ａｌ）膜又はアルミニウム合金膜等の金属膜で形成
されている。
【００３３】配線基板２は、主に、単層のコア材３と、
このコア材３の一主面上に形成された第１の配線層と、
この第１の配線層を覆うようにして形成された保護膜６
と、コア材３の一主面と向かい合う他の主面（裏面）上
に形成された第２の配線層と、この第２の配線層を覆う
ようにして形成された保護膜７とを有する構成になって
いる。コア材３は、例えばガラス繊維にエポキシ系若し
くはポリイミド系の樹脂を含浸させた高弾性高Ｔｇ樹脂
基板で形成されている。第１及び第２の配線層は、例え
ば銅（Ｃｕ）からなる金属膜で形成されている。保護膜
６及び７は、例えば二液性アルカリ現像液型ソルダーレ
ジストインキ、若しくは熱硬化型一液性ソルダーレジス
トインキで形成されている。保護膜６は、主に第１の配
線層に形成された配線を保護する目的で形成され、保護
膜７は、主に第２の配線層に形成された配線を保護する
目的で形成されている。配線基板２の平面形状は方形状
で形成され、本実施形態においては例えば１４ｍｍ×１
４ｍｍの正方形で形成されている。配線基板２の厚さは
例えば０．２１ｍｍ程度に設定され、コア材２の厚さは
例えば０．１ｍｍ程度に設定されている。
【００３４】配線基板２の一主面には接続部として例え
ば複数の接続パッド４ａが形成され、配線基板２の裏面
には接続部として例えば複数の接続パッド５ａが形成さ
れている。複数の接続パッド４ａは配線基板２の第１の
配線層に形成された複数の配線４の夫々の一部分で構成
され、複数の接続パッド５ａは配線基板２の第２の配線
層に形成された複数の配線５の夫々の一部分で構成され
ている。保護膜（６，７）には接続パッド（３，５）の
表面を露出する開口が形成されている。
【００３５】複数のボール状バンプ１９は、配線基板２
の裏面に形成された複数の接続パッド５ａに夫々固着さ
れ、電気的にかつ機械的に接続されている。ボール状バ
ンプ１９は例えばＰｂ−Ｓｎ組成の半田材、若しくはＳ
ｎ−Ａｇ−Ｃｕ組成の半田材（Ｐｂフリー半田材）で形
成されている。
【００３６】樹脂封止体１８の平面形状は方形状で形成
され、本実施形態においては例えば正方形で形成されて
いる。樹脂封止体１８は、低応力化を図る目的として、
例えば、フェノール系硬化剤、シリコーンゴム及び多数
のフィラー（例えばシリカ）等が添加されたエポキシ系
の熱硬化性絶縁樹脂で形成されている。
【００３７】半導体チップ１５の一主面に形成された複
数の接続パッド１５ａは、ボンディングワイヤ１７を介
して配線基板２の一主面に形成された複数の接続パッド
４ａに夫々電気的に接続されている。ボンディングワイ
ヤ１７としては、例えば金（Ａｕ）ワイヤを用いてい
る。ボンディングワイヤ１７の接続方法としては、例え
ば、熱圧着に超音波振動を併用したボールボンディング
（ネイルヘッドボンディング）法を用いている。
【００３８】樹脂封止体１８及び配線基板２の平面サイ
ズはほぼ同一となっており、樹脂封止体１８及び配線基
板２の側面は面一となっている。本実施形態の半導体装
置１の製造においては、一括モールド方式が採用されて
いる。従って、半導体装置１は、後で詳細に説明する
が、一主面に分離領域によって区画された複数のデバイ
ス領域（製品形成領域）を有する多数個取りの配線基板
を使用し、この多数個取りの配線基板の各デバイス領域
に配置された半導体チップを一つの樹脂封止体で一括封
止した後、樹脂封止体と共に配線基板の複数のデバイス
領域を個々に分割することによって製造される。
【００３９】チップ搭載領域２３の中央部には配線基板
２の一主面から裏面に貫通するベントホール８が設けら
れ、更にベントホール８を囲むようにしてダム９が設け
られている。ベントホール８は、半導体装置の製品完成
後の環境試験である温度サイクル試験時の熱や半導体装
置を実装する時の熱によって接着材から発生する水蒸気
等を逃がす目的で設けられている。ダム９は、ペースト
状の接着材がベントホール８に流れ込むのを堰き止める
目的で設けられている。ダム９の外側は、例えば保護膜
６の表面から深さ方向に向かってコア材２に到達するリ
ング状の溝９ａで規定されている。このリング状の溝９
ａの外形寸法φは例えば１．１ｍｍ程度に設定されてい
る。
【００４０】チップ搭載領域２３の接着材１６で覆われ
る領域には、チップ搭載領域２３と半導体チップ１５と
の間における毛細管現象で接着材１６に生じる引き寄せ
現象を抑制する引き寄せ抑制手段１０が設けられてい
る。本実施形態において、引き寄せ抑制手段１０は、例
えば保護膜６の表面から深さ方向に向かってコア材２に
到達する溝１１で構成されている。溝１１は、チップ搭
載領域２３の中心から周辺に向かう方向に対して横切る
ように設けられている。本実施形態において、溝１１
は、例えばダム９の周囲を連続的に囲むリング状で形成
されている。このリング形状の溝１１の外形寸法φは、
例えば２．４ｍｍ程度に設定されている。
【００４１】次に、ＢＧＡ型半導体装置１の製造に用い
られる多数個取りの配線基板について説明する。
【００４２】図３に示すように、多数個取りの配線基板
２０は平面が方形状で形成され、本実施形態においては
例えば長方形で形成されている。配線基板２０の一主面
（チップ搭載面）にはモールド領域２１が設けられ、こ
のモールド領域２１の中には複数のデバイス領域２２が
設けられ、この各々のデバイス領域２２の中にはチップ
搭載領域２３が設けられている。各々のチップ搭載領域
２３には半導体チップ１０が搭載され、モールド領域２
１には各々のチップ搭載領域２３に搭載された複数の半
導体チップ１０を一括して封止する樹脂封止体が形成さ
れる。
【００４３】各デバイス領域２２は、これらの境界を規
定する分離領域２４によって区画されている。また、各
デバイス領域２２の構造及び平面形状は図１及び図２に
示す配線基板２と同様になっている。即ち、前述の配線
基板２は、多数個取りの配線基板２０の複数あるデバイ
ス領域を夫々毎に分割することによって形成される。
【００４４】次に、ＢＧＡ型半導体装置１の製造につい
て、図４乃至図１０を用いて説明する。
【００４５】まず、図３に示す多数個取りの配線基板２
０を準備し、その後、図４に示すように、配線基板２０
の一主面に設けられたデバイス領域２２のチップ搭載領
域２３にペースト状の接着材１６を塗布する。ペースト
状の接着材１６の塗布はデバイス領域２２毎に行う。接
着材１６としては、例えばエポキシ系の熱硬化型絶縁性
樹脂が用いられる。チップ搭載領域２３への接着材１６
の塗布方法としては、例えば複数のノズルから接着材１
６を突出させて塗布するディスペンス法が用いられる。
この工程において、接着材１６はダム９にかからないよ
うにダム９の周囲に塗布される。
【００４６】次に、図５（ｂ）に示すように、デバイス
領域２２のチップ搭載領域２３上に接着材１６を介在し
て半導体チップ１５を搬送コレット２５で配置する。こ
の時、接着材１６は半導体チップ１５の圧着力によって
押し潰され、図５（ａ）に示すように、ダム９及びダム
９で囲まれた領域を除いてほぼ全域に濡れ広がり、溝１
１は接着材１６で覆われる。この時、ダム９及びダム９
で囲まれた領域には接着材１６が塗布されていないた
め、ダム９及びダム９で囲まれた領域と対応する位置に
接着材１６の未充填領域１６ａが形成される。また、こ
の時、チップ搭載領域２３の中央部に接着材１６がベン
トホール８に向かって流動しても、接着材１６はダム９
によって堰き止められるため、ベントホール８が接着材
１６によって塞がれてしまうといった不具合を抑制する
ことができる。
【００４７】次に、配線基板２０をキュア装置に搬送す
る。この時、配線基板２０に反りが生じる。配線基板２
０の反りとしては、一主面側（チップ搭載面側）が凹状
態となる反りと、一主面側が凸状態となる反りとがあ
る。図６に示すように、一主面側が凹状態となる反りが
配線基板２０に生じた場合、チップ搭載領域２３と半導
体チップ１５との間における間隔（離間距離）におい
て、チップ搭載領域２３の周辺部における間隔がチップ
搭載領域２３の中央部における間隔よりも狭くなる。チ
ップ搭載領域２３の周辺部における間隔が狭くなった場
合、チップ搭載領域２３と半導体チップ１５との間にお
ける毛細管現象によってチップ搭載領域２３の周辺部に
接着材１６が寄り集まる引き寄せ現象（表面張力的引き
寄せ現象）が生じる。この接着材１６の引き寄せ現象
は、接着材１６の流動を堰き止める（遮る）ことによっ
て抑制することが出来る。接着材１６の流動を堰き止め
るには、チップ搭載領域２３の接着材１６で覆われる領
域に溝や突起を設けることが有効である。本実施形態で
は、チップ搭載領域２３の接着材１６で覆われる領域
に、チップ搭載領域２３の中央部から周辺部に向かう方
向に対して横切るリング状の溝１１が設けられているた
め、チップ搭載領域２３の周辺部に接着材１６が寄り集
まる引き寄せ現象を喰い止めることができる。これによ
り、図６に示すように、チップ搭載領域２３と半導体チ
ップ１５との間における接着材１６の未充填領域１６ａ
の増大を抑制できる。
【００４８】次に、熱処理を施して接着材１６を硬化さ
せる。この時、接着材１６は硬化収縮を生じるが、図７
に示すように、引き寄せ現象とはならない。
【００４９】次に、図８に示すように、半導体チップ１
５の一主面に形成された複数の接続パッド１５ａとデバ
イス領域２２に形成された複数の接続パッド４ａとを複
数のボンディングワイヤ１７で夫々電気的に接続する。
ボンディングワイヤ１７による接続はデバイス領域２２
毎に行う。
【００５０】次に、一括モールド方式のトランスファモ
ールド技術により、図９及び図１０に示すように、配線
基板２０の各デバイス領域２２に配置された半導体チッ
プ１５を一つの樹脂封止体８で一括封止する。この時、
成型金型のキャビティの内部に樹脂を注入するための圧
力がチップ搭載領域２３と半導体チップ１５との間にお
ける接着材１６の未充填領域１６ａに集中するが、接着
材１６の未充填領域１６ａの面積が小さいため、半導体
チップ１５には亀裂等の破損は生じない。
【００５１】次に、配線基板２０の裏面に配置された複
数の接続パッド５ａの夫々の表面上にボール状バンプ１
９を形成する。ボール状バンプ１９は、例えば、ボール
状の半田材をボール供給法で供給した後、熱処理を施す
ことによって形成される。
【００５２】次に、複数の半導体チップ１５を一括して
封止した樹脂封止体１８をダイシングシートに貼り付
け、その後、樹脂封止体１８と共に配線基板２０の複数
のデバイス領域２２を個々に分割する。これらの分割は
ダイシング装置で行う。この工程により、図１に示す半
導体装置１がほぼ完成する。
【００５３】このように本実施形態によれば、以下の効
果が得られる。 （１）チップ搭載領域２３の接着材１６で覆われる領域
に溝１１が設けられている。このような構成にすること
により、接着材１６の引き寄せ現象によって生じる接着
材１６の流動を堰き止めることができるので、チップ搭
載領域２３と半導体チップ１６との間における接着材１
６の未充填領域１６ａの増大を抑制することができる。
【００５４】また、接着材１６の未充填領域１６ａ増大
を抑制することができるので、樹脂封止体１８の形成工
程における半導体チップ１５の破損を抑制することが出
来る。
【００５５】また、半導体チップ１５の破損を抑制する
ことができるので、ＢＧＡ型半導体装置１の製造歩留ま
りの向上を図ることが出来る。 （２）溝１１は、保護膜６の表面から深さ方向に向かっ
てコア材３に到達する構成になっている。このような構
成にすることにより、コア材３の表面は保護膜６の表面
よりも祖面化状態になっているため、接着材１６に対す
る接着性が高い。従って、接着材１６の引き寄せ現象に
よって生じる接着材１６の流動を更に堰き止めることが
出来る。
【００５６】なお、前述の実施形態では、チップ搭載領
域２３の接着材１６で覆われる領域に、引き寄せ抑制手
段として一つのリング状の溝１１を設けた例について説
明したが、図１１（第１の変形例を示す配線基板の要部
平面図）に示すように、二つのリング状の溝１１を二重
にして設けてもよい。また、二重に限らず、三重、四重
にリング状の溝１１を設けてもよい。この場合、接着材
１６の引き寄せ現象を更に抑制することができる。
【００５７】また、前述の実施形態では、引き寄せ抑制
手段として、一周つながったリング状の溝１１を設けた
例について説明したが、図１２（第２の変形例を示す配
線基板の要部平面図）及び図１３（第３の変形例を示す
配線基板の要部平図）に示すように、部分的に切り離し
たリング状の溝１１を二重にして設けてもよい。但し、
この場合は、内側の溝１１の分離部と、外側の溝１１の
分離部分とが互いに向かい合わないようにする必要があ
る。
【００５８】また、前述の実施形態では、引き寄せ抑制
手段として、リング状の溝１１を設けた例について説明
したが、チップ搭載領域２３の中心から周辺に向かう方
向に対して横切る形状の溝であれば、どのような形状で
あってもよい。
【００５９】また、前述の実施形態では、引き寄せ抑制
手段として溝１１を設けた例について説明したが、図１
４（第４の変形例を示す配線基板の図（（ａ）は平面
図，（ｂ）は断面図））に示すように、引き寄せ抑制手
段１０として配線基板の一主面から突出する突起１２を
設けても良い。この場合、配線基板２の一主面側の第１
の配線層の導電膜を部分的に厚くすることによって容易
に形成することが出来る。突起１２においても、チップ
搭載領域２３の中心から周辺に向かう方向に対して横切
る形状の突起であれば、どのような形状であってもよ
い。
【００６０】また、接着材１６の引き寄せ現象は、一主
面側が凸状態となる反りが配線基板２０に生じた場合に
おいても起こる。この場合、チップ搭載領域２３の中央
部における間隔が周辺部における間隔よりも狭くなるた
め、接着材１６はチップ搭載領域２３の中央部に寄せ集
められる。即ち、チップ搭載領域２３の周辺部において
接着材１６の未充填領域の拡大が生じ易くなる。このよ
うな場合においても、チップ搭載領域２３の接着材１６
で覆われる領域に溝１１を設けておくことにより、チッ
プ搭載領域２３と半導体チップ１５との間における接着
材１６の未充填領域１６ａの増大を抑制することができ
る。但し、この場合、溝１１はチップ搭載領域２３の周
辺部に設けることが望ましい。
【００６１】また、接着材１６の引き寄せ現象は、ベン
トホール８を設けない場合においても生じるため、ベン
トホール８を設けない場合においても、本発明を適用す
ることは有効である。
【００６２】また、半導体チップ１５の反りによって
も、チップ搭載領域２３の中央部における間隔が周辺部
における間隔よりも狭くなったり、広くなったりする。
したがって、基板に反りが生じなくても接着材１６の引
き寄せ現象によって接着材１６の未充填領域１６ａの増
大が生じることがあるため、本発明を適用することは有
効である。
【００６３】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００６４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００６５】本発明によれば、チップ搭載領域と半導体
チップとの間における接着材の未充填領域の増大を抑制
することができる。
【００６６】本発明によれば、樹脂封止体の形成工程に
おける半導体チップの破損を抑制することができる。
【００６７】本発明によれば、半導体装置の製造歩留ま
りの向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である半導体装置の概略構
成を示す断面図である。
【図２】図１の配線基板の概略構成を示す図（（ａ）は
平面図，（ｂ）は断面図）である。
【図３】図１の半導体装置の製造に用いられる多数個取
りの配線基板の平面図である。
【図４】図１の半導体装置の製造において、接着材の塗
布工程を示す図（（ａ）は平面図，（ｂ）は断面図）で
ある。
【図５】図１の半導体装置の製造において、チップ搭載
工程における接着材の濡れ状態を示す図（（ａ）は平面
図，（ｂ）は断面図）である。
【図６】図１の半導体装置の製造において、基板搬送工
程における接着材の濡れ状態を示す図（（ａ）は平面
図，（ｂ）は断面図）である。
【図７】図１の半導体装置の製造において、キュア工程
における接着材の濡れ状態を示す図（（ａ）は平面図，
（ｂ）は断面図）である。
【図８】図１の半導体装置の製造において、ワイヤボン
ディング工程を示す断面図である。
【図９】図１の半導体装置の製造において、樹脂封止工
程を示す断面図である。
【図１０】図１の半導体装置の製造において、樹脂封止
工程が施された多数個取りの配線基板の平面図である。
【図１１】本発明の一実施形態の第１の変形例を示す配
線基板の要部平面図である。
【図１２】本発明の一実施形態の第２の変形例を示す配
線基板の要部平面図である。
【図１３】本発明の一実施形態の第３の変形例を示す配
線基板の要部平面図である。
【図１４】本発明の一実施形態の第４の変形例を示す配
線基板の図（（ａ）は平面図，（ｂ）は断面図）であ
る。
【図１５】従来の半導体装置の製造に用いられる配線基
板の一部分を示す図（（ａ）は平面図，（ｂ）は断面
図）である。
【図１６】従来の半導体装置の製造において、接着材の
塗布工程を示す図（（ａ）は平面図，（ｂ）は断面図）
である。
【図１７】従来の半導体装置の製造において、チップ搭
載工程における接着材の濡れ状態を示す図（（ａ）は平
面図，（ｂ）は断面図）である。
【図１８】従来の半導体装置の製造において、基板搬送
工程における接着材の濡れ状態を示す図（（ａ）は平面
図，（ｂ）は断面図）である。
【図１９】従来の半導体装置の製造において、キュア工
程における接着材の濡れ状態を示す図（（ａ）は平面
図，（ｂ）は断面図）である。
【図２０】従来の半導体装置の製造において、ワイヤボ
ンディング工程を示す断面図である。
【図２１】従来の半導体装置の製造において、樹脂封止
工程を示す断面図である。
【符号の説明】
１…半導体装置、２…配線基板、３…コア材、４，５…
配線、４ａ，５ａ…接続パッド、６，７…保護膜、８…
ベントホール、９…ダム、９ａ…溝、１０…引き寄せ抑
制手段、１１…溝、１２…突起、１５…半導体チップ、
１５ａ…接続パッド、１６…接着材、１６ａ…未充填領
域、１７…ボンディングワイヤ、１８…樹脂封止体、１
９…ボール状バンプ、２０…多数個取りの配線基板、２
１…モールド領域、２２…デバイス領域、２３…チップ
搭載領域、２５…搬送コレット。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 一志 山形県米沢市大字花沢字八木橋東３の3274 日立米沢電子株式会社内 (72)発明者 中嶋 英夫 山形県米沢市大字花沢字八木橋東３の3274 日立米沢電子株式会社内 Ｆターム(参考） 5F047 AA13 AB01 AB06 BA21 BB11

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 配線基板と、前記配線基板の一主面に設
    けられたチップ搭載領域と、前記チップ搭載領域に接着
    材を介在して接着される半導体チップとを有する半導体
    装置であって、 前記チップ搭載領域の前記接着材で覆われる領域に、前
    記配線基板と前記半導体チップとの間における毛細管現
    象によって生じる前記接着材の引き寄せを抑制する引き
    寄せ抑制手段が設けられていることを特徴とする半導体
    装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、 前記引き寄せ抑制手段は、前記チップ搭載領域の中心か
    ら周辺に向かう方向に対して横切るように設けられてい
    ることを特徴とする半導体装置。
  3. 【請求項３】 請求項１に記載の半導体装置において、 前記引き寄せ抑制手段は、溝若しくは突起で構成されて
    いることを特徴とする半導体装置。
  4. 【請求項４】 配線基板の一主面に設定されたチップ搭
    載領域にペースト状の接着材を塗布する（ａ）工程と、 前記チップ搭載領域に前記接着材を介在して半導体チッ
    プを配置する（ｂ）工程と、 前記接着材を硬化させて前記チップ搭載領域に前記半導
    体チップを接着固定する（ｃ）工程とを有する半導体装
    置の製造方法であって、 前記（ｂ）工程において、前記チップ搭載領域の前記接
    着材で覆われる領域に、前記配線基板と前記半導体チッ
    プとの間における毛細管現象によって生じる前記接着材
    の引き寄せを抑制する引き寄せ抑制手段が設けられてい
    ることを特徴とする半導体装置の製造方法。
  5. 【請求項５】 請求項４に記載の半導体装置の製造方法
    において、 前記引き寄せ抑制手段は、溝若しくは突起で構成されて
    いることを特徴とする半導体装置の製造方法。
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Cited By (5)

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