JP2003043984A - 表示パネル駆動装置 - Google Patents
表示パネル駆動装置Info
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- JP2003043984A JP2003043984A JP2001226944A JP2001226944A JP2003043984A JP 2003043984 A JP2003043984 A JP 2003043984A JP 2001226944 A JP2001226944 A JP 2001226944A JP 2001226944 A JP2001226944 A JP 2001226944A JP 2003043984 A JP2003043984 A JP 2003043984A
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- Japan
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- latch
- electrode
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- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【課題】 隣接するデータ電極間で逆相の駆動ＩＣ出力
を供給する場合、多大なピーク電流が流れ、誤動作の原
因となる虞がある。 【解決手段】 走査電極Yjに対応してハイレベルからロ
ウレベルになるラッチ２２２出力ＬＢ１、ＬＢ３と、走
査電極Yj+1に対応してハイレベルからロウレベルになる
ラッチ２２２出力ＬＢ２とを遅延させて、データ電極Ｘ
２に対応する電極単位ドライバ２２３出力の立ち上がり
と立ち下がりのタイミングとデータ電極Ｘ１、Ｘ３に対
応する電極単位ドライバ２２３出力の立ち下がりと立ち
上がりのタイミングをずらすことにより、データ電極Ｘ
２と隣接するデータ電極Ｘ１，Ｘ３とで互いに逆相とな
る出力を供給する場合でも、線間容量Ｃｗには、充電電
流と放電電流が同時に流れることはなく、従来よりピー
ク電流を抑えることができる。
を供給する場合、多大なピーク電流が流れ、誤動作の原
因となる虞がある。 【解決手段】 走査電極Yjに対応してハイレベルからロ
ウレベルになるラッチ２２２出力ＬＢ１、ＬＢ３と、走
査電極Yj+1に対応してハイレベルからロウレベルになる
ラッチ２２２出力ＬＢ２とを遅延させて、データ電極Ｘ
２に対応する電極単位ドライバ２２３出力の立ち上がり
と立ち下がりのタイミングとデータ電極Ｘ１、Ｘ３に対
応する電極単位ドライバ２２３出力の立ち下がりと立ち
上がりのタイミングをずらすことにより、データ電極Ｘ
２と隣接するデータ電極Ｘ１，Ｘ３とで互いに逆相とな
る出力を供給する場合でも、線間容量Ｃｗには、充電電
流と放電電流が同時に流れることはなく、従来よりピー
ク電流を抑えることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、表示パネル駆動装
置に関し、特に交流駆動型プラズマディスプレイパネル
（以下ＰＤＰと記す）やエレクトロルミネセンス（Ｅ
Ｌ）などの容量性負荷をパルス駆動するデータ電極駆動
装置に関する。
置に関し、特に交流駆動型プラズマディスプレイパネル
（以下ＰＤＰと記す）やエレクトロルミネセンス（Ｅ
Ｌ）などの容量性負荷をパルス駆動するデータ電極駆動
装置に関する。
【０００２】
【従来の技術】駆動装置を含む一般的な交流駆動型のＰ
ＤＰについて、図４を参照して説明する。図に示すよう
に、ＰＤＰ１０は、一方の面にｎ本のデータ電極Ｘ１〜
Ｘｉ〜Ｘｎを垂直方向に延在し水平方向に並設し、所定
の間隔をもって配置される対向面にｍ本の走査電極Ｙ１
〜Ｙｊ〜Ｙｍおよび共通電極Ｚを水平方向に延在し垂直
方向に交互に並設している。共通電極Ｚは、各走査電極
Ｙ１〜Ｙｍと近接して配置し対を成していて、その一端
を共通に接続している。これらの近接したＸ，Ｙ，Ｚの
３種類の電極は電気的に絶縁されており、相互間の容量
による結合関係にある。各データ電極Ｘｉと各走査電極
Ｙｊ及び共通電極Ｚとの交点を含んで表示セルＣ（ｉ，
ｊ）を構成する。表示セルは、水平方向の３つずつをＲ
（赤）、Ｇ（緑）、Ｂ（青）のサブ画素とし、このサブ
画素３つで１つの画素をなす。そして、ＰＤＰ１０を駆
動するために、各データ電極Ｘ１〜Ｘｎには、それぞれ
に対応する出力端子を備えるデータ電極駆動ＩＣ２０が
接続され、各走査電極Ｙ１〜Ｙｍには、それぞれに対応
する出力端子を備える走査電極駆動ＩＣ３０が接続さ
れ、共通電極Ｚには、共通電極駆動回路４０が接続され
ている。尚、図では、データ電極駆動ＩＣ２０および走
査電極駆動ＩＣ３０をそれぞれ１個のＩＣで示している
が、ＰＤＰ１０のデータ電極Ｘおよび走査電極Ｙの本数
が多い場合は、複数のデータ電極駆動ＩＣ２０および走
査電極駆動ＩＣ３０を並置することが多い。
ＤＰについて、図４を参照して説明する。図に示すよう
に、ＰＤＰ１０は、一方の面にｎ本のデータ電極Ｘ１〜
Ｘｉ〜Ｘｎを垂直方向に延在し水平方向に並設し、所定
の間隔をもって配置される対向面にｍ本の走査電極Ｙ１
〜Ｙｊ〜Ｙｍおよび共通電極Ｚを水平方向に延在し垂直
方向に交互に並設している。共通電極Ｚは、各走査電極
Ｙ１〜Ｙｍと近接して配置し対を成していて、その一端
を共通に接続している。これらの近接したＸ，Ｙ，Ｚの
３種類の電極は電気的に絶縁されており、相互間の容量
による結合関係にある。各データ電極Ｘｉと各走査電極
Ｙｊ及び共通電極Ｚとの交点を含んで表示セルＣ（ｉ，
ｊ）を構成する。表示セルは、水平方向の３つずつをＲ
（赤）、Ｇ（緑）、Ｂ（青）のサブ画素とし、このサブ
画素３つで１つの画素をなす。そして、ＰＤＰ１０を駆
動するために、各データ電極Ｘ１〜Ｘｎには、それぞれ
に対応する出力端子を備えるデータ電極駆動ＩＣ２０が
接続され、各走査電極Ｙ１〜Ｙｍには、それぞれに対応
する出力端子を備える走査電極駆動ＩＣ３０が接続さ
れ、共通電極Ｚには、共通電極駆動回路４０が接続され
ている。尚、図では、データ電極駆動ＩＣ２０および走
査電極駆動ＩＣ３０をそれぞれ１個のＩＣで示している
が、ＰＤＰ１０のデータ電極Ｘおよび走査電極Ｙの本数
が多い場合は、複数のデータ電極駆動ＩＣ２０および走
査電極駆動ＩＣ３０を並置することが多い。
【０００３】このＰＤＰ１０の動作原理を説明する。点
灯される表示セルＣ（ｉ１，ｊ１）に対応するデータ電
極Ｘｉ１と走査電極Ｙｊ１との間には放電が生じる高い
電圧のパルス信号を供給し、非点灯の表示セルＣ（ｉ
２，ｊ２）に対応するデータ電極Ｘｉ２と走査電極Ｙｊ
２との間には放電が生じない低い電圧を供給して書込み
が行われる。このデータの書込みは１つの走査電極Ｙｊ
に対応する表示セルＣ（１，ｊ）〜Ｃ（ｎ，ｊ）で同時
に行われる。そして、各走査電極Ｙ１〜Ｙｍについて順
次に書込みが行われると、各走査電極Ｙ１〜Ｙｍと共通
電極Ｚとの間に、点灯セルでは放電を維持するが、非点
灯セルで新たな放電が生じることのない電圧の交流電圧
が所定の維持時間供給されて放電を維持する。このよう
に点灯と非点灯の２値表示で所定の維持時間の表示を行
うサブフィールドがそれぞれ維持時間を異ならせて複数
設定され、それを重ねて１フィールドの諧調表示が行わ
れる。すなわち、最も明るく表示される表示セルではす
べてのサブフィールドで点灯となる書込みが行われ、比
較的明るく表示される表示セルでは合計の維持時間が長
くなるように選ばれたサブフィールドで点灯となる書込
みが行われ、比較的暗く表示される表示セルでは合計の
維持時間が短くなるように選ばれたサブフィールドで点
灯となる書込みが行われ、最も暗く表示される表示セル
ではすべてのサブフィールドで非点灯となる書込みが行
われる。
灯される表示セルＣ（ｉ１，ｊ１）に対応するデータ電
極Ｘｉ１と走査電極Ｙｊ１との間には放電が生じる高い
電圧のパルス信号を供給し、非点灯の表示セルＣ（ｉ
２，ｊ２）に対応するデータ電極Ｘｉ２と走査電極Ｙｊ
２との間には放電が生じない低い電圧を供給して書込み
が行われる。このデータの書込みは１つの走査電極Ｙｊ
に対応する表示セルＣ（１，ｊ）〜Ｃ（ｎ，ｊ）で同時
に行われる。そして、各走査電極Ｙ１〜Ｙｍについて順
次に書込みが行われると、各走査電極Ｙ１〜Ｙｍと共通
電極Ｚとの間に、点灯セルでは放電を維持するが、非点
灯セルで新たな放電が生じることのない電圧の交流電圧
が所定の維持時間供給されて放電を維持する。このよう
に点灯と非点灯の２値表示で所定の維持時間の表示を行
うサブフィールドがそれぞれ維持時間を異ならせて複数
設定され、それを重ねて１フィールドの諧調表示が行わ
れる。すなわち、最も明るく表示される表示セルではす
べてのサブフィールドで点灯となる書込みが行われ、比
較的明るく表示される表示セルでは合計の維持時間が長
くなるように選ばれたサブフィールドで点灯となる書込
みが行われ、比較的暗く表示される表示セルでは合計の
維持時間が短くなるように選ばれたサブフィールドで点
灯となる書込みが行われ、最も暗く表示される表示セル
ではすべてのサブフィールドで非点灯となる書込みが行
われる。
【０００４】上記の動作原理に基づくＰＤＰ１０の駆動
方法について、１サブフィールド分を図５を参照して説
明する。この１サブフィールドの期間は、予備放電期間
と、データ書込み期間と、維持放電期間とに区分され
る。最初の予備放電期間では、負の消去パルスＶａｐを
走査電極Ｙ１〜Ｙｍに、負の予備放電パルスＶｐを共通
電極Ｚにそれぞれ供給して前のフレームの表示内容を消
去すると共に新たなデータの書込みのための壁電荷の準
備を行う。次のデータ書込み期間では、表示データに基
づき書込みを線順次に行う。データ電極Ｘｉ（ｉ＝１〜
ｎ）には、点灯セルに対して正のデータパルス電圧Ｖｄ
を、非点灯セルには０ｖを出力する。先ず走査電極Ｙ１
を負の走査パルスＶｗに選択すると、点灯セルのデー
タ，走査両電極間で書込み放電が行われて壁電荷を形成
する。以下、Ｙ２〜Ｙｍの走査電極についてもこの順
に、同様の動作を行う。次の維持放電期間では、共通電
極Ｚと走査電極Ｙ１〜Ｙｍの全てに負の維持パルス電圧
Ｖｓを交互に繰り返して出力して、上記書込み動作で壁
電荷が形成されたセルで所定の維持期間放電を維持す
る。
方法について、１サブフィールド分を図５を参照して説
明する。この１サブフィールドの期間は、予備放電期間
と、データ書込み期間と、維持放電期間とに区分され
る。最初の予備放電期間では、負の消去パルスＶａｐを
走査電極Ｙ１〜Ｙｍに、負の予備放電パルスＶｐを共通
電極Ｚにそれぞれ供給して前のフレームの表示内容を消
去すると共に新たなデータの書込みのための壁電荷の準
備を行う。次のデータ書込み期間では、表示データに基
づき書込みを線順次に行う。データ電極Ｘｉ（ｉ＝１〜
ｎ）には、点灯セルに対して正のデータパルス電圧Ｖｄ
を、非点灯セルには０ｖを出力する。先ず走査電極Ｙ１
を負の走査パルスＶｗに選択すると、点灯セルのデー
タ，走査両電極間で書込み放電が行われて壁電荷を形成
する。以下、Ｙ２〜Ｙｍの走査電極についてもこの順
に、同様の動作を行う。次の維持放電期間では、共通電
極Ｚと走査電極Ｙ１〜Ｙｍの全てに負の維持パルス電圧
Ｖｓを交互に繰り返して出力して、上記書込み動作で壁
電荷が形成されたセルで所定の維持期間放電を維持す
る。
【０００５】次にデータ電極駆動ＩＣ２０の従来例につ
いて図６を参照して説明する。尚、説明を簡明にするた
めにデータ電極を３個（Ｘ１，Ｘ２，Ｘ３）として説明
する。データ電極駆動ＩＣ２０としての従来例のデータ
電極駆動ＩＣ１２０は、クロックＣＬＫに同期してシリ
アルに入力されるデータＤＡをパラレルにして出力Ｓ１
〜Ｓ３として順次出力するシフトレジスタ１２１と、出
力Ｓ１〜Ｓ３を順次取込み保持しラッチイネーブル信号
ＬＥに同期して同時に出力Ｌ１〜Ｌ３として出力するラ
ッチ１２２と、ラッチ１２２からの出力Ｌ１〜Ｌ３をデ
ータ電極Ｘ１，Ｘ２，Ｘ３を駆動可能な能力に高めて出
力端子Ｏ１，Ｏ２，Ｏ３へ出力する電極単位ドライバ１
２３とを有している。
いて図６を参照して説明する。尚、説明を簡明にするた
めにデータ電極を３個（Ｘ１，Ｘ２，Ｘ３）として説明
する。データ電極駆動ＩＣ２０としての従来例のデータ
電極駆動ＩＣ１２０は、クロックＣＬＫに同期してシリ
アルに入力されるデータＤＡをパラレルにして出力Ｓ１
〜Ｓ３として順次出力するシフトレジスタ１２１と、出
力Ｓ１〜Ｓ３を順次取込み保持しラッチイネーブル信号
ＬＥに同期して同時に出力Ｌ１〜Ｌ３として出力するラ
ッチ１２２と、ラッチ１２２からの出力Ｌ１〜Ｌ３をデ
ータ電極Ｘ１，Ｘ２，Ｘ３を駆動可能な能力に高めて出
力端子Ｏ１，Ｏ２，Ｏ３へ出力する電極単位ドライバ１
２３とを有している。
【０００６】次に、このデータ電極駆動ＩＣ１２０の動
作について図７を併用して説明する。尚、データ電極Ｘ
２と隣接するデータ電極Ｘ１，Ｘ３とで出力が逆相とな
る場合について説明する。クロックＣＬＫに同期してデ
ータＤＡがシフトレジスタ１２１に供給され、シフトレ
ジスタ１２１の各ビットからの出力Ｓ１、Ｓ２、Ｓ３と
して、例えば、出力Ｓ２が走査電極Yjに対応してハイレ
ベル、走査電極Yj+1に対応してロウレベル、出力Ｓ１，
Ｓ３が走査電極Yjに対応してロウレベル、走査電極Yj+1
に対応してハイレベルで出力されている。ラッチイネー
ブル信号ＬＥのパルスの立ち上がりが時刻Ｔ１ｊ、Ｔ１
（ｊ＋１）のタイミングでラッチ１２２へ供給されてい
る。
作について図７を併用して説明する。尚、データ電極Ｘ
２と隣接するデータ電極Ｘ１，Ｘ３とで出力が逆相とな
る場合について説明する。クロックＣＬＫに同期してデ
ータＤＡがシフトレジスタ１２１に供給され、シフトレ
ジスタ１２１の各ビットからの出力Ｓ１、Ｓ２、Ｓ３と
して、例えば、出力Ｓ２が走査電極Yjに対応してハイレ
ベル、走査電極Yj+1に対応してロウレベル、出力Ｓ１，
Ｓ３が走査電極Yjに対応してロウレベル、走査電極Yj+1
に対応してハイレベルで出力されている。ラッチイネー
ブル信号ＬＥのパルスの立ち上がりが時刻Ｔ１ｊ、Ｔ１
（ｊ＋１）のタイミングでラッチ１２２へ供給されてい
る。
【０００７】ラッチ１２２からの出力Ｌ２は走査電極Yj
に対応して時刻Ｔ１ｊにハイレベル、走査電極Yj+1に対
応して時刻Ｔ１（ｊ＋１）にロウレベル、出力Ｌ１，Ｌ
３は走査電極Yjに対応して時刻Ｔ１ｊにロウレベル、走
査電極Yj+1に対応して時刻Ｔ１（ｊ＋１）にハイレベル
となる。この出力Ｌ１，Ｌ２，Ｌ３が各電極単位ドライ
バ１２３に入力されると、走査電極Yjに対応して時刻Ｔ
１ｊに、出力端子Ｏ２において０ｖからデータパルス電
圧Ｖｄへの立ち上がり出力の変化を始めると同時に、出
力端子Ｏ１，Ｏ３においてデータパルス電圧Ｖｄから０
ｖへの立ち下がり出力の変化を始め、走査電極Yj+1に対
応して時刻Ｔ１（ｊ＋１）に、出力端子Ｏ２においてデ
ータパルス電圧Ｖｄから０ｖへの立ち下がり出力の変化
を始めると同時に、出力端子Ｏ１，Ｏ３において０ｖか
らデータパルス電圧Ｖｄへの立ち上がり出力の変化を始
める。
に対応して時刻Ｔ１ｊにハイレベル、走査電極Yj+1に対
応して時刻Ｔ１（ｊ＋１）にロウレベル、出力Ｌ１，Ｌ
３は走査電極Yjに対応して時刻Ｔ１ｊにロウレベル、走
査電極Yj+1に対応して時刻Ｔ１（ｊ＋１）にハイレベル
となる。この出力Ｌ１，Ｌ２，Ｌ３が各電極単位ドライ
バ１２３に入力されると、走査電極Yjに対応して時刻Ｔ
１ｊに、出力端子Ｏ２において０ｖからデータパルス電
圧Ｖｄへの立ち上がり出力の変化を始めると同時に、出
力端子Ｏ１，Ｏ３においてデータパルス電圧Ｖｄから０
ｖへの立ち下がり出力の変化を始め、走査電極Yj+1に対
応して時刻Ｔ１（ｊ＋１）に、出力端子Ｏ２においてデ
ータパルス電圧Ｖｄから０ｖへの立ち下がり出力の変化
を始めると同時に、出力端子Ｏ１，Ｏ３において０ｖか
らデータパルス電圧Ｖｄへの立ち上がり出力の変化を始
める。
【０００８】
【発明が解決しようとする課題】ところで、ＰＤＰ１０
の等価容量は、図８に示すように、データ電極Ｘ１，Ｘ
２間およびデータ電極Ｘ２，Ｘ３間の線間容量Ｃｗと、
各データ電極Ｘ１，Ｘ２，Ｘ３と走査電極Yj間のパネル
容量Ｃｐとで表され、データ電極駆動ＩＣ１２０を用い
て、データ電極Ｘ２と隣接する両側のデータ電極Ｘ１，
Ｘ３とに互いに逆相となる出力を供給する場合、線間容
量Ｃｗには、走査電極Yjに対応して、データ電極Ｘ２か
らの充電電流とデータ電極Ｘ１，Ｘ３への放電電流が同
時に流れ、また、走査電極Yj+1に対応して、データ電極
Ｘ１，Ｘ３からの充電電流とデータ電極Ｘ２への放電電
流が同時に流れ、見かけの容量が２倍となり、多大なピ
ーク電流が流れ、この電流の影響で電源の揺れが大きく
なりシフトレジスタやラッチのロジック部の誤動作の原
因となる虞があった。従って、本発明は上記の問題点を
解決するためになされたもので、隣接するデータ電極間
で駆動装置からの出力が逆相となる場合でも線間容量Ｃ
ｗに充放電電流が同時に流れない表示パネル駆動装置を
提供することを目的とする。
の等価容量は、図８に示すように、データ電極Ｘ１，Ｘ
２間およびデータ電極Ｘ２，Ｘ３間の線間容量Ｃｗと、
各データ電極Ｘ１，Ｘ２，Ｘ３と走査電極Yj間のパネル
容量Ｃｐとで表され、データ電極駆動ＩＣ１２０を用い
て、データ電極Ｘ２と隣接する両側のデータ電極Ｘ１，
Ｘ３とに互いに逆相となる出力を供給する場合、線間容
量Ｃｗには、走査電極Yjに対応して、データ電極Ｘ２か
らの充電電流とデータ電極Ｘ１，Ｘ３への放電電流が同
時に流れ、また、走査電極Yj+1に対応して、データ電極
Ｘ１，Ｘ３からの充電電流とデータ電極Ｘ２への放電電
流が同時に流れ、見かけの容量が２倍となり、多大なピ
ーク電流が流れ、この電流の影響で電源の揺れが大きく
なりシフトレジスタやラッチのロジック部の誤動作の原
因となる虞があった。従って、本発明は上記の問題点を
解決するためになされたもので、隣接するデータ電極間
で駆動装置からの出力が逆相となる場合でも線間容量Ｃ
ｗに充放電電流が同時に流れない表示パネル駆動装置を
提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る表示パネル
駆動装置は、複数本のデータ電極と走査電極とが直交配
置されその交点に容量性負荷の表示セルが形成された表
示パネルの各データ電極をパルス駆動して表示セルの点
灯または非点灯のデータを書込む表示パネル駆動装置に
おいて、各データのうち、点灯から非点灯または非点灯
から点灯のデータに変化するときのデータのみ、書込み
タイミングをずらすことを特徴とする。また、本発明に
係る表示パネル駆動装置は、複数本のデータ電極と走査
電極とが直交配置されその交点に容量性負荷の表示セル
が形成された表示パネルの各データ電極をパルス駆動し
て表示セルの点灯または非点灯のデータを書込むための
データをシリアル入力してパラレル出力するシフトレジ
スタと、シフトレジスタからのデータをラッチイネーブ
ル源信号に基づきラッチするラッチと、ラッチからのデ
ータを駆動能力を高めて出力する電極単位ドライバとを
具備した表示パネル駆動装置において、ラッチが第１ラ
ッチと第２ラッチの２段からなり、ラッチイネーブル源
信号に同期して、各データ電極に対応するシフトレジス
タ出力と第２ラッチ出力とを比較し、その比較結果に基
づき、第１ラッチをラッチする第１ラッチイネーブル信
号と第２ラッチをラッチする第２ラッチイネーブル信号
とを生成するラッチイネーブル信号制御回路を有し、各
データのうち、点灯から非点灯または非点灯から点灯の
データに変化するときのデータのみ、第２ラッチイネー
ブル信号により書込みタイミングをずらすことを特徴と
する。
駆動装置は、複数本のデータ電極と走査電極とが直交配
置されその交点に容量性負荷の表示セルが形成された表
示パネルの各データ電極をパルス駆動して表示セルの点
灯または非点灯のデータを書込む表示パネル駆動装置に
おいて、各データのうち、点灯から非点灯または非点灯
から点灯のデータに変化するときのデータのみ、書込み
タイミングをずらすことを特徴とする。また、本発明に
係る表示パネル駆動装置は、複数本のデータ電極と走査
電極とが直交配置されその交点に容量性負荷の表示セル
が形成された表示パネルの各データ電極をパルス駆動し
て表示セルの点灯または非点灯のデータを書込むための
データをシリアル入力してパラレル出力するシフトレジ
スタと、シフトレジスタからのデータをラッチイネーブ
ル源信号に基づきラッチするラッチと、ラッチからのデ
ータを駆動能力を高めて出力する電極単位ドライバとを
具備した表示パネル駆動装置において、ラッチが第１ラ
ッチと第２ラッチの２段からなり、ラッチイネーブル源
信号に同期して、各データ電極に対応するシフトレジス
タ出力と第２ラッチ出力とを比較し、その比較結果に基
づき、第１ラッチをラッチする第１ラッチイネーブル信
号と第２ラッチをラッチする第２ラッチイネーブル信号
とを生成するラッチイネーブル信号制御回路を有し、各
データのうち、点灯から非点灯または非点灯から点灯の
データに変化するときのデータのみ、第２ラッチイネー
ブル信号により書込みタイミングをずらすことを特徴と
する。
【００１０】
【発明の実施の形態】以下に、本発明に基づき表示パネ
ル駆動装置の一実施例のＰＤＰのデータ電極駆動ＩＣを
図１を参照して説明する。尚、説明を簡明にするために
データ電極を３個（Ｘ１，Ｘ２，Ｘ３）として説明す
る。データ電極駆動ＩＣ２０としてのデータ電極駆動Ｉ
Ｃ２２０は、クロックＣＬＫに同期してシリアルに入力
されるデータＤＡをパラレルにして出力Ｓ１〜Ｓ３とし
て順次出力するシフトレジスタ２２１と、出力Ｓ１〜Ｓ
３を順次取込み保持し出力ＬＡ１〜ＬＡ３として出力す
る第１ラッチである１段目のハーフラッチ２２２Ａおよ
び出力ＬＢ１〜ＬＢ３として出力する第２ラッチである
２段目のハーフラッチ２２２Ｂとからなるラッチ２２２
と、ラッチ２２２からの出力ＬＢ１〜ＬＢ３をデータ電
極Ｘ１，Ｘ２，Ｘ３を駆動可能な能力に高めて出力端子
Ｏ１，Ｏ２，Ｏ３へ出力する電極単位ドライバ２２３
と、ラッチイネーブル源信号であるラッチイネーブル信
号ＬＥに基づいて、ハーフラッチ２２２Ａへのラッチイ
ネーブル信号ＬＥＡを生成するとともに、ハーフラッチ
２２２Ｂからの出力ＬＢ１〜ＬＢ３とシフトレジスタ２
２１からの出力Ｓ１〜Ｓ３とを比較し、出力ＬＢ１〜Ｌ
Ｂ３と出力Ｓ１〜Ｓ３とがそれぞれハイレベルとロウレ
ベルのときのみラッチタイミングをずらすハーフラッチ
２２２Ｂへのラッチイネーブル信号ＬＥＢ１〜ＬＥＢ３
を生成するラッチイネーブル信号制御回路２２４とを有
している。
ル駆動装置の一実施例のＰＤＰのデータ電極駆動ＩＣを
図１を参照して説明する。尚、説明を簡明にするために
データ電極を３個（Ｘ１，Ｘ２，Ｘ３）として説明す
る。データ電極駆動ＩＣ２０としてのデータ電極駆動Ｉ
Ｃ２２０は、クロックＣＬＫに同期してシリアルに入力
されるデータＤＡをパラレルにして出力Ｓ１〜Ｓ３とし
て順次出力するシフトレジスタ２２１と、出力Ｓ１〜Ｓ
３を順次取込み保持し出力ＬＡ１〜ＬＡ３として出力す
る第１ラッチである１段目のハーフラッチ２２２Ａおよ
び出力ＬＢ１〜ＬＢ３として出力する第２ラッチである
２段目のハーフラッチ２２２Ｂとからなるラッチ２２２
と、ラッチ２２２からの出力ＬＢ１〜ＬＢ３をデータ電
極Ｘ１，Ｘ２，Ｘ３を駆動可能な能力に高めて出力端子
Ｏ１，Ｏ２，Ｏ３へ出力する電極単位ドライバ２２３
と、ラッチイネーブル源信号であるラッチイネーブル信
号ＬＥに基づいて、ハーフラッチ２２２Ａへのラッチイ
ネーブル信号ＬＥＡを生成するとともに、ハーフラッチ
２２２Ｂからの出力ＬＢ１〜ＬＢ３とシフトレジスタ２
２１からの出力Ｓ１〜Ｓ３とを比較し、出力ＬＢ１〜Ｌ
Ｂ３と出力Ｓ１〜Ｓ３とがそれぞれハイレベルとロウレ
ベルのときのみラッチタイミングをずらすハーフラッチ
２２２Ｂへのラッチイネーブル信号ＬＥＢ１〜ＬＥＢ３
を生成するラッチイネーブル信号制御回路２２４とを有
している。
【００１１】ラッチイネーブル信号制御回路２２４は、
例えば、図２に示すように、ハーフラッチ２２２Ｂから
の出力ＬＢ１〜ＬＢ３とシフトレジスタ２２１からの出
力Ｓ１〜Ｓ３とを比較する比較回路５０と、ハーフラッ
チ２２２Ａへのラッチイネーブル信号ＬＥＡを生成する
とともに、比較回路５０からの出力に基づいて出力ＬＢ
１〜ＬＢ３と出力Ｓ１〜Ｓ３とがそれぞれハイレベルと
ロウレベルのときのみラッチタイミングをずらすハーフ
ラッチ２２２Ｂへのラッチイネーブル信号ＬＥＢ１〜Ｌ
ＥＢ３を生成するラッチイネーブル信号生成回路６０と
を有している。比較回路５０は、ＮＯＴ回路５１
（１），５１（２），５１（３）とＮＡＮＤ回路５２
（１），５２（２），５２（３）とからなり、出力Ｓ１
〜Ｓ３がＮＯＴ回路５１（１），５１（２），５１
（３）を介してＮＡＮＤ回路５２（１），５２（２），
５２（３）の一方の入力に供給され、出力ＬＢ１〜ＬＢ
３がＮＡＮＤ回路５２（１），５２（２），５２（３）
の他方の入力に供給される構成となっている。ラッチイ
ネーブル信号生成回路６０は、ＮＯＴ回路６１，６２
と、ＮＯＴ回路が偶数で段接続されて構成される遅延回
路６３と、ＯＲ回路６４（１），６４（２），６４
（３）とからなり、ラッチイネーブル信号ＬＥがＮＯＴ
回路６１，６２を介してラッチイネーブル信号ＬＥＡと
して出力され、ラッチイネーブル信号ＬＥが遅延回路６
３を介してＯＲ回路６４（１），６４（２），６４
（３）の一方の入力に供給されるとともに、他方の入力
にＮＡＮＤ回路５２（１），５２（２），５２（３）の
出力が供給され、ＯＲ回路６４（１），６４（２），６
４（３）からラッチイネーブル信号ＬＥＢ１〜ＬＥＢ３
が出力される構成となっている。
例えば、図２に示すように、ハーフラッチ２２２Ｂから
の出力ＬＢ１〜ＬＢ３とシフトレジスタ２２１からの出
力Ｓ１〜Ｓ３とを比較する比較回路５０と、ハーフラッ
チ２２２Ａへのラッチイネーブル信号ＬＥＡを生成する
とともに、比較回路５０からの出力に基づいて出力ＬＢ
１〜ＬＢ３と出力Ｓ１〜Ｓ３とがそれぞれハイレベルと
ロウレベルのときのみラッチタイミングをずらすハーフ
ラッチ２２２Ｂへのラッチイネーブル信号ＬＥＢ１〜Ｌ
ＥＢ３を生成するラッチイネーブル信号生成回路６０と
を有している。比較回路５０は、ＮＯＴ回路５１
（１），５１（２），５１（３）とＮＡＮＤ回路５２
（１），５２（２），５２（３）とからなり、出力Ｓ１
〜Ｓ３がＮＯＴ回路５１（１），５１（２），５１
（３）を介してＮＡＮＤ回路５２（１），５２（２），
５２（３）の一方の入力に供給され、出力ＬＢ１〜ＬＢ
３がＮＡＮＤ回路５２（１），５２（２），５２（３）
の他方の入力に供給される構成となっている。ラッチイ
ネーブル信号生成回路６０は、ＮＯＴ回路６１，６２
と、ＮＯＴ回路が偶数で段接続されて構成される遅延回
路６３と、ＯＲ回路６４（１），６４（２），６４
（３）とからなり、ラッチイネーブル信号ＬＥがＮＯＴ
回路６１，６２を介してラッチイネーブル信号ＬＥＡと
して出力され、ラッチイネーブル信号ＬＥが遅延回路６
３を介してＯＲ回路６４（１），６４（２），６４
（３）の一方の入力に供給されるとともに、他方の入力
にＮＡＮＤ回路５２（１），５２（２），５２（３）の
出力が供給され、ＯＲ回路６４（１），６４（２），６
４（３）からラッチイネーブル信号ＬＥＢ１〜ＬＥＢ３
が出力される構成となっている。
【００１２】ラッチイネーブル信号制御回路２２４にラ
ッチイネーブル信号ＬＥ、出力ＬＢ１〜ＬＢ３および出
力Ｓ１〜Ｓ３が供給されると、表１に示すように、出力
ＬＢがハイレベル、出力Ｓがロウレベルのときに遅延回
路６３の出力がハイレベルになると、ラッチイネーブル
信号ＬＥＢがハイレベルとなる。すなわち、出力ＬＢが
ハイレベルからロウレベルに変化するのは、ラッチイネ
ーブル信号ＬＥ（ＬＥＡ）に対して、遅延時間ｔｄ後で
ある。遅延時間ｔｄは、出力端子Ｏ１，Ｏ２，Ｏ３にお
いて、０ｖからデータパルス電圧Ｖｄへの立ち上がりお
よびデータパルス電圧Ｖｄから０ｖへの立ち下がりに要
する各時間と同程度またはそれより長く設定する。
ッチイネーブル信号ＬＥ、出力ＬＢ１〜ＬＢ３および出
力Ｓ１〜Ｓ３が供給されると、表１に示すように、出力
ＬＢがハイレベル、出力Ｓがロウレベルのときに遅延回
路６３の出力がハイレベルになると、ラッチイネーブル
信号ＬＥＢがハイレベルとなる。すなわち、出力ＬＢが
ハイレベルからロウレベルに変化するのは、ラッチイネ
ーブル信号ＬＥ（ＬＥＡ）に対して、遅延時間ｔｄ後で
ある。遅延時間ｔｄは、出力端子Ｏ１，Ｏ２，Ｏ３にお
いて、０ｖからデータパルス電圧Ｖｄへの立ち上がりお
よびデータパルス電圧Ｖｄから０ｖへの立ち下がりに要
する各時間と同程度またはそれより長く設定する。
【００１３】
【表１】
【００１４】次に、このデータ電極駆動ＩＣ２２０の動
作について図３を併用して説明する。尚、データ電極Ｘ
２と隣接する両側のデータ電極Ｘ１，Ｘ３とで出力が逆
相となる場合について説明する。クロックＣＬＫに同期
してデータＤＡがシフトレジスタ２２１に供給され、シ
フトレジスタ２２１の各ビットからの出力Ｓ１〜Ｓ３と
して、例えば、出力Ｓ２が走査電極Yjに対応してハイレ
ベル、走査電極Yj+1に対応してロウレベル、出力Ｓ１，
Ｓ３が走査電極Yjに対応してロウレベル、走査電極Yj+1
に対応してハイレベルで出力されている。ラッチイネー
ブル信号ＬＥのパルスの立ち上がりが時刻Ｔ１ｊ，Ｔ１
（ｊ＋１）のタイミングでラッチイネーブル信号制御回
路２２４へ供給されている。
作について図３を併用して説明する。尚、データ電極Ｘ
２と隣接する両側のデータ電極Ｘ１，Ｘ３とで出力が逆
相となる場合について説明する。クロックＣＬＫに同期
してデータＤＡがシフトレジスタ２２１に供給され、シ
フトレジスタ２２１の各ビットからの出力Ｓ１〜Ｓ３と
して、例えば、出力Ｓ２が走査電極Yjに対応してハイレ
ベル、走査電極Yj+1に対応してロウレベル、出力Ｓ１，
Ｓ３が走査電極Yjに対応してロウレベル、走査電極Yj+1
に対応してハイレベルで出力されている。ラッチイネー
ブル信号ＬＥのパルスの立ち上がりが時刻Ｔ１ｊ，Ｔ１
（ｊ＋１）のタイミングでラッチイネーブル信号制御回
路２２４へ供給されている。
【００１５】ラッチイネーブル信号制御回路２２４から
ラッチイネーブル信号ＬＥＡのパルスの立ち上がりが時
刻Ｔ１ｊ，Ｔ１（ｊ＋１）のタイミングで１段目のハー
フラッチ２２２Ａの各ビットに供給され、ハーフラッチ
２２２Ａの各ビットがこのタイミングでラッチされ、ハ
ーフラッチ２２２Ａの各ビットから出力ＬＡ１〜ＬＡ３
がハーフラッチ２２２Ｂに供給される。ハーフラッチ２
２２Ａからの出力ＬＡ２は走査電極Yjに対応して時刻Ｔ
１ｊにハイレベル、走査電極Yj+1に対応して時刻Ｔ１
（ｊ＋１）にロウレベル、出力ＬＡ１，ＬＡ３は走査電
極Yjに対応して時刻Ｔ１ｊにロウレベル、走査電極Yj+1
に対応して時刻Ｔ１（ｊ＋１）にハイレベルとなる。
ラッチイネーブル信号ＬＥＡのパルスの立ち上がりが時
刻Ｔ１ｊ，Ｔ１（ｊ＋１）のタイミングで１段目のハー
フラッチ２２２Ａの各ビットに供給され、ハーフラッチ
２２２Ａの各ビットがこのタイミングでラッチされ、ハ
ーフラッチ２２２Ａの各ビットから出力ＬＡ１〜ＬＡ３
がハーフラッチ２２２Ｂに供給される。ハーフラッチ２
２２Ａからの出力ＬＡ２は走査電極Yjに対応して時刻Ｔ
１ｊにハイレベル、走査電極Yj+1に対応して時刻Ｔ１
（ｊ＋１）にロウレベル、出力ＬＡ１，ＬＡ３は走査電
極Yjに対応して時刻Ｔ１ｊにロウレベル、走査電極Yj+1
に対応して時刻Ｔ１（ｊ＋１）にハイレベルとなる。
【００１６】ラッチイネーブル信号制御回路２２４に
は、ハーフラッチ２２２Ｂの各ビットからの出力ＬＢ１
〜ＬＢ３とシフトレジスタ２２１の各ビットからの出力
Ｓ１〜Ｓ３とが供給されている。ラッチイネーブル信号
制御回路２２４内の比較回路５０で出力ＬＢ１〜ＬＢ３
と出力Ｓ１〜Ｓ３とがそれぞれ比較され、その比較結果
がラッチイネーブル信号制御回路２２４内のラッチイネ
ーブル信号生成回路６０に供給されている。ラッチイネ
ーブル信号生成回路６０内では、ラッチイネーブル信号
ＬＥが遅延回路６３を介して時間ｔｄの遅れでＯＲ回路
６４（１）、６４（２）、６４（３）の一方の入力に供
給され、他方の入力に比較回路５０の比較結果が供給さ
れている。ＯＲ回路６４（１）、６４（２）、６４
（３）の出力がラッチイネーブル信号生成回路６０から
ラッチイネーブル信号ＬＥＢ１〜ＬＥＢ３として２段目
のハーフラッチ２２２Ｂの各ビットに供給されている。
ラッチイネーブル信号ＬＥＢ１〜ＬＥＢ３のパルスの立
ち上がりで、ハーフラッチ２２２Ｂの各ビットはラッチ
され、ハーフラッチ２２２Ｂの各ビットから出力ＬＢ１
〜ＬＢ３が電極単位ドライバ２２３に供給される。ラッ
チイネーブル信号ＬＥＢ１〜ＬＥＢ３の時刻Ｔ１ｊの直
前の状態は、ラッチイネーブル信号ＬＥＢ２はハイレベ
ル、ラッチイネーブル信号ＬＥＢ１，ＬＥＢ３はロウレ
ベルとなっている。
は、ハーフラッチ２２２Ｂの各ビットからの出力ＬＢ１
〜ＬＢ３とシフトレジスタ２２１の各ビットからの出力
Ｓ１〜Ｓ３とが供給されている。ラッチイネーブル信号
制御回路２２４内の比較回路５０で出力ＬＢ１〜ＬＢ３
と出力Ｓ１〜Ｓ３とがそれぞれ比較され、その比較結果
がラッチイネーブル信号制御回路２２４内のラッチイネ
ーブル信号生成回路６０に供給されている。ラッチイネ
ーブル信号生成回路６０内では、ラッチイネーブル信号
ＬＥが遅延回路６３を介して時間ｔｄの遅れでＯＲ回路
６４（１）、６４（２）、６４（３）の一方の入力に供
給され、他方の入力に比較回路５０の比較結果が供給さ
れている。ＯＲ回路６４（１）、６４（２）、６４
（３）の出力がラッチイネーブル信号生成回路６０から
ラッチイネーブル信号ＬＥＢ１〜ＬＥＢ３として２段目
のハーフラッチ２２２Ｂの各ビットに供給されている。
ラッチイネーブル信号ＬＥＢ１〜ＬＥＢ３のパルスの立
ち上がりで、ハーフラッチ２２２Ｂの各ビットはラッチ
され、ハーフラッチ２２２Ｂの各ビットから出力ＬＢ１
〜ＬＢ３が電極単位ドライバ２２３に供給される。ラッ
チイネーブル信号ＬＥＢ１〜ＬＥＢ３の時刻Ｔ１ｊの直
前の状態は、ラッチイネーブル信号ＬＥＢ２はハイレベ
ル、ラッチイネーブル信号ＬＥＢ１，ＬＥＢ３はロウレ
ベルとなっている。
【００１７】ラッチイネーブル信号生成回路６０からラ
ッチイネーブル信号ＬＥＢ２は走査電極Yjに対応して時
刻Ｔ１ｊ、Ｔ１ｊ＋ｔｄにハイレベルのまま、そして出
力Ｓ２のハイレベルからロウレベルに同期してハイレベ
ルからロウレベルになった後、走査電極Yj+1に対応して
時刻Ｔ１（ｊ＋１）＋ｔｄにロウレベルからハイレベ
ル、出力ＬＥＢ１，ＬＥＢ３は走査電極Yjに対応して時
刻Ｔ１ｊ＋ｔｄにロウレベルからハイレベル、そして走
査電極Yj+1に対応して時刻Ｔ１（ｊ＋１），Ｔ１（ｊ＋
１）＋ｔｄにハイレベルのままの後、出力Ｓ１，Ｓ３の
ハイレベルからロウレベルに同期してハイレベルからロ
ウレベルとなる。ラッチイネーブル信号ＬＥＢ１〜ＬＥ
Ｂ３が２段目のハーフラッチ２２２Ｂの各ビットに供給
されると、出力ＬＢ２はラッチイネーブル信号ＬＥＢ２
により走査電極Yjに対応して時刻Ｔ１ｊに出力ＬＡ２の
ロウレベルからハイレベルがスルーし、ロウレベルから
ハイレベル、走査電極Yj+1に対応して時刻Ｔ１（ｊ＋
１）＋ｔｄに出力ＬＡ２のロウレベルがラッチされハイ
レベルからロウレベル、出力ＬＢ１，ＬＢ３はラッチイ
ネーブル信号ＬＥＢ１，ＬＥＢ３により走査電極Yjに対
応して時刻Ｔ１ｊ＋ｔｄに出力ＬＡ１，ＬＡ３のロウレ
ベルがラッチされハイレベルからロウレベル、走査電極
Yj+1に対応して時刻Ｔ１（ｊ＋１）に出力ＬＡ１，ＬＡ
３のロウレベルからハイレベルがスルーし、ロウレベル
からハイレベルとなる。
ッチイネーブル信号ＬＥＢ２は走査電極Yjに対応して時
刻Ｔ１ｊ、Ｔ１ｊ＋ｔｄにハイレベルのまま、そして出
力Ｓ２のハイレベルからロウレベルに同期してハイレベ
ルからロウレベルになった後、走査電極Yj+1に対応して
時刻Ｔ１（ｊ＋１）＋ｔｄにロウレベルからハイレベ
ル、出力ＬＥＢ１，ＬＥＢ３は走査電極Yjに対応して時
刻Ｔ１ｊ＋ｔｄにロウレベルからハイレベル、そして走
査電極Yj+1に対応して時刻Ｔ１（ｊ＋１），Ｔ１（ｊ＋
１）＋ｔｄにハイレベルのままの後、出力Ｓ１，Ｓ３の
ハイレベルからロウレベルに同期してハイレベルからロ
ウレベルとなる。ラッチイネーブル信号ＬＥＢ１〜ＬＥ
Ｂ３が２段目のハーフラッチ２２２Ｂの各ビットに供給
されると、出力ＬＢ２はラッチイネーブル信号ＬＥＢ２
により走査電極Yjに対応して時刻Ｔ１ｊに出力ＬＡ２の
ロウレベルからハイレベルがスルーし、ロウレベルから
ハイレベル、走査電極Yj+1に対応して時刻Ｔ１（ｊ＋
１）＋ｔｄに出力ＬＡ２のロウレベルがラッチされハイ
レベルからロウレベル、出力ＬＢ１，ＬＢ３はラッチイ
ネーブル信号ＬＥＢ１，ＬＥＢ３により走査電極Yjに対
応して時刻Ｔ１ｊ＋ｔｄに出力ＬＡ１，ＬＡ３のロウレ
ベルがラッチされハイレベルからロウレベル、走査電極
Yj+1に対応して時刻Ｔ１（ｊ＋１）に出力ＬＡ１，ＬＡ
３のロウレベルからハイレベルがスルーし、ロウレベル
からハイレベルとなる。
【００１８】この出力ＬＢ１〜ＬＢ３が各電極単位ドラ
イバ２２３に供給されると、出力端子Ｏ２において、走
査電極Yjに対応して出力ＬＢ２がロウレベルからハイレ
ベルになる時刻Ｔ１ｊに０ｖからデータパルス電圧Ｖｄ
への立ち上がり出力の変化を始め、走査電極Yj+1に対応
して出力ＬＢ２がハイレベルからロウレベルになる時刻
Ｔ１（ｊ＋１）＋ｔｄにデータパルス電圧Ｖｄから０ｖ
への立ち下がり出力の変化を始め、出力端子Ｏ１，Ｏ３
において、走査電極Yj+1に対応して出力ＬＢ１，ＬＢ３
がハイレベルからロウレベルになる時刻Ｔ１ｊ＋ｔｄに
データパルス電圧Ｖｄから０ｖへの立ち下がり出力の変
化を始め、走査電極Yj+1に対応して出力ＬＢ１，ＬＢ３
がロウレベルからハイレベルになる時刻Ｔ１（ｊ＋１）
に０ｖからデータパルス電圧Ｖｄへの立ち上がり出力の
変化を始める。
イバ２２３に供給されると、出力端子Ｏ２において、走
査電極Yjに対応して出力ＬＢ２がロウレベルからハイレ
ベルになる時刻Ｔ１ｊに０ｖからデータパルス電圧Ｖｄ
への立ち上がり出力の変化を始め、走査電極Yj+1に対応
して出力ＬＢ２がハイレベルからロウレベルになる時刻
Ｔ１（ｊ＋１）＋ｔｄにデータパルス電圧Ｖｄから０ｖ
への立ち下がり出力の変化を始め、出力端子Ｏ１，Ｏ３
において、走査電極Yj+1に対応して出力ＬＢ１，ＬＢ３
がハイレベルからロウレベルになる時刻Ｔ１ｊ＋ｔｄに
データパルス電圧Ｖｄから０ｖへの立ち下がり出力の変
化を始め、走査電極Yj+1に対応して出力ＬＢ１，ＬＢ３
がロウレベルからハイレベルになる時刻Ｔ１（ｊ＋１）
に０ｖからデータパルス電圧Ｖｄへの立ち上がり出力の
変化を始める。
【００１９】以上で説明したように、走査電極Yjに対応
してハイレベルからロウレベルになるラッチ２２２出力
ＬＢ１，ＬＢ３と、走査電極Yj+1に対応してハイレベル
からロウレベルになるラッチ２２２出力ＬＢ２とを遅延
させて、データ電極Ｘ２に対応する電極単位ドライバ２
２３出力の立ち上がりと立ち下がりのタイミングとデー
タ電極Ｘ１，Ｘ３に対応する電極単位ドライバ２２３出
力の立ち下がりと立ち上がりのタイミングをずらすこと
により、データ電極Ｘ２と隣接するデータ電極Ｘ１，Ｘ
３とで互いに逆相となる出力を供給する場合でも、線間
容量Ｃｗには、データ電極Ｘ２からの充電電流とデータ
電極Ｘ１，Ｘ３への放電電流、または、データ電極Ｘ
１，Ｘ３からの充電電流とデータ電極Ｘ２への放電電流
が同時に流れることはなく、従来よりピーク電流を抑え
ることができ、データ電極駆動ＩＣ２２０の誤動作を防
止できる。尚、上記実施例では、出力ＬＢ１〜ＬＢ３と
出力Ｓ１〜Ｓ３とがそれぞれハイレベルとロウレベルの
ときのみ、その対応するデータ電極への出力タイミング
をずらすことで説明したが、出力ＬＢ１〜ＬＢ３と出力
Ｓ１〜Ｓ３とが反対にそれぞれロウレベルとハイレベル
のときのみ、その対応するデータ電極への出力タイミン
グをずらしてもよい。
してハイレベルからロウレベルになるラッチ２２２出力
ＬＢ１，ＬＢ３と、走査電極Yj+1に対応してハイレベル
からロウレベルになるラッチ２２２出力ＬＢ２とを遅延
させて、データ電極Ｘ２に対応する電極単位ドライバ２
２３出力の立ち上がりと立ち下がりのタイミングとデー
タ電極Ｘ１，Ｘ３に対応する電極単位ドライバ２２３出
力の立ち下がりと立ち上がりのタイミングをずらすこと
により、データ電極Ｘ２と隣接するデータ電極Ｘ１，Ｘ
３とで互いに逆相となる出力を供給する場合でも、線間
容量Ｃｗには、データ電極Ｘ２からの充電電流とデータ
電極Ｘ１，Ｘ３への放電電流、または、データ電極Ｘ
１，Ｘ３からの充電電流とデータ電極Ｘ２への放電電流
が同時に流れることはなく、従来よりピーク電流を抑え
ることができ、データ電極駆動ＩＣ２２０の誤動作を防
止できる。尚、上記実施例では、出力ＬＢ１〜ＬＢ３と
出力Ｓ１〜Ｓ３とがそれぞれハイレベルとロウレベルの
ときのみ、その対応するデータ電極への出力タイミング
をずらすことで説明したが、出力ＬＢ１〜ＬＢ３と出力
Ｓ１〜Ｓ３とが反対にそれぞれロウレベルとハイレベル
のときのみ、その対応するデータ電極への出力タイミン
グをずらしてもよい。
【００２０】
【発明の効果】本発明によれば、表示パネル駆動装置か
ら表示パネルの隣接するデータ電極間で互いに逆相とな
る出力を供給する場合、各データのうち、点灯から非点
灯または非点灯から点灯のデータに変化するときのデー
タのみ、書込みタイミングをずらすことにより、従来よ
りピーク電流を抑えることができ、表示パネル駆動装置
の誤動作を防止できる。
ら表示パネルの隣接するデータ電極間で互いに逆相とな
る出力を供給する場合、各データのうち、点灯から非点
灯または非点灯から点灯のデータに変化するときのデー
タのみ、書込みタイミングをずらすことにより、従来よ
りピーク電流を抑えることができ、表示パネル駆動装置
の誤動作を防止できる。
【図１】 本発明の一実施例のデータ電極駆動ＩＣのブ
ロック図。
ロック図。
【図２】 図１に示すデータ電極駆動ＩＣに使用される
一例のラッチイネーブル信号制御回路の回路図。
一例のラッチイネーブル信号制御回路の回路図。
【図３】 図１に示すデータ電極駆動ＩＣの動作を説明
するためのタイムチャート。
するためのタイムチャート。
【図４】 一般的なＰＤＰ表示パネルの概略構成を示す
ブロック図。
ブロック図。
【図５】 図４のＰＤＰ表示パネルの駆動方法の一例を
示すタイムチャート。
示すタイムチャート。
【図６】 従来のデータ電極駆動ＩＣの回路図。
【図７】 図６に示すデータ電極駆動ＩＣの動作を説明
するためのタイムチャート。
するためのタイムチャート。
【図８】 図４のＰＤＰ表示パネルの等価容量を示す
図。
図。
１０ ＰＤＰ表示パネル
２２０ データ電極駆動ＩＣ
２２１ シフトレジスタ
２２２ ラッチ
２２２Ａ １段目のハーフラッチ（第１ラッチ）
２２２Ｂ ２段目のハーフラッチ（第２ラッチ）
２２３ 電極単位ドライバ
２２４ ラッチイネーブル信号制御回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０４Ｎ 5/66 １０１ Ｇ０９Ｇ 3/28 Ｈ
Claims (2)
- 【請求項１】複数本のデータ電極と走査電極とが直交配
置されその交点に容量性負荷の表示セルが形成された表
示パネルの各データ電極をパルス駆動して表示セルの点
灯または非点灯のデータを書込む表示パネル駆動装置に
おいて、 前記各データのうち、点灯から非点灯または非点灯から
点灯のデータに変化するときのデータのみ、書込みタイ
ミングをずらすことを特徴とする表示パネル駆動装置。 - 【請求項２】複数本のデータ電極と走査電極とが直交配
置されその交点に容量性負荷の表示セルが形成された表
示パネルの各データ電極をパルス駆動して表示セルの点
灯または非点灯のデータを書込むためのデータをシリア
ル入力してパラレル出力するシフトレジスタと、シフト
レジスタからのデータをラッチイネーブル源信号に基づ
きラッチするラッチと、ラッチからのデータを駆動能力
を高めて出力する電極単位ドライバとを具備した表示パ
ネル駆動装置において、 前記ラッチが第１ラッチと第２ラッチの２段からなり、 ラッチイネーブル源信号に同期して、各データ電極に対
応するシフトレジスタ出力と第２ラッチ出力とを比較
し、その比較結果に基づき、前記第１ラッチをラッチす
る第１ラッチイネーブル信号と前記第２ラッチをラッチ
する第２ラッチイネーブル信号とを生成するラッチイネ
ーブル信号制御回路を有し、 前記各データのうち、点灯から非点灯または非点灯から
点灯のデータに変化するときのデータのみ、前記第２ラ
ッチイネーブル信号により書込みタイミングをずらすこ
とを特徴とする表示パネル駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001226944A JP5120908B2 (ja) | 2001-07-27 | 2001-07-27 | 表示パネル駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001226944A JP5120908B2 (ja) | 2001-07-27 | 2001-07-27 | 表示パネル駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003043984A true JP2003043984A (ja) | 2003-02-14 |
| JP5120908B2 JP5120908B2 (ja) | 2013-01-16 |
Family
ID=19059673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001226944A Expired - Fee Related JP5120908B2 (ja) | 2001-07-27 | 2001-07-27 | 表示パネル駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5120908B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006078935A (ja) * | 2004-09-13 | 2006-03-23 | Renesas Technology Corp | プラズマディスプレイ装置のアドレス電極駆動回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10123998A (ja) * | 1996-10-15 | 1998-05-15 | Fujitsu Ltd | フラット表示パネルを利用した表示装置 |
| JPH10187093A (ja) * | 1996-12-27 | 1998-07-14 | Mitsubishi Electric Corp | マトリクス表示装置の駆動回路およびマトリクス表示装置の駆動方法 |
| JP2000276107A (ja) * | 1999-03-29 | 2000-10-06 | Nec Corp | プラズマディスプレイパネルデータ駆動装置及びその駆動方法 |
| JP2001051649A (ja) * | 1999-08-05 | 2001-02-23 | Nec Corp | Ａｃ型プラズマディスプレイの駆動方法及び駆動装置 |
-
2001
- 2001-07-27 JP JP2001226944A patent/JP5120908B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10123998A (ja) * | 1996-10-15 | 1998-05-15 | Fujitsu Ltd | フラット表示パネルを利用した表示装置 |
| JPH10187093A (ja) * | 1996-12-27 | 1998-07-14 | Mitsubishi Electric Corp | マトリクス表示装置の駆動回路およびマトリクス表示装置の駆動方法 |
| JP2000276107A (ja) * | 1999-03-29 | 2000-10-06 | Nec Corp | プラズマディスプレイパネルデータ駆動装置及びその駆動方法 |
| JP2001051649A (ja) * | 1999-08-05 | 2001-02-23 | Nec Corp | Ａｃ型プラズマディスプレイの駆動方法及び駆動装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006078935A (ja) * | 2004-09-13 | 2006-03-23 | Renesas Technology Corp | プラズマディスプレイ装置のアドレス電極駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5120908B2 (ja) | 2013-01-16 |
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