JP2000307063A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 チップ上で電源配線領域を小さくすることが
でき、半導体集積回路の集積度を上げることができる半
導体集積回路装置を提供する。 【解決手段】 マクロコア１１の周りに、リング状のＶ
ＤＤ用及びＧＮＤ用の電源周回リング１６ａ、１６ｂが
３層配線構造の最上層及び最下層の第３配線層１４及び
第１配線層１２により構成されている。この電源周回リ
ング１６ａ、１６ｂは平面視で重なる位置に配置され、
外部端子から供給された正電源ＶＤＤ１及び負電源ＧＮ
Ｄ１は中間の第２配線層１３により電源周回リングまで
導かれている。そして、スルーホールコンタクト１８に
より正電源ＶＤＤ１用配線層１３は電源周回リング１６
ａに接続され、スルーホールコンタクト１７により負電
源ＧＮＤ１用配線層１３は電源周回リング１６ｂに接続
されている。
でき、半導体集積回路の集積度を上げることができる半
導体集積回路装置を提供する。 【解決手段】 マクロコア１１の周りに、リング状のＶ
ＤＤ用及びＧＮＤ用の電源周回リング１６ａ、１６ｂが
３層配線構造の最上層及び最下層の第３配線層１４及び
第１配線層１２により構成されている。この電源周回リ
ング１６ａ、１６ｂは平面視で重なる位置に配置され、
外部端子から供給された正電源ＶＤＤ１及び負電源ＧＮ
Ｄ１は中間の第２配線層１３により電源周回リングまで
導かれている。そして、スルーホールコンタクト１８に
より正電源ＶＤＤ１用配線層１３は電源周回リング１６
ａに接続され、スルーホールコンタクト１７により負電
源ＧＮＤ１用配線層１３は電源周回リング１６ｂに接続
されている。
Description
【０００１】
【発明の属する技術分野】本発明は、回路素子領域を取
り囲むように電源配線領域が設けられた半導体集積回路
装置に関する。
り囲むように電源配線領域が設けられた半導体集積回路
装置に関する。
【０００２】
【従来の技術】従来、大規模集積回路（ＬＳＩ）におけ
る半導体集積回路の集積度向上のために、電源配線領域
を小さくすることが求められている。
る半導体集積回路の集積度向上のために、電源配線領域
を小さくすることが求められている。
【０００３】半導体集積回路のマクロセル内には、所定
の論理機能の回路が構成され、このマクロセルには、マ
クロセル領域外に設けられた配線領域に形成された電源
配線によって給電が行われ、また、前記配線領域に設け
られた信号配線によってマクロセル領域間の信号の伝送
が行われる。この場合、電源配線幅は、電源容量及びノ
イズ耐性の確保等により、信号配線に比較して５０乃至
１００倍の太い幅に形成される。このため、半導体集積
回路の集積度を向上させるためには、チップ上に占める
電源配線の面積が問題となる。
の論理機能の回路が構成され、このマクロセルには、マ
クロセル領域外に設けられた配線領域に形成された電源
配線によって給電が行われ、また、前記配線領域に設け
られた信号配線によってマクロセル領域間の信号の伝送
が行われる。この場合、電源配線幅は、電源容量及びノ
イズ耐性の確保等により、信号配線に比較して５０乃至
１００倍の太い幅に形成される。このため、半導体集積
回路の集積度を向上させるためには、チップ上に占める
電源配線の面積が問題となる。
【０００４】図３は従来の半導体集積回路装置のレイア
ウト図である。マクロコア（マクロセルの内部）４１の
外周に、マクロコア４１を中心としてリング状に延びる
正電源（ＶＤＤ）配線４４と、更にその外側にリング状
に延びる負電源（ＧＮＤ）配線４５とが配置されてい
る。これらの配線４４、４５は、図示の横方向に延びる
第１配線層４２と、この第１配線層４２の上層に層間絶
縁膜を介して形成され図示の縦方向に延びる第２配線層
４３とを、スルーホールコンタクト４６により接続する
ことにより、リング状の配線４４、４５に構成されてい
る。
ウト図である。マクロコア（マクロセルの内部）４１の
外周に、マクロコア４１を中心としてリング状に延びる
正電源（ＶＤＤ）配線４４と、更にその外側にリング状
に延びる負電源（ＧＮＤ）配線４５とが配置されてい
る。これらの配線４４、４５は、図示の横方向に延びる
第１配線層４２と、この第１配線層４２の上層に層間絶
縁膜を介して形成され図示の縦方向に延びる第２配線層
４３とを、スルーホールコンタクト４６により接続する
ことにより、リング状の配線４４、４５に構成されてい
る。
【０００５】そして、マクロセルの外部から正電源配線
４４及び負電源配線４５の各電源周回リングに夫々正電
源ＶＤＤ及び負電源ＧＮＤが接続される。マクロコア４
１には電源周回リングから正電源ＶＤＤ及び負電源ＧＮ
Ｄが供給される。
４４及び負電源配線４５の各電源周回リングに夫々正電
源ＶＤＤ及び負電源ＧＮＤが接続される。マクロコア４
１には電源周回リングから正電源ＶＤＤ及び負電源ＧＮ
Ｄが供給される。
【０００６】これらの外部から電源周回リングに、また
電源周回リングからマクロコア４１に正電源ＶＤＤを供
給する配線４７と、外部から電源周回リングに、また電
源周回リングからマクロコア４１に負電源ＧＮＤを供給
する配線４８として、図示の横方向に延びる配線はいず
れも第１配線層４２と同層の配線層により構成され、縦
方向に延びる配線はいずれも第２配線層４３と同層の配
線層により構成されている。これらの配線のうち、外部
と外側リングの負電源配線４５とを接続する配線４８及
びマクロコア４１と内側リングの正電源配線４４とを接
続する配線４７は、接続に問題がなく、また、外側リン
グとマクロコア４１、又は外部と内側リングとを接続す
る際に、その途中に存在する内側リング又は外側リング
が、２層配線構造において接続用配線４７、４８と異な
る層である場合にも問題がない。
電源周回リングからマクロコア４１に正電源ＶＤＤを供
給する配線４７と、外部から電源周回リングに、また電
源周回リングからマクロコア４１に負電源ＧＮＤを供給
する配線４８として、図示の横方向に延びる配線はいず
れも第１配線層４２と同層の配線層により構成され、縦
方向に延びる配線はいずれも第２配線層４３と同層の配
線層により構成されている。これらの配線のうち、外部
と外側リングの負電源配線４５とを接続する配線４８及
びマクロコア４１と内側リングの正電源配線４４とを接
続する配線４７は、接続に問題がなく、また、外側リン
グとマクロコア４１、又は外部と内側リングとを接続す
る際に、その途中に存在する内側リング又は外側リング
が、２層配線構造において接続用配線４７、４８と異な
る層である場合にも問題がない。
【０００７】しかしながら、この従来のレイアウトで
は、図３のＡ部及びＢ部に示すように、電源周回リング
とマクロコア（マクロセル内部）４１に接続されるＧＮ
Ｄ配線４８と、外部と電源周回リングに接続されるＶＤ
Ｄ配線４７とが近接している場合は、両者がショートし
ないように配線４７を折り曲げて接続しなければならな
い。マクロセル外部の電源配線４７に対して、マクロセ
ルがどのような位置関係で配置されるのかは、各チップ
ごとの問題であるため、配線の折り曲げが必要になる可
能性は常にあり、電源周回リングの外側に配線折り曲げ
用の領域を確保する必要がある。また、電源周回リング
の配線幅は、信号配線の幅の数１０倍必要な場合もあ
り、配線領域の確保が困難になるという問題点があっ
た。
は、図３のＡ部及びＢ部に示すように、電源周回リング
とマクロコア（マクロセル内部）４１に接続されるＧＮ
Ｄ配線４８と、外部と電源周回リングに接続されるＶＤ
Ｄ配線４７とが近接している場合は、両者がショートし
ないように配線４７を折り曲げて接続しなければならな
い。マクロセル外部の電源配線４７に対して、マクロセ
ルがどのような位置関係で配置されるのかは、各チップ
ごとの問題であるため、配線の折り曲げが必要になる可
能性は常にあり、電源周回リングの外側に配線折り曲げ
用の領域を確保する必要がある。また、電源周回リング
の配線幅は、信号配線の幅の数１０倍必要な場合もあ
り、配線領域の確保が困難になるという問題点があっ
た。
【０００８】そこで、電源配線ＶＤＤと負電源配線ＧＮ
Ｄを重ね合わせて配置することによってマクロセル面積
を確保する方法が提案されている（例えば、特開平８−
６４７６８号公報）。
Ｄを重ね合わせて配置することによってマクロセル面積
を確保する方法が提案されている（例えば、特開平８−
６４７６８号公報）。
【０００９】この従来技術においては、第１種の配線層
をＡｌ配線により形成し、第２種の電源配線をポリシリ
コン等の下地配線層により形成すると共に、両者を重ね
合わせているので、半導体集積回路装置の配線領域にお
ける電源配線の面積占有率を減少させることが可能とな
り、それによって電源配線以外の配線の配線性を向上さ
せることができ、半導体集積回路装置の集積度を向上さ
せることができる。
をＡｌ配線により形成し、第２種の電源配線をポリシリ
コン等の下地配線層により形成すると共に、両者を重ね
合わせているので、半導体集積回路装置の配線領域にお
ける電源配線の面積占有率を減少させることが可能とな
り、それによって電源配線以外の配線の配線性を向上さ
せることができ、半導体集積回路装置の集積度を向上さ
せることができる。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体集積回路装置においては、電源配線層か
らマクロセルの内部に電源供給する際に常に電源周回リ
ングを介して電源供給をする必要があり、その場合にマ
クロセルの電源供給端子が電源配線層と同一の層の位置
に存在して、かつ、同じ電位であれば問題はないが、マ
クロセルの電源供給端子が別の電源配線層に設定されて
いる場合は、配線層を変更する領域を確保しなければな
らず、領域確保による集積度の低下、配線領域の面積確
保が困難になるという問題点がある。また、マクロセル
の電源供給端子が電源配線層と同一の層の位置に存在し
ていて、かつ、異なる電位（例えば、正電源と負電源）
で、互いに近接している場合は、ショートによる破壊が
起こるという問題点もある。
た従来の半導体集積回路装置においては、電源配線層か
らマクロセルの内部に電源供給する際に常に電源周回リ
ングを介して電源供給をする必要があり、その場合にマ
クロセルの電源供給端子が電源配線層と同一の層の位置
に存在して、かつ、同じ電位であれば問題はないが、マ
クロセルの電源供給端子が別の電源配線層に設定されて
いる場合は、配線層を変更する領域を確保しなければな
らず、領域確保による集積度の低下、配線領域の面積確
保が困難になるという問題点がある。また、マクロセル
の電源供給端子が電源配線層と同一の層の位置に存在し
ていて、かつ、異なる電位（例えば、正電源と負電源）
で、互いに近接している場合は、ショートによる破壊が
起こるという問題点もある。
【００１１】本発明はかかる問題点に鑑みてなされたも
のであって、チップ上で電源配線領域を小さくすること
ができ、半導体集積回路の集積度を上げることができる
半導体集積回路装置を提供すること目的とする。
のであって、チップ上で電源配線領域を小さくすること
ができ、半導体集積回路の集積度を上げることができる
半導体集積回路装置を提供すること目的とする。
【００１２】
【課題を解決するための手段】本発明に係る半導体集積
回路装置は、回路素子が配置された回路素子領域と、こ
の回路素子領域を取り囲むように配置されたリング状の
電源周回リングと、を有し、この電源周回リングは、多
層配線構造の少なくとも３層の配線層のうち、２層の配
線層を使用して一層の配線層によりリング状の正電源用
電源周回リングを構成し、他層の配線層によりリング状
の負電源用電源周回リングを構成して両電源周回リング
を平面視で重なるように配置し、それ以外の配線層によ
り外部端子から前記電源周回リングまで接続し、更にこ
の配線層と前記正電源用電源周回リング及び負電源用電
源周回リングとをスルーホールコンタクトにより接続し
たことを特徴とする。
回路装置は、回路素子が配置された回路素子領域と、こ
の回路素子領域を取り囲むように配置されたリング状の
電源周回リングと、を有し、この電源周回リングは、多
層配線構造の少なくとも３層の配線層のうち、２層の配
線層を使用して一層の配線層によりリング状の正電源用
電源周回リングを構成し、他層の配線層によりリング状
の負電源用電源周回リングを構成して両電源周回リング
を平面視で重なるように配置し、それ以外の配線層によ
り外部端子から前記電源周回リングまで接続し、更にこ
の配線層と前記正電源用電源周回リング及び負電源用電
源周回リングとをスルーホールコンタクトにより接続し
たことを特徴とする。
【００１３】本発明においては、前記それ以外の配線層
を使用して前記電源周回リングを通過して外部端子と前
記回路素子領域とを接続する配線を配置してもよく、前
記正電源用周回リングと同層の配線層により外部とこの
電源用電源周回リングとを接続する配線を配置してもよ
い。また、前記正電源用電源周回リングと同層の外部に
接続された配線層と、前記負電源用電源周回リングと同
層でそれに接続された配線層と、両配線層を接続するス
ルーホールコンタクトとを有することができる。
を使用して前記電源周回リングを通過して外部端子と前
記回路素子領域とを接続する配線を配置してもよく、前
記正電源用周回リングと同層の配線層により外部とこの
電源用電源周回リングとを接続する配線を配置してもよ
い。また、前記正電源用電源周回リングと同層の外部に
接続された配線層と、前記負電源用電源周回リングと同
層でそれに接続された配線層と、両配線層を接続するス
ルーホールコンタクトとを有することができる。
【００１４】更に、前記各電源周回リングと前記回路素
子領域とは、各電源周回リングと同層の配線層により接
続されていてもよい。
子領域とは、各電源周回リングと同層の配線層により接
続されていてもよい。
【００１５】更にまた、前記それ以外の配線層は、前記
正電源用電源周回リングを構成する一層の配線層と、前
記負電源用電源周回リングを構成する他層の配線層との
中間に配置された配線層であり、前記それ以外の配線層
と前記一層の配線層及び前記他層の配線層とは夫々前記
それ以外の配線層と前記一層の配線層との間のスルーホ
ールコンタクト及び前記それ以外の配線層と前記他層の
配線層との間のスルーホールコンタクトにより接続され
るように構成することができる。
正電源用電源周回リングを構成する一層の配線層と、前
記負電源用電源周回リングを構成する他層の配線層との
中間に配置された配線層であり、前記それ以外の配線層
と前記一層の配線層及び前記他層の配線層とは夫々前記
それ以外の配線層と前記一層の配線層との間のスルーホ
ールコンタクト及び前記それ以外の配線層と前記他層の
配線層との間のスルーホールコンタクトにより接続され
るように構成することができる。
【００１６】
【発明の実施の形態】以下、本発明の実施例に係る半導
体集積回路装置について、添付の図面を参照して具体的
に説明する。図１は本発明の実施例に係る半導体集積回
路装置のレイアウトを示す図、図２（ａ）及び（ｂ）
は、夫々図１のＡ−Ａ´線及びＢ−Ｂ´線の位置の断面
図である。
体集積回路装置について、添付の図面を参照して具体的
に説明する。図１は本発明の実施例に係る半導体集積回
路装置のレイアウトを示す図、図２（ａ）及び（ｂ）
は、夫々図１のＡ−Ａ´線及びＢ−Ｂ´線の位置の断面
図である。
【００１７】マクロコア１１の周りにリング状の電源周
回リング１６ａ、１６ｂが両者間に層間絶縁膜を介して
多層配線構造で形成されている。即ち、基板上に層間絶
縁膜を介して第１配線層１２が形成されており、更に第
１配線層１２上に層間絶縁膜を介して第２配線層１３が
形成されており、更に第２配線層１３上に層間絶縁膜を
介して第３配線層１４が形成されている。
回リング１６ａ、１６ｂが両者間に層間絶縁膜を介して
多層配線構造で形成されている。即ち、基板上に層間絶
縁膜を介して第１配線層１２が形成されており、更に第
１配線層１２上に層間絶縁膜を介して第２配線層１３が
形成されており、更に第２配線層１３上に層間絶縁膜を
介して第３配線層１４が形成されている。
【００１８】電源周回リング１６ａ、１６ｂは平面視で
重なるように多層配線構造で形成されており、図２
（ａ）、（ｂ）に示すように、正電源配線ＶＤＤ用の電
源周回リング１６ａは最上層の第３配線層１４によりリ
ング状に構成されており、負電源配線ＧＮＤ用の電源周
回リング１６ｂは最下層の第１配線層１２によりリング
状に構成されている。
重なるように多層配線構造で形成されており、図２
（ａ）、（ｂ）に示すように、正電源配線ＶＤＤ用の電
源周回リング１６ａは最上層の第３配線層１４によりリ
ング状に構成されており、負電源配線ＧＮＤ用の電源周
回リング１６ｂは最下層の第１配線層１２によりリング
状に構成されている。
【００１９】また、マクロコア１１はその図示の上端部
に配置された正電源端子ＶＤＤ１は最上層の第３配線層
１４と同層に設けられており、負電源端子ＧＮＤ１は最
下層の第１配線層１２と同層に設けられている。
に配置された正電源端子ＶＤＤ１は最上層の第３配線層
１４と同層に設けられており、負電源端子ＧＮＤ１は最
下層の第１配線層１２と同層に設けられている。
【００２０】一方、マクロコア１１の図示の右側部に
は、正電源端子ＶＤＤ２及び負電源端子ＧＮＤ２が中層
の第２配線層１３と同層に設けられている。
は、正電源端子ＶＤＤ２及び負電源端子ＧＮＤ２が中層
の第２配線層１３と同層に設けられている。
【００２１】外部端子から電源周回リング１６ａ、１６
ｂに対し、配線層１２、１３、１４を介して正電源ＶＤ
Ｄ１及び負電源ＧＮＤ１が供給され、外部端子からマク
ロコア１１に対し正電源ＶＤＤ２及び負電源ＧＮＤ２が
直接配線層１３により供給される。
ｂに対し、配線層１２、１３、１４を介して正電源ＶＤ
Ｄ１及び負電源ＧＮＤ１が供給され、外部端子からマク
ロコア１１に対し正電源ＶＤＤ２及び負電源ＧＮＤ２が
直接配線層１３により供給される。
【００２２】先ず、図１の横方向に延びる第２配線層１
３により負電源ＧＮＤ１及び正電源ＶＤＤ１が夫々電源
周回リング１６ｂ、１６ａに供給される。図２（ａ）に
示すように、ＧＮＤ１に接続された第２配線層１３が、
電源周回リング１６ａ、１６ｂの第３配線層１４と第１
配線層１２との間にまで延びており、スルーホールコン
タクト１７を介して下層の第１配線層１２に接続されて
いる。これにより、下層の電源周回リング１６ｂにＧＮ
Ｄ１が供給される。また、図２（ｂ）に示すように、Ｖ
ＤＤ１に接続された第２配線層１３も同様に電源周回リ
ング１６ａ、１６ｂの第３配線層１４と第１配線層１２
との間にまで延びており、スルーホールコンタクト１８
を介して上層の第３配線層１４に接続されている。これ
により、上層の電源周回リング１６ａにＶＤＤ１が供給
される。
３により負電源ＧＮＤ１及び正電源ＶＤＤ１が夫々電源
周回リング１６ｂ、１６ａに供給される。図２（ａ）に
示すように、ＧＮＤ１に接続された第２配線層１３が、
電源周回リング１６ａ、１６ｂの第３配線層１４と第１
配線層１２との間にまで延びており、スルーホールコン
タクト１７を介して下層の第１配線層１２に接続されて
いる。これにより、下層の電源周回リング１６ｂにＧＮ
Ｄ１が供給される。また、図２（ｂ）に示すように、Ｖ
ＤＤ１に接続された第２配線層１３も同様に電源周回リ
ング１６ａ、１６ｂの第３配線層１４と第１配線層１２
との間にまで延びており、スルーホールコンタクト１８
を介して上層の第３配線層１４に接続されている。これ
により、上層の電源周回リング１６ａにＶＤＤ１が供給
される。
【００２３】また、図１の縦方向に延びる配線層１４、
１２によっても正電源ＶＤＤ１及び負電源ＧＮＤ１が電
源周回リング１６ａ、１６ｂに供給される。図示例にお
いては、正電源ＶＤＤ１が２本の第３配線層１４により
これと同層の第３配線層１４により構成される電源周回
リング１６ａに直接接続されている。また、負電源ＧＮ
Ｄ１が外部端子から２本の第３配線層１４により電源周
回リング１６ｂの近傍まで供給され、スルーホールコン
タクト１９を介して第１配線層１２に供給される。そし
て、負電源ＧＮＤ１はこの第１配線層１２を介して同層
の第１配線層１２により構成される電源周回リング１６
ｂに供給される。
１２によっても正電源ＶＤＤ１及び負電源ＧＮＤ１が電
源周回リング１６ａ、１６ｂに供給される。図示例にお
いては、正電源ＶＤＤ１が２本の第３配線層１４により
これと同層の第３配線層１４により構成される電源周回
リング１６ａに直接接続されている。また、負電源ＧＮ
Ｄ１が外部端子から２本の第３配線層１４により電源周
回リング１６ｂの近傍まで供給され、スルーホールコン
タクト１９を介して第１配線層１２に供給される。そし
て、負電源ＧＮＤ１はこの第１配線層１２を介して同層
の第１配線層１２により構成される電源周回リング１６
ｂに供給される。
【００２４】正電源ＶＤＤ１及び負電源ＧＮＤ１は上述
の如くして電源周回リング１６ａ、１６ｂに一旦供給さ
れ、この電源周回リング１６ａ、１６ｂから電源周回リ
ング１６ａ、１６ｂとマクロコア１１との間に配置され
た第３配線層１４により正電源ＶＤＤ１がマクロコア１
１に供給され、第１配線層１２により負電源ＧＮＤ１が
マクロコア１１に供給される。
の如くして電源周回リング１６ａ、１６ｂに一旦供給さ
れ、この電源周回リング１６ａ、１６ｂから電源周回リ
ング１６ａ、１６ｂとマクロコア１１との間に配置され
た第３配線層１４により正電源ＶＤＤ１がマクロコア１
１に供給され、第１配線層１２により負電源ＧＮＤ１が
マクロコア１１に供給される。
【００２５】一方、正電源ＶＤＤ２及び負電源ＧＮＤ２
は図１の横方向に延びる第２配線層１３により外部から
電源周回リング１６ａ、１６ｂの間を通過してマクロコ
ア１１まで直接接続される。電源周回リング１６ａ、１
６ｂは夫々第３配線層１４及び第１配線層１２により構
成されているので、第２配線層１３はこの電源周回リン
グ１６ａ、１６ｂに接触することなくこれを通過する。
そして、マクロコア１１の内部には、第２配線層１３と
同層に電源ＶＤＤ２端子及びＧＮＤ２端子が設けられて
おり、これらのＶＤＤ２端子及びＧＮＤ２端子に、夫々
外部のＶＤＤ２に接続された第２配線層１３及び外部の
ＧＮＤ２に接続された第２配線層１３が直接接続されて
いる。
は図１の横方向に延びる第２配線層１３により外部から
電源周回リング１６ａ、１６ｂの間を通過してマクロコ
ア１１まで直接接続される。電源周回リング１６ａ、１
６ｂは夫々第３配線層１４及び第１配線層１２により構
成されているので、第２配線層１３はこの電源周回リン
グ１６ａ、１６ｂに接触することなくこれを通過する。
そして、マクロコア１１の内部には、第２配線層１３と
同層に電源ＶＤＤ２端子及びＧＮＤ２端子が設けられて
おり、これらのＶＤＤ２端子及びＧＮＤ２端子に、夫々
外部のＶＤＤ２に接続された第２配線層１３及び外部の
ＧＮＤ２に接続された第２配線層１３が直接接続されて
いる。
【００２６】このように構成された半導体集積回路装置
においては、電源周回リング１６ａ、１６ｂを３層構造
の最上層及び最下層の配線層１４、１２により構成し、
正電源ＶＤＤ用の電源周回リング１６ａと負電源ＧＮＤ
用の電源周回リング１６ｂとを平面視で重ねて配置する
ので、その電源周回リング１６ａ、１６ｂを配置するた
めの領域を削減することができる。また、外部端子と電
源周回リング１６ａ、１６ｂとの間は配線領域の面積を
削減できる。第２配線層１３と、スルーホールコンタク
ト１７、１８により接続されるので、ＧＮＤとＶＤＤと
の間の配線ショートを回避するための配線折り曲げの必
要性がない。このため、このような配線折り曲げのため
の領域を設ける必要がないので、また、電源周回リング
１６ａ、１６ｂとマクロコア１１との間は異なる配線層
１２、１４により接続するので、両者のショートを考慮
する必要がない。
においては、電源周回リング１６ａ、１６ｂを３層構造
の最上層及び最下層の配線層１４、１２により構成し、
正電源ＶＤＤ用の電源周回リング１６ａと負電源ＧＮＤ
用の電源周回リング１６ｂとを平面視で重ねて配置する
ので、その電源周回リング１６ａ、１６ｂを配置するた
めの領域を削減することができる。また、外部端子と電
源周回リング１６ａ、１６ｂとの間は配線領域の面積を
削減できる。第２配線層１３と、スルーホールコンタク
ト１７、１８により接続されるので、ＧＮＤとＶＤＤと
の間の配線ショートを回避するための配線折り曲げの必
要性がない。このため、このような配線折り曲げのため
の領域を設ける必要がないので、また、電源周回リング
１６ａ、１６ｂとマクロコア１１との間は異なる配線層
１２、１４により接続するので、両者のショートを考慮
する必要がない。
【００２７】また、電源周回リングは３層構造の配線の
うちの２層の配線層１２，１４を使用しているので、他
の１層の配線層１３を使用して、外部から電源周回リン
グを通過してマクロコア１１まで到達する配線を設ける
ことができ、外部から電源ＶＤＤ２及びＧＮＤ２を直接
マクロコア１１に給電することができる。
うちの２層の配線層１２，１４を使用しているので、他
の１層の配線層１３を使用して、外部から電源周回リン
グを通過してマクロコア１１まで到達する配線を設ける
ことができ、外部から電源ＶＤＤ２及びＧＮＤ２を直接
マクロコア１１に給電することができる。
【００２８】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。例えば、正電源ＶＤＤ及び負
電源ＧＮＤ用の電源周回リングは、上記実施例のように
夫々第３配線層及び第１配線層により構成せずに、例え
ば上下に隣接する２配線層により構成してもよい。
種々の変形が可能である。例えば、正電源ＶＤＤ及び負
電源ＧＮＤ用の電源周回リングは、上記実施例のように
夫々第３配線層及び第１配線層により構成せずに、例え
ば上下に隣接する２配線層により構成してもよい。
【００２９】また、この多層配線構造は３層に限らず、
４層以上として、外部と電源周回リングとを接続する配
線層を増やしてもよい。
４層以上として、外部と電源周回リングとを接続する配
線層を増やしてもよい。
【００３０】更に、マクロコア１１に設けるＶＤＤ２端
子及びＧＮＤ２端子を、一方は第２配線層１３で、他方
は第３配線層１４で形成して重ねて配置するというよう
に、多層構造の電源端子にして外部と接続することもで
きる。但し、電源リングを通過する配線が第２配線層１
３の一層である場合には、ＶＤＤ２又はＧＮＤ２のいず
れか一方の配線を電源リングとマクロコアとの間の領域
でスルーホールコンタクトにより他の層の配線層に接続
し、この配線層を介してマクロコア１１の多層構造の電
源端子と接続する必要がある。
子及びＧＮＤ２端子を、一方は第２配線層１３で、他方
は第３配線層１４で形成して重ねて配置するというよう
に、多層構造の電源端子にして外部と接続することもで
きる。但し、電源リングを通過する配線が第２配線層１
３の一層である場合には、ＶＤＤ２又はＧＮＤ２のいず
れか一方の配線を電源リングとマクロコアとの間の領域
でスルーホールコンタクトにより他の層の配線層に接続
し、この配線層を介してマクロコア１１の多層構造の電
源端子と接続する必要がある。
【００３１】
【発明の効果】本発明によれば、電源周回リングを多層
配線構造の配線層のうちの２層を使用し、正電源及び負
電源用の電源周回リングが平面視で重なるように配置し
たので、電源周回リングの配置面積を削減することがで
きると共に、正電源電圧用の電源周回リングと負電源電
圧用の電源周回リングとの各配線層の他に配線層を少な
くとも１層確保しているので、スルーホールコンタクト
の選択のみで正電源ＶＤＤの接続及び負電源ＧＮＤの接
続をとることができ、更に電源周回リングに接続せずに
直接マクロコアに接続することもできる。
配線構造の配線層のうちの２層を使用し、正電源及び負
電源用の電源周回リングが平面視で重なるように配置し
たので、電源周回リングの配置面積を削減することがで
きると共に、正電源電圧用の電源周回リングと負電源電
圧用の電源周回リングとの各配線層の他に配線層を少な
くとも１層確保しているので、スルーホールコンタクト
の選択のみで正電源ＶＤＤの接続及び負電源ＧＮＤの接
続をとることができ、更に電源周回リングに接続せずに
直接マクロコアに接続することもできる。
【００３２】従って、本発明は、配線の折り曲げ領域が
不要であり、また、外部配線と電源周回リングの配線層
が合わない場合に、配線層を変更する必要がなくなり、
配線変更のために電源周回リングの周囲に領域を確保す
る必要もないという利点がある。
不要であり、また、外部配線と電源周回リングの配線層
が合わない場合に、配線層を変更する必要がなくなり、
配線変更のために電源周回リングの周囲に領域を確保す
る必要もないという利点がある。
【図１】本発明の実施例に係る半導体集積回路装置のレ
イアウトを示す図である。
イアウトを示す図である。
【図２】（ａ）は図１のＡ−Ａ’線による断面図、
（ｂ）は図１のＢ−Ｂ’線による断面図である。
（ｂ）は図１のＢ−Ｂ’線による断面図である。
【図３】従来の半導体集積回路装置のレイアウトを示す
図である。
図である。
【符号の説明】 １１；マクロコア １２；第１配線層 １３；第２配線層 １４；第３配線層 １６ａ、１６ｂ；電源周回リング １７、１８、１９；スルーホールコンタクト ４１；マクロコア ４２；第１配線層 ４３；第２配線層 ４４；正電源配線 ４５；負電源配線 ４６；スルーホールコンタクト ４７；ＶＤＤ配線 ４８；ＧＮＤ配線
Claims (6)
- 【請求項１】 回路素子が配置された回路素子領域と、
この回路素子領域を取り囲むように配置されたリング状
の電源周回リングと、を有し、この電源周回リングは、
多層配線構造の少なくとも３層の配線層のうち、２層の
配線層を使用して一層の配線層によりリング状の正電源
用電源周回リングを構成し、他層の配線層によりリング
状の負電源用電源周回リングを構成して両電源周回リン
グを平面視で重なるように配置し、それ以外の配線層に
より外部端子から前記電源周回リングまで接続し、更に
この配線層と前記正電源用電源周回リング及び負電源用
電源周回リングとをスルーホールコンタクトにより接続
したことを特徴とする半導体集積回路装置。 - 【請求項２】 前記それ以外の配線層を使用して前記電
源周回リングを通過して外部端子と前記回路素子領域と
を接続する配線を配置することを特徴とする請求項１に
記載の半導体集積回路装置。 - 【請求項３】 更に、前記正電源用電源周回リングと同
層の配線層により外部とこの正電源用電源周回リングと
を接続する配線を配置することを特徴とする請求項１又
は２に記載の半導体集積回路装置。 - 【請求項４】 更に、前記正電源用電源周回リングと同
層の外部に接続された配線層と、前記負電源用電源周回
リングと同層でそれに接続された配線層と、両配線層を
接続するスルーホールコンタクトとを有することを特徴
とする請求項１乃至３のいずれか１項に記載の半導体集
積回路装置。 - 【請求項５】 前記各電源周回リングと前記回路素子領
域とは、各電源周回リングと同層の配線層により接続さ
れていることを特徴とする請求項１乃至４のいずれか１
項に記載の半導体集積回路装置。 - 【請求項６】 前記それ以外の配線層は、前記正電源用
電源周回リングを構成する一層の配線層と、前記負電源
用電源周回リングを構成する他層の配線層との中間に配
置された配線層であり、前記それ以外の配線層と前記一
層の配線層及び前記他層の配線層とは夫々前記それ以外
の配線層と前記一層の配線層との間のスルーホールコン
タクト及び前記それ以外の配線層と前記他層の配線層と
の間のスルーホールコンタクトにより接続されているこ
とを特徴とする請求項１乃至５のいずれか１項に記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11273299A JP3376953B2 (ja) | 1999-04-20 | 1999-04-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11273299A JP3376953B2 (ja) | 1999-04-20 | 1999-04-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000307063A true JP2000307063A (ja) | 2000-11-02 |
| JP3376953B2 JP3376953B2 (ja) | 2003-02-17 |
Family
ID=14594167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11273299A Expired - Fee Related JP3376953B2 (ja) | 1999-04-20 | 1999-04-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3376953B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1227517A2 (en) | 2001-01-29 | 2002-07-31 | Sony Corporation | Semiconductor device |
| JP2003037178A (ja) * | 2001-07-25 | 2003-02-07 | Nec Corp | 半導体集積回路装置 |
| KR100785838B1 (ko) * | 2005-02-04 | 2007-12-13 | 후지쯔 가부시끼가이샤 | 반도체 장치 |
-
1999
- 1999-04-20 JP JP11273299A patent/JP3376953B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1227517A2 (en) | 2001-01-29 | 2002-07-31 | Sony Corporation | Semiconductor device |
| EP1227517A3 (en) * | 2001-01-29 | 2005-07-20 | Sony Corporation | Semiconductor device |
| JP2003037178A (ja) * | 2001-07-25 | 2003-02-07 | Nec Corp | 半導体集積回路装置 |
| US6693334B2 (en) | 2001-07-25 | 2004-02-17 | Nec Electronics Corporation | Semiconductor integrated circuit device |
| KR100785838B1 (ko) * | 2005-02-04 | 2007-12-13 | 후지쯔 가부시끼가이샤 | 반도체 장치 |
| US7375423B2 (en) | 2005-02-04 | 2008-05-20 | Fujitsu Limited | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3376953B2 (ja) | 2003-02-17 |
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