JP2003032709A - 半導体撮像装置 - Google Patents
半導体撮像装置Info
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- JP2003032709A JP2003032709A JP2001212494A JP2001212494A JP2003032709A JP 2003032709 A JP2003032709 A JP 2003032709A JP 2001212494 A JP2001212494 A JP 2001212494A JP 2001212494 A JP2001212494 A JP 2001212494A JP 2003032709 A JP2003032709 A JP 2003032709A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
- H04N25/44—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by partially reading an SSIS array
- H04N25/447—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by partially reading an SSIS array by preserving the colour pattern with or without loss of information
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- Engineering & Computer Science (AREA)
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- Signal Processing (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
- Color Television Image Signal Generators (AREA)
Abstract
(57)【要約】
【課題】 ゲイン回路１１の検査時間を短縮する半導体
撮像装置を得る。 【解決手段】 入力される光信号を電気信号に変換して
撮像する画素アレイ３と、画素アレイ３によって変換さ
れた電気信号を供給される設定値に応じてゲイン補正
し、そのゲイン補正された電気信号を外部に出力するゲ
イン回路１１と、外部からのデータに応じて、画素アレ
イ３による１回の撮像期間中にゲイン回路１１に異なる
設定値を順次供給する自動設定変更ブロック１７とを備
えた。
撮像装置を得る。 【解決手段】 入力される光信号を電気信号に変換して
撮像する画素アレイ３と、画素アレイ３によって変換さ
れた電気信号を供給される設定値に応じてゲイン補正
し、そのゲイン補正された電気信号を外部に出力するゲ
イン回路１１と、外部からのデータに応じて、画素アレ
イ３による１回の撮像期間中にゲイン回路１１に異なる
設定値を順次供給する自動設定変更ブロック１７とを備
えた。
Description
【０００１】
【発明の属する技術分野】この発明は、ＣＭＯＳイメー
ジセンサまたはＣＣＤ、およびそれらを含む半導体撮像
装置に関するものである。
ジセンサまたはＣＣＤ、およびそれらを含む半導体撮像
装置に関するものである。
【０００２】
【従来の技術】図７は従来のＣＭＯＳイメージセンサを
示す構成図であり、図において、１はＣＭＯＳイメージ
センサである。２は光信号を電気信号に変換する画素セ
ル、３はそれら画素セル２をＣＭＯＳイメージセンサ１
のチップ表面に２次元のアレイ状に配置して、撮像対象
側から入力される光信号を電気信号に変換して撮像する
画素アレイである。４はチップの外部から動作クロック
やデータが供給され、また、チップの外部にデータ出力
開始信号等を出力するロジック入出力端子、５はその入
力されるデータに応じてＣＭＯＳイメージセンサ１内を
制御するデータセットユニット、６はその入力されるデ
ータを保持して、後述する機能回路ブロック群に設定値
等を供給する設定レジスタブロックである。７は画素ア
レイ３の任意の行の画素セル２を選択する行スキャナ、
８は画素アレイ３の任意の列の画素セル２を選択する列
スキャナである。９は画素アレイ３によって変換された
電気信号を設定値に応じた度合いでそれぞれ演算・加工
して補正する機能回路ブロック群であり、１０は色調補
正回路、１１はゲイン回路、１２はガンマ補正回路、１
３は基準電圧Ｖｒｅｆを生成するＤＡコンバータ、１３
ａはその基準電圧Ｖｒｅｆを加算する加算器である。１
４はガンマ補正回路１２によって補正された電気信号を
Ａ／Ｄ変換するＡＤコンバータ、１５はその出力端子、
１６はアナログ画素出力端子である。
示す構成図であり、図において、１はＣＭＯＳイメージ
センサである。２は光信号を電気信号に変換する画素セ
ル、３はそれら画素セル２をＣＭＯＳイメージセンサ１
のチップ表面に２次元のアレイ状に配置して、撮像対象
側から入力される光信号を電気信号に変換して撮像する
画素アレイである。４はチップの外部から動作クロック
やデータが供給され、また、チップの外部にデータ出力
開始信号等を出力するロジック入出力端子、５はその入
力されるデータに応じてＣＭＯＳイメージセンサ１内を
制御するデータセットユニット、６はその入力されるデ
ータを保持して、後述する機能回路ブロック群に設定値
等を供給する設定レジスタブロックである。７は画素ア
レイ３の任意の行の画素セル２を選択する行スキャナ、
８は画素アレイ３の任意の列の画素セル２を選択する列
スキャナである。９は画素アレイ３によって変換された
電気信号を設定値に応じた度合いでそれぞれ演算・加工
して補正する機能回路ブロック群であり、１０は色調補
正回路、１１はゲイン回路、１２はガンマ補正回路、１
３は基準電圧Ｖｒｅｆを生成するＤＡコンバータ、１３
ａはその基準電圧Ｖｒｅｆを加算する加算器である。１
４はガンマ補正回路１２によって補正された電気信号を
Ａ／Ｄ変換するＡＤコンバータ、１５はその出力端子、
１６はアナログ画素出力端子である。
【０００３】次に動作について説明する。図７におい
て、ＣＭＯＳイメージセンサ１の検査では、色調補正回
路１０、ゲイン回路１１、ガンマ補正回路１２、および
ＤＡコンバータ１３等の機能回路ブロック群の回路特性
を検査する。ここで、色調補正回路１０とは、画素アレ
イ３によって変換された電気信号を、Ｒ，Ｇ，Ｂ個別に
設定値に応じた度合いで補正するものである。また、ゲ
イン回路１１とは、入出力される電気信号の倍率を設定
値に応じた度合いで補正するものである。さらに、ガン
マ補正回路１２とは、画素アレイ３の感度を設定値に応
じた度合いで肉眼の感度に適合するように補正するもの
である。さらに、ＤＡコンバータ１３は、設定値をＤＡ
変換して基準電圧Ｖｒｅｆを生成し、ガンマ補正回路１
２に設けられた加算器１３ａに供給して、電気信号をこ
のチップの後段の回路に適したレベルにシフトするもの
である。これら各機能回路ブロックには、それぞれ数種
類から数十種類の設定値が存在する。例えば、ゲイン回
路１１では、数倍から数十倍にそれぞれ設定することが
必要になる。
て、ＣＭＯＳイメージセンサ１の検査では、色調補正回
路１０、ゲイン回路１１、ガンマ補正回路１２、および
ＤＡコンバータ１３等の機能回路ブロック群の回路特性
を検査する。ここで、色調補正回路１０とは、画素アレ
イ３によって変換された電気信号を、Ｒ，Ｇ，Ｂ個別に
設定値に応じた度合いで補正するものである。また、ゲ
イン回路１１とは、入出力される電気信号の倍率を設定
値に応じた度合いで補正するものである。さらに、ガン
マ補正回路１２とは、画素アレイ３の感度を設定値に応
じた度合いで肉眼の感度に適合するように補正するもの
である。さらに、ＤＡコンバータ１３は、設定値をＤＡ
変換して基準電圧Ｖｒｅｆを生成し、ガンマ補正回路１
２に設けられた加算器１３ａに供給して、電気信号をこ
のチップの後段の回路に適したレベルにシフトするもの
である。これら各機能回路ブロックには、それぞれ数種
類から数十種類の設定値が存在する。例えば、ゲイン回
路１１では、数倍から数十倍にそれぞれ設定することが
必要になる。
【０００４】機能回路ブロック群の回路特性の検査方法
としては、チップの外部よりロジック入出力端子４を通
じてデータをデータセットユニット５に供給し、設定レ
ジスタブロック６に保持されるデータに応じて、任意の
機能回路ブロックに設定値が供給される。また、画素ア
レイ３において、撮像対象側から入力される光信号を電
気信号に変換して、その電気信号を色調補正回路１０、
ゲイン回路１１、ガンマ補正回路１２、およびＤＡコン
バータ１３において補正し、その補正した電気信号をＡ
Ｄコンバータ１４および出力端子１５を通じてデジタル
の電気信号をチップの外部に出力すると共に、アナログ
画素出力端子１６を通じてアナログの電気信号をチップ
の外部に出力する。このように、チップ外部より、画素
アレイ３に入力した光信号、および機能回路ブロック群
９を通じて出力された電気信号からなる入出力値と、チ
ップ外部より、各機能回路ブロックに供給した設定値と
に応じて、機能回路ブロック群９がそれら供給した設定
値どおりに補正しているかを、チップ外部において検査
する。
としては、チップの外部よりロジック入出力端子４を通
じてデータをデータセットユニット５に供給し、設定レ
ジスタブロック６に保持されるデータに応じて、任意の
機能回路ブロックに設定値が供給される。また、画素ア
レイ３において、撮像対象側から入力される光信号を電
気信号に変換して、その電気信号を色調補正回路１０、
ゲイン回路１１、ガンマ補正回路１２、およびＤＡコン
バータ１３において補正し、その補正した電気信号をＡ
Ｄコンバータ１４および出力端子１５を通じてデジタル
の電気信号をチップの外部に出力すると共に、アナログ
画素出力端子１６を通じてアナログの電気信号をチップ
の外部に出力する。このように、チップ外部より、画素
アレイ３に入力した光信号、および機能回路ブロック群
９を通じて出力された電気信号からなる入出力値と、チ
ップ外部より、各機能回路ブロックに供給した設定値と
に応じて、機能回路ブロック群９がそれら供給した設定
値どおりに補正しているかを、チップ外部において検査
する。
【０００５】図８は従来の機能回路ブロック群の回路特
性の検査シーケンスを示す説明図である。図において、
データセットユニット５へのデータ設定期間ａの後に、
ＣＭＯＳイメージセンサ１のデータ出力が開始されるま
での蓄積時間（待機時間）ｂがあり、データ出力期間ｃ
（１フレーム：１回の撮像期間）で画素アレイ３中の全
ての画素セル２のデータが出力される。このデータ出力
期間ｃ中の一部であるデータｅを取り込み、演算・判定
（検査）を行う期間がｄとなる。これらの検査シーケン
スは、１つの設定値に対してａ〜ｄ期間を要し、したが
って、複数の設定値（ｍ種類）について検査する場合に
は、データセットユニット５に対して異なる設定で、同
様の検査をｍ回繰り返すことになる。
性の検査シーケンスを示す説明図である。図において、
データセットユニット５へのデータ設定期間ａの後に、
ＣＭＯＳイメージセンサ１のデータ出力が開始されるま
での蓄積時間（待機時間）ｂがあり、データ出力期間ｃ
（１フレーム：１回の撮像期間）で画素アレイ３中の全
ての画素セル２のデータが出力される。このデータ出力
期間ｃ中の一部であるデータｅを取り込み、演算・判定
（検査）を行う期間がｄとなる。これらの検査シーケン
スは、１つの設定値に対してａ〜ｄ期間を要し、したが
って、複数の設定値（ｍ種類）について検査する場合に
は、データセットユニット５に対して異なる設定で、同
様の検査をｍ回繰り返すことになる。
【０００６】
【発明が解決しようとする課題】従来の半導体撮像装置
は以上のように構成されているので、１つの設定値に対
して、図８に示した検査シーケンスａ〜ｄ期間を要して
しまう。さらに、ＣＭＯＳイメージセンサ１には複数の
機能回路ブロックがあるため、各機能回路ブロックに対
してそれぞれ複数の設定値について検査した場合には、
検査時間が膨大になってしまう課題があった。
は以上のように構成されているので、１つの設定値に対
して、図８に示した検査シーケンスａ〜ｄ期間を要して
しまう。さらに、ＣＭＯＳイメージセンサ１には複数の
機能回路ブロックがあるため、各機能回路ブロックに対
してそれぞれ複数の設定値について検査した場合には、
検査時間が膨大になってしまう課題があった。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、機能回路ブロックの一連の検査時
間を短縮する半導体撮像装置を得ることを目的とする。
めになされたもので、機能回路ブロックの一連の検査時
間を短縮する半導体撮像装置を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る半導体撮
像装置は、外部からのデータに応じて、画素アレイによ
る１回の撮像期間中に機能回路ブロックに複数の異なる
設定値を供給する自動設定変更ブロックを備えたもので
ある。
像装置は、外部からのデータに応じて、画素アレイによ
る１回の撮像期間中に機能回路ブロックに複数の異なる
設定値を供給する自動設定変更ブロックを備えたもので
ある。
【０００９】この発明に係る半導体撮像装置は、機能回
路ブロック群のうちの少なくとも２つの機能回路ブロッ
クに対応して設けられ、外部からのデータに応じて、画
素アレイによる１回の撮像期間中の互いに異なるタイミ
ングで対応する機能回路ブロックにそれぞれ複数の異な
る設定値を供給する複数の自動設定変更ブロックを備え
たものである。
路ブロック群のうちの少なくとも２つの機能回路ブロッ
クに対応して設けられ、外部からのデータに応じて、画
素アレイによる１回の撮像期間中の互いに異なるタイミ
ングで対応する機能回路ブロックにそれぞれ複数の異な
る設定値を供給する複数の自動設定変更ブロックを備え
たものである。
【００１０】この発明に係る半導体撮像装置は、自動設
定変更ブロックとして、前回の設定値に所定値分増加し
た設定値を供給するインクリメント機能レジスタを備え
たものである。
定変更ブロックとして、前回の設定値に所定値分増加し
た設定値を供給するインクリメント機能レジスタを備え
たものである。
【００１１】この発明に係る半導体撮像装置は、自動設
定変更ブロックとして、前回の設定値に所定値分減少し
た設定値を供給するデクリメント機能レジスタを備えた
ものである。
定変更ブロックとして、前回の設定値に所定値分減少し
た設定値を供給するデクリメント機能レジスタを備えた
ものである。
【００１２】この発明に係る半導体撮像装置は、自動設
定変更ブロックとして、前回の設定値を２倍、または前
回の設定値を１／２倍した設定値を供給するシフト機能
レジスタを備えたものである。
定変更ブロックとして、前回の設定値を２倍、または前
回の設定値を１／２倍した設定値を供給するシフト機能
レジスタを備えたものである。
【００１３】この発明に係る半導体撮像装置は、自動設
定変更ブロックとして、外部からのデータに応じて任意
の異なる設定値がそれぞれ設定され、画素アレイによる
１回の撮像期間中の所定のタイミング毎に機能回路ブロ
ックに、他に設定された設定値に切り替えて供給する複
数の設定レジスタを備えたものである。
定変更ブロックとして、外部からのデータに応じて任意
の異なる設定値がそれぞれ設定され、画素アレイによる
１回の撮像期間中の所定のタイミング毎に機能回路ブロ
ックに、他に設定された設定値に切り替えて供給する複
数の設定レジスタを備えたものである。
【００１４】この発明に係る半導体撮像装置は、自動設
定変更ブロックとして、外部からのデータに応じて任意
の異なる設定値がそれぞれ設定され、画素アレイによる
１回の撮像期間中の所定のタイミング毎に機能回路ブロ
ックに、他に設定された設定値に切り替えて供給するメ
モリを備えたものである。
定変更ブロックとして、外部からのデータに応じて任意
の異なる設定値がそれぞれ設定され、画素アレイによる
１回の撮像期間中の所定のタイミング毎に機能回路ブロ
ックに、他に設定された設定値に切り替えて供給するメ
モリを備えたものである。
【００１５】この発明に係る半導体撮像装置は、自動設
定変更ブロックにおいて、機能回路ブロックを検査する
上で設定値の最適な自動設定機能だけを備えたものであ
る。
定変更ブロックにおいて、機能回路ブロックを検査する
上で設定値の最適な自動設定機能だけを備えたものであ
る。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＣ
ＭＯＳイメージセンサを示す構成図であり、図におい
て、１はＣＭＯＳイメージセンサである。２は光信号を
電気信号に変換する画素セル、３はそれら画素セル２を
ＣＭＯＳイメージセンサ１のチップ表面に２次元のアレ
イ状に配置して、撮像対象側から入力される光信号を電
気信号に変換して撮像する画素アレイである。４はチッ
プの外部から動作クロックやデータが供給され、また、
チップの外部にデータ出力開始信号等を出力するロジッ
ク入出力端子、５はその入力されるデータに応じてＣＭ
ＯＳイメージセンサ１内を制御するデータセットユニッ
ト、６はその入力されるデータを保持して、後述する自
動設定変更ブロックおよびマルチプレクサを制御すると
共に、機能回路ブロック群に設定値等を供給する設定レ
ジスタブロックである。７は画素アレイ３の任意の行の
画素セル２を選択する行スキャナ、８は画素アレイ３の
任意の列の画素セル２を選択する列スキャナである。９
は画素アレイ３によって変換された電気信号を設定値に
応じた度合いでそれぞれ演算・加工して補正する機能回
路ブロック群であり、１０は色調補正回路、１１はゲイ
ン回路、１２はガンマ補正回路、１３は基準電圧Ｖｒｅ
ｆを生成するＤＡコンバータ、１３ａはその基準電圧Ｖ
ｒｅｆを加算する加算器である。１４はガンマ補正回路
１２によって補正された電気信号をＡ／Ｄ変換するＡＤ
コンバータ、１５はその出力端子、１６はアナログ画素
出力端子である。１７は設定レジスタブロック６からの
データに応じて、画素アレイ３による１回の撮像期間
（１フレーム）中に機能回路ブロックに複数の異なる設
定値を供給する自動設定変更ブロック、１８は所定のタ
イミング毎に機能回路ブロックに、前回の設定値に所定
値分増加した設定値を供給するインクリメント機能レジ
スタ、１９は所定のタイミング毎に機能回路ブロック
に、前回の設定値に所定値分減少した設定値を供給する
デクリメント機能レジスタ、２０は所定のタイミング毎
に機能回路ブロックに、前回の設定値を２倍した設定値
を供給するシフト機能レジスタ、２１はインクリメント
機能レジスタ１８、デクリメント機能レジスタ１９、お
よびシフト機能レジスタ２０のうちのいずれかの出力を
選択するマルチプレクサである。２２はデータセットユ
ニット５および自動設定変更ブロック１７間に設けられ
たデータ線、２３は画素アレイ３の行末のデータが出力
された場合に発生される行末信号を伝送する行末信号線
である。２４は設定レジスタブロック６からのデータに
応じて、その設定レジスタブロック６からの設定値また
は自動設定変更ブロック１７からの設定値を選択するマ
ルチプレクサである。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＣ
ＭＯＳイメージセンサを示す構成図であり、図におい
て、１はＣＭＯＳイメージセンサである。２は光信号を
電気信号に変換する画素セル、３はそれら画素セル２を
ＣＭＯＳイメージセンサ１のチップ表面に２次元のアレ
イ状に配置して、撮像対象側から入力される光信号を電
気信号に変換して撮像する画素アレイである。４はチッ
プの外部から動作クロックやデータが供給され、また、
チップの外部にデータ出力開始信号等を出力するロジッ
ク入出力端子、５はその入力されるデータに応じてＣＭ
ＯＳイメージセンサ１内を制御するデータセットユニッ
ト、６はその入力されるデータを保持して、後述する自
動設定変更ブロックおよびマルチプレクサを制御すると
共に、機能回路ブロック群に設定値等を供給する設定レ
ジスタブロックである。７は画素アレイ３の任意の行の
画素セル２を選択する行スキャナ、８は画素アレイ３の
任意の列の画素セル２を選択する列スキャナである。９
は画素アレイ３によって変換された電気信号を設定値に
応じた度合いでそれぞれ演算・加工して補正する機能回
路ブロック群であり、１０は色調補正回路、１１はゲイ
ン回路、１２はガンマ補正回路、１３は基準電圧Ｖｒｅ
ｆを生成するＤＡコンバータ、１３ａはその基準電圧Ｖ
ｒｅｆを加算する加算器である。１４はガンマ補正回路
１２によって補正された電気信号をＡ／Ｄ変換するＡＤ
コンバータ、１５はその出力端子、１６はアナログ画素
出力端子である。１７は設定レジスタブロック６からの
データに応じて、画素アレイ３による１回の撮像期間
（１フレーム）中に機能回路ブロックに複数の異なる設
定値を供給する自動設定変更ブロック、１８は所定のタ
イミング毎に機能回路ブロックに、前回の設定値に所定
値分増加した設定値を供給するインクリメント機能レジ
スタ、１９は所定のタイミング毎に機能回路ブロック
に、前回の設定値に所定値分減少した設定値を供給する
デクリメント機能レジスタ、２０は所定のタイミング毎
に機能回路ブロックに、前回の設定値を２倍した設定値
を供給するシフト機能レジスタ、２１はインクリメント
機能レジスタ１８、デクリメント機能レジスタ１９、お
よびシフト機能レジスタ２０のうちのいずれかの出力を
選択するマルチプレクサである。２２はデータセットユ
ニット５および自動設定変更ブロック１７間に設けられ
たデータ線、２３は画素アレイ３の行末のデータが出力
された場合に発生される行末信号を伝送する行末信号線
である。２４は設定レジスタブロック６からのデータに
応じて、その設定レジスタブロック６からの設定値また
は自動設定変更ブロック１７からの設定値を選択するマ
ルチプレクサである。
【００１７】次に動作について説明する。図１におい
て、ＣＭＯＳイメージセンサ１の検査では、色調補正回
路１０、ゲイン回路１１、ガンマ補正回路１２、および
ＤＡコンバータ１３等の機能回路ブロック群の回路特性
を検査する。図２はこの発明の実施の形態１による機能
回路ブロック群の回路特性の検査シーケンスを示す説明
図である。以下、図１および図２に基づいて、この実施
の形態１による機能回路ブロック群の回路特性の検査方
法を説明する。代表例として、ゲイン回路１１を検査対
象とした場合について説明する。まず、チップの外部よ
りロジック入出力端子４を通じて、ゲイン回路１１を検
査対象としたデータをデータセットユニット５に供給
し、設定レジスタブロック６に保持させる。この設定レ
ジスタブロック６に保持されたデータは、データ線２２
を通じて自動設定変更ブロック１７に供給され、そのデ
ータに応じて自動設定変更ブロック１７が制御される。
ここで、インクリメント機能レジスタ１８を選択した場
合には、そのデータに応じてマルチプレクサ２１がイン
クリメント機能レジスタ１８の出力を選択する。インク
リメント機能レジスタ１８には初期値＝１がセットされ
る。また、設定レジスタブロック６に保持されたデータ
に応じて、マルチプレクサ２４が制御される。この場
合、ゲイン回路１１に接続されるマルチプレクサ２４だ
け自動設定変更ブロック１７の設定値が選択され、その
他の機能回路ブロック群９に接続されるマルチプレクサ
２４は設定レジスタブロック６の設定値（例えば、＝
１）が選択される。これらの設定期間は、図２のデータ
セットユニット５へのデータ設定期間ａに相当する。
て、ＣＭＯＳイメージセンサ１の検査では、色調補正回
路１０、ゲイン回路１１、ガンマ補正回路１２、および
ＤＡコンバータ１３等の機能回路ブロック群の回路特性
を検査する。図２はこの発明の実施の形態１による機能
回路ブロック群の回路特性の検査シーケンスを示す説明
図である。以下、図１および図２に基づいて、この実施
の形態１による機能回路ブロック群の回路特性の検査方
法を説明する。代表例として、ゲイン回路１１を検査対
象とした場合について説明する。まず、チップの外部よ
りロジック入出力端子４を通じて、ゲイン回路１１を検
査対象としたデータをデータセットユニット５に供給
し、設定レジスタブロック６に保持させる。この設定レ
ジスタブロック６に保持されたデータは、データ線２２
を通じて自動設定変更ブロック１７に供給され、そのデ
ータに応じて自動設定変更ブロック１７が制御される。
ここで、インクリメント機能レジスタ１８を選択した場
合には、そのデータに応じてマルチプレクサ２１がイン
クリメント機能レジスタ１８の出力を選択する。インク
リメント機能レジスタ１８には初期値＝１がセットされ
る。また、設定レジスタブロック６に保持されたデータ
に応じて、マルチプレクサ２４が制御される。この場
合、ゲイン回路１１に接続されるマルチプレクサ２４だ
け自動設定変更ブロック１７の設定値が選択され、その
他の機能回路ブロック群９に接続されるマルチプレクサ
２４は設定レジスタブロック６の設定値（例えば、＝
１）が選択される。これらの設定期間は、図２のデータ
セットユニット５へのデータ設定期間ａに相当する。
【００１８】図２の蓄積時間ｂが経過した後、データ出
力期間ｃ（１フレーム：１回の撮像期間）で画素アレイ
３中の全ての画素セル２の電気信号が出力端子１５およ
びアナログ画素出力端子１６から出力される。この時、
色調補正回路１０、ゲイン回路１１、ガンマ補正回路１
２、およびＤＡコンバータ１３によって、画素アレイ３
からの電気信号が設定値に応じて補正されたり、その補
正された電気信号がＡＤコンバータ１４によってデジタ
ル化された電気信号がチップの外部に出力される。ここ
で、このデータ出力期間ｃのうちの最初のデータｅ１で
は、インクリメント機能レジスタ１８にセットされた初
期値＝１がマルチプレクサ２１およびマルチプレクサ２
４を通じてゲイン回路１１に設定値として供給され、ゲ
イン回路１１では、ゲインを１倍設定にする。また、設
定レジスタブロック６の設定値（例えば、＝１）がマル
チプレクサ２４を通じてその他の機能回路ブロック群９
（色調補正回路１０、ガンマ補正回路１２、およびＤＡ
コンバータ１３）に供給される。また、画素アレイ３の
行末に対応する電気信号が出力された時、行末信号線２
３を通じて行末信号が自動設定変更ブロック１７に出力
され、自動設定変更ブロック１７は、この行末信号の入
力により、インクリメント機能レジスタ１８をインクリ
メントし、設定値＝２にする。この設定値がゲイン回路
１１に供給され、次の行の電気信号は、ゲインを２倍設
定したデータｅ２として出力する。ちなみに、その他の
機能回路ブロック群９への設定値（例えば、＝１）は変
わらない。このように、画素データが行末になる毎にイ
ンクリメント機能レジスタ１８の設定値がインクリメン
トされていき、図２に示すようにデータ出力期間ｃ（１
フレーム：１回の撮像期間）中に、ゲイン１倍からゲイ
ンｍ倍までの電気信号が出力される。これらゲイン１倍
からゲインｍ倍までの電気信号を取り込んだ後、これら
データｅ１〜ｅｍから演算・判定（検査）を行う期間が
ｄとなる。以上のように、チップ外部より、画素アレイ
３に入力した光信号、および機能回路ブロック群９を通
じて出力された電気信号からなる入出力値と、チップ外
部より、各機能回路ブロックに供給した設定値とに応じ
て、機能回路ブロック群９がそれら供給した設定値どお
りに補正しているかを、チップ外部において検査する。
力期間ｃ（１フレーム：１回の撮像期間）で画素アレイ
３中の全ての画素セル２の電気信号が出力端子１５およ
びアナログ画素出力端子１６から出力される。この時、
色調補正回路１０、ゲイン回路１１、ガンマ補正回路１
２、およびＤＡコンバータ１３によって、画素アレイ３
からの電気信号が設定値に応じて補正されたり、その補
正された電気信号がＡＤコンバータ１４によってデジタ
ル化された電気信号がチップの外部に出力される。ここ
で、このデータ出力期間ｃのうちの最初のデータｅ１で
は、インクリメント機能レジスタ１８にセットされた初
期値＝１がマルチプレクサ２１およびマルチプレクサ２
４を通じてゲイン回路１１に設定値として供給され、ゲ
イン回路１１では、ゲインを１倍設定にする。また、設
定レジスタブロック６の設定値（例えば、＝１）がマル
チプレクサ２４を通じてその他の機能回路ブロック群９
（色調補正回路１０、ガンマ補正回路１２、およびＤＡ
コンバータ１３）に供給される。また、画素アレイ３の
行末に対応する電気信号が出力された時、行末信号線２
３を通じて行末信号が自動設定変更ブロック１７に出力
され、自動設定変更ブロック１７は、この行末信号の入
力により、インクリメント機能レジスタ１８をインクリ
メントし、設定値＝２にする。この設定値がゲイン回路
１１に供給され、次の行の電気信号は、ゲインを２倍設
定したデータｅ２として出力する。ちなみに、その他の
機能回路ブロック群９への設定値（例えば、＝１）は変
わらない。このように、画素データが行末になる毎にイ
ンクリメント機能レジスタ１８の設定値がインクリメン
トされていき、図２に示すようにデータ出力期間ｃ（１
フレーム：１回の撮像期間）中に、ゲイン１倍からゲイ
ンｍ倍までの電気信号が出力される。これらゲイン１倍
からゲインｍ倍までの電気信号を取り込んだ後、これら
データｅ１〜ｅｍから演算・判定（検査）を行う期間が
ｄとなる。以上のように、チップ外部より、画素アレイ
３に入力した光信号、および機能回路ブロック群９を通
じて出力された電気信号からなる入出力値と、チップ外
部より、各機能回路ブロックに供給した設定値とに応じ
て、機能回路ブロック群９がそれら供給した設定値どお
りに補正しているかを、チップ外部において検査する。
【００１９】なお、上記実施の形態１では、インクリメ
ント機能レジスタ１８をマルチプレクサ２１で選択した
例を示したが、デクリメント機能レジスタ１９、または
シフト機能レジスタ２０をマルチプレクサ２１で選択し
ても良い。デクリメント機能レジスタ１９では、初期値
として任意の値をセットして、行末信号が入力される毎
に、その初期値から１ずつデクリメントした設定値を出
力する。シフト機能レジスタ２０では、初期値としてＬ
ＳＢに１、その他のビットに０をセットして、行末信号
が入力される毎に、左にシフトし、ＬＳＢには０がセッ
トされるようにする。このシフト機能レジスタ２０の利
用は、簡単なゲイン回路１１だけの検査に有効であり、
ゲインを１倍、２倍、４倍、８倍、・・・にすることが
できる。また、シフト機能レジスタ２０では、初期値と
してＭＳＢに１、その他のビットに０をセットして、行
末信号が入力される毎に、右にシフトし、ＭＳＢには０
がセットされるようにしても良い。この場合、ゲインを
・・・８倍、４倍、２倍、１倍にすることができる。さ
らに、インクリメント機能レジスタ１８では、１ずつ増
加、デクリメント機能レジスタ１９では、１づつ減少と
したが、乗算器等を用いて、所定値ずつ増加、または、
所定値ずつ減少するようにしても良い。
ント機能レジスタ１８をマルチプレクサ２１で選択した
例を示したが、デクリメント機能レジスタ１９、または
シフト機能レジスタ２０をマルチプレクサ２１で選択し
ても良い。デクリメント機能レジスタ１９では、初期値
として任意の値をセットして、行末信号が入力される毎
に、その初期値から１ずつデクリメントした設定値を出
力する。シフト機能レジスタ２０では、初期値としてＬ
ＳＢに１、その他のビットに０をセットして、行末信号
が入力される毎に、左にシフトし、ＬＳＢには０がセッ
トされるようにする。このシフト機能レジスタ２０の利
用は、簡単なゲイン回路１１だけの検査に有効であり、
ゲインを１倍、２倍、４倍、８倍、・・・にすることが
できる。また、シフト機能レジスタ２０では、初期値と
してＭＳＢに１、その他のビットに０をセットして、行
末信号が入力される毎に、右にシフトし、ＭＳＢには０
がセットされるようにしても良い。この場合、ゲインを
・・・８倍、４倍、２倍、１倍にすることができる。さ
らに、インクリメント機能レジスタ１８では、１ずつ増
加、デクリメント機能レジスタ１９では、１づつ減少と
したが、乗算器等を用いて、所定値ずつ増加、または、
所定値ずつ減少するようにしても良い。
【００２０】また、上記実施の形態１では、インクリメ
ント機能レジスタ１８が画素アレイ３の行末になる毎に
インクリメントしたが、演算器や動作クロック等を用い
て、複数行毎、あるいは任意の画素数毎にインクリメン
トするようにしても良い。さらに、上記実施の形態１で
は、機能回路ブロック群９のうちのゲイン回路１１につ
いてだけ説明したが、その他の機能回路ブロック群９
（色調補正回路１０、ガンマ補正回路１２、およびＤＡ
コンバータ１３）についても同様に検査することができ
る。さらに、上記実施の形態１では、ゲイン回路１１の
他の機能回路ブロック群９に設定レジスタブロック６の
設定値（例えば、＝１）を供給したが、設定レジスタブ
ロック６の設定値は、それぞれ任意の設定値にすること
ができる。
ント機能レジスタ１８が画素アレイ３の行末になる毎に
インクリメントしたが、演算器や動作クロック等を用い
て、複数行毎、あるいは任意の画素数毎にインクリメン
トするようにしても良い。さらに、上記実施の形態１で
は、機能回路ブロック群９のうちのゲイン回路１１につ
いてだけ説明したが、その他の機能回路ブロック群９
（色調補正回路１０、ガンマ補正回路１２、およびＤＡ
コンバータ１３）についても同様に検査することができ
る。さらに、上記実施の形態１では、ゲイン回路１１の
他の機能回路ブロック群９に設定レジスタブロック６の
設定値（例えば、＝１）を供給したが、設定レジスタブ
ロック６の設定値は、それぞれ任意の設定値にすること
ができる。
【００２１】以上のように、この実施の形態１では、自
動設定変更ブロック１７において、画素アレイ３による
１回の撮像期間中に機能回路ブロックに複数の異なる設
定値を供給することができ、一連の検査時間を短縮する
ことができる。
動設定変更ブロック１７において、画素アレイ３による
１回の撮像期間中に機能回路ブロックに複数の異なる設
定値を供給することができ、一連の検査時間を短縮する
ことができる。
【００２２】実施の形態２．図３はこの発明の実施の形
態２によるＣＭＯＳイメージセンサを示す構成図であ
り、図において、自動設定変更ブロック１７を、色調補
正回路１０、ガンマ補正回路１２、およびＤＡコンバー
タ１３についても設けたものである。なお、図３では示
さなかったが、色調補正回路１０、ガンマ補正回路１
２、およびＤＡコンバータ１３に対応した自動設定変更
ブロック１７についても、データ線２２および行末信号
線２３が接続されている。その他の構成については図１
と同一である。
態２によるＣＭＯＳイメージセンサを示す構成図であ
り、図において、自動設定変更ブロック１７を、色調補
正回路１０、ガンマ補正回路１２、およびＤＡコンバー
タ１３についても設けたものである。なお、図３では示
さなかったが、色調補正回路１０、ガンマ補正回路１
２、およびＤＡコンバータ１３に対応した自動設定変更
ブロック１７についても、データ線２２および行末信号
線２３が接続されている。その他の構成については図１
と同一である。
【００２３】次に動作について説明する。動作は、基本
的に実施の形態１と同一であり、任意の機能回路ブロッ
クを検査する場合に、その機能回路ブロックに付随する
自動設定変更ブロック１７内のレジスタに設定すること
で、実施の形態１と同一の検査を行うことができる。ま
た、実施の形態２では、任意の２つ以上の機能回路ブロ
ックを自動設定変更ブロック１７内の任意のレジスタに
接続することが可能となる。例えば、ゲイン回路１１と
ガンマ補正回路１２とを対応する自動設定変更ブロック
１７内のシフト機能レジスタ２０に接続する。ゲイン回
路１１には、末行信号が入力される毎にシフト機能レジ
スタ２０をシフトし、１〜２ｍ倍まで設定し、２ｍ倍設
定後、再度１から設定する。ガンマ補正回路１２には、
ｍ行毎にシフト機能レジスタ２０をシフトし、１〜２ｎ
個まで設定されたとする。図４はこの発明の実施の形態
２による機能回路ブロック群の回路特性の検査シーケン
スを示す説明図である。データセットユニット５の設定
時間ａと蓄積時間ｂが経過した後、ガンマ補正１データ
出力期間中に、ゲインが１〜２ｍ倍まで設定され、この
ように以降、ガンマ補正２ｎデータ出力期間までデータ
出力が繰り返される。その後、取り込んだ後、これらデ
ータから演算・判定（検査）を行う期間がｄとなる。
的に実施の形態１と同一であり、任意の機能回路ブロッ
クを検査する場合に、その機能回路ブロックに付随する
自動設定変更ブロック１７内のレジスタに設定すること
で、実施の形態１と同一の検査を行うことができる。ま
た、実施の形態２では、任意の２つ以上の機能回路ブロ
ックを自動設定変更ブロック１７内の任意のレジスタに
接続することが可能となる。例えば、ゲイン回路１１と
ガンマ補正回路１２とを対応する自動設定変更ブロック
１７内のシフト機能レジスタ２０に接続する。ゲイン回
路１１には、末行信号が入力される毎にシフト機能レジ
スタ２０をシフトし、１〜２ｍ倍まで設定し、２ｍ倍設
定後、再度１から設定する。ガンマ補正回路１２には、
ｍ行毎にシフト機能レジスタ２０をシフトし、１〜２ｎ
個まで設定されたとする。図４はこの発明の実施の形態
２による機能回路ブロック群の回路特性の検査シーケン
スを示す説明図である。データセットユニット５の設定
時間ａと蓄積時間ｂが経過した後、ガンマ補正１データ
出力期間中に、ゲインが１〜２ｍ倍まで設定され、この
ように以降、ガンマ補正２ｎデータ出力期間までデータ
出力が繰り返される。その後、取り込んだ後、これらデ
ータから演算・判定（検査）を行う期間がｄとなる。
【００２４】以上のように、この実施の形態２では、自
動設定変更ブロック１７において、画素アレイ３による
１回の撮像期間中に互いに異なるタイミングで対応する
機能回路ブロックに複数の異なる設定値を供給すること
ができ、より木目の細かい検査を行うことができると共
に、さらに一連の検査時間を短縮することができる。
動設定変更ブロック１７において、画素アレイ３による
１回の撮像期間中に互いに異なるタイミングで対応する
機能回路ブロックに複数の異なる設定値を供給すること
ができ、より木目の細かい検査を行うことができると共
に、さらに一連の検査時間を短縮することができる。
【００２５】実施の形態３．図５はこの発明の実施の形
態３によるＣＭＯＳイメージセンサを示す構成図であ
り、図において、１７ａはゲイン回路１１に対応して設
けられ、インクリメント機能レジスタ１８およびシフト
機能レジスタ２０だけ有する自動設定変更ブロック、１
７ｂはガンマ補正回路１２に対応して設けられ、シフト
機能レジスタ２０だけ有する自動設定変更ブロックであ
る。その他の構成については図３と同一である。
態３によるＣＭＯＳイメージセンサを示す構成図であ
り、図において、１７ａはゲイン回路１１に対応して設
けられ、インクリメント機能レジスタ１８およびシフト
機能レジスタ２０だけ有する自動設定変更ブロック、１
７ｂはガンマ補正回路１２に対応して設けられ、シフト
機能レジスタ２０だけ有する自動設定変更ブロックであ
る。その他の構成については図３と同一である。
【００２６】次に動作について説明する。上記実施の形
態２では、各機能回路ブロックに対応して、インクリメ
ント機能レジスタ１８、デクリメント機能レジスタ１９
およびシフト機能レジスタ２０を有する自動設定変更ブ
ロック１７を設けたが、この実施の形態３では、各機能
回路ブロックを検査する上で設定値の最適な自動設定機
能だけを設ける。図５はその一例として示したものであ
り、ゲイン回路１１には、インクリメント機能レジスタ
１８およびシフト機能レジスタ２０だけ有する自動設定
変更ブロック１７ａを設け、ガンマ補正回路１２には、
シフト機能レジスタ２０だけ有する自動設定変更ブロッ
ク１７ｂを設けたものである。
態２では、各機能回路ブロックに対応して、インクリメ
ント機能レジスタ１８、デクリメント機能レジスタ１９
およびシフト機能レジスタ２０を有する自動設定変更ブ
ロック１７を設けたが、この実施の形態３では、各機能
回路ブロックを検査する上で設定値の最適な自動設定機
能だけを設ける。図５はその一例として示したものであ
り、ゲイン回路１１には、インクリメント機能レジスタ
１８およびシフト機能レジスタ２０だけ有する自動設定
変更ブロック１７ａを設け、ガンマ補正回路１２には、
シフト機能レジスタ２０だけ有する自動設定変更ブロッ
ク１７ｂを設けたものである。
【００２７】以上のように、この実施の形態３では、自
動設定変更ブロックを最適化することにより、構成を簡
単にすることができ、チップ面積を小さくすることがで
きる。
動設定変更ブロックを最適化することにより、構成を簡
単にすることができ、チップ面積を小さくすることがで
きる。
【００２８】実施の形態４．図６はこの発明の実施の形
態４によるＣＭＯＳイメージセンサを示す構成図であ
り、図において、１７ｃはロジック入出力端子４、デー
タセットユニット５、およびデータ線２２を通じて、任
意の異なる値がそれぞれ設定される設定１レジスタ２５
から設定ｍレジスタ２５を有する自動設定変更ブロック
である。その他の構成については図１と同一である。
態４によるＣＭＯＳイメージセンサを示す構成図であ
り、図において、１７ｃはロジック入出力端子４、デー
タセットユニット５、およびデータ線２２を通じて、任
意の異なる値がそれぞれ設定される設定１レジスタ２５
から設定ｍレジスタ２５を有する自動設定変更ブロック
である。その他の構成については図１と同一である。
【００２９】次に動作について説明する。動作は、基本
的には実施の形態１と同一であるが、実施の形態１の動
作に付け加えて、チップの外部からロジック入出力端子
４、データセットユニット５、およびデータ線２２を通
じて、ｍ個の任意の異なる値を自動設定変更ブロック１
７ｃの設定１レジスタ２５から設定ｍレジスタ２５にそ
れぞれ設定する。代表例として、ゲイン回路１１の検査
について説明する。この場合、ゲイン回路１１には、マ
ルチプレクサ２４により、自動設定変更ブロック１７ｃ
に接続され、その他の機能回路ロジックは、設定レジス
タブロック６に接続される。初期値としては、設定１レ
ジスタ２５に保持された値が設定値としてゲイン回路１
１に供給される。以降、画素アレイ３の末行信号を入力
する毎に、マルチプレクサ２１により、設定１レジスタ
２５から順に設定２レジスタ２５から設定ｍレジスタ２
５へと接続を切り替えて、それら設定２レジスタ２５か
ら設定ｍレジスタ２５に保持された値が設定値としてゲ
イン回路１１に供給される。
的には実施の形態１と同一であるが、実施の形態１の動
作に付け加えて、チップの外部からロジック入出力端子
４、データセットユニット５、およびデータ線２２を通
じて、ｍ個の任意の異なる値を自動設定変更ブロック１
７ｃの設定１レジスタ２５から設定ｍレジスタ２５にそ
れぞれ設定する。代表例として、ゲイン回路１１の検査
について説明する。この場合、ゲイン回路１１には、マ
ルチプレクサ２４により、自動設定変更ブロック１７ｃ
に接続され、その他の機能回路ロジックは、設定レジス
タブロック６に接続される。初期値としては、設定１レ
ジスタ２５に保持された値が設定値としてゲイン回路１
１に供給される。以降、画素アレイ３の末行信号を入力
する毎に、マルチプレクサ２１により、設定１レジスタ
２５から順に設定２レジスタ２５から設定ｍレジスタ２
５へと接続を切り替えて、それら設定２レジスタ２５か
ら設定ｍレジスタ２５に保持された値が設定値としてゲ
イン回路１１に供給される。
【００３０】なお、上記実施の形態４では、ロジック入
出力端子４、データセットユニット５、およびデータ線
２２を通じて、任意の異なる値がそれぞれ設定される設
定１レジスタ２５から設定ｍレジスタ２５を有する自動
設定変更ブロック１７ｃについて示したが、自動設定変
更ブロック１７ｃの代わりにメモリを設け、そのメモリ
にロジック入出力端子４、データセットユニット５、お
よびデータ線２２を通じて、任意の異なる値をそれぞれ
記憶させると共に、画素アレイ３の末行信号を入力する
毎に、そのメモリより、所定の順で任意の異なる値を供
給するようにしても良い。また、上記実施の形態４にお
ける自動設定変更ブロック１７ｃまたはメモリを、上記
実施の形態２または実施の形態３における自動設定変更
ブロック１７と置き換えても良い。
出力端子４、データセットユニット５、およびデータ線
２２を通じて、任意の異なる値がそれぞれ設定される設
定１レジスタ２５から設定ｍレジスタ２５を有する自動
設定変更ブロック１７ｃについて示したが、自動設定変
更ブロック１７ｃの代わりにメモリを設け、そのメモリ
にロジック入出力端子４、データセットユニット５、お
よびデータ線２２を通じて、任意の異なる値をそれぞれ
記憶させると共に、画素アレイ３の末行信号を入力する
毎に、そのメモリより、所定の順で任意の異なる値を供
給するようにしても良い。また、上記実施の形態４にお
ける自動設定変更ブロック１７ｃまたはメモリを、上記
実施の形態２または実施の形態３における自動設定変更
ブロック１７と置き換えても良い。
【００３１】以上のように、この実施の形態４では、１
回の撮像期間中の所定のタイミング毎に機能回路ブロッ
クに、任意の異なる設定値を供給することができ、さら
に一連の検査時間を短縮することができる。
回の撮像期間中の所定のタイミング毎に機能回路ブロッ
クに、任意の異なる設定値を供給することができ、さら
に一連の検査時間を短縮することができる。
【００３２】
【発明の効果】以上のように、この発明によれば、外部
からのデータに応じて、画素アレイによる１回の撮像期
間中に機能回路ブロックに複数の異なる設定値を供給す
る自動設定変更ブロックを備えるように構成したので、
画素アレイに入力される光信号、および機能回路ブロッ
クを通じて出力される電気信号からなる入出力値と、機
能回路ブロックに供給される設定値とに応じて、機能回
路ブロックがその供給される設定値どおりに補正してい
るかを検査する場合に、自動設定変更ブロックでは、画
素アレイによる１回の撮像期間中に機能回路ブロックに
複数の異なる設定値を供給することができ、一連の検査
時間を短縮することができる効果がある。
からのデータに応じて、画素アレイによる１回の撮像期
間中に機能回路ブロックに複数の異なる設定値を供給す
る自動設定変更ブロックを備えるように構成したので、
画素アレイに入力される光信号、および機能回路ブロッ
クを通じて出力される電気信号からなる入出力値と、機
能回路ブロックに供給される設定値とに応じて、機能回
路ブロックがその供給される設定値どおりに補正してい
るかを検査する場合に、自動設定変更ブロックでは、画
素アレイによる１回の撮像期間中に機能回路ブロックに
複数の異なる設定値を供給することができ、一連の検査
時間を短縮することができる効果がある。
【００３３】この発明によれば、機能回路ブロック群の
うちの少なくとも２つの機能回路ブロックに対応して設
けられ、外部からのデータに応じて、画素アレイによる
１回の撮像期間中の互いに異なるタイミングで対応する
機能回路ブロックにそれぞれ複数の異なる設定値を供給
する複数の自動設定変更ブロックを備えるように構成し
たので、画素アレイに入力される光信号、および機能回
路ブロック群を通じて出力される電気信号からなる入出
力値と、各機能回路ブロックに供給される設定値とに応
じて、機能回路ブロック群がそれら供給される設定値ど
おりに補正しているかを検査する場合に、複数の自動設
定変更ブロックでは、画素アレイによる１回の撮像期間
中の互いに異なるタイミングで対応する機能回路ブロッ
クにそれぞれ複数の異なる設定値を供給することがで
き、より木目の細かい検査を行うことができると共に、
一連の検査時間を短縮することができる効果がある。
うちの少なくとも２つの機能回路ブロックに対応して設
けられ、外部からのデータに応じて、画素アレイによる
１回の撮像期間中の互いに異なるタイミングで対応する
機能回路ブロックにそれぞれ複数の異なる設定値を供給
する複数の自動設定変更ブロックを備えるように構成し
たので、画素アレイに入力される光信号、および機能回
路ブロック群を通じて出力される電気信号からなる入出
力値と、各機能回路ブロックに供給される設定値とに応
じて、機能回路ブロック群がそれら供給される設定値ど
おりに補正しているかを検査する場合に、複数の自動設
定変更ブロックでは、画素アレイによる１回の撮像期間
中の互いに異なるタイミングで対応する機能回路ブロッ
クにそれぞれ複数の異なる設定値を供給することがで
き、より木目の細かい検査を行うことができると共に、
一連の検査時間を短縮することができる効果がある。
【００３４】この発明によれば、自動設定変更ブロック
として、前回の設定値に所定値分増加した設定値を供給
するインクリメント機能レジスタを備えるように構成し
たので、１回の撮像期間中の所定のタイミング毎に機能
回路ブロックに、前回の設定値に所定値分増加した設定
値を供給することができる効果がある。
として、前回の設定値に所定値分増加した設定値を供給
するインクリメント機能レジスタを備えるように構成し
たので、１回の撮像期間中の所定のタイミング毎に機能
回路ブロックに、前回の設定値に所定値分増加した設定
値を供給することができる効果がある。
【００３５】この発明によれば、自動設定変更ブロック
として、前回の設定値に所定値分減少した設定値を供給
するデクリメント機能レジスタを備えるように構成した
ので、１回の撮像期間中の所定のタイミング毎に機能回
路ブロックに、前回の設定値に所定値分減少した設定値
を供給することができる効果がある。
として、前回の設定値に所定値分減少した設定値を供給
するデクリメント機能レジスタを備えるように構成した
ので、１回の撮像期間中の所定のタイミング毎に機能回
路ブロックに、前回の設定値に所定値分減少した設定値
を供給することができる効果がある。
【００３６】この発明によれば、自動設定変更ブロック
として、前回の設定値を２倍、または前回の設定値を１
／２倍した設定値を供給するシフト機能レジスタを備え
るように構成したので、１回の撮像期間中の所定のタイ
ミング毎に機能回路ブロックに、前回の設定値を２倍、
または前回の設定値を１／２倍した設定値を供給するこ
とができる効果がある。
として、前回の設定値を２倍、または前回の設定値を１
／２倍した設定値を供給するシフト機能レジスタを備え
るように構成したので、１回の撮像期間中の所定のタイ
ミング毎に機能回路ブロックに、前回の設定値を２倍、
または前回の設定値を１／２倍した設定値を供給するこ
とができる効果がある。
【００３７】この発明によれば、自動設定変更ブロック
として、外部からのデータに応じて任意の異なる設定値
がそれぞれ設定され、画素アレイによる１回の撮像期間
中の所定のタイミング毎に機能回路ブロックに、他に設
定された設定値に切り替えて供給する複数の設定レジス
タを備えるように構成したので、１回の撮像期間中の所
定のタイミング毎に機能回路ブロックに、任意の異なる
設定値を供給することができる効果がある。
として、外部からのデータに応じて任意の異なる設定値
がそれぞれ設定され、画素アレイによる１回の撮像期間
中の所定のタイミング毎に機能回路ブロックに、他に設
定された設定値に切り替えて供給する複数の設定レジス
タを備えるように構成したので、１回の撮像期間中の所
定のタイミング毎に機能回路ブロックに、任意の異なる
設定値を供給することができる効果がある。
【００３８】この発明によれば、自動設定変更ブロック
として、外部からのデータに応じて任意の異なる設定値
がそれぞれ設定され、画素アレイによる１回の撮像期間
中の所定のタイミング毎に機能回路ブロックに、他に設
定された設定値に切り替えて供給するメモリを備えるよ
うに構成したので、１回の撮像期間中の所定のタイミン
グ毎に機能回路ブロックに、任意の異なる設定値を供給
することができる効果がある。
として、外部からのデータに応じて任意の異なる設定値
がそれぞれ設定され、画素アレイによる１回の撮像期間
中の所定のタイミング毎に機能回路ブロックに、他に設
定された設定値に切り替えて供給するメモリを備えるよ
うに構成したので、１回の撮像期間中の所定のタイミン
グ毎に機能回路ブロックに、任意の異なる設定値を供給
することができる効果がある。
【００３９】この発明によれば、自動設定変更ブロック
において、機能回路ブロックを検査する上で設定値の最
適な自動設定機能だけを備えるように構成したので、自
動設定変更ブロックを最適化することにより、構成を簡
単にすることができ、チップ面積を小さくすることがで
きる効果がある。
において、機能回路ブロックを検査する上で設定値の最
適な自動設定機能だけを備えるように構成したので、自
動設定変更ブロックを最適化することにより、構成を簡
単にすることができ、チップ面積を小さくすることがで
きる効果がある。
【図１】 この発明の実施の形態１によるＣＭＯＳイメ
ージセンサを示す構成図である。
ージセンサを示す構成図である。
【図２】 この発明の実施の形態１による機能回路ブロ
ック群の回路特性の検査シーケンスを示す説明図であ
る。
ック群の回路特性の検査シーケンスを示す説明図であ
る。
【図３】 この発明の実施の形態２によるＣＭＯＳイメ
ージセンサを示す構成図である。
ージセンサを示す構成図である。
【図４】 この発明の実施の形態２による機能回路ブロ
ック群の回路特性の検査シーケンスを示す説明図であ
る。
ック群の回路特性の検査シーケンスを示す説明図であ
る。
【図５】 この発明の実施の形態３によるＣＭＯＳイメ
ージセンサを示す構成図である。
ージセンサを示す構成図である。
【図６】 この発明の実施の形態４によるＣＭＯＳイメ
ージセンサを示す構成図である。
ージセンサを示す構成図である。
【図７】 従来のＣＭＯＳイメージセンサを示す構成図
である。
である。
【図８】 従来の機能回路ブロック群の回路特性の検査
シーケンスを示す説明図である。
シーケンスを示す説明図である。
１ ＣＭＯＳイメージセンサ、２ 画素セル、３ 画素
アレイ、４ ロジック入出力端子、５ データセットユ
ニット、６ 設定レジスタブロック、７ 行スキャナ、
８ 列スキャナ、９ 機能回路ブロック群、１０ 色調
補正回路、１１ゲイン回路、１２ ガンマ補正回路、１
３ ＤＡコンバータ、１３ａ 加算器、１４ ＡＤコン
バータ、１５ 出力端子、１６ アナログ画素出力端
子、１７，１７ａ〜１７ｃ 自動設定変更ブロック、１
８ インクリメント機能レジスタ、１９ デクリメント
機能レジスタ、２０ シフト機能レジスタ、２１，２４
マルチプレクサ、２２ データ線、２３ 行末信号線、
２５ 設定１レジスタから設定ｍレジスタ。
アレイ、４ ロジック入出力端子、５ データセットユ
ニット、６ 設定レジスタブロック、７ 行スキャナ、
８ 列スキャナ、９ 機能回路ブロック群、１０ 色調
補正回路、１１ゲイン回路、１２ ガンマ補正回路、１
３ ＤＡコンバータ、１３ａ 加算器、１４ ＡＤコン
バータ、１５ 出力端子、１６ アナログ画素出力端
子、１７，１７ａ〜１７ｃ 自動設定変更ブロック、１
８ インクリメント機能レジスタ、１９ デクリメント
機能レジスタ、２０ シフト機能レジスタ、２１，２４
マルチプレクサ、２２ データ線、２３ 行末信号線、
２５ 設定１レジスタから設定ｍレジスタ。
─────────────────────────────────────────────────────
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０４Ｎ 17/02 Ｈ０１Ｌ 27/14 Ｚ
Ｆターム(参考） 4M118 AA09 AB01 BA14 FA06
5C024 CX27 CX44 CY44 CY46 EX03
EX18 HX18 HX50 HX55
5C061 BB01 BB15 BB20 CC01 CC09
5C065 BB01 BB12 BB48 DD15
Claims (8)
- 【請求項１】 入力される光信号を電気信号に変換して
撮像する画素アレイと、上記画素アレイによって変換さ
れた電気信号を供給される設定値に応じて補正し、その
補正された電気信号を外部に出力する機能回路ブロック
と、外部からのデータに応じて、上記画素アレイによる
１回の撮像期間中に上記機能回路ブロックに複数の異な
る設定値を供給する自動設定変更ブロックとを備えた半
導体撮像装置。 - 【請求項２】 入力される光信号を電気信号に変換して
撮像する画素アレイと、複数段に構成された機能回路ブ
ロックからなり、上記画素アレイによって変換された電
気信号を供給される設定値に応じてそれら機能回路ブロ
ックによりそれぞれ補正し、その補正された電気信号を
外部に出力する機能回路ブロック群と、上記機能回路ブ
ロック群のうちの少なくとも２つの機能回路ブロックに
対応して設けられ、外部からのデータに応じて、上記画
素アレイによる１回の撮像期間中の互いに異なるタイミ
ングで対応する機能回路ブロックにそれぞれ複数の異な
る設定値を供給する複数の自動設定変更ブロックとを備
えた半導体撮像装置。 - 【請求項３】 自動設定変更ブロックは、外部からのデ
ータに応じて、画素アレイによる１回の撮像期間中の所
定のタイミング毎に機能回路ブロックに、前回の設定値
に所定値分増加した設定値を供給するインクリメント機
能レジスタであることを特徴とする請求項１または請求
項２記載の半導体撮像装置。 - 【請求項４】 自動設定変更ブロックは、外部からのデ
ータに応じて、画素アレイによる１回の撮像期間中の所
定のタイミング毎に機能回路ブロックに、前回の設定値
に所定値分減少した設定値を供給するデクリメント機能
レジスタであることを特徴とする請求項１または請求項
２記載の半導体撮像装置。 - 【請求項５】 自動設定変更ブロックは、外部からのデ
ータに応じて、画素アレイによる１回の撮像期間中の所
定のタイミング毎に機能回路ブロックに、前回の設定値
を２倍、または前回の設定値を１／２倍した設定値を供
給するシフト機能レジスタであることを特徴とする請求
項１または請求項２記載の半導体撮像装置。 - 【請求項６】 自動設定変更ブロックは、外部からのデ
ータに応じて任意の異なる設定値がそれぞれ設定され、
画素アレイによる１回の撮像期間中の所定のタイミング
毎に機能回路ブロックに、他に設定された設定値に切り
替えて供給する複数の設定レジスタであることを特徴と
する請求項１または請求項２記載の半導体撮像装置。 - 【請求項７】 自動設定変更ブロックは、外部からのデ
ータに応じて任意の異なる設定値がそれぞれ設定され、
画素アレイによる１回の撮像期間中の所定のタイミング
毎に機能回路ブロックに、他に設定された設定値に切り
替えて供給するメモリであることを特徴とする請求項１
または請求項２記載の半導体撮像装置。 - 【請求項８】 自動設定変更ブロックは、機能回路ブロ
ックを検査する上で設定値の最適な自動設定機能だけを
備えたことを特徴とする請求項２記載の半導体撮像装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001212494A JP2003032709A (ja) | 2001-07-12 | 2001-07-12 | 半導体撮像装置 |
| US10/161,688 US6717127B2 (en) | 2001-07-12 | 2002-06-05 | Semiconductor image pickup device having function circuit block |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001212494A JP2003032709A (ja) | 2001-07-12 | 2001-07-12 | 半導体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003032709A true JP2003032709A (ja) | 2003-01-31 |
Family
ID=19047647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001212494A Withdrawn JP2003032709A (ja) | 2001-07-12 | 2001-07-12 | 半導体撮像装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6717127B2 (ja) |
| JP (1) | JP2003032709A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4855704B2 (ja) * | 2005-03-31 | 2012-01-18 | 株式会社東芝 | 固体撮像装置 |
| US20060262210A1 (en) * | 2005-05-19 | 2006-11-23 | Micron Technology, Inc. | Method and apparatus for column-wise suppression of noise in an imager |
| JP4351658B2 (ja) * | 2005-07-21 | 2009-10-28 | マイクロン テクノロジー， インク． | メモリ容量低減化方法、メモリ容量低減化雑音低減化回路及びメモリ容量低減化装置 |
| WO2007142032A1 (ja) * | 2006-06-08 | 2007-12-13 | Shimadzu Corporation | 撮像装置 |
| KR101323863B1 (ko) * | 2011-11-01 | 2013-10-31 | 아주대학교산학협력단 | 움직임 추정 방법 및 움직임 추정 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5047861A (en) * | 1990-07-31 | 1991-09-10 | Eastman Kodak Company | Method and apparatus for pixel non-uniformity correction |
| US5982424A (en) * | 1997-04-23 | 1999-11-09 | Scientific-Atlanta, Inc. | CCD camera with adaptive compression control mechanism |
| US5969758A (en) * | 1997-06-02 | 1999-10-19 | Sarnoff Corporation | DC offset and gain correction for CMOS image sensor |
| US5920345A (en) * | 1997-06-02 | 1999-07-06 | Sarnoff Corporation | CMOS image sensor with improved fill factor |
-
2001
- 2001-07-12 JP JP2001212494A patent/JP2003032709A/ja not_active Withdrawn
-
2002
- 2002-06-05 US US10/161,688 patent/US6717127B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6717127B2 (en) | 2004-04-06 |
| US20030010895A1 (en) | 2003-01-16 |
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