KR20070118308A - 칼럼 병렬 화상 센서를 위한 칼럼 오프셋 생성 및 저장 - Google Patents

칼럼 병렬 화상 센서를 위한 칼럼 오프셋 생성 및 저장 Download PDF

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마이크론 테크놀로지, 인크
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Abstract

촬상 장치의 복수의 신호 체인이 디지털 영역에서 캘리브레이트된다. 촬상 장치의 픽셀 어레이가 캘리브레이션 픽셀의 로우를 포함한다. 칼럼 회로는, 픽셀의 로우를 판독하기 전, 칼럼 오프셋의 세트를 구하기 위해 캘리브레이션 픽셀의 로우를 판독한다. 픽셀의 로우가 판독 및 처리되어 대응되는 복수의 디지털 값을 생성한다. 상기 칼럼 오프셋의 세트가 상기 디지털 값에 적용되어 신호 체인 간의 응답 차이를 보상한다.

Description

칼럼 병렬 화상 센서를 위한 칼럼 오프셋 생성 및 저장 {GENERATION AND STORAGE OF COLUMN OFFSETS FOR A COLUMN PARALLEL IMAGE SENSOR}
본 발명은 CMOS 반도체 이미저(imager) 전반에 관한 것이다. 보다 상세하게는, 본 발명은 칼럼(column) 병렬 구조를 가진 반도체 이미저에서 복수 픽셀 신호 체인(chain)의 캘리브레이션(calibration)에 관한 것이다.
도 1은 CMOS 이미저에 일반적으로 사용되는 종래 4개의 트랜지스터(4T) 이미저 픽셀(100)의 예시도이다. 픽셀(100)은, 포토 다이오드로 도시된 감광 요소(101)와, 플로팅(floating) 확산 전하 축적 노드 C, 및 4개의 트랜지스터를 포함한다. 상기 4개의 트랜지스터는, 전송 트랜지스터(111), 리셋 트랜지스터(112), 소스 팔로워(source follower) 트랜지스터(113), 로우(row) 선택 트랜지스터(114)이다. 픽셀(100)은, 전송 트랜지스터(111)의 전도성을 제어하기 위한 TX 제어 신호, 리셋 트랜지스터(112)의 전도성을 제어하기 위한 RST 제어 신호, 및 로우 선택 트랜지스터(114)의 전도성을 제어하기 위한 로우 제어 신호를 받아들인다. 플로팅 확산 노드 C의 전압은 소스 팔로워 트랜지스터(113)의 전도성을 제어한다. 소스 팔로워 트랜지스터(113)의 출력은, 로우 선택 트랜지스터(114)가 도통되고 있을 때, 노드 B에 제공된다.
전송 및 리셋 트랜지스터(111, 112)의 상태는, 플로팅 확산 노드 C가, 전하 집적 기간 동안 감광 요소(101)에 의해 생성되는 광생성 전하(photo-generated charge)를 받기 위해 감광 요소(101)에 연결될 지, 또는 리셋 기간 동안 노드 A로부터 픽셀 파워 VAAPIX의 소스에 연결될 지의 여부를 결정한다.
픽셀(100)은 다음과 같이 동작한다. 로우 제어 신호가 로우 선택 트랜지스터(114)를 도통시키도록 가해진다. 동시에, TX 제어 신호가 가해지지 않는 동안 RST 제어신호가 가해진다. 이는 노드 A의 픽셀 파워 퍼텐셜(potential) VAAPIX에 플로팅 확산 노드 C를 연결하고, 리셋 트랜지스터(112)와 연관된 전압 강하가 없이, 노드 C의 전압을 픽셀 파워 포텐셜 VAAPIX로 리셋한다. 픽셀(100)은 노드 B에 리셋 신호 Vrst를 출력한다. 도 2에 연관해서 아래에 아주 상세히 후술하는 바와 같이, 노드 B는 일반적으로 이미저(200)의 칼럼 라인(215)(도 2)에 연결된다.
트랜지스터(111)가 오프되는 동안, 감광 요소(101)는 입사광에 노출되고 전하 집적 기간 동안 입사광의 레벨에 의거하는 전하를 축적한다. 상기 전하 집적 기간의 이후 및 RST 제어 신호가 오프된 이후에, 그것에 의해 리셋 트랜지스터(112)를 턴-오프하고, TX 제어 신호가 가해진다. 이는 플로팅 확산 노드 C를 감광 요소(101)에 연결한다. 전하는 전송 트랜지스터(111)를 통해 흐르고 축적된 전하에 따라서 플로팅 확산 노드 C의 전압을 감소시킨다. 따라서, 픽셀(100)은 포토 신호 Vsig를 노드 B에 출력한다.
도 2는 픽셀 어레이(array)(201)를 형성하는 복수의 픽셀(100)을 포함하는 이미저(200)의 예시도이다. 공간 제약으로 인해, 도 2에서는 픽셀 어레이(201)가 4개의 로우 × 4개의 칼럼 어레이로 도시되었다. 당업자는 대부분의 이미저(200)가 일반적으로 어레이에 더 많은 픽셀(100)을 포함시키리라는 것을 알 수 있을 것이다. 또한, 이미저(200)는 로우 회로(210), 칼럼 회로(220), 디지털 처리 회로(240), 및 저장 장치(250)를 포함한다. 또, 이미저(200)는, 이미저(200)의 동작 제어를 위한 제어부(260)를 포함한다.
로우 회로(210)는 픽셀 어레이(201)에서 픽셀(100)의 로우를 선택한다. 선택된 로우의 픽셀(100)은 그들의 리셋 및 픽셀 신호 Vrst, Vsig를, 칼럼 출력 라인(215)을 통해서, 로우의 각 픽셀용 리셋 및 픽셀 신호 Vrst, Vsig를 샘플 앤 홀드(sample and hold)하는 칼럼 회로(220)로 출력한다. 로우는 연속적인 로우 신호를 칼럼 라인(215)으로 송신하는 순서에 따라 하나씩 활성화된다.
칼럼 회로(220)는 픽셀 리셋 Vrst 및 포토 Vsig 신호를 추후 디지털 영역에서 처리될 수 있는 디지털 값으로 변환시키는 역할을 한다. 이를 수행하기 위해, 칼럼 회로(220)는 각 픽셀에 의해 생성되는 픽셀 리셋 Vrst 및 포토 Vsig 신호를 샘플 앤 홀드한다. 아날로그 픽셀 출력 신호 Vpixel은 픽셀 리셋 Vrst 및 포토 Vsig 신호 간의 차이로서 형성된다. 즉, Vpixel = Vrst - Vsig 이다. 다음, 픽셀 출력 신호 Vpixel이 디지털 값으로 변환된다. 이미저(200)는, 선택된 로우의 여러 픽셀(100)의 출력이 동시에 샘플 앤 홀드되고, 디지털 값으로 변환되는 칼럼 병렬 구조를 사용한다.
상기 디지털 값은, 디지털 값에 화상 처리(image processing)를 수행하여 디지털 화상을 생성하는 디지털 처리 회로(240)로 출력된다. 상기 처리된 디지털 값 은 저장 장치(250)에 저장된다.
제어부(260)는 픽셀 어레이(201), 로우 회로(210), 칼럼 회로(220), 및 저장 장치(250)에 연결되고, 상기한 처리를 수행하기 위한 제어신호를 제공한다.
도 3은 칼럼 회로(220)의 더욱 상세한 예시도이다. 칼럼 회로(200)는 복수의 동일 신호 체인(301a, 301b)을 포함한다. 각 신호 체인(301a, 301b)은 픽셀 어레이(201)(도 2)에서 2개의 칼럼 출력 라인(215)로 연결된다. 칼럼 출력 라인(215)은 순차 처리를 위해 2개의 칼럼 출력 라인(215) 중 하나의 신호를 선택하는 데 사용되는 다중화부(multiplexer)(310)에 연결된다.
다중화부(310) 이후의 제1 처리 개소(stage)는 아날로그 프로세서 회로(320)이다. 아날로그 프로세서 회로(320)는 리셋 Vrst 및 포토 Vsig 신호를 샘플 앤 홀드하는 데 사용된다. 일단 양쪽 신호 Vrst, Vsig가 샘플 앤 홀드되면, 아날로그 픽셀 출력 신호 Vpixel은 2개의 아날로그 신호 Vrst, Vsig의 차이(Vrst - Vsig)로서 형성될 수 있다.
다음 처리 개소는, 아날로그 신호를 그것이 아날로그 디지털 변환부(ADC)(340)에 대한 입력 신호로서 사용되기에 적절한 레벨로 조절하는 아날로그 이득(gain) 개소(330)이다.
아날로그-디지털 변환부(340)는 아날로그 Vpixel 신호를 대응되는 디지털 값으로 변환한다.
디지털 값은 역다중화부(350)를 경유해서, 신호 체인(301a, 301b)의 디지털 저장 위치(360) 중 하나에 저장된다. 디지털 저장 위치(360)는 디지털 영역에서 픽셀 신호를 후속 처리하는 디지털 처리 회로(240)(도 2)에 의해 판독될 수 있다.
칼럼 회로(220)에서, 상기한 처리는 각 신호 체인(301a, 301b)에 연결된 각각의 칼럼 출력 라인(215)에 대해 한차례 수행된다. 예를 들어, 도 3은 각각의 신호 체인(301a, 301b)이 2개의 칼럼 출력 라인(215)에 연결된 예시적인 회로(220)를 나타내므로, 각 신호 체인(301a, 301b)은 각각의 로우 판독 동작에 대해 상기한 처리를 두 번 수행한다. 즉, 상기한 처리는, 각 신호 체인(301a, 301b)에서, 칼럼 출력 라인(215)의 첫 번째 라인을 위한 한번과, 칼럼 출력 라인(215)의 두 번째 라인을 위한 두 번을 수행한다. 따라서, 다중화부(310)와 역다중화부(350)는, 2개의 칼럼 출력 라인(215) 및 저장 위치(360) 중 첫 번째의 것을 선택한 다음, 2개의 칼럼 출력 라인(215) 및 저장 위치(360) 중 두 번째의 것을 각기 선택하도록 설정된다.
칼럼 회로(220)의 각 신호 체인(301a, 301b)이 동일 응답을 가지도록 설계될지라도, 다른 신호 체인(301a, 310b)은 반도체 제조상에 내재된 비균일성에 기인한 비동일 응답을 가질 수 있으며, 이미저(200)(도 2)에 의해 생성되는 이미지에서 노이즈로 보여질 수 있다. 따라서, 체인들 간에 어떤 비균일성도 보상하기 위해 이미저의 칼럼 회로에서 다중 신호 체인을 경제적으로 및 신속하게 캘리브레이트할 필요 및 요구가 있다.
본 발명의 방법 및 장치의 모범적인 실시예는, 픽셀 어레이가 캘리브레이션 픽셀로 구성되는 캘리브레이션 로우를 포함하는 촬상 구조를 제공한다. 캘리브레이션 로우는 촬상 픽셀로부터 구해지는 디지털 값에 적용될 수 있는 일련의 오프셋 값을 구하는 촬상 구조의 칼럼 회로에 의해 판독될 수 있다. 상기 오프셋 값은, 디지털 값에 적용될 때, 촬상 구조가 촬상 구조의 사용된 픽셀 신호 체인의 응답 차이를 보상할 수 있게 한다.
본 발명의 상기한 장점 및 다른 장점과 특징은 첨부된 도면들을 참조하여 다음에 주어진 본 발명의 모범적인 실시예의 상세한 설명으로부터 보다 명확해질 것이다.
도 1은 종래 이미저 픽셀의 예시도.
도 2는 도 1의 픽셀을 활용하는 이미저의 예시도.
도 3은 도 2의 이미저로부터의 칼럼 회로의 예시도.
도 4는 본 발명의 모범적인 일 실시예에 따라 구성되는 이미저의 예시도.
도 5는 도 4의 이미저에서 칼럼 회로의 예시도.
도 6은 도 4의 이미저의 디지털 파이프라인의 동작을 예시하는 플로우 챠트.
도 7은 본 발명의 이미저를 통합한 처리 시스템의 예시도.
이제, 동일 참조 부호가 동일 구성 요소를 지정하는 도면들을 참조해서, 본 발명의 원리에 따라 제조되는 이미저(200')의 모범적인 실시예가 도 4에 도시된다.
이미저(200')는 이미저(200)(도 2)의 여러 구성요소를 포함한다. 이들 구성요소는 로우 회로(210), 디지털 처리 회로(240), 저장 장치(250), 및 제어부(260) 를 포함한다. 또한, 상기 이미저(200')는 새로운 픽셀 어레이(201')와 새로운 칼럼 회로(220')을 포함한다.
도 4에서, 픽셀 어레이(201')는 공간 제약으로 인해 픽셀의 5 로우 × 4 칼럼 어레이로 도시되었다. 당업자는 픽셀 어레이(201')가 통상 5 로우 및 4 칼럼 보다 많이 가지리라는 것을 알 수 있을 것이다. 표준 이미저(200)에서 발견되는 종래의 픽셀(100)(도 1)에 추가해서, 픽셀 어레이(201')는 또한 캘리브레이션 픽셀(100')의 캘리브레이션 로우(202')를 포함한다. 종래의 픽셀(100) 각각이 입사광의 레벨에 따라 변화하는 출력 신호 Vpixel을 형성하는 데 사용되는 리셋 Vrst 및 포토 Vsig 신호를 생성하는 것에 반해, 캘리브레이션 픽셀(100')은 고정된 레벨의 캘리브레이션 신호를 출력하도록 설계되었다. 본 발명의 모범적인 일 실시예에서는, 상기 고정된 레벨의 캘리브레이션 신호가 제로(zero) 신호에 대응된다. 따라서, 각 캘리브레이션 픽셀(100')이 다크(dark) 픽셀 즉, 도 1에 도시된 종래의 픽셀(100)과 동일한 픽셀일 수도 있지만, 거기서 감광 요소(101)는 입사광으로부터 차폐된다. 이러한 픽셀은, 동일한 리셋 Vrst 및 포토 Vsig 신호를 출력하고, 칼럼 회로(220')가 제로 신호에 대응하는 출력 신호 Vpixel를 형성하도록 한다.
로우 회로(210)는 픽셀 어레이(201')에서 픽셀(100)의 로우를 선택한다. 선택된 로우의 픽셀(100)은, 그들의 리셋 및 픽셀 신호 Vrst, Vsig를, 칼럼 출력 라인(215)을 통해, 리셋 및 픽셀 신호 Vrst, Vsig를 샘플 앤 홀드하는 칼럼 회로(220')로 출력한다.
또한, 칼럼 회로(220')는 리셋 Vrst 및 픽셀 Vsig 신호를, 디지털 처리 회 로(240)에 의해 추후 디지털 영역에서 처리될 수 있는 디지털 값으로 변환한다. 칼럼 회로(220')는 선택된 로우의 복수 픽셀의 출력이 다중 신호 체인에 의해 동시에 처리되는 칼럼 병렬 구조를 채용한다. 도 5에 연관해서 아주 상세히 후술하는 바와 같이, 칼럼 회로(220')는 또한, 각각의 칼럼 출력 라인(215)에 대해, 디지털 영역에서 각각의 신호 체인에 의해 생성되는 디지털 값에 적용되는, 조합된 캘리브레이션 값을 도출하여, 보정된 디지털 값을 생성한다.
상기 보정된 디지털 값은 이미지 처리를 수행하는 디지털 처리 회로(240)로 출력된다. 이미지 처리의 결과는 추후의 처리 또는 출력을 위해 저장 장치(250)에 저장된다.
제어부(260)는 픽셀 어레이(201'), 로우 회로(210), 칼럼 회로(220'), 및 저장 장치(250)에 연결되고, 상기한 처리를 수행하기 위한 제어 신호를 제공한다.
도 5는 도 4의 이미저(200')를 위한 칼럼 회로(220')의 모범적인 실시예의 예시도이다. 칼럼 회로(200)(도 3)와 같이, 칼럼 회로(220')는 복수의 동일 신호 체인(301a, 301b)을 포함한다. 각 신호 체인(301a, 301b)은 픽셀 어레이(201')로부터 복수의 칼럼 출력 라인(215)으로 연결된다. 모범적인 일 실시예에서는, 각 신호 체인(301a, 301b)이 2개의 칼럼 출력 라인(215)에 연결된다. 바람직하게는, 하나의 칼럼 출력 라인(215)이 픽셀의 홀수 칼럼에 조합되는 반면, 다른 칼럼 출력 라인(215)이 픽셀의 짝수 칼럼에 조합된다. 칼럼 출력 라인(215)은 차후의 처리를 위해 2개의 라인(215) 중 하나를 선택하는 데 사용되는 다중화부(310)에 연결된다.
다중화부(310) 이후의 첫 번째 처리 개소는 아날로그 프로세서 회로(320)이 다. 아날로그 프로세서 회로(320)는 리셋 Vrst 및 포토 Vsig 신호를 샘플 앤 홀드하는 데 사용된다. 일단 양쪽 신호 Vrst, Vsig가 샘플 앤 홀드되면, 아날로그 픽셀 출력 신호 Vpixel은 2개의 신호 Vrst, Vsig의 차이(Vrst - Vsig)로서 형성될 수 있다.
다음 처리 개소는 아날로그 이득 개소(330)이다. 이 개소(330)는, 제어할 수 있는 이득을 적용하여 아날로그 신호를 아날로그/디지털 변환부(analog-to-digital converter; ADC)(340)의 입력 신호로서 사용되는 적절한 레벨로 조절한다.
아날로그-디지털 변환부(340)는 아날로그 신호 Vpixel을 대응되는 디지털 신호로 변환한다.
상기 디지털 신호는 역다중화부(350)로 도달되고, 디지털 저장 위치(360) 중 하나에 저장된다.
각 신호 체인(301a, 301b)의 각각의 저장 위치(360)는 버스(bus)(510)에 연결된다. 또한, 오프셋 메모리(520)와 논리 회로(530)가 버스(510)에 연결된다. 오프셋 메모리(520)와 논리 회로(530)는 캘리브레이트(calibrate)된 값을 저장 위치(360)에 저장된 데이터로 제공하는 데 사용된다. 모범적인 일 실시예에 있어서, 오프셋 메모리(520)는 2 세트(set)의 메모리 저장 위치(521, 522)를 포함한다. 각 세트의 메모리 저장 위치는 개별적인 메모리 장치일 수 있고, 그럼으로써 오프셋 메모리(520)는 실제로 2개의 메모리 장치(521, 522)일 수 있다. 반면, 각 세트의 메모리 저장 위치는 단일 메모리 장치의 부분일 수 있다.
신호 체인(301a, 301b), 버스(510), 오프셋 메모리(521, 522), 및 논리 회 로(530)는 디지털 파이프 라인(221')을 형성한다. 도 5에 도시된 바와 같이, 칼럼 회로(220')는 단일 디지털 파이프 라인(221')을 포함한다. 그러나, 원한다면, 칼럼 회로(220')가 복수의 디지털 파이프 라인(221')을 포함할 수도 있다. 복수의 디지털 파이프 라인(221')의 각각은 이미저의 다른 로우와 조합될 수도 있다. 예를 들어, R의 로우를 가지고 있는 이미저에 S의 디지털 파이프 라인(221')이 있을 수 있다. 여기서, R과 S는 정수이고 R은 S로 나눌 수 있다. 각 디지털 파이프 라인(221')은 R/S 로우의 블록에 각기 조합될 수 있다. 복수의 디지털 파이프 라인(221')을 가지는 칼럼 회로(221')에서, 도 6에 관하여 기술된, 다음의 처리는, 각각의 디지털 파이프라인(221')에 의해 동시에 수행될 수 있고, 그것에 의해 처리 속도를 증가시킨다.
도 6은 도 5의 칼럼 회로(220')의 디지털 파이프 라인(221')을 위한 동작의 모범적인 방법(600)을 도시하는 플로우 챠트이다. 상기 방법(600)은 단계(S0)에서 시작되고 단계(S1)으로 바로 진행한다.
단계(S1)에서, 캘리브레이션 로우(202')(도 4)는 복수의 신호 체인(301a, 301b)에 의해 판독된다. 즉, 복수의 신호 체인(301a, 301b)은, 조합된 캘리브레이션 픽셀(100')로부터 리셋 Vrst 및 포토 Vsig 신호를 수신하도록 동작한다. 모범적인 일 실시예에서는, 각 캘리브레이션 픽셀(100')이 블랙(black) 신호에 대응되는 리셋 Vrst 및 포토 Vsig 신호를 출력한다. 따라서, Vrst - Vsig 로부터 형성되는 아날로그 Vpixel 신호가 블랙 신호에 또한 대응된다. 다음, 도 5와 관련해서 앞서 논의된 바와 같이, 아날로그 Vpixel 신호가 디지털화해서 각각의 디지털 저장 위치(360)에 저장된다. 방법(600)은 단계(S2)로 진행한다.
단계(S2)에서, 논리 회로(530)는 캘리브레이션 로우로부터의 최대 판독 값을 결정한다. 앞서 논의한 모범적인 실시예에서, 캘리브레이션 픽셀(100')은 각기 블랙에 대응되는 신호를 출력한다. 따라서, 저장 위치(360)에 저장된 각각의 디지털 값은 제로 값 부근에 몰릴 것으로 예상된다. 방법(600)은 단계(S3)로 진행한다.
단계(S3)에서, 기준 레벨이 논리 회로(530)에 의해 계산된다. 모범적인 일 실시예에서는, 상기 기준 레벨이 단순히 저장 위치(360)로부터 판독되는 최대값이다. 즉, 상기 기준 레벨은 캘리브레이션 로우(202')로부터 판독되는 가장 밝은 캘리브레이션 픽셀의 휘도 레벨에 대응한다. 또한, 작은 양(陽, positive)의 값 형태의 가드(guard) 값이, 약간의 시간 변화에 기인하여, 캘리브레이션 로우로부터 기준 레벨을 초과하여 계속적으로 판독되는 값의 리스크(risk)를 최소화하기 위해 각각의 값에 추가될 수도 있고, 따라서 오프셋 값이 항상 양의 값을 가질 수 있도록 보장한다. 추가적으로, 분산적인 기준 값이 컬러 이미저의 각각의 컬러를 위해 유지될 수도 있다. 방법(600)은 단계(S4)로 진행한다.
단계(S4)에서, 캘리브레이션 로우(202')의 캘리브레이션 픽셀(100')이 다시 판독된다. 즉, 각각의 캘리브레이션 픽셀(100')에 대해서, 리셋 Vrst 및 포토 Vsig 신호가 다시 판독되고, 아날로그 픽셀 신호 Vpixel = Vrst - Vsig가 형성되며, 디지털화하여 메모리(360)에 저장된다. 방법 (600)은 단계(S5)로 진행한다.
단계(S5)에서, 각 칼럼에 대해, 오프셋 값이 계산된다. 디지털 저장 위치(360) 중 하나에 저장된 값은 그 칼럼에 대한 기준값에서 감산된다. 이 차이는 초기 오프셋 값을 형성한다. 이 처리의 초기 반복 중에, 초기 값은 오프셋 값이고 오프셋 메모리(520, 521)에 저장된다. 후속 반복 중에, 단계(S12)(후술함) 동안은 최대값이 기준값을 초과하지 않고, 초기값이 새로운 오프셋 값을 형성하는 이전의 오프셋 값과 결합될 수 있고(예를 들어, 균분한다), 그로서 다중 프레임으로부터의 정보에 오프셋 값이 기초가 될 수 있게 한다. 상기 방법(600)은 단계(S6)로 진행한다.
단계(S6)에서, 이미저(200')의 픽셀(100)의 활성 로우로부터 리셋 Vrst 및 포토 Vsig 신호가 판독되고, 관련된 아날로그 픽셀 값 Vpixel이 형성된 다음, 디지털 형태로 변환된다. 방법(600)은 단계(S7)으로 진행한다.
단계(S7)에서, 단계(S5)에서 계산된 오프셋 값이 단계(S6)에서 목표 로우로부터 디지털화된 Vpixel 값에 적용된다. 모범적인 일 실시예에서, 상기 값들은, 오프셋을, 목표 로우로부터 리셋 Vrst 및 포토 Vsig 신호를 판독하는 것으로부터 형성된 아날로그 Vpixel 전압에 대응하는 디지털 값과 합산함으로써 적용된다. 즉, 디지털 오프셋 값(단계 S5로부터)이 활성 로우(단계 S6로부터)의 디지털화된 Vpixel 값에 더해진다. 방법(600)은 단계(S8)로 진행한다.
단계(S8)에서, 이미저(200')가 현재 로우의 처리를 완료함으로써, 다른(즉, 다음) 로우가 능동 로우로 선택된다. 만약, 현재 프레임의 모든 로우가 처리되면, 현재 프레임은 다음 프레임으로 나아가고, 목표 로우가 첫 번째 로우가 되도록 선택된다. 이러한 상태에서, 방법(600)은 단계(S9)로 진행한다. 만약, 현재 프레임에서 처리될 추가적인 로우가 있으면, 방법은 단계(S6)로 진행한다.
단계(S9)에서, 논리 회로(530)는 신호 체인(301a, 301b)의 이득 개소(330)에 적용된 이득 레벨을 이전에 사용한 이득 레벨과 비교하고, 이득 레벨이 변경되었는지의 여부를 판정한다. 만약, 이전에 계산된 오프셋 값이 유효한 것으로 추정되지 않으면, 방법(600)은 단계(S10)으로 진행한다. 그러나, 만약 다른 이득이 사용되고 있으면, 이전에 계산된 오프셋 값이 유효한 것으로 추정되어, 방법(600)은 단계(S1)로 진행한다.
단계(S10)에서, 캘리브레이션 로우가 다시 판독된다(즉, 단계 S1과 같이). 방법(600)은 최대값이 결정되는(즉, 단계 S2와 같은) 단계(S11)로 진행한다. 방법(600)은 단계(S12)로 진행한다.
단계(S12)에서, 최대값은 기준값과 비교된다. 만약, 최대값이 기준값보다 더 크면, 기준값은 더 이상 유효하지 않으며, 새로운 기준값이 결정될 수 있도록, 방법(600)은 단계(S3)로 진행한다. 만약, 최대값이 기준값보다 크지 않으면, 방법(600)이 단계(S5)로 진행할 때, 새로운 오프셋이 계산된다.
단계(S5)에서 생성된 오프셋 값은 오프셋 메모리(520)에 저장된다. 모범적인 일 실시예에서는, 이미저(200')가 픽셀 어레이(201') 상에 형성된 컬러 필터 어레이를 가진 컬러 이미저이고, 오프셋 메모리(520)가 제1 메모리 장치(521)와 제2 메모리 장치(522)로 구성된다. 각각의 메모리 장치(521, 522)는 각 신호 체인(301a, 301b)의 칼럼 출력 라인(215) 중 특정한 하나에 연관되는 오프셋 값을 저장하는 데 각기 사용된다. 예를 들어, 메모리 장치(521)는 홀수 픽셀에 조합된 라인(215)에 조합된 오프셋 값을 저장하는 데 사용될 수 있는 반면, 메모리 장 치(522)는 짝수 픽셀에 조합된 오프셋 값을 저장하는 데 사용될 수 있다. 컬러 필터 어레이는 일반적으로 각 로우의 교호(alternating) 픽셀이 2개의 교호 컬러에 조합되는 베이어(Bayer) 패턴을 구현하기 때문에, 컬러 이미저에는 분리된 2개의 메모리 장치(521, 522)의 사용이 유리할 수 있다. 이러한 환경에서, 하나의 메모리(521)는 첫 번째 컬러의 픽셀과 연관된 오프셋을 저장하는데 사용될 수 있는 반면, 다른 하나의 메모리(522)는 두 번째 컬러의 픽셀과 연관된 오프셋을 저장하는 데 사용될 수 있으며, 이는 컬러별 기초의 오프셋을 조정하는 메커니즘을 제공할 수 있다. 또한, 컬러 이미저에서, 각각의 컬러는 그 자체의 독립적인 이득 값을 가질 수 있음을 주목해야 한다. 따라서, 단계(S9)는, 컬러 이미저를 위해서, 동일 컬러에 대해 이전에 사용된 이득이 변경되었는지의 여부를 판정하며, 이미저의 각각의 컬러에 대해 수행된다.
따라서, 본 발명은 캘리브레이션 픽셀로 구성된 캘리브레이션 로우를 가지는 픽셀 어레이와 디지털화된 픽셀 신호 값에 적용될 수 있는 일련의 캘리브레이션 값을 구하기 위해 캘리브레이션 로우의 출력을 판독하는 칼럼 회로를 포함하는 촬상 구조에 관한 것이다.
도 7은 본 발명의 촬상 장치(200')를 포함하도록 변형된 일반적인 프로세서 시스템, 시스템(700)을 도시한다. 시스템(700)은 이미지 센서 장치를 포함할 수 있는 디지털 회로를 가진 시스템의 모범적인 예이다. 제한 없이, 상기 시스템은, 여타 이미지 기반 시스템 뿐 아니라, 컴퓨터 시스템, 카메라 시스템, 스캐너, 머신 비젼(machine vision), 차량 네비게이션, 비디오 폰, 감시 시스템, 자동 초점 시스 템, 천체 추적 시스템, 동작 감지 시스템을 포함할 수 있다.
시스템(700), 예를 들어 카메라 시스템은, 일반적으로, 버스(720)를 통해 입출력(I/O) 장치와 통신하는 마이크로프로세서와 같은 중앙 처리 장치(CPU)(702)를 포함한다. 촬상 장치(200')도 또한 버스(720)를 통해 CPU(702)와 통신한다. 시스템(700)은 또한 랜덤 액세스 메모리(RAM)를 포함하고, 또한 버스(720)를 통해 CPU(702)와 통신하는, 플래시 메모리와 같은 탈착가능 메모리(removable memory)(714)를 포함할 수 있다. 촬상 장치(200')는, 단일 집적 회로 또는 프로세서와는 다른 칩 상의 메모리 저장부와 함께하거나 함께하지 않는, CPU, 디지털 신호 프로세서 또는, 마이크로 프로세서와 같은 프로세서와 결합될 수 있다.
이미저(200')는 집적회로 상에 제조될 수 있음을 이해해야 할 것이다. 본 발명의 다른 실시예들은 따라서 칼럼 회로(220')를 가진 이미저(200')의 제조 방법을 포함한다. 예를 들어, 하나의 모범적인 실시예로서, 이미저를 제조하는 방법은, 단일 집적회로에 대응되는 기판의 부분 상에서, 칼럼 라인(215)을 통해 칼럼 회로(220')로 연결되는 촬상 픽셀(100)과 캘리브레이션 픽셀(100')의 로우(202')를 포함하는 픽셀 어레이를 마련하는 단계를 포함한다. 촬상 픽셀(100)과 캘리브레이션 픽셀(100'), 칼럼 라인(215), 및 칼럼 회로(220')는 주지의 반도체 제조 기술을 사용하여 동일 집적회로 상에 제조될 수 있다.
본 발명이 모범적인 실시예에 관하여 상세히 기술하였지만, 본 발명이 상기한 실시예에 한정되지 않는 것을 이해해야 한다. 오히려, 본 발명은 지금까지 기술되지 않은 어떤 횟수의 변형, 교번, 대체, 또는 동등한 배열이라도 통합하도록 수정될 수 있지만, 이들은 본 발명의 사상 및 범위에 상응한다. 따라서, 본 발명은 상기한 기술 또는 도면에 의해 한정되지 않으며, 첨부된 청구범위에 의해서만 한정된다.

Claims (29)

  1. 복수의 칼럼 판독 라인과,
    N(1 이상의 정수)개의 상기 복수의 칼럼 판독 라인에 각기 연관되어 있는 복수의 신호 체인과,
    신호 체인 당 N 개의 개별 메모리 저장 영역을 포함하는 적어도 하나의 메모리로서, 상기 메모리 저장 영역 각각은 상기 복수의 칼럼 판독 라인의 각각과 연관된 오프셋 값을 저장하기 위한 것인, 적어도 하나의 메모리, 및
    상기 신호 체인에 의해 처리되는 상기 오프셋 값과 상기 디지털 픽셀 판독 값을 처리하기 위한 제어 회로를 포함하는 이미저용 칼럼 회로.
  2. 청구항 1에 있어서, 상기 제어 회로는,
    각각의 오프셋 값을 연관된 디지털 픽셀 값과 각기 합산하는 논리 회로를 포함하는 이미저용 칼럼 회로.
  3. 청구항 1에 있어서, 상기 제어 회로는,
    상기 복수의 칼럼 판독 라인으로부터 생성되는 상기 디지털 픽셀 값의 최대값과 각각의 칼럼 판독 라인으로부터 생성되는 디지털 픽셀 값의 차이로서 각각의 오프셋 값을 각기 계산하는 논리 회로를 포함하는 이미저용 칼럼 회로.
  4. 청구항 3에 있어서, 상기 논리 회로는, 상기 칼럼 회로가 상기 복수의 칼럼 판독 라인을 통해 캘리브레이션 픽셀의 로우로 연결될 때 각각의 오프셋 값을 계산하는 이미저용 칼럼 회로.
  5. 청구항 4에 있어서, 각각의 캘리브레이션 픽셀이 알려진 고정값에 대응하는 신호를 출력하는 이미저용 칼럼 회로.
  6. 청구항 5에 있어서, 상기 알려진 고정값은 대략 블랙 신호에 대응하는 이미저용 칼럼 회로.
  7. 청구항 3에 있어서, 상기 논리 회로는, 각각의 오프셋 값에 고정값을 또한 가산하는 이미저용 칼럼 회로.
  8. 픽셀 어레이를 포함하고,
    상기 픽셀 어레이는, 복수의 칼럼 및 복수의 로우로 배열된 촬상 픽셀과, 캘리브레이션 픽셀의 로우, 및 상기 픽셀 어레이의 선택된 픽셀의 로우로부터 아날로그 신호를 수신하고 대응되는 디지털 픽셀 신호의 세트를 생성하기 위한 칼럼 회로를 포함하고,
    상기 칼럼 회로는,
    복수의 칼럼 판독 라인과,
    N(1 이상의 정수)개의 상기 복수의 칼럼 판독 라인에 각기 연관되어 있는 복수의 신호 체인과,
    신호 체인 당 N 개의 개별 메모리 저장 영역을 포함하는 적어도 하나의 메모리로서, 상기 메모리 저장 영역 각각은 상기 복수의 칼럼 판독 라인의 각각과 연관된 오프셋 값을 저장하기 위한 것인, 적어도 하나의 메모리, 및
    상기 신호 체인에 의해 처리되는 상기 오프셋 값과 상기 디지털 픽셀 판독 값을 처리하기 위한 제어 회로를 포함하는 이미저.
  9. 청구항 8에 있어서, 상기 제어 회로는,
    각각의 오프셋 값을 연관된 디지털 픽셀 값과 각기 합산하는 논리 회로를 포함하는 이미저.
  10. 청구항 8에 있어서, 상기 제어 회로는,
    상기 복수의 칼럼 판독 라인으로부터 생성되는 상기 디지털 픽셀 값의 최대값과 각각의 칼럼 판독 라인으로부터 생성되는 디지털 픽셀 값의 차이로서 각각의 오프셋 값을 각기 계산하는 논리 회로를 포함하는 이미저.
  11. 청구항 10에 있어서, 상기 논리 회로는, 상기 칼럼 회로가 상기 복수의 칼럼 판독 라인을 통해 캘리브레이션 픽셀의 로우로 연결될 때 각각의 오프셋 값을 계산하는 이미저.
  12. 청구항 11에 있어서, 각각의 캘리브레이션 픽셀이 알려진 고정값에 대응하는 신호를 출력하는 이미저.
  13. 청구항 12에 있어서, 상기 알려진 고정값은 대략 블랙 신호에 대응하는 이미저.
  14. 청구항 11에 있어서, 상기 논리 회로는, 각각의 오프셋 값에 고정값을 또한 가산하는 이미저.
  15. 프로세서와, 상기 프로세서에 연결된 촬상 장치를 포함하고,
    상기 촬상 장치는 픽셀 어레이를 포함하고,
    상기 픽셀 어레이는, 복수의 칼럼 및 복수의 로우로 배열된 촬상 픽셀과, 캘리브레이션 픽셀의 로우, 및 상기 픽셀 어레이의 선택된 픽셀의 로우로부터 아날로그 신호를 수신하고 대응되는 디지털 픽셀 신호의 세트를 생성하기 위한 칼럼 회로를 포함하고,
    상기 칼럼 회로는,
    복수의 칼럼 판독 라인과,
    N(1 이상의 정수)개의 상기 복수의 칼럼 판독 라인에 각기 연관되어 있는 복수의 신호 체인과,
    신호 체인 당 N 개의 개별 메모리 저장 영역을 포함하는 적어도 하나의 메모리로서, 상기 메모리 저장 영역 각각은 상기 복수의 칼럼 판독 라인의 각각과 연관된 오프셋 값을 저장하기 위한 것인, 적어도 하나의 메모리, 및
    상기 신호 체인에 의해 처리되는 상기 오프셋 값과 상기 디지털 픽셀 판독 값을 처리하기 위한 제어 회로를 포함하는 촬상 시스템.
  16. 청구항 15에 있어서, 상기 제어 회로는,
    각각의 오프셋 값을 연관된 디지털 픽셀 값과 각기 합산하는 논리 회로를 포함하는 촬상 시스템.
  17. 청구항 15에 있어서, 상기 제어 회로는,
    상기 복수의 칼럼 판독 라인으로부터 생성되는 상기 디지털 픽셀 값의 최대값과 각각의 칼럼 판독 라인으로부터 생성되는 디지털 픽셀 값의 차이로서 각각의 오프셋 값을 각기 계산하는 논리 회로를 포함하는 촬상 시스템.
  18. 청구항 17에 있어서, 상기 논리 회로는, 상기 칼럼 회로가 상기 복수의 칼럼 판독 라인을 통해 캘리브레이션 픽셀의 로우로 연결될 때 각각의 오프셋 값을 계산하는 촬상 시스템.
  19. 청구항 18에 있어서, 각각의 캘리브레이션 픽셀이 알려진 고정값에 대응하는 신호를 출력하는 촬상 시스템.
  20. 청구항 19에 있어서, 상기 알려진 고정값은 대략 블랙 신호에 대응하는 촬상 시스템.
  21. 청구항 17에 있어서, 상기 논리 회로는, 각각의 오프셋 값에 고정값을 또한 가산하는 촬상 시스템.
  22. 로우와 칼럼으로 배열된 픽셀의 어레이를 가진 이미저를 동작시키는 방법으로서,
    (a) 첫 번째로, 현재 이득에 따라서, 상기 어레이의 캘리브레이션 픽셀의 로우로부터 복수의 캘리브레이션 값을 판독하는 단계,
    (b) 상기 복수의 캘리브레이션 값으로부터 기준값을 결정하는 단계,
    (c) 상기한 첫 번째 이후 두 번째로, 상기 현재 이득에 따라서, 상기 어레이의 상기 캘리브레이션 픽셀의 로우로부터 복수의 제2 캘리브레이션 값을 판독하는 단계,
    (d) 각각의 칼럼에 대해, 상기 기준값과 상기 복수의 캘리브레이션 값에 의거한 오프셋 값을 계산 및 저장하는 단계,
    (e) 목표 로우를 현재 로우로 설정하는 단계,
    (f) 상기 현재 이득에 따라서, 상기 목표 로우로부터 복수의 신호 값을 판독 하는 단계, 및
    (g) 상기 복수의 오프셋 값을 상기 복수의 신호 값에 각각 적용하는 단계를 포함하는 이미저 동작 방법.
  23. 청구항 22에 있어서,
    (h) 상기 목표 로우를 다음 로우로 설정하는 단계, 및
    (i) 상기 현재 로우 및 상기 다음 로우가 동일 프레임에 있는 동안 단계 (f), (g), 및 (h)를 반복하는 단계를 더 포함하는 이미저 동작 방법.
  24. 청구항 23에 있어서,
    (j) 만약 상기 현재 로우 및 상기 다음 로우가 다른 프레임에 있고, 만약 현재 이득이 변경되지 않았으면,
    (j1) 상기 현재 이득에 따라서, 캘리브레이션 픽셀의 로우로부터 복수의 캘리브레이션 값을 판독하는 단계,
    (j2) 상기 복수의 캘리브레이션 값의 최대값을 결정하는 단계,
    (j3) 만약 상기 최대값이 상기 기준값보다 더 크면, 단계 (b)를 진행하는 단계, 및
    (j4) 만약 상기 최대값이 상기 기준값보다 크지 않으면, 단계 (d)를 진행하는 단계를 더 포함하는 이미저 동작 방법.
  25. 청구항 24에 있어서, 단계 (b)에서,
    상기 기준값이 상기 복수의 캘리브레이션 값의 최대값에 의거하는 이미저 동작 방법.
  26. 청구항 24에 있어서, 상기 단계 (b)에서,
    상기 기준값은 또한 미리 설정된 오프셋 값에 의거하는 이미저 동작 방법.
  27. 청구항 23에 있어서, 상기 단계 (d)에서,
    각각의 오프셋 값이 상기 기준값과 상기 각각의 캘리브레이션 값 간의 차이에 의거하여 계산되는 이미저 동작 방법.
  28. 청구항 22에 있어서, 상기 단계 (d)에서,
    상기 오프셋 값은 또한 이전의 오프셋 값에 의거하는 이미저 동작 방법.
  29. 촬상 회로를 형성하기 위한 방법으로서,
    반도체 기판을 마련하는 단계,
    상기 반도체 기판 상에, 복수의 칼럼 및 복수의 로우로 배열된 촬상 픽셀과 캘리브레이션 픽셀의 로우를 포함하는 픽셀 어레이를 형성하는 단계, 및
    상기 반도체 기판 상에, 상기 픽셀 어레이의 선택된 픽셀의 로우로부터 아날로그 신호를 수신하고 대응되는 디지털 픽셀 신호의 세트를 생성하는 칼럼 회로를 형성하는 단계를 포함하고,
    상기 칼럼 회로는,
    복수의 칼럼 판독 라인과,
    N(1 이상의 정수)개의 상기 복수의 칼럼 판독 라인에 각기 연관되어 있는 복수의 신호 체인과,
    신호 체인 당 N 개의 개별 메모리 저장 영역을 포함하는 적어도 하나의 메모리로서, 상기 메모리 저장 영역 각각은 상기 복수의 칼럼 판독 라인의 각각과 연관된 오프셋 값을 저장하기 위한 것인, 적어도 하나의 메모리, 및
    상기 신호 체인에 의해 처리되는 상기 오프셋 값과 상기 디지털 픽셀 판독 값을 처리하기 위한 제어 회로를 포함하는 촬상 회로 형성 방법.
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