JP2003030992A - メモリセルおよびそれを用いる半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数メモリセルに同時にデータを書込むＣＡ
Ｍセルに対して、レイアウト面積の増大を抑制可能な半
導体集積回路装置を提供する。 【解決手段】 メモリセルＣＡＭＣ１は、第１のワード
線ＴＷＬにより制御されて、第１のビット線ＡＳＬ１と
第１の内部ノードｎ１とを結合する第１のトランジスタ
ＴＡ１と、第２のワード線ＷＬａにより制御されて第１
の内部ノードｎ１と第２の内部ノードｎ２とを結合する
第２のトランジスタＺＷＴｒと、第１のノードｎ１と入
力ノードが結合するインバータＩＮＶ２と、インバータ
ＩＮＶ２の出力と入力ノードが結合するインバータＩＮ
Ｖ１と、一致検出線ＭＨＬと接地電位との間にそれぞれ
直列に接続される第３および第４のトランジスタＴ１
１、Ｔ１２ならびに第５および第６のトランジスタＴ１
３、Ｔ１４とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置、特に、データを記憶することが可能な回路部分を
含む半導体集積回路装置の構成に関する。

【０００２】

【従来の技術】従来、予め記憶されるデータと、後から
入力される比較データとの一致不一致を検出して、デー
タの検索、照合を行なうための半導体記憶装置の構成と
して、いわゆる連想型メモリセル（Content Addressabl
e Memory cell:以下、「ＣＡＭセル」と呼ぶ）を有する
半導体記憶装置が知られている。

【０００３】このようなＣＡＭセルを有する記憶装置に
おいては、ビット線、ワード線を共有するＣＡＭセルア
レイにおいて、各メモリセル行に対応して、一致検出線
が設けられる。

【０００４】一致検出線は、たとえば、比較動作に先だ
って、予め内部電源電位にプリチャージされている。そ
の上で、ビット線対に、比較データに対応する電位レベ
ルが与えられると、ＣＡＭセルに記憶されているデータ
と、ビット線対に与えられたデータとが一致している場
合は、一致検出線のレベルは内部電源電位に維持され
る。これに対して、両者が一致しない場合には、一致検
出線が放電されて、その電位レベルが低下する。このよ
うな構成では、一致検出線のレベルをモニタするだけ
で、連想型メモリセルアレイ中に格納されたデータと、
ビット線に与えられたデータとの比較結果を外部から読
出すことができることになる。

【０００５】このようなＣＡＭセルアレイを、たとえ
ば、半導体記憶装置の冗長解析において、不良メモリセ
ルの行アドレスまたは列アドレスを記憶するために使用
する構成が、特開２００１−６３８７号公報に開示され
ている。

【０００６】以下、このような冗長解析でのＣＡＭセル
アレイについて説明する。図１１は、半導体記憶装置の
メモリアレイ部８０１０に対して設けられる冗長回路の
構成の一例を示す概略ブロック図である。

【０００７】メモリアレイ部８０１０中の１つのメモリ
セルが、外部から入力されたロウアドレス信号ＲＡ０−
１３、コラムアドレス信号ＣＡ０−８により選択され
る。この選択された１つのメモリセルに対し、書込動作
においては、データ入出力端子ＤＱ（図示せず）に与え
られたデータの書込が行なわれる、また、読出動作にお
いては、このデータ入出力端子ＤＱに対して、メモリア
レイ部８０１０からの読出データが出力される。

【０００８】ロウデコーダ８０２０は、入力されたロウ
アドレスに応じて、読出あるいは書込動作を行なう１行
（ロウ）分のメモリセルの選択を行なう。また、コラム
デコーダ８０３０は、入力されたコラムアドレスにより
１列（コラム）の選択を行い、ロウアドレスにより選択
された１ロウ分のメモリセルのうちから、さらに１つの
メモリセルを選択する。

【０００９】図１１に示した構成においては、予備のメ
モリセルとして、２つのスペアロウＳＲ１およびＳＲ２
と、２つのスペアコラムＳＣ１およびＳＣ２がそれぞれ
設けられている。スペアロウＳＲ１は、１行分のメモリ
セルＳＲＭ１とスペアロウデコーダＳＲＤ１からなる。
また、スペアロウＳＲ２は１行分のメモリセルＳＲＭ２
と、スペアロウデコーダＳＲＤ２からなる。

【００１０】また、スペアコラムＳＣ１は、１列分のメ
モリセルＳＣＭ１とスペアコラムデコーダＳＣＤ１から
なる。スペアコラムＳＣ２は、１列分のメモリセルＳＣ
Ｍ２とスペアコラムデコーダＳＣＤ２からなる。

【００１１】スペアロウデコーダＳＲＤ１およびＳＲＤ
２は、それぞれその内部に予め不良メモリセルのあるロ
ウアドレスを記録しており、入力されたロウアドレス
と、この不良メモリセルのあるロウアドレスとを比較
し、一致している場合は、対応するスペアのメモリセル
ＳＲＭ１またはＳＲＭ２を選択する。スペアロウメモリ
セルＳＲＭ１またはＳＲＭ２が選択される場合は、スペ
アロウデコーダＳＲＤ１およびＳＲＤ２は、ロウデコー
ダ８０２０を制御して、正規のメモリアレイのメモリセ
ルが選択されないようにする。また、スペアコラムデコ
ーダＳＣＤ１およびＳＣＤ２についても、同様である。

【００１２】ここで、たとえば、図１１に示すように、
メモリアレイ中に不良メモリセルＤＢＭ１からＤＢＭ８
が存在する場合を考える。

【００１３】このとき、不良メモリセルＤＢＭ２〜ＤＢ
Ｍ４は、同一の行アドレスＲＦ２に対応し、不良メモリ
セルＤＢＭ３、ＤＢＭ５〜ＤＢＭ７は、同一の列アドレ
スＣＦ３に対応しているものとする。

【００１４】不良メモリセルを発見するためのテストに
おいては、順次行アドレスを変化させながら、かつ列ア
ドレスを変化させつつ、これら不良メモリセルＤＢＭ１
〜ＤＢＭ８を検出していくとき、不良メモリセルＤＢＭ
１〜ＤＢＭ８の順で、不良メモリセルの存在の検出をし
ていくことになる。

【００１５】このとき、２本のスペアロウＳＲ１および
ＳＲ２と、２本のスペアコラムＳＣ１とＳＣ２で、これ
ら不良メモリセルに対応する不良アドレスの置換処理を
行なう場合に、スペアロウとスペアコラムをいかなる順
番で、不良メモリセルに対応する正規メモリセル行また
は正規メモリセル列と置換していくかに依存して、すべ
ての不良メモリセルが救済される場合とそうでない場合
とが存在する。

【００１６】たとえば、不良メモリセルＤＢＭ１（行ア
ドレスＲＦ１，列アドレスＣＦ１）を、スペアロウメモ
リセルＳＲＭ１で置換し、不良メモリセルＤＢＭ２〜Ｄ
ＢＭ４（行アドレスはＲＦ２で共通、列アドレスは、そ
れぞれＣＦ２、ＣＦ３、ＣＦ４）を２番目のスペアロウ
メモリセルＳＲＭ２で置換し、不良メモリセルＤＢＭ５
〜ＤＢＭ７（列アドレスはＣＦ５で共通、行アドレス
は、それぞれＲＦ３，ＲＦ４，ＲＦ５）を１番目のスペ
アコラムメモリセルＳＣＭ１で置換し、不良メモリセル
ＤＢＭ８（行アドレスＲＦ８，列アドレスＣＦ８）を、
２番目のスペアコラムメモリセルＳＣＭ２で置換した場
合は、すべての不良メモリセルＤＢＭ１〜ＤＢＭ８を、
２本のスペアロウＳＲ１，ＳＲ２および２本のスペアコ
ラムＳＣ１，ＳＣ２で置換することが可能である。ただ
し、異なる順序で置換した場合は、救済できない場合も
存在する。

【００１７】ここで、スペアロウが２本あり、スペアコ
ラムも２本ある場合、順次検出される不良メモリセル
を、いかなる順序でスペアロウおよびスペアコラムと置
換していくかには、各置換を行なう４つのステップ中に
おいて何番目のステップでスペアロウあるいはスペアコ
ラムとの置換を行なうかにより、以下の６通りの組合せ
がある。

【００１８】以下では、スペアロウとの置換を行なう場
合をＲで表わし、スペアコラムとの置換を行なう場合を
Ｃで表わすものとする。

【００１９】 ケース１：Ｒ→Ｒ→Ｃ→Ｃ ケース２：Ｒ→Ｃ→Ｒ→Ｃ ケース３：Ｒ→Ｃ→Ｃ→Ｒ ケース４：Ｃ→Ｒ→Ｒ→Ｃ ケース５：Ｃ→Ｒ→Ｃ→Ｒ ケース６：Ｃ→Ｃ→Ｒ→Ｒ 図１２は、このような救済可能な置換順序を判定するた
めの従来のアドレス置換判定器８０００の構成を説明す
るための概略ブロック図である。このような置換判定器
８０００は、例えば、メモリアレイ部８０１０を備える
半導体記憶装置において、不良メモリセルの自己テスト
を行なうためのビルトインセルフテスト回路内に設けら
れる。

【００２０】図１２に示されたアドレス置換判定器８０
００においては、上述したようなスペアロウ２本および
スペアコラム２本による置換の６通りの場合をそれぞれ
並列に判定していくことが可能なように、６通りの系統
について並列処理をする構成となっている。

【００２１】図１２を参照して、アドレス置換判定器８
０００は、上記ケース１からケース６のそれぞれに対応
して、不良アドレスの置換処理を行なった場合に、不良
アドレスの置換により、救済可能であるかをそれぞれ判
定するための第１から第６の置換判定部８１００．１〜
８１００．６を備える。

【００２２】アドレス置換判定器８０００は、さらに、
第１の置換判定部８１００．１から第６の置換判定部８
１００．６に対応して、各々が２本のスペアロウと置換
するべきロウアドレスを記憶するロウアドレス記憶部Ｒ
Ｍ１〜ＲＭ６と、２本のコラムアドレスと置換されるべ
き列アドレスを記憶するためのコラムアドレス記憶部Ｃ
Ｍ１〜ＣＭ６を備える。

【００２３】たとえば、上記ケース１の場合、すなわ
ち、スペアロウによる置換処理を２回続けて行なった
後、スペアコラムによる置換を２回続けて行なう処理に
対応して設けられる第１の置換判定部８１００．１に対
応して、ロウアドレス記憶部ＲＭ１およびコラムアドレ
ス記憶部ＣＭ１がそれぞれ設けられている。

【００２４】ロウアドレス記憶部ＲＭ１は、第１のスペ
アロウＳＲ１により置換されるべきロウアドレスを記憶
するための記憶セル列ＭＣＲ１１と、第２のスペアロウ
ＳＲ２で置換されるべき行アドレスを記憶するための記
憶セル列ＭＣＲ１２とを含む。

【００２５】一方、コラムアドレス記憶部ＣＭ１は、第
１のスペアコラムＳＣ１により置換されるべき列アドレ
スを記憶するための記憶セル列ＭＣＣ１１と、第２のス
ペアコラムＳＣ２で置換されるべき列アドレスを記憶す
るための記憶セル列ＭＣＣ１２とを含む。

【００２６】第１の置換判定部８１００．１は、上述の
とおりケース１の場合に対応しているので、対応してい
るロウアドレス記憶部ＲＭ１およびコラムアドレス記憶
部ＣＭ１中の記憶セル列を、記憶セル列ＭＣＲ１１、記
憶セル列ＭＣＲ１２、記憶セル列ＭＣＣ１１、記憶セル
列ＭＣＣ１２の順序で、順次テストされるメモリセルの
テスト結果の良・不良を示すパス／フェール信号Ｐ／Ｆ
が活性化するごとに、その時点での内部アドレス信号を
記憶セル列に書込むか否かの判定をしていく。

【００２７】メモリセル列ＭＣＲ１１、ＭＣＲ１２、Ｍ
ＣＣ１１、ＭＣＣ１２に対応して、プリチャージ回路Ｃ
ＰＲ１１、ＣＰＲ１２、ＣＰＣ１１、ＣＰＣ１２がそれ
ぞれ設けられている。プリチャージ回路ＣＰＲ１１〜Ｃ
ＰＣ１２は、それぞれ、対応する記憶セル列ＭＣＲ１１
〜ＭＣＣ１２に対して設けられている一致判定線ＭＨＬ
を、信号φに応じて“Ｈ”レベルにプリチャージする。

【００２８】メモリセル列ＭＣＲ１１およびＭＣＲ１２
は、それぞれ内部行アドレス信号ＲＡ０，／ＲＡ０の組
〜信号ＲＡ１３，／ＲＡ１３の組の１４個の組に対応し
て設けられ、これら信号のレベルを記憶するための連想
記憶型セルを含んでいる。

【００２９】同様にして、記憶セル列ＭＣＣ１１および
ＭＣＣ１２は、それぞれ、内部列アドレス信号ＣＡ０，
／ＣＡ０の組〜信号ＣＡ８，／ＣＡ８の組に対応してそ
れぞれ設けられ、これら信号レベルを記憶するための連
想記憶型セルを含んでいる。

【００３０】ロウアドレス記憶部ＲＭ１およびコラムア
ドレス記憶部ＣＭ１中の連想記憶型セルは、対応する第
１の置換判定部８１００．１からの指示に応じて、書込
活性化線ＴＷＬのレベルが活性レベル（“Ｈ”レベル）
となることに応じて、それぞれ対応する内部行アドレス
信号または内部列アドレス信号のレベルを記憶する。

【００３１】一方、予め“Ｈ”レベルにプリチャージさ
れている一致判定線ＭＨＬのレベルは、記憶セル列が既
に記憶しているアドレス信号のレベルと、その時点でア
ドレス置換判定器８０００に与えられている内部アドレ
ス信号ＲＡ０，／ＲＡ０〜ＲＡ１３，／ＲＡ１３または
内部列アドレス信号ＣＡ０，／ＣＡ０〜ＣＡ８，／ＣＡ
８のレベルとが一致している場合には“Ｈ”レベルを維
持する。一方、一致していない場合には、一致判定線Ｍ
ＨＬのレベルは、“Ｌ”レベルとなる。

【００３２】さらに、記憶セル列ＭＣＲ１１，ＭＣＲ１
２，ＭＣＣ１１およびＭＣＣ１２に対応して、フリップ
フロップ回路ＳＦＲ１１、ＳＦＲ１２、ＳＦＣ１１、Ｓ
ＦＣ１２がそれぞれ設けられている。フリップフロップ
回路ＳＦＲ１１〜ＳＦＣ１２のレベルは、テスト動作が
開始される前に、リセット信号ＲＳＴによりリセットさ
れており、対応する記憶セル列の書込選択線ＴＷＬが活
性状態（“Ｈ”）となることに応じて、セットされる。

【００３３】第２の置換判定部８１００．２は、ケース
２に対応し、第３から第６の置換判定部８１００．３〜
８１００．６についても、それぞれが、ケース３からケ
ース６に応じて、対応する記憶セル列と記憶セル列への
書込みを行う順序とが異なるのみで、その他の構成は置
換判定部８１００．１の構成と同様である。

【００３４】以上のような構成において、置換判定部８
１００．１の動作の大略を述べると以下のとおりであ
る。

【００３５】すなわち、たとえば、パス／フェイル信号
Ｐ／Ｆが活性状態となった時点で、第１の置換判定部８
１００．１は、記憶セル列ＭＣＲ１１の書込選択線ＴＷ
Ｌを活性状態とする。これに応じて、記憶セル列ＭＣＲ
１１に対応するフリップフロップ回路ＳＦＲ１１のレベ
ルがセットされ、この記憶セル列ＭＣＲ１１へのアドレ
ス信号の書込が既に行なわれたことがデータとして保持
される。

【００３６】続いて、再びパス／フェイル信号Ｐ／Ｆが
活性状態となった際に、記憶セル列ＭＣＲ１１中に保持
されている内部行アドレス信号と、この時点での内部行
アドレス信号のレベルとの比較を、それぞれのＴＧセル
が行ない、その比較結果に応じて、記憶セル列ＭＣＲ１
１の一致検出線ＭＨＬのレベルが駆動される。これに応
じて、第１の置換判定部８１００．１は、既に記憶セル
列ＭＣＲ１１に保持されている内部行アドレスと、新た
に検出された不良メモリセルに対応する内部行アドレス
とが一致している場合には、記憶セル列ＭＣＲ１２の活
性化を行なわない。

【００３７】これに対して、記憶セル列ＭＣＲ１１に既
に記憶されている内部行アドレスと、新たに発見された
不良メモリセルに対応する内部行アドレスとが一致して
いない場合には、第１の置換判定部８１００．１は、２
番目に活性化されるべき記憶セル列ＭＣＲ１２の書込選
択線ＴＷＬを活性状態とする。

【００３８】すると、２番目の記憶セル列ＭＣＲ１２
に、新たに発見された不良メモリセルに対応する内部行
アドレスが書込まれるとともに、記憶セル列ＭＣＲ１２
に対応するフリップフロップ回路ＳＦＲ１２のレベルが
セット状態とされる。

【００３９】以下同様にして、順次不良メモリセルが検
出されるたびに、既に記憶セル列中に保持されている内
部行アドレスあるいは内部列アドレスと、新たに検出さ
れた不良メモリセルに対応する内部行アドレスまたは内
部列アドレスが一致しない場合には、第１の置換判定部
８１００．１の対応するケース１の順番に従って、記憶
セル列が活性化されていく。

【００４０】一方で、既に記憶セル列中に記憶されてい
る内部行アドレスまたは内部列アドレスと、新たに検出
された不良メモリセルに対応する内部行アドレスまたは
内部列アドレスとが一致する場合には、第１の置換判定
部８１００．１は、次の順番に対応する記憶セル列の活
性化は行なわない。

【００４１】最終的に、ビルトインセルフテスト中にお
いて正規メモリセルを検査していったときに、順次検出
されるすべての不良メモリセルの内部行アドレスおよび
内部列アドレスが、ロウアドレス記憶部ＭＲ１およびコ
ラムアドレス記憶部ＣＭ１中に既に記憶されている内部
行アドレスまたは内部列アドレスと一致しているなら
ば、第１の置換判定部８１００．１に対応した順序で不
良メモリセルをスペアロウまたはスペアコラムで置換す
ることで、すべての不良メモリセルを置換救済すること
が可能と判定される。その判定結果は、リペアフェイル
信号ＲＦとして、アドレス置換判定器８０００から外部
に出力される。

【００４２】上述のとおり、第１の置換判定部８１０
０．１およびそれに対応するロウアドレス記憶部ＲＭ１
ならびにコラムアドレス記憶部ＣＭ１に対応するのと同
様の構成が、第２の置換判定部８１００．２〜第６の置
換判定部８１００．６に対応しても設けられている。し
かも、第２の置換判定部８１００．２から第６の置換判
定部８１００．６のそれぞれが、ケース２からケース６
にそれぞれ対応していることに応じて、各置換判定部
は、対応する順序に従ってロウアドレス記憶部の記憶セ
ル列およびコラムアドレス記憶部の記憶セル列を活性化
していく。

【００４３】したがって、図１１に示したように、２個
のスペアロウおよび２個のスペアコラムにより、正規メ
モリセルアレイ１００Ｒ中の不良メモリセルの救済が可
能であるならば、第１の置換判定部８１００．１から第
６の置換判定部８１００．６のいずれか少なくとも１つ
からのリペアフェイル信号ＲＦは、最後の不良メモリセ
ルが検出された時点でも、不活性状態（“Ｌ”レベル）
を維持していることになる。

【００４４】このような内部行アドレスを記憶するため
の複数の記憶セル列は、全体として、１つのＣＡＭセル
アレイを構成する。同様に、内部列アドレスを記憶する
ための複数の記憶セル列も、全体として、１つのＣＡＭ
セルアレイを構成する。

【００４５】

【発明が解決しようとする課題】図１３は、このような
ＣＡＭセルアレイのうち、１つのビット線対に対応する
ＣＡＭセルＣＡＭＣ１およびＣＡＭＣ２の構成を抜き出
して示す回路図である。ここで、このビット線対は、内
部列アドレス信号ＣＡｎおよび／ＣＡｎ（ｎ：自然数、
ｎ＝０〜８）を伝達するものとする。

【００４６】図１３を参照して、ＣＡＭセルＣＡＭＣ１
は、記憶ノードｎ２と入力が結合するインバータＩＮＶ
１および記憶ノードｎ１と入力が結合するインバータＩ
ＮＶ２を備える。インバータＩＮＶ１の出力ノードは、
インバータＩＮＶ２の入力ノードと結合し、インバータ
ＩＮＶ２の出力ノードは、インバータＩＮＶ１の入力ノ
ードと結合して、双安定記憶素子を構成する。

【００４７】インバータＩＮＶ１は、電源電位Ｖｃｃと
接地電位の間に直列に接続されるＰチャネルＭＯＳトラ
ンジスタＴＰ１およびＮチャネルＭＯＳトランジスタＴ
Ｎ１を含む。インバータＩＮＶ２は、電源電位Ｖｃｃと
接地電位の間に直列に接続されるＰチャネルＭＯＳトラ
ンジスタＴＰ２およびＮチャネルＭＯＳトランジスタＴ
Ｎ２を含む。

【００４８】ＣＡＭセルＣＡＭＣ１は、さらに、内部列
アドレス信号ＣＡｎを伝達するためのビット線（以下、
アドレス信号線）ＡＳＬ１と記憶ノードｎ１とを、ワー
ド線ＴＷＬのレベルに応じて接続するためのＮチャネル
型アクセストランジスタＴＡ１と、アドレス信号ＣＡｎ
と相補な内部アドレス信号／ＣＡｎを伝達するためのビ
ット線ＡＳＬ２と記憶ノードｎ２との間の接続を、ワー
ド線ＴＷＬのレベルに応じて接続するためのＮチャネル
型アクセストランジスタＴＡ２と、一致検出線ＭＨＬと
接地電位との間に直列に接続されるＮチャネルトランジ
スタＴ１１およびＴ１２と、一致検出線ＭＨＬと接地電
位との間に直列に接続されるトランジスタＴ１３および
Ｔ１４とを含む。

【００４９】トランジスタＴ１１のゲートは、アドレス
信号線ＡＳＬ１と接続し、トランジスタＴ１２のゲート
は、記憶ノードｎ２と接続している。トランジスタＴ１
３のゲートは、記憶ノードｎ１と接続し、トランジスタ
Ｔ１４のゲートはアドレス信号線ＡＳＬ２と接続してい
る。

【００５０】すなわち、ワード線ＴＷＬの活性化に応じ
て、双安定記憶素子は、アドレス信号線ＡＳＬ１および
ＡＳＬ２と接続される。一方、双安定記憶素子に保持さ
れているデータと、アドレス信号線ＡＳＬ１およびＡＳ
Ｌ２上の内部アドレス信号とが一致しない場合には、一
致検出線ＭＨＬは、トランジスタＴ１１およびＴ１２の
経路またはトランジスタＴ１３およびＴ１４の経路のい
ずれかを介して、接地電位と接続され放電されることに
なる。

【００５１】なお、ＣＡＭセルＣＡＭＣ２の構成も、Ｃ
ＡＭセルＣＡＭＣ１の構成と同様である。

【００５２】次に、このような構成のＣＡＭセルアレイ
へのデータ書込みについて説明する。データの書込みに
おいては、ビット線ドライバ回路ＢＬＤＲＶが、アドレ
ス信号線ＡＳＬ１およびＡＳＬ２のレベルを駆動する。

【００５３】図１３に示したような構成のＣＡＭセルア
レイを、図１２に示したアドレス置換判定器８０００に
用いる場合、アドレス信号線（ビット線）、ワード線を
共用するＣＡＭセルアレイにおいて、同時に複数のワー
ド線を活性状態にして、ビット線のデータを複数のメモ
リセルに同時に書込む必要がある。

【００５４】そのため、ビット線ドライバ回路ＢＬＤＲ
Ｖは、書込データと反対データが記憶された複数ＣＡＭ
セルに、データを書込む場合が発生する。

【００５５】たとえば、図１３においては、ＣＡＭセル
ＣＡＭＣ１およびＣＡＭＣ２とも、記憶ノードｎ１に
は、書込み動作前には、”Ｌ”レベルが保持されている
とする。さらに、書込み動作において、アドレス信号線
ＡＳＬ１のレベルが、ビット線ドライバ回路ＢＬＤＲＶ
により”Ｈ”レベルに駆動される。ワード線ＴＷＬが活
性状態となると、ＣＡＭセルＣＡＭＣ１およびＣＡＭＣ
２の双方のインバータＩＮＶ１中のトランジスタＴＮ１
を介して、ビット線ドライバ回路ＢＬＤＲＶからアドレ
ス信号線ＡＳＬ１を介して接地電位に電流が流れること
になる。

【００５６】そのため、このような複数のメモリセルに
同時にデータの書込を行なう場合に対応するため、ビッ
ト線ドライバは、ＣＡＭセルの電流に抗して電流を流す
必要がある。したがって、ビット線ドライバのサイズを
大きくする必要があり、レイアウト面積が大きくなり、
かつ消費電流も大きいという問題点があった。

【００５７】本発明は、このような問題点に対応するた
めになされたものであって、その目的は、ビット線、ワ
ード線を共用するＣＡＭアレイにおいて、複数のワード
線をイネーブルにして、ビット線のデータを複数メモリ
セルに同時に書込むＣＡＭセルに対して、レイアウト面
積の増大を抑制しつつ、消費電流を抑制可能な半導体集
積回路装置を提供することである。

【００５８】

【課題を解決するための手段】請求項１記載のメモリセ
ルは、第１のワード線により制御されて、読出しデータ
および書込みデータを伝達するための第１のビット線と
第１の内部ノードとを結合する第１のトランジスタと、
第２のワード線により制御されて第１の内部ノードと第
２の内部ノードとを結合する第２のトランジスタと、第
１のノードと入力ノードが結合する第１のインバータ
と、第１のインバータの出力と入力ノードが結合し、出
力ノードが第２の内部ノードと結合する第２のインバー
タとを備える。

【００５９】請求項２記載のメモリセルは、請求項１記
載のメモリセルの構成に加えて、一致検出線と所定電位
との間に直列に接続される第３および第４のトランジス
タと、一致検出線と所定電位との間に直列に接続される
第５および第６のトランジスタとをさらに備え、第３の
トランジスタは、第２のインバータの出力レベルに応じ
て導通状態となり、第４のトランジスタは、第１のビッ
ト線のレベルに応じて導通状態となり、第５のトランジ
スタは、第１の内部ノードのレベルに応じて導通状態と
なり、第６のトランジスタは、第２のビット線のレベル
に応じて導通状態となる。

【００６０】請求項３記載の半導体集積回路装置は、複
数のメモリセルが行列状に配置されたメモリセルアレイ
を備え、各メモリセルは、第１のワード線により制御さ
れて、読出しデータおよび書込みデータを伝達するため
の第１のビット線と第１の内部ノードとを結合する第１
のトランジスタと、第２のワード線により制御されて第
１の内部ノードと第２の内部ノードとを結合する第２の
トランジスタと、第１のノードと入力ノードが結合する
第１のインバータと、第１のインバータの出力と入力ノ
ードが結合し、出力ノードが第２の内部ノードと結合す
る第２のインバータとを含み、アドレス信号に応じて、
第１および第２のワード線レベルを選択的に駆動する行
選択回路と、アドレス信号と書込みデータとに応じて、
第１のビット線レベルを選択的に駆動する列選択回路と
を備える。

【００６１】請求項４記載の半導体集積回路装置は、請
求項３記載の半導体集積回路装置の構成に加えて、行選
択回路は、書込み動作において、第２のトランジスタを
遮断状態とした後に、第１のトランジスタを選択的に導
通状態とする。

【００６２】請求項５記載の半導体集積回路装置は、各
々が記憶データを保持するための複数のメモリセルが行
列状に配置されるメモリセルアレイを備え、メモリセル
アレイは、複数の正規メモリセルを含む正規メモリセル
アレイと、複数の予備メモリセルを含む予備メモリセル
アレイとを含み、アドレス信号に応じて、第１および第
２のサブメモリセルアレイの正規メモリセルアレイに共
通なメモリセル行およびメモリセル列の少なくとも一方
を選択するための正規メモリセル選択回路と、正規メモ
リセルアレイに欠陥メモリセルがある場合に、正規メモ
リセル選択回路に選択されるべき共通なメモリセル行お
よびメモリセル列のいずれか一方の代わりに、予備メモ
リセルアレイ中のメモリセル行およびメモリセル列のい
ずれか一方を選択するための予備メモリセル選択回路
と、正規メモリセル中の不良メモリセルを検出し、か
つ、いずれの予備メモリセルで置換するかを判定するた
めのテストを行なう自己テスト回路とをさらに備え、自
己テスト回路は、すでに検出された不良アドレスと新た
に検出された不良アドレスとの比較結果を得るための行
列状に配列された複数の連想型メモリセルを有する連想
型メモリセルアレイを含み、連想型メモリセルの各々
は、第１のワード線により制御されて、検出された不良
アドレスを伝達するための第１のビット線と第１の内部
ノードとを結合する第１のトランジスタと、第２のワー
ド線により制御されて第１の内部ノードと第２の内部ノ
ードとを結合する第２のトランジスタと、第１のノード
と入力ノードが結合する第１のインバータと、第１のイ
ンバータの出力と入力ノードが結合し、出力ノードが第
２の内部ノードと結合する第２のインバータと、比較結
果を伝達するための一致検出線と所定電位との間に直列
に接続される第３および第４のトランジスタと、一致検
出線と所定電位との間に直列に接続される第５および第
６のトランジスタとをさらに備え、第３のトランジスタ
は、第２のインバータの出力レベルに応じて導通状態と
なり、第４のトランジスタは、第１のビット線のレベル
に応じて導通状態となり、第５のトランジスタは、第１
の内部ノードのレベルに応じて導通状態となり、第６の
トランジスタは、第２のビット線のレベルに応じて導通
状態となる。

【００６３】請求項６記載の半導体集積回路装置は、請
求項５記載の半導体集積回路装置の構成に加えて、連想
型メモリセルは、書込み動作において、第２のトランジ
スタを遮断状態とした後に、第１のトランジスタを選択
的に導通状態とする。

【００６４】

【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１のダイナミック型半導体記憶装置（以
下、ＤＲＡＭと呼ぶ）１０００の全体構成を示す概略ブ
ロック図である。

【００６５】なお、以下の説明で明らかとなるように、
本発明に係るＣＡＭセルアレイは、図１に示したような
ＤＲＡＭ１０００に搭載されるビルトインセルフテスト
回路中に使用される場合に限定されることなく、より一
般的に、半導体集積回路装置に搭載されるデータ記憶の
ための回路に適用することが可能である。

【００６６】特に、本発明に係る記憶セルは、複数のワ
ード線を同時にイネーブルして、これら複数のワード線
に対応する複数のメモリセルに対して同時にデータを書
込む必要が存在する場合に有効なものである。

【００６７】図１を参照して、ＤＲＡＭ１０００は、行
アドレスストローブ信号／ＲＡＳ、列アドレスストロー
ブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップ
イネーブル信号／ＣＥ、クロックイネーブル信号ＣＫＥ
等の制御信号を受ける制御信号入力端子群１１と、アド
レス信号Ａ０〜Ａｉ（ｉ：自然数）を受けるアドレス入
力端子群１３と、データの入出力を行なうためのデータ
入出力端子群１５と、外部電源電位Ｖｃｃを受けるＶｃ
ｃ端子１８と、接地電位Ｖｓｓを受けるＶｓｓ端子１９
とを備える。

【００６８】ここで、制御信号入力端子群１１に与えら
れる信号ＣＫＥは、チップへの制御信号の入力を可能と
することを指示するための信号である。

【００６９】ＤＲＡＭ１０００は、さらに、制御信号に
応じて、ＤＲＡＭ１０００全体の動作を制御する内部制
御信号を発生するコントロール回路２６と、内部制御信
号を伝達する内部制御信号バス７２と、アドレス入力端
子群１３から外部アドレス信号を受けて、内部アドレス
信号を発生するアドレスバッファ３０と、行列状に配置
された複数のメモリセルＭＣを有するメモリセルアレイ
１００とを備える。

【００７０】内部アドレス信号とは、たとえば外部行ア
ドレス信号ＲＡ０−ＲＡｉから生成される互いに相補な
内部行アドレス信号ＲＡ０〜ＲＡｉおよび／ＲＡ０〜Ｒ
Ａｉと、外部列アドレス信号ＣＡｊから生成される互い
に相補な内部列アドレス信号ＣＡ０〜ＣＡｊおよび／Ｃ
Ａ０〜ＣＡｊとを意味する。

【００７１】メモリセルＭＣは、データを保持するため
のキャパシタと、各行に対応するワード線ＷＬに接続さ
れたゲートを有するアクセストランジスタＧＭとによっ
て構成される。

【００７２】メモリセルアレイ１００においては、メモ
リセルの各行に対してワード線ＷＬが設けられ、メモリ
セルの各列に対してビット線ＢＬ，／ＢＬが設けられ
る。

【００７３】また、図１に示したメモリセルアレイ１０
０は、正規のメモリセルアレイ１００Ｒと、スペアロウ
ＳＲとスペアコラムＳＣとを含む。

【００７４】メモリセルアレイ１００においても、スペ
アロウＳＲとしては、２本のスペアロウＳＲ１およびＳ
Ｒ２が設けられ、スペアコラムＳＣとしては、１本のス
ペアコラムＳＣ１が設けられているものとする。

【００７５】ＤＲＡＭ１０００は、さらに、ＤＲＡＭ１
０００の不良メモリセルを検出し、スペアロウＳＲまた
はスペアコラムＳＣで置換するためのテスト動作を行な
うビルトインセルフテスト回路（以下、ＢＩＳＴ回路と
呼ぶ）２０００を備える。

【００７６】ＢＩＳＴ回路２００は、コントロール回路
２６により制御されて、通常動作時においては、アドレ
スバッファ３０からの内部行アドレス信号および内部列
アドレス信号を、そのまま行デコーダ４０、スペアロウ
デコーダ４２、列デコーダ５０およびスペアコラムデコ
ーダ５２にそれぞれ出力する。さらに、ＢＩＳＴ回路２
０００は、通常動作においては、データ入出力端子群１
５から与えられ、入出力バッファ８５によりバッファ処
理され、書込ドライバ回路８０から出力される書込デー
タを受けて、そのまま列選択ゲート２００に出力する。

【００７７】これに対して、ＢＩＳＴ回路２０００は、
テスト動作においては、アドレスバッファ３０からの内
部アドレス信号ではなく、ＢＩＳＴ回路２０００内部で
生成した内部アドレス信号を、行デコーダ４０、スペア
ロウデコーダ４２、列デコーダ５０およびスペアコラム
デコーダ５２にそれぞれ与える。さらに、書込ドライバ
８０から与えられるデータではなく、ＢＩＳＴ回路２０
００内部で生成されたテスト用書込データＴＤを列選択
ゲート２００に与えることで、テストデータをメモリセ
ルアレイ１００に書込む。なお、テスト用書込データＴ
Ｄとしては、ＤＲＡＭ１０００の外部から与えられる構
成としてもよい。

【００７８】このようなテスト動作における書込動作が
終了した後、ＢＩＳＴ回路２０００は、再び内部アドレ
ス信号を生成して、順次書込まれたデータの読出を行な
う。ＢＩＳＴ回路２０００は、この読出されたデータと
期待値データＥＤとの比較結果に応じて、正規メモリセ
ルアレイ１００Ｒ中の不良メモリセル位置を順次検出し
ていき、このような複数の不良メモリセルに対応する複
数の不良行アドレスおよび不良列アドレスを、スペアロ
ウＳＲおよびスペアコラムＳＣのどのような組合せで置
換するかを決定する。なお、ここでも、期待値データＥ
Ｄは、ＤＲＡＭ１０００の外部から与えられる構成とし
てもよい。

【００７９】図２は、図１に示したＢＩＳＴ回路２００
０の構成を説明するための概略ブロック図である。

【００８０】ＢＩＳＴ回路２０００は、コントロール回
路２６からの制御に応じて、ビルトインテスト動作を制
御するためのＢＩＳＴ制御部２０１０と、ＢＩＳＴ制御
部２０１０に制御されて、ビルトインテスト動作中に内
部行アドレス信号ＲＡ０〜ＲＡｉ，／ＲＡ０〜／ＲＡｉ
および内部列アドレス信号ＣＡ０〜ＣＡｊ，／ＣＡ０〜
／ＣＡｊ、テスト書込データＴＤおよび期待値データＥ
Ｄをそれぞれ生成するテスト信号発生器２０２０と、Ｂ
ＩＳＴ制御部２０１０により制御され、アドレスバッフ
ァ３０からの内部行アドレス信号ＲＡ０〜ＲＡｉ，／Ｒ
Ａ０〜／ＲＡｉと、テスト信号発生器からの内部行アド
レス信号とを受けて、動作モードに応じていずれか一方
を選択的に行デコーダ４０およびスペアロウデコーダ４
２に与えるマルチプレクサ２０３０と、ＢＩＳＴ制御部
２０１０により制御されて、アドレスバッファ３０から
の内部列アドレス信号ＣＡ０〜ＣＡｊ，／ＣＡ０〜／Ｃ
Ａｊと、テスト信号発生器２０２０からの内部列アドレ
ス信号とを受けて、動作モードに応じていずれか一方を
列デコーダ５０およびスペアコラムデコーダ５２に出力
するマルチプレクサ２０４０と、ＢＩＳＴ制御部２０１
０により制御され、書込ドライバ８０からの書込データ
ＷＤと、テスト信号発生器２０２０からのテスト書込デ
ータＴＤとを受けて、動作モードに応じていずれか一方
で選択ゲート２００に与えるマルチプレクサ２０５０
と、ビルトインテストモードにおける読出動作におい
て、列選択回路２００からの読出データＲＤと、テスト
信号発生器２０２０からの期待値データＥＤとを比較
し、比較結果の一致／不一致に応答してパス／フェイル
信号Ｐ／Ｆを出力する比較器２０６０と、ビルトインテ
ストモード中にテスト信号発生器から出力される内部行
アドレス信号および内部列アドレス信号とを受けて、比
較器２０６０からのパス／フェイル信号Ｐ／Ｆが活性化
（データＥＤとデータＲＤとが一致しなかった場合）す
るのに応じて、正規メモリセルアレイ１００Ｒ中の不良
アドレスを記憶し、かつ、スペアロウＳＲおよびスペア
コラムＳＣにより置換されるべき不良アドレスを決定す
るアドレス置換判定器３０００とを含む。

【００８１】ＢＩＳＴ制御部２０１０は、アドレス置換
判定器３０００の判定結果に応じて、スペアロウデコー
ダ４２およびスペアコラムデコーダ５２が電気的に書換
可能な不揮発性記憶素子を備える場合は、これら不揮発
性記憶素子に置換されるべき不良アドレスをプログラム
する。または、ＢＩＳＴ制御部２０１０は、アドレス置
換判定器３０００の判定結果に応じて、置換されるべき
不良アドレスを読出アンプ８０、入出力バッファを介し
て、入出力端子群１５から外部へ出力する。

【００８２】図３は、図２に示したアドレス置換判定器
３０００の構成を説明するための概略ブロック図であ
る。

【００８３】まず、アドレス置換判定回路３０００の構
成について説明する前に、図１におけるメモリセルアレ
イ１００中の不良アドレスを、スペアロウＳＲ１および
ＳＲ２ならびにスペアコラムＳＣＩで置換する処理手続
について簡単にまとめておく。

【００８４】ここで、上述したとおり、メモリセルアレ
イ１００には、スペアロウが２本あり、スペアコラムが
１本設けられているので、順次検出される不良メモリセ
ルを、いかなる順序でスペアロウおよびスペアコラムと
置換していくかには、各置換を行なう３つのステップ中
において何番目のステップでスペアロウあるいはスペア
コラムとの置換を行なうかにより、以下の３通りの組合
せがある。

【００８５】以下でも、スペアロウとの置換を行なう場
合をＲで表わし、スペアコラムとの置換を行なう場合を
Ｃで表わすものとする。

【００８６】 ケース１：Ｒ→Ｒ→Ｃ ケース２：Ｒ→Ｃ→Ｒ ケース３：Ｃ→Ｒ→Ｒ すなわち、３つのステップのうち、何番目のステップ
で、スペアコラムとの置換を行なうかが決定されれば、
このような組合せが決定されることになり、このような
組合せの総数は全部で３個（スペアロウ２個＋スペアコ
ラム１個）のものから１個を取出す場合の組合せの数
₍₂₊₁₎Ｃ₁＝（２＋１）！／｛２！・１！｝＝３通りだけ
あることになる。ここで、自然数ｋに対し、ｋ！は、自
然数ｋの階乗を表わす。

【００８７】より一般的には、スペアロウがｍ本、スペ
アコラムがｎ本ある場合、このような組合せの数は
_(m+n)Ｃ_n＝_(m+n)Ｃ_m＝（ｍ＋ｎ）！／（ｍ！×ｎ！）通
りだけ存在することになる。

【００８８】スペアロウ２本およびスペアコラム１本に
より、最終的にすべての不良メモリセルの置換および救
済が可能である場合は、上記３通りの順序のうちに必
ず、救済を行うことが可能なスペアロウおよびスペアコ
ラムとの置換処理の順序が存在することになる。

【００８９】図３に示されたアドレス置換判定回路３０
００においては、上述のような３通りの場合をそれぞれ
並列に判定していくことが可能なように、３通りの系統
について並列処理を行なう構成となっている。

【００９０】図３を参照して、アドレス置換判定回路３
０００は、上述したケース１からケース３のそれぞれに
対応して、不良アドレスの置換処理を行なった場合に、
不良アドレスの置換により救済可能であるかをそれぞれ
判定するための第１から第３の置換判定部３１００．１
〜３１００．３を備える。

【００９１】アドレス置換判定回路３０００は、さら
に、第１の置換判定部３１００．１から第３の置換判定
部３１００．３に対応して、各々が２本のスペアロウと
置換するべきロウアドレスを記憶するロウアドレス記憶
部ＲＭ１〜ＲＭ３と、１本のコラムアドレスと置換され
るべき列アドレスを記憶するためのコラムアドレス記憶
部ＣＭ１〜ＣＭ３を備える。

【００９２】たとえば、上記ケース１の場合、すなわ
ち、スペアロウによる置換処理を２回続けて行なった
後、スペアコラムによる置換を１回行なう処理に対応し
て設けられる第１の置換判定部３１００．１に対応し
て、ロウアドレス記憶部ＲＭ１およびコラムアドレス記
憶部ＣＭ１がそれぞれ設けられている。

【００９３】ロウアドレス記憶部ＲＭ１は、第１のスペ
アロウＳＲ１により置換されるべきロウアドレスを記憶
するための記憶セル列ＭＣＲ１１と、第２のスペアロウ
ＳＲ２で置換されるべき行アドレスを記憶するための記
憶セル列ＭＣＲ１２とを含む。

【００９４】一方、コラムアドレス記憶部ＣＭ１は、第
１のスペアコラムＳＣ１により置換されるべき列アドレ
スを記憶するための記憶セル列ＭＣＣ１１を含む。

【００９５】記憶セル列へのアドレス信号の伝達は、ア
ドレス信号線（ＣＡＭセルビット線）のレベルを、ドラ
イバ回路３００２．１または３００２．２が駆動するこ
とにより行なわれる。

【００９６】第１の置換判定部３１００．１は、上述の
とおりケース１の場合に対応しているので、対応してい
るロウアドレス記憶部ＲＭ１およびコラムアドレス記憶
部ＣＭ１の記憶セル列を、記憶セル列ＭＣＲ１１、記憶
セル列ＭＣＲ１２、記憶セル列ＭＣＣ１１の順序で、パ
ス／フェイル信号Ｐ／Ｆが活性化するごとに、その時点
での内部アドレス信号を記憶セル列に取込むか否かの判
定をしていく。

【００９７】メモリセル列ＭＣＲ１１、ＭＣＲ１２およ
びＭＣＣ１１に対応して、プリチャージ回路ＣＰＲ１
１、ＣＰＲ１２、ＣＰＣ１１がそれぞれ設けられてい
る。プリチャージ回路ＣＰＲ１１〜ＣＰＣ１１は、それ
ぞれ対応する記憶セル列ＭＣＲ１１〜ＭＣＣ１１に対応
して設けられている一致判定線ＭＨＬを、ＢＩＳＴ制御
部２０１０からの信号φに応じて、“Ｈ”レベルにプリ
チャージする。

【００９８】メモリセル列ＭＣＲ１１およびＭＣＲ１２
は、それぞれ内部行アドレス信号ＲＡ０，／ＲＡ０の組
〜信号ＲＡｉ，／ＲＡｉの組の各々に対応して設けら
れ、これらの信号のレベルを記憶するための連想型メモ
リセルを含んでいる。この連想型メモリセルに対して
は、後に説明するように、ワード線ＴＷＬおよび書込み
ワード線ＷＬａが設けられる構成となっている。

【００９９】同様にして、記憶セル列ＭＣＣ１１は、内
部列アドレス信号ＣＡ０，／ＣＡ０の組〜信号ＣＡｊ，
／ＣＡｊの組に対応して設けられ、これらの信号レベル
を記憶するための連想型メモリセルを含んでいる。

【０１００】ロウアドレス記憶部ＲＭ１およびコラムア
ドレス記憶部ＣＭ１中の連想型メモリセルは、対応する
第１の置換判定部３１００．１からの指示に応じて書込
読出駆動回路３２００により、まず、書込みワード線Ｗ
Ｌａのレベルが”Ｌ”とされ、所定時間経過後にＣＡＭ
セルワード線ＴＷＬのレベルが活性レベル（“Ｈ”レベ
ル）とされることに応じて、それぞれ対応する内部行ア
ドレス信号または内部アドレス信号のレベルを記憶す
る。

【０１０１】一方、予め“Ｈ”レベルにプリチャージさ
れている一致判定線ＭＨＬのレベルは、記憶セル列が既
に記憶しているアドレス信号のレベルと、その時点でア
ドレス置換判定回路３０００．１に与えられている内部
アドレス信号ＲＡ０，／ＲＡ０〜ＲＡ０ｉ，／ＲＡｉま
たは内部列アドレス信号ＣＡ０，／ＣＡ０〜ＣＡｊ，／
ＣＡｊのレベルとが一致している場合は“Ｈ”レベルを
維持する。一方、一致していない場合には、一致判定線
ＭＨＬのレベルは、“Ｌ”レベルとなる。

【０１０２】さらに、記憶セル列ＭＣＲ１１、ＭＣＲ１
２およびＭＣＣ１１に対応して、フリップフロップ回路
ＳＦＲ１１、ＳＦＲ１２およびＳＦＣ１１がそれぞれ設
けられている。フリップフロップ回路ＳＦＲ１１〜ＳＦ
Ｃ１１のレベルは、テスト動作が開始される前に、リセ
ット信号ＲＳＴによりリセットされている。フリップフ
ロップ回路ＳＦＲ１１〜ＳＦＣ１１のレベルは、対応す
る記憶セル列のＣＡＭワード線ＴＷＬが活性状態
（“Ｈ”レベル）となることに応じて、セットされる。

【０１０３】第２の置換判定部３１００．２は、ケース
２に対応しており、スペアロウによる置換処理と、スペ
アコラムによる置換を交互に行なう処理に対応して、ロ
ウアドレス記憶部ＲＭ２およびコラムアドレス記憶部Ｃ
Ｍ２がそれぞれ設けられている。第２の置換判定部３１
００．２は、対応しているロウアドレス記憶部ＲＭ２お
よびコラムアドレス記憶部ＣＭ２中の記憶セル列を、記
憶セル列ＭＣＲ２１、記憶セル列ＭＣＣ２１、記憶セル
列ＭＣＲ２２の順序で、パス／フェイル信号Ｐ／Ｆが活
性化するごとに、その時点での内部アドレス信号を記憶
セル列に書込むか否かの判定をしていく。その他の構成
は、第１の置換判定部３１００．１の構成と同様であ
る。

【０１０４】第３の置換判定部３１００．３について
も、ケース３に応じて、対応する記憶セル列と記憶セル
列への書込みを行う順序とが異なるのみで、その他の構
成は置換判定部３１００．１の構成と同様であるのでそ
の説明は繰り返さない。

【０１０５】また、以上のような構成において、置換判
定部３１００．１の判定中の動作は、連想型メモリセル
へのデータ書込み時のワード線ＴＷＬおよび書込みワー
ド線ＷＬａの駆動方法を除いて、図１２において説明し
たものと同様であるので、その説明は繰り返さない。

【０１０６】また、連想型メモリセルからのデータの読
出し動作においては、信号線ＳＲＬのレベルが活性状態
（“Ｈ”レベル）とされて書込みワード線ＷＬａが活性
状態とされるとともに、後に説明するようにＢＩＳＴ制
御部２０１０の制御にしたがって、ワード線ＴＷＬも活
性状態とされる。

【０１０７】図４は、図３に示した連想型メモリセルの
構成および連想型メモリセルへのデータ書込を行なうた
めの構成を示す回路図である。

【０１０８】図４においても、図３に示した連想型メモ
リセルアレイのうち、１つのビット線対に対応する連想
型メモリセルＣＡＭＣ１およびＣＡＭＣ２の構成を抜き
出して示す。ここで、このビット線対は、たとえば、内
部列アドレス信号ＣＡｎおよび／ＣＡｎ（ｎ：自然数）
を伝達するものとする。

【０１０９】図４を参照して、連想型メモリセルＣＡＭ
Ｃ１は、ノードｎ１と入力が結合するインバータＩＮＶ
２およびインバータＩＮＶ２の出力ノードと入力が結合
するインバータＩＮＶ１を備える。インバータＩＮＶ１
の出力ノードｎ２とノードｎ１との間には、ゲート電位
が書込みワード線ＷＬａで制御されるＮチャンネルＭＯ
ＳトランジスタＺＷＴｒが設けられる。インバータＩＮ
Ｖ１とインバータＩＮＶ２とで、トランジスタＺＷＴｒ
がオン状態では、双安定記憶素子を構成する。

【０１１０】インバータＩＮＶ１は、電源電位Ｖｃｃと
接地電位の間に直列に接続されるＰチャネルＭＯＳトラ
ンジスタＴＰ１およびＮチャネルＭＯＳトランジスタＴ
Ｎ１を含む。インバータＩＮＶ２は、電源電位Ｖｃｃと
接地電位の間に直列に接続されるＰチャネルＭＯＳトラ
ンジスタＴＰ２およびＮチャネルＭＯＳトランジスタＴ
Ｎ２を含む。

【０１１１】連想型メモリセルＣＡＭＣ１は、さらに、
内部列アドレス信号ＣＡｎを伝達するためのビット線
（以下、アドレス信号線）ＡＳＬ１とノードｎ１とを、
ワード線ＴＷＬのレベルに応じて接続するためのＮチャ
ネル型アクセストランジスタＴＡ１と、一致検出線ＭＨ
Ｌ１と接地電位との間に直列に接続されるＮチャネルト
ランジスタＴ１１およびＴ１２と、一致検出線ＭＨＬ１
と接地電位との間に直列に接続されるトランジスタＴ１
３およびＴ１４とを含む。

【０１１２】トランジスタＴ１１のゲートは、アドレス
信号線ＡＳＬ１と接続し、トランジスタＴ１２のゲート
は、インバータＩＮＶ２の出力ノードと接続している。
トランジスタＴ１３のゲートは、ノードｎ１と接続し、
トランジスタＴ１４のゲートはアドレス信号線ＡＳＬ２
と接続している。

【０１１３】すなわち、データの書込み動作において
は、ワード線ＴＷＬ１の活性化に応じて、インバータＩ
ＮＶ２の入力ノードは、アドレス信号線ＡＳＬ１と接続
される。データの読出し動作においては、ワード線ＴＷ
Ｌ１および書込みワード線ＷＬａ１の活性化に応じて、
インバータＩＮＶ１の出力ノードは、アドレス信号線Ａ
ＳＬ１と接続される。

【０１１４】一方、比較動作においては、双安定記憶素
子に保持されているデータと、アドレス信号線ＡＳＬ１
およびＡＳＬ２上の内部アドレス信号とが一致しない場
合には、一致検出線ＭＨＬは、トランジスタＴ１１およ
びＴ１２の経路またはトランジスタＴ１３およびＴ１４
の経路のいずれかを介して、接地電位と接続され放電さ
れることになる。

【０１１５】なお、連想型メモリセルＣＡＭＣ２の構成
も、連想型メモリセルＣＡＭＣ１の構成と同様である。

【０１１６】すなわち、図４に示した連想型メモリセル
の構成は、図１３に示した構成に加えて、書込みワード
線ＷＬａをさらに設け、書込みワード線ＷＬａでオンオ
フされるトランジスタＺＷＴｒを、記憶素子の２つのイ
ンバータとビット線（アドレス信号線）ＡＳＬ１との間
に設けている。また、アクセストランジスタの片方ＴＡ
２を削除する。データの書込時には、ワード線ＷＬａを
ワード線ＴＷＬを立上げる前に立下げてトランジスタＺ
ＷＴｒをオフ状態にする。

【０１１７】連想型メモリセルのインバータＩＮＶ１の
出力ノードを介して、ビット線（アドレス信号線）ＡＳ
Ｌ１から接地電位に抜ける電流をカットできるので、ビ
ット線ドライバＢＬＤＲＶのサイズは小さくすることが
できる。

【０１１８】データ保持／判定時と、データの読出時に
は、この新たに挿入されたトランジスタＺＷＴｒはオン
状態とする。

【０１１９】このような構成とすることで、ビット線ド
ライバＢＬＤＲＶは大きな電流を流す必要がなくなり、
そのサイズを小さくすることができるので、書込動作時
の電流を小さくすることができる。

【０１２０】また、ワード線の本数は、従来の構成と比
べて増えることになるが、トランジスタ数は従来と同様
であるので、アレイ面積の増加を抑制することが可能で
ある。したがって、ビット線ドライバのサイズを低減す
ることにより、ＣＡＭセルアレイとその書込回路全体と
しては、レイアウト面積を低減することが可能となる。

【０１２１】図５は、図４に示した連想型メモリセルに
対する書込動作、データ保持／判定動作および読出動作
におけるワード線ＴＷＬ１と書込ワード線ＷＬａ１の電
位レベルの時間変化を説明するためのタイミングチャー
トである。

【０１２２】たとえば、時刻ｔ１からデータの書込動作
が開始されるとすると、この時刻ｔ１の時点で、書込用
ワード線ＷＬａ１の電位レベルは不活性状態（“Ｌ”レ
ベルとされる）。その後に、アクセストランジスタＴＡ
１を制御するワード線ＴＷＬが活性状態となって、ビッ
ト線ドライバＢＬＤＲＶからデータの書込が行なわれ
て、時刻ｔ２において、書込動作が終了する。

【０１２３】データ保持動作または一致判定動作におい
ては、ワード線ＴＷＬ１は不活性状態が維持される。一
方、書込用ワード線ＷＬａ１は、活性状態を維持して、
トランジスタＺＷＴｒは導通状態のままである。

【０１２４】時刻ｔ３において、読出動作が開始される
場合は、ワード線ＴＷＬは活性状態となって、ビット線
ＡＳＬ１と対応するノードｎ１との接続を行なう。さら
に、書込用ワード線ＷＬａ１も活性状態（“Ｈ”）レベ
ルを維持している。

【０１２５】図６は、図３に示した書込読出駆動回路３
２００の構成を示す回路図である。図６においては、記
憶セル列ＭＣＲ１１に対応する構成のみを抜き出して示
している。

【０１２６】図６を参照して、書込読出駆動回路３２０
０は、置換判定部３１００．１のノードＷＥａからの信
号を受けて、反転するインバータＩＮＶ３２と、一方入
力が信号線ＳＲＬと結合し他方入力がインバータＩＮＶ
３２の出力と結合するＯＲ回路ＧＯＲ１０と、インバー
タＩＮＶ３２の出力を受けて、反転した信号を連想型メ
モリセルのワード線ＴＷＬに与えるインバータＩＮＶ３
４と、一方入力が一致検出線ＭＨＬと結合し他方入力が
フリップフロップ回路ＳＦＲ１１の出力と結合して、論
理積演算の結果を置換判定部３１００．１のノードＭＨ
ａに与えるＡＮＤ回路ＧＡＤ１０とを備える。

【０１２７】データ保持動作または一致判定動作におい
ては、ノードＷＥａのレベルは、“Ｌ”レベルであっ
て、書込みワード線ＷＬａのレベルは、“Ｈ”に維持さ
れる。一方、読出し動作においても、信号線ＳＲＬのレ
ベルが“Ｈ”となるため、書込みワード線ＷＬａのレベ
ルは、“Ｈ”に維持される。

【０１２８】これに対して、書込み動作においては、ノ
ードＷＥａのレベルが、“Ｈ”レベルとなると、書込み
ワード線ＷＬａのレベルは、“Ｌ”となる。その後、イ
ンバータＩＮＶ３４の信号伝達遅延時間分だけ遅れて、
ワード線ＴＷＬのレベルが“Ｈ”となる。

【０１２９】図７は、図３に示した第１の置換判定部３
１００．１の構成を説明するための概略ブロック図であ
る。

【０１３０】第２の置換判定部３１００．２〜第３の置
換判定部３１００．３の構成も、接続される記憶セル列
が異なるのみで、その基本的な構成は同様である。

【０１３１】第１の置換判定部３１００．１は、記憶セ
ル列ＭＣＲ１１の一致検出線ＭＨＬとフリップフロップ
回路ＳＦＲ１１の出力とが入力ノードと接続するＡＮＤ
回路ＧＡＤ１０からの出力と、記憶セル列ＭＣＲ１２の
一致検出線ＭＨＬとフリップフロップ回路ＳＦＲ１２の
出力とが入力ノードと接続するＡＮＤ回路ＧＡＤ１０か
らの出力と、記憶セル列ＭＣＣ１１の一致検出線ＭＨＬ
と、フリップフロップ回路ＳＦＣ１１の出力とが入力ノ
ードと接続するＡＮＤ回路ＧＡＤ１０の出力とを受け
て、信号ＭＳを出力する３入力ＮＯＲ回路３１１０を含
む。

【０１３２】第１の置換判定部３１００．１において、
記憶セル列ＭＣＲ１１、ＭＣＲ１２およびＭＣＣ１１の
ＡＮＤ回路ＧＡＤ１０の出力ノードと結合するノードを
それぞれノードＭＨａ、ＭＨｂ、ＭＨｃで表わし、フリ
ップフロップ回路ＳＦＲ１１〜ＳＦＣ１１の出力と接続
する入力ノードをノードＭＶａ、ＭＶｂ、ＭＶｃで表わ
すことにする。

【０１３３】第１の置換判定部３１００．１は、さら
に、信号ＭＳとパスフェイル信号Ｐ／Ｆとを受けて、こ
れらの信号の論理積を出力するＡＮＤ回路３１２０と、
ノードＭＶａのレベルの反転信号、ノードＭＶｂのレベ
ルの反転信号、ノードＭＶｃのレベルの反転信号と、Ａ
ＮＤ回路３１２０の出力とを受けて、これらの信号の論
理積を出力する論理ゲート３３００と、論理ゲート３３
００の出力と、ＢＩＳＴ制御部２０１０から与えられる
テスト動作終了後のデータ読出時に活性化状態となる信
号Ｅｗ１とを受けるＯＲ回路３３０２と、ＢＩＳＴ制御
部２０１０から与えられる活性化信号ＷＬＥとＯＲ回路
３３０２の出力とを受けるＡＮＤ回路３３０４と、ＡＮ
Ｄ回路３３０４の出力を反転するインバータ３３０６
と、インバータ３３０６の出力を反転して、記憶セル列
ＭＣＲ１１のＣＡＭセルワード線ＴＷＬに与えるための
選択信号ＷＥａを出力するインバータ３３０８とを備え
る。

【０１３４】第１の置換判定部３１００．１は、さら
に、ノードＭＶａのレベルの信号、ノードＭＶｂのレベ
ルの反転信号、ノードＭＶｃのレベルの反転信号と、Ａ
ＮＤ回路３１２０の出力とを受けて、これらの信号の論
理積を出力する論理ゲート３３１０と、論理ゲート３３
１０の出力と、ＢＩＳＴ制御部２０１０から与えられる
信号Ｅｗ２とを受けるＯＲ回路３３１２と、ＢＩＳＴ制
御部２０１０から与えられる活性化信号ＷＬＥとＯＲ回
路３３１２の出力とを受けるＡＮＤ回路３３１４と、Ａ
ＮＤ回路３３１４の出力を反転するインバータ３３１６
と、インバータ３３１６の出力を反転して、記憶セル列
ＭＣＲ１２のＣＡＭセルワード線ＴＷＬに与えるための
選択信号ＷＥｂを出力するインバータ３３１８とを備え
る。

【０１３５】第１の置換判定部３１００．１は、さら
に、ノードＭＶａのレベルの信号、ノードＭＶｂのレベ
ルの信号、ノードＭＶｃのレベルの反転信号と、ＡＮＤ
回路３１２０の出力とを受けて、これらの信号の論理積
を出力する論理ゲート３３２０と、論理ゲート３３２０
の出力と、ＢＩＳＴ制御部２０１０から与えられる信号
Ｅｗ３とを受けるＯＲ回路３３２２と、ＢＩＳＴ制御部
２０１０から与えられる活性化信号ＷＬＥとＯＲ回路３
３２２の出力とを受けるＡＮＤ回路３３１２と、ＡＮＤ
回路３３２４の出力を反転するインバータ３３２６と、
インバータ３３２６の出力を反転して、記憶セル列ＭＣ
Ｃ１１のＣＡＭセルワード線ＴＷＬに与えるための選択
信号ＷＥｃを出力するインバータ３３２８とを備える。

【０１３６】第１の置換反転部３１００．１は、さら
に、ノードＭＶａのレベル、ノードＭＶｂのレベル、ノ
ードＭＶｃのレベル、ＡＮＤ回路３１２０の出力を受け
て、これらの論理積を出力する４入力ＡＮＤ回路３３３
０と、リセット信号ＲＳＴに応じてリセットされ、ＡＮ
Ｄ回路３３３０の出力に応じてセットされて、ケース１
に対するリペアフェイル信号ＣＳ１−ＲＦを出力するフ
リップフロップ回路３３４０とを含む。

【０１３７】したがって、リペアフェイル信号ＣＳ１−
ＲＦは、２本のスペアロウおよび１本のスペアコラムの
範囲内で、対応するサブメモリセルアレイ１００．１中
の不良メモリセルの置換救済がＲ→Ｒ→Ｃとの置換順序
で可能であるならば、“Ｌ”レベルであるのに対し、置
換不可である場合には、“Ｈ”レベルとなる。

【０１３８】また、活性化信号ＷＬＥは、書込み動作お
よび読出し動作において、“Ｈ”レベルとされる信号で
ある。

【０１３９】以上のような構成により、連想型メモリセ
ルアレイに対する書込みドライバ回路の占める領域を抑
制しつつ、セルフテストにより、メモリセルアレイ１０
０中の欠陥メモリセルを救済するための冗長救済を行う
ことが可能である。

【０１４０】［実施の形態２］実施の形態１において
は、連想型メモリセルアレイについて説明したが、実施
の形態２では、実施の形態１と類似の構成をスタティッ
ク型ランダムアクセスメモリ（以下、ＳＲＡＭと呼ぶ）
に適用する構成について説明する。

【０１４１】図８は、実施の形態２のＳＲＡＭ４０００
の構成のうち、メモリセルアレイ１００およびメモリセ
ルの選択のための回路のみを抜き出して示す。

【０１４２】メモリセルアレイ１００には、後に説明す
るメモリセルＭＣが行列状に配置されている。メモリセ
ル行の各々に対応して、ワード線ＴＷＬおよび書込みＷ
Ｌａが設けられる。一方、メモリセル列に対応して、ビ
ット線ＢＬ１〜ＢＬんが設けられる。

【０１４３】行デコーダ４０は、アドレス信号ＡＤＤに
応じて、選択されたメモリセル行に対して、選択信号Ｗ
Ｅを出力する。選択信号ＷＥは、インバータＩＮＶ３２
で反転され、さらに、インバータＩＮＶ３４で反転され
て、選択されたメモリセル行のワード線ＴＷＬに伝達さ
れる。

【０１４４】一方、インバータＩＮＶ３２の出力を一方
入力に受けるＯＲ回路ＧＯＲ１０は、他方入力に、読出
動作においては“Ｈ”レベルで書込み動作においては
“Ｌ”レベルとなる信号Ｒ／Ｗを受ける。ＯＲ回路ＧＯ
Ｒ１０の出力が書込みワード線ＷＬａに与えられる。

【０１４５】一方、列デコーダ５０は、アドレス信号Ａ
ＤＤに応じてメモリセル列を選択し、選択されたメモリ
セル列のビット線の電位レベルを書込みデータＤＱに応
じて駆動する。

【０１４６】図９は、図８に示したメモリセルＭＣの構
成を示す回路図である。図９を参照して、メモリセルＭ
Ｃは、ノードｎ１と入力が結合するインバータＩＮＶ２
およびインバータＩＮＶ２の出力ノードと入力が結合す
るインバータＩＮＶ１を備える。インバータＩＮＶ１の
出力ノードｎ２とノードｎ１との間には、ゲート電位が
書込みワード線ＷＬａで制御されるＮチャンネルＭＯＳ
トランジスタＺＷＴｒが設けられる。インバータＩＮＶ
１とインバータＩＮＶ２とで、トランジスタＺＷＴｒが
オン状態では、双安定記憶素子を構成する。

【０１４７】メモリセルＭＣは、さらに、ビット線ＢＬ
１とノードｎ１とを、ワード線ＴＷＬのレベルに応じて
接続するためのＮチャネル型アクセストランジスタＴＡ
１を含む。

【０１４８】すなわち、データの書込み動作において
は、ワード線ＷＬａをワード線ＴＷＬを立上げる前に立
下げてトランジスタＺＷＴｒをオフ状態にする。したが
って、データの書込時には、ワード線ＴＷＬの活性化に
応じて、インバータＩＮＶ２の入力ノードは、ビット線
ＢＬ１と接続される。

【０１４９】データの読出し動作においては、ワード線
ＴＷＬおよび書込みワード線ＷＬａの活性化に応じて、
インバータＩＮＶ１の出力ノードは、ビット線ＢＬ１と
接続される。データ保持動作時と、データの読出時に
は、トランジスタＺＷＴｒはオン状態とされる。

【０１５０】このような構成とすることで、列デコーダ
５０中のビット線ドライバ（図示せず）は大きな電流を
流す必要がなくなり、そのサイズを小さくすることがで
きるので、書込動作時の電流を小さくすることができ
る。

【０１５１】図１０は、図９に示したメモリセルＭＣに
対する書込動作、データ保持動作および読出動作におけ
るワード線ＴＷＬと書込ワード線ＷＬａの電位レベルの
時間変化を説明するためのタイミングチャートである。

【０１５２】たとえば、時刻ｔ１からデータの書込動作
が開始されるとすると、この時刻ｔ１の時点で、信号Ｒ
／Ｗは“Ｌ”レベルとされ、書込用ワード線ＷＬａの電
位レベルは不活性状態（“Ｌ”レベルとされる）。その
後に、アドレス信号ＡＤＤにより選択されたメモリセル
行のアクセストランジスタＴＡ１を制御するワード線Ｔ
ＷＬが活性状態となって、ビット線ドライバからデータ
の書込が行なわれて、時刻ｔ２において、書込動作が終
了する。

【０１５３】データ保持動作においては、ワード線ＴＷ
Ｌは不活性状態が維持される。一方、書込用ワード線Ｗ
Ｌａは、活性状態を維持して、トランジスタＺＷＴｒは
導通状態のままである。このとき、信号ＷＥが“Ｌ”レ
ベルであるので、信号Ｒ／Ｗは“Ｌ”または“Ｈ”レベ
ルのいずれでもよい。

【０１５４】時刻ｔ３において、読出動作が開始される
場合は、ワード線ＴＷＬは活性状態となって、ビット線
ＢＬ１と対応するノードｎ１との接続を行なう。さら
に、書込用ワード線ＷＬａも活性状態（“Ｈ”）レベル
を維持している。

【０１５５】このような構成とすることで、ＳＲＡＭ４
０００において、複数のワード線を同時にイネーブルし
て、これら複数のワード線に対応する複数のメモリセル
に対して同時にデータを書込む必要がある場合でも、ビ
ット線ドライバ回路の回路規模を抑制し、かつ、データ
書込み時の消費電力を低減できる。

【０１５６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１５７】

【発明の効果】請求項１および２記載のメモリセルは、
データ書込み時に、すでに格納されているデータと逆デ
ータを書込むときでも、第１のビット線から第１のイン
バータを介して流れる電流を抑制できるので、書込み時
の消費電流を減少できる。しかも、書込みのためのドラ
イバ回路を小さくすることも可能である。

【０１５８】請求項３ないし６記載の半導体集積回路装
置は、データ書込み時に、複数のワード線を同時に活性
化して、かつ、すでに格納されているデータと逆データ
を複数のメモリセルに書込むときでも、第１のビット線
からメモリセルを介して流れる電流を抑制できるので、
書込み時の消費電流を減少できる。しかも、書込みのた
めのドライバ回路を小さくすることも可能である。

【図面の簡単な説明】

【図１】 本発明の実施の形態１のダイナミック型半導
体記憶装置１０００の全体構成を示す概略ブロック図で
ある。

【図２】 図１に示したＢＩＳＴ回路２０００の構成を
説明するための概略ブロック図である。

【図３】 図２に示したアドレス置換判定器３０００の
構成を説明するための概略ブロック図である。

【図４】 図３に示した連想型メモリセルの構成および
連想型メモリセルへのデータ書込を行なうための構成を
示す回路図である。

【図５】 連想型メモリセルに対する書込動作、データ
保持／判定動作、読出動作における信号の時間変化を説
明するためのタイミングチャートである。

【図６】 図３に示した書込読出駆動回路３２００の構
成を示す回路図である。

【図７】 図３に示した第１の置換判定部３１００．１
の構成を説明するための概略ブロック図である。

【図８】 実施の形態２のＳＲＡＭ４０００の構成のう
ち、メモリセルアレイ１００およびメモリセルの選択の
ための構成のみを抜き出して示す回路図である。

【図９】 図８に示したメモリセルＭＣの構成を示す回
路図である。

【図１０】 メモリセルＭＣに対する書込動作、データ
保持動作および読出動作におけるワード線ＴＷＬと書込
ワード線ＷＬａの電位レベルの時間変化を説明するため
のタイミングチャートである。

【図１１】 半導体記憶装置のメモリアレイ部８０１０
に対して設けられる冗長回路の構成の一例を示す概略ブ
ロック図である。

【図１２】 救済可能な置換順序を判定するための従来
のアドレス置換判定器８０００の構成を説明するための
概略ブロック図である。

【図１３】 １つのビット線対に対応するＣＡＭセルＣ
ＡＭＣ１およびＣＡＭＣ２の構成を抜き出して示す回路
図である。

【符号の説明】

１１ 制御信号入力端子群、１３ アドレス信号入力端
子群、１５ データ入出力端子群、１８ 外部電源端
子、１９ 外部接地端子、２６ コントロール回路、３
０ アドレスバッファ、４０ 行デコーダ、４２ スペ
アロウデコーダ、５０ 列デコーダ、５２ スペアコラ
ムデコーダ、７０ 内部電位発生回路、７２ 内部制御
信号バス、８０ 読出アンプ／書込ドライバ、８５ 入
出力バッファ、１００ メモリセルアレイ、２００ 列
選択／センスアンプ回路、１０００ＤＡＲＭ、２００
０，２００２ ＢＩＳＴ回路、３０００ アドレス置換
判定回路、３１００．１〜３１００．３ 置換判定部、
ＲＭ１〜ＲＭ３ ロウアドレス記憶部、ＣＭ１〜ＣＭ
３ コラムアドレス記憶部。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 29/00 ６７１ Ｇ０１Ｒ 31/28 Ｂ Ｖ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１のワード線により制御されて、読出
   しデータおよび書込みデータを伝達するための第１のビ
   ット線と第１の内部ノードとを結合する第１のトランジ
   スタと、 第２のワード線により制御されて前記第１の内部ノード
   と第２の内部ノードとを結合する第２のトランジスタ
   と、 前記第１のノードと入力ノードが結合する第１のインバ
   ータと、 前記第１のインバータの出力と入力ノードが結合し、出
   力ノードが前記第２の内部ノードと結合する第２のイン
   バータとを備える、メモリセル。
2. 【請求項２】 一致検出線と所定電位との間に直列に接
   続される第３および第４のトランジスタと、 前記一致検出線と前記所定電位との間に直列に接続され
   る第５および第６のトランジスタとをさらに備え、 前記第３のトランジスタは、前記第２のインバータの出
   力レベルに応じて導通状態となり、 前記第４のトランジスタは、前記第１のビット線のレベ
   ルに応じて導通状態となり、 前記第５のトランジスタは、前記第１の内部ノードのレ
   ベルに応じて導通状態となり、 前記第６のトランジスタは、第２のビット線のレベルに
   応じて導通状態となる、請求項１記載のメモリセル。
3. 【請求項３】 複数のメモリセルが行列状に配置された
   メモリセルアレイを備え、 各前記メモリセルは、 第１のワード線により制御されて、読出しデータおよび
   書込みデータを伝達するための第１のビット線と第１の
   内部ノードとを結合する第１のトランジスタと、 第２のワード線により制御されて前記第１の内部ノード
   と第２の内部ノードとを結合する第２のトランジスタ
   と、 前記第１のノードと入力ノードが結合する第１のインバ
   ータと、 前記第１のインバータの出力と入力ノードが結合し、出
   力ノードが前記第２の内部ノードと結合する第２のイン
   バータとを含み、 アドレス信号に応じて、前記第１および第２のワード線
   レベルを選択的に駆動する行選択回路と、 前記アドレス信号と書込みデータとに応じて、前記第１
   のビット線レベルを選択的に駆動する列選択回路とを備
   える、半導体集積回路装置。
4. 【請求項４】 前記行選択回路は、書込み動作におい
   て、前記第２のトランジスタを遮断状態とした後に、前
   記第１のトランジスタを選択的に導通状態とする、請求
   項３記載の半導体集積回路装置。
5. 【請求項５】 各々が記憶データを保持するための複数
   のメモリセルが行列状に配置されるメモリセルアレイを
   備え、 前記メモリセルアレイは、 複数の正規メモリセルを含む正規メモリセルアレイと、 複数の予備メモリセルを含む予備メモリセルアレイとを
   含み、 アドレス信号に応じて、前記第１および第２のサブメモ
   リセルアレイの前記正規メモリセルアレイに共通なメモ
   リセル行およびメモリセル列の少なくとも一方を選択す
   るための正規メモリセル選択回路と、 前記正規メモリセルアレイに欠陥メモリセルがある場合
   に、前記正規メモリセル選択回路に選択されるべき前記
   共通なメモリセル行およびメモリセル列のいずれか一方
   の代わりに、前記予備メモリセルアレイ中のメモリセル
   行およびメモリセル列のいずれか一方を選択するための
   予備メモリセル選択回路と、 前記正規メモリセル中の不良メモリセルを検出し、か
   つ、いずれの前記予備メモリセルで置換するかを判定す
   るためのテストを行なう自己テスト回路とをさらに備
   え、 前記自己テスト回路は、 前記すでに検出された不良アドレスと新たに検出された
   不良アドレスとの比較結果を得るための行列状に配列さ
   れた複数の連想型メモリセルを有する連想型メモリセル
   アレイを含み、 前記連想型メモリセルの各々は、 第１のワード線により制御されて、検出された不良アド
   レスを伝達するための第１のビット線と第１の内部ノー
   ドとを結合する第１のトランジスタと、 第２のワード線により制御されて前記第１の内部ノード
   と第２の内部ノードとを結合する第２のトランジスタ
   と、 前記第１のノードと入力ノードが結合する第１のインバ
   ータと、 前記第１のインバータの出力と入力ノードが結合し、出
   力ノードが前記第２の内部ノードと結合する第２のイン
   バータと、 前記比較結果を伝達するための一致検出線と所定電位と
   の間に直列に接続される第３および第４のトランジスタ
   と、 前記一致検出線と前記所定電位との間に直列に接続され
   る第５および第６のトランジスタとをさらに備え、 前記第３のトランジスタは、前記第２のインバータの出
   力レベルに応じて導通状態となり、 前記第４のトランジスタは、前記第１のビット線のレベ
   ルに応じて導通状態となり、 前記第５のトランジスタは、前記第１の内部ノードのレ
   ベルに応じて導通状態となり、 前記第６のトランジスタは、第２のビット線のレベルに
   応じて導通状態となる、半導体集積回路装置。
6. 【請求項６】 前記連想型メモリセルは、書込み動作に
   おいて、前記第２のトランジスタを遮断状態とした後
   に、前記第１のトランジスタを選択的に導通状態とす
   る、請求項５記載の半導体集積回路装置。