JP2001358296A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 不良メモリセルを冗長メモリセルで置換する
ことが可能なビルトインテスト回路を備えた半導体記憶
装置を提供する。 【解決手段】 内部アドレス信号に応じて、メモリセル
アレイにデータの書込みを行なった後、読出動作におい
て、各メモリセルからの読出データと期待値データの比
較を行なう。各サブメモリセルアレイ１００．０〜１０
０．３に対応して、連想メモリセルアレイＣＡＭ＿ＡＲ
ＹとテストブロックＴＢが設けられる。各テストブロッ
クＴＢには、メモリセル行とメモリセル列を順番に置換
する順序の組合せのぞれぞれについて、置換判定部が設
けられる。各置換判定部は、連想メモリセルアレイＣＡ
Ｍ＿ＡＲＹに、すでに記憶している不良メモリセルの行
および列アドレスが異なるアドレスの不良メモリセルが
発見された時にのみ、不良アドレスを書きこむ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置、特に半導体記憶装置の試験を行なうためのテスト
回路を搭載する半導体集積回路装置の構成に関する。

【０００２】

【従来の技術】大部分の半導体記憶装置は、予備のメモ
リセルを備えており、メモリセルの一部に不良のメモリ
セルがある場合、その不良部分を予備のメモリセルと置
換し、不良チップの救済を行なうことが可能となってい
る。

【０００３】図３９は、このような半導体記憶装置のメ
モリアレイ部８０１０に対して設けられる冗長回路の構
成を示す概略ブロック図である。

【０００４】メモリアレイ部８０１０中の１つのメモリ
セルが、外部から入力されたロウアドレス信号ＲＡ０−
１３、コラムアドレス信号ＣＡ０−８により選択され
る。この選択された１つのメモリセルに対し、書込動作
においては、データ入出力端子ＤＱ（図示せず）に与え
られたデータの書込が行なわれる、また、読出動作にお
いては、このデータ入出力端子ＤＱに対して、メモリア
レイ部８０１０からの読出データが出力される。

【０００５】ロウデコーダ８０２０は、入力されたロウ
アドレスに応じて、読出あるいは書込動作を行なう１行
（ロウ）分のメモリセルの選択を行なう。また、コラム
デコーダ８０３０は、入力されたコラムアドレスにより
１列（コラム）の選択を行い、ロウアドレスにより選択
された１ロウ分のメモリセルのうちから、さらに１つの
メモリセルを選択する。

【０００６】

【発明が解決しようとする課題】以上のような、欠陥メ
モリセルの検出と、その欠陥メモリセルの冗長メモリセ
ルアレイによる置換のための分析は、半導体記憶装置８
０００の外部のメモリテスタにより行なわれることが一
般的である。

【０００７】一方、近年、被測定半導体記憶装置８００
０、または半導体記憶装置を搭載する半導体装置内に信
号発生器を内蔵し、メモリテスタなしでテストを行な
う、いわゆる内蔵型テスト装置（ビルトインテスト装
置）を備えた半導体記憶装置または半導体記憶装置を搭
載する半導体装置が製造されている。

【０００８】しかしながら、このようなビルトインテス
ト装置を備える半導体記憶装置または半導体装置におい
ては、メモリアレイ中に不良メモリセルが存在するか否
かのテストは行えても、冗長解析機能を実現するテスト
をそれ自身で行なうことが困難である。これは、上述の
とおり、不良メモリセルのアドレスを記憶するためのフ
ェイルメモリは、被測定半導体記憶装置または半導体装
置に内蔵される半導体記憶装置と同等の容量が必要とさ
れるため、事実上このようなフェイルメモリを半導体記
憶装置または半導体装置に搭載することが困難で、冗長
解析を行なうことができないためである。

【０００９】しかも、半導体記憶装置に対するデータ入
出力時のデータのビット幅は、システムの高速化等の要
求から増大する傾向にある。このため、メモリセルアレ
イがサブメモリセルアレイに分割され、かつサブメモリ
セルアレイごとに複数のメモリセルが同時に選択される
ことが多い。このため、上述のような冗長解析はさらに
複雑となる。

【００１０】本発明は上記のような問題点を解決するた
めになされたものであって、その目的は、サブメモリセ
ルアレイごとに複数のメモリセルが同時に選択される場
合に不良メモリセルを検出し、かつ、この不良メモリセ
ルを冗長メモリセルで置換することが可能なビルトイン
テスト回路を備えた半導体記憶装置または半導体記憶装
置を搭載する半導体集積回路装置を提供することであ
る。

【００１１】

【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、各々が記憶データを保持するための複数
のメモリセルが行列状に配置されるメモリセルアレイを
備え、メモリセルアレイは、複数のサブメモリセルアレ
イに分割され、各サブメモリセルアレイは、複数の正規
メモリセルを含む正規メモリセルアレイと、複数の予備
メモリセルを含む予備メモリセルアレイとを含み、アド
レス信号に応じて、サブメモリセルアレイごとに一括し
て複数のメモリセルを選択するためのメモリセル選択回
路と、選択されたメモリセルとの間で記憶データを授受
するためのデータ伝達回路と、サブメモリセルアレイご
とに設けられ、正規メモリセル中の不良メモリセルを検
出し、いずれの予備メモリセルで置換するかを決定する
複数のテスト回路とをさらに備え、各テスト回路は、メ
モリセルを順次選択するためのアドレス信号を生成し、
テスト書込み動作において選択されたメモリセルに書込
むテストデータと、テスト読出動作においてメモリセル
から読み出されるべき期待値データとを生成する信号生
成回路と、テスト読出動作において、選択されたメモリ
セルからの記憶データと期待値データとを比較する比較
回路と、比較回路の比較結果に応じて、不良メモリセル
に対応する不良アドレスを記憶するためのアドレス記憶
回路と、アドレス記憶回路に保持された不良アドレスに
応じて、いずれの予備メモリセルで置換するかを判定す
る判定回路とを含み、判定回路に制御されて、アドレス
記憶回路は、順次検出される不良アドレスのうち、すで
に記憶されている不良アドレスと異なる不良アドレスを
選択的に記憶する。

【００１２】請求項２記載の半導体集積回路装置は請求
項１記載の半導体集積回路装置の構成に加えて、アドレ
ス記憶回路は、すでに記憶されている不良アドレスと異
なる不良アドレスに加えて、一括して選択される複数の
メモリセルのうちの不良メモリセルを特定するためのデ
ータも記憶する。

【００１３】請求項３記載の半導体集積回路装置は請求
項２記載の半導体集積回路装置の構成に加えて、判定回
路は、一括して選択される複数のメモリセルのうち、複
数のメモリセルが不良である場合、予め定められた順序
で不良メモリセルが検出されたものとして、アドレス記
憶回路に記憶させる。

【００１４】請求項４記載の半導体集積回路装置は請求
項２記載の半導体集積回路装置の構成に加えて、予備メ
モリセルアレイは、少なくとも１つの予備メモリセル行
と少なくとも１つの予備メモリセル列とを含み、判定回
路は、一括して選択される複数のメモリセルのうち、複
数のメモリセルが不良である場合、予め定められた優先
順位に従って、予備メモリセル行で置換されるべき不良
アドレスと予備メモリセル列で置換されるべき不良アド
レスとを、アドレス記憶回路に記憶させる。

【００１５】請求項５記載の半導体集積回路装置は請求
項１〜３いずれか１項に記載の半導体集積回路装置の構
成に加えて、予備メモリセルアレイは、ｍ個（ｍ：自然
数）の予備メモリセル行と、ｎ個（ｎ：自然数）の予備
メモリセル列とを有し、判定回路は、ｍ個の予備メモリ
セル行とｎ個の予備メモリセル列とを、不良メモリセル
を含む正規メモリセル行または正規メモリセル列と順次
置換するステップの順序の組合せのぞれぞれに対応して
設けられる複数の置換判定部を含み、アドレス記憶回路
は、複数の置換判定部にぞれぞれ対応して設けられ、不
良アドレスのうちｍ個の不良行アドレスを記憶するため
のｍ個の記憶セル列と、複数の置換判定部にぞれぞれ対
応して設けられ、不良アドレスのうちｎ個の不良列アド
レスを記憶するためのｎ個の記憶セル列とを含み、各置
換判定部は、対応するｍ個の記憶セル列とｎ個の記憶セ
ル列とを、すでに記憶されている不良行アドレスまたは
不良列アドレスとは、行アドレスおよび列アドレスの双
方が異なる不良メモリセルが検出されたときに、対応す
るステップの順序に従って活性化する。

【００１６】請求項６記載の半導体集積回路装置は請求
項５記載の半導体集積回路装置の構成に加えて、ｍ個の
記憶セル列の各々は、信号生成回路の生成する行アドレ
ス信号の各ビットデータを受けて、すでに記憶している
ビットデータとの比較を行なう複数の第１の比較記憶セ
ルと、第１の比較記憶セルの比較結果を伝達する第１の
一致検出線と、第１の比較記憶セルへのビットデータの
書込みを指示するための第１の書込み選択線とを有し、
ｎ個の記憶セル列の各々は、信号生成回路の生成する列
アドレス信号の各ビットデータを受けて、すでに記憶し
ているビットデータとの比較を行なう複数の第２の比較
記憶セルと、第２の比較記憶セルの比較結果を伝達する
第２の一致検出線と、第２の比較記憶セルへのビットデ
ータの書込みを指示するための第２の書込み選択線とを
有し、置換判定部は、第１および第２の一致検出線によ
り伝達された比較結果に基づいて、対応するステップの
順序に従って、第１のおよび第２の書込み選択線を選択
的に活性化する。

【００１７】請求項７記載の半導体集積回路装置は請求
項６記載の半導体集積回路装置の構成に加えて、アドレ
ス信号のビットデータは、相補信号として第１および第
２の比較記憶セルにそれぞれ与えられ、記憶セル列の各
々は、対応する一致検出線のレベルをプリチャージする
プリチャージ回路を含み、各第１および第２の比較記憶
セルは、第１および第２の入力ノードを有し、対応する
ビットデータを相補的に記憶するための双安定素子と、
双安定素子の第１の入力ノードと相補信号の一方とを、
第１または第２の書込み選択線のうちの対応する一方の
活性化に応じて結合する第１のアクセストランジスタ
と、双安定素子の第２の入力ノードと相補信号の他方と
を、第１または第２の書込み選択線のうちの対応する一
方の活性化に応じて結合する第２のアクセストランジス
タと、相補信号の一方と第２の入力ノードの電位レベル
とに応じて、対応する一致検出線を放電する第１の放電
回路と、相補信号の他方と第１の入力ノードの電位レベ
ルとに応じて、対応する一致検出線を放電する第２の放
電回路とを含む。

【００１８】

【発明の実施の形態】［実施の形態１］ ［メモリセルアレイあたり１ビットのデータが読み出さ
れる構成］図１は、サブメモリアレイあたり１ビットの
データが読み出されるダイナミック型半導体記憶装置
（以下、ＤＲＡＭと呼ぶ）１０００の全体構成を示す概
略ブロック図である。

【００１９】なお、以下の説明で明らかとなるように、
本発明に係るビルトインテスト回路は、図１に示したよ
うなＤＲＡＭ１０００に搭載される場合に限定されるこ
となく、より一般に、半導体集積回路装置にロジック回
路などとともに搭載される半導体記憶装置のテストに適
用することが可能である。

【００２０】図１を参照して、ＤＲＡＭ１０００は、行
アドレスストローブ信号／ＲＡＳ、列アドレスストロー
ブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップ
イネーブル信号／ＣＥ、クロックイネーブル信号ＣＫＥ
等の制御信号を受ける制御信号入力端子群１１と、アド
レス信号Ａ０〜Ａｉ（ｉ：自然数）を受けるアドレス入
力端子群１３と、データの入出力を行なうためのデータ
入出力端子群１５と、外部電源電位Ｖｃｃを受けるＶｃ
ｃ端子１８と、接地電位Ｖｓｓを受けるＶｓｓ端子１９
とを備える。

【００２１】ここで、制御信号入力端子群１１に与えら
れる信号ＣＫＥは、チップへの制御信号の入力を可能と
することを指示するための信号である。

【００２２】ＤＲＡＭ１０００は、さらに、制御信号に
応じてでＤＲＡＭ１０００全体の動作を制御する内部制
御信号を発生するコントロール回路２６と、内部制御信
号を伝達する内部制御信号バス７２と、アドレス入力端
子群１３から外部アドレス信号を受けて、内部アドレス
信号を発生するアドレスバッファ３０と、行列状に配置
された複数のメモリセルＭＣを有するメモリセルアレイ
１００とを備える。

【００２３】ここで、図１においては、例示的にメモリ
セルアレイ１００が１つの場合を示しているが、このよ
うなメモリセルアレイ１００が複数個設けられる構成と
なっていてもよい。ただし、１つのメモリセルアレイあ
たり１ビットのデータが読み出される構成となっている
ものとする。

【００２４】内部アドレス信号とは、たとえば、外部行
アドレス信号ＲＡ０−１３から生成される互いに相補な
内部行アドレス信号ＲＡ０−１３および／ＲＡ０−１３
と、外部列アドレス信号ＣＡ０−８から生成される互い
に相補な内部列アドレス信号ＣＡ０−８および／ＣＡ０
−８とを意味する。

【００２５】メモリセルＭＣは、データを保持するため
のキャパシタと、各行に対応するワード線ＷＬに接続さ
れたゲートを有するアクセストランジスタＧＭとによっ
て構成される。

【００２６】メモリセルアレイ１００においては、メモ
リセルの各行に対してワード線ＷＬが設けられ、メモリ
セルの各列に対してビット線ＢＬ，／ＢＬが設けられ
る。

【００２７】また、図１に示したメモリセルアレイ１０
０は、図３９に示したメモリセルアレイ部８０１０と同
様に、正規のメモリセルアレイ１００Ｒと、スペアロウ
ＳＲとスペアコラムＳＣとを含む。

【００２８】メモリセルアレイ１００においても、スペ
アロウＳＲとしては、２本のスペアロウＳＲ１およびＳ
Ｒ２が設けられ、スペアコラムＳＣとしては、２本のス
ペアコラムＳＣ１およびＳＣ２が設けられているものと
する。

【００２９】ＤＲＡＭ１０００は、さらに、ＤＲＡＭ１
０００の不良メモリセルを検出し、スペアロウＳＲまた
はスペアコラムＳＣで置換するためのテスト動作を行な
うビルトインセルフテスト回路（以下、ＢＩＳＴ回路と
呼ぶ）２０００を備える。

【００３０】ＢＩＳＴ回路回路２０００は、コントロー
ル回路２６により制御されて、通常動作時においては、
アドレスバッファ３０からの内部行アドレス信号および
内部列アドレス信号を、そのまま行デコーダ、スペアロ
ウデコーダ４２、列デコーダ５０およびスペアコラムデ
コーダ５２にそれぞれ出力する。さらに、ＢＩＳＴ回路
２０００は、通常動作においては、データ入出力端子群
１５から与えられ、入出力バッファ８５によりバッファ
処理され、書込ドライバ回路８０から出力される書込デ
ータを受けて、そのまま列選択ゲート２００に出力す
る。

【００３１】これに対して、ＢＩＳＴ回路２０００は、
テスト動作においては、アドレスバッファ３０からの内
部アドレス信号ではなく、ＢＩＳＴ回路２０００内部で
生成した内部アドレス信号を、行デコーダ４０、スペア
ロウデコーダ４２、列デコーダ５０およびスペアコラム
デコーダ５２にそれぞれ与える。さらに、書込ドライバ
８０から与えられるデータではなく、ＢＩＳＴ回路２０
００内部で生成されたテスト用書込データＴＤを列選択
ゲート２００に与えることで、テストデータをメモリセ
ルアレイ１００に書込む。

【００３２】このようなテスト動作における書込動作が
終了した後、ＢＩＳＴ回路２０００は、再び内部アドレ
ス信号を生成して、順次書込まれたデータの読出を行な
う。ＢＩＳＴ回路２０００は、この読出されたデータと
期待値データＥＤとの比較結果に応じて、正規メモリセ
ルアレイ１００Ｒ中の不良メモリセル位置を順次検出し
ていき、このような複数の不良メモリセルに対応する複
数の不良行アドレスおよび不良列アドレスを、スペアロ
ウＳＲおよびスペアコラムＳＣのどのような組合せで置
換するかを決定する。

【００３３】このようなテスト動作中の読出動作が終了
すると、ＢＩＳＴ回路２０００の決定に従って、スペア
ロウデコーダ４２およびスペアコラムデコーダ５２は、
それぞれ置換するべき不良行アドレスおよび不良列アド
レスをそれぞれ不揮発的に記憶する。このために、スペ
アロウデコーダ４２およびスペアコラムデコーダ５２
は、ＢＩＳＴ回路２０００から指示される置換アドレス
を電気的に書込み読出し可能な不揮発性記憶素子を備え
る構成としてもよい。または、ＢＩＳＴ回路２０００
は、テスト動作終了後に、このような置換を行うべきア
ドレスを外部に出力する構成としてもよい。この場合
は、この外部に出力された置換アドレスにしたがって、
外部テスタがリペア装置に指示を出し、従来と同様に、
リペア装置がスペアロウデコーダ４２、スペアコラムデ
コーダ５２のヒューズ素子をトリミングする構成として
もよい。

【００３４】ＢＩＳＴ回路２０００によるこのような冗
長解析が終わった後は、通常の読出動作および書込動作
が行なわれることになる。

【００３５】通常の読出動作および書込動作において
は、アドレスバッファ３０からの内部行アドレス信号を
デコードした行デコーダ４０からの出力に応じて、ワー
ド線ドライバ４５は、対応するワード線ＷＬを選択的に
活性化する。このとき、スペアロウデコーダ４２は、不
揮発的に記憶している不良行アドレスと、アドレスバッ
ファからの内部行アドレスとが一致した場合、スペアロ
ウＳＲのワード線ＷＬを活性化し、行デコーダ４０に対
しては、行選択動作を行なわない指示を与える。

【００３６】一方、アドレスバッファ３０からの内部列
アドレス信号をデコードした列デコーダ５０の出力に応
じて、列デコーダ５０はコラム選択信号を活性化する。
一方、スペアコラムデコーダ５２は、アドレスバッファ
３０からの内部列アドレス信号が、不揮発的に記憶して
いる不良列アドレスと一致する場合には、スペアコラム
ＳＣに対応するコラム選択信号を活性化し、列デコーダ
５０に対しては、選択動作を行なわないように指示す
る。

【００３７】コラム選択信号は、コラム選択線５４によ
って列選択ゲート２００に与えられる。列選択ゲート２
００は、列選択信号に応じてビット線対ＢＬ，／ＢＬの
データを増幅するセンスアンプ６０と、Ｉ／Ｏ線７６と
を選択的に接続する。

【００３８】Ｉ／Ｏ線７６は読出アンプ／書込ドライバ
８０および入出力バッファ８５を介して、データ入出力
端子１５との間で記憶データの伝達を行なう。これによ
り、通常動作においては、データ入出力端子１５とメモ
リセルＭＣとの間で記憶データの授受が行なわれる。

【００３９】コントロール回路２６は、たとえば、上述
のとおり、ＢＩＳＴ回路２０００のテスト動作の開始・
終了の制御を行なったり、あるいは外部制御信号の組合
せにより読出動作が指定されている場合は、センスアン
プ６０を活性化するための信号ＳＯＮ，ＺＳＯＰ等のＤ
ＲＡＭ１０００の内部動作を制御するための内部制御信
号を生成する。

【００４０】ＤＲＡＭ１０００は、さらに、外部電源電
位Ｖｃｃおよび接地電位Ｖｓｓを受けて、ビット線対の
“Ｈ”レベル電位に対応し、センスアンプ６０に供給さ
れる内部電源電位Ｖｄｄｓを発生する内部電位発生回路
７０を備える。

【００４１】図２は、図１に示したＢＩＳＴ回路２００
０の構成を説明するための概略ブロック図である。

【００４２】ＢＩＳＴ回路２０００は、コントロール回
路２６からの制御に応じて、ビルトインテスト動作を制
御するためのＢＩＳＴ制御部２０１０とＢＩＳＴ制御部
２０１０に制御されて、ビルトインテスト動作中に内部
行アドレス信号ＲＡ０−１３，／ＲＡ０−１３および内
部列アドレス信号ＣＡ０−８，／ＣＡ０−８、テスト書
込データＴＤおよび期待値データＥＤをそれぞれ生成す
るテスト信号発生器２０２０と、ＢＩＳＴ制御部２０１
０により制御され、アドレスバッファ３０からの内部行
アドレス信号ＲＡ０−１３，／ＲＡ０−１３と、テスト
信号発生器からの内部行アドレス信号とを受けて、動作
モードに応じていずれか一方を選択的に行デコーダ４０
およびスペアロウデコーダ４２に与えるマルチプレクサ
２０３０と、ＢＩＳＴ制御部２０１０により制御され
て、アドレスバッファ３０からの内部列アドレス信号Ｃ
Ａ０−８，／ＣＡ０−８と、テスト信号発生器２０２０
からの内部列アドレス信号とを受けて、動作モードに応
じていずれか一方を列デコーダ５０およびスペアコラム
デコーダ５２に出力するマルチプレクサ２０４０と、Ｂ
ＩＳＴ制御部２０１０により制御され、書込ドライバ８
０からの書込データＷＤと、テスト信号発生器２０２０
からのテスト書込データＴＤとを受けて、動作モードに
応じていずれか一方を列選択ゲート２００に与えるマル
チプレクサ２０５０と、ビルトインテストモードにおけ
る読出動作において、列選択回路２００からの読出デー
タＲＤと、テスト信号発生器２０２０からの期待値デー
タＥＤとを比較し、比較結果の一致／不一致に応じてパ
ス／フェイル信号Ｐ／Ｆを出力する比較器２０６０と、
ビルトインテストモード中にテスト信号発生器から出力
される内部行アドレス信号および内部列アドレス信号と
を受けて、比較器２０６０からのパス／フェイル信号Ｐ
／Ｆが活性化（データＥＤとデータＲＤとが一致しなか
った場合）するのに応じて、正規メモリセルアレイ１０
０Ｒ中の不良アドレスを記憶し、かつ、スペアロウＳＲ
およびスペアコラムＳＣにより置換されるべき不良アド
レスを決定するアドレス置換判定器３０００とを含む。

【００４３】ＢＩＳＴ制御部２０１０は、アドレス置換
判定器３０００の判定結果に応じて、スペアロウデコー
ダ４２およびスペアコラムデコーダ５２が電気的に書換
え可能な不揮発性記憶素子を備える場合は、これら不揮
発性記憶素子に置換されるべき不良アドレスをプログラ
ムする。または、ＢＩＳＴ制御部２０１０は、アドレス
置換判定器３０００の判定結果に応じて、置換されるべ
き不良アドレスを読出しアンプ８０、入出力バッファを
介して、入出力端子群１５から外部へ出力する。

【００４４】図３は、図２に示したアドレス置換判定器
３０００の構成を説明するための概略ブロック図であ
る。

【００４５】まず、アドレス置換判定器３０００の構成
について説明する前に、図１におけるメモリセルアレイ
１００中の不良アドレスを、スペアロウＳＲおよびスペ
アコラムＳＣで置換する処理手続について簡単にまとめ
ておく。

【００４６】以下では、図３９に示したメモリセルアレ
イ部８０１０における不良メモリセルと同一の不良メモ
リセル分布が、メモリセルアレイ１００においても発生
しているものとする。

【００４７】したがって、以下、図３９を再び参照し
て、不良メモリセルＤＢＭ１〜ＤＢＭ８の８個の不良メ
モリセルが存在する場合、順次行アドレスを変化させな
がら、かつ列アドレスを変化させつつ、これら不良メモ
リセルＤＢＭ１〜ＤＢＭ８を検出していくとき、不良メ
モリセルＤＢＭ１〜ＤＢＭ８の順で、不良メモリセルの
存在が検出されていくことになる。

【００４８】このとき、２本のスペアロウＳＲ１および
ＳＲ２と、２本のスペアコラムＳＣ１とＳＣ２で、これ
ら不良メモリセルに対応する不良アドレスの置換処理を
行なう場合に、スペアロウとスペアコラムをいかなる順
番で、不良メモリセルに対応する正規メモリセル行また
は正規メモリセル列と置換していくかに依存して、すべ
ての不良メモリセルが救済される場合とそうでない場合
とが存在する。

【００４９】たとえば、不良メモリセルＤＢＭ１（行ア
ドレスＲＦ１，列アドレスＣＦ１）を、スペアロウメモ
リセルＳＲＭ１で置換し、不良メモリセルＤＢＭ２〜Ｄ
ＢＭ４（行アドレスはＲＦ２で共通、列アドレスは、そ
れぞれＣＦ２、ＣＦ３、ＣＦ４）を２番目のスペアロウ
メモリセルＳＲＭ２で置換し、不良メモリセルＤＢＭ５
〜ＤＢＭ７（列アドレスはＣＦ５で共通、行アドレス
は、それぞれＲＦ３，ＲＦ４，ＲＦ５）を１番目のスペ
アコラムメモリセルＳＣＭ１で置換し、不良メモリセル
ＤＢＭ８（行アドレスＲＦ８，列アドレスＣＦ８）を、
２番目のスペアコラムメモリセルＳＣＭ２で置換した場
合は、すべての不良メモリセルＤＢＭ１〜ＤＢＭ８を、
２本のスペアロウＳＲ１，ＳＲ２および２本のスペアコ
ラムＳＣ１，ＳＣ２で置換することが可能である。

【００５０】しかしながら、たとえば、不良メモリセル
ＤＢＭ１を、まず第１のスペアコラムメモリセルＳＣＭ
１で置換し、不良メモリセルＤＢＭ２を第２のスペアコ
ラムメモリセルＳＣＭ２で置換した後に、続いて検出さ
れる３番目の不良メモリセルＤＢＭ３を１番目のスペア
ロウメモリセルＳＲＭ１で置換し、５番目に現われる不
良メモリセルＤＢＭ５を、２番目のスペアロウメモリセ
ルＳＲＭ２で置換するという処理を順次行なった場合
は、すべての不良メモリセルを２本のスペアロウおよび
２本のスペアコラムで置換することで救済することはで
きない。

【００５１】以上のように、不良メモリセルを順次検出
しつつ、スペアロウまたはスペアコラムで置換する処理
においては、不良メモリセルの正規メモリアレイ中での
分布のみならず、いかなる順序でスペアロウおよびスペ
アコラムの置換処理を行なっていくかに依存して、救済
可能な場合と救済可能でない場合があることになる。

【００５２】ここで、スペアロウが２本あり、スペアコ
ラムも２本ある場合、順次検出される不良メモリセル
を、いかなる順序でスペアロウおよびスペアコラムと置
換していくかには、各置換を行なう４つのステップ中に
おいて何番目のステップでスペアロウあるいはスペアコ
ラムとの置換を行なうかにより、以下の６通りの組合せ
がある。

【００５３】以下では、スペアロウとの置換を行なう場
合をＲで表わし、スペアコラムとの置換を行なう場合を
Ｃで表わすものとする。

【００５４】ケース１：Ｒ→Ｒ→Ｃ→Ｃ ケース２：Ｒ→Ｃ→Ｒ→Ｃ ケース３：Ｒ→Ｃ→Ｃ→Ｒ ケース４：Ｃ→Ｒ→Ｒ→Ｃ ケース５：Ｃ→Ｒ→Ｃ→Ｒ ケース６：Ｃ→Ｃ→Ｒ→Ｒ すなわち、４つのステップのうち、何番目のステップ
で、スペアロウとの置換を行なうかが決定されれば、こ
のような組合せが決定されることになり、このような組
合せの総数は全部で４個（スペアロウ２個＋スペアコラ
ム２個）のものから２個を取出す場合の組合せの数
₍₂₊₂₎Ｃ₂＝４！／（２！・２！）＝６通りだけあること
になる。ここで、自然数ｋに対し、ｋ！は、自然数ｋの
階乗を表す。

【００５５】より一般的には、スペアロウがｍ本、スペ
アコラムがｎ本ある場合、このような組合せの数は
_(m+n)Ｃ_n＝_(m+n)Ｃ_m＝（ｍ＋ｎ）！／（ｍ！×ｎ！）通
りだけ存在することになる。

【００５６】スペアロウ２本およびスペアコラム２本に
より、最終的にすべての不良メモリセルの置換および救
済が可能である場合は、上記６通りの順序のうちに必
ず、完全に救済を行うことが可能なスペアロウおよびス
ペアコラムとの置換処理の順序が存在することになる。

【００５７】図３に示されたアドレス置換判定器３００
０においては、上述のような６通りの場合をそれぞれ並
列に判定していくことが可能なように、６通りの系統に
ついて並列的に処理をする構成となっている。

【００５８】図３を参照して、アドレス置換判定器３０
００は、上記ケース１からケース６のそれぞれに対応し
て、不良アドレスの置換処理を行なった場合に、不良ア
ドレスの置換により、救済可能であるかをそれぞれ判定
するための第１から第６の置換判定部３１００．１〜３
１００．６を備える。

【００５９】アドレス置換判定器３０００は、さらに、
第１の置換判定部３１００．１から第６の置換判定部３
１００．６に対応して、各々が２本のスペアロウと置換
するべきロウアドレスを記憶するロウアドレス記憶部Ｒ
Ｍ１〜ＲＭ６と、２本のコラムアドレスと置換されるべ
き列アドレスを記憶するためのコラムアドレス記憶部Ｃ
Ｍ１〜ＣＭ６を備える。

【００６０】たとえば、上記ケース１の場合、すなわ
ち、スペアロウによる置換処理を２回続けて行なった
後、スペアコラムによる置換を２回続けて行なう処理に
対応して設けられる第１の置換判定部３１００．１に対
応して、ロウアドレス記憶部ＲＭ１およびコラムアドレ
ス記憶部ＣＭ１がそれぞれ設けられている。

【００６１】ロウアドレス記憶部ＲＭ１は、第１のスペ
アロウＳＲ１により置換されるべきロウアドレスを記憶
するための記憶セル列ＭＣＲ１１と、第２のスペアロウ
ＳＲ２で置換されるべき行アドレスを記憶するための記
憶セル列ＭＣＲ１２とを含む。

【００６２】一方、コラムアドレス記憶部ＣＭ１は、第
１のスペアコラムＳＣ１により置換されるべき列アドレ
スを記憶するための記憶セル列ＭＣＣ１１と、第２のス
ペアコラムＳＣ２で置換されるべき列アドレスを記憶す
るための記憶セル列ＭＣＣ１２とを含む。

【００６３】第１の置換判定部３１００．１は、上述の
とおりケース１の場合に対応しているので、対応してい
るロウアドレス記憶部ＲＭ１およびコラムアドレス記憶
部ＣＭ１中の記憶セル列を、記憶セル列ＭＣＲ１１、記
憶セル列ＭＣＲ１２、記憶セル列ＭＣＣ１１、記憶セル
列ＭＣＣ１２の順序で、パス／フェール信号Ｐ／Ｆが活
性化するごとに、その時点での内部アドレス信号を記憶
セル列に書込むか否かの判定をしていく。

【００６４】メモリセル列ＭＣＲ１１、ＭＣＲ１２、Ｍ
ＣＣ１１、ＭＣＣ１２に対応して、プリチャージ回路Ｃ
ＰＲ１１、ＣＰＲ１２、ＣＰＣ１１、ＣＰＣ１２がそれ
ぞれ設けられている。プリチャージ回路ＣＰＲ１１〜Ｃ
ＰＣ１２は、それぞれ、対応する記憶セル列ＭＣＲ１１
〜ＭＣＣ１２に対して設けられている一致判定線ＭＨＬ
を、信号φに応じて“Ｈ”レベルにプリチャージする。

【００６５】メモリセル列ＭＣＲ１１およびＭＣＲ１２
は、それぞれ内部行アドレス信号ＲＡ０，／ＲＡ０の組
〜信号ＲＡ１３，／ＲＡ１３の組の１４個の組に対応し
て設けられ、これら信号のレベルを記憶するためのＴＧ
セルを含んでいる。

【００６６】同様にして、記憶セル列ＭＣＣ１１および
ＭＣＣ１２は、それぞれ、内部列アドレス信号ＣＡ０，
／ＣＡ０の組〜信号ＣＡ８，／ＣＡ８の組に対応してそ
れぞれ設けられ、これら信号レベルを記憶するためのＴ
Ｇセルを含んでいる。

【００６７】ロウアドレス記憶部ＲＭ１およびコラムア
ドレス記憶部ＣＭ１中のＴＧセルは、対応する第１の置
換判定部３１００．１からの指示に応じて、書込活性化
線ＴＷＬのレベルが活性レベル（“Ｈ”レベル）となる
ことに応じて、それぞれ対応する内部行アドレス信号ま
たは内部列アドレス信号のレベルを記憶する。

【００６８】一方、予め“Ｈ”レベルにプリチャージさ
れている一致判定線ＭＨＬのレベルは、記憶セル列が既
に記憶しているアドレス信号のレベルと、その時点でア
ドレス置換判定器３０００に与えられている内部アドレ
ス信号ＲＡ０，／ＲＡ０〜ＲＡ１３，／ＲＡ１３または
内部列アドレス信号ＣＡ０，／ＣＡ０〜ＣＡ８，／ＣＡ
８のレベルとが一致している場合には“Ｈ”レベルを維
持する。一方、一致していない場合には、一致判定線Ｍ
ＨＬのレベルは、“Ｌ”レベルとなる。

【００６９】さらに、記憶セル列ＭＣＲ１１，ＭＣＲ１
２，ＭＣＣ１１およびＭＣＣ１２に対応して、フリップ
フロップ回路ＳＦＲ１１、ＳＦＲ１２、ＳＦＣ１１、Ｓ
ＦＣ１２がそれぞれ設けられている。フリップフロップ
回路ＳＦＲ１１〜ＳＦＣ１２のレベルは、テスト動作が
開始される前に、リセット信号ＲＳＴによりリセットさ
れており、対応する記憶セル列の書込選択線ＴＷＬが活
性状態（“Ｈ”）となることに応じて、セットされる。

【００７０】第２の置換判定部３１００．２は、ケース
２に対応しており、スペアロウによる置換処理と、スペ
アコラムによる置換を交互に行なう処理に対応して、ロ
ウアドレス記憶部ＲＭ２およびコラムアドレス記憶部Ｃ
Ｍ２がそれぞれ設けられている。第２の置換判定部３１
００．２は、対応しているロウアドレス記憶部ＲＭ２お
よびコラムアドレス記憶部ＣＭ２中の記憶セル列を、記
憶セル列ＭＣＲ２１、記憶セル列ＭＣＣ２１、記憶セル
列ＭＣＲ２２、記憶セル列ＭＣＣ２２の順序で、パス／
フェイル信号Ｐ／Ｆが活性化するごとに、その時点での
内部アドレス信号を記憶セル列に書込むか否かの判定を
していく。その他の構成は、第１の置換判定部３１０
０．１の構成と同様である。

【００７１】第３から第６の置換判定部３１００．３〜
３１００．６についても、それぞれが、ケース３からケ
ース６に応じて、対応する記憶セル列と記憶セル列への
書込みを行う順序とが異なるのみで、その他の構成は置
換判定部３１００．１の構成と同様であるのでその説明
は繰り返さない。

【００７２】以上のような構成において、置換判定部３
１００．１の動作の大略を述べると以下のとおりであ
る。

【００７３】すなわち、たとえば、パス／フェイル信号
Ｐ／Ｆが活性状態となった時点で、第１の置換判定部３
１００．１は、記憶セル列ＭＣＲ１１の書込選択線ＴＷ
Ｌを活性状態とする。これに応じて、記憶セル列ＭＣＲ
１１に対応するフリップフロップ回路ＳＦＲ１１のレベ
ルがセットされ、この記憶セル列ＭＣＲ１１へのアドレ
ス信号の書込が既に行なわれたことがデータとして保持
される。

【００７４】続いて、再びパス／フェイル信号Ｐ／Ｆが
活性状態となった際に、記憶セル列ＭＣＲ１１中に保持
されている内部行アドレス信号と、この時点での内部行
アドレス信号のレベルとの比較を、それぞれのＴＧセル
が行ない、その比較結果に応じて、記憶セル列ＭＣＲ１
１の一致検出線ＭＨＬのレベルが駆動される。これに応
じて、第１の置換判定部３１００．１は、既に記憶セル
列ＭＣＲ１１に保持されている内部行アドレスと、新た
に検出された不良メモリセルに対応する内部行アドレス
とが一致している場合には、記憶セル列ＭＣＲ１２の活
性化を行なわない。

【００７５】これに対して、記憶セル列ＭＣＲ１１に既
に記憶されている内部行アドレスと、新たに発見された
不良メモリセルに対応する内部行アドレスとが一致して
いない場合には、第１の置換判定部３１００．１は、２
番目に活性化されるべき記憶セル列ＭＣＲ１２の書込選
択線ＴＷＬを活性状態とする。

【００７６】すると、２番目の記憶セル列ＭＣＲ１２
に、新たに発見された不良メモリセルに対応する内部行
アドレスが書込まれるとともに、記憶セル列ＭＣＲ１２
に対応するフリップフロップ回路ＳＦＲ１２のレベルが
セット状態とされる。

【００７７】以下同様にして、順次不良メモリセルが検
出されるたびに、既に記憶セル列中に保持されている内
部行アドレスあるいは内部列アドレスと、新たに検出さ
れた不良メモリセルに対応する内部行アドレスまたは内
部列アドレスが一致しない場合には、第１の置換判定部
３１００．１の対応するケース１の順番に従って、記憶
セル列が活性化されていく。

【００７８】一方で、既に記憶セル列中に記憶されてい
る内部行アドレスまたは内部列アドレスと、新たに検出
された不良メモリセルに対応する内部行アドレスまたは
内部列アドレスとが一致する場合には、第１の置換判定
部３１００．１は、次の順番に対応する記憶セル列の活
性化は行なわない。

【００７９】最終的に、ビルトインテスト中において正
規メモリセルを検査していったときに、順次検出される
すべての不良メモリセルの内部行アドレスおよび内部列
アドレスが、ロウアドレス記憶部ＭＲ１およびコラムア
ドレス記憶部ＣＭ１中に既に記憶されている内部行アド
レスまたは内部列アドレスと一致しているならば、第１
の置換判定部３１００．１に対応した順序で不良メモリ
セルをスペアロウまたはスペアコラムで置換すること
で、すべての不良メモリセルを置換救済することが可能
と判定される。その判定結果は、リペアフェイル信号Ｒ
Ｆとして、アドレス置換判定器３０００からＢＩＳＴ制
御部２０１０に与えられる。

【００８０】上述のとおり、第１の置換判定部３１０
０．１およびそれに対応するロウアドレス記憶部ＲＭ１
ならびにコラムアドレス記憶部ＣＭ１に対応するのと同
様の構成が、第２の置換判定部３１００．２〜第６の置
換判定部３１００．６に対応しても設けられている。し
かも、第２の置換判定部３１００．２から第６の置換判
定部３１００．６のそれぞれが、ケース２からケース６
にそれぞれ対応していることに応じて、各置換判定部
は、対応する順序に従ってロウアドレス記憶部の記憶セ
ル列およびコラムアドレス記憶部の記憶セル列を活性化
していく。

【００８１】したがって、図１に示したように、２個の
スペアロウおよび２個のスペアコラムにより、正規メモ
リセルアレイ１００Ｒ中の不良メモリセルの救済が可能
であるならば、第１の置換判定部３１００．１から第６
の置換判定部３１００．６のいずれか少なくとも１つか
らのリペアフェイル信号ＲＦは、最後の不良メモリセル
が検出された時点でも、不活性状態（“Ｌ”レベル）を
維持していることになる。

【００８２】これに応じて、ＢＩＳＴ制御部２０１０
は、リペアフェイル信号ＲＦが不活性状態である置換判
定部に対応するロウアドレス記憶部およびコラムアドレ
ス記憶部に保持されている内部行アドレス信号および内
部列アドレス信号を読み出す。この読み出した内部行ア
ドレス信号および内部列アドレス信号に応じて、スペア
ロウデコーダ４２およびスペアコラムデコーダ５２に対
して、置換されるべき行アドレスおよび列アドレスをプ
ログラムすることが可能となる。

【００８３】以上のとおり、ロウアドレス記憶部ＲＭ１
からＲＭ６に対して、記憶セル列は２×６＝１２個存在
し、コラムアドレス記憶部ＣＭ１〜ＲＭ６に対して、記
憶セル列が２×６＝１２個存在し、合計で２４個の記憶
セル列が存在していることになる。

【００８４】図４は、図３に示したＴＧセルの構成を示
す回路図である。ＴＧセルは、内部列アドレス信号ＣＡ
ｎまたは内部行アドレス信号ＲＡｎ（ｎ：自然数、ＲＡ
ｎの場合はｎ＝０〜１３、ＣＡｎの場合はｎ＝０〜８）
を伝達するためのアドレス信号線ＡＳＬ１と、２つのイ
ンバータＩＮＶ１およびＩＮＶ２により構成される記憶
素子ＢＳＥと、記憶素子ＢＳＥの記憶ノードｎ１とアド
レス信号線ＡＳＬ１とを、信号線ＴＷＬのレベルに応じ
て接続するためのＮチャネル型アクセストランジスタＴ
Ａ１と、アドレス信号ＣＡｎまたはＲＡｎと相補な内部
アドレス信号／ＣＡｎまたは／ＲＡｎを伝達するための
アドレス信号線ＡＳＬ２と、記憶素子ＢＳＥの記憶ノー
ドｎ２とアドレス信号線ＡＳＬ２との間の接続を、信号
ＴＷＬのレベルに応じて接続するためのＮチャネル型ア
クセストランジスタＴＡ２と、一致検出線ＭＨＬと接地
電位との間に直列に接続されるＮチャネルトランジスタ
Ｔ１１およびＴ１２と、一致検出線ＭＨＬと接地電位と
の間に直列に接続されるトランジスタＴ１３およびＴ１
４とを含む。

【００８５】トランジスタＴ１１のゲートは、アドレス
信号線ＡＳＬ１と接続し、トランジスタＴ１２のゲート
は、記憶素子ＢＳＥの記憶ノードｎ２と接続している。

【００８６】トランジスタＴ１３のゲートは、記憶素子
ＢＳＥの記憶ノードｎ１と接続し、トランジスタＴ１４
のゲートはアドレス信号線ＡＳＬ２と接続している。

【００８７】すなわち、書込選択線ＴＷＬの活性化に応
じて、記憶素子ＢＳＥは、アドレス信号線ＡＳＬ１およ
びＡＳＬ２と接続される。一方、記憶素子ＢＳＥに保持
されているデータと、アドレス信号線ＡＳＬ１およびＡ
ＳＬ２上の内部アドレス信号とが一致しない場合には、
一致検出線ＭＨＬは、トランジスタＴ１１およびＴ１２
の経路またはトランジスタ１３およびＴ１４の経路のい
ずれかを介して、接地電位と接続され放電されることに
なる。

【００８８】図５は、図３に示した第１の置換判定部３
１００．１の構成を説明するための概略ブロック図であ
る。

【００８９】第２の置換判定部３１００．２〜第６の置
換判定部３１００．６の構成も、接続される記憶セル列
が異なるのみで、その基本的な構成は同様である。

【００９０】第１の置換判定部３１００．１は、記憶セ
ル列ＭＣＲ１１の一致検出線ＭＨＬとフリップフロップ
回路ＳＦＲ１１の出力とが入力ノードと接続するＡＮＤ
回路３１０２と、記憶セル列ＭＣＲ１２の一致検出線Ｍ
ＨＬと、フリップフロップ回路ＳＦＲ１２の出力とが入
力ノードと接続するＡＮＤ回路３１０４と、記憶セル列
ＭＣＣ１１の一致検出線ＭＨＬと、フリップフロップ回
路ＳＦＣ１１の出力とが入力ノードと接続するＡＮＤ回
路３１０６と、記憶セル列ＭＣＣ１２の一致検出線ＭＨ
Ｌと、フリップフロップ回路ＳＦＣ１２の出力とが入力
ノードと接続するＡＮＤ回路３１０８と、ＡＮＤ回路３
１０２〜３１０８の出力を受けて、信号ＭＳを出力する
４入力ＮＯＲ回路３１１０とを含む。

【００９１】以下では、第１の置換判定部３１００．１
のＡＮＤ回路３１０２〜３１０８の入力ノードのうち、
一致検出線ＭＨＬと接続する入力ノードをそれぞれノー
ドＭＨａ、ＭＨｂ、ＭＨｃ、ＭＨｄで表わし、フリップ
フロップ回路ＳＦＲ１１〜ＳＦＣ１２の出力と接続する
入力ノードをノードＭＶａ、ＭＶｂ、ＭＶｃ、ＭＶｄで
表わすことにする。

【００９２】第１の置換判定部３１００．１はさらに、
ノードＭＶａのレベルの反転信号、ノードＭＶｂのレベ
ルの反転信号、ノードＭＶｃのレベルの反転信号、ノー
ドＭＶｄのレベルの反転信号と、信号ＭＳと、パス／フ
ェイル信号Ｐ／Ｆとを受けて、これらの信号の論理積
を、記憶セル列ＭＣＲ１１の書込選択線ＴＷＬに与える
書込選択信号ＷＥａとして出力する論理ゲート３２００
と、ノードＭＶａのレベルの信号、ノードＭＶｂのレベ
ルの反転信号、ノードＭＶｃのレベルの反転信号、ノー
ドＭＶｄのレベルの反転信号と、信号ＭＳと、パス／フ
ェイル信号Ｐ／Ｆとを受けて、これらの信号の論理積
を、記憶セル列ＭＣＲ１２の書込選択線ＴＷＬに与える
書込選択信号ＷＥｂとして出力する論理ゲート３２０２
と、ノードＭＶａのレベルの信号、ノードＭＶｂのレベ
ルの信号、ノードＭＶｃのレベルの反転信号、ノードＭ
Ｖｄのレベルの反転信号と、信号ＭＳと、パス／フェイ
ル信号Ｐ／Ｆとを受けて、これらの信号の論理積を、記
憶セル列ＭＣＣ１１の書込選択線ＴＷＬに与える書込選
択信号ＷＥｃとして出力する論理ゲート３２０４と、ノ
ードＭＶａのレベルの信号、ノードＭＶｂのレベルの信
号、ノードＭＶｃのレベルの信号、ノードＭＶｄのレベ
ルの反転信号と、信号ＭＳと、パス／フェイル信号Ｐ／
Ｆとを受けて、これらの信号の論理積を、記憶セル列Ｍ
ＣＣ１２の書込選択線ＴＷＬに与える書込選択信号ＷＥ
ｄとして出力する論理ゲート３２０６とを含む。

【００９３】第１の置換判定部３１００．１はさらに、
ノードＭＶａのレベル、ノードＭＶｂのレベル、ノード
ＭＶｃのレベル、ノードＭＶｄのレベル、信号ＭＳおよ
びパス／フェイル信号Ｐ／Ｆを受けて、これらの論理積
を出力する６入力ＡＮＤ回路３２０８と、リセット信号
ＲＳＴに応じてリセットされ、ＡＮＤ回路３２０８の出
力に応じてセットされて、ケース１に対するリペアフェ
イル信号ＣＳ１−ＲＦを出力するフリップフロップ回路
３２１０とを含む。

【００９４】次に、図３に示したアドレス置換判定器３
０００の動作をより詳しく説明する。

【００９５】図６および図７は、アドレス置換判定器３
０００の動作を説明するためのタイミングチャートであ
る。

【００９６】以下の説明においても、図３９に示した不
良メモリセルＤＢＭ１〜ＤＢＭ８の順序で不良メモリセ
ルが検出された場合について説明する。

【００９７】図６には図示しないが、テスト開始前に、
すべてのフリップフロップのクリア動作を行なうために
リセット信号ＲＳＴが活性化される。また、図示しない
が、各一致判定動作を行なう前に、信号φに応じて、一
致判定線ＭＨＬは“Ｈ”レベルにプリチャージされてい
るものとする。

【００９８】以下、第１の置換判定部３１００．１の動
作と、それに接続された記憶セル列ＭＣＲ１１、ＭＣＲ
１２、ＭＣＣ１１、ＭＣＣ１２の動作について説明す
る。

【００９９】第１の置換判定部３１００．１は、上述の
とおり、検出された不良メモリセルを、スペアロウ→ス
ペアロウ→スペアコラム→スペアコラムの順に従って置
換していく処理に対応している。

【０１００】図６を参照して、第１の置換判定部３１０
０．１のＭＳノードのレベル（図６中の信号ＣＳ１−Ｍ
Ｓに対応）は、時刻ｔ１において、ノードＭＶａ、ＭＶ
ｂ、ＭＶｃ、ＭＶｄのすべてが“Ｌ”レベルなので、言
い換えると記憶セル列ＭＣＲ１１、ＭＣＲ１２、ＭＣＣ
１１、ＭＣＣ１２のすべての値が未だ書込動作が行なわ
れていないので、“Ｈ”レベルとなっている。

【０１０１】不良メモリセルＤＢＭ１が検出され、信号
Ｐ／Ｆが活性化（“Ｈ”レベル）となった時点の時刻ｔ
２で、記憶セル列ＭＣＲ１１に対する書込選択信号ＷＥ
ａが“Ｈ”レベルになり、記憶セル列ＭＣＲ１１に不良
メモリセルＤＢＭ１のロウアドレスＲＦ１が書込まれ
る。

【０１０２】次に、不良メモリセルＤＢＭ２の検出時に
は、記憶セル列ＭＣＲ１１に対応するフリップフロップ
回路ＳＦＲ１１からの信号に応じてノードＭＶａのレベ
ルは“Ｈ”レベルとなっているが、記憶セル列ＭＣＲ１
１に記録されている値と不良メモリセルＤＢＭ２のロウ
アドレスが一致しないため、ノードＭＨａのレベルは
“Ｈ”レベルとはならない。このため、第１の置換判定
部３１００．１のＭＳノードは“Ｈ”レベルとなり、信
号Ｐ／Ｆが時刻ｔ３で“Ｈ”レベルとなるのに応じて、
記憶セル列ＭＣＲ１２に対応した書込選択信号ＷＥｂが
“Ｈ”レベルとなって、記憶セル列ＭＣＲ１２に不良メ
モリセルＤＢＭ２のロウアドレスＲＦ２が書込まれる。

【０１０３】次に、不良メモリセルＤＢＭ３の検出時に
は、記憶セル列ＭＣＲ１２に既に記録されたロウアドレ
スが不良メモリセルＤＢＭ３のロウアドレスと一致する
ため、第１の置換判定部３１００．１のＭＳノードは
“Ｌ”レベルとなる。そのため、記憶セル列ＭＣＣ１１
に対応する書込選択信号ＷＥｃは“Ｌ”レベルのままで
あるため、記憶セル列ＭＣＣ１１への書込は行なわれな
い。

【０１０４】不良メモリセルＤＢＭ４の検出時について
も同様に、ＭＳノードが“Ｌ”レベルとなるため、記憶
セル列ＭＣＣ１１への内部アドレスの書込は行なわれな
い。

【０１０５】次に、図７を参照して、不良メモリセルＤ
ＢＭ５の検出時の時刻ｔ４には、既に対応する記憶セル
列に記憶されているいずれの内部行アドレスおよび内部
列アドレスとも不良メモリセルＤＢＭ５の内部アドレス
が一致しないため、記憶セル列ＭＣＣ１１へ不良メモリ
セルＤＢＭ５の内部コラムアドレスが書込まれる。

【０１０６】不良メモリセルＤＢＭ６およびＤＢＭ７の
検出時には、既に記憶セル列ＭＣＣ１１に記録されたコ
ラムアドレスと、不良メモリセルＤＢＭ６およびＤＢＭ
７のコラムアドレスが一致するため、記憶セル列ＭＣＣ
１２への書込選択信号ＷＥｄは活性化されず、記憶セル
列ＭＣＣ１２への内部アドレスの書込は行なわれない。

【０１０７】不良メモリセルＤＢＭ８の検出時の時刻ｔ
５においては、不良メモリセルＤＢＭ８のコラムアドレ
スが、既にメモリセル列ＭＣＲ１１、ＭＣＲ１２、ＭＣ
Ｃ１１に記憶されている内部アドレスとは一致しないた
め、不良メモリセルＤＢＭ８のコラムアドレスＣＦ８が
記憶セル列ＭＣＣ１２へ書込まれる。

【０１０８】メモリアレイ中のすべての不良が検出され
た時点（テスト終了時）においても、以上の動作では、
第１の置換判定部３１００．１のフリップフロップ回路
３２１０の出力レベルはセットされない。

【０１０９】第２の置換判定部３１００．２〜第６の置
換判定部３１００．６についても、それらが接続される
記憶セル列やロウまたはコラム判定を行う順序が第１の
置換判定部３１００．１とは異なるが、その動作は第１
の置換判定部３１００．１の動作と同様である。

【０１１０】ただし、各記憶セル列に書込まれるアドレ
スと、８番目の不良メモリセルＤＢＭ８が検出された際
にフリップフロップ回路３２１０の出力がセットされて
いるか否かとについては、各置換判定部によって異なっ
ている。

【０１１１】テストが終了した後、ＢＩＳＴ制御部２０
１０は、第１の置換判定部３１００．１から第６の置換
判定部３１００．６のフリップフロップ回路３２１０の
値に対応するリペアフェイル信号ＲＦを読取る。第１の
置換判定部３１００．１から第６の置換判定部３１０
０．６のうち、リペアフェイル信号ＲＦが“Ｌ”レベル
である置換判定部に接続されている記憶セル列であっ
て、かつ、有効な値を保持している記憶セル列、言い換
えると、ノードＭＶａ、ＭＶｂ、ＭＶｃ、ＭＶｄのう
ち、そのレベルが“Ｈ”レベルである記憶セル列に記憶
されている値が、置換するべきアドレスを示す。以上説
明した例では、第１の置換判定部３１００．１に対応す
る記憶セル列に記憶されたアドレスまたは第５の置換判
定部３１００．５に接続された記憶セル列に記録された
値に基づいて、スペアロウおよびスペアコラムで置換処
理をすればよい。

【０１１２】以上説明したようなＢＩＳＴ回路２０００
の構成では、被測定半導体記憶装置の記憶容量が大きく
なっても、回路規模を小さく抑えることができるため、
半導体記憶装置への内蔵が容易であるという利点があ
る。

【０１１３】なお、以上の説明では、スペアロウが２
本、スペアコラムが２本の場合を例として説明したが、
スペアロウおよびスペアコラムの数はこれらの値に限定
されることなく、たとえば、スペアロウおよびスペアコ
ラムの本数が増えた場合には、それに応じて、増加する
組み合わせの数だけ置換判定部を設け、かつそれに対応
するロウアドレス記憶部およびコラムアドレス記憶部を
設ければよい。

【０１１４】さらに、実施の形態１では半導体記憶装置
内部にＢＩＳＴ回路２０００が設けられる構成とした
が、この発明はこのような場合に限定されることなく、
半導体記憶装置が、たとえばロジック回路とともにワン
チップ上に集積化されている場合に、この半導体記憶装
置のテストをするためにＢＩＳＴ回路２０００が設けら
れる構成となっていてもよい。

【０１１５】［メモリセルアレイあたり複数ビットのデ
ータが読み出される構成］（メモリセルアレイあたり複
数ビットデータが読み出される構成での問題点）図８
は、メモリセルアレイ１００が、２つのサブメモリアレ
イ１００．０および１００．１に分割された場合の冗長
メモリセルアレイによる置換動作を説明するための概念
図である。

【０１１６】図８に示した例においては、ワード線ＷＬ
が活性化すると、サブメモリセルアレイ１００．０のビ
ット線ＢＬ０，／ＢＬ０と、サブメモリセルアレイ１０
０．１のビット線ＢＬ１，／ＢＬ１から同時にデータの
読出が行なわれる場合を示している。

【０１１７】このような構成において、上述したような
冗長メモリセルアレイの置換を行なうこととすると、以
下に説明するような問題が存在する。

【０１１８】すなわち、まず冗長メモリセルへの置換が
冗長メモリセル列→冗長メモリセル行という順番で行な
われる場合、同一のメモリセル行に属するメモリセルＤ
ＢＭ１およびＤＢＭ２が、ともに欠陥メモリセルである
ときには、たとえば、そのうちの欠陥メモリセルＤＢＭ
１を冗長メモリセル列ＳＣにより置換することが可能で
ある。

【０１１９】しかしながら、図１において説明した半導
体記憶装置１０００の構成においては、２つのメモリセ
ル列を同時に置換することはできない。したがって、欠
陥メモリセルＤＢＭ１を含むメモリセル列が、冗長メモ
リセル列ＳＣにより置換されるという処理を行なった後
で、欠陥メモリセルＤＢＭ１とは異なるメモリセル行に
属する欠陥メモリセルＤＢＭ３が検出された場合には、
続いて、この欠陥メモリセルＤＢＭ３が含まれるメモリ
セル行が、冗長メモリセル行ＳＲにより置換される。

【０１２０】しかしながら、このような置換処理を行な
ったのでは、欠陥メモリセルＤＢＭ２については救済す
ることができない。しかもそのような救済ができないの
みならず、ＢＩＳＴ回路２０００にとってみると、同一
の行アドレスおよび同一の列アドレスにより指定される
欠陥メモリセルＤＢＭ１が救済されているので、本来欠
陥メモリセルＤＢＭ２は救済されていないにもかかわら
ず、結果としてメモリセルＤＢＭ１もＤＢＭ２も、とも
に救済されていると誤って判断されてしまう。

【０１２１】図９は、冗長メモリセル行ＳＲで置換した
後に冗長メモリセル列ＳＣで置換する処理を行なう場合
を示す概念図である。

【０１２２】この場合は、冗長メモリセル行ＳＲで置換
することにより、欠陥メモリセルＤＢＭ１およびＤＢＭ
２が同時に救済される。したがって、欠陥メモリセルＤ
ＢＭ１とは異なるメモリセル行に属する欠陥メモリセル
ＤＢＭ３が検出された時点で、この欠陥メモリセルＤＢ
Ｍ３の属するメモリセル列を冗長メモリセル列ＳＣで置
換することにより、欠陥メモリセルＤＢＭ１〜ＤＢＭ３
のすべてが救済される。

【０１２３】しかも、ＢＩＳＴ回路２０００において
は、すべてのメモリセル列が救済されたと判定されるの
で、たとえば図５に示した回路３１００．１における信
号ＣＳ１−ＲＦも救済可能であることを示すことにな
る。

【０１２４】すなわち、図８および図９で説明したとお
り、メモリセルアレイ１００が、２つのサブメモリセル
アレイ１００．０および１００．１に分割され、１つの
ワード線ＷＬの活性化に応じて、複数のメモリセル（た
とえば２つのメモリセル）から同時にデータが読出され
る場合は、単純に図１〜図５で説明したようなＢＩＳＴ
回路２０００の構成では、冗長メモリセルアレイによる
救済が行なわれたか否かを正しく判定することができな
い場合が存在することになる。

【０１２５】＜サブメモリセルアレイあたり２ビットの
データが読み出される構成＞図１０は、図８に示したよ
うに、メモリセルアレイ１００が複数のサブメモリセル
アレイに分割されている場合の半導体記憶装置１０００
の構成を示す概略ブロック図である。

【０１２６】図１に示した半導体記憶装置１０００の構
成と異なる点は、メモリセルアレイ１００がたとえば、
４つのサブメモリセルアレイ１００．０〜１００．３に
分割され、各サブメモリセルアレイ１００．０〜１０
０．３において、１つのワード線ＷＬの活性化に応じ
て、同時に２つのメモリセルＭＣ０およびＭＣ１からデ
ータが読出され、あるいは２つのメモリセルＭＣ０およ
びＭＣ１に対してデータの書込が行なわれる構成となっ
ている点である。

【０１２７】その他の点は、図１に示した半導体記憶装
置１０００の構成と同様であるので、同一部分には同一
符号を付してその説明は繰返さない。

【０１２８】図１１は、図１０に示した半導体記憶装置
１０００の構成のうち、メモリセルアレイ部分およびＢ
ＩＳＴ回路２０００部分を抜き出して示す概略ブロック
図である。

【０１２９】図１１を参照して、４つのサブアレイ１０
０．０〜１００．３が設けられる。各サブアレイ１０
０．０〜１００．３ごとに行アドレス信号ＲＡ０〜８お
よび列アドレス信号ＣＡ０〜４に対応して、２つのメモ
リセルＭＣ０およびＭＣ１が同時に選択される。

【０１３０】これに対応して、サブアレイ１００．０に
対しては、データＤＱ０、ＤＱ１が授受され、サブアレ
イ１００．１に対しては、データＤＱ２，ＤＱ３が授受
され、サブアレイ１００．２に対しては、データＤＱ
４，ＤＱ５が授受され、サブアレイ１００．３に対して
はデータＤＱ６，ＤＱ７が授受される。

【０１３１】図１１においても、テスト信号発生器２０
２０からテストモード期間中は行アドレス信号ＲＡ０〜
ＲＡ８および列アドレス信号ＣＡ０〜ＣＡ４が出力され
る。

【０１３２】なお、テスト動作モードにおいて、メモリ
セルに書込まれるデータＤＱ０〜ＤＱ７は、図２に示し
た場合と同様に、テスト信号発生器２０２０から与えら
れる構成としてもよいし、半導体記憶装置１０００の外
部から与えられる構成としてもよい。また、半導体記憶
装置１０００が、ロジック回路と同一のチップ上に集積
化される場合は、ロジック回路から与えられる構成とし
てもよい。以下では、テスト動作モードにおいて、メモ
リセルに書込まれるデータＤＱ０〜ＤＱ７は、テスト信
号発生器２０２０から与えられるものとする。

【０１３３】比較器２０６０は、各データＤＱ０〜ＤＱ
７にそれぞれ対応して、排他的論理和ゲート２０６２と
駆動回路２０６４との組をそれぞれ備える。たとえば、
データＤＱ０に対応しては、データＤＱ０を一方入力ノ
ードに、テスト信号発生器２０２０からの出力を他方入
力ノードに受ける排他的論理和ゲート２０６２と、テス
ト信号発生器２０２０からの信号により活性化されて、
テスト信号発生器２０２０からの出力を対応するサブメ
モリセルアレイ１００．０に与えるための駆動回路２０
６４とを備える。他のデータＤＱ１〜ＤＱ７についても
同様である。

【０１３４】したがって、テストモードにおいてデータ
を書込む際は、駆動回路２０６４を介して、各サブメモ
リセルアレイ１００．０〜１００．３に対してデータが
与えられ、テスト動作モードにおける読出動作において
は、各メモリセルアレイから読出されたデータと、テス
ト信号発生器２０２０から出力されたデータとが排他的
論理和演算回路２０６２により比較され、その比較結果
が出力される。

【０１３５】ＢＩＳＴ回路２０００は、さらに、サブメ
モリセルアレイ１００．０〜１００．３にそれぞれ対応
して、アドレス置換判定器３０００．０〜３０００．３
を備える。

【０１３６】ここで、アドレス置換判定器３０００．０
は、置換されるべきメモリセルの行アドレスおよび列ア
ドレスを格納するための連想メモリセルアレイＣＡＭ＿
ＡＲＹと、連想メモリセルアレイＣＡＭ＿ＡＲＹへの書
込動作および読出動作を制御するためのテストブロック
ＴＢを含む。他のアドレス置換判定器３０００．１〜３
０００．３についても同様である。

【０１３７】ＢＩＳＴ回路２０００は、さらに、ＢＩＳ
Ｔ回路２０００の外部から与えられたバンクアドレスＢ
Ａ＜０：１＞、および連想メモリセルアレイアドレスＣ
ＡＭＡ＜０：５＞で指定されたアドレス置換判定器３０
００．０〜３０００．３のうちの連想メモリセルアレイ
ＣＡＭ＿ＡＲＹからのデータ読出のために、与えられた
バンクアドレスＢＡ＜０：１＞および連想メモリセルア
ドレス信号ＣＡＭＡ＜０：５＞をデコードしてアドレス
置換判定器３０００．０〜３０００．３にそれぞれ与え
るためのデコード回路３０１０と、各アドレス置換判定
器３０００．０〜３０００．３から読出されたデータを
ＢＩＳＴ回路の外部に出力するためのリードライトドラ
イバ回路３０２０とを含む。

【０１３８】リードライトドライバ回路３０２０は、指
定されたアドレス置換判定器３０００．０〜３０００．
３のうちから、欠陥行アドレスＲＲＡ＜０：８＞および
ＲＣＡ＜０：４＞と、欠陥が検出されたアドレスがメモ
リセルＭＣ０またはメモリセルＭＣ１のいずれに対応す
るものであるかを指定するためのデータＲＦＱと、後に
説明するような連想メモリセルアレイＣＡＭ＿ＡＲＹの
うちのワード線ＷＬＳ＜０＞〜ＷＬＳ＜４＞のいずれに
対して書込が行なわれているか否かを示す信号ＶＡＯＵ
Ｔと、置換に成功したか否かを示す信号ＲＦＯＵＴとが
出力される。

【０１３９】図１２は、図１１に示した構成のうち、サ
ブメモリセルアレイ１００．０および１００．１の部分
をさらに拡大して示す概略ブロック図である。

【０１４０】サブメモリセルアレイ１００．０に対して
は、１本の冗長列であるスペアコラムＳＣ０と、４本の
冗長行であるスペアロウＳＲ０〜ＳＲ３が設けられる。

【０１４１】サブメモリセルアレイ１００．１に対して
も同様に１本の冗長列のスペアコラムＳＣ１と、４本の
スペア行のスペアロウＳＲ４〜ＳＲ７が設けられる。

【０１４２】スペアコラムＳＣ０に対しては、スペアコ
ラムデコーダ５２．００が設けられ、スペアコラムＳＣ
１に対してはスペアコラムデコーダ５２．０１が設けら
れる。同様にして、スペアロウＳＲ０〜ＳＲ３に対して
は、スペアロウデコーダ４２．００が設けられ、スペア
ロウＳＲ４〜ＳＲ７に対しては、スペアロウデコーダ４
２．０１が設けられている。

【０１４３】サブメモリセルアレイ１００．０および１
００．１に対しては、行アドレス信号ＲＡ０〜８に基づ
いて、ワード線ＷＬｎを活性化するための行デコーダ４
０．０が設けられる。サブメモリアレイ１００．０に対
しては、列アドレス信号ＣＡ０〜ＣＡ４に基づいて、メ
モリセルＭＣ０が接続されるビット線ＢＬ０＿ｍを活性
化するための列デコーダ５０．００と、列アドレス信号
ＣＡ０〜ＣＡ４に基づいて、メモリセルＭＣ１が接続す
るビット線ＢＬ１＿ｍを選択するための列デコーダ５
０．０１が設けられている。

【０１４４】サブメモリセルアレイ１００．１について
も同様である。このような構成とすることにより、サブ
メモリセルアレイ１００．０に対して、データＤＱ０お
よびＤＱ１が授受され、サブメモリセルアレイ１００．
１に対しては、データＤＱ２およびＤＱ３が授受され
る。

【０１４５】残りのサブメモリセルアレイ１００．２お
よび１００．３に対しても同様の構成が設けられる。

【０１４６】すなわち、以下の説明では、図１において
説明したのとは異なり、１つのサブメモリアレイ当り１
つの冗長列と４つの冗長行が設けられる構成となってい
るものとする。

【０１４７】図１３および図１４は、図１１に示した構
成のうち、アドレス判定器３０００．０の構成の一部を
抜き出して示す概略ブロック図である。

【０１４８】すなわち、図１２において説明したとお
り、１つのサブメモリアレイ１００．０に対しては、１
つの冗長メモリセル列と４つの冗長メモリセル行が設け
られている。したがって、冗長メモリセル列と冗長メモ
リセル行をどの順番で置換処理を行なっていくかについ
ては、５つのうちの何番目で冗長メモリセル列の置換を
行なうかに応じて、５通りの場合が存在する。

【０１４９】以下では、この５通りの場合を冗長メモリ
セル行による置換をＲ、冗長メモリセル列による置換を
Ｃで表わし、置換の行なわれる順番に応じて、以下のよ
うに表わす。

【０１５０】ｉ） ＲＲＲＲＣ ii） ＲＲＲＣＲ iii） ＲＲＣＲＲ iv） ＲＣＲＲＲ ｖ） ＣＲＲＲＲ 図１３および図１４においては、テストブロックＴＢの
構成のうち、上述の置換順序「ＲＲＣＲＲ」に相当する
部分のみを抜き出して示す。

【０１５１】図１３および図１４を参照して、アドレス
置換判定器３０００．０は、連想メモリセルアレイＣＡ
Ｍ＿ＡＲＹと、比較器２０６０から与えられるメモリセ
ルＭＣ０に対するテスト結果ＦＱＦ＜０＞とメモリセル
ＭＣ１に対するテスト結果のデータＦＱＦ＜１＞とを受
けて、連想メモリセルアレイＣＡＭ＿ＡＲＹに与える信
号ＩＮＴ＿ＦＱ＜０＞およびＩＮＴ＿ＦＱ＜１＞と、２
ビット分のメモリセルＭＣ０およびＭＣ１がともに欠陥
メモリセルであった場合に活性状態（“Ｈ”レベル）と
なるフラグ信号Ｆ＿２ＩＯと、いずれか１ビットが付与
メモリセルであった場合に活性状態（“Ｈ”レベル）と
なるフラグ信号Ｆ＿ＦＬＡＧとを生成するフラグ生成回
路４０００とを含む。

【０１５２】フラグ生成回路４０００から出力される信
号ＩＮＴ＿ＦＱ＜０＞は、２ビット同時テストにおける
１つめのメモリセルＭＣ０のテスト結果を示す信号ＦＱ
Ｆ＜０＞が“Ｈ”レベルであるか、あるいはこの信号Ｆ
ＱＦ＜０＞と２ビット同時テスト結果の２つめのメモリ
セルＭＣ１のテスト結果信号ＦＱＦ＜１＞との両方が
“Ｈ”レベルのとき、活性状態（“Ｈ”レベル）とな
り、信号ＩＮＴ＿ＦＱ＜１＞は、信号ＦＱＦ＜０＞が
“Ｌ”レベルであって、かつ信号ＦＱＦ＜１＞が“Ｈ”
レベルのときに活性状態（“Ｈ”レベル）となる信号で
ある。

【０１５３】信号ＩＮＴ＿ＦＱ＜０＞およびＩＮＴ＿Ｆ
Ｑ＜１＞は、遅延回路ＤＲＢＬにより遅延された後に、
連想メモリセルアレイＣＡＭ＿ＡＲＹに与えられる。

【０１５４】また、フラグ生成回路４０００から出力さ
れるフラグ信号Ｆ＿２ＩＯおよびＦ＿ＦＬＡＧは、モー
ド生成器４２００に与えられ、所定の動作タイミング
で、判定回路４４００および書込イネーブル信号生成回
路５０００とに与えられる。

【０１５５】連想メモリセルアレイＣＡＭ＿ＡＲＹに
は、テスト結果信号ＦＱＦ＜０＞およびＦＱＦ＜１＞が
得られたメモリセルを選択するための行アドレス信号Ｒ
Ａ０〜８および列アドレス信号ＣＡ０〜４が与えられて
おり、連想メモリセルアレイＣＡＭ＿ＡＲＹ中に既に格
納されている行アドレス信号および列アドレス信号との
比較結果が、信号ＭＨＬ＿Ｒ０〜３および信号ＭＨＬ＿
Ｃとして出力される。

【０１５６】すなわち、信号ＭＨＬ＿Ｒ０〜ＭＨＬ＿Ｒ
３は、連想メモリセルアレイＣＡＭ＿ＡＲＹ中に既に保
持されている行アドレスと与えられた行アドレスＲＡ０
−８とが一致する場合“Ｈ”レベルとなり、一致しない
場合は“Ｌ”レベルとなる信号である。一方、信号ＭＨ
Ｌ＿Ｃは、連想メモリセルアレイＣＡＭ＿ＡＲＹ中に保
持された列アドレス信号と与えられた列アドレス信号Ｃ
Ａ０−４とが一致した場合“Ｈ”レベルとなり、一致し
ない場合は“Ｌ”レベルとなる信号である。

【０１５７】判定回路４４００は、これら信号ＭＨＬ＿
Ｒ０−３および信号ＭＨＬ＿Ｃを「ＲＲＣＲＲ」という
置換順序に従って、欠陥メモリセルアレイが検出された
際の行アドレスまたは列アドレスを連想メモリセルアレ
イＣＡＭ＿ＡＲＹに書込んでいく場合に、現時点で検出
された欠陥メモリセルのアドレスを連想メモリセルアレ
イＣＡＭ＿ＡＲＹへ書込むべきと判定すると、活性状態
（“Ｈ”レベル）の信号ＣＷＭを出力する。すなわち、
信号ＣＷＭは、連想メモリセルアレイＣＡＭ＿ＡＲＹに
まだアドレス信号の書込が行なわれていないか、書込が
行なわれていても既に書込まれたアドレス信号と一致し
ない欠陥メモリアドレスが検出されたとき、またはサブ
メモリセルアレイ１００．０から同時に読出が行なわれ
る２ビットのメモリセルがともに欠陥メモリセルであっ
たときに、活性状態（“Ｈ”レベル）とされる。

【０１５８】書込イネーブル信号生成回路５０００は、
信号ＣＷＭと、フラグ信号Ｆ＿２ＩＯおよびＦ＿ＦＬＡ
Ｇとを受けて、原則的には、予め定められた「ＲＲＣＲ
Ｒ」という順序に従って、連想メモリセルアレイＣＡＭ
＿ＡＲＹへのデータの書込を活性化するために、書込イ
ネーブル信号ＷＥ＜０＞〜ＷＥ＜４＞を「ＲＲＣＲＲ」
の順序に対応して活性化していく。

【０１５９】しかしながら、書込イネーブル信号生成回
路５０００は、次に置換するべき対象が冗長メモリセル
列（Ｃ）である場合に、２ビット同時に欠陥メモリセル
が検出された場合は、欠陥メモリセルの列アドレスを連
想メモリセルアレイＣＡＭ＿ＡＲＹに書込を行なうため
の書込イネーブル信号ＷＥ＜３＞だけでなく、その次に
記憶するべき欠陥メモリセル行として、この２ビット同
時に欠陥メモリセルであることが検出された行アドレス
を記憶するために、信号ＷＥ＜４＞も同時に活性状態と
する。

【０１６０】すなわち、図８において説明したとおり、
次に置換を行なうのが冗長メモリセル列ＳＣである場合
に、同時に読出が行なわれたメモリセルＤＢＭ１および
ＤＢＭ２がともに欠陥メモリセルである場合には、欠陥
メモリセルＤＢＭ１の列アドレスを連想メモリセルアレ
イＣＡＭ＿ＡＲＹに格納するとともに、メモリセルＤＢ
Ｍ２の行アドレスも連想メモリセルアレイＣＡＭ＿ＡＲ
Ｙに格納する。

【０１６１】書込イネーブル信号生成回路５０００の出
力は、ワード線選択回路５２００に与えられ、テストモ
ード期間中は、信号ＷＥ＜０＞〜ＷＥ＜４＞が、連想メ
モリセルアレイＣＡＭ＿ＡＲＹのワード線を選択的に活
性化するために、連想メモリセルアレイＣＡＭ＿ＡＲＹ
のワード線ＷＬ＜０＞〜ＷＬ＜４＞にそれぞれ与えられ
る。

【０１６２】ワード線選択回路５２００は、連想メモリ
セルアレイＣＡＭ＿ＡＲＹからのデータ読出モードにお
いては、デコード回路３０１０を介して与えられた信号
ＷＬＳ＜０＞〜ＷＬＳ＜４＞を受けて、連想メモリセル
アレイＣＡＭ＿ＡＲＹのワード線ＷＬ＜０＞〜ＷＬ＜４
＞にそれぞれ与える。

【０１６３】したがって、連想メモリセルアレイＣＡＭ
＿ＡＲＹにおいては、テスト動作モードにおいては、書
込イネーブル信号生成回路５０００から出力される活性
化信号ＷＥ＜０＞〜ＷＥ＜４＞にそれぞれ従って、対応
するワード線に接続された連想メモリセルに対して、行
アドレスあるいは列アドレスの書込が行なわれる。

【０１６４】一方、書込イネーブル信号生成回路５００
０の出力信号ＷＥ＜０＞〜ＷＥ＜５＞は、書込経過保持
回路４６００にも与えられる。

【０１６５】書込経過保持回路４６００は、「ＲＲＣＲ
Ｒ」という順番に従って、それまでに検出されていない
行アドレスまたは列アドレスを有する欠陥メモリセルが
検出され、連想メモリセルアレイＣＡＭ＿ＡＲＹに欠陥
行アドレスまたは欠陥列アドレスの書込が行なわれるご
とに、順次出力信号ＰＯＵＴ＜０＞〜ＰＯＵＴ＜４＞を
順番に活性状態（“Ｈ”レベル）としていく。このと
き、書込イネーブル信号ＷＥ＜０＞〜ＷＥ＜４＞がそれ
ぞれ信号ＰＯＵＴ＜０＞〜ＰＯＵＴ＜４＞に対応してお
り、合計５つの書込イネーブル信号の活性化が行なわれ
た後に、さらにイネーブル信号ＷＥ＜５＞の活性化が行
なわれた場合は、「ＲＲＣＲＲ」という順番での冗長置
換では、すべての欠陥メモリセルの救済が行なうことが
できないものとして、リペアフェール信号、すなわちリ
ペアフェイルのフラグの読出信号Ｑ６を活性状態とす
る。読出信号Ｑ６は、信号ＲＦＯＵＴとして回路３０２
０から出力される。

【０１６６】書込順序回路４８００は、書込経過保持回
路４６００からの出力信号ＰＯＵＴ＜０＞〜ＰＯＵＴ＜
４＞を受けて、書込イネーブル信号生成回路５０００に
対して、次に活性化されるべき書込イネーブル信号が、
ＷＥ＜０＞〜ＷＥ＜５＞のいずれであるのかを指示する
ための信号ＺＭＶ＜０＞〜ＺＭＶ＜５＞を与える。

【０１６７】したがって、書込順序回路４８００と、書
込イネーブル信号生成回路５０００は、図５に示した論
理回路３２００〜３２０８にそれぞれ対応するものであ
る。

【０１６８】上述したとおり、図１３および図１４にお
いては、「ＲＲＣＲＲ」という置換順序に対応した構成
のみを抜き出して示しているが、他の４つの置換順序に
対応しても、同様の構成が設けられている。

【０１６９】図１５は、図１３に示したアドレス置換判
定器３０００．０の動作を説明するためのタイミングチ
ャートである。

【０１７０】図１５を参照して、時刻ｔ０からｔ１の期
間においては、テスト結果を示す信号ＦＱＦ＜０＞およ
びＦＱＦ＜１＞がともに“Ｌ”レベルであって、２ビッ
トともパスしているため、書込イネーブル信号ＷＥ＜０
＞−＜４＞は非活性状態（“Ｌ”レベル）であって、連
想メモリセルアレイＣＡＭ＿ＡＲＹへの書込動作等は行
なわれない。

【０１７１】時刻ｔ１から時刻ｔ２の期間においては、
記憶されたコラムアドレスと欠陥であることが検出され
た（フェイル）であるアドレスとが一致した場合におい
て、それが１ビットのみのフェイルである場合ならば、
この場合も連想メモリセルアレイＣＡＭ＿ＡＲＹへの書
込動作等は行なわれない。

【０１７２】時刻ｔ２からｔ３の期間において、不良メ
モリセルが検出され、記憶されているすべてのアドレス
とこの不良アドレスが一致せず、かつ１ビットのフェイ
ルであるときには、連想メモリセルアレイＣＡＭ＿ＡＲ
Ｙに対して行アドレスの書込を行なうために、信号ＷＥ
＜０＞が活性化する。

【０１７３】時刻ｔ３から時刻ｔ４の期間において、次
に記憶するべきアドレスが行アドレスである場合に、検
出された欠陥メモリセルが２ビット同時のフェイルであ
る場合は、その行アドレスを記憶するために書込イネー
ブル信号ＷＥ＜１＞が活性状態とされる。

【０１７４】時刻ｔ４から時刻ｔ５において、次に記憶
するべきアドレスが列アドレスである場合に、２ビット
のフェイルであるときは、その列アドレスを記憶するた
めに書込イネーブル信号ＷＥ＜２＞が活性化されるとと
もに、次に記憶を行なうべき行アドレスに対応した連想
メモリセルアレイＣＡＭ＿ＡＲＹ中への記憶を行なうた
めに書込イネーブル信号ＷＥ＜３＞も活性状態とされ
る。

【０１７５】これに対して、時刻ｔ３´から時刻ｔ４′
において、次に記憶するアドレスがコラムアドレスのと
きに１ビットフェイル（Ｆａｉｌ）であるならばそのコ
ラムアドレスを連想メモリセルアレイＣＡＭ＿ＡＲＹに
記憶するために信号ＷＥ＜２＞が活性状態とされ、続い
て時刻ｔ４′から時刻ｔ５′において、２ビット同時フ
ェイルが検出されると、既に連想メモリセルアレイＣＡ
Ｍ＿ＡＲＹに記憶されている列アドレスと検出された欠
陥メモリセルの列アドレスが一致して、信号ＭＨＬ＿Ｃ
が活性状態（“Ｈ”レベル）となった場合においても、
行アドレスを次に記憶するために、信号ＷＥ＜３＞が活
性状態とされる。

【０１７６】すなわち、図１３および図１４に示したア
ドレス置換判定器３０００．０においては、サブメモリ
セルアレイ１００．０から同時に２ビットが試験され、
その結果が信号ＦＱＦ＜０＞、ＦＱＦ＜１＞（不良のと
き“Ｈ”レベル）として、比較器２０６０から送られて
くる。

【０１７７】このときフラグ生成回路４０００は、信号
ＦＱＦ＜０＞および信号ＦＱＦ＜１＞の一方のみが
“Ｈ”レベルの場合は、それに対応する信号ＩＮＴ＿Ｆ
Ｑ＜０＞、ＩＮＴ＿ＦＱ＜１＞のいずれかを“Ｈ”レベ
ルにする。それらは、連想メモリセルアレイＣＡＭ＿Ａ
ＲＹに送られ、その不良が置換済みか否かの判定が行な
われる。

【０１７８】一方、信号ＦＱＦ＜０＞、ＦＱＦ＜１＞の
両方が“Ｈ”レベルの場合であって、次に記憶されるの
が欠陥列アドレスである場合には、信号ＩＮＴ＿ＦＱ＜
０＞のみが“Ｈ”レベルとなるので、信号ＦＱＦ＜０＞
の不良は冗長列で置換される。つまり、実効的に信号Ｆ
ＱＦ＜０＞の不良が先に検出されたものとみなす。一
方、信号ＦＱＦ＜１＞については、冗長行で置換を行な
う。

【０１７９】このようにすることで、１つのサブメモリ
セルアレイ当り複数のメモリセルが同時に試験され、試
験結果が同時に得られる場合においても、それらが予め
定められた順番に１個ずつ得られたものとみなして処理
を行なうので、冗長置換の解析を行なって、置換される
べき行アドレスおよび列アドレスを求めることが可能と
なる。

【０１８０】言い換えると、信号ＦＱＦ＜０＞に対応す
る欠陥メモリセルが先にスペア行で置換されたとする
と、信号ＦＱＦ＜１＞に対応する欠陥メモリセルは置換
済みであるため、さらに処理を行なう必要がない。これ
に対して、信号ＦＱＦ＜０＞に対応する欠陥メモリセル
が先にスペア列で置換されたとすると、信号ＦＱＦ＜１
＞に対応する欠陥メモリセルは置換されていないので、
冗長行による置換が行なわれる。したがって、上述のと
おり２ビットの不良が１ビットずつ順に検出されたのと
同様の処理を行なうことが可能となる。

【０１８１】［アドレス置換判定器３０００．０の回路
の詳細］図１６は、図１３および図１４に示した連想メ
モリセルアレイＣＭ＿ＡＲＹの構成を示す概略ブロック
図である。

【０１８２】連想メモリセルアレイＣＭ＿ＡＲＹは、置
換順序「ＲＲＲＲＣ」、「ＲＲＲＣＲ」、「ＲＲＣＲ
Ｒ」、「ＲＣＲＲＲ」、「ＣＲＲＲＲ」にそれぞれ対応
して設けられる連想記憶部６０００．０〜６０００．４
を含む、連想記憶部６０００．０〜６０００．４は、欠
陥メモリセルの行アドレスと列アドレスを記憶する順序
が異なるのみで、その構成は基本的に同様である。

【０１８３】たとえば、図１３および図１４に示したよ
うに置換順序「ＲＲＣＲＲ」に対応する連想記憶部６０
００．２は、ワード線選択回路５２００からの信号ＷＬ
＜０＞〜ＷＬ＜４＞と、テストモード期間中において、
テストされているメモリセルの行および列を表わす行ア
ドレス信号ＷＲＡ＜０：８＞および列アドレスＷＣＡ＜
０：４＞と、テスト結果信号ＦＱＦ＜０：１＞とを受け
て、ＢＩＳＴ制御部２０１０から与えられるイコライズ
信号ＢＬＥＱ、書込タイミング信号ＷＤＥ，ＺＷＤＥな
らびにプリチャージ信号ＺＰＣＨとに応じて、選択され
たワード線に接続する連想メモリセルに対して、行アド
レス信号ＷＲＡ＜０：８＞、列アドレス信号ＷＣＡ＜
０：４＞およびテスト化信号ＦＱＦ＜０：１＞の書込を
行なう。

【０１８４】一方、連想記憶部６０００．２は、記憶し
ているアドレス信号と、与えられたアドレス信号との比
較結果に応じて、一致判定信号ＭＨＬ＿Ｒ０〜ＭＨＬ＿
Ｒ３，ＭＨＬ＿Ｃを出力する。

【０１８５】さらに、連想記憶部６０００．２は、外部
から連想記憶部６０００．２中のデータを読出す際に
は、ワード線選択部５２００から与えられるワード線選
択信号ＷＬ＜０＞〜ＷＬ＜４＞に応じて、読出された信
号を、読出アドレス信号ＲＲＡ＜０：８＞、読出列アド
レス信号ＲＣＡ＜０：４＞ならびに読出テスト結果信号
ＲＦＱ＜０：１＞として出力する。

【０１８６】他の連想記憶部６０００．０〜６０００．
１および６０００．３〜６０００．４の構成も同様であ
る。

【０１８７】図１７は、図１６に示した連想記憶部６０
００．２の構成を示す概略ブロック図である。

【０１８８】連想記憶部６０００．２は、ＢＩＳＴ制御
部２０１０から与えられた制御信号ＷＤＥ，ＺＷＤＥお
よび信号ＢＬＥＱにより制御されて、記憶されるべき行
アドレス信号ＷＲＡ＜０：８＞、列アドレス信号ＷＣＡ
＜０：４＞、テスト結果信号ＦＱＦ＜０：１＞を、連想
メモリセルに与えるための互いに相補な信号ＲＡ＜０：
８＞およびＺＲＡ＜０：８＞、ＣＡ＜０：４＞およびＺ
ＣＡ＜０：４＞ならびにＦＱ＜０：１＞およびＺＦＱ＜
０：１＞に変換するデータ変換回路６０１０と、連想メ
モリセル列群６０２０とを含む。

【０１８９】データ変換回路６０１０は、また、連想メ
モリセル列群６０２０から読出された相補な行アドレス
信号ＲＡ＜０：８＞，ＺＲＡ＜０：８＞、相補な列アド
レス信号ＣＡ＜０：４＞，ＺＣＡ＜０：４＞ならびに相
補なテスト結果信号ＦＱ＜０：１＞，ＺＦＱ＜０：１＞
を読出行アドレス信号ＲＲＡ＜０：８＞、読出列アドレ
ス信号ＲＣＡ＜０：４＞ならびに読出テスト結果信号Ｒ
ＦＱ＜０：１＞に変換する。

【０１９０】一方、連想メモリセル列群６０２０は、ワ
ード線選択信号ＷＬ＜０＞〜ＷＬ＜４＞を受けて、アド
レス信号へテスト結果信号の書込あるいは読出動作を行
なう。また、テスト動作期間中において、既に記憶され
ているアドレス信号と、与えられたアドレス信号との比
較結果に応じて、一致判定信号ＭＨＬ＿Ｒ０−３，ＭＨ
Ｌ＿Ｃを出力する。ここで、既に記憶されているアドレ
ス信号と与えられたアドレス信号とが一致する場合は、
一致判定信号ＭＨＬ＿Ｒ０−３，ＭＨＬ＿Ｃは、“Ｈ”
レベルを維持し、一致しない場合は“Ｌ”レベルとな
る。

【０１９１】図１８は、図１７に示した連想メモリセル
列群６０２０の構成を示す概略ブロック図である。

【０１９２】メモリセル列群６０２０は、欠陥メモリセ
ルの行アドレスを記憶するための連想メモリセル列６１
００．０〜６１００．３と、欠陥メモリセルの列アドレ
スおよびテスト結果信号を記憶するための連想メモリセ
ル列６１００．４と、ワード線選択信号ＷＬ＜０＞〜Ｗ
Ｌ＜４＞を受けて、タイミングを調整した後、それぞれ
の連想メモリセル列６１００．０〜６１００．４に与え
るタイミング調整回路６１１０と、連想メモリセル列６
１００．０〜６１００．４から出力される一致判定信号
ＭＨＬ＿Ｒ０−３，ＭＨＬ＿Ｃを受けて、タイミングを
調整した後に出力するためのタイミング調整回路６１２
０とを含む。

【０１９３】図１９は、図１８に示した連想メモリセル
列のうち、行アドレスを記憶するための連想メモリセル
列６１００．０の構成を説明するための概略ブロック図
である。

【０１９４】他の欠陥アドレス行を置換するための連想
メモリセル列６１００．１〜６１００．３の構成も同様
である。

【０１９５】連想メモリセル列６１００．０は、行アド
レス信号の互いに相補なビット信号ＲＡ＜０＞，ＺＲＡ
＜０＞〜ＲＡ＜８＞，ＺＲＡ＜８＞をそれぞれ受ける連
想メモリセル６２００．０〜６２００．８を含む。連想
メモリセル６２００．０は、対応するワード線選択信号
ＷＬ＜０＞により選択され、アドレス信号ＲＡ＜０＞，
ＺＲＡ＜０＞を記憶する連想メモリセル６２００．０は
また、信号ＲＡ＜０＞およびＺＲＡ＜０＞とを既に記憶
しているデータとの比較結果を一致検出線ＭＨＬに対し
て出力する。ここで、信号ＲＡ＜０＞を受けるノードを
ノードＢＬと、信号ＺＲＡ＜０＞を受けるノードをＺＢ
Ｌと、一致検出線ＭＨＬと結合するノードＣＨＩＴとそ
れぞれ呼ぶこととする。

【０１９６】一致検出線ＭＨＬと電源電位Ｖｃｃとの間
には、プリチャージ信号ＺＰＣＨに応じて導通状態とさ
れるＰチャネルＭＯＳトランジスタＴＰ１１が設けられ
る。トランジスタＴＰ１１と並列に常時導通状態となっ
ており、トランジスタＴＰ１１よりも十分に小さいサイ
ズを有するＰチャネルＭＯＳトランジスタＴＰ１２も設
けられている。したがって、トランジスタＴＰ１１が導
通状態となることにより、一致検出線ＭＨＬは“Ｈ”レ
ベルとされ、プリチャージ動作が終了して、トランジス
タＴＰ１１が遮断状態となった状態でもトランジスタＴ
Ｐ１２により“Ｈ”レベルが維持される。しかしなが
ら、いずれかの連想メモリセル６２００．０〜６２０
０．８により、一致検出線ＭＨＬの電位レベルが“Ｌ”
レベルに駆動されるときは、一致検出線ＭＨＬの電位レ
ベルは“Ｌ”レベルとなるようにトランジスタＴＰ１２
のサイズは調整されているものとする。

【０１９７】すなわち、連想メモリセル６２００．０〜
６２００．８に記憶されているデータと与えられたアド
レス信号ＲＡ＜０＞，ＺＲＡ＜０＞〜ＲＡ＜８＞，ＺＲ
Ａ＜８＞とがすべて一致する場合は、プリチャージ動作
終了後も一致検出線ＭＨＬのレベルは“Ｈ”レベルに維
持されるものの、いずれかの連想メモリセル６２００．
０〜６２００．８の記憶するデータと異なる場合は、一
致検出線ＭＨＬのレベルは“Ｌ”レベルとされる。

【０１９８】図２０は、図１９に示した連想メモリセル
６２００．０の構成を示す回路図である。他の連想メモ
リセル６２００．１〜６２００．８についてもその構成
は基本的に同様である。

【０１９９】連想メモリセル６２００．０は、行アドレ
ス信号ＲＡ＜０＞を伝達するためのアドレス信号線ＡＳ
Ｌ１と、２つのインバータＩＮＶ１およびＩＮＶ２によ
り構成される記憶素子ＢＳＥと、記憶素子ＢＳＥの記憶
ノードｎ１とアドレス信号線ＡＳＬ１とを、ワード線Ｗ
Ｌ＜０＞のレベルに応じて接続するためのＮチャネル型
アクセストランジスタＴＡ１と、相補行アドレス信号Ｚ
ＲＡ＜０＞を伝達するためのアドレス信号線ＡＳＬ２
と、記憶素子ＢＳＥの記憶ノードｎ２とアドレス信号線
ＡＳＬ２との間の接続を、ワード線ＷＬ＜０＞のレベル
に応じて接続するためのＮチャネル型アクセストランジ
スタＴＡ２と、一致検出線ＭＨＬと接地電位との間に直
列に接続されるＮチャネルトランジスタＴ１１およびＴ
１２と、一致検出線ＭＨＬと接地電位との間に直列に接
続されるトランジスタＴ１３およびＴ１４とを含む。

【０２００】トランジスタＴ１１のゲートは、アドレス
信号線ＡＳＬ１と接続し、トランジスタＴ１２のゲート
は、記憶素子ＢＳＥの記憶ノードｎ２と接続している。

【０２０１】トランジスタＴ１３のゲートは、記憶素子
ＢＳＥの記憶ノードｎ１と接続し、トランジスタＴ１４
のゲートはアドレス信号線ＡＳＬ２と接続している。

【０２０２】すなわち、ワード線ＷＬ＜０＞の活性化に
応じて、記憶素子ＢＳＥは、アドレス信号線ＡＳＬ１お
よびＡＳＬ２と接続される。一方、記憶素子ＢＳＥに保
持されているデータと、アドレス信号線ＡＳＬ１および
ＡＳＬ２上のアドレス信号とが一致しない場合には、一
致検出線ＭＨＬは、トランジスタＴ１１およびＴ１２の
経路またはトランジスタ１３およびＴ１４の経路のいず
れかを介して、接地電位と接続され放電されることにな
る。

【０２０３】図２１は、図１８に示した構成のうち、欠
陥メモリセルの列アドレスおよびテスト結果信号ＦＱＦ
＜０：１＞を記憶するための連想メモリセル列６１０
０．４の構成を説明するための概略ブロック図である。

【０２０４】連想メモリセル列６１００．４は、列アド
レス信号の互いに相補なビット信号ＣＡ＜０＞，ＺＣＡ
＜０＞〜ＣＡ＜４＞，ＺＣＡ＜４＞をそれぞれ受ける連
想メモリセル６２１０．０〜６２１０．４と、テスト結
果信号ＦＱＦ＜０＞およびＦＱＦ＜１＞にそれぞれ対応
する相補信号ＦＱ＜０＞，ＺＦＱ＜０＞ならびにＦＱ＜
１＞，ＺＦＱ＜１＞を記憶する連想メモリセル６２１
０．５および６２１０．６を含む。連想メモリセル６２
１０．０〜６２１０．６の構成も、図２０に示した構成
と基本的に同様である。

【０２０５】連想メモリセル６２１０．０〜６２１０．
６は、一致信号ＭＨＬ＿Ｃを伝達するための一致検出線
ＭＨＬと結合している。

【０２０６】一致検出線ＭＨＬと電源電位Ｖｃｃとの間
には、信号ＺＰＣＨにより導通状態とされるＰチャネル
ＭＯＳトランジスタＴＰ２１および常時導通状態となっ
ているＰチャネルＭＯＳトランジスタＴＰ２２とが並列
に設けられる。

【０２０７】図２２は、図１１に示したテストブロック
ＴＢおよびそれを制御するための回路と、デコード回路
３０１０およびリードライト回路３０２０の構成を説明
するための概略ブロック図である。

【０２０８】図２２を参照して、入力バッファ７０１０
は、テストブロックＴＢに対して与えられるバンクアド
レス信号ＢＡ＜０：１＞、行アドレス信号ＷＲＡ＜０：
８＞、列アドレス信号ＷＣＡ＜０：４＞および比較器２
０６０から与えられる信号ＦＱＦ＜０：１＞を受ける。
さらに、入力バッファ７０１０は、外部からの連想記憶
セルアレイＣＡＭ＿ＡＲＹからのデータ読出の際に、読
出すデータを指定するための信号ＣＡＭＡ＜０：５＞お
よび外部からの制御信号を受ける。デコード回路３０１
０は、外部から与えられたバンクアドレス信号ＢＡ＜
０：１＞、信号ＣＡＭＡ＜０：５＞で指定された連想メ
モリセルアレイおよびコントロールブロックＴＢ５中の
レジスタに保持されたデータの読出をテストブロックＴ
Ｂに対して指示する。

【０２０９】コントロール回路７０２０は、入力バッフ
ァから与えられた制御信号に基づいてテストブロックＴ
Ｂの動作を制御する。

【０２１０】フラグ生成回路４０００は、図１３および
図１４において説明したとおり、テスト結果信号ＦＱＦ
＜０＞、ＦＱＦ＜１＞に応じて、フラグ信号Ｆ＿２Ｉ
Ｏ，Ｆ＿ＦＬＡＧを生成する。モード生成回路４２００
は、所定のタイミングで、フラグ信号Ｆ＿２ＩＯおよび
Ｆ＿ＦＬＡＧをコントロール回路７０２０を介して、テ
ストブロックＴＢに与える。

【０２１１】テストブロックＴＢは、連想メモリセルア
レイＣＡＭ＿ＡＲＹへのアドレス信号の書込動作および
連想メモリセルアレイＣＡＭ＿ＡＲＹのデータの読出動
作を制御する。リードライト回路３０２０は、テストブ
ロックＴＢを介して得られた置換されるべきメモリセル
の行アドレス信号ＲＲＡ＜０：８＞、置換されるべきメ
モリセルの列アドレス信号ＲＣＡ＜０：４＞および欠陥
が存在するメモリセルがＭＣ０であるかＭＣ１であるか
を示す信号ＲＦＱならびに置換順序のいずれの順番まで
連想メモリセルへのアドレスの書込が行なわれているか
を示す信号ＶＡＯＵＴおよび冗長救済に成功したか否か
を示す信号ＲＦＯＵＴを出力する。出力バッファ７０４
０は、読出書込回路３０２０からの出力を受けて外部に
出力する。

【０２１２】図２３は、図２２に示した回路のうち、フ
ラグ生成回路４０００の構成を示す概略ブロック図であ
る。

【０２１３】フラグ生成回路４０００は、信号ＦＱＦ＜
０＞を一方入力ノードに受け、信号ＦＱＦ＜１＞を他方
入力ノードに受けるＮＯＲ回路ＬＧ１０４と、ＮＯＲ回
路ＬＧ１０４の出力を受けて反転し、フラグ信号Ｆ＿Ｆ
ＬＡＧを出力するインバータＩＮＶ１００と、一方入力
ノードに信号ＦＱＦ＜０＞を受け、他方入力ノードに信
号ＦＱＦ＜１＞を受けるＮＡＮＤ回路ＬＧ１０６と、Ｎ
ＡＮＤ回路ＬＧ１０６の出力を受けて反転し、フラグ信
号Ｆ＿２ＩＯを出力するインバータＩＮＶ１０２と、一
方入力ノードに信号ＦＱＦ＜０＞を受け、他方入力ノー
ドにインバータＩＮＶ１０２の出力を受けて、信号ＩＮ
Ｔ＿ＦＱ＜０＞を出力するＯＲ回路ＬＧ１００と、一方
入力ノードに信号ＦＱＦ＜１＞を受け、他方入力ノード
にＮＡＮＤ回路ＬＧ１０６の出力を受けて、信号ＩＮＴ
＿ＦＱ＜１＞を出力するＡＮＤ回路ＬＧ１０２とを含
む。

【０２１４】したがって、フラグ生成回路は、信号ＦＱ
Ｆ＜０＞およびＦＱＦ＜１＞がともに“Ｈ”レベルであ
って、２ビットフェールである場合は、信号ＩＮＴ＿Ｆ
Ｑ＜０＞が“Ｈ”レベルとなり、信号ＩＮＴ＿ＦＱ＜１
＞は“Ｌ”レベルとなる。同時に、フラグ信号Ｆ＿２Ｉ
Ｏは“Ｈ”レベルとなる。

【０２１５】一方で、信号ＦＱＦ＜０＞またはＦＱＦ＜
１＞のいずれかが“Ｈ”レベルである場合は、対応する
信号ＩＮＴ＿ＦＱ＜０＞またはＩＮＴ＿ＦＱ＜１＞のう
ちのいずれか一方が“Ｈ”レベルとなる。

【０２１６】図２４は、モード生成回路４２００の構成
を説明するための概略ブロック図である。

【０２１７】モード生成回路４２００は、フラグ信号Ｆ
＿２ＩＯを受けて反転するインバータＩＮＶ２００と、
フラグ信号Ｆ＿ＦＬＡＧを受けて反転するインバータＩ
ＮＶ２０２と、インバータＩＮＶ２００の出力と、コン
トロール回路７０２０からのタイミング信号ＴＭとを受
けて、所定のタイミングでフラグ信号Ｆ＿２ＩＯを出力
するＮＯＲ回路ＬＧ２００と、インバータＩＮＶ２０２
の出力と信号ＴＭとを受けて、所定のタイミングで信号
Ｆ＿ＦＬＡＧを出力するＮＯＲ回路ＬＧ２０２とを含
む。

【０２１８】図２５は、テストブロックＴＢの構成を一
部抜き出して説明するための概略ブロック図である。

【０２１９】テストブロックＴＢは、図１３および図１
４に示したワード線選択回路５２００と、書込経過保持
回路４６００と、書込が行なわれている連想メモリセル
の行を示す信号ＶＡＯＵＴを出力する書込経過出力回路
５４００と、書込順序回路４８００とを含む。また、図
２５には示していないが、テストブロックＴＢは、さら
に、書込イネーブル信号生成回路５０００と、判定回路
４４００とを含む。

【０２２０】書込経過保持回路４６００は、書込イネー
ブル信号ＷＥ＜０＞〜ＷＥ＜５＞とを受けて、その活性
化の経過を保持する回路である。４つの冗長行および１
つの冗長列により置換が不良に終わった場合は、信号Ｑ
６が活性状態となって、対応する置換順序、たとえば
「ＲＲＣＲＲ」では欠陥メモリセルの救済が行なわれな
いことを示す信号ＲＦＯＵＴを出力する。

【０２２１】ワード線選択回路５２００は、信号ＷＥ＜
０＞〜ＷＥ＜４＞と、外部から与えられるワード線設定
信号ＷＬ＜０：５＞とを受けて、テスト動作モードにお
いては、信号ＷＥ＜０＞〜ＷＥ＜４＞を、読出動作モー
ドにおいては信号ＷＬＳ＜０＞〜ＷＬＳ＜５＞を、ワー
ド線ＷＬ＜０＞〜ＷＬ＜４＞に出力する。

【０２２２】書込順序回路４８００は、書込経過保持回
路４６００から出力される書込経過を表わす信号ＰＯＵ
Ｔ＜０＞〜ＰＯＵＴ＜４＞を受けて、次に活性化される
べき書込イネーブル信号を示す信号ＺＭＶ＜０＞〜ＺＭ
Ｖ＜５＞を出力する。

【０２２３】信号ＰＯＵＴ＜０＞〜ＰＯＵＴ＜４＞は、
それぞれ書込イネーブル信号ＷＥ＜０＞〜ＷＥ＜４＞に
対応しており、これらの活性化信号が活性化されると、
活性レベル（“Ｈ”レベル）を保持する。

【０２２４】判定回路４４００は、信号ＰＯＵＴ＜０＞
〜ＰＯＵＴ＜４＞とを、一致検出信号ＭＨＬ＿Ｒ０−
３，ＭＨＬ＿Ｃとを受けて、書込イネーブル信号を活性
化するか否かを示す信号ＣＷＭを出力する。

【０２２５】書込イネーブル信号生成回路５０００は、
信号ＣＷＭと、書込順序回路４８００からの信号ＺＭＶ
＜０＞〜ＺＭＶ＜５＞を受けて、次に活性化されるべき
書込イネーブル信号ＷＥ＜０＞〜ＷＥ＜５＞のうちのい
ずれか１つを活性状態とする。

【０２２６】図２６は、図２５に示したワード線選択回
路５２００の構成を説明するための概略ブロック図であ
る。

【０２２７】ワード線選択回路５２００は、書込イネー
ブル信号ＷＥ＜０＞〜ＷＥ＜４＞と、外部から与えられ
たワード線選択信号ＷＬＳ＜０＞〜ＷＬＳ＜４＞を受け
て、コントロール回路７０２０からの制御信号ＲＺＷに
応じて、それぞれ一方を選択して出力する選択回路７３
００．０〜７３００．４と、選択回路７３００．０〜７
３００．４の出力をそれぞれ一方入力ノードに受け、コ
ントロール回路７０２０からのクロック信号ＣＬＫ＿Ｗ
Ｌをそれぞれ他方ノードに受けるＡＮＤ回路ＬＧ３０
０．０〜ＬＧ３００．４と、ＡＮＤ回路ＬＧ３００．０
〜ＬＧ３００．４の出力をそれぞれ受けるインバータＩ
ＮＶ３００．０〜３００．４と、インバータＩＮＶ３０
０．０〜３００．４の出力をそれぞれ受けてワード線設
定信号ＷＬ＜０＞〜ＷＬ＜４＞を出力する駆動回路ＤＲ
３００．０〜ＤＲ３００．４とを含む。

【０２２８】駆動回路ＤＲ３００．０は、インバータＩ
ＮＶ３００．０の出力を受ける２つのインバータＩＮＶ
３０２．０およびＩＮＶ３０２．１を含む。他の駆動回
路ＤＲ３００．１〜ＤＲ３００．５についても同様であ
る。

【０２２９】図２７は、図２５に示した書込経過保持回
路４６００の構成を示す概略ブロック図である。

【０２３０】書込経過保持回路４６００は、コントロー
ル回路７０２０からの書込制御信号ＣＡＭ＿ＷＴを一方
入力ノードに、外部から与えられたワード線選択信号Ｗ
ＬＳ＜０＞を他方入力ノードに受けるＮＡＮＤ回路ＬＧ
４００．０と、コントロール回路７０２０からのクロッ
ク信号ＷＬ＿ＣＬＫと書込イネーブル信号ＷＥ＜０＞と
を受けるＮＡＮＤ回路ＬＧ４０２．０と、ＮＡＮＤ回路
ＬＧ４００．０およびＬＧ４０２．０の出力を受けるＮ
ＡＮＤ回路ＬＧ４０４．０と、コントロール回路７０２
０からのリセット信号ＲＳＴに応じてリセットされ、Ｎ
ＡＮＤ回路ＬＧ４０４．０の出力によりセットされて、
信号Ｑ１およびこれと相補な信号ＺＱ１とを出力するフ
リップフロップ回路Ｆ４００．０と、コントロール回路
７０２０からのクロック信号ＣＬＫと、フリップフロッ
プ回路Ｆ４００．０からの出力信号Ｑ１を受けて、クロ
ック信号ＣＬＫの活性化に応じて信号ＰＯＵＴ＜０＞と
して出力するフリップフロップ回路Ｆ４０２．０とを備
える。

【０２３１】書込経過保持回路４６００は、ワード線選
択信号ＷＬＳ＜１＞と書込イネーブル信号ＷＥ＜１＞の
組、ワード線選択信号ＷＬＳ＜２＞と書込イネーブル信
号ＷＥ＜２＞の組、ワード線選択信号ＷＬＳ＜３＞と書
込イネーブル信号ＷＥ＜３＞の組、ワード線選択信号Ｗ
ＬＳ＜４＞と書込イネーブル信号ＷＥ＜４＞の組のそれ
ぞれに対応して、ワード線選択信号ＷＬＳ＜１＞と書込
イネーブル信号ＷＥ＜１＞の組と同様の構成を備える。

【０２３２】書込経過保持回路４６００は、さらに、書
込制御信号ＣＡＭ＿ＷＴを一方入力ノードに、外部から
与えられたワード線選択信号ＷＬＳ＜５＞を他方入力ノ
ードに受けるＮＡＮＤ回路ＬＧ４００．５と、クロック
信号ＷＬ＿ＣＬＫと書込イネーブル信号ＷＥ＜５＞とを
受けるＮＡＮＤ回路ＬＧ４０２．０と、ＮＡＮＤ回路Ｌ
Ｇ４００．５およびＬＧ４０２．５の出力を受けるＮＡ
ＮＤ回路ＬＧ４０４．５と、リセット信号ＲＳＴに応じ
てリセットされ、ＮＡＮＤ回路ＬＧ４０４．０の出力に
よりセットされて、信号Ｑ６を出力するフリップフロッ
プ回路Ｆ４００．５を備える。信号Ｑ６は、フラグＲＦ
ＯＵＴとしてテストブロックＴＢから出力される。

【０２３３】したがって、まずテスト動作モードにおい
ては、書込経過保持回路４６００では、信号ＷＬ＿ＣＬ
Ｋが活性状態（“Ｈ”レベル）において信号ＷＥ＜０＞
〜ＷＥ＜５＞のいずれかが活性状態となることに応じ
て、対応するフリップフロップ回路Ｆ４００．０〜Ｆ４
００．５のいずれかがセット状態とされる。クロック信
号ＣＬＫの活性化に応じてフリップフロップ回路Ｆ４０
０．０〜Ｆ４００．４の出力が、フリップフロップ回路
Ｆ４０２．０〜ＤＦ４０２．４から、信号ＰＯＵＴ＜０
＞〜ＰＯＵＴ＜４＞として出力される。

【０２３４】図２８は、図２７に示したフリップフロッ
プ回路Ｆ４００．０の構成を説明するための概略ブロッ
ク図である。フリップフロップ回路４００．０は、対応
するＮＡＮＤ回路ＬＧ４０４．０からのセット信号と、
リセット信号ＲＳＴとを受けるＳＲフリップフロップ回
路７３００と、ＳＲフリップフロップ回路７３００の出
力信号Ｑを受けて反転し信号ＺＱ１として出力するイン
バータＩＮＶ４００．０と、ＳＲフリップフロップ回路
７３００の出力信号ＱＣを受けて、反転して信号Ｑ１と
して出力するインバータＩＮＶ４００．１とを含む。

【０２３５】図２９は、図２７に示したフリップフロッ
プ回路Ｆ４０２．０の構成を説明するための概略ブロッ
ク図である。

【０２３６】フリップフロップ回路Ｆ４０２．０は、信
号ＣＬＫをクロック信号として受け、ＳＲフリップフロ
ップ回路Ｆ４００．０の出力信号Ｑ１を受けるＤフリッ
プフロップ回路７３１０と、Ｄフリップフロップ回路７
３１０の出力を受けて増幅して出力するための駆動回路
７３２０とを含む。他のフリップフロップ回路Ｆ４０
２．１〜Ｆ４０２．４についても同様である。

【０２３７】図３０は、図２５に示した書込経過出力回
路５４００の構成を説明するための概略ブロック図であ
る。

【０２３８】書込経過出力回路５４００は、書込経過保
持回路４６００からの出力信号ＺＱ１〜ＺＱ５をそれぞ
れ受けるインバータＩＮＶ４１０．０〜ＩＮＶ４１０．
４と、インバータＩＮＶ４１０．０〜ＩＮＶ４１０．４
の出力をそれぞれ受けて駆動するための駆動回路ＤＲ４
１０．０〜ＤＲ４１０．４と、駆動回路ＤＲ４１０．０
〜ＤＲ４１０．４の出力をそれぞれ受けて、デコード回
路３０１０から与えられるワード線選択信号ＷＬＳ＜０
＞〜ＷＬＳ＜４＞の活性化に応じて、駆動回路ＤＲ４１
０．０〜ＤＲ４１０．４の出力をそれぞれ出力する選択
回路７３２０．０〜７３２０．４と、選択回路ＤＲ７３
１０．０〜ＤＲ７３１０．４の出力を受けて、信号ＶＡ
ＯＵＴとして出力する駆動回路ＤＲ４２０とを含む。

【０２３９】したがって、書込経過出力回路５４００か
ら、外部から与えられたワード線選択信号ＷＬＳ＜０＞
〜ＷＬＳ＜５＞に応じて信号ＶＡＯＵＴを読出すこと
で、書込イネーブル信号ＷＥ＜０＞〜ＷＥ＜４＞のうち
のいずれの書込イネーブル信号がテスト期間中に活性化
されたかを確認することが可能となる。

【０２４０】図３１は、図２５に示す書込順序回路４８
００の構成を示す回路図である。書込順序回路４８００
は、書込経過保持回路４６００からの信号ＰＯＵＴ＜０
＞〜ＰＯＵＴ＜４＞をそれぞれ受けるインバータＩＮＶ
５００．０〜ＩＮＶ５００．４と、インバータＩＮＶ５
００．０の出力およびインバータＩＮＶ５００．１の出
力を受けるＮＡＮＤ回路ＬＧ５００．０と、信号ＰＯＵ
Ｔ＜０＞と、インバータＩＮＶ５００．１の出力を受け
るＮＡＮＤ回路ＬＧ５００．１と、信号ＰＯＵＴ＜０＞
と、信号ＰＯＵＴ＜１＞とを受けるＮＡＮＤ回路ＬＧ５
００．２と、インバータＩＮＶ５００．２の出力と、イ
ンバータＩＮＶ５００．３の出力を受けるＮＡＮＤ回路
ＬＧ５００．３と、信号ＰＯＵＴ＜２＞と、インバータ
ＩＮＶ５００．３の出力を受けるＮＡＮＤ回路ＬＧ５０
０．４と、信号ＰＯＵＴ＜３＞と、信号ＰＯＵＴ＜２＞
とを受けるＮＡＮＤ回路ＬＧ５００．５と、ＮＡＮＤ回
路ＬＧ５００．０の出力とＮＡＮＤ回路ＬＧ５００．３
の出力とを受けるＮＯＲ回路ＬＧ５０２．０と、ＮＡＮ
Ｄ回路ＬＧ５００．１の出力とＮＡＮＤ回路ＬＧ５０
０．３の出力とを受けるＮＡＮＤ回路ＬＧ５０２．１
と、ＮＡＮＤ回路ＬＧ５００．２の出力と、ＮＡＮＤ回
路ＬＧ５００．３の出力を受けるＮＯＲ回路ＬＧ５０
２．２と、ＮＡＮＤ回路ＬＧ５００．２の出力と、ＮＡ
ＮＤ回路ＬＧ５００．４の出力とを受けるＮＯＲ回路Ｌ
Ｇ５０２．３と、ＮＡＮＤ回路５００．２の出力とＮＡ
ＮＤ回路ＬＧ５００．５の出力とを受けるＮＯＲ回路Ｌ
Ｇ５０２．４とを備える。

【０２４１】書込順序回路４８００は、さらに、ＮＯＲ
回路ＬＧ５０２．０の出力とインバータＩＮＶ５００．
４の出力とを受けるＮＡＮＤ回路ＬＧ５０４．０と、Ｎ
ＡＮＤ回路ＬＧ５０４．０の出力を受けるインバータＩ
ＮＶ５０６．０と、インバータＩＮＶ５０６．０の出力
を受けるインバータＩＮＶ５０８．０と、インバータＩ
ＮＶ５０８．０の出力を受けて、信号ＺＭＶ＜０＞を出
力する駆動回路ＤＲ５１０．０とを備える。

【０２４２】書込順序回路４８００は、さらに、ＮＯＲ
回路ＬＧ５０２．１の出力とインバータＩＮＶ５００．
４の出力とを受けるＮＡＮＤ回路ＬＧ５０４．１と、Ｎ
ＡＮＤ回路ＬＧ５０４．１の出力を受けるインバータＩ
ＮＶ５０６．１と、インバータＩＮＶ５０６．１の出力
を受けるインバータＩＮＶ５０８．１と、インバータＩ
ＮＶ５０８．１の出力を受けて、信号ＺＭＶ＜１＞を出
力する駆動回路ＤＲ５１０．１とを備える。

【０２４３】書込順序回路４８００は、さらに、ＮＯＲ
回路ＬＧ５０２．２の出力とインバータＩＮＶ５００．
４の出力とを受けるＮＡＮＤ回路ＬＧ５０４．２と、Ｎ
ＡＮＤ回路ＬＧ５０４．２の出力を受けるインバータＩ
ＮＶ５０６．２と、インバータＩＮＶ５０６．２の出力
を受けるインバータＩＮＶ５０８．２と、インバータＩ
ＮＶ５０８．２の出力を受けて、信号ＺＭＶ＜２＞を出
力する駆動回路ＤＲ５１０．２とを備える。

【０２４４】書込順序回路４８００は、さらに、ＮＯＲ
回路ＬＧ５０２．３の出力とインバータＩＮＶ５００．
４の出力とを受けるＮＡＮＤ回路ＬＧ５０４．３と、Ｎ
ＡＮＤ回路ＬＧ５０４．３の出力を受けるインバータＩ
ＮＶ５０６．３と、インバータＩＮＶ５０６．３の出力
を受けるインバータＩＮＶ５０８．３と、インバータＩ
ＮＶ５０８．３の出力を受けて、信号ＺＭＶ＜３＞を出
力する駆動回路ＤＲ５１０．３とを備える。

【０２４５】書込順序回路４８００は、さらに、ＮＯＲ
回路ＬＧ５０２．４の出力とインバータＩＮＶ５００．
４の出力とを受けるＮＡＮＤ回路ＬＧ５０４．４と、Ｎ
ＡＮＤ回路ＬＧ５０４．４の出力を受けるインバータＩ
ＮＶ５０６．４と、インバータＩＮＶ５０６．４の出力
を受けるインバータＩＮＶ５０８．４と、インバータＩ
ＮＶ５０８．４の出力を受けて、信号ＺＭＶ＜４＞を出
力する駆動回路ＤＲ５１０．４とを備える。

【０２４６】書込順序回路４８００は、さらに、ＮＯＲ
回路ＬＧ５０２．４の出力と信号ＰＯＵＴ＜４＞とを受
けるＮＡＮＤ回路ＬＧ５０４．５と、ＮＡＮＤ回路ＬＧ
５０４．５の出力を受けるインバータＩＮＶ５０６．５
と、インバータＩＮＶ５０６．５の出力を受けるインバ
ータＩＮＶ５０８．５と、インバータＩＮＶ５０８．５
の出力を受けて、信号ＺＭＶ＜５＞を出力する駆動回路
ＤＲ５１０．５とを備える。

【０２４７】図３２は、図２５に示した書込イネーブル
信号生成回路５０００の構成を示す概略ブロック図であ
る。

【０２４８】書込イネーブル信号生成回路５０００は、
モード生成回路４２００からのフラグ信号Ｆ＿ＦＬＡＧ
と判定回路からの信号ＣＷＭとを受けるＮＡＮＤ回路Ｌ
Ｇ６００．０と、モード生成回路４２００からのフラグ
信号Ｆ＿２ＩＯと信号ＣＷＭとを受けるＮＡＮＤ回路Ｌ
Ｇ６００．１と、ＮＡＮＤ回路ＬＧ６００．０の出力と
信号ＺＭＶ＜０＞とを受けるＮＯＲ回路ＬＧ６０２．０
と、ＮＯＲ回路６０２．０の出力を受けて反転するイン
バータＩＮＶ６０４．０と、インバータＩＮＶ６０４．
０の出力を受けて反転するインバータＩＮＶ６０６．０
と、インバータＩＮＶ６０６．０の出力を受けて冗長行
のうち最初の置換を行なうべき行アドレスの連想メモリ
セルアレイＣＡＭ＿ＡＲＹへの書込動作を指示するため
の信号ＷＥ＜０＞を出力する駆動回路ＤＲ６０８．０と
を備える。

【０２４９】書込イネーブル信号生成回路５０００は、
さらに、ＮＡＮＤ回路ＬＧ６００．０の出力と信号ＺＭ
Ｖ＜１＞とを受けるＮＯＲ回路ＬＧ６０２．１と、ＮＯ
Ｒ回路６０２．１の出力を受けて反転するインバータＩ
ＮＶ６０４．１と、インバータＩＮＶ６０４．１の出力
を受けて反転するインバータＩＮＶ６０６．１と、イン
バータＩＮＶ６０６．１の出力を受けて冗長行のうち２
番目の置換を行なうべき行アドレスの連想メモリセルア
レイＣＡＭ＿ＡＲＹへの書込動作を指示するための信号
ＷＥ＜１＞を出力する駆動回路ＤＲ６０８．１とを備え
る。

【０２５０】書込イネーブル信号生成回路５０００は、
さらに、ＮＡＮＤ回路ＬＧ６００．０の出力と信号ＺＭ
Ｖ＜４＞とを受けるＮＯＲ回路ＬＧ６０２．２と、ＮＯ
Ｒ回路６０２．２の出力を受けて反転するインバータＩ
ＮＶ６０４．２と、インバータＩＮＶ６０４．２の出力
を受けて反転するインバータＩＮＶ６０６．２と、イン
バータＩＮＶ６０６．２の出力を受けて冗長行のうち３
番目の置換を行なうべき行アドレスの連想メモリセルア
レイＣＡＭ＿ＡＲＹへの書込動作を指示するための信号
ＷＥ＜４＞を出力する駆動回路ＤＲ６０８．１とを備え
る。

【０２５１】書込イネーブル信号生成回路５０００は、
さらに、ＮＡＮＤ回路ＬＧ６００．０の出力と信号ＺＭ
Ｖ＜５＞とを受けるＮＯＲ回路ＬＧ６０２．３と、ＮＯ
Ｒ回路６０２．３の出力を受けて反転するインバータＩ
ＮＶ６０４．３と、インバータＩＮＶ６０４．３の出力
を受けて反転するインバータＩＮＶ６０６．３と、イン
バータＩＮＶ６０６．３の出力を受けて、対応する置換
順序での組み合わせを超えて、さらに冗長救済するべき
欠陥行が存在することを指示するための信号ＷＥ＜５＞
を出力する駆動回路ＤＲ６０８．３とを備える。

【０２５２】書込イネーブル信号生成回路５０００は、
さらに、ＮＡＮＤ回路ＬＧ６００．０の出力と信号ＺＭ
Ｖ＜２＞とを受けるＮＯＲ回路ＬＧ６０２．４と、ＮＯ
Ｒ回路６０２．４の出力を受けて反転するインバータＩ
ＮＶ６０４．４と、インバータＩＮＶ６０４．４の出力
を受けて反転するインバータＩＮＶ６０６．４と、イン
バータＩＮＶ６０６．４の出力を受けて冗長列の置換を
行なうべき列アドレスの連想メモリセルアレイＣＡＭ＿
ＡＲＹへの書込動作を指示するための信号ＷＥ＜２＞を
出力する駆動回路ＤＲ６０８．４とを備える。

【０２５３】書込イネーブル信号生成回路５０００は、
さらに、ＮＡＮＤ回路ＬＧ６００．１の出力と信号ＺＭ
Ｖ＜２＞とを受けるＮＯＲ回路ＬＧ６１０と、信号ＺＭ
Ｖ＜３＞とＮＡＮＤ回路ＬＧ６００．０の出力を受ける
ＮＯＲ回路ＬＧ６１２と、ＮＯＲ回路ＬＧ６１０および
ＬＧ６１２の出力を受けるＯＲ回路ＬＧ６１４と、ＯＲ
回路ＬＧ６１４の出力を受けて反転するインバータＩＮ
Ｖ６０４．５と、インバータＩＮＶ６０４．５の出力を
受けて反転するインバータＩＮＶ６０６．５と、インバ
ータ６０６．５の出力を受けて、置換順序に従って次に
記憶されるべき欠陥メモリセルのアドレスが列アドレス
であるときに活性化される欠陥列アドレスを記憶するた
めの書込イネーブル信号ＷＥ＜２＞に続いて、次の順番
で欠陥行アドレスの記憶を指示するための書込イネーブ
ル信号ＷＥ＜３＞を出力する駆動回路ＤＲ６０８．５と
を含む。

【０２５４】図３３は、判定回路４４００の構成を説明
するための概略ブロック図である。判定回路４４００
は、連想メモリセルアレイＣＡＭ＿ＡＲＹからの一致判
定信号ＭＨＬ＿Ｒ０−３およびＭＨＬ＿Ｃと、フラグ信
号Ｆ＿２ＩＯと、書込経過保持回路からの信号ＰＯＵＴ
＜０＞〜ＰＯＵＴ＜４＞とを受けて、不一致判定信号Ｃ
ＡＭ＿ＭＩＳＳを出力する判定部７６００と、判定部７
６００からの出力を受けて、コントロール回路７０２０
からの信号ＣＬＫおよびＣＫＥに応じて、信号ＣＷＭを
出力する出力部７７０とを含む。

【０２５５】図３４は、図３３に示した判定部７６００
の構成を示す回路図である。判定部７６００は、冗長置
換の順番のうち、最初に記憶される欠陥行アドレスの書
込を活性化するための書込イネーブル信号、たとえば図
１３に示した例においては信号ＷＥ＜０＞に対応する書
込経過保持回路４６００からの信号ＰＯＵＴ＜０＞と連
想メモリセルアレイＣＡＭ＿ＡＲＹからの一致判定信号
ＭＨＬ＿Ｒ０を受けるＮＡＮＤ回路ＬＧ７００．０と、
信号ＰＯＵＴ＜１＞と信号ＭＨＬ＿Ｒ１とを受けるＮＡ
ＮＤ回路ＬＧ７００．１と、信号ＰＯＵＴ＜３＞と信号
ＭＨＬ＿Ｒ２とを受けるＮＡＮＤ回路ＬＧ７００．２
と、信号ＰＯＵＴ＜４＞と信号ＭＨＬ＿Ｒ３とを受ける
ＮＡＮＤ回路ＬＧ７００．３と、ＰＯＵＴ＜２＞と信号
ＭＨＬ＿Ｃを受けるＮＡＮＤ回路ＬＧ７００．４と、Ｎ
ＡＮＤ回路ＬＧ７００．０およびＬＧ７００．１の出力
を受けるＮＡＮＤ回路ＬＧ７０２．０と、ＮＡＮＤ回路
ＬＧ７００．３およびＬＧ７００．４の出力を受けるＮ
ＡＮＤ回路ＬＧ７０２．１と、ＮＡＮＤ回路ＬＧ７０
０．４の出力とフラグ信号Ｆ＿２ＩＯとを受けるＮＯＲ
回路ＬＧ７０４と、ＮＡＮＤ回路ＬＧ７０２．０および
ＬＧ７０２．１の出力を受けるＮＯＲ回路ＬＧ７０６
と、ＮＯＲ回路ＬＧ７０４の出力を受けるインバータＩ
ＮＶ７００と、ＮＯＲ回路ＬＧ７０６およびインバータ
ＩＮＶ７００の出力を受けるＮＡＮＤ回路ＬＧ７０８
と、ＮＡＮＤ回路ＬＧ７０８の出力を受けて反転し、信
号ＣＡＭ＿ＭＩＳＳを出力するインバータＩＮＶ７０２
とを含む。

【０２５６】図３５は、図３３に示した出力部７７００
の構成を示す概略ブロック図である。

【０２５７】出力部７７００は、コントロール回路７０
２０からの信号ＣＫＥを受けるインバータＩＮＶ７１０
とインバータＩＮＶ７１０の出力と、コントロール回路
７０２０からの信号ＣＬＫとを受けて出力するＮＯＲ回
路ＬＧ７２０と、判定部７６００からの出力を受けて、
ＮＡＮＤ回路ＬＧ７２０の出力レベルの活性化に応じ
て、信号ＣＷＭを出力するラッチ回路ＬＴ７２０とを含
む。

【０２５８】図３６は、図３５に示したラッチ回路ＬＴ
７２０の構成を示す概略ブロック図である。

【０２５９】ラッチ回路ＬＴ７２０は、ＮＯＲ回路ＬＧ
７２０をクロック信号として受け、判定部７６００から
の出力信号ＣＡＭ＿ＭＩＳＳを受けて、クロック信号の
タイミングで出力するＤフリップフロップ回路ＤＦ７２
０と、Ｄフリップフロップ回路ＤＦ７２０の出力を受け
て信号ＣＷＭを出力する駆動回路ＤＲ７２０とを含む。

【０２６０】以上のような構成とすることで、サブメモ
リセルアレイごとに複数のメモリセルが同時に選択され
る場合に、比較的小さな回路規模で不良メモリセルの検
出と冗長解析とを行なうことが可能で、冗長解析機能を
有するテスト回路を半導体集積回路装置自身に搭載する
ことが可能である。

【０２６１】［実施の形態２］図３７および図３８は、
本発明の実施の形態２の半導体記憶装置１０００におけ
るテスト回路の構成を説明するための概略ブロック図で
あり、図１３および図１４に示した実施の形態１のＢＩ
ＳＴ回路の構成と対比される図である。実施の形態１と
同一部分には同一符号を付してその説明は繰り返さな
い。

【０２６２】上述のとおり、本発明においては、欠陥メ
モリセルを救済するための冗長列は１つであり、冗長行
は４つある。

【０２６３】したがって、実施の形態１では、たとえば
次に記憶するべきアドレスが欠陥列アドレスである場合
には、２ビット同時フェールが検出された場合に、検出
された欠陥メモリセルの列アドレスを記憶すると同時
に、行アドレスも記憶する構成としていた。

【０２６４】しかしながら、２ビット同時フェールの場
合は、５つある置換順序のうち、それが検出された時点
で冗長行で置換することとなっている置換順序について
は冗長行の置換を行なえば、２ビット同時フェールは完
全に救済される。

【０２６５】したがって、図３７および図３８に示すと
おり、実施の形態２においては、書込順序回路４８００
と書込イネーブル信号生成回路の接続方法を変更するこ
とで、次にフェールが検出された場合にコラムアドレス
を記憶する状態となっている場合に、２ビット同時の不
良が検出されたとすると、たとえば書込イネーブル信号
ＷＥ＜２＞とともに、リペア不可を表わす書込イネーブ
ル信号ＷＥ＜５＞を“Ｈ”レベルとして、リペア不可の
フラグをセット状態（“Ｈ”レベル）とする。

【０２６６】このフラグ信号は、リセット信号ＲＳＴ信
号以外ではリセットされないので、以後の動作には関係
なく、リペア不可の結果が保持されることになる。

【０２６７】このフラグを見ることで、この置換順序
「ＲＲＣＲＲ」については冗長救済の候補から無視する
こととすることが可能となり、冗長解析処理を簡略化で
きる。

【０２６８】なお、以上の説明では、冗長列で置換を行
なう順番において、同時に読み出された複数の不良メモ
リセルを置換する際には、冗長列の置換を優先的に行な
うこととしたが、本発明はこのような場合に限定される
ことなく、冗長行で置換を行なう順番において、同時に
読み出された複数の不良メモリセルを置換する際には、
冗長行の置換を優先的に行なうこととしてもよい。

【０２６９】また、以上の説明では、サブメモリセルア
レイから同時に読み出されるのは２ビットのデータであ
るものとしていたが、本発明はこのような場合に限定さ
れることなく、サブメモリセルアレイからより多くのビ
ットデータが同時に読み出される場合にも適用できる。
すなわち、サブメモリセルアレイにおいて同時に選択さ
れる複数のメモリセルのうち、複数のメモリセルが欠陥
メモリセルである場合は、予めこの複数個の欠陥メモリ
セルを置換していく冗長行と冗長列の順序を規定してお
き、これらの欠陥メモリセルが１つずつその規定された
順序で欠陥であると判定されたものとして取扱う。この
ような手順に従えば、サブメモリセルアレイからより多
くのビットデータが同時に読み出される場合にも、以上
説明した実施の形態と同様に冗長解析を行なうことが可
能である。

【０２７０】また、本発明に係るＢＩＳＴ回路と同様の
テスト回路を、半導体集積回路装置ではなく、外部テス
タに設けることとすれば、サブメモリセルアレイからよ
り多くのビットデータが同時に読み出される半導体記憶
装置またはこのような半導体記憶装置を搭載する半導体
集積回路装置を外部テスタによりテストすることも可能
である。

【０２７１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０２７２】

【発明の効果】請求項１ないし７記載の半導体集積回路
装置は、サブメモリセルアレイごとに複数のメモリセル
が同時に選択される場合に、比較的小さな回路規模で不
良メモリセルの検出と冗長解析とを行なうことが可能
で、冗長解析機能を有するテスト回路を半導体集積回路
装置自身に搭載することが可能である。

【図面の簡単な説明】

【図１】 本発明の実施の形態１のダイナミック型半導
体記憶装置１０００の全体構成を示す概略ブロック図で
ある。

【図２】 図１に示したＢＩＳＴ回路２０００の構成を
説明するための概略ブロック図である。

【図３】 図２に示したアドレス置換判定器３０００の
構成を説明するための概略ブロック図である。

【図４】 図３に示したＴＧセルの構成を示す回路図で
ある。

【図５】 図３に示した第１の置換判定部３１００．１
の構成を説明するための概略ブロック図である。

【図６】 アドレス置換判定器３０００の動作を説明す
るための第１のタイミングチャートである。

【図７】 アドレス置換判定器３０００の動作を説明す
るための第２のタイミングチャートである。

【図８】 メモリセルアレイ１００が、２つのサブメモ
リアレイに分割された場合の冗長メモリセルアレイによ
る置換動作を説明するための概念図である。

【図９】 冗長メモリセル行ＳＲで置換した後に冗長メ
モリセル列ＳＣで置換する処理を行なう場合を示す概念
図である。

【図１０】 メモリセルアレイ１００が複数のサブメモ
リセルアレイに分割されている場合の半導体記憶装置１
０００の構成を示す概略ブロック図である。

【図１１】 メモリセルアレイ部分およびＢＩＳＴ回路
２０００部分を抜き出して示す概略ブロック図である。

【図１２】 サブメモリセルアレイ１００．０および１
００．１の部分をさらに拡大して示す概略ブロック図で
ある。

【図１３】 アドレス判定器３０００．０の構成の一部
を抜き出して示す第１の概略ブロック図である。

【図１４】 アドレス判定器３０００．０の構成の一部
を抜き出して示す第２の概略ブロック図である。

【図１５】 アドレス置換判定器３０００．０の動作を
説明するためのタイミングチャートである。

【図１６】 連想メモリセルアレイＣＭ＿ＡＲＹの構成
を示す概略ブロック図である。

【図１７】 図１６に示した連想記憶部６０００．２の
構成を示す概略ブロック図である。

【図１８】 図１７に示した連想メモリセル列群６０２
０の構成を示す概略ブロック図である。

【図１９】 行アドレスを記憶するための連想メモリセ
ル列６１００．０の構成を説明するための概略ブロック
図である。

【図２０】 連想メモリセル６２００．０の構成を示す
回路図である。

【図２１】 連想メモリセル列６１００．４の構成を説
明するための概略ブロック図である。

【図２２】 テストブロックＴＢおよびデコード回路３
０１０およびリードライト回路３０２０の構成を説明す
るための概略ブロック図である。

【図２３】 フラグ生成回路４０００の構成を示す概略
ブロック図である。

【図２４】 モード生成回路４２００の構成を説明する
ための概略ブロック図である。

【図２５】 テストブロックＴＢの構成を一部抜き出し
て説明するための概略ブロック図である。

【図２６】 図２５に示したワード線選択回路５２００
の構成を説明するための概略ブロック図である。

【図２７】 図２５に示した書込経過保持回路４６００
の構成を示す概略ブロック図である。

【図２８】 図２７に示したフリップフロップ回路Ｆ４
００．０の構成を説明するための概略ブロック図であ
る。

【図２９】 図２７に示したフリップフロップ回路Ｆ４
０２．０の構成を説明するための概略ブロック図であ
る。

【図３０】 図２５に示した書込経過出力回路５４００
の構成を説明するための概略ブロック図である。

【図３１】 図２５に示す書込順序回路４８００の構成
を示す回路図である。

【図３２】 図２５に示した書込イネーブル信号生成回
路５０００の構成を示す概略ブロック図である。

【図３３】 判定回路４４００の構成を説明するための
概略ブロック図である。

【図３４】 図３３に示した判定部７６００の構成を示
す回路図である。

【図３５】 図３３に示した出力部７７００の構成を示
す概略ブロック図である。

【図３６】 ラッチ回路ＬＴ７２０の構成を示す概略ブ
ロック図である。

【図３７】 実施の形態２の半導体記憶装置１０００に
おけるテスト回路の構成を説明するための第１の概略ブ
ロック図である。

【図３８】 実施の形態２の半導体記憶装置１０００に
おけるテスト回路の構成を説明するための第２の概略ブ
ロック図である。

【図３９】 メモリアレイ部８０１０に対して設けられ
る冗長回路の構成を示す概略ブロック図である。

【符号の説明】

１１ 制御信号入力端子群、１３ アドレス信号入力端
子群、１５ データ入出力端子群、１８ 外部電源端
子、１９ 外部接地端子、２６ コントロール回路、３
０ アドレスバッファ、４０ 行デコーダ、４２ スペ
アロウデコーダ、４５ ワード線ドライバ、５０ 列デ
コーダ、５２ スペアコラムデコーダ、５４ コラム選
択線、６０ センスアンプ、７０ 内部電位発生回路、
７２ 内部制御信号バス、７６ データバス、８０ 読
出アンプ／書込ドライバ、８５ 入出力バッファ、１０
０ メモリセルアレイ、２００ 列選択ゲート、１００
０ＤＡＲＭ、２０００ ＢＩＳＴ回路、３０００ アド
レス置換判定部、３１００．１〜３１００．６ 置換判
定部、ＲＭ１〜ＲＭ６ ロウアドレス記憶部、ＣＭ１〜
ＣＭ６ コラムアドレス記憶部。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 各々が記憶データを保持するための複数
   のメモリセルが行列状に配置されるメモリセルアレイを
   備え、 前記メモリセルアレイは、複数のサブメモリセルアレイ
   に分割され、 各前記サブメモリセルアレイは、 複数の正規メモリセルを含む正規メモリセルアレイと、 複数の予備メモリセルを含む予備メモリセルアレイとを
   含み、 アドレス信号に応じて、前記サブメモリセルアレイごと
   に一括して複数の前記メモリセルを選択するためのメモ
   リセル選択回路と、 選択された前記メモリセルとの間で前記記憶データを授
   受するためのデータ伝達回路と、 前記サブメモリセルアレイごとに設けられ、前記正規メ
   モリセル中の不良メモリセルを検出し、いずれの前記予
   備メモリセルで置換するかを決定する複数のテスト回路
   とをさらに備え、 各前記テスト回路は、 前記メモリセルを順次選択するための前記アドレス信号
   を生成し、テスト書込み動作において選択された前記メ
   モリセルに書込むテストデータと、テスト読出動作にお
   いて前記メモリセルから読み出されるべき期待値データ
   とを生成する信号生成回路と、 前記テスト読出動作において、前記選択されたメモリセ
   ルからの記憶データと前記期待値データとを比較する比
   較回路と、 前記比較回路の比較結果に応じて、不良メモリセルに対
   応する不良アドレスを記憶するためのアドレス記憶回路
   と、 前記アドレス記憶回路に保持された前記不良アドレスに
   応じて、いずれの前記予備メモリセルで置換するかを判
   定する判定回路とを含み、 前記判定回路に制御されて、前記アドレス記憶回路は、
   順次検出される不良アドレスのうち、すでに記憶されて
   いる不良アドレスと異なる不良アドレスを選択的に記憶
   する、半導体集積回路装置。
2. 【請求項２】 前記アドレス記憶回路は、すでに記憶さ
   れている不良アドレスと異なる不良アドレスに加えて、
   一括して選択される前記複数のメモリセルのうちの不良
   メモリセルを特定するためのデータも記憶する、請求項
   １記載の半導体集積回路装置。
3. 【請求項３】 前記判定回路は、 一括して選択される前記複数のメモリセルのうち、複数
   のメモリセルが不良である場合、予め定められた順序で
   不良メモリセルが検出されたものとして、前記アドレス
   記憶回路に記憶させる、請求項２記載の半導体集積回路
   装置。
4. 【請求項４】 前記予備メモリセルアレイは、 少なくとも１つの予備メモリセル行と少なくとも１つの
   予備メモリセル列とを含み、 前記判定回路は、 一括して選択される前記複数のメモリセルのうち、複数
   のメモリセルが不良である場合、予め定められた優先順
   位に従って、予備メモリセル行で置換されるべき不良ア
   ドレスと予備メモリセル列で置換されるべき不良アドレ
   スとを、前記アドレス記憶回路に記憶させる、請求項２
   記載の半導体集積回路装置。
5. 【請求項５】 前記予備メモリセルアレイは、 ｍ個（ｍ：自然数）の予備メモリセル行と、 ｎ個（ｎ：自然数）の予備メモリセル列とを有し、 前記判定回路は、 前記ｍ個の予備メモリセル行と前記ｎ個の予備メモリセ
   ル列とを、前記不良メモリセルを含む正規メモリセル行
   または正規メモリセル列と順次置換するステップの順序
   の組合せのぞれぞれに対応して設けられる複数の置換判
   定部を含み、 前記アドレス記憶回路は、 前記複数の置換判定部にぞれぞれ対応して設けられ、前
   記不良アドレスのうちｍ個の不良行アドレスを記憶する
   ためのｍ個の記憶セル列と、 前記複数の置換判定部にぞれぞれ対応して設けられ、前
   記不良アドレスのうちｎ個の不良列アドレスを記憶する
   ためのｎ個の記憶セル列とを含み、 各前記置換判定部は、対応する前記ｍ個の記憶セル列と
   前記ｎ個の記憶セル列とを、すでに記憶されている前記
   不良行アドレスまたは前記不良列アドレスとは行アドレ
   スおよび列アドレスの双方が異なる不良メモリセルが検
   出されたときに、対応するステップの順序に従って活性
   化する、請求項１〜３いずれか１項に記載の半導体集積
   回路装置。
6. 【請求項６】 前記ｍ個の記憶セル列の各々は、 前記信号生成回路の生成する行アドレス信号の各ビット
   データを受けて、すでに記憶しているビットデータとの
   比較を行なう複数の第１の比較記憶セルと、 前記第１の比較記憶セルの比較結果を伝達する第１の一
   致検出線と、 前記第１の比較記憶セルへの前記ビットデータの書込み
   を指示するための第１の書込み選択線とを有し、 前記ｎ個の記憶セル列の各々は、 前記信号生成回路の生成する列アドレス信号の各ビット
   データを受けて、すでに記憶しているビットデータとの
   比較を行なう複数の第２の比較記憶セルと、 前記第２の比較記憶セルの比較結果を伝達する第２の一
   致検出線と、 前記第２の比較記憶セルへの前記ビットデータの書込み
   を指示するための第２の書込み選択線とを有し、 前記置換判定部は、前記第１および第２の一致検出線に
   より伝達された比較結果に基づいて、前記対応するステ
   ップの順序に従って、前記第１のおよび第２の書込み選
   択線を選択的に活性化する、請求項５記載の半導体集積
   回路装置。
7. 【請求項７】 前記アドレス信号のビットデータは、相
   補信号として前記第１および第２の比較記憶セルにそれ
   ぞれ与えられ、 前記記憶セル列の各々は、 対応する一致検出線のレベルをプリチャージするプリチ
   ャージ回路を含み、 各前記第１および第２の比較記憶セルは、 第１および第２の入力ノードを有し、対応するビットデ
   ータを相補的に記憶するための双安定素子と、 前記双安定素子の第１の入力ノードと前記相補信号の一
   方とを、前記第１または第２の書込み選択線のうちの対
   応する一方の活性化に応じて結合する第１のアクセスト
   ランジスタと、 前記双安定素子の第２の入力ノードと前記相補信号の他
   方とを、前記第１または第２の書込み選択線のうちの前
   記対応する一方の活性化に応じて結合する第２のアクセ
   ストランジスタと、 前記相補信号の一方と前記第２の入力ノードの電位レベ
   ルとに応じて、前記対応する一致検出線を放電する第１
   の放電回路と、 前記相補信号の他方と前記第１の入力ノードの電位レベ
   ルとに応じて、前記対応する一致検出線を放電する第２
   の放電回路とを含む、請求項６記載の半導体集積回路装
   置。