JP2003018840A - Switching power unit and control circuit used therefor, and method of controlling switching power unit - Google Patents
Switching power unit and control circuit used therefor, and method of controlling switching power unitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、スイッチング電源
装置及びこれに用いられる制御回路に関し、さらに詳細
には、位相シフト制御方式を用いたスイッチング電源装
置及びこれに用いられる制御回路に関する。また本発明
は、スイッチング電源装置の制御方法に関し、さらに詳
細には、位相シフト制御方式によるスイッチング電源装
置の制御方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switching power supply device and a control circuit used therein, and more particularly to a switching power supply device using a phase shift control method and a control circuit used therein. The present invention also relates to a switching power supply control method, and more particularly to a switching power supply control method using a phase shift control method.
【０００２】[0002]
【従来の技術】従来より、スイッチング電源装置とし
て、いわゆるＤＣ／ＤＣコンバータが知られている。代
表的なＤＣ／ＤＣコンバータは、スイッチング回路を用
いて直流入力を一旦交流に変換した後、トランスを用い
てこれを変圧（昇圧または降圧）し、さらに、出力回路
を用いてこれを直流に変換する装置であり、これによっ
て入力電圧とは異なる電圧を持った直流出力を得ること
ができる。ここで、大容量が要求されるスイッチング電
源装置のスイッチング回路としては、いわゆるフルブリ
ッジ回路が用いられることが一般的であるが、この種の
スイッチング回路において発生するスイッチング損失を
低減可能な駆動方式として、いわゆる位相シフト制御方
式が知られている。2. Description of the Related Art So-called DC / DC converters have been known as switching power supply devices. In a typical DC / DC converter, a DC input is once converted into an AC using a switching circuit, then this is transformed (boosted or stepped down) with a transformer, and then this is converted into DC using an output circuit. This is a device for producing a direct current output having a voltage different from the input voltage. Here, a so-called full-bridge circuit is generally used as a switching circuit of a switching power supply device that requires a large capacity, but as a drive system capable of reducing the switching loss generated in this type of switching circuit. A so-called phase shift control method is known.
【０００３】図１０は、従来のスイッチング電源装置１
０を示す回路図である。FIG. 10 shows a conventional switching power supply device 1.
It is a circuit diagram which shows 0.
【０００４】図１０に示されるように、従来のスイッチ
ング電源装置１０は、入力電源１１の両端間に接続され
た入力コンデンサ１２と、第１〜第４のトランジスタ１
３〜１６からなるスイッチング回路１７と、トランス１
８と、ダイオード１９及び２０からなる整流回路２１
と、インダクタ２２及びコンデンサ２３からなる平滑回
路２４と、スイッチング回路１７の動作を制御する制御
回路２５とを備えており、平滑回路２４の出力は負荷２
６に接続されている。また、スイッチング回路１７と入
力コンデンサ１２との間には、配線に起因する寄生イン
ダクタンス２７が存在している。As shown in FIG. 10, a conventional switching power supply device 10 includes an input capacitor 12 connected between both ends of an input power supply 11 and first to fourth transistors 1.
A switching circuit 17 composed of 3 to 16 and a transformer 1
8 and a rectifying circuit 21 including diodes 19 and 20
A smoothing circuit 24 including an inductor 22 and a capacitor 23, and a control circuit 25 that controls the operation of the switching circuit 17, and the output of the smoothing circuit 24 is the load 2
Connected to 6. Further, a parasitic inductance 27 due to the wiring exists between the switching circuit 17 and the input capacitor 12.
【０００５】制御回路２５は平滑回路２４からの出力電
圧Ｖｏを監視し、これに基づいて出力電圧Ｖｏが所定の
値となるようスイッチング回路１７の動作を制御する回
路であり、位相シフト制御方式によってその出力信号Ｐ
ｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄを生成している。このよ
うな位相シフト制御を行う制御回路としては、例えば、
米国特許第５，２９１，３８４号公報に記載された制御
回路が知られている。The control circuit 25 is a circuit that monitors the output voltage Vo from the smoothing circuit 24 and controls the operation of the switching circuit 17 so that the output voltage Vo becomes a predetermined value based on the output voltage Vo. Its output signal P
pulse-A to Pulse-D are generated. As a control circuit for performing such phase shift control, for example,
The control circuit described in US Pat. No. 5,291,384 is known.
【０００６】図１１は、従来のスイッチング電源装置１
０の動作を示すタイミング図である。FIG. 11 shows a conventional switching power supply device 1.
FIG. 6 is a timing chart showing the operation of 0.
【０００７】図１１に示されるように、位相シフト制御
においては、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ−Ｂは、所定
のデッドタイムをはさんで交互にハイレベルとなり、Ｐ
ｕｌｓｅ−Ｃは、Ｐｕｌｓｅ−Ｂに対して位相シフトさ
れ、Ｐｕｌｓｅ−Ｄは、Ｐｕｌｓｅ−Ａに対して位相シ
フトされる。ここで、トランス１８の１次側の電圧Ｖｍ
ｔの波形は、Ｐｕｌｓｅ−Ａに対するＰｕｌｓｅ−Ｄの
位相シフト量、並びに、Ｐｕｌｓｅ−Ｂに対するＰｕｌ
ｓｅ−Ｃの位相シフト量によって決まる。具体的には、
図１１に示されるように、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ
−Ｄがいずれもハイレベルとなっている期間において
は、第１のトランジスタ１３及び第４のトランジスタ１
６の両方がオン状態となるため、トランス１８の１次側
の電圧ＶｍｔはＶｉｎとなる一方、Ｐｕｌｓｅ−ＢとＰ
ｕｌｓｅ−Ｃがいずれもハイレベルとなっている期間に
おいては、第２のトランジスタ１４及び第３のトランジ
スタ１５の両方がオン状態となるため、トランス１８の
１次側の電圧Ｖｍｔは−Ｖｉｎとなる。その他の期間に
おいては、トランス１８の１次側の電圧Ｖｍｔはゼロで
ある。As shown in FIG. 11, in the phase shift control, Pulse-A and Pulse-B are alternately set to a high level across a predetermined dead time, and P-
Pulse-C is phase-shifted with respect to Pulse-B, and Pulse-D is phase-shifted with respect to Pulse-A. Here, the voltage Vm on the primary side of the transformer 18
The waveform of t is the amount of phase shift of Pulse-D with respect to Pulse-A, and the pulse with respect to Pulse-B.
It depends on the amount of phase shift of se-C. In particular,
As shown in FIG. 11, Pulse-A and Pulse-A
During the period in which both -D are at the high level, the first transistor 13 and the fourth transistor 1
Since both 6 are in the ON state, the voltage Vmt on the primary side of the transformer 18 becomes Vin, while Pulse-B and P
During the period in which both ulse-C are at the high level, both the second transistor 14 and the third transistor 15 are turned on, so that the voltage Vmt on the primary side of the transformer 18 becomes -Vin. . In other periods, the voltage Vmt on the primary side of the transformer 18 is zero.
【０００８】したがって、トランス１８の２次側へ伝送
される電力は、Ｐｕｌｓｅ−Ａに対するＰｕｌｓｅ−Ｄ
の位相シフト量及びＰｕｌｓｅ−Ｂに対するＰｕｌｓｅ
−Ｃの位相シフト量によって決まり、入力電源１１の電
圧Ｖｉｎが小さくなると、制御回路２５は、Ｐｕｌｓｅ
−Ａに対するＰｕｌｓｅ−Ｄの位相シフト量及びＰｕｌ
ｓｅ−Ｂに対するＰｕｌｓｅ−Ｃの位相シフト量を減少
させ、これによって、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−
Ｄがいずれもハイレベルとなる期間、並びに、Ｐｕｌｓ
ｅ−Ｂ及びＰｕｌｓｅ−Ｃがいずれもハイレベルとなる
期間を長くする。一方、入力電源１１の電圧Ｖｉｎが大
きくなると、制御回路２５は、Ｐｕｌｓｅ−Ａに対する
Ｐｕｌｓｅ−Ｄの位相シフト量及びＰｕｌｓｅ−Ｂに対
するＰｕｌｓｅ−Ｃの位相シフト量を増大させ、これに
よって、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｄがいずれも
ハイレベルとなる期間、並びに、Ｐｕｌｓｅ−Ｂ及びＰ
ｕｌｓｅ−Ｃがいずれもハイレベルとなる期間を短くす
る。このため、負荷２６が軽負荷状態若しくは無負荷状
態になると、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｄがいず
れもハイレベルとなる期間、並びに、Ｐｕｌｓｅ−Ｂ及
びＰｕｌｓｅ−Ｃがいずれもハイレベルとなる期間はゼ
ロとなり、トランス１８の２次側には電力が伝送されな
い状態とされる。Therefore, the power transmitted to the secondary side of the transformer 18 is Pulse-D for Pulse-A.
Phase shift amount and Pulse-B for Pulse-B
When the voltage Vin of the input power supply 11 becomes smaller depending on the phase shift amount of −C, the control circuit 25 causes the pulse
-Pulse-D phase shift amount with respect to -A and Pul
The amount of phase shift of Pulse-C with respect to se-B is reduced, whereby Pulse-A and Pulse-
Period when D is high level, and Pulse
The period in which both e-B and Pulse-C are at the high level is lengthened. On the other hand, when the voltage Vin of the input power supply 11 increases, the control circuit 25 increases the amount of phase shift of Pulse-D with respect to Pulse-A and the amount of phase shift of Pulse-C with respect to Pulse-B, thereby increasing the amount of Pulse-A. And Pulse-D are both at a high level, and Pulse-B and P
The period in which the pulse-C is at the high level is shortened. Therefore, when the load 26 is in the light load state or the no-load state, the period in which both Pulse-A and Pulse-D are high level, and the period in which both Pulse-B and Pulse-C are high level are It becomes zero, and no electric power is transmitted to the secondary side of the transformer 18.
【０００９】図１２は、軽負荷状態若しくは無負荷状態
における従来のスイッチング電源装置１０の動作を示す
タイミング図である。FIG. 12 is a timing chart showing the operation of the conventional switching power supply device 10 in the light load state or the no load state.
【００１０】図１２に示されるように、従来のスイッチ
ング電源装置１０においては、軽負荷状態若しくは無負
荷状態になると、Ｐｕｌｓｅ−Ｃの位相はＰｕｌｓｅ−
Ｂに対して約１８０°（約半周期）シフトし、Ｐｕｌｓ
ｅ−Ｄの位相はＰｕｌｓｅ−Ａに対して約１８０°シフ
トするため、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｄがいず
れもハイレベルとなる期間、並びに、Ｐｕｌｓｅ−Ｂ及
びＰｕｌｓｅ−Ｃがいずれもハイレベルとなる期間はな
くなる。これにより、トランス１８の１次側の電圧Ｖｍ
ｔはゼロに固定される。このとき、従来のスイッチング
電源装置１０においては、図１２に示されるように、Ｐ
ｕｌｓｅ−ＡとＰｕｌｓｅ−Ｃは実質的に同一波形であ
り、Ｐｕｌｓｅ−ＢとＰｕｌｓｅ−Ｄは実質的に同一波
形となっている。As shown in FIG. 12, in the conventional switching power supply device 10, when a light load state or a no load state is set, the phase of Pulse-C is Pulse-C.
Shifted about 180 ° (about half a cycle) with respect to B
Since the phase of e-D shifts by about 180 ° with respect to Pulse-A, the period in which both Pulse-A and Pulse-D are at a high level, and both Pulse-B and Pulse-C are at a high level. There will be no period. As a result, the voltage Vm on the primary side of the transformer 18
t is fixed at zero. At this time, in the conventional switching power supply device 10, as shown in FIG.
Pulse-A and Pulse-C have substantially the same waveform, and Pulse-B and Pulse-D have substantially the same waveform.
【００１１】制御回路２５によるこのような制御は、制
御回路２５内において生成されるのこぎり波のレベルと
出力電圧Ｖｏに対応する内部信号のレベルとの比較に基
づいて行われる。この場合、制御回路２５内で生成され
るのこぎり波の周期は、クロック信号の周期と一致して
おり、クロック信号がハイレベルとなっている期間にお
いてのこぎり波のレベルは最低レベルを維持し、クロッ
ク信号がローレベルとなっている期間においてのこぎり
波のレベルは直線的に増大する。Such control by the control circuit 25 is performed based on the comparison between the level of the sawtooth wave generated in the control circuit 25 and the level of the internal signal corresponding to the output voltage Vo. In this case, the cycle of the sawtooth wave generated in the control circuit 25 matches the cycle of the clock signal, and the level of the sawtooth wave is maintained at the minimum level during the period when the clock signal is at the high level. The level of the sawtooth wave increases linearly during the period when the signal is at the low level.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、同公報
に記載された制御回路２５を用いた従来のスイッチング
電源装置１０においては、出力電圧Ｖｏに対応する内部
信号のレベルとのこぎり波のレベルとの比較を、のこぎ
り波の最小レベルから最大レベルの全領域に亘って有効
に行うことができないか、或いは、トランス１８の１次
側電圧Ｖｍｔを入力電圧Ｖｉｎ（−Ｖｉｎ）とすべき期
間の最小値（出力パルスの最小幅）を実質的に無限小ま
で制御することができないという問題があった。以下こ
れについて、詳細に説明する。However, in the conventional switching power supply device 10 using the control circuit 25 described in the publication, the level of the internal signal corresponding to the output voltage Vo is compared with the level of the sawtooth wave. Cannot be effectively performed over the entire region of the sawtooth wave from the minimum level to the maximum level, or the minimum value ((Vin) of the primary side voltage Vmt of the transformer 18 during the period in which the input voltage Vin (-Vin) should be used. There is a problem in that the minimum width of the output pulse) cannot be controlled to a practically infinitesimal size. This will be described in detail below.
【００１３】同公報に記載された制御回路２５を用いた
場合、トランス１８の１次側電圧である出力パルスは、
Ｐｕｌｓｅ−ＡまたはＰｕｌｓｅ−Ｂの立ち上がりエッ
ジが現れてから、のこぎり波のレベルが出力電圧Ｖｏに
対応する内部信号のレベルを超えるまでの期間において
発生するが、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｂの立ち
上がりエッジは、同公報に記載されているようにクロッ
ク信号の立ち上がりエッジが現れてから所定期間経過後
に現れる。ここで、クロック信号の立ち上がりエッジが
現れてからＰｕｌｓｅ−ＡまたはＰｕｌｓｅ−Ｂの立ち
上がりエッジが現れるまでの期間は、いわゆるデッドタ
イムである。When the control circuit 25 described in the publication is used, the output pulse which is the primary side voltage of the transformer 18 is
This occurs in the period from the appearance of the rising edge of Pulse-A or Pulse-B until the level of the sawtooth exceeds the level of the internal signal corresponding to the output voltage Vo, but the rising edges of Pulse-A and Pulse-B. Appears after a lapse of a predetermined period from the appearance of the rising edge of the clock signal as described in the publication. Here, the period from the appearance of the rising edge of the clock signal to the appearance of the rising edge of Pulse-A or Pulse-B is a so-called dead time.
【００１４】図１３は、同公報に記載された制御回路２
５において、クロック信号のパルス幅（ハイレベル期
間）よりもデッドタイムの方が長い場合における、出力
電圧Ｖｏに対応する内部信号のレベルと比較可能なのこ
ぎり波のレベル領域、並びに、出力パルスの最小幅につ
いて説明するためのタイミング図である。FIG. 13 shows a control circuit 2 described in the publication.
5, when the dead time is longer than the pulse width (high level period) of the clock signal, the level region of the sawtooth wave that can be compared with the level of the internal signal corresponding to the output voltage Vo, and the maximum of the output pulse. It is a timing diagram for explaining a narrow width.
【００１５】図１３に示されるように、同公報に記載さ
れた制御回路２５において、クロック信号のパルス幅
（ハイレベル期間）よりもデッドタイムの方が長い場
合、デッドタイム中においてのこぎり波のレベルの上昇
が始まることから、Ｐｕｌｓｅ−ＡまたはＰｕｌｓｅ−
Ｂの立ち上がりエッジが出現するタイミング（デッドタ
イムが終了するタイミング）においては、のこぎり波の
レベルは既にその最小レベルよりも所定レベルＶｔだけ
上昇している。As shown in FIG. 13, in the control circuit 25 described in the publication, when the dead time is longer than the pulse width (high level period) of the clock signal, the level of the sawtooth wave during the dead time. Pulse-A or Pulse-
At the timing when the rising edge of B appears (the timing when the dead time ends), the level of the sawtooth wave has already risen by a predetermined level Vt above its minimum level.
【００１６】ところが、上述のとおり、トランス１８の
１次側電圧である出力パルスは、Ｐｕｌｓｅ−Ａまたは
Ｐｕｌｓｅ−Ｂの立ち上がりエッジが現れてから、のこ
ぎり波のレベルが出力電圧Ｖｏに対応する内部信号のレ
ベルを超えるまでの期間において発生することから、出
力電圧Ｖｏに対応する内部信号のレベルが上記所定レベ
ルＶｔ以下である場合には出力パルスは発生しない。す
なわち、従来の制御回路２５においては、出力電圧Ｖｏ
に対応する内部信号のレベルとのこぎり波のレベルとの
比較が、のこぎり波の最小レベルから上記所定レベルＶ
ｔまでの領域においては有効に行われず、のこぎり波の
レベルが上記所定レベルＶｔを超える領域においてのみ
当該比較を有効に行うことが可能となる。However, as described above, the output pulse, which is the primary side voltage of the transformer 18, has a sawtooth wave level corresponding to the output voltage Vo after the rising edge of Pulse-A or Pulse-B appears. Is generated in a period until the level exceeds the level, the output pulse is not generated when the level of the internal signal corresponding to the output voltage Vo is equal to or lower than the predetermined level Vt. That is, in the conventional control circuit 25, the output voltage Vo
Is compared with the level of the sawtooth wave from the minimum level of the sawtooth wave to the predetermined level V
The comparison is not performed effectively in the region up to t, and the comparison can be performed effectively only in the region where the sawtooth wave level exceeds the predetermined level Vt.
【００１７】このように、制御回路２５において、クロ
ック信号のパルス幅（ハイレベル期間）よりもデッドタ
イムの方が長い場合には、出力電圧Ｖｏに対応する内部
信号のレベルと比較可能なのこぎり波のレベルが、所定
の領域（＞Ｖｔ）に制限されることが分かる。一方、出
力パルスの最小幅については、実質的に無限小まで制御
することが可能である。As described above, in the control circuit 25, when the dead time is longer than the pulse width (high level period) of the clock signal, the sawtooth wave which can be compared with the level of the internal signal corresponding to the output voltage Vo. It can be seen that the level of is limited to a predetermined area (> Vt). On the other hand, the minimum width of the output pulse can be controlled to a practically infinitesimal size.
【００１８】図１４は、同公報に記載された制御回路２
５において、クロック信号のパルス幅（ハイレベル期
間）よりもデッドタイムの方が短い場合における、出力
電圧Ｖｏに対応する内部信号のレベルと比較可能なのこ
ぎり波のレベル領域、並びに、出力パルスの最小幅につ
いて説明するためのタイミング図である。FIG. 14 shows the control circuit 2 described in the publication.
5, when the dead time is shorter than the pulse width (high level period) of the clock signal, the level region of the sawtooth wave that can be compared with the level of the internal signal corresponding to the output voltage Vo, and the maximum of the output pulse. It is a timing diagram for explaining a narrow width.
【００１９】図１４に示されるように、同公報に記載さ
れた制御回路２５において、クロック信号のパルス幅
（ハイレベル期間）よりもデッドタイムの方が短い場
合、のこぎり波のレベルが最小レベルとなっている期間
において、Ｐｕｌｓｅ−ＡまたはＰｕｌｓｅ−Ｂの立ち
上がりエッジが出現する。すなわち、のこぎり波のレベ
ルが最小レベルとなっている期間において、デッドタイ
ムが終了する。したがって、この場合には、出力電圧Ｖ
ｏに対応する内部信号のレベルとのこぎり波のレベルと
の比較を、のこぎり波の最小レベルから最大レベルの実
質的全領域に亘って有効に行うことが可能となる。As shown in FIG. 14, in the control circuit 25 described in the publication, when the dead time is shorter than the pulse width (high level period) of the clock signal, the sawtooth wave level is the minimum level. The rising edge of Pulse-A or Pulse-B appears in the period in which it becomes. That is, the dead time ends during the period when the level of the sawtooth wave is at the minimum level. Therefore, in this case, the output voltage V
It is possible to effectively compare the level of the internal signal corresponding to o with the level of the sawtooth wave over substantially the entire region from the minimum level to the maximum level of the sawtooth wave.
【００２０】ところが、上述のとおり、トランス１８の
１次側電圧である出力パルスは、Ｐｕｌｓｅ−Ａまたは
Ｐｕｌｓｅ−Ｂの立ち上がりエッジが現れてから、のこ
ぎり波のレベルが出力電圧Ｖｏに対応する内部信号のレ
ベルを超えるまでの期間において発生することから、出
力パルスの最小幅は、Ｐｕｌｓｅ−ＡまたはＰｕｌｓｅ
−Ｂの立ち上がりエッジが現れてからクロック信号の立
ち下がりエッジが現れるまでの期間に制限され、それ以
下の幅を持った出力パルスを発生させることはできな
い。However, as described above, the output pulse, which is the primary side voltage of the transformer 18, has a sawtooth wave level corresponding to the output voltage Vo after the rising edge of Pulse-A or Pulse-B appears. Since it occurs in the period until the level exceeds the level of, the minimum width of the output pulse is Pulse-A or Pulse-A.
It is limited to the period from the appearance of the rising edge of -B to the appearance of the falling edge of the clock signal, and it is not possible to generate an output pulse having a width smaller than that.
【００２１】このように、制御回路２５において、クロ
ック信号のパルス幅（ハイレベル期間）よりもデッドタ
イムの方が短い場合には、出力パルスの最小幅が制限さ
れ、無限小まで制御することはできない。一方、出力電
圧Ｖｏに対応する内部信号のレベルとのこぎり波のレベ
ルとの比較は、のこぎり波の最小レベルから最大レベル
の実質的全領域に亘って有効に行うことが可能である。As described above, in the control circuit 25, when the dead time is shorter than the pulse width (high level period) of the clock signal, the minimum width of the output pulse is limited, and it is possible to control to an infinitesimal small value. Can not. On the other hand, the comparison between the level of the internal signal corresponding to the output voltage Vo and the level of the sawtooth wave can be effectively performed over substantially the entire region from the minimum level to the maximum level of the sawtooth wave.
【００２２】以上から明らかなように、同公報に記載さ
れた制御回路２５においては、クロック信号のパルス幅
（ハイレベル期間）とデッドタイムとが等しければ、出
力電圧Ｖｏに対応する内部信号のレベルとのこぎり波の
レベルとの比較をのこぎり波の最小レベルから最大レベ
ルの実質的全領域に亘って有効に行うことができ、且
つ、出力パルスの最小幅を実質的に無限小まで制御する
ことができる。しかしながら、クロック信号のパルス幅
（ハイレベル期間）は、ユーザによって自由に変更する
ことができない一方、デッドタイムは、スイッチング電
源装置１０の特性に大きく関わる要素であることから、
これをクロック信号のパルス幅（ハイレベル期間）との
関係のみにおいて自由に設定することはできない。この
ため、同公報に記載された制御回路２５において、クロ
ック信号のパルス幅（ハイレベル期間）とデッドタイム
とを完全に一致させることは困難である。As is apparent from the above, in the control circuit 25 described in the publication, if the pulse width (high level period) of the clock signal is equal to the dead time, the level of the internal signal corresponding to the output voltage Vo It is possible to effectively compare the sawtooth wave level with the sawtooth wave from the minimum level to the maximum level of the sawtooth wave, and to control the minimum width of the output pulse to a substantially infinitesimal size. it can. However, while the pulse width (high-level period) of the clock signal cannot be freely changed by the user, the dead time is a factor greatly related to the characteristics of the switching power supply device 10.
This cannot be freely set only in relation to the pulse width (high level period) of the clock signal. Therefore, in the control circuit 25 described in the publication, it is difficult to completely match the pulse width (high level period) of the clock signal with the dead time.
【００２３】このため、従来のスイッチング電源装置１
０においては、スイッチング回路１７の制御を高精度で
行うことは困難であった。Therefore, the conventional switching power supply unit 1
At 0, it was difficult to control the switching circuit 17 with high accuracy.
【００２４】したがって、本発明の目的は、スイッチン
グ回路の制御が高精度に行われるスイッチング電源装置
を提供することである。Therefore, an object of the present invention is to provide a switching power supply device in which control of a switching circuit is performed with high accuracy.
【００２５】また、本発明の他の目的は、スイッチング
電源装置に用いられる制御回路であって、スイッチング
電源装置に含まれるスイッチング回路を高精度に制御す
ることができる制御回路を提供することである。Another object of the present invention is to provide a control circuit used in a switching power supply device, which can control the switching circuit included in the switching power supply device with high accuracy. .
【００２６】また、本発明のさらに他の目的は、スイッ
チング電源装置に含まれるスイッチング回路を高精度に
制御することができるスイッチング電源装置の制御方法
を提供することである。Still another object of the present invention is to provide a control method of a switching power supply device capable of controlling a switching circuit included in the switching power supply device with high accuracy.
【００２７】[0027]
【課題を解決するための手段】本発明のかかる目的は、
トランスと、前記トランスの１次側に設けられ、第１及
び第２のアームを含むフルブリッジ型のスイッチング回
路と、前記トランスの２次側に設けられた出力回路と、
前記スイッチング回路を位相シフト制御する制御回路と
を備えるスイッチング電源装置であって、前記制御回路
は、前記第１のアームを駆動する出力信号をクロック信
号に基づいて生成し、前記第２のアームを駆動する出力
信号を前記第１のアームのデッドタイムにおいて活性化
される内部信号に基づいて生成することを特徴とするス
イッチング電源装置によって達成される。The object of the present invention is to:
A transformer, a full-bridge type switching circuit provided on the primary side of the transformer and including first and second arms, and an output circuit provided on the secondary side of the transformer,
A switching power supply device, comprising: a control circuit for performing phase shift control on the switching circuit, wherein the control circuit generates an output signal for driving the first arm based on a clock signal, and controls the second arm. The present invention is achieved by a switching power supply device characterized in that an output signal to be driven is generated based on an internal signal activated in the dead time of the first arm.
【００２８】本発明の好ましい実施態様においては、前
記制御回路が、前記内部信号に応答してのこぎり波を生
成するのこぎり波生成手段と、前記出力回路の出力電圧
若しくはこれに対応する電圧と第１の基準電圧とを比較
し、これに基づいて第１の比較信号を生成する誤差アン
プと、前記第１の比較信号と第２の基準電圧とを比較
し、これに基づいて第２の比較信号を生成する第１のコ
ンパレータと、前記第１の比較信号と前記のこぎり波と
を比較し、これに基づいて第３の比較信号を生成する第
２のコンパレータと、少なくとも前記第２の比較信号及
び前記第３の比較信号に基づいて前記第２のアームを駆
動する出力信号を生成する手段とを含む。In a preferred embodiment of the present invention, the control circuit comprises a sawtooth wave generating means for generating a sawtooth wave in response to the internal signal, an output voltage of the output circuit or a voltage corresponding thereto and a first voltage. Of the first comparison signal and an error amplifier that generates a first comparison signal based on the comparison result and the first comparison signal and the second reference voltage, and the second comparison signal based on the comparison result. And a second comparator that compares the first comparison signal with the sawtooth wave and generates a third comparison signal based on the first comparator and at least the second comparison signal and Means for generating an output signal for driving the second arm based on the third comparison signal.
【００２９】本発明のさらに好ましい実施態様において
は、前記第１のコンパレータがヒステリシスを有してい
る。In a further preferred aspect of the present invention, the first comparator has a hysteresis.
【００３０】本発明のさらに好ましい実施態様において
は、前記スイッチング回路に含まれる前記各スイッチに
対してそれぞれ並列に設けられた複数のコンデンサ及び
複数のスナバ回路と、前記第１のアームと前記トランス
との間に挿入されたインダクタとをさらに備える。In a further preferred aspect of the present invention, a plurality of capacitors and a plurality of snubber circuits are provided in parallel with each of the switches included in the switching circuit, the first arm and the transformer. And an inductor inserted between the two.
【００３１】本発明の前記目的はまた、フルブリッジ型
のスイッチング回路を含むスイッチング電源装置を位相
シフト制御するための制御回路であって、交互にハイレ
ベルとなる一対の第１の内部信号を生成する第１の手段
と、前記第１の内部信号を受け、これに第１のデッドタ
イムを与えることによって前記スイッチング電源装置の
第１のアームを駆動する一対の第１の出力信号を生成す
る第２の手段と、前記第１のデッドタイムに基づいての
こぎり波を生成する第３の手段と、少なくとも前記スイ
ッチング電源装置の出力電圧及び前記のこぎり波に基づ
き、交互にハイレベルとなる一対の第２の内部信号を生
成する第４の手段と、前記第２の内部信号を受け、これ
に第２のデッドタイムを与えることによって前記スイッ
チング電源装置の第２のアームを駆動する一対の第２の
出力信号を生成する第５の手段とを備える制御回路によ
って達成される。The above object of the present invention is also a control circuit for controlling a phase shift of a switching power supply device including a full-bridge type switching circuit, which generates a pair of first internal signals which are alternately at a high level. And a first means for receiving the first internal signal and giving a first dead time to the first internal signal to generate a pair of first output signals for driving the first arm of the switching power supply device. 2 means, a third means for generating a sawtooth wave based on the first dead time, and a pair of second second portions that are alternately at a high level based on at least the output voltage of the switching power supply device and the sawtooth wave. Means for generating an internal signal of the switching power supply device by receiving the second internal signal and giving a second dead time to the second internal signal. It is accomplished by a control circuit and a fifth means for generating a pair of second output signal for driving the second arm.
【００３２】本発明の好ましい実施態様においては、前
記第３の手段が、前記第１のデッドタイムにおいて活性
状態となる第３の内部信号を生成する論理回路と、前記
第３の内部信号が活性状態となっている期間において前
記のこぎり波を最小レベルとするランプ回路とを含む。[0032] In a preferred aspect of the present invention, the third means activates a logic circuit for generating a third internal signal which is activated in the first dead time, and the third internal signal is activated. A ramp circuit that minimizes the sawtooth wave during the period in which the state is in the state.
【００３３】本発明のさらに好ましい実施態様において
は、前記ランプ回路は、前記第３の内部信号が非活性状
態となっている期間において前記のこぎり波のレベルを
上昇させる。In a further preferred aspect of the present invention, the ramp circuit increases the level of the sawtooth wave during a period in which the third internal signal is inactive.
【００３４】本発明の前記目的はまた、いずれも高位側
スイッチ及び低位側スイッチからなる第１及び第２のア
ームを備えるスイッチング電源装置を制御する制御回路
であって、前記第１のアームを構成する高位側スイッチ
及び前記第１のアームを構成する低位側スイッチを交互
にオンさせる第１の手段と、前記第１のアームを構成す
る高位側スイッチがターンオンするタイミング及び前記
第１のアームを構成する低位側スイッチがターンオンす
るタイミングにおいて上昇を開始するのこぎり波を生成
する第２の手段と、少なくとも前記スイッチング電源装
置の出力電圧及び前記のこぎり波に基づき、前記第２の
アームを構成する高位側スイッチ及び前記第２のアーム
を構成する低位側スイッチを制御する第３の手段とを備
える制御回路によって達成される。The above object of the present invention is also a control circuit for controlling a switching power supply device having first and second arms each of which is composed of a high-side switch and a low-side switch, and which constitutes the first arm. Means for alternately turning on the high-side switch that constitutes the first arm and the low-side switch that constitutes the first arm, the timing when the high-side switch that constitutes the first arm turns on, and the first arm Means for generating a sawtooth wave that starts to rise at the timing of turning on the low side switch, and a high side switch that constitutes the second arm based on at least the output voltage of the switching power supply device and the sawtooth wave. And a third means for controlling the low-side switch that constitutes the second arm. It is achieved Te.
【００３５】本発明の前記目的はまた、フルブリッジ型
のスイッチング回路を含むスイッチング電源装置の駆動
方法であって、前記スイッチング回路の第１のアームの
デッドタイムを検出し、検出されたデッドタイムに基づ
いてのこぎり波を生成し、少なくとも前記スイッチング
電源装置の出力電圧及び前記のこぎり波に基づいて前記
スイッチング回路の第２のアームを駆動する出力信号を
生成することを特徴とするスイッチング電源装置の駆動
方法によって達成される。The object of the present invention is also a method of driving a switching power supply device including a full-bridge type switching circuit, wherein the dead time of the first arm of the switching circuit is detected, and the dead time detected is detected. A sawtooth wave is generated based on the sawtooth wave, and an output signal for driving the second arm of the switching circuit is generated based on at least the output voltage of the switching power supply apparatus and the sawtooth wave. Achieved by
【００３６】[0036]
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の好ましい実施態様について詳細に説明する。DETAILED DESCRIPTION OF THE INVENTION Referring to the accompanying drawings,
A preferred embodiment of the present invention will be described in detail.
【００３７】図１は、本発明の好ましい実施態様にかか
るスイッチング電源装置３０を示す回路図である。FIG. 1 is a circuit diagram showing a switching power supply device 30 according to a preferred embodiment of the present invention.
【００３８】図１に示されるように、本実施態様にかか
るスイッチング電源装置３０は、入力電源３１の両端間
に接続された入力コンデンサ３２と、第１〜第４のトラ
ンジスタ３３〜３６を含むフルブリッジ型のスイッチン
グ回路３７と、トランス３８と、スイッチング回路３７
とトランス３８との間に挿入されたインダクタ３９と、
ダイオード４０及び４１からなる整流回路４２と、イン
ダクタ４３及びコンデンサ４４からなる平滑回路４５
と、スイッチング回路３７の動作を制御する制御回路４
６と、制御回路４６と第１〜第４のトランジスタ３３〜
３６との間にそれぞれ設けられた第１〜第４の絶縁回路
４７〜５０とを備えており、整流回路４２及び平滑回路
４５からなる出力回路は、負荷５１に接続されている。
また、スイッチング回路３７と入力コンデンサ３２との
間には、配線に起因する寄生インダクタンス６８が存在
している。ここで、第１〜第４の絶縁回路４７〜５０
は、スイッチング電源装置３０の１次側回路と２次側回
路との絶縁状態を確保しつつ、制御回路４６より出力さ
れる出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄを第１〜
第４のトランジスタ３３〜３６のゲートにそれぞれ供給
する回路である。As shown in FIG. 1, the switching power supply device 30 according to the present embodiment includes a full power supply including an input capacitor 32 connected between both ends of an input power supply 31 and first to fourth transistors 33 to 36. Bridge type switching circuit 37, transformer 38, switching circuit 37
An inductor 39 inserted between the transformer 38 and the transformer 38,
A rectifying circuit 42 including diodes 40 and 41, and a smoothing circuit 45 including an inductor 43 and a capacitor 44.
And a control circuit 4 for controlling the operation of the switching circuit 37
6, the control circuit 46, and the first to fourth transistors 33 to
The output circuit including the rectifier circuit 42 and the smoothing circuit 45 is connected to the load 51.
Further, a parasitic inductance 68 due to the wiring exists between the switching circuit 37 and the input capacitor 32. Here, the first to fourth insulating circuits 47 to 50
The first to first output signals Pulse-A to Pulse-D output from the control circuit 46 while securing the insulation state between the primary side circuit and the secondary side circuit of the switching power supply device 30.
This is a circuit that supplies the gates of the fourth transistors 33 to 36, respectively.
【００３９】また、図１に示されるように、スイッチン
グ回路３７には、第１〜第４のトランジスタ３３〜３６
に対してそれぞれ並列に接続されたコンデンサ５２〜５
５がさらに含まれており、これらコンデンサ５２〜５５
は、インダクタ３９との共振によって第１〜第４のトラ
ンジスタ３３〜３６のスイッチング損失を低減する役割
を果たす。さらに、スイッチング回路３７には、第１〜
第４のトランジスタ３３〜３６に対してそれぞれ並列に
接続されたスナバ回路５６〜５９がさらに含まれてお
り、これらスナバ回路５６〜５９は、それぞれ抵抗６０
〜６３とコンデンサ６４〜６７の直列回路によって構成
される。スナバ回路５６〜５９は、第１〜第４のトラン
ジスタ３３〜３６に印加されるサージ電圧を緩和する役
割を果たす。Further, as shown in FIG. 1, the switching circuit 37 includes first to fourth transistors 33 to 36.
Capacitors 5 to 5 connected in parallel to
5 is further included and these capacitors 52-55
Plays a role of reducing switching loss of the first to fourth transistors 33 to 36 by resonance with the inductor 39. Further, the switching circuit 37 includes the first to
Further included are snubber circuits 56-59 connected in parallel to the fourth transistors 33-36, respectively.
˜63 and capacitors 64 to 67 are connected in series. The snubber circuits 56 to 59 play a role of reducing the surge voltage applied to the first to fourth transistors 33 to 36.
【００４０】制御回路４６は平滑回路４５からの出力電
圧Ｖｏを監視し、これに基づいて出力電圧Ｖｏが所定の
値となるようスイッチング回路３７の動作を制御する回
路であり、位相シフト制御方式によってその出力信号Ｐ
ｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄを生成している。The control circuit 46 is a circuit that monitors the output voltage Vo from the smoothing circuit 45 and controls the operation of the switching circuit 37 based on the output voltage Vo so that the output voltage Vo becomes a predetermined value. Its output signal P
pulse-A to Pulse-D are generated.
【００４１】図２は、制御回路４６の回路図である。FIG. 2 is a circuit diagram of the control circuit 46.
【００４２】図２に示されるように、制御回路４６は、
クロック信号ＣＬＫを生成する発振器７０を備え、かか
るクロック信号ＣＬＫはデータラッチ回路７１のクロッ
ク入力端子（ＣＫ）に供給される。ここで、発振器７０
によって生成されるクロック信号ＣＬＫの周波数は、周
波数設定信号ＦＲＥＱ．ＳＥＴによって設定することが
できる。データラッチ回路７１の反転出力端子（反転
Ｑ）は、そのデータ入力端子（Ｄ）に接続されているこ
とから、データラッチ回路７１の反転出力端子（反転
Ｑ）より出力される内部信号Ｐｕｌｓｅ−Ａ’の論理レ
ベル及び非反転出力端子（Ｑ）より出力される内部信号
Ｐｕｌｓｅ−Ｂ’の論理レベルは、クロック信号ＣＬＫ
の立ち上がりエッジに応答して反転することになる。As shown in FIG. 2, the control circuit 46 is
The oscillator 70 for generating the clock signal CLK is provided, and the clock signal CLK is supplied to the clock input terminal (CK) of the data latch circuit 71. Here, the oscillator 70
The frequency of the clock signal CLK generated by the frequency setting signal FREQ. It can be set by SET. Since the inverted output terminal (inverted Q) of the data latch circuit 71 is connected to the data input terminal (D), the internal signal Pulse-A output from the inverted output terminal (inverted Q) of the data latch circuit 71. The logic level of the internal signal Pulse-B output from the non-inverting output terminal (Q) and the logic level of the clock signal CLK
It will be inverted in response to the rising edge of.
【００４３】これら内部信号Ｐｕｌｓｅ−Ａ’及び内部
信号Ｐｕｌｓｅ−Ｂ’は、それぞれ第１のデッドタイム
生成回路７２及び第２のデッドタイム生成回路７３に供
給され、これら第１のデッドタイム生成回路７２及び第
２のデッドタイム生成回路７３の出力信号Ｐｕｌｓｅ−
Ａ及び出力信号Ｐｕｌｓｅ−Ｂは、それぞれ図１に示し
た第１及び第２の絶縁回路４７、４８に供給される。The internal signal Pulse-A 'and the internal signal Pulse-B' are supplied to the first dead time generation circuit 72 and the second dead time generation circuit 73, respectively, and the first dead time generation circuit 72 is supplied. And the output signal Pulse− of the second dead time generation circuit 73.
A and the output signal Pulse-B are supplied to the first and second insulating circuits 47 and 48 shown in FIG. 1, respectively.
【００４４】また、制御回路４６は出力信号Ｐｌｕｓｅ
−Ａ及び出力信号Ｐｌｕｓｅ−Ｂを入力とする非論理和
回路（ＮＯＲ）９０及びランプ回路７４を備え、ランプ
回路７４の入力端７４ａと接地電位ＧＮＤとの間には、
非論理和回路（ＮＯＲ）９０の出力である内部信号ＤＥ
ＬＡＹＡ−Ｂをゲートに受けるトランジスタ７５が接続
されている。これにより、ランプ回路７４の入力端７４
ａは、内部信号ＤＥＬＡＹＡ−Ｂがハイレベルとなるた
びに接地され、これに応答してランプ回路７４は、内部
信号ＤＥＬＡＹＡ−Ｂの周期に応答したのこぎり波ＲＡ
ＭＰ−１を生成することができる。Further, the control circuit 46 outputs the output signal Plus.
A non-OR circuit (NOR) 90 that receives −A and the output signal Plus-B is provided, and a ramp circuit 74. Between the input end 74a of the ramp circuit 74 and the ground potential GND,
Internal signal DE which is the output of the non-OR circuit (NOR) 90
A transistor 75 that receives LAYA-B at its gate is connected. As a result, the input terminal 74 of the lamp circuit 74 is
a is grounded each time the internal signal DELAYA-B goes high, and in response to this, the ramp circuit 74 responds to the sawtooth wave RA in response to the cycle of the internal signal DELAYA-B.
MP-1 can be produced.
【００４５】また、制御回路４６は抵抗７６、７７から
なる分圧回路７８を備え、かかる分圧回路７８によっ
て、出力電圧Ｖｏを分圧した誤差電圧Ｅ／Ａ−が生成さ
れる。かかる誤差電圧Ｅ／Ａ−は、誤差アンプ７９の反
転入力端子（−）に供給されて基準電圧Ｖｒｅｆと比較
され、その結果に基づいて第１の比較信号ＣＯＭＰ−１
が生成される。すなわち、誤差アンプ７９の出力である
第１の比較信号ＣＯＭＰ−１の電圧レベルは、誤差電圧
Ｅ／Ａ−と基準電圧Ｖｒｅｆとの大小関係及びその電圧
差に応じて定められ、誤差電圧Ｅ／Ａ−が基準電圧Ｖｒ
ｅｆよりも高ければ高いほど第１の比較信号ＣＯＭＰ−
１の電圧は低くなり、逆に、誤差電圧Ｅ／Ａ−が基準電
圧Ｖｒｅｆよりも低ければ低いほど第１の比較信号ＣＯ
ＭＰ−１の電圧は高くなる。ここで、基準電圧Ｖｒｅｆ
とは、制御回路４６の内部で生成される電圧であり、出
力電圧Ｖｏの目標値に基づいて設定される。The control circuit 46 also includes a voltage dividing circuit 78 including resistors 76 and 77. The voltage dividing circuit 78 divides the output voltage Vo to generate an error voltage E / A-. The error voltage E / A− is supplied to the inverting input terminal (−) of the error amplifier 79 and compared with the reference voltage Vref, and based on the result, the first comparison signal COMP-1.
Is generated. That is, the voltage level of the first comparison signal COMP-1 output from the error amplifier 79 is determined according to the magnitude relationship between the error voltage E / A- and the reference voltage Vref and the voltage difference between them, and the error voltage E / A- is the reference voltage Vr
The higher it is than ef, the first comparison signal COMP-
1 becomes lower, and conversely, the lower the error voltage E / A− is than the reference voltage Vref, the first comparison signal CO
The voltage of MP-1 will be high. Here, the reference voltage Vref
Is a voltage generated inside the control circuit 46 and is set based on the target value of the output voltage Vo.
【００４６】第１の比較信号ＣＯＭＰ−１は、第１のコ
ンパレータ８０の反転入力端子（−）及び第２のコンパ
レータ８１の非反転入力端子（＋）に供給される。第１
のコンパレータ８０の非反転入力端子（＋）には電圧源
８２の出力電圧Ｖ８２が供給されており、これにより、
第１のコンパレータ８０においては、第１の比較信号Ｃ
ＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２より
も高い場合には、その出力である第２の比較信号ＣＯＭ
Ｐ−２はローレベルとなり、第１の比較信号ＣＯＭＰ−
１のレベルが電圧源８２の出力電圧Ｖ８２よりも低い場
合には、その出力である第２の比較信号ＣＯＭＰ−２は
ハイレベルとなる。本明細書においては、第１の比較信
号ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２
よりも高い状態を「通常負荷状態」と呼び、逆に、第１
の比較信号ＣＯＭＰ−１のレベルが電圧源８２の出力電
圧Ｖ８２よりも低い状態を「軽負荷状態」若しくは「無
負荷状態」と呼ぶことがある。The first comparison signal COMP-1 is supplied to the inverting input terminal (-) of the first comparator 80 and the non-inverting input terminal (+) of the second comparator 81. First
The output voltage V82 of the voltage source 82 is supplied to the non-inverting input terminal (+) of the comparator 80 of
In the first comparator 80, the first comparison signal C
When the level of OMP-1 is higher than the output voltage V82 of the voltage source 82, the output of the second comparison signal COM
P-2 becomes low level and the first comparison signal COMP-
When the level of 1 is lower than the output voltage V82 of the voltage source 82, the output of the second comparison signal COMP-2 becomes high level. In this specification, the level of the first comparison signal COMP-1 is the output voltage V82 of the voltage source 82.
The higher state is called the "normal load state", and conversely the first
A state in which the level of the comparison signal COMP-1 is lower than the output voltage V82 of the voltage source 82 may be referred to as a “light load state” or a “no load state”.
【００４７】一方、第２のコンパレータ８１の反転入力
端子（−）には、のこぎり波ＲＡＭＰ−１に電圧源８３
による直流電圧Ｖ８３を重畳した信号ＲＡＭＰ−２が供
給されており、これにより、第２のコンパレータ８１に
おいては、第１の比較信号ＣＯＭＰ−１のレベルが信号
ＲＡＭＰ−２のレベルよりも高い場合には、その出力で
ある第３の比較信号ＣＯＭＰ−３はハイレベルとなり、
第１の比較信号ＣＯＭＰ−１のレベルが信号ＲＡＭＰ−
２のレベルよりも低い場合には、その出力である第３の
比較信号ＣＯＭＰ−３はローレベルとなる。本実施態様
においては、電圧源８２の出力電圧Ｖ８２と電圧源８３
の出力電圧Ｖ８３は、実質的に等しく設定されている。On the other hand, the inverting input terminal (-) of the second comparator 81 has a sawtooth wave RAMP-1 and a voltage source 83.
The signal RAMP-2 superimposed with the DC voltage V83 is supplied to the second comparator 81. Therefore, in the second comparator 81, when the level of the first comparison signal COMP-1 is higher than the level of the signal RAMP-2. The output of the third comparison signal COMP-3 becomes high level,
The level of the first comparison signal COMP-1 is the signal RAMP-
When it is lower than the level of 2, the output of the third comparison signal COMP-3 is low level. In this embodiment, the output voltage V82 of the voltage source 82 and the voltage source 83
The output voltage V83 of each is set to be substantially equal.
【００４８】第２の比較信号ＣＯＭＰ−２は、非論理和
回路（ＮＯＲ）８４の一方の入力端に供給され、非論理
和回路（ＮＯＲ）８４の他方の入力端には、インバータ
８５より内部信号ＤＥＬＡＹＡ−Ｂの反転信号が供給さ
れる。さらに、第３の比較信号ＣＯＭＰ−３は、非論理
和回路（ＮＯＲ）８６の一方の入力端に供給され、非論
理和回路（ＮＯＲ）８６の他方の入力端には、内部信号
ＤＥＬＡＹＡ−Ｂが供給される。The second comparison signal COMP-2 is supplied to one input end of the non-logical sum circuit (NOR) 84, and the other input end of the non-logical sum circuit (NOR) 84 is internally fed from the inverter 85. An inverted signal of the signal DELAYA-B is supplied. Further, the third comparison signal COMP-3 is supplied to one input end of the non-logical sum circuit (NOR) 86, and the internal signal DELAYA-B is supplied to the other input end of the non-logical sum circuit (NOR) 86. Is supplied.
【００４９】さらに、制御回路４６はＲＳフリップフロ
ップによって構成されるＰＷＭラッチ回路８７を備え、
そのリセット入力端子（Ｒ）には非論理和回路（ＮＯ
Ｒ）８４の出力である信号ＲＥＳＥＴが供給され、その
セット入力端子（Ｓ）には非論理和回路（ＮＯＲ）８６
の出力である信号ＳＥＴが供給される。ＰＷＭラッチ回
路８７の反転出力端子（反転Ｑ）より出力される内部信
号ＰＷＭは、排他的非論理和回路（ＸＮＯＲ）８８及び
排他的論理和回路（ＸＯＲ）８９の一方の入力端に共通
に供給され、排他的非論理和回路（ＸＮＯＲ）８８及び
排他的論理和回路（ＸＯＲ）８９の他方の入力端には、
内部信号Ｐｕｌｓｅ−Ｂ’ が共通に供給される。Further, the control circuit 46 includes a PWM latch circuit 87 composed of an RS flip-flop,
The reset input terminal (R) has a non-OR circuit (NO
The signal RESET, which is the output of R) 84, is supplied to the set input terminal (S) of the non-OR circuit (NOR) 86.
The signal SET which is the output of is supplied. The internal signal PWM output from the inverted output terminal (inverted Q) of the PWM latch circuit 87 is commonly supplied to one input terminal of the exclusive non-OR circuit (XNOR) 88 and the exclusive OR circuit (XOR) 89. The other input ends of the exclusive non-OR circuit (XNOR) 88 and the exclusive OR circuit (XOR) 89 are
The internal signal Pulse-B ′ is commonly supplied.
【００５０】排他的非論理和回路（ＸＮＯＲ）８８の出
力である内部信号Ｐｕｌｓｅ−Ｃ’及び排他的論理和回
路（ＸＯＲ）８９の出力である内部信号Ｐｕｌｓｅ−
Ｄ’は、それぞれ第３のデッドタイム生成回路９４及び
第４のデッドタイム生成回路９５に供給され、これら第
３のデッドタイム生成回路９４及び第４のデッドタイム
生成回路９５の出力信号Ｐｕｌｓｅ−Ｃ及び出力信号Ｐ
ｕｌｓｅ−Ｄは、それぞれ図１に示した第３及び第４の
絶縁回路４９、５０に供給される。An internal signal Pulse-C 'which is the output of the exclusive non-OR circuit (XNOR) 88 and an internal signal Pulse- which is the output of the exclusive OR circuit (XOR) 89.
D ′ is supplied to the third dead time generation circuit 94 and the fourth dead time generation circuit 95, respectively, and the output signals Pulse-C of the third dead time generation circuit 94 and the fourth dead time generation circuit 95 are supplied. And output signal P
The pulse-D is supplied to the third and fourth insulating circuits 49 and 50 shown in FIG. 1, respectively.
【００５１】図３は、第１〜第４のデッドタイム生成回
路７２、７３、９４、９５の具体的な回路構成を示す回
路図である。FIG. 3 is a circuit diagram showing a concrete circuit configuration of the first to fourth dead time generation circuits 72, 73, 94 and 95.
【００５２】図３に示されるように、第１〜第４のデッ
ドタイム生成回路７２、７３、９４、９５は、いずれも
遅延回路９６及び非論理和回路（ＮＯＲ）９７を備えて
おり、非論理和回路（ＮＯＲ）９７の一方の入力端に
は、対応する内部信号Ｐｕｌｓｅ−Ａ’〜Ｐｕｌｓｅ−
Ｄ’が直接供給され、非論理和回路（ＮＯＲ）９７の他
方の入力端には、遅延回路９６によって内部信号Ｐｕｌ
ｓｅ−Ａ’〜Ｐｕｌｓｅ−Ｄ’ を遅延した遅延信号Ｐ
ｕｌｓｅ−Ａ”〜Ｐｕｌｓｅ−Ｄ”が供給される。ここ
で、遅延回路９６による遅延量は、第１及び第２のデッ
ドタイム生成回路７２、７３については遅延量設定信号
ＤＥＬＡＹＳＥＴＡ−Ｂによって設定することができ、
第３及び第４のデッドタイム生成回路９４、９５につい
ては遅延量設定信号ＤＥＬＡＹＳＥＴＣ−Ｄによって設
定することができる。遅延量設定信号ＤＥＬＡＹＳＥＴ
Ａ−Ｂによって設定された遅延量（ＴｄｅｌａｙＡ−
Ｂ）は、第１及び第２のデッドタイム生成回路７２、７
３において実質的に互いに等しく、同様に、遅延量設定
信号ＤＥＬＡＹＳＥＴＣ−Ｄによって設定された遅延量
（ＴｄｅｌａｙＣ−Ｄ）は、第３及び第４のデッドタイ
ム生成回路９４、９５において実質的に互いに等しい。As shown in FIG. 3, each of the first to fourth dead time generation circuits 72, 73, 94 and 95 includes a delay circuit 96 and a non-logical sum circuit (NOR) 97, and The corresponding internal signals Pulse-A ′ to Pulse- are connected to one input terminal of the logical sum circuit (NOR) 97.
D'is directly supplied to the other input terminal of the non-OR circuit (NOR) 97 by the delay circuit 96 and the internal signal Pul.
delay signal P obtained by delaying se-A 'to Pulse-D'
pulse-A "to Pulse-D" are supplied. Here, the delay amount by the delay circuit 96 can be set by the delay amount setting signal DELAYSETA-B for the first and second dead time generation circuits 72, 73.
The third and fourth dead time generation circuits 94 and 95 can be set by the delay amount setting signal DELAYSETC-D. Delay amount setting signal DELAYSET
A delay amount set by A-B (TdelayA-
B) is the first and second dead time generation circuits 72, 7
3 is substantially equal to each other, and similarly, the delay amount (TdelayC-D) set by the delay amount setting signal DELAYSETC-D is substantially equal to each other in the third and fourth dead time generation circuits 94 and 95. .
【００５３】図４は、第１〜第４のデッドタイム生成回
路７２、７３、９４、９５の動作を示すタイミング図で
ある。FIG. 4 is a timing chart showing the operation of the first to fourth dead time generation circuits 72, 73, 94 and 95.
【００５４】図４に示されるように、遅延信号Ｐｕｌｓ
ｅ−Ａ”〜Ｐｕｌｓｅ−Ｄ”の波形は、それぞれ対応す
る内部信号Ｐｕｌｓｅ−Ａ’〜Ｐｕｌｓｅ−Ｄ’に対し
て遅延回路９６による遅延量（ＴｄｅｌａｙＡ−Ｂまた
はＴｄｅｌａｙＣ−Ｄ）だけ遅れるため、出力信号Ｐｕ
ｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄは、対応する内部信号Ｐｕ
ｌｓｅ−Ａ’〜Ｐｕｌｓｅ−Ｄ’及び遅延信号Ｐｕｌｓ
ｅ−Ａ”〜Ｐｕｌｓｅ−Ｄ”がいずれもローレベルの期
間においてハイレベルとなる。したがって、出力信号Ｐ
ｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄは、対応する遅延信号Ｐ
ｕｌｓｅ−Ａ”〜Ｐｕｌｓｅ−Ｄ”の立ち下がりエッジ
に応答して立ち上がり、対応する内部信号Ｐｕｌｓｅ−
Ａ’〜Ｐｕｌｓｅ−Ｄ’の立ち上がりエッジに応答して
立ち下がる波形となる。As shown in FIG. 4, the delayed signal Puls
The waveforms e-A "to Pulse-D" are output because they are delayed by the delay amount (TdelayA-B or TdelayC-D) by the delay circuit 96 with respect to the corresponding internal signals Pulse-A 'to Pulse-D', respectively. Signal Pu
lse-A to Pulse-D are corresponding internal signals Pu.
lse-A 'to Pulse-D' and the delayed signal Pulses
All of e-A "to Pulse-D" are high level during the low level period. Therefore, the output signal P
pulse-A to Pulse-D are corresponding delayed signals P.
pulse-A "to Pulse-D" rising in response to the falling edges of the corresponding internal signal Pulse-
The waveform has a falling edge in response to the rising edges of A ′ to Pulse-D ′.
【００５５】次に、制御回路４６の動作について説明す
る。Next, the operation of the control circuit 46 will be described.
【００５６】図５は、通常負荷状態における制御回路４
６の動作を示すタイミング図である。FIG. 5 shows the control circuit 4 in the normal load state.
6 is a timing chart showing the operation of No. 6.
【００５７】図５に示されるように、通常負荷状態にお
いては、第１の比較信号ＣＯＭＰ−１のレベルが電圧源
８２の出力電圧Ｖ８２よりも高いことから、第１のコン
パレータ８０の出力である第２の比較信号ＣＯＭＰ−２
のレベルはローレベルに固定される。一方、第２のコン
パレータ８１の出力である第３の比較信号ＣＯＭＰ−３
は、ＲＡＭＰ−２のレベルが第１の比較信号ＣＯＭＰ−
１のレベルよりも低くなる期間、すなわち、内部信号Ｄ
ＥＬＡＹＡ−Ｂの立ち上がりから所定の期間（クロック
周期の前半）においてハイレベルとなり、ＲＡＭＰ−２
のレベルが第１の比較信号ＣＯＭＰ−１のレベルよりも
高くなる期間、すなわち、クロック周期の後半において
ローレベルとなる。この場合、トランジスタ７５のゲー
トに内部信号ＤＥＬＡＹＡ−Ｂが供給されていることか
ら、内部信号ＤＥＬＡＹＡ−Ｂの立ち下がりエッジに応
答してＲＡＭＰ−２のレベルの上昇が始まる。As shown in FIG. 5, in the normal load state, the level of the first comparison signal COMP-1 is higher than the output voltage V82 of the voltage source 82, and therefore the output of the first comparator 80. Second comparison signal COMP-2
The level of is fixed to low level. On the other hand, the third comparison signal COMP-3 which is the output of the second comparator 81.
Has a level of RAMP-2 equal to the first comparison signal COMP-.
The period during which the level becomes lower than 1, that is, the internal signal D
It goes high during a predetermined period (first half of the clock cycle) from the rising edge of ELAYA-B, and RAMP-2
Becomes low level in a period in which the level becomes higher than the level of the first comparison signal COMP-1, that is, in the latter half of the clock cycle. In this case, since the gate of the transistor 75 is supplied with the internal signal DELAYA-B, the level of the RAMP-2 starts rising in response to the falling edge of the internal signal DELAYA-B.
【００５８】このため、ＰＷＭラッチ回路８７は、内部
信号ＤＥＬＡＹＡ−Ｂの立ち上がりエッジに応答してリ
セットされ、ＲＡＭＰ−２のレベルが第１の比較信号Ｃ
ＯＭＰ−１のレベルを超えるタイミングにおいてセット
されることになる。これにより、排他的非論理和回路
（ＸＮＯＲ）８８の出力である内部信号Ｐｕｌｓｅ−
Ｃ’及び排他的論理和回路（ＸＯＲ）８９の出力である
内部信号Ｐｕｌｓｅ−Ｄ’は、ＲＡＭＰ−２のレベルが
第１の比較信号ＣＯＭＰ−１のレベルを超えるタイミン
グにおいて反転する波形となる。Therefore, the PWM latch circuit 87 is reset in response to the rising edge of the internal signal DELAYA-B, and the level of the RAMP-2 is the first comparison signal C.
It will be set at the timing when the level of OMP-1 is exceeded. As a result, the internal signal Pulse- which is the output of the exclusive non-OR circuit (XNOR) 88
The internal signal Pulse-D ′, which is the output of C ′ and the exclusive OR circuit (XOR) 89, has a waveform that is inverted at the timing when the level of the RAMP-2 exceeds the level of the first comparison signal COMP-1.
【００５９】このようにして生成された内部信号Ｐｕｌ
ｓｅ−Ｃ’及びＰｕｌｓｅ−Ｄ’は、第３及び第４のデ
ッドタイム生成回路９４、９５によってデッドタイムが
与えられ、図５に示されるような出力信号Ｐｕｌｓｅ−
Ｃ及びＰｕｌｓｅ−Ｄが得られる。図５を参照すれば、
出力信号Ｐｕｌｓｅ−Ｃ及びＰｕｌｓｅ−Ｄの波形は、
出力信号Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｂに対し、そ
れぞれ所定量だけ位相がシフトした波形となっているこ
とが分かる。The internal signal Pul thus generated
se-C 'and Pulse-D' are given dead times by the third and fourth dead time generation circuits 94 and 95, and output signals Pulse- as shown in FIG.
C and Pulse-D are obtained. Referring to FIG.
The waveforms of the output signals Pulse-C and Pulse-D are
It can be seen that the output signals Pulse-A and Pulse-B each have a waveform in which the phase is shifted by a predetermined amount.
【００６０】このようにして制御回路４６により生成さ
れた出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄは、上述
のとおり、第１〜第４の絶縁回路４７〜５０を介して、
第１〜第４のトランジスタ３３〜３６のゲート電極にそ
れぞれ供給される。これにより、Ｐｕｌｓｅ−ＡとＰｕ
ｌｓｅ−Ｄがいずれもハイレベルとなっている期間にお
いては、第１のトランジスタ３３及び第４のトランジス
タ３６の両方がオン状態となるため、トランス３８の１
次側の電圧ＶｍｔはＶｉｎとなり、Ｐｕｌｓｅ−ＢとＰ
ｕｌｓｅ−Ｃがいずれもハイレベルとなっている期間に
おいては、第２のトランジスタ３４及び第３のトランジ
スタ３５の両方がオン状態となるため、トランス３８の
１次側の電圧Ｖｍｔは−Ｖｉｎとなる。その他の期間に
おいては、トランス３８の１次側の電圧Ｖｍｔはゼロで
ある。The output signals Pulse-A to Pulse-D thus generated by the control circuit 46 are transmitted through the first to fourth insulating circuits 47 to 50 as described above.
It is supplied to the gate electrodes of the first to fourth transistors 33 to 36, respectively. This enables Pulse-A and Pu
During a period in which all of lse-D are at the high level, both the first transistor 33 and the fourth transistor 36 are in the ON state, so that the transformer 38
The voltage Vmt on the next side becomes Vin, and Pulse-B and P
During the period in which both ulse-C are at the high level, both the second transistor 34 and the third transistor 35 are turned on, so that the voltage Vmt on the primary side of the transformer 38 becomes -Vin. . In other periods, the voltage Vmt on the primary side of the transformer 38 is zero.
【００６１】これにより、Ｐｕｌｓｅ−ＡとＰｕｌｓｅ
−Ｄがいずれもハイレベルとなっている期間及びＰｕｌ
ｓｅ−ＢとＰｕｌｓｅ−Ｃがいずれもハイレベルとなっ
ている期間に応じた電力がトランス３８の２次側に伝送
されることになる。図５から明らかなように、Ｐｕｌｓ
ｅ−ＡとＰｕｌｓｅ−Ｄがいずれもハイレベルとなって
いる期間及びＰｕｌｓｅ−ＢとＰｕｌｓｅ−Ｃがいずれ
もハイレベルとなっている期間は、ＲＡＭＰ−２のレベ
ルが第１の比較信号ＣＯＭＰ−１のレベルを超えるタイ
ミングに依存するため、第１の比較信号ＣＯＭＰ−１の
レベルに基づいてこれら期間が定められることになる。
具体的には、第１の比較信号ＣＯＭＰ−１のレベルが低
いほど（出力電圧Ｖｏが高いほど）上記期間は短くなっ
て、トランス３８の２次側に伝送される電力は小さくな
り、逆に、第１の比較信号ＣＯＭＰ−１のレベルが高い
ほど（出力電圧Ｖｏが低いほど）上記期間は長くなっ
て、トランス３８の２次側に伝送される電力は大きくな
る。これにより、出力電圧Ｖｏは所定の電圧に維持され
ることになる。As a result, Pulse-A and Pulse-A
-Pul and D are both high level
Power corresponding to the period when both se-B and Pulse-C are at high level is transmitted to the secondary side of the transformer 38. As apparent from FIG. 5, Puls
During a period in which both e-A and Pulse-D are at a high level and a period in which both Pulse-B and Pulse-C are at a high level, the level of RAMP-2 is the first comparison signal COMP-. These periods are determined based on the level of the first comparison signal COMP-1 because it depends on the timing of exceeding the level of 1.
Specifically, the lower the level of the first comparison signal COMP-1 (the higher the output voltage Vo), the shorter the period, and the smaller the power transmitted to the secondary side of the transformer 38, and vice versa. , The higher the level of the first comparison signal COMP-1 (the lower the output voltage Vo), the longer the period, and the larger the power transmitted to the secondary side of the transformer 38. As a result, the output voltage Vo is maintained at the predetermined voltage.
【００６２】このような動作において、第１〜第４のト
ランジスタ３３〜３６のスイッチング損失は、これら第
１〜第４のトランジスタ３３〜３６に対してそれぞれ並
列に接続されたコンデンサ５２〜５５とインダクタ３９
との共振によって低減される。In such an operation, the switching losses of the first to fourth transistors 33 to 36 are due to the capacitors 52 to 55 and the inductors connected in parallel to the first to fourth transistors 33 to 36, respectively. 39
It is reduced by resonance with.
【００６３】しかも、制御回路４６においては、トラン
ジスタ７５のゲートに内部信号ＤＥＬＡＹＡ−Ｂが供給
されていることから、ＲＡＭＰ−２のレベルは、デッド
タイムが終了するタイミング、すなわち、Ｐｕｌｓｅ−
Ａが立ち上がるタイミング及びＰｕｌｓｅ−Ｂが立ち上
がるタイミングにおいて実質的に上昇を開始することに
なる。このため、制御回路４６においては、クロック信
号ＣＬＫのパルス幅（ハイレベル期間）とは関係なく、
第２のコンパレータ８１による第１の比較信号ＣＯＭＰ
−１のレベルとＲＡＭＰ−２のレベルとの比較を、ＲＡ
ＭＰ−２の最小レベル（＝Ｖ８３）から最大レベルの実
質的全領域に亘って有効に行うことが可能となり、且
つ、出力パルスの最小幅を実質的に無限小まで制御する
ことが可能となる。Moreover, in the control circuit 46, since the internal signal DELAYA-B is supplied to the gate of the transistor 75, the level of RAMP-2 is at the timing when the dead time ends, that is, Pulse-.
The rise substantially starts at the timing when A rises and the timing when Pulse-B rises. Therefore, in the control circuit 46, regardless of the pulse width (high level period) of the clock signal CLK,
The first comparison signal COMP by the second comparator 81
-1 level and RAMP-2 level are compared by RA
It becomes possible to effectively carry out from the minimum level (= V83) of MP-2 to substantially the entire range of the maximum level, and it is possible to control the minimum width of the output pulse to a practically infinitesimal size. .
【００６４】以上により、本実施態様にかかるスイッチ
ング電源装置３０は、制御回路４６による高精度な位相
シフト制御により、通常負荷状態においてトランス３８
の２次側に適切な電力を伝送することができる。As described above, the switching power supply device 30 according to the present embodiment performs the transformer 38 in the normal load state by the highly accurate phase shift control by the control circuit 46.
The appropriate power can be transmitted to the secondary side of the.
【００６５】図６は、軽負荷状態若しくは無負荷状態に
おける制御回路４６の動作を示すタイミング図である。FIG. 6 is a timing chart showing the operation of the control circuit 46 in the light load state or the no load state.
【００６６】図６に示されるように、軽負荷状態若しく
は無負荷状態においては、第１の比較信号ＣＯＭＰ−１
のレベルが電圧源８２の出力電圧Ｖ８２よりも低いこと
から、第１のコンパレータ８０の出力である第２の比較
信号ＣＯＭＰ−２のレベルはハイレベルに固定される。
同様に、第１の比較信号ＣＯＭＰ−１のレベルがＲＡＭ
Ｐ−２のレベルよりも常に低いことから、第２のコンパ
レータ８１の出力である第３の比較信号ＣＯＭＰ−３の
レベルはローレベルに固定される。As shown in FIG. 6, in the light load state or the no load state, the first comparison signal COMP-1
Is lower than the output voltage V82 of the voltage source 82, the level of the second comparison signal COMP-2, which is the output of the first comparator 80, is fixed to the high level.
Similarly, when the level of the first comparison signal COMP-1 is RAM
Since it is always lower than the level of P-2, the level of the third comparison signal COMP-3, which is the output of the second comparator 81, is fixed to the low level.
【００６７】このため、ＰＷＭラッチ回路８７はリセッ
トされない状態となり、したがってその反転出力端子
（反転Ｑ）より出力される内部信号ＰＷＭは、ローレベ
ルに固定される。これにより、排他的非論理和回路（Ｘ
ＮＯＲ）８８の出力である内部信号Ｐｕｌｓｅ−Ｃ’は
内部信号Ｐｕｌｓｅ−Ａ’の波形と一致し、排他的論理
和回路（ＸＯＲ）８９の出力である内部信号Ｐｕｌｓｅ
−Ｄ’は内部信号Ｐｕｌｓｅ−Ｂ’の波形と一致するこ
とになる。Therefore, the PWM latch circuit 87 is not reset, and therefore the internal signal PWM output from its inverting output terminal (inversion Q) is fixed at the low level. As a result, the exclusive OR circuit (X
The internal signal Pulse-C ′ that is the output of the NOR) 88 matches the waveform of the internal signal Pulse-A ′, and the internal signal Pulse that is the output of the exclusive OR circuit (XOR) 89.
-D 'coincides with the waveform of the internal signal Pulse-B'.
【００６８】このようにして生成された内部信号Ｐｕｌ
ｓｅ−Ｃ’及びＰｕｌｓｅ−Ｄ’は、第３及び第４のデ
ッドタイム生成回路９４、９５によってデッドタイムが
与えられ、図６に示されるような出力信号Ｐｕｌｓｅ−
Ｃ及びＰｕｌｓｅ−Ｄが得られる。図６を参照すれば、
出力信号Ｐｕｌｓｅ−Ｃと出力信号Ｐｕｌｓｅ−Ｂがい
ずれもハイレベルとなっている期間はなく、また、出力
信号Ｐｕｌｓｅ−Ｄと出力信号Ｐｕｌｓｅ−Ａがいずれ
もハイレベルとなっている期間はないことが分かる。The internal signal Pul generated in this way
se-C 'and Pulse-D' are given dead times by the third and fourth dead time generation circuits 94 and 95, and output signals Pulse- as shown in FIG.
C and Pulse-D are obtained. Referring to FIG.
There is no period in which both the output signal Pulse-C and the output signal Pulse-B are at a high level, and there is no period in which both the output signal Pulse-D and the output signal Pulse-A are at a high level. I understand.
【００６９】このようにして制御回路４６により生成さ
れた出力信号Ｐｕｌｓｅ−Ａ〜Ｐｕｌｓｅ−Ｄは、上述
のとおり、第１〜第４の絶縁回路４７〜５０を介して、
第１〜第４のトランジスタ３３〜３６のゲート電極にそ
れぞれ供給されるが、上述のとおり、Ｐｕｌｓｅ−Ａと
Ｐｕｌｓｅ−Ｄがいずれもハイレベルとなっている期間
がないことから、第１のトランジスタ３３及び第４のト
ランジスタ３６の両方が同時にオン状態となることはな
く、また、Ｐｕｌｓｅ−ＢとＰｕｌｓｅ−Ｃがいずれも
ハイレベルとなっている期間がないことから、第２のト
ランジスタ３４及び第３のトランジスタ３５の両方が同
時にオン状態となることはない。The output signals Pulse-A to Pulse-D thus generated by the control circuit 46 are transmitted through the first to fourth insulating circuits 47 to 50 as described above.
It is supplied to the gate electrodes of the first to fourth transistors 33 to 36, respectively, but as described above, since there is no period in which both Pulse-A and Pulse-D are at the high level, the first transistor Both 33 and the fourth transistor 36 are not turned on at the same time, and since there is no period in which both Pulse-B and Pulse-C are at the high level, the second transistor 34 and the fourth transistor 36 Both of the three transistors 35 are not turned on at the same time.
【００７０】これにより、トランス３８の１次側には電
圧が発生せず、したがって、トランス３８の２次側に伝
送される電力はゼロとなり、出力電圧Ｖｏは所定の電圧
に維持されることになる。As a result, no voltage is generated on the primary side of the transformer 38, so that the power transmitted to the secondary side of the transformer 38 becomes zero and the output voltage Vo is maintained at a predetermined voltage. Become.
【００７１】このように、本実施態様にかかるスイッチ
ング電源装置３０では、トランジスタ７５のゲートに内
部信号ＤＥＬＡＹＡ−Ｂが供給されており、これにより
ランプ回路７４が内部信号ＤＥＬＡＹＡ−Ｂに応答して
リセットされることから、出力電圧Ｖｏに対応した信号
である第１の比較信号ＣＯＭＰ−１との比較が行われる
ＲＡＭＰ−２のレベルは、デッドタイムが終了するタイ
ミング、すなわち、Ｐｕｌｓｅ−Ａが立ち上がるタイミ
ング及びＰｕｌｓｅ−Ｂが立ち上がるタイミングにおい
て実質的に上昇を開始することになる。このため、本実
施態様にかかるスイッチング電源装置３０では、クロッ
ク信号ＣＬＫのパルス幅（ハイレベル期間）とは関係な
く、第２のコンパレータ８１による第１の比較信号ＣＯ
ＭＰ−１のレベルとＲＡＭＰ−２のレベルとの比較を、
ＲＡＭＰ−２の最小レベル（＝Ｖ８３）から最大レベル
の実質的全領域に亘って有効に行うことが可能となり、
且つ、出力パルスの最小幅を実質的に無限小まで制御す
ることが可能となる。As described above, in the switching power supply device 30 according to the present embodiment, the internal signal DELAYA-B is supplied to the gate of the transistor 75, whereby the ramp circuit 74 is reset in response to the internal signal DELAYA-B. Therefore, the level of the RAMP-2, which is compared with the first comparison signal COMP-1 that is a signal corresponding to the output voltage Vo, is the timing at which the dead time ends, that is, the timing at which Pulse-A rises. And the rise of Pulse-B substantially starts to rise. Therefore, in the switching power supply device 30 according to the present embodiment, the first comparison signal CO generated by the second comparator 81 is irrespective of the pulse width (high level period) of the clock signal CLK.
Comparing the level of MP-1 and the level of RAMP-2,
It becomes possible to effectively carry out from the minimum level (= V83) of the RAMP-2 to substantially the entire area of the maximum level.
In addition, the minimum width of the output pulse can be controlled to a practically infinitesimal size.
【００７２】したがって、スイッチング電源装置３０に
含まれるスイッチング回路３７の位相シフト制御がより
高精度に行われるので、従来のスイッチング電源装置１
０に比べて、出力電圧Ｖｏの安定性が高められる。Therefore, since the phase shift control of the switching circuit 37 included in the switching power supply device 30 is performed with higher accuracy, the conventional switching power supply device 1
Compared with 0, the stability of the output voltage Vo is improved.
【００７３】次に、本発明の好ましい他の実施態様につ
いて説明する。Next, another preferred embodiment of the present invention will be described.
【００７４】本発明の好ましい他の実施態様にかかるス
イッチング電源装置１００は図１に示されており、上記
実施態様にかかるスイッチング電源装置３０に対し、制
御回路４６が制御回路１０１に置き換えられている点に
おいて異なる。その他の構成要素については上記実施態
様にかかるスイッチング電源装置３０と同様であるの
で、重複する説明を波省略する。A switching power supply device 100 according to another preferred embodiment of the present invention is shown in FIG. 1. In the switching power supply device 30 according to the above embodiment, the control circuit 46 is replaced with a control circuit 101. They differ in points. The other components are the same as those of the switching power supply device 30 according to the above-described embodiment, and thus the overlapping description will be omitted.
【００７５】図７は、制御回路１０１の回路図である。FIG. 7 is a circuit diagram of the control circuit 101.
【００７６】図７に示されるように、制御回路１０１
は、非論理和回路（ＮＯＲ）９１〜９３が追加されてい
る点、並びに、排他的非論理和回路（ＸＮＯＲ）８８及
び排他的論理和回路（ＸＯＲ）８９の一方の入力端に内
部信号Ｐｕｌｓｅ−Ａ’が供給されている点において制
御回路４６と異なる。その他の構成要素については制御
回路４６と同様であるので、重複する説明を波省略す
る。As shown in FIG. 7, the control circuit 101
Is the addition of the non-OR circuits (NOR) 91 to 93, and the internal signal Pulse at one input terminal of the exclusive non-OR circuit (XNOR) 88 and the exclusive OR circuit (XOR) 89. It differs from the control circuit 46 in that -A 'is supplied. The other components are the same as those of the control circuit 46, and a duplicate description will be omitted.
【００７７】非論理和回路（ＮＯＲ）９１は、一方の入
力端に第２の比較信号ＣＯＭＰ−２を受け、他方の入力
端に内部信号ＤＥＬＡＹＡ−Ｂを受けており、その出力
は、非論理和回路（ＮＯＲ）９２、９３の一方の入力端
に共通に供給されている。非論理和回路（ＮＯＲ）９
２、９３の他方の入力端には、排他的非論理和回路（Ｘ
ＮＯＲ）８８の出力及び排他的論理和回路（ＸＯＲ）８
９の出力がそれぞれ供給されており、非論理和回路（Ｎ
ＯＲ）９２、９３の出力信号がそれぞれ内部信号Ｐｕｌ
ｓｅ−Ｃ’及び内部信号Ｐｕｌｓｅ−Ｄ’となる。The non-OR circuit (NOR) 91 receives the second comparison signal COMP-2 at one input terminal and the internal signal DELAYA-B at the other input terminal, and its output is non-logical. It is commonly supplied to one input terminal of the summing circuits (NOR) 92, 93. Non-OR circuit (NOR) 9
The other input terminals of 2, 93 are connected to the exclusive OR circuit (X
NOR) 88 output and exclusive OR circuit (XOR) 8
9 outputs are respectively supplied to the non-logical sum circuit (N
OR) 92 and 93 output signals are internal signals Pul.
se-C 'and internal signal Pulse-D'.
【００７８】次に、制御回路１０１の動作について説明
する。Next, the operation of the control circuit 101 will be described.
【００７９】まず、通常負荷状態においては、上述のと
おり、第２の比較信号ＣＯＭＰ−２がローレベルに固定
されていることから、非論理和回路（ＮＯＲ）９１の出
力はハイレベルに固定される。このため、通常負荷状態
においては、出力信号Ｐｕｌｓｅ−Ｃ、Ｐｕｌｓｅ−Ｄ
の波形は、制御回路４６におけるこれらの波形と一致す
る。すなわち、通常負荷状態における制御回路１０１の
動作は、既に説明した制御回路４６の動作と同様とな
る。First, in the normal load state, since the second comparison signal COMP-2 is fixed to the low level as described above, the output of the non-OR circuit (NOR) 91 is fixed to the high level. It Therefore, in the normal load state, the output signals Pulse-C, Pulse-D
The waveforms of are in agreement with those of the control circuit 46. That is, the operation of the control circuit 101 in the normal load state is the same as the operation of the control circuit 46 already described.
【００８０】一方、軽負荷状態若しくは無負荷状態にお
ける制御回路１０１の動作は、既に説明した制御回路４
６の動作とは異なる。On the other hand, the operation of the control circuit 101 in the light load state or the no load state is the same as the control circuit 4 already described.
6 is different.
【００８１】図８は、軽負荷状態若しくは無負荷状態に
おける制御回路１０１の動作を示すタイミング図であ
る。尚、図８において、「８８ＯＵＴ」とは排他的非論
理和回路（ＸＮＯＲ）８８の出力レベルを意味し、「８
９ＯＵＴ」とは排他的論理和回路（ＸＯＲ）８９の出力
レベルを意味し、「９１ＯＵＴ」とは非論理積回路（Ｎ
ＡＮＤ）９１の出力レベルを意味する。FIG. 8 is a timing chart showing the operation of the control circuit 101 in the light load state or the no load state. In FIG. 8, "88OUT" means the output level of the exclusive non-OR circuit (XNOR) 88, and "8OUT"
“9OUT” means an output level of the exclusive OR circuit (XOR) 89, and “91OUT” means a non-logical product circuit (N).
AND) 91 means the output level.
【００８２】図８に示されるように、軽負荷状態若しく
は無負荷状態においては、第２の比較信号ＣＯＭＰ−２
がハイレベルに固定されていることから、非論理積回路
（ＮＡＮＤ）９１の出力（９１ＯＵＴ）は、非論理和回
路（ＮＯＲ）９０の出力である内部信号ＤＥＬＡＹＡ−
Ｂを反転した波形となる。このため、内部信号Ｐｕｌｓ
ｅ−Ｃ’は、排他的非論理和回路（ＸＮＯＲ）８８の出
力（８８ＯＵＴ）と非論理積回路（ＮＡＮＤ）９１の出
力（９１ＯＵＴ）がいずれもハイレベルである期間にお
いてローレベルとなり、内部信号Ｐｕｌｓｅ−Ｄ’は、
排他的論理和回路（ＸＯＲ）８９の出力（８９ＯＵＴ）
と非論理積回路（ＮＡＮＤ）９１の出力（９１ＯＵＴ）
がいずれもハイレベルである期間においてローレベルと
なる。As shown in FIG. 8, in the light load state or the no load state, the second comparison signal COMP-2 is generated.
Is fixed to a high level, the output (91OUT) of the non-logical product circuit (NAND) 91 is the internal signal DELAYA− which is the output of the non-logical sum circuit (NOR) 90.
It has a waveform obtained by inverting B. Therefore, the internal signal Puls
e-C ′ is at a low level during a period in which both the output (88OUT) of the exclusive non-logical sum circuit (XNOR) 88 and the output (91OUT) of the non-logical product circuit (NAND) 91 are at a high level, and the internal signal Pulse-D 'is
Output of exclusive OR circuit (XOR) 89 (89OUT)
And the output of the non-logical product circuit (NAND) 91 (91OUT)
Is low level during the period when both are high level.
【００８３】このようにして生成された内部信号Ｐｕｌ
ｓｅ−Ｃ’及びＰｕｌｓｅ−Ｄ’は、第３及び第４のデ
ッドタイム生成回路９４、９５によってデッドタイムが
与えられ、図８に示されるような出力信号Ｐｕｌｓｅ−
Ｃ及びＰｕｌｓｅ−Ｄが得られる。図８を参照すれば、
出力信号Ｐｕｌｓｅ−Ｃと出力信号Ｐｕｌｓｅ−Ｂがい
ずれもハイレベルとなっている期間はなく、また、出力
信号Ｐｕｌｓｅ−Ｄと出力信号Ｐｕｌｓｅ−Ａがいずれ
もハイレベルとなっている期間はないことが分かる。さ
らに、出力信号Ｐｕｌｓｅ−Ｃの立ち上がりエッジは、
出力信号Ｐｕｌｓｅ−Ａの立ち上がりエッジに対してＴ
ｄｅｌａｙＣ−Ｄだけ遅れており、また、出力信号Ｐｕ
ｌｓｅ−Ｄの立ち上がりエッジは、出力信号Ｐｕｌｓｅ
−Ｂの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだ
け遅れていることが分かる。The internal signal Pul generated in this way
se-C 'and Pulse-D' are given dead times by the third and fourth dead time generation circuits 94 and 95, and output signals Pulse- as shown in FIG.
C and Pulse-D are obtained. Referring to FIG.
There is no period in which both the output signal Pulse-C and the output signal Pulse-B are at a high level, and there is no period in which both the output signal Pulse-D and the output signal Pulse-A are at a high level. I understand. Furthermore, the rising edge of the output signal Pulse-C is
T for the rising edge of the output signal Pulse-A
delay C-D, and the output signal Pu
The rising edge of lse-D is the output signal Pulse.
It can be seen that there is a delay of TdelayC-D with respect to the rising edge of -B.
【００８４】このように、制御回路１０１では、出力信
号Ｐｕｌｓｅ−Ｃの立ち上がりエッジが、出力信号Ｐｕ
ｌｓｅ−Ａの立ち上がりエッジに対してＴｄｅｌａｙＣ
−Ｄだけ遅れて現れ、出力信号Ｐｕｌｓｅ−Ｄの立ち上
がりエッジが、出力信号Ｐｕｌｓｅ−Ｂの立ち上がりエ
ッジに対してＴｄｅｌａｙＣ−Ｄだけ遅れて現れること
から、スイッチング回路３７におけるサージ電圧の発生
が時間的に分散され、これにより、スイッチング回路３
７に含まれる第１〜第４のトランジスタ３３〜３６に与
えられるストレスが大幅に低減される。As described above, in the control circuit 101, the rising edge of the output signal Pulse-C is the output signal Pu.
TdelayC for rising edge of lse-A
-D appears, and the rising edge of the output signal Pulse-D appears with a delay of TdelayC-D with respect to the rising edge of the output signal Pulse-B. Therefore, the surge voltage is generated in the switching circuit 37 temporally. Distributed, which results in the switching circuit 3
The stress applied to the first to fourth transistors 33 to 36 included in No. 7 is significantly reduced.
【００８５】図９（ａ）〜（ｄ）は、これを説明するた
めのスイッチング回路３７の模式図である。FIGS. 9A to 9D are schematic diagrams of the switching circuit 37 for explaining this.
【００８６】まず、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｃ
がハイレベルであり、Ｐｕｌｓｅ−Ｂ及びＰｕｌｓｅ−
Ｄがローレベルであるタイミング（時刻ｔ１０）におい
ては、図９（ａ）に示されるように、第２及び第４のト
ランジスタ３４、３６の両端間の電圧はＶｉｎであり、
かかる電圧が第２のトランジスタ３４の両端間の容量成
分Ｃ３４及び第４のトランジスタ３６の両端間の容量成
分Ｃ３６に充電された状態となる。ここで、第２のトラ
ンジスタ３４の両端間の容量成分Ｃ３４とは、第２のト
ランジスタ３４のソース−ドレイン間容量、コンデンサ
５３の容量及びコンデンサ６５の容量からなる。同様
に、第４のトランジスタ３６の両端間の容量成分Ｃ３６
とは、第４のトランジスタ３６のソース−ドレイン間容
量、コンデンサ５５の容量及びコンデンサ６７の容量か
らなる。First, Pulse-A and Pulse-C
Is high level, and Pulse-B and Pulse-
At the timing when D is at the low level (time t10), as shown in FIG. 9A, the voltage across the second and fourth transistors 34 and 36 is Vin,
The voltage is charged in the capacitance component C34 between both ends of the second transistor 34 and the capacitance component C36 between both ends of the fourth transistor 36. Here, the capacitance component C34 between both ends of the second transistor 34 includes the source-drain capacitance of the second transistor 34, the capacitance of the capacitor 53, and the capacitance of the capacitor 65. Similarly, the capacitance component C36 across the fourth transistor 36 is
Is composed of the source-drain capacitance of the fourth transistor 36, the capacitance of the capacitor 55, and the capacitance of the capacitor 67.
【００８７】次に、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−Ｃ
がハイレベルからローレベルに変化するタイミング（時
刻ｔ１１）においては、図９（ｂ）に示されるように、
第１及び第３のトランジスタ３３、３５がオン状態から
オフ状態に変化するものの、第２及び第４のトランジス
タ３４、３６がオフ状態に維持されていることから、時
刻ｔ１０と同様、第２及び第４のトランジスタ３４、３
６の両端間の容量成分Ｃ３４、Ｃ３６には電圧Ｖｉｎが
充電された状態が維持される。Next, Pulse-A and Pulse-C
At the timing (time t11) when is changed from the high level to the low level, as shown in FIG.
Although the first and third transistors 33 and 35 change from the on-state to the off-state, the second and fourth transistors 34 and 36 are maintained in the off-state. Fourth transistors 34, 3
The state that the voltage Vin is charged in the capacitance components C34 and C36 between both ends of 6 is maintained.
【００８８】次に、Ｐｕｌｓｅ−Ｂがローレベルからハ
イレベルに変化するタイミング（時刻ｔ１２）において
は、図９（ｃ）に示されるように、第２のトランジスタ
３４がオフ状態からオン状態に変化することから、第２
のトランジスタ３４の両端間の容量成分Ｃ３４が放電さ
れる。これにより、第２のトランジスタ３４の両端間の
容量成分Ｃ３４に充電されていた電荷は、電流Ｉ１１を
発生させるので、スイッチング回路３７と入力コンデン
サ３２との間に存在する寄生インダクタンス６８には、
かかる電流Ｉ１１が流れることになる。これにより、第
１のトランジスタ３３の両端間にはサージ電圧が発生す
るが、その電圧値は低く抑えられる。Next, at the timing (time t12) when the Pulse-B changes from the low level to the high level, as shown in FIG. 9C, the second transistor 34 changes from the off state to the on state. From doing the second
The capacitance component C34 across the transistor 34 is discharged. As a result, the electric charge charged in the capacitance component C34 across the second transistor 34 generates the current I11, so that the parasitic inductance 68 existing between the switching circuit 37 and the input capacitor 32 is
This current I11 will flow. As a result, a surge voltage is generated across the first transistor 33, but the voltage value is suppressed to a low value.
【００８９】そして、時刻ｔ１２からＴｄｅｌａｙＣ−
Ｄが経過した後、Ｐｕｌｓｅ−Ｄがローレベルからハイ
レベルに変化するタイミング（時刻ｔ１３）において
は、図９（ｄ）に示されるように、第４のトランジスタ
３６がオフ状態からオン状態に変化することから、第４
のトランジスタ３の両端間の容量成分Ｃ３６が放電され
る。これにより、第４のトランジスタ３６の両端間の容
量成分Ｃ３６に充電されていた電荷は、電流Ｉ１２を発
生させるので、スイッチング回路３７と入力コンデンサ
３２との間に存在する寄生インダクタンス６８には、か
かる電流Ｉ１２が流れることになる。これにより、第３
のトランジスタ３５の両端間にはサージ電圧が発生する
が、その電圧値は低く抑えられる。Then, from time t12, TdelayC-
At the timing (time t13) when the Pulse-D changes from the low level to the high level after the lapse of D, as shown in FIG. 9D, the fourth transistor 36 changes from the off state to the on state. From doing, the fourth
The capacitance component C36 across the transistor 3 is discharged. As a result, the electric charge charged in the capacitance component C36 between both ends of the fourth transistor 36 generates the current I12, so that the parasitic inductance 68 existing between the switching circuit 37 and the input capacitor 32 is applied. The current I12 will flow. This makes the third
Although a surge voltage is generated between both ends of the transistor 35, the voltage value can be suppressed to a low value.
【００９０】同様に、Ｐｕｌｓｅ−Ａ及びＰｕｌｓｅ−
Ｃがローレベルからハイレベルに変化する場合において
も、Ｐｕｌｓｅ−Ａがローレベルからハイレベルに変化
（時刻ｔ１４）した後、Ｐｕｌｓｅ−Ｃがローレベルか
らハイレベルに変化（時刻ｔ１５）する。Similarly, Pulse-A and Pulse-A
Even when C changes from the low level to the high level, Pulse-A changes from the low level to the high level (time t14), and then Pulse-C changes from the low level to the high level (time t15).
【００９１】このように、本実施態様にかかるスイッチ
ング電源装置１００では、軽負荷状態若しくは無負荷状
態において出力信号Ｐｕｌｓｅ−Ｃの立ち上がりエッジ
が、出力信号Ｐｕｌｓｅ−Ａの立ち上がりエッジに対し
てＴｄｅｌａｙＣ−Ｄだけ遅れて現れ、出力信号Ｐｕｌ
ｓｅ−Ｄの立ち上がりエッジが、出力信号Ｐｕｌｓｅ−
Ｂの立ち上がりエッジに対してＴｄｅｌａｙＣ−Ｄだけ
遅れて現れることから、スイッチング回路３７における
サージ電圧の発生が時間的に分散され、これにより、ス
イッチング回路３７に含まれる第１〜第４のトランジス
タ３３〜３６に与えられるストレスが低減される。この
ため、第１〜第４のトランジスタ３３〜３６に対して大
容量のコンデンサを付加することなく、サージ電圧によ
る第１〜第４のトランジスタ３３〜３６の破壊を効果的
に防止することができる。As described above, in the switching power supply device 100 according to this embodiment, the rising edge of the output signal Pulse-C in the light load state or the no-load state is TdelayC-D with respect to the rising edge of the output signal Pulse-A. Appears with a delay, and the output signal Pul
The rising edge of se-D is the output signal Pulse-
Since it appears with a delay of TdelayC-D with respect to the rising edge of B, the generation of the surge voltage in the switching circuit 37 is dispersed in time, whereby the first to fourth transistors 33 to 33 included in the switching circuit 37. The stress on 36 is reduced. Therefore, destruction of the first to fourth transistors 33 to 36 due to surge voltage can be effectively prevented without adding a large-capacity capacitor to the first to fourth transistors 33 to 36. .
【００９２】本発明は、以上の実施態様に限定されるこ
となく、特許請求の範囲に記載された発明の範囲内で種
々の変更が可能であり、それらも本発明の範囲内に包含
されるものであることはいうまでもない。The present invention is not limited to the above embodiments, and various modifications can be made within the scope of the invention described in the claims, and these are also included in the scope of the present invention. It goes without saying that it is a thing.
【００９３】例えば、上記各実施態様にかかるスイッチ
ング電源装置３０、１００においては、電圧源８２の出
力電圧Ｖ８２と電圧源８３の出力電圧Ｖ８３が実質的に
等しく設定されているが、本発明においてこれらが同じ
電圧であることは必須でなく、これらが互いに異なって
いても構わない。For example, in the switching power supply devices 30 and 100 according to the above embodiments, the output voltage V82 of the voltage source 82 and the output voltage V83 of the voltage source 83 are set to be substantially equal. Need not be the same voltage, and they may be different from each other.
【００９４】また、上記各実施態様にかかるスイッチン
グ電源装置３０、１００が備える第１のコンパレータ８
０にヒステリシスを持たせてもよい。第１のコンパレー
タ８０にヒステリシスを持たせた場合、第１の比較信号
ＣＯＭＰ−１のレベルが電圧源８２の出力電圧Ｖ８２と
ほぼ等しい場合におけるスイッチング回路３７の制御を
より安定的に行うことが可能となる。In addition, the first comparator 8 included in the switching power supply device 30 or 100 according to each of the above embodiments.
0 may have hysteresis. When the first comparator 80 has hysteresis, it is possible to more stably control the switching circuit 37 when the level of the first comparison signal COMP-1 is substantially equal to the output voltage V82 of the voltage source 82. Becomes
【００９５】さらに、上記各実施態様にかかるスイッチ
ング電源装置３０、１００においては、トランス３８の
２次側に設けられた整流回路４２として、ダイオード４
０、４１からなるダイオード整流回路を用いているが、
整流トランジスタからなる同期整流回路を用いても構わ
ない。Further, in the switching power supply devices 30 and 100 according to the above-described respective embodiments, the diode 4 is used as the rectifying circuit 42 provided on the secondary side of the transformer 38.
I used a diode rectifier circuit consisting of 0 and 41,
A synchronous rectification circuit composed of rectification transistors may be used.
【００９６】また、上記各実施態様にかかるスイッチン
グ電源装置３０、１００においては、制御回路４６、１
０１がトランス３８の２次側に属しており、これら制御
回路４６、１０１とスイッチング回路３７との間を第１
〜第４の絶縁回路４７〜５０によって絶縁しているが、
これら制御回路４６、１０１と出力回路との間を絶縁す
ることによって、制御回路４６、１０１をトランス３８
の１次側に属させても構わない。Further, in the switching power supply devices 30 and 100 according to the above embodiments, the control circuits 46 and 1 are provided.
01 belongs to the secondary side of the transformer 38, and a first circuit is provided between these control circuits 46 and 101 and the switching circuit 37.
~ Although insulated by the fourth insulating circuits 47 to 50,
By isolating the control circuits 46 and 101 and the output circuit from each other, the control circuits 46 and 101 are separated from each other by the transformer 38.
May belong to the primary side of the.
【００９７】さらに、上記各実施態様にかかるスイッチ
ング電源装置３０、１００においては、分圧回路７８を
用いて出力電圧Ｖｏを分圧し、得られた誤差電圧Ｅ／Ａ
−と基準電圧Ｖｒｅｆとを誤差アンプ７９によって比較
することによって第１の比較信号ＣＯＭＰ−１を生成し
ているが、このような分圧回路７８を用いることなく、
出力電圧Ｖｏと基準電圧Ｖｒｅｆ’とを誤差アンプ７９
によって比較することにより第１の比較信号ＣＯＭＰ−
１を生成しても構わない。Further, in the switching power supply devices 30 and 100 according to each of the above embodiments, the output voltage Vo is divided by using the voltage dividing circuit 78, and the obtained error voltage E / A is obtained.
The first comparison signal COMP-1 is generated by comparing − and the reference voltage Vref with the error amplifier 79. However, without using such a voltage dividing circuit 78,
The error amplifier 79 calculates the output voltage Vo and the reference voltage Vref ′.
The first comparison signal COMP-
1 may be generated.
【００９８】尚、本発明において、手段とは、必ずしも
物理的手段を意味するものではなく、各手段の機能がソ
フトウエアによって実現される場合も包含する。さら
に、一つの手段の機能が二以上の物理的手段により実現
されても、二以上の手段の機能が一つの物理的手段によ
り実現されてもよい。In the present invention, “means” does not necessarily mean physical means, but also includes the case where the function of each means is realized by software. Further, the function of one means may be realized by two or more physical means, or the functions of two or more means may be realized by one physical means.
【００９９】[0099]
【発明の効果】以上説明したように、本発明によれば、
スイッチング回路の制御が高精度に行われるスイッチン
グ電源装置及びこれに用いられる制御回路が提供され
る。また、本発明によれば、スイッチング電源装置に含
まれるスイッチング回路を高精度に制御することができ
るスイッチング電源装置の制御方法が提供される。As described above, according to the present invention,
Provided are a switching power supply device that controls a switching circuit with high accuracy and a control circuit used for the same. Further, according to the present invention, there is provided a control method of a switching power supply device capable of controlling a switching circuit included in the switching power supply device with high accuracy.
【図１】本発明の好ましい実施態様にかかるスイッチン
グ電源装置３０を示す回路図である。FIG. 1 is a circuit diagram showing a switching power supply device 30 according to a preferred embodiment of the present invention.
【図２】制御回路４６の回路図である。FIG. 2 is a circuit diagram of a control circuit 46.
【図３】第１〜第４のデッドタイム生成回路７２、７
３、９４、９５の具体的な回路構成を示す回路図であ
る。FIG. 3 shows first to fourth dead time generation circuits 72 and 7.
It is a circuit diagram which shows the concrete circuit structure of 3,94,95.
【図４】第１〜第４のデッドタイム生成回路７２、７
３、９４、９５の動作を示すタイミング図である。FIG. 4 illustrates first to fourth dead time generation circuits 72 and 7.
It is a timing diagram which shows operation | movement of 3,94,95.
【図５】通常負荷状態における制御回路４６の動作を示
すタイミング図である。FIG. 5 is a timing diagram showing an operation of the control circuit 46 in a normal load state.
【図６】軽負荷状態若しくは無負荷状態における制御回
路４６の動作を示すタイミング図である。FIG. 6 is a timing diagram showing an operation of the control circuit 46 in a light load state or a no load state.
【図７】制御回路１０１の回路図である。7 is a circuit diagram of a control circuit 101. FIG.
【図８】軽負荷状態若しくは無負荷状態における制御回
路１０１の動作を示すタイミング図である。FIG. 8 is a timing chart showing an operation of the control circuit 101 in a light load state or a no load state.
【図９】軽負荷状態若しくは無負荷状態におけるスイッ
チング回路３７の動作を説明するための模式図である。FIG. 9 is a schematic diagram for explaining the operation of the switching circuit 37 in a light load state or a no load state.
【図１０】従来のスイッチング電源装置１０を示す回路
図である。FIG. 10 is a circuit diagram showing a conventional switching power supply device 10.
【図１１】通常負荷状態における従来のスイッチング電
源装置１０の動作を示すタイミング図である。FIG. 11 is a timing diagram showing an operation of the conventional switching power supply device 10 in a normal load state.
【図１２】軽負荷状態若しくは無負荷状態における従来
のスイッチング電源装置１０の動作を示すタイミング図
である。FIG. 12 is a timing diagram showing an operation of the conventional switching power supply device 10 in a light load state or a no load state.
【図１３】従来の制御回路２５において、クロック信号
のパルス幅（ハイレベル期間）よりもデッドタイムの方
が長い場合における、出力電圧Ｖｏに対応する内部信号
のレベルと比較可能なのこぎり波のレベル領域、並び
に、出力パルスの最小幅について説明するためのタイミ
ング図である。FIG. 13 is a sawtooth level that can be compared with the level of an internal signal corresponding to the output voltage Vo when the dead time is longer than the pulse width (high level period) of the clock signal in the conventional control circuit 25. FIG. 6 is a timing chart for explaining a region and a minimum width of an output pulse.
【図１４】従来の制御回路２５において、クロック信号
のパルス幅（ハイレベル期間）よりもデッドタイムの方
が短い場合における、出力電圧Ｖｏに対応する内部信号
のレベルと比較可能なのこぎり波のレベル領域、並び
に、出力パルスの最小幅について説明するためのタイミ
ング図である。FIG. 14 is a saw-tooth wave level that can be compared with the level of an internal signal corresponding to the output voltage Vo when the dead time is shorter than the pulse width (high-level period) of the clock signal in the conventional control circuit 25. FIG. 6 is a timing chart for explaining a region and a minimum width of an output pulse.
１０ スイッチング電源装置 １１ 入力電源 １２ 入力コンデンサ １３ 第１のトランジスタ １４ 第２のトランジスタ １５ 第３のトランジスタ １６ 第４のトランジスタ １７ スイッチング回路 １８ トランス １９，２０ ダイオード ２１ 整流回路 ２２ インダクタ ２３ コンデンサ ２４ 平滑回路 ２５ 制御回路 ２６ 負荷 ２７ 寄生インダクタンス ３０ スイッチング電源装置 ３１ 入力電源 ３２ 入力コンデンサ ３３ 第１のトランジスタ ３４ 第２のトランジスタ ３５ 第３のトランジスタ ３６ 第４のトランジスタ ３７ スイッチング回路 ３８ トランス ３９ インダクタンス ４０，４１ ダイオード ４２ 整流回路 ４３ インダクタ ４４ コンデンサ ４５ 平滑回路 ４６ 制御回路 ４７ 第１の絶縁回路 ４８ 第２の絶縁回路 ４９ 第３の絶縁回路 ５０ 第４の絶縁回路 ５１ 負荷 ５２〜５５ コンデンサ ５６〜５９ スナバ回路 ６０〜６３ 抵抗 ６４〜６７ コンデンサ ６８ 寄生インダクタンス ７０ 発振器 ７１ データラッチ回路 ７２ 第１のデッドタイム生成回路 ７３ 第２のデッドタイム生成回路 ７４ ランプ回路 ７５ トランジスタ ７６，７７ 抵抗 ７８ 分圧回路 ７９ 誤差アンプ ８０ 第１のコンパレータ ８１ 第２のコンパレータ ８２，８３ 電圧源 ８４，８６ 非論理和回路（ＮＯＲ） ８５ インバータ ８７ ＰＷＭラッチ回路 ８８ 排他的非論理和回路（ＸＮＯＲ） ８９ 排他的論理和回路（ＸＯＲ） ９０ 非論理和回路（ＮＯＲ） ９１〜９３ 非論理積回路（ＮＡＮＤ） ９４ 第３のデッドタイム生成回路 ９５ 第４のデッドタイム生成回路 ９６ 遅延回路 ９７ 非論理和回路（ＮＯＲ） １００ スイッチング電源装置 １０１ 制御回路 10 Switching power supply 11 Input power 12 input capacitors 13 First transistor 14 Second transistor 15 Third transistor 16 Fourth transistor 17 Switching circuit 18 transformers 19,20 diode 21 Rectifier circuit 22 Inductor 23 Capacitor 24 Smoothing circuit 25 Control circuit 26 load 27 Parasitic inductance 30 switching power supply 31 Input power 32 input capacitors 33 First transistor 34 Second transistor 35 Third Transistor 36 Fourth Transistor 37 Switching circuit 38 transformers 39 Inductance 40, 41 diode 42 Rectifier circuit 43 inductor 44 capacitor 45 smoothing circuit 46 Control circuit 47 First isolation circuit 48 Second insulation circuit 49 Third Insulation Circuit 50 Fourth insulation circuit 51 load 52-55 capacitors 56-59 snubber circuit 60-63 resistance 64-67 capacitors 68 Parasitic inductance 70 oscillator 71 Data latch circuit 72 First Dead Time Generation Circuit 73 Second Dead Time Generation Circuit 74 lamp circuit 75 transistor 76,77 resistance 78 voltage divider 79 Error amplifier 80 First Comparator 81 Second comparator 82,83 Voltage source 84,86 Non-OR circuit (NOR) 85 inverter 87 PWM latch circuit 88 Exclusive NOR circuit (XNOR) 89 Exclusive OR circuit (XOR) 90 Non-OR circuit (NOR) 91-93 Non-logical product circuit (NAND) 94 Third Dead Time Generation Circuit 95 Fourth Dead Time Generation Circuit 96 delay circuit 97 Non-OR circuit (NOR) 100 switching power supply 101 control circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村井 康弘 東京都中央区日本橋一丁目13番１号 ティ ーディーケイ株式会社内 (72)発明者 佐藤 国広 東京都中央区日本橋一丁目13番１号 ティ ーディーケイ株式会社内 (72)発明者 稲森 正憲 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 藤山 利也 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5H730 AA10 AA14 AA20 BB27 DD04 DD34 EE03 FD01 FF06 FG05 FV02 FV09 XX05 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Yasuhiro Murai 1-13-1, Nihonbashi, Chuo-ku, Tokyo -In DC Inc. (72) Inventor Kunihiro Sato 1-13-1, Nihonbashi, Chuo-ku, Tokyo -In DC Inc. (72) Inventor Masanori Inamori 22-22 Nagaikecho, Abeno-ku, Osaka-shi, Osaka Inside the company (72) Inventor Toshiya Fujiyama 22-22 Nagaikecho, Abeno-ku, Osaka-shi, Osaka Inside the company F term (reference) 5H730 AA10 AA14 AA20 BB27 DD04 DD34 EE03 FD01 FF06 FG05 FV02 FV09 XX05
Claims (9)
けられ、第１及び第２のアームを含むフルブリッジ型の
スイッチング回路と、前記トランスの２次側に設けられ
た出力回路と、前記スイッチング回路を位相シフト制御
する制御回路とを備えるスイッチング電源装置であっ
て、前記制御回路は、前記第１のアームを駆動する出力
信号をクロック信号に基づいて生成し、前記第２のアー
ムを駆動する出力信号を前記第１のアームのデッドタイ
ムにおいて活性化される内部信号に基づいて生成するこ
とを特徴とするスイッチング電源装置。1. A transformer, a full-bridge type switching circuit provided on the primary side of the transformer and including first and second arms, an output circuit provided on the secondary side of the transformer, A switching power supply device comprising a control circuit for controlling a phase shift of a switching circuit, wherein the control circuit generates an output signal for driving the first arm based on a clock signal, and drives the second arm. The switching power supply device is characterized in that it generates an output signal based on an internal signal activated during the dead time of the first arm.
てのこぎり波を生成するのこぎり波生成手段と、前記出
力回路の出力電圧若しくはこれに対応する電圧と第１の
基準電圧とを比較し、これに基づいて第１の比較信号を
生成する誤差アンプと、前記第１の比較信号と第２の基
準電圧とを比較し、これに基づいて第２の比較信号を生
成する第１のコンパレータと、前記第１の比較信号と前
記のこぎり波とを比較し、これに基づいて第３の比較信
号を生成する第２のコンパレータと、少なくとも前記第
２の比較信号及び前記第３の比較信号に基づいて前記第
２のアームを駆動する出力信号を生成する手段とを含む
ことを特徴とする請求項１に記載のスイッチング電源装
置。2. The control circuit compares a sawtooth wave generating means for generating a sawtooth wave in response to the internal signal with an output voltage of the output circuit or a voltage corresponding thereto and a first reference voltage. , A first comparator that compares the first comparison signal with a second reference voltage and generates a second comparison signal based on the error amplifier that generates the first comparison signal based on the error amplifier A second comparator that compares the first comparison signal with the sawtooth wave and generates a third comparison signal based on the comparison; and at least the second comparison signal and the third comparison signal. 2. The switching power supply device according to claim 1, further comprising means for generating an output signal for driving the second arm based on the switching power supply device.
を有していることを特徴とする請求項２に記載のスイッ
チング電源装置。3. The switching power supply device according to claim 2, wherein the first comparator has hysteresis.
スイッチに対してそれぞれ並列に設けられた複数のコン
デンサ及び複数のスナバ回路と、前記第１のアームと前
記トランスとの間に挿入されたインダクタとをさらに備
えることを特徴とする請求項１乃至３のいずれか１項に
記載のスイッチング電源装置。4. A plurality of capacitors and a plurality of snubber circuits respectively provided in parallel with each of the switches included in the switching circuit, and an inductor inserted between the first arm and the transformer. The switching power supply device according to claim 1, further comprising:
むスイッチング電源装置を位相シフト制御するための制
御回路であって、交互にハイレベルとなる一対の第１の
内部信号を生成する第１の手段と、前記第１の内部信号
を受け、これに第１のデッドタイムを与えることによっ
て前記スイッチング電源装置の第１のアームを駆動する
一対の第１の出力信号を生成する第２の手段と、前記第
１のデッドタイムに基づいてのこぎり波を生成する第３
の手段と、少なくとも前記スイッチング電源装置の出力
電圧及び前記のこぎり波に基づき、交互にハイレベルと
なる一対の第２の内部信号を生成する第４の手段と、前
記第２の内部信号を受け、これに第２のデッドタイムを
与えることによって前記スイッチング電源装置の第２の
アームを駆動する一対の第２の出力信号を生成する第５
の手段とを備える制御回路。5. A control circuit for controlling a phase shift of a switching power supply device including a full-bridge type switching circuit, comprising first means for generating a pair of first internal signals which are alternately at a high level. A second means for generating a pair of first output signals for driving the first arm of the switching power supply device by receiving the first internal signal and giving a first dead time to the first internal signal; Third, generating a sawtooth wave based on the first dead time
And a fourth means for generating a pair of second internal signals that are alternately at a high level based on at least the output voltage of the switching power supply device and the sawtooth wave, and receiving the second internal signal, A fifth deadline for generating a pair of second output signals for driving the second arm of the switching power supply device by giving a second dead time to the fifth output signal.
And a control circuit including.
イムにおいて活性状態となる第３の内部信号を生成する
論理回路と、前記第３の内部信号が活性状態となってい
る期間において前記のこぎり波を最小レベルとするラン
プ回路とを含むことを特徴とする請求項５に記載の制御
回路。6. A logic circuit, wherein the third means generates a third internal signal which is activated in the first dead time, and a period in which the third internal signal is activated. The control circuit according to claim 5, further comprising a ramp circuit that minimizes the sawtooth wave.
が非活性状態となっている期間において前記のこぎり波
のレベルを上昇させることを特徴とする請求項６に記載
の制御回路。7. The control circuit according to claim 6, wherein the ramp circuit raises the level of the sawtooth wave during a period in which the third internal signal is inactive.
ッチからなる第１及び第２のアームを備えるスイッチン
グ電源装置を制御する制御回路であって、前記第１のア
ームを構成する高位側スイッチ及び前記第１のアームを
構成する低位側スイッチを交互にオンさせる第１の手段
と、前記第１のアームを構成する高位側スイッチがター
ンオンするタイミング及び前記第１のアームを構成する
低位側スイッチがターンオンするタイミングにおいて上
昇を開始するのこぎり波を生成する第２の手段と、少な
くとも前記スイッチング電源装置の出力電圧及び前記の
こぎり波に基づき、前記第２のアームを構成する高位側
スイッチ及び前記第２のアームを構成する低位側スイッ
チを制御する第３の手段とを備える制御回路。8. A control circuit for controlling a switching power supply device comprising first and second arms each comprising a high-side switch and a low-side switch, the high-side switch constituting the first arm and the control circuit comprising: First means for alternately turning on the low-side switch forming the first arm, timing at which the high-side switch forming the first arm turns on, and low-side switch forming the first arm turn-on Second means for generating a sawtooth wave that starts rising at the timing, and a high-side switch and the second arm that constitute the second arm based on at least the output voltage of the switching power supply device and the sawtooth wave. And a third means for controlling the low-side switch that constitutes the control circuit.
むスイッチング電源装置の駆動方法であって、前記スイ
ッチング回路の第１のアームのデッドタイムを検出し、
検出されたデッドタイムに基づいてのこぎり波を生成
し、少なくとも前記スイッチング電源装置の出力電圧及
び前記のこぎり波に基づいて前記スイッチング回路の第
２のアームを駆動する出力信号を生成することを特徴と
するスイッチング電源装置の駆動方法。9. A method of driving a switching power supply device including a full-bridge type switching circuit, the method including detecting a dead time of a first arm of the switching circuit,
A sawtooth wave is generated based on the detected dead time, and an output signal for driving the second arm of the switching circuit is generated based on at least the output voltage of the switching power supply device and the sawtooth wave. Driving method of switching power supply device.
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- 2001-06-29 JP JP2001200024A patent/JP3610321B2/en not_active Expired - Lifetime
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