JP2002345250A - Rectifier circuit - Google Patents
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- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、整流回路に関し、
さらに詳細には、スイッチング素子を利用した整流回路
に関する。TECHNICAL FIELD The present invention relates to a rectifier circuit,
More specifically, the present invention relates to a rectifier circuit using a switching element.
【０００２】[0002]
【従来の技術】交流電源の電圧波形を整流しこれを負荷
に供給する整流回路としては、力率がより高いことが望
ましく、このため、従来より、力率の改善が図られた種
々の整流回路が提案されている。その一例として、特開
平２−２９９４７０号公報に記載された整流回路が挙げ
られる。2. Description of the Related Art A rectifier circuit for rectifying a voltage waveform of an AC power supply and supplying the rectified voltage waveform to a load desirably has a higher power factor. For this reason, various rectifiers with improved power factor have been conventionally used. A circuit has been proposed. One example is a rectifier circuit described in Japanese Patent Application Laid-Open No. 2-299470.
【０００３】図９は、同公報に記載された従来の整流回
路を示す回路図である。FIG. 9 is a circuit diagram showing a conventional rectifier circuit described in the publication.
【０００４】図９に示されるように、同公報に記載され
た従来の整流回路は、ダイオード２〜５からなるブリッ
ジ回路の出力部分に設けられたトランジスタ９を備え、
これを入力電圧の波形に同期して導通させることによ
り、力率の向上が図られている。As shown in FIG. 9, the conventional rectifier circuit described in the publication includes a transistor 9 provided at an output portion of a bridge circuit including diodes 2 to 5,
The power factor is improved by conducting this in synchronization with the waveform of the input voltage.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、図９に
示した従来の整流回路においては、電流経路に３つのダ
イオードが必ず介在することから（タイオード２→６→
５、または、タイオード３→６→４）、ダイオード３段
分の損失が常に発生してしまう。このため、従来の整流
回路においては、力率は改善されるものの損失が増大し
てしまういう問題が生じていた。However, in the conventional rectifier circuit shown in FIG. 9, since three diodes are necessarily interposed in the current path (the diode 2 → 6 →
5, or the diode 3 → 6 → 4), and a loss of three stages of diodes always occurs. For this reason, the conventional rectifier circuit has a problem that the power factor is improved but the loss increases.
【０００６】したがって、本発明の目的は、損失を増大
させることなく、力率が改善された整流回路を提供する
ことである。Accordingly, it is an object of the present invention to provide a rectifier circuit having an improved power factor without increasing loss.
【０００７】[0007]
【課題を解決するための手段】本発明のかかる目的は、
交流電源の一端に接続される第１の入力端、前記交流電
源の他端に接続される第２の入力端、負荷の一端に接続
される第１の出力端及び前記負荷の他端に接続される第
２の出力端を備えるブリッジ回路と、前記交流電源の前
記一端と前記ブリッジ回路の前記第１の入力端との間及
び前記交流電源の前記他端と前記ブリッジ回路の前記第
２の入力端との間の少なくとも一方に直列に接続された
リアクトルと、前記ブリッジ回路の前記第１の入力端と
前記ブリッジ回路の前記第２の出力端との間に並列に接
続された第１のスイッチ素子と、前記ブリッジ回路の前
記第２の入力端と前記ブリッジ回路の前記第２の出力端
との間に並列に接続された第２のスイッチ素子と、前記
第１及び第２のスイッチ素子のオン／オフを制御する制
御手段とを備える整流回路によって達成される。SUMMARY OF THE INVENTION The object of the present invention is as follows.
A first input terminal connected to one end of the AC power supply, a second input terminal connected to the other end of the AC power supply, a first output terminal connected to one end of the load, and a connection to the other end of the load; A bridge circuit having a second output terminal between the one end of the AC power supply and the first input terminal of the bridge circuit, and the other end of the AC power supply and the second end of the bridge circuit. A reactor connected in series to at least one of the input terminals, and a first connected in parallel between the first input terminal of the bridge circuit and the second output terminal of the bridge circuit. A switch element, a second switch element connected in parallel between the second input terminal of the bridge circuit and the second output terminal of the bridge circuit, and the first and second switch elements Control means for controlling on / off of the power supply It is accomplished by the flow circuit.
【０００８】本発明によれば、電流経路に介在するダイ
オードの数を従来の整流回路に比べて削減することがで
きるので、損失を増大させることなく、力率を改善する
ことができる。According to the present invention, the number of diodes interposed in the current path can be reduced as compared with the conventional rectifier circuit, so that the power factor can be improved without increasing the loss.
【０００９】本発明の好ましい実施態様においては、前
記制御手段が、前記交流電源の電圧の一方のゼロクロス
点から±λ／１６の範囲（λは前記交流電源の電圧周
期）において前記第１のスイッチ素子をオフ状態からオ
ン状態に変化させ、前記交流電源の電圧の他方のゼロク
ロス点から±λ／１６の範囲において前記第２のスイッ
チ素子をオフ状態からオン状態に変化させる。In a preferred embodiment of the present invention, the control means controls the first switch in a range of ± λ / 16 from one zero crossing point of the voltage of the AC power supply (λ is a voltage cycle of the AC power supply). The element is changed from the off state to the on state, and the second switch element is changed from the off state to the on state within a range of ± λ / 16 from the other zero cross point of the voltage of the AC power supply.
【００１０】本発明の好ましい実施態様によれば、第１
及び第２のスイッチ素子のターンオンのタイミングが適
切に設定されているので、入力電流の波形の好ましくな
い変形を効果的に防止しつつ、力率向上の効果を十分に
得ることができる。According to a preferred embodiment of the present invention, the first
Also, since the turn-on timing of the second switch element is appropriately set, the effect of improving the power factor can be sufficiently obtained while effectively preventing undesired deformation of the waveform of the input current.
【００１１】本発明のさらに好ましい実施態様において
は、前記制御手段が、前記一方のゼロクロス点と実質的
に一致するタイミングにおいて前記第１のスイッチ素子
をオフ状態からオン状態に変化させ、前記他方のゼロク
ロス点と実質的に一致するタイミングにおいて前記第２
のスイッチ素子をオフ状態からオン状態に変化させる。In a further preferred aspect of the present invention, the control means changes the first switch element from an off state to an on state at a timing substantially coincident with the one zero-cross point, and At the timing substantially coincident with the zero-cross point, the second
Are changed from the OFF state to the ON state.
【００１２】本発明のさらに好ましい実施態様によれ
ば、第１及び第２のスイッチ素子のターンオンのタイミ
ングがより適切に設定されているので、入力電流の波形
の好ましくない変形をより効果的に防止しつつ、力率向
上の効果をより十分に得ることができる。According to a further preferred embodiment of the present invention, since the turn-on timings of the first and second switch elements are set more appropriately, the undesired deformation of the waveform of the input current is more effectively prevented. In addition, the effect of improving the power factor can be more sufficiently obtained.
【００１３】本発明のさらに好ましい実施態様において
は、前記制御手段が、前記交流電源の電圧の一方のゼロ
クロス点よりλ／８経過時（λは前記交流電源の電圧周
期）から±λ／１６の範囲の範囲において前記第１のス
イッチ素子をオン状態からオフ状態に変化させ、前記交
流電源の電圧の他方のゼロクロス点よりλ／８経過時か
ら±λ／１６の範囲の範囲において前記第２のスイッチ
素子をオン状態からオフ状態に変化させる。[0013] In a further preferred aspect of the present invention, the control means sets the voltage of ± λ / 16 from the time when λ / 8 has passed from one of the zero cross points of the AC power supply (λ is the voltage cycle of the AC power supply). The first switch element is changed from an on state to an off state in a range of the range, and the second switch element is changed in a range of ± λ / 16 from the lapse of λ / 8 from the other zero cross point of the voltage of the AC power supply. The switch element is changed from the on state to the off state.
【００１４】本発明のさらに好ましい実施態様によれ
ば、第１及び第２のスイッチ素子のターンオフのタイミ
ングが適切に設定されているので、力率向上の効果を十
分に得つつ、入力電流の波形の後半部分のピークの大幅
な低下を効果的に防止することができる。According to a further preferred embodiment of the present invention, since the turn-off timings of the first and second switch elements are appropriately set, the waveform of the input current can be sufficiently obtained while the effect of improving the power factor can be sufficiently obtained. And a significant decrease in the peak in the latter half of can be effectively prevented.
【００１５】本発明のさらに好ましい実施態様において
は、前記制御手段が、前記一方のゼロクロス点よりλ／
８経過時と実質的に一致するタイミングにおいて前記第
１のスイッチ素子をオン状態からオフ状態に変化させ、
前記他方のゼロクロス点よりλ／８経過時と実質的に一
致するタイミングにおいて前記第２のスイッチ素子をオ
ン状態からオフ状態に変化させる。[0015] In a further preferred aspect of the present invention, the control means determines that λ / λ
Changing the first switch element from an on state to an off state at a timing substantially coincident with a lapse of 8 hours;
The second switch element is changed from an on state to an off state at a timing substantially coincident with the lapse of λ / 8 from the other zero cross point.
【００１６】本発明のさらに好ましい実施態様によれ
ば、第１及び第２のスイッチ素子のターンオフのタイミ
ングがより適切に設定されているので、力率向上の効果
をより十分に得つつ、入力電流の波形の後半部分のピー
クの大幅な低下をより効果的に防止することができる。According to a further preferred embodiment of the present invention, since the turn-off timings of the first and second switch elements are set more appropriately, the input current can be sufficiently improved while the effect of improving the power factor can be obtained. Of the waveform in the latter half of the waveform can be prevented more effectively.
【００１７】本発明のさらに好ましい実施態様において
は、前記制御手段が、前記第１及び第２のスイッチ素子
のオン期間をλ／１６〜３λ／１６の範囲（λは前記交
流電源の電圧周期）に設定している。In a further preferred aspect of the present invention, the control means sets an ON period of the first and second switch elements in a range of λ / 16 to 3λ / 16 (λ is a voltage cycle of the AC power supply). Is set to
【００１８】本発明のさらに好ましい実施態様によれ
ば、第１及び第２のスイッチ素子のオン期間が適切に設
定されているので、力率向上の効果を十分に得ることが
できる。According to a further preferred embodiment of the present invention, the ON periods of the first and second switch elements are appropriately set, so that the effect of improving the power factor can be sufficiently obtained.
【００１９】本発明のさらに好ましい実施態様において
は、前記制御手段が、前記第１及び第２のスイッチ素子
のオン期間を約λ／８に設定している。[0019] In a further preferred aspect of the present invention, the control means sets the ON period of the first and second switch elements to about λ / 8.
【００２０】本発明のさらに好ましい実施態様によれ
ば、第１及び第２のスイッチ素子のオン期間がより適切
に設定されているので、力率向上の効果をより十分に得
ることができる。According to a further preferred embodiment of the present invention, since the ON periods of the first and second switch elements are set more appropriately, the effect of improving the power factor can be more sufficiently obtained.
【００２１】本発明のさらに好ましい実施態様において
は、前記制御回路が、前記交流電源の電圧の一方のゼロ
クロス点及び前記交流電源の電圧の他方のゼロクロス点
を検出するゼロクロス検出回路を備える。In a further preferred aspect of the present invention, the control circuit includes a zero-cross detection circuit for detecting one zero-cross point of the voltage of the AC power supply and the other zero-cross point of the voltage of the AC power supply.
【００２２】本発明のさらに好ましい実施態様において
は、前記制御回路が、前記交流電源の電圧の絶対値若し
くはこれに比例した電圧と基準電圧とを比較するコンパ
レータと、前記コンパレータの出力信号を遅延させる遅
延回路とを備える。In a further preferred aspect of the present invention, the control circuit compares the absolute value of the voltage of the AC power supply or a voltage proportional thereto with a reference voltage, and delays an output signal of the comparator. A delay circuit.
【００２３】本発明のさらに好ましい実施態様において
は、前記制御回路が、前記交流電源の電圧の絶対値若し
くはこれに比例した電圧と基準電圧とを比較するコンパ
レータと、前記コンパレータの出力信号に基づいて所定
幅のパルスを生成するワンショットパルス生成回路とを
備える。In a further preferred aspect of the present invention, the control circuit compares a reference voltage with an absolute value of a voltage of the AC power supply or a voltage proportional thereto, and a control circuit based on an output signal of the comparator. A one-shot pulse generation circuit for generating a pulse having a predetermined width.
【００２４】本発明のさらに好ましい実施態様において
は、前記制御回路が、前記交流電源の電圧の絶対値若し
くはこれに比例した電圧と第１の基準電圧とを比較する
第１のコンパレータと、前記交流電源の電圧の絶対値若
しくはこれに比例した電圧と第２の基準電圧とを比較す
る第２のコンパレータと、前記第１及び第２のコンパレ
ータの出力信号により制御される順序回路とを備える。In a further preferred aspect of the present invention, the control circuit comprises: a first comparator for comparing an absolute value of a voltage of the AC power supply or a voltage proportional thereto with a first reference voltage; A second comparator for comparing the absolute value of the voltage of the power supply or a voltage proportional thereto with a second reference voltage; and a sequential circuit controlled by output signals of the first and second comparators.
【００２５】本発明のさらに好ましい実施態様において
は、前記制御回路が、前記第１のスイッチ素子及び前記
第２のスイッチ素子のオン／オフを共通の信号によって
制御する。In a further preferred aspect of the present invention, the control circuit controls on / off of the first switch element and the second switch element by a common signal.
【００２６】本発明のさらに好ましい実施態様によれ
ば、制御回路の回路構成を簡素化することができる。According to a further preferred embodiment of the present invention, the circuit configuration of the control circuit can be simplified.
【００２７】本発明のさらに好ましい実施態様において
は、前記第１及び第２のスイッチ素子が、バイポーラト
ランジスタ、ＭＯＳＦＥＴ、ＩＧＢＴ、ＢＳＩＴ、ＢＩ
ＭＯＳまたはＢＪＴである。In a further preferred aspect of the present invention, the first and second switch elements are bipolar transistors, MOSFETs, IGBTs, BSITs, BIs.
MOS or BJT.
【００２８】[0028]
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の好ましい実施態様について詳細に説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG.
A preferred embodiment of the present invention will be described in detail.
【００２９】図１は、本発明の好ましい実施態様にかか
る整流回路２０を示す回路図である。FIG. 1 is a circuit diagram showing a rectifier circuit 20 according to a preferred embodiment of the present invention.
【００３０】図１に示されるように、本実施態様にかか
る整流回路２０は、ブリッジを構成するダイオード２１
〜２４と、交流電源の一端とブリッジの一方の入力端と
の間に接続された第１のリアクトル２５と、交流電源の
他端とブリッジの他方の入力端との間に接続された第２
のリアクトル２６と、ダイオード２３に対して並列に接
続された第１のトランジスタ２７と、ダイオード２４に
対して並列に接続された第２のトランジスタ２８と、ブ
リッジの出力端間に接続された平滑コンデンサ２９と、
交流電源より供給される交流電圧Ｖｓのゼロクロス点を
検出するゼロクロス検出回路３０と、ゼロクロス検出回
路３０による検出結果に基づいて第１及び第２のトラン
ジスタ２７、２８のオン／オフを制御する制御回路３１
とを備えている。平滑コンデンサ２９の両端は整流回路
２０の出力端子であり、ここに負荷を接続することによ
り、かかる負荷に直流電圧を印加することができる。As shown in FIG. 1, a rectifier circuit 20 according to the present embodiment includes a diode 21 forming a bridge.
, A first reactor 25 connected between one end of the AC power supply and one input end of the bridge, and a second reactor 25 connected between the other end of the AC power supply and the other input end of the bridge.
, A first transistor 27 connected in parallel to the diode 23, a second transistor 28 connected in parallel to the diode 24, and a smoothing capacitor connected between the output terminals of the bridge. 29,
A zero-crossing detection circuit 30 for detecting a zero-crossing point of the AC voltage Vs supplied from the AC power supply, and a control circuit for controlling on / off of the first and second transistors 27 and 28 based on the detection result by the zero-crossing detection circuit 30 31
And Both ends of the smoothing capacitor 29 are output terminals of the rectifier circuit 20, and by connecting a load thereto, a DC voltage can be applied to the load.
【００３１】ゼロクロス検出回路３０は、交流電源より
供給される交流電圧Ｖｓの負側から正側へのゼロクロス
点を検出したことに応答して第１の検出信号ａを活性化
し、逆に、交流電源より供給される交流電圧Ｖｓの正側
から負側へのゼロクロス点を検出したことに応答して第
２の検出信号ｂを活性化する回路である。これら第１の
検出信号ａ及び第２の検出信号ｂはいずれも制御回路３
１に供給され、制御回路３１は、第１の検出信号ａが活
性化されたこと応答して、第１のトランジスタ駆動信号
Ａを交流電源の周期λの１／８の期間だけハイレベルと
し、第２の検出信号ｂが活性化されたことに応答して、
第２のトランジスタ駆動信号Ｂを交流電源の周期λの１
／８の期間だけハイレベルとする。図１に示されるよう
に、これら第１のトランジスタ駆動信号Ａ及び第２のト
ランジスタ駆動信号Ｂは、それぞれ第１及び第２のトラ
ンジスタ２７及び２８のベース電極に印加される。The zero-cross detection circuit 30 activates the first detection signal a in response to detecting a zero-cross point from the negative side to the positive side of the AC voltage Vs supplied from the AC power supply. This circuit activates the second detection signal b in response to detecting a zero-cross point from the positive side to the negative side of the AC voltage Vs supplied from the power supply. Both the first detection signal a and the second detection signal b
1 and the control circuit 31 sets the first transistor drive signal A to the high level for a period of １ ／ of the period λ of the AC power supply in response to the activation of the first detection signal a, In response to the activation of the second detection signal b,
The second transistor drive signal B is set to 1 of the cycle λ of the AC power supply.
It is set to high level only during the period of / 8. As shown in FIG. 1, the first transistor drive signal A and the second transistor drive signal B are applied to the base electrodes of the first and second transistors 27 and 28, respectively.
【００３２】図２は、本実施態様にかかる整流回路２０
の動作を示すタイミング図である。FIG. 2 shows a rectifier circuit 20 according to this embodiment.
FIG. 5 is a timing chart showing the operation of FIG.
【００３３】図２に示されるように、本実施態様にかか
る整流回路２０においては、交流電源の電圧Ｖｓの負側
から正側へのゼロクロス点からλ／８の期間において第
１のトランジスタ２７がオンし、交流電源の電圧Ｖｓの
正側から負側へのゼロクロス点からλ／８の期間におい
て第２のトランジスタ２８がオンするため、第１のトラ
ンジスタ２７のオンに基づくリアクトル電流Ｉ１及び第
２のトランジスタ２８のオンに基づくリアクトル電流Ｉ
２が発生する。このため、入力電流Ｉｉｎの波形は、交
流電源の電圧Ｖｓの波形により近くなっていることが分
かる。As shown in FIG. 2, in the rectifier circuit 20 according to the present embodiment, the first transistor 27 is turned on during the period of λ / 8 from the zero crossing point of the voltage Vs of the AC power supply from the negative side to the positive side. And the second transistor 28 is turned on during a period of λ / 8 from the zero crossing point of the voltage Vs of the AC power supply from the positive side to the negative side, so that the reactor current I1 and the second current Current I based on turning on of transistor 28
2 occurs. Therefore, it can be seen that the waveform of the input current Iin is closer to the waveform of the voltage Vs of the AC power supply.
【００３４】このように、本実施態様にかかる整流回路
２０は、ダイオード２３に対して並列に接続された第１
のトランジスタ２７及びダイオード２４に対して並列に
接続された第２のトランジスタ２８を備え、第１のトラ
ンジスタ２７を交流電源の電圧Ｖｓの負側から正側への
ゼロクロス点からλ／８の期間においてオンさせるとと
もに、第２のトランジスタ２８を交流電源の電圧Ｖｓの
正側から負側へのゼロクロス点からλ／８の期間におい
てオンさせているので、入力電流Ｉｉｎの波形が交流電
源の電圧Ｖｓの波形により近くなり、これにより力率が
向上する。しかも、本実施態様にかかる整流回路２０で
は、電流経路に２つのダイオードしか介在しないことか
ら（タイオード２１→２４、または、タイオード２２→
２３）、従来の整流回路よりも損失が小さく、高効率に
て整流を行うことができる。As described above, the rectifier circuit 20 according to this embodiment includes the first rectifier circuit 20 connected in parallel with the diode 23.
And a second transistor 28 connected in parallel to the diode 27 and the diode 24. The first transistor 27 is turned on in a period of λ / 8 from a zero crossing point of the voltage Vs of the AC power supply from the negative side to the positive side. Since the second transistor 28 is turned on and the second transistor 28 is turned on during the period of λ / 8 from the zero cross point from the positive side to the negative side of the voltage Vs of the AC power supply, the waveform of the input current Iin changes Closer to the waveform, which improves the power factor. Moreover, in the rectifier circuit 20 according to the present embodiment, since only two diodes are interposed in the current path (the diodes 21 → 24 or the diodes 22 →).
23) Loss is smaller than that of the conventional rectifier circuit, and rectification can be performed with high efficiency.
【００３５】尚、上記実施態様においては、第１のトラ
ンジスタ２７のオン期間を交流電源の電圧Ｖｓの負側か
ら正側へのゼロクロス点からλ／８の期間に設定し、第
２のトランジスタ２８のオン期間を交流電源の電圧Ｖｓ
の正側から負側へのゼロクロス点からλ／８の期間に設
定しているが、本発明はこれに限定されるものではな
い。In the above embodiment, the ON period of the first transistor 27 is set to a period of λ / 8 from the zero crossing point of the voltage Vs of the AC power supply from the negative side to the positive side, and the second transistor 28 Is the ON period of the voltage Vs of the AC power supply.
Is set to the period of λ / 8 from the zero cross point from the positive side to the negative side of the present invention, but the present invention is not limited to this.
【００３６】例えば、第１のトランジスタ２７がオンす
るタイミング及び第２のトランジスタ２８がオンするタ
イミングを、ゼロクロス点よりもやや早く設定してもよ
く、逆に、ゼロクロス点よりもやや遅く設定してもよ
い。但し、当該タイミングをゼロクロス点より過度に早
く設定すると、入力電流Ｉｉｎの波形がゼロクロス点の
直前部分において変形するおそれがあり、逆に、当該タ
イミングをゼロクロス点より過度に遅く設定すると、第
１及び第２のトランジスタ２７、２８による力率向上の
効果が十分に得られなくなってしまう。したがって、入
力電流Ｉｉｎの波形の好ましくない変形を防止しつつ、
力率向上の効果を十分に得るためには、上記タイミング
をゼロクロス点から±λ／１６の範囲に設定することが
好ましい。最も好ましいタイミングは、上記実施態様に
かかる整流回路２０のようにゼロクロス点と一致するタ
イミングである。For example, the timing at which the first transistor 27 is turned on and the timing at which the second transistor 28 is turned on may be set slightly earlier than the zero-cross point, or conversely, set slightly later than the zero-cross point. Is also good. However, if the timing is set excessively earlier than the zero crossing point, the waveform of the input current Iin may be deformed immediately before the zero crossing point. The effect of improving the power factor by the second transistors 27 and 28 cannot be sufficiently obtained. Therefore, while preventing undesired deformation of the waveform of the input current Iin,
In order to sufficiently obtain the effect of improving the power factor, it is preferable to set the above timing within a range of ± λ / 16 from the zero cross point. The most preferable timing is the timing that coincides with the zero cross point as in the rectifier circuit 20 according to the above embodiment.
【００３７】また、第１のトランジスタ２７がオフする
タイミング及び第２のトランジスタ２８がオフするタイ
ミングについても、ゼロクロス点からλ／８経過時より
もやや早く設定してもよく、逆に、ゼロクロス点からλ
／８経過時よりややも遅く設定してもよい。但し、当該
タイミングをゼロクロス点からλ／８経過時より過度に
早く設定すると、第１及び第２のトランジスタ２７、２
８による力率向上の効果が十分に得られなくなってしま
い、逆に、当該タイミングをゼロクロス点からλ／８経
過時より過度に遅く設定すると、入力電流Ｉｉｎの波形
のうち後半部分のピークが大幅に低くなってしまう。し
たがって、力率向上の効果を十分に得つつ、入力電流Ｉ
ｉｎの波形の後半部分のピークの大幅な低下を防止する
ためには、上記タイミングをゼロクロス点よりλ／８経
過時から、±λ／１６の範囲に設定することが好まし
い。最も好ましいタイミングは、上記実施態様にかかる
整流回路２０のようにゼロクロス点からλ／８経過時で
ある。The timing at which the first transistor 27 is turned off and the timing at which the second transistor 28 is turned off may be set slightly earlier than when λ / 8 has elapsed from the zero crossing point. To λ
It may be set slightly later than when / 8 has elapsed. However, if the timing is set too early than when λ / 8 has elapsed from the zero cross point, the first and second transistors 27, 2
8, the effect of improving the power factor cannot be sufficiently obtained. Conversely, if the timing is set excessively later than the lapse of λ / 8 from the zero crossing point, the peak of the latter half of the waveform of the input current Iin becomes large. Will be lower. Therefore, while sufficiently obtaining the effect of improving the power factor, the input current I
In order to prevent a significant decrease in the peak of the latter half of the in waveform, it is preferable to set the above timing within a range of ± λ / 16 from the time when λ / 8 has passed from the zero cross point. The most preferable timing is when λ / 8 has elapsed from the zero-cross point as in the rectifier circuit 20 according to the above embodiment.
【００３８】さらに、上述のように、第１及び第２のト
ランジスタ２７、２８がオンするタイミングをゼロクロ
ス点とは異なるタイミングに設定し、及び／又は、第１
及び第２のトランジスタ２７、２８がオフするタイミン
グをゼロクロス点からλ／８経過時とは異なるタイミン
グに設定する場合においては、第１及び第２のトランジ
スタ２７、２８のオン期間がλ／１６〜３λ／１６の範
囲となるように、第１及び第２のトランジスタ２７、２
８のオンタイミング及びオフタイミングを設定すること
が好ましい。第１及び第２のトランジスタ２７、２８の
最も好ましいオン期間は、上記実施態様にかかる整流回
路２０のようにλ／８である。Further, as described above, the timing at which the first and second transistors 27 and 28 are turned on is set to a timing different from the zero-cross point, and / or the first.
When the timing at which the second transistors 27 and 28 are turned off is set to a timing different from the time when λ / 8 has elapsed from the zero-cross point, the ON period of the first and second transistors 27 and 28 is λ / 16 to λ / 16. The first and second transistors 27, 2
It is preferable to set the on-timing and off-timing of 8. The most preferable ON period of the first and second transistors 27 and 28 is λ / 8 as in the rectifier circuit 20 according to the above embodiment.
【００３９】また、上記実施態様にかかる整流回路２０
においては、第１のトランジスタ２７を第１のトランジ
スタ駆動信号Ａによって駆動し、第２のトランジスタ２
８を第２のトランジスタ駆動信号Ｂによって駆動してい
るが、一方のトランジスタがオンしている期間において
は他方のトランジスタに並列接続されているダイオード
が導通状態となっているので、これらを共通の信号によ
って駆動しても構わない。The rectifier circuit 20 according to the above embodiment
, The first transistor 27 is driven by the first transistor drive signal A, and the second transistor 2
8 is driven by the second transistor drive signal B. Since the diode connected in parallel to the other transistor is conductive during the period when one transistor is on, these transistors are connected to the common transistor. It may be driven by a signal.
【００４０】尚、上記実施態様にかかる整流回路２０に
おいては、ゼロクロス検出回路３０を用いて交流電源の
電圧Ｖｓのゼロクロス点を検出しているが、このような
ゼロクロス検出回路３０によって電圧Ｖｓのゼロクロス
点を直接検出するのではなく、間接的な方法を用いて、
電圧Ｖｓのゼロクロス点を実質的に示す信号を生成し、
これに基づいて第１及び第２のトランジスタ２７、２８
のオン／オフを制御しても構わない。次に、このような
方法を用いた例について説明する。In the rectifier circuit 20 according to the above-described embodiment, the zero-cross point of the voltage Vs of the AC power supply is detected by using the zero-cross detection circuit 30, but the zero-cross point of the voltage Vs is detected by the zero-cross detection circuit 30. Instead of detecting points directly, we use indirect methods,
Generating a signal substantially indicating a zero crossing point of the voltage Vs;
Based on this, the first and second transistors 27, 28
May be turned on / off. Next, an example using such a method will be described.
【００４１】図３は、本発明の好ましい他の実施態様に
かかる整流回路４０を示す回路図である。FIG. 3 is a circuit diagram showing a rectifier circuit 40 according to another preferred embodiment of the present invention.
【００４２】図３に示されるように、本実施態様にかか
る整流回路４０は、上記実施態様にかかる整流回路２０
に設けられているゼロクロス検出回路３０及び制御回路
３１が、それぞれブリッジ回路４１及び制御回路４２に
置き換えられている点において異なる。他の構成要素
は、上記実施態様にかかる整流回路２０と同様であるの
で、重複する説明は省略する。As shown in FIG. 3, the rectifier circuit 40 according to the present embodiment is similar to the rectifier circuit 20 according to the above embodiment.
Are replaced by a bridge circuit 41 and a control circuit 42, respectively. Other components are the same as those of the rectifier circuit 20 according to the above-described embodiment, and thus redundant description will be omitted.
【００４３】ブリッジ回路４１は、ダイオード４３〜４
６及び抵抗４７、４８からなり、ダイオード４３〜４６
によって交流電源の電圧Ｖｓが整流されるとともに、そ
の出力電圧が抵抗４７、４８によって分圧される。The bridge circuit 41 includes diodes 43 to 4
6 and resistors 47 and 48, and diodes 43 to 46
As a result, the voltage Vs of the AC power supply is rectified, and the output voltage is divided by the resistors 47 and 48.
【００４４】一方、制御回路４２は、ツェナーダイオー
ド４９と、コンパレータ５０と、遅延回路５１とを備え
ており、コンパレータ５０の反転入力端子（−）にはブ
リッジ回路４１からの出力電圧Ｖ１が供給され、非反転
入力端子（＋）にはツェナーダイオード４９によるツェ
ナー電圧Ｖ２が印加されている。コンパレータ５０から
の出力信号ｃは、遅延回路５１によってＴｄｅｌａｙ分
の遅延が与えられ、その遅延信号Ｃは、第１及び第２の
トランジスタ２７、２８のベース電極に共通に印加され
る。On the other hand, the control circuit 42 includes a zener diode 49, a comparator 50, and a delay circuit 51. The output voltage V1 from the bridge circuit 41 is supplied to the inverting input terminal (-) of the comparator 50. , A non-inverting input terminal (+) is applied with a Zener voltage V2 by a Zener diode 49. The output signal c from the comparator 50 is delayed by Tdelay by the delay circuit 51, and the delayed signal C is applied to the base electrodes of the first and second transistors 27 and 28 in common.
【００４５】図４は、本実施態様にかかる整流回路４０
の動作を示すタイミング図である。FIG. 4 shows a rectifier circuit 40 according to this embodiment.
FIG. 5 is a timing chart showing the operation of FIG.
【００４６】本実施態様にかかる整流回路４０において
は、コンパレータ５０によってブリッジ回路４１の出力
電圧Ｖ１とツェナー電圧Ｖ２が比較されていることか
ら、図４に示されるように、コンパレータ５０の出力信
号ｃは、λ／２ごとに発生するパルス波形となり、パル
スの中心は交流電源の電圧Ｖｓのゼロクロス点と一致す
ることになる。したがって、遅延回路５１による遅延量
Ｔｄｅｌａｙが出力信号ｃのパルス幅の１／２となるよ
うに設定すれば、遅延回路５１から出力される遅延信号
Ｃの立ち上がりエッジは交流電源の電圧Ｖｓのゼロクロ
ス点と実質的に一致することになる。さらに、抵抗４
７、４８による分圧比及びツェナーダイオード４９のツ
ェナー電圧の設定により、コンパレータ５０の出力信号
ｃのパルス幅をλ／８に設定すれば、遅延回路５１から
出力される遅延信号Ｃの立ち下がりエッジを交流電源の
電圧Ｖｓのゼロクロス点から実質的にλ／８経過時とす
ることができる。In the rectifier circuit 40 according to the present embodiment, since the output voltage V1 of the bridge circuit 41 and the Zener voltage V2 are compared by the comparator 50, as shown in FIG. Is a pulse waveform generated every λ / 2, and the center of the pulse coincides with the zero cross point of the voltage Vs of the AC power supply. Therefore, if the delay amount Tdelay by the delay circuit 51 is set to be の of the pulse width of the output signal c, the rising edge of the delay signal C output from the delay circuit 51 becomes the zero cross point of the voltage Vs of the AC power supply. Will substantially match. Furthermore, resistance 4
If the pulse width of the output signal c of the comparator 50 is set to λ / 8 by the setting of the voltage dividing ratio by the elements 7 and 48 and the Zener voltage of the Zener diode 49, the falling edge of the delay signal C output from the delay circuit 51 is reduced. The time may be substantially λ / 8 from the zero crossing point of the voltage Vs of the AC power supply.
【００４７】以上により、本実施態様にかかる整流回路
４０においては、ゼロクロス検出回路を用いることな
く、第１及び第２のトランジスタ２７、２８を交流電源
の電圧Ｖｓのゼロクロス点からλ／８の期間においてオ
ンさせることができるので、簡易な回路構成によって、
上記実施態様にかかる整流回路２０と同じ効果を得るこ
とができる。As described above, in the rectifier circuit 40 according to the present embodiment, the first and second transistors 27 and 28 are set to a period of λ / 8 from the zero cross point of the voltage Vs of the AC power supply without using the zero cross detection circuit. Can be turned on, so with a simple circuit configuration,
The same effect as the rectifier circuit 20 according to the above embodiment can be obtained.
【００４８】図５は、本発明の好ましいさらに他の実施
態様にかかる整流回路６０を示す回路図である。FIG. 5 is a circuit diagram showing a rectifier circuit 60 according to still another preferred embodiment of the present invention.
【００４９】図５に示されるように、本実施態様にかか
る整流回路６０は、上記実施態様にかかる整流回路４０
に設けられている制御回路４２が、制御回路６１に置き
換えられている点において異なる。他の構成要素は、上
記実施態様にかかる整流回路４０と同様であるので、重
複する説明は省略する。As shown in FIG. 5, the rectifier circuit 60 according to this embodiment is different from the rectifier circuit 40 according to the above embodiment.
Is replaced with a control circuit 61. The other components are the same as those of the rectifier circuit 40 according to the above embodiment, and thus redundant description will be omitted.
【００５０】制御回路６１は、ツェナーダイオード６２
と、コンパレータ６３と、ワンショットパルス生成回路
６４とを備えており、コンパレータ６３の非反転入力端
子（＋）にはブリッジ回路４１からの出力電圧Ｖ１が供
給され、反転入力端子（−）にはツェナーダイオード６
２によるツェナー電圧Ｖ３が印加されている。本実施態
様においては、ツェナーダイオード６２のツェナー電圧
Ｖ３が、ブリッジ回路４１からの出力電圧Ｖ１に比べて
十分に低く設定されている。コンパレータ６３からの出
力信号ｄはワンショットパルス生成回路６４に供給さ
れ、ワンショットパルス生成回路６４は、コンパレータ
６３からの出力信号ｄの立ち上がりエッジに応答して、
その出力信号Ｄのレベルを所定の期間だけハイレベルと
する。出力信号Ｄは、第１及び第２のトランジスタ２
７、２８のベース電極に共通に印加される。The control circuit 61 includes a Zener diode 62
, A comparator 63, and a one-shot pulse generation circuit 64. The non-inverting input terminal (+) of the comparator 63 is supplied with the output voltage V1 from the bridge circuit 41, and the inverting input terminal (-) is provided. Zener diode 6
2 is applied. In the present embodiment, the Zener voltage V3 of the Zener diode 62 is set sufficiently lower than the output voltage V1 from the bridge circuit 41. The output signal d from the comparator 63 is supplied to the one-shot pulse generation circuit 64, and the one-shot pulse generation circuit 64 responds to the rising edge of the output signal d from the comparator 63,
The level of the output signal D is set to a high level for a predetermined period. The output signal D is output from the first and second transistors 2
7 and 28 are commonly applied to the base electrodes.
【００５１】図６は、本実施態様にかかる整流回路６０
の動作を示すタイミング図である。FIG. 6 shows a rectifier circuit 60 according to this embodiment.
FIG. 5 is a timing chart showing the operation of FIG.
【００５２】本実施態様にかかる整流回路６０において
は、コンパレータ６３によってブリッジ回路４１の出力
電圧Ｖ１とツェナー電圧Ｖ３が比較されていることか
ら、図６に示されるように、コンパレータ６３の出力信
号ｄは、λ／２ごとに発生するパルス波形となり、パル
スの中心は交流電源の電圧Ｖｓのゼロクロス点と一致す
る。この場合、上述のとおり、ツェナーダイオード６２
のツェナー電圧Ｖ３が、ブリッジ回路４１からの出力電
圧Ｖ１に比べて十分に低く設定されていることから、コ
ンパレータ６３の出力信号ｄの立ち上がりエッジは、交
流電源の電圧Ｖｓのゼロクロス点から僅かに遅れたタイ
ミングにおいて現れることになる。したがって、ワンシ
ョットパルス生成回路６４の出力信号Ｄのパルス幅をλ
／８に設定すれば、出力信号Ｄの立ち下がりエッジを交
流電源の電圧Ｖｓのゼロクロス点から約λ／８経過時と
することができる。In the rectifier circuit 60 according to the present embodiment, since the output voltage V1 of the bridge circuit 41 and the zener voltage V3 are compared by the comparator 63, as shown in FIG. Is a pulse waveform generated every λ / 2, and the center of the pulse coincides with the zero cross point of the voltage Vs of the AC power supply. In this case, as described above, the Zener diode 62
Is set sufficiently lower than the output voltage V1 from the bridge circuit 41, the rising edge of the output signal d of the comparator 63 is slightly delayed from the zero crossing point of the voltage Vs of the AC power supply. At a different timing. Therefore, the pulse width of the output signal D of the one-shot pulse generation circuit 64 is λ
If / 8 is set, the falling edge of the output signal D can be about λ / 8 from the zero cross point of the voltage Vs of the AC power supply.
【００５３】以上により、本実施態様にかかる整流回路
６０においても、ゼロクロス検出回路を用いることな
く、第１及び第２のトランジスタ２７、２８を交流電源
の電圧Ｖｓのほぼゼロクロス点から約λ／８の期間にお
いてオンさせることができるので、簡易な回路構成によ
って、上記実施態様にかかる整流回路２０と同じ効果を
得ることができる。また、本実施態様においては、ツェ
ナーダイオード６２のツェナー電圧Ｖ３をブリッジ回路
４１からの出力電圧Ｖ１に比べ十分に低く設定している
ので、ワンショットパルス生成回路６４の出力信号Ｄの
パルス幅の設定によって、第１及び第２のトランジスタ
２７、２８のオン／オフタイミングを実質的に決めるこ
とができる。このため、第１及び第２のトランジスタ２
７、２８のオン／オフタイミングの設定が非常に簡単で
あるという利点を有している。As described above, also in the rectifier circuit 60 according to the present embodiment, the first and second transistors 27 and 28 are set to be approximately λ / 8 from the substantially zero-cross point of the voltage Vs of the AC power supply without using the zero-cross detection circuit. Can be turned on during the period, and the same effect as the rectifier circuit 20 according to the above embodiment can be obtained with a simple circuit configuration. In this embodiment, the Zener voltage V3 of the Zener diode 62 is set sufficiently lower than the output voltage V1 from the bridge circuit 41, so that the pulse width of the output signal D of the one-shot pulse generation circuit 64 is set. Thereby, the on / off timing of the first and second transistors 27 and 28 can be substantially determined. Therefore, the first and second transistors 2
There is an advantage that the setting of the on / off timings of 7, 28 is very simple.
【００５４】尚、本実施態様にかかる整流回路６０にお
いては、コンパレータ６３の反転入力端子（−）と非反
転入力端子（＋）を逆にしても構わない。コンパレータ
６３の反転入力端子（−）と非反転入力端子（＋）を逆
にすれば、コンパレータ６３の出力信号ｄ立ち上がりエ
ッジは、交流電源の電圧Ｖｓのゼロクロス点から僅かに
早いタイミングにおいて現れることになる。In the rectifier circuit 60 according to the present embodiment, the inverting input terminal (-) and the non-inverting input terminal (+) of the comparator 63 may be reversed. If the inverting input terminal (-) and the non-inverting input terminal (+) of the comparator 63 are reversed, the rising edge of the output signal d of the comparator 63 appears at a timing slightly earlier than the zero cross point of the voltage Vs of the AC power supply. Become.
【００５５】図７は、本発明の好ましいさらに他の実施
態様にかかる整流回路７０を示す回路図である。FIG. 7 is a circuit diagram showing a rectifier circuit 70 according to still another preferred embodiment of the present invention.
【００５６】図７に示されるように、本実施態様にかか
る整流回路７０は、上記実施態様にかかる整流回路４０
に設けられている制御回路４２が、制御回路７１に置き
換えられている点において異なる。他の構成要素は、上
記実施態様にかかる整流回路４０と同様であるので、重
複する説明は省略する。As shown in FIG. 7, the rectifier circuit 70 according to this embodiment is different from the rectifier circuit 40 according to the above embodiment.
Is replaced with a control circuit 71. The other components are the same as those of the rectifier circuit 40 according to the above embodiment, and thus redundant description will be omitted.
【００５７】制御回路７１は、第１のツェナーダイオー
ド７２と、第２のツェナーダイオード７３と、第１のコ
ンパレータ７４と、第２のコンパレータ７５と、Ｓ／Ｒ
フリップフロップ７６とを備えている。第１のコンパレ
ータ７４の反転入力端子（−）にはブリッジ回路４１か
らの出力電圧Ｖ１が供給され、非反転入力端子（＋）に
は第１のツェナーダイオード７２によるツェナー電圧Ｖ
４が印加されている。また、第２のコンパレータ７５の
非反転入力端子（＋）にはブリッジ回路４１からの出力
電圧Ｖ１が供給され、反転入力端子（−）には第２のツ
ェナーダイオード７３によるツェナー電圧Ｖ５が印加さ
れている。本実施態様においては、第１のツェナーダイ
オード７２のツェナー電圧Ｖ４が、ブリッジ回路４１か
らの出力電圧Ｖ１に比べて十分に低く設定されていると
ともに、第２のツェナーダイオード７３のツェナー電圧
Ｖ５が、第１のツェナーダイオード７２のツェナー電圧
Ｖ４よりも高く設定されている。The control circuit 71 includes a first zener diode 72, a second zener diode 73, a first comparator 74, a second comparator 75, and an S / R
And a flip-flop 76. The output voltage V1 from the bridge circuit 41 is supplied to the inverting input terminal (-) of the first comparator 74, and the Zener voltage V1 from the first Zener diode 72 is supplied to the non-inverting input terminal (+).
4 is applied. The output voltage V1 from the bridge circuit 41 is supplied to the non-inverting input terminal (+) of the second comparator 75, and the zener voltage V5 from the second zener diode 73 is applied to the inverting input terminal (-). ing. In the present embodiment, the Zener voltage V4 of the first Zener diode 72 is set sufficiently lower than the output voltage V1 from the bridge circuit 41, and the Zener voltage V5 of the second Zener diode 73 is It is set higher than the Zener voltage V4 of the first Zener diode 72.
【００５８】また、第１のコンパレータ７４からの出力
信号ｅはＳ／Ｒフリップフロップ７６のセット入力端子
（Ｓ）に供給され、第２のコンパレータ７５からの出力
信号ｆはＳ／Ｒフリップフロップ７６のリセット入力端
子（Ｒ）に供給されており、Ｓ／Ｒフリップフロップ７
６の出力信号Ｑは、第１及び第２のトランジスタ２７、
２８のベース電極に共通に印加される。The output signal e from the first comparator 74 is supplied to the set input terminal (S) of the S / R flip-flop 76, and the output signal f from the second comparator 75 is supplied to the S / R flip-flop 76. Is supplied to a reset input terminal (R) of the S / R flip-flop 7.
6 is output from the first and second transistors 27,
28 are commonly applied to the base electrodes.
【００５９】図８は、本実施態様にかかる整流回路７０
の動作を示すタイミング図である。FIG. 8 shows a rectifier circuit 70 according to this embodiment.
FIG. 5 is a timing chart showing the operation of FIG.
【００６０】本実施態様にかかる整流回路７０において
は、第１のコンパレータ７４によってブリッジ回路４１
の出力電圧Ｖ１とツェナー電圧Ｖ４が比較されているこ
とから、図８に示されるように、第１のコンパレータ７
４の出力信号ｅは、λ／２ごとに発生するパルス波形と
なり、パルスの中心は交流電源の電圧Ｖｓのゼロクロス
点と一致する。この場合、上述のとおり、第１のツェナ
ーダイオード７２のツェナー電圧Ｖ４が、ブリッジ回路
４１からの出力電圧Ｖ１に比べて十分に低く設定されて
いることから、第１のコンパレータ７４の出力信号ｅの
立ち上がりエッジは、交流電源の電圧Ｖｓのゼロクロス
点より僅かに早いタイミングにおいて現れることにな
る。In the rectifier circuit 70 according to this embodiment, the bridge circuit 41 is controlled by the first comparator 74.
Since the output voltage V1 of the first comparator 7 is compared with the Zener voltage V4, as shown in FIG.
4 has a pulse waveform generated every λ / 2, and the center of the pulse coincides with the zero cross point of the voltage Vs of the AC power supply. In this case, as described above, since the Zener voltage V4 of the first Zener diode 72 is set sufficiently lower than the output voltage V1 from the bridge circuit 41, the output signal e of the first comparator 74 is The rising edge appears at a timing slightly earlier than the zero cross point of the voltage Vs of the AC power supply.
【００６１】一方、第２のコンパレータ７５によってブ
リッジ回路４１の出力電圧Ｖ１とツェナー電圧Ｖ５が比
較されていることから、図８に示されるように、第２の
コンパレータ７５の出力信号ｆは、交流電源の電圧Ｖｓ
のゼロクロス点間の所定期間においてハイレベルとな
る。On the other hand, since the output voltage V1 of the bridge circuit 41 and the Zener voltage V5 are compared by the second comparator 75, as shown in FIG. 8, the output signal f of the second comparator 75 is Power supply voltage Vs
Becomes a high level in a predetermined period between the zero cross points.
【００６２】このため、Ｓ／Ｒフリップフロップ７６
は、交流電源の電圧Ｖｓのゼロクロス点よりも僅かに早
いタイミングにおいてセットされ、ゼロクロス点の経過
後、所定の時間が経過するとリセットされる。すなわ
ち、出力信号Ｑは、交流電源の電圧Ｖｓのゼロクロス点
よりも僅かに早いタイミングにおいてハイレベルとな
り、ゼロクロス点の経過後、所定の時間が経過するとロ
ーレベルとなる。Therefore, the S / R flip-flop 76
Is set at a timing slightly earlier than the zero-cross point of the voltage Vs of the AC power supply, and is reset when a predetermined time has elapsed after the lapse of the zero-cross point. That is, the output signal Q becomes high level at a timing slightly earlier than the zero cross point of the voltage Vs of the AC power supply, and becomes low level after a lapse of a predetermined time after the lapse of the zero cross point.
【００６３】したがって、抵抗４７、４８による分圧比
及び第２のツェナーダイオード７３のツェナー電圧の設
定により、Ｓ／Ｒフリップフロップ７６がリセットされ
るタイミングをゼロクロス点からλ／８経過時に設定す
れば、ほぼゼロクロス点から約λ／８の期間においてＳ
／Ｒフリップフロップ７６の出力信号Ｑをハイレベルと
することができる。Therefore, by setting the voltage dividing ratio by the resistors 47 and 48 and the Zener voltage of the second Zener diode 73, the timing at which the S / R flip-flop 76 is reset is set when λ / 8 has elapsed from the zero crossing point. S during a period of about λ / 8 from the almost zero crossing point
The output signal Q of the / R flip-flop 76 can be at a high level.
【００６４】以上により、本実施態様にかかる整流回路
７０においても、ゼロクロス検出回路を用いることな
く、第１及び第２のトランジスタ２７、２８を交流電源
の電圧Ｖｓのほぼゼロクロス点から約λ／８の期間にお
いてオンさせることができるので、簡易な回路構成によ
って、上記実施態様にかかる整流回路２０と同じ効果を
得ることができる。また、本実施態様においては、Ｓ／
Ｒフリップフロップ７６を用いているので、抵抗４７、
４８による分圧比の設定及び第２のツェナーダイオード
７３のツェナー電圧Ｖ５の設定によって、第１及び第２
のトランジスタ２７、２８のオン／オフタイミングを実
質的に決めることができる。このため、第１及び第２の
トランジスタ２７、２８のオン／オフタイミングの設定
が非常に簡単であるという利点を有している。As described above, also in the rectifier circuit 70 according to the present embodiment, the first and second transistors 27 and 28 are set to be approximately λ / 8 from the substantially zero-cross point of the voltage Vs of the AC power supply without using the zero-cross detection circuit. Can be turned on during the period, and the same effect as the rectifier circuit 20 according to the above embodiment can be obtained with a simple circuit configuration. In this embodiment, S /
Since the R flip-flop 76 is used, the resistance 47,
48 and the Zener voltage V5 of the second Zener diode 73, the first and second voltages are set.
ON / OFF timing of the transistors 27 and 28 can be substantially determined. Therefore, there is an advantage that the setting of the ON / OFF timing of the first and second transistors 27 and 28 is very simple.
【００６５】本発明は、以上の実施態様に限定されるこ
となく、特許請求の範囲に記載された発明の範囲内で種
々の変更が可能であり、それらも本発明の範囲内に包含
されるものであることはいうまでもない。The present invention is not limited to the above embodiments, and various modifications can be made within the scope of the invention described in the claims, and these are also included in the scope of the present invention. It goes without saying that it is a thing.
【００６６】例えば、上記各実施態様にかかる整流回路
２０、４０、６０、７０においては、交流電源の一端に
接続されたリアクトル２５と、交流電源の他端に接続さ
れたリアクトル２６を備えているが、これら２つのリア
クトルを備えることは本発明において必須ではなく、こ
れらの一方を省略しても構わない。この場合、全体の部
品点数が削減されるという利点があるが、鉄損が増大す
る。したがって、２つのリアクトルを設けるか、その一
方を削除するかは、目的に応じて選択すればよい。For example, each of the rectifier circuits 20, 40, 60, and 70 according to each of the above embodiments has a reactor 25 connected to one end of an AC power supply and a reactor 26 connected to the other end of the AC power supply. However, the provision of these two reactors is not essential in the present invention, and one of them may be omitted. In this case, there is an advantage that the total number of parts is reduced, but iron loss increases. Therefore, whether to provide two reactors or to delete one of them may be selected according to the purpose.
【００６７】また、上記各実施態様にかかる整流回路４
０、６０、７０においては、ブリッジ回路４１に抵抗４
７、４８からなる分圧回路が設けられているが、これ
は、交流電源の電圧Ｖｓとツェナー電圧とが大きく異な
る場合にこれらの電圧レベルを接近させ、コンパレータ
５０、６３、７４、７５による比較を容易とすることを
目的とした設けられたものであり、ブリッジ回路４１に
おいて必須な要素ではない。The rectifier circuit 4 according to each of the above embodiments
At 0, 60, and 70, the bridge circuit 41
7 and 48, a voltage dividing circuit is provided. When the voltage Vs of the AC power supply and the Zener voltage are largely different, these voltage levels are brought close to each other and compared by the comparators 50, 63, 74 and 75. And is not an essential element in the bridge circuit 41.
【００６８】さらに、上記各実施態様にかかる整流回路
２０、４０、６０、７０においては、第１及び第２のト
ランジスタ２７、２８としてバイポーラトランジスタを
用いているが、双方向スイッチである限りバイポーラト
ランジスタである必要はなく、他のスイッチ素子、例え
ば、ＭＯＳＦＥＴ（電界効果トランジスタ）、ＩＧＢＴ
（絶縁ゲート型バイポーラトランジスタ）、ＢＳＩＴ
（バイポーラモード静電誘導型トランジスタ）、ＢＩＭ
ＯＳ（バイポーラ電界効果トランジスタ）、ＢＪＴ（バ
イポーラ接合型トランジスタ）等を用いても構わない。Further, in the rectifier circuits 20, 40, 60, and 70 according to the above embodiments, bipolar transistors are used as the first and second transistors 27 and 28. However, as long as the switches are bidirectional switches, the bipolar transistors are used. It is not necessary to use other switching elements, for example, MOSFET (field effect transistor), IGBT
(Insulated gate bipolar transistor), BSIT
(Bipolar mode electrostatic induction type transistor), BIM
OS (bipolar field effect transistor), BJT (bipolar junction type transistor), or the like may be used.
【００６９】[0069]
【発明の効果】以上説明したように、本発明による整流
回路は、ブリッジを構成するダイオード２３に対して並
列に接続された第１のトランジスタ２７及びダイオード
２４に対して並列に接続された第２のトランジスタ２８
を備え、これらトランジスタを適切なタイミングでオン
／オフ制御していることから、損失を増大させることな
く、力率を改善することが可能となる。しかも、本発明
による整流回路では、電流経路に２つのダイオードしか
介在しないことから、従来の整流回路よりも損失が小さ
く、高効率にて整流を行うことができる。As described above, the rectifier circuit according to the present invention comprises the first transistor 27 connected in parallel to the diode 23 constituting the bridge and the second transistor 27 connected in parallel to the diode 24. Transistor 28
And the on / off control of these transistors at appropriate timing makes it possible to improve the power factor without increasing the loss. Moreover, in the rectifier circuit according to the present invention, since only two diodes are interposed in the current path, loss is smaller than that of the conventional rectifier circuit, and rectification can be performed with high efficiency.
【図１】本発明の好ましい実施態様にかかる整流回路２
０を示す回路図である。FIG. 1 shows a rectifier circuit 2 according to a preferred embodiment of the present invention.
FIG.
【図２】整流回路２０の動作を示すタイミング図であ
る。FIG. 2 is a timing chart showing an operation of the rectifier circuit 20.
【図３】本発明の好ましい他の実施態様にかかる整流回
路４０を示す回路図である。FIG. 3 is a circuit diagram showing a rectifier circuit 40 according to another preferred embodiment of the present invention.
【図４】整流回路４０の動作を示すタイミング図であ
る。FIG. 4 is a timing chart showing an operation of the rectifier circuit 40.
【図５】本発明の好ましいさらに他の実施態様にかかる
整流回路６０を示す回路図である。FIG. 5 is a circuit diagram showing a rectifier circuit 60 according to still another preferred embodiment of the present invention.
【図６】整流回路６０の動作を示すタイミング図であ
る。FIG. 6 is a timing chart showing an operation of the rectifier circuit 60.
【図７】本発明の好ましいさらに他の実施態様にかかる
整流回路７０を示す回路図である。FIG. 7 is a circuit diagram showing a rectifier circuit 70 according to still another preferred embodiment of the present invention.
【図８】整流回路７０の動作を示すタイミング図であ
る。FIG. 8 is a timing chart showing an operation of the rectifier circuit 70.
【図９】従来の整流回路を示す回路図である。FIG. 9 is a circuit diagram showing a conventional rectifier circuit.
１ 交流電源 ２〜６ ダイオード ７ 平滑コンデンサ ８ 負荷 ９ トランジスタ １０ リアクトル ２０ 整流回路 ２１〜２４ ダイオード ２５，２６ リアクトル ２７ 第１のトランジスタ ２８ 第２のトランジスタ ２９ 平滑コンデンサ ３０ ゼロクロス検出回路 ３１ 制御回路 ４０ 整流回路 ４１ ブリッジ回路 ４２ 制御回路 ４３〜４６ ダイオード ４７，４８ 抵抗 ４９ ツェナーダイオード ５０ コンパレータ ５１ 遅延回路 ６０ 整流回路 ６１ 制御回路 ６２ ツェナーダイオード ６３ コンパレータ ６４ ワンショットパルス生成回路 ７０ 整流回路 ７１ 制御回路 ７２ 第１のツェナーダイオード ７３ 第２のツェナーダイオード ７４ 第１のコンパレータ ７５ 第２のコンパレータ ７６ Ｓ／Ｒフリップフロップ REFERENCE SIGNS LIST 1 AC power supply 2 to 6 diode 7 smoothing capacitor 8 load 9 transistor 10 reactor 20 rectifier circuit 21 to 24 diode 25, 26 reactor 27 first transistor 28 second transistor 29 smoothing capacitor 30 zero cross detection circuit 31 control circuit 40 rectifier circuit 41 Bridge circuit 42 Control circuit 43-46 Diode 47,48 Resistance 49 Zener diode 50 Comparator 51 Delay circuit 60 Rectifier circuit 61 Control circuit 62 Zener diode 63 Comparator 64 One-shot pulse generation circuit 70 Rectifier circuit 71 Control circuit 72 First Zener Diode 73 second zener diode 74 first comparator 75 second comparator 76 S / R flip-flop
Claims (13)
端、前記交流電源の他端に接続される第２の入力端、負
荷の一端に接続される第１の出力端及び前記負荷の他端
に接続される第２の出力端を備えるブリッジ回路と、前
記交流電源の前記一端と前記ブリッジ回路の前記第１の
入力端との間及び前記交流電源の前記他端と前記ブリッ
ジ回路の前記第２の入力端との間の少なくとも一方に直
列に接続されたリアクトルと、前記ブリッジ回路の前記
第１の入力端と前記ブリッジ回路の前記第２の出力端と
の間に並列に接続された第１のスイッチ素子と、前記ブ
リッジ回路の前記第２の入力端と前記ブリッジ回路の前
記第２の出力端との間に並列に接続された第２のスイッ
チ素子と、前記第１及び第２のスイッチ素子のオン／オ
フを制御する制御手段とを備える整流回路。1. A first input terminal connected to one end of an AC power supply, a second input terminal connected to the other end of the AC power supply, a first output terminal connected to one end of a load, and the load. A bridge circuit having a second output terminal connected to the other end of the AC power supply, between the one end of the AC power supply and the first input terminal of the bridge circuit, and the other end of the AC power supply and the bridge circuit And a reactor connected in series to at least one of the second input terminals of the bridge circuit and a parallel connection between the first input terminal of the bridge circuit and the second output terminal of the bridge circuit. A first switch element, a second switch element connected in parallel between the second input terminal of the bridge circuit and the second output terminal of the bridge circuit, Control means for controlling on / off of the second switch element And a rectifier circuit comprising:
一方のゼロクロス点から±λ／１６の範囲（λは前記交
流電源の電圧周期）において前記第１のスイッチ素子を
オフ状態からオン状態に変化させ、前記交流電源の電圧
の他方のゼロクロス点から±λ／１６の範囲において前
記第２のスイッチ素子をオフ状態からオン状態に変化さ
せることを特徴とする請求項１に記載の整流回路。2. The control device according to claim 1, wherein the first switch element is turned on from an off state within a range of ± λ / 16 from one zero crossing point of the voltage of the AC power supply (λ is a voltage cycle of the AC power supply). The rectifier circuit according to claim 1, wherein the second switch element is changed from an off state to an on state within a range of ± λ / 16 from the other zero cross point of the voltage of the AC power supply. .
点と実質的に一致するタイミングにおいて前記第１のス
イッチ素子をオフ状態からオン状態に変化させ、前記他
方のゼロクロス点と実質的に一致するタイミングにおい
て前記第２のスイッチ素子をオフ状態からオン状態に変
化させることを特徴とする請求項２に記載の整流回路。3. The control means changes the first switch element from an off state to an on state at a timing substantially coincident with the one zero-cross point, and substantially coincides with the other zero-cross point. The rectifier circuit according to claim 2, wherein the second switch element is changed from an off state to an on state at a timing.
一方のゼロクロス点よりλ／８経過時（λは前記交流電
源の電圧周期）から±λ／１６の範囲の範囲において前
記第１のスイッチ素子をオン状態からオフ状態に変化さ
せ、前記交流電源の電圧の他方のゼロクロス点よりλ／
８経過時から±λ／１６の範囲の範囲において前記第２
のスイッチ素子をオン状態からオフ状態に変化させるこ
とを特徴とする請求項１乃至３のいずれか１項に記載の
整流回路。4. The control means according to claim 1, wherein said first voltage is within a range of ± λ / 16 from the time when λ / 8 has elapsed from one zero-cross point of said AC power supply (λ is the voltage cycle of said AC power supply). The switch element is changed from the ON state to the OFF state, and the voltage of the AC power supply is shifted by λ /
In the range of ± λ / 16 from the lapse of 8 hours, the second
4. The rectifier circuit according to claim 1, wherein the switch element is changed from an on state to an off state.
点よりλ／８経過時と実質的に一致するタイミングにお
いて前記第１のスイッチ素子をオン状態からオフ状態に
変化させ、前記他方のゼロクロス点よりλ／８経過時と
実質的に一致するタイミングにおいて前記第２のスイッ
チ素子をオン状態からオフ状態に変化させることを特徴
とする請求項４に記載の整流回路。5. The control means changes the first switch element from an on state to an off state at a timing substantially coincident with the lapse of λ / 8 from the one zero cross point, and controls the other zero cross point. 5. The rectifier circuit according to claim 4, wherein the second switch element is changed from an on state to an off state at a timing substantially equal to a time when λ / 8 has elapsed. 6.
イッチ素子のオン期間をλ／１６〜３λ／１６の範囲
（λは前記交流電源の電圧周期）に設定することを特徴
とする請求項１乃至５のいずれか１項に記載の整流回
路。6. The control means sets an on period of the first and second switch elements in a range of λ / 16 to 3λ / 16 (where λ is the voltage cycle of the AC power supply). The rectifier circuit according to claim 1.
イッチ素子のオン期間を約λ／８に設定することを特徴
とする請求項６に記載の整流回路。7. The rectifier circuit according to claim 6, wherein said control means sets an ON period of said first and second switch elements to about λ / 8.
一方のゼロクロス点及び前記交流電源の電圧の他方のゼ
ロクロス点を検出するゼロクロス検出回路を備えること
を特徴とする請求項１乃至７のいずれか１項に記載の整
流回路。8. The control circuit according to claim 1, wherein said control circuit includes a zero cross point detecting circuit for detecting one zero cross point of the voltage of the AC power supply and the other zero cross point of the voltage of the AC power supply. The rectifier circuit according to claim 1.
絶対値若しくはこれに比例した電圧と基準電圧とを比較
するコンパレータと、前記コンパレータの出力信号を遅
延させる遅延回路とを備えることを特徴とする請求項１
乃至７のいずれか１項に記載の整流回路。9. A control circuit comprising: a comparator for comparing an absolute value of a voltage of the AC power supply or a voltage proportional thereto with a reference voltage; and a delay circuit for delaying an output signal of the comparator. Claim 1
The rectifier circuit according to any one of claims 1 to 7.
の絶対値若しくはこれに比例した電圧と基準電圧とを比
較するコンパレータと、前記コンパレータの出力信号に
基づいて所定幅のパルスを生成するワンショットパルス
生成回路とを備えることを特徴とする請求項１乃至７の
いずれか１項に記載の整流回路。10. A comparator for comparing an absolute value of the voltage of the AC power supply or a voltage proportional thereto with a reference voltage, and a control circuit for generating a pulse having a predetermined width based on an output signal of the comparator. The rectifier circuit according to claim 1, further comprising a shot pulse generation circuit.
の絶対値若しくはこれに比例した電圧と第１の基準電圧
とを比較する第１のコンパレータと、前記交流電源の電
圧の絶対値若しくはこれに比例した電圧と第２の基準電
圧とを比較する第２のコンパレータと、前記第１及び第
２のコンパレータの出力信号により制御される順序回路
とを備えることを特徴とする請求項１乃至７のいずれか
１項に記載の整流回路。11. A first comparator for comparing an absolute value of a voltage of the AC power supply or a voltage proportional thereto with a first reference voltage, wherein the control circuit compares the absolute value of the voltage of the AC power supply or a first reference voltage. And a sequential circuit controlled by output signals of the first and second comparators, the second comparator comparing a voltage proportional to the second reference voltage with a second reference voltage. The rectifier circuit according to any one of the preceding claims.
素子及び前記第２のスイッチ素子のオン／オフを共通の
信号によって制御することを特徴とする請求項１乃至１
１のいずれか１項に記載の整流回路。12. The control circuit according to claim 1, wherein the control circuit controls on / off of the first switch element and the second switch element by a common signal.
2. The rectifier circuit according to claim 1.
バイポーラトランジスタ、ＭＯＳＦＥＴ、ＩＧＢＴ、Ｂ
ＳＩＴ、ＢＩＭＯＳまたはＢＪＴであることを特徴とす
る請求項１乃至１２のいずれか１項に記載の整流回路。13. The first and second switch elements,
Bipolar transistor, MOSFET, IGBT, B
The rectifier circuit according to any one of claims 1 to 12, wherein the rectifier circuit is SIT, BIMOS, or BJT.
Priority Applications (1)
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|---|---|---|---|
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|---|---|
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100952180B1 (en) | 2008-05-09 | 2010-04-09 | 엘지이노텍 주식회사 | Circuit for power factor correction |
| JP2010119278A (en) * | 2008-11-14 | 2010-05-27 | Daikin Ind Ltd | Rectifying device |
| WO2010109820A1 (en) * | 2009-03-26 | 2010-09-30 | サンデン株式会社 | Dc power supply device |
| KR100992452B1 (en) | 2008-05-13 | 2010-11-08 | 엘지이노텍 주식회사 | Circuit for power factor correction |
| JP2011109741A (en) * | 2009-11-13 | 2011-06-02 | Hitachi Appliances Inc | Power converter |
| JP2011119914A (en) * | 2009-12-02 | 2011-06-16 | Fuji Electric Co Ltd | Switching element drive device |
| JP2013535948A (en) * | 2010-08-13 | 2013-09-12 | オークランド ユニサービシズ リミテッド | Inductive power transmission control |
| US8760064B1 (en) | 2012-12-21 | 2014-06-24 | Posco Led Company Ltd. | LED lighting apparatus with improved total harmonic distortion in source current |
| CN103997246A (en) * | 2014-05-08 | 2014-08-20 | 东北电力大学 | Bidirectional photovoltaic inverter based on high-frequency legs |
| CN112072937A (en) * | 2020-09-12 | 2020-12-11 | 深圳市小小黑科技有限公司 | Control method of rectifier bridge combined by diode and switching tube |
| JPWO2021038882A1 (en) * | 2019-08-30 | 2021-03-04 | ||
| WO2021039424A1 (en) * | 2019-08-26 | 2021-03-04 | 株式会社村田製作所 | Power supply circuit |
-
2001
- 2001-05-11 JP JP2001141403A patent/JP2002345250A/en active Pending
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100952180B1 (en) | 2008-05-09 | 2010-04-09 | 엘지이노텍 주식회사 | Circuit for power factor correction |
| KR100992452B1 (en) | 2008-05-13 | 2010-11-08 | 엘지이노텍 주식회사 | Circuit for power factor correction |
| JP2010119278A (en) * | 2008-11-14 | 2010-05-27 | Daikin Ind Ltd | Rectifying device |
| WO2010109820A1 (en) * | 2009-03-26 | 2010-09-30 | サンデン株式会社 | Dc power supply device |
| JP2010233296A (en) * | 2009-03-26 | 2010-10-14 | Sanden Corp | Dc power unit |
| JP2011109741A (en) * | 2009-11-13 | 2011-06-02 | Hitachi Appliances Inc | Power converter |
| JP2011119914A (en) * | 2009-12-02 | 2011-06-16 | Fuji Electric Co Ltd | Switching element drive device |
| KR101923677B1 (en) * | 2010-08-13 | 2019-02-22 | 오클랜드 유니서비시즈 리미티드 | Inductive power transfer control |
| KR102048031B1 (en) | 2010-08-13 | 2019-12-02 | 오클랜드 유니서비시즈 리미티드 | Inductive power transfer control |
| KR20130139239A (en) * | 2010-08-13 | 2013-12-20 | 오클랜드 유니서비시즈 리미티드 | Inductive power transfer control |
| US10411613B2 (en) | 2010-08-13 | 2019-09-10 | Aukland Uniservices Limited | Inductive power transfer control |
| JP2013535948A (en) * | 2010-08-13 | 2013-09-12 | オークランド ユニサービシズ リミテッド | Inductive power transmission control |
| US9369058B2 (en) | 2010-08-13 | 2016-06-14 | Auckland Uniservices Limited | Inductive power transfer control |
| US9912250B2 (en) | 2010-08-13 | 2018-03-06 | Auckland Uniservices Limited | Inductive power transfer control |
| KR20180129963A (en) * | 2010-08-13 | 2018-12-05 | 오클랜드 유니서비시즈 리미티드 | Inductive power transfer control |
| JP2014123535A (en) * | 2012-12-21 | 2014-07-03 | Bosco Led Co Ltd | Led lighting device |
| US8760064B1 (en) | 2012-12-21 | 2014-06-24 | Posco Led Company Ltd. | LED lighting apparatus with improved total harmonic distortion in source current |
| CN103997246A (en) * | 2014-05-08 | 2014-08-20 | 东北电力大学 | Bidirectional photovoltaic inverter based on high-frequency legs |
| WO2021039424A1 (en) * | 2019-08-26 | 2021-03-04 | 株式会社村田製作所 | Power supply circuit |
| JPWO2021038882A1 (en) * | 2019-08-30 | 2021-03-04 | ||
| WO2021038882A1 (en) * | 2019-08-30 | 2021-03-04 | 三菱電機株式会社 | Power conversion device |
| CN112072937A (en) * | 2020-09-12 | 2020-12-11 | 深圳市小小黑科技有限公司 | Control method of rectifier bridge combined by diode and switching tube |
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