JP2003017650A - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JP2003017650A
JP2003017650A JP2001195799A JP2001195799A JP2003017650A JP 2003017650 A JP2003017650 A JP 2003017650A JP 2001195799 A JP2001195799 A JP 2001195799A JP 2001195799 A JP2001195799 A JP 2001195799A JP 2003017650 A JP2003017650 A JP 2003017650A
Authority
JP
Japan
Prior art keywords
lead
integrated circuit
semiconductor integrated
package
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001195799A
Other languages
English (en)
Inventor
Shinji Takakura
真二 高倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2001195799A priority Critical patent/JP2003017650A/ja
Publication of JP2003017650A publication Critical patent/JP2003017650A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 デカップリングコンデンサーを内蔵しても半
導体製造設備を大きく変更することなく製造でき、かつ
外形が変わらないようにする。 【解決手段】 半導体チップ４と、同半導体チップを収
容するパッケージ６と、パッケージ６の外部に突出する
とともにパッケージ６の内部で半導体チップ４に電気的
に接続された複数のリード８とを備え、同リードはパッ
ケージ６の外部で電源に接続される電源リード１０、１
２と、基準電位点に接続されるグランドリード１４とを
含んでいる。そして、デカップリングコンデンサーとし
てのチップ型のコンデンサー２６、２８をパッケージ６
内に備え、各コンデンサー２６、２８はそれぞれ一方の
電極を下側にして電源リードの上に配置されている。各
コンデンサー２６、２８の上記電極は銀ペーストにより
各リードに接続され、もう一方の電極２２は金ワイヤー
１６によりグランドリード１４に接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に半導体集積回路に供給される電源の安定化など
を目的として用いられるコンデンサーの実装技術に関す
るものである。
【０００２】
【従来の技術】通常、半導体集積回路を回路基板などに
実装する場合には、半導体集積回路に供給される電源の
安定化などを目的として、回路基板上で半導体集積回路
の電源リード（電源ピンともいわれる）およびグランド
リード（グランドピンともいわれる）に近接してデカッ
プリングコンデンサーを配置し、電源リードとグランド
リードとの間に回路パターンを介して接続される。
【０００３】図６は回路基板に実装された従来の半導体
集積回路およびその周辺の一例を示す平面図である。図
６に示したように、回路基板１０２上に従来の半導体集
積回路１０４が配設されて、半導体集積回路１０４の電
源リード１０６、１０８には、それぞれ電源電圧ＶＥ
Ｅ、ＶＣＣを供給するための回路パターン１１０、１１
２が接続され、また半導体集積回路１０４のグランドリ
ード１１４には基準電位点ＧＮＤに接続するための回路
パターン１１６が接続されている。その他、半導体集積
回路１０４の各リード１１８には信号入出用などの回路
パターン１２０が接続されている。そして、電源リード
１０６、１０８およびグランドリード１１４に近接して
チップコンデンサーである２つのコンデンサー１２２、
１２４が配置され、それぞれの一方の電極１２６はそれ
ぞれ回路パターン１１０、１１２に、他方の電極１２８
は共に回路パターン１１６に接続されている。
【０００４】このようなコンデンサー１２２、１２４を
用いなかった場合には、回路パターン１１０、１１２、
１１６は電源電圧に含まれる高周波成分に対しインダク
タンスとして作用するため、半導体集積回路１０４から
見た電源のインピーダンスが高くなり、半導体集積回路
１０４に供給される電源の安定性が損なわれて、半導体
集積回路１０４の特性が劣化するなどの問題が生じる。
これに対し、図６のようにコンデンサー１２２、１２４
を接続した場合には、上記インピーダンスが低下するた
め、高周波領域においても安定に電源が供給されること
になる。
【０００５】ところで、近年、たとえばＣＤ（コンパク
トディスク）や光磁気ディスクなどを情報記録媒体とす
る光ディスク装置では、データーの高速転送を実現すべ
く、ディスクの回転速度はますます高くなってきてお
り、これにともない光ピックアップ装置のフォトディテ
クター半導体集積回路（ＩＣ）としては動作周波数が１
００ＭＨｚを越えるものが採用されている。
【０００６】光ディスク装置では、レーザ光を収束させ
てディスクに照射し、その反射光を光ピックアップ装置
により検出し、光ディスクに記録された情報の再生など
を行う。反射光の検出は具体的には上記フォトディテク
ターＩＣにより行われ、フォトディテクターＩＣは、光
を電流信号に変換する複数の光電変換素子、各光電変換
素子の出力電流を電圧に変換する電流電圧変換回路、各
電流電圧変換回路の出力信号を加算する加算回路などに
より構成されている。このようなフォトディテクターＩ
Ｃにおいて、光ディスクを高速に回転させた場合、光電
変換素子の出力電流の周波数が高くなるため、電流電圧
変換回路や加算回路として、動作周波数帯域が上述のよ
うに１００ＭＨｚを越えるものが必要となる。
【０００７】一般に、動作周波数が１００ＭＨｚ程度か
それ以上の半導体集積回路１０４の場合、安定な動作の
ためには、容量が０．０１μＦ〜０．１μＦのデカップ
リングコンデンサー１２２、１２４を半導体集積回路１
０４の近傍、たとえばデカップリングコンデンサーとリ
ード１１８との間の回路パターンの長さが１０ｍｍ以下
の箇所に配置する必要がある。
【０００８】図７は従来の光ピックアップ装置において
フォトディテクターＩＣから３０ｍｍの位置にデカップ
リングコンデンサーを配置した場合のフォトディテクタ
ーＩＣの周波数特性を実測した結果を示すグラフ、図８
は、従来の光ピックアップ装置においてフォトディテク
ターＩＣから１０ｍｍの位置にデカップリングコンデン
サーを配置した場合のフォトディテクターＩＣの周波数
特性を実測した結果を示すグラフである。図中、縦軸は
増幅度の相対値を表し、横軸は周波数を表している。な
お、これらの周波数特性は、フォトディテクターＩＣに
供給する光信号の変調周波数を変化させ、そのときフォ
トダイオードＩＣの上記加算回路が出力する信号の振幅
変化を測定して得られたものである。
【０００９】これらのグラフから分かるように、半導体
集積回路１０４とデカップリングコンデンサーとの距離
が３０ｍｍの場合には（図７）、１００ＭＨｚ付近でゲ
インが大幅に増大し、また高域でゲインにリップルが生
じている。これに対して、半導体集積回路１０４とデカ
ップリングコンデンサーとの距離が１０ｍｍの場合には
（図８）、１００ＭＨｚ付近まで周波数特性はおおむね
平坦であり、１００ＭＨｚを越えるとゲインは速やかに
低下しており、良好な周波数特性が得られている。
【００１０】しかし、たとえば光ディスク装置の光ピッ
クアップ装置では、高速化とともに小型化も重要な課題
であることから、光ピックアップ装置に搭載するフォト
ディテクターＩＣの近傍に充分な容量のデカップリング
コンデンサーを配置することは、回路基板１０２のパタ
ーン設計上、非常に困難になってきている。この問題の
１つの解決方法は、集積回路をハイブリッド化し、フォ
トディテクターＩＣチップとともにデカップリングコン
デンサーを搭載したハイブリッドＩＣを用いることであ
る。このようなハイブリッドＩＣでは、デカップリング
コンデンサーはフォトディテクターＩＣチップに近接配
置できるので、その機能を充分に果たさせることがで
き、さらに光ピックアップ装置の回路基板の設計では、
デカップリングコンデンサーがＩＣに内蔵されているこ
とから、デカップリングコンデンサーの配置などを考慮
する必要がなくなる。
【００１１】
【発明が解決しようとする課題】しかし、ハイブリッド
ＩＣを作製するには、そのための設備が必要であり、ま
た新たな工程も必要となる。したがって半導体集積回路
の製造設備および製造工程を大幅に変更しなければなら
ない。さらに、ＩＣの外形も大きく異なったものになる
ことから、ハイブリッドＩＣを用いて光ピックアップ装
置を組み立てる製造装置も大幅に変更する必要がある。
したがって、ハイブリッドＩＣの採用には多大のコスト
アップが伴う。
【００１２】本発明はこのような問題を解決するために
なされたもので、その目的は、デカップリングコンデン
サーを内蔵し、しかも半導体製造設備を大きく変更する
ことなく製造でき、かつ外形が変わらない半導体集積回
路を提供することにある。
【００１３】
【課題を解決するための手段】本発明は上記目的を達成
するため、半導体チップと、同半導体チップを収容する
パッケージと、前記パッケージの外部に突出するととも
に前記パッケージの内部で前記半導体チップに電気的に
接続された複数のリードとを備え、同リードは前記パッ
ケージの外部で電源に接続される電源リードと、基準電
位点に接続されるグランドリードとを含む半導体集積回
路であって、２つの電極が本体部を挟んで両端部に配置
されたコンデンサーを備え、前記コンデンサーの一方の
電極は前記パッケージの内部で前記電源リードまたは前
記グランドリードの上に配置されると共に同リードに電
気的に接続され、前記コンデンサーの他方の電極は前記
パッケージの内部で、前記一方の電極が前記電源リード
の上に配置されている場合には前記グランドリードに電
気的に接続され、前記一方の電極が前記グランドリード
の上に配置されている場合には前記電源リードに電気的
に接続されていることを特徴とする。
【００１４】このように本発明の半導体集積回路では、
コンデンサーはパッケージ内のリードの箇所に配置され
ているので、半導体集積回路をハイブリッド化する場合
と異なり、基本的に従来の製造設備を用いて従来通りに
作製することができ、最小限の製造設備および製造工程
の変更で済む。また、同じ理由によりパッケージの外形
は特に変更する必要がなく、したがって、半導体集積回
路を含む装置の組み立てにおいて製造装置の変更は不要
である。
【００１５】
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１の（Ａ）は本発明によ
る半導体集積回路の一例の内部を示す平面図、（Ｂ）は
コンデンサー周辺を示す部分側面図である。図１の
（Ａ）に示したように、本実施の形態例の半導体集積回
路２は、半導体チップ４と、同半導体チップを収容する
パッケージ６と、パッケージ６の外部に突出するととも
にパッケージ６の内部で半導体チップ４に電気的に接続
された導電性材料から成る複数のリード８とを備え、同
リードはパッケージ６の外部で電源ＶＥＥ、ＶＣＣに接
続される電源リード１０、１２と、基準電位点ＧＮＤに
接続されるグランドリード１４とを含んでいる。
【００１６】本実施の形態例では、リード８はリードフ
レームを加工して形成されたものであり、板状を呈し、
また電源リード１０、１２とグランドリード１４とは隣
接して配置されている。各リード８はパッケージ６内で
導電性ワイヤー、具体的には金ワイヤー１６により半導
体チップ４上の対応する電極パッド１８に接続されてい
る。
【００１７】そして、半導体集積回路２は、図１の
（Ｂ）に示したように、２つの電極２０、２２が本体部
２４を挟んで上下端部に配置されたコンデンサー２６、
２８をデカップリングコンデンサーとして備えている。
なお、図１の（Ｂ）は図１の（Ａ）のコンデンサーの箇
所をたとえば左側から見た状態を示している。これらの
コンデンサー２６、２８は具体的にはチップコンデンサ
ーであり、パッケージ６の内部で電極２０を下にして電
源リード１０、１２の板面上にそれぞれ配置され銀ペー
ストにより電極２０が各リードに固定され電気的に接続
されている。一方、コンデンサー２６、２８の電極２２
はそれぞれ金ワイヤー１６により、ともにグランドリー
ド１４に接続されている。パッケージ６は本実施の形態
例ではトランスファーモールドパッケージであり、半導
体チップ４、リード８、ならびにコンデンサー２６、２
８は全体が、パッケージ６を成す樹脂材料内に封止され
ている。
【００１８】このように実施の形態例の半導体集積回路
２では、デカップリングコンデンサー２６、２８がパッ
ケージ６内のリード１０、１２の箇所に配置されている
ので、半導体集積回路２をハイブリッド化する場合と異
なり、基本的に従来の製造設備を用いて従来通りに作製
することができ、最小限の製造設備および製造工程の変
更で済む。また、同じ理由によりパッケージ６の外形は
特に変更する必要がなく、したがって、半導体集積回路
２を含む装置の組み立てにおいて製造装置の変更は不要
である。すなわち、半導体集積回路２がたとえばフォト
ディテクターＩＣであった場合、従来通りの製造装置
で、半導体集積回路２を用いた光ピックアップ装置を組
み立てることができる。そのため、本実施の形態例の半
導体集積回路２を用いた場合には、半導体集積回路２を
含む装置を、大幅なコストアップを伴うことなく作製す
ることができる。
【００１９】無論、コンデンサー２６、２８は半導体チ
ップ４にきわめて近接して配置されているので、コンデ
ンサー２６、２８はデカップリングコンデンサーとして
の機能を充分に果たし、半導体集積回路２の特性はきわ
めて良好なものとなる。図２は半導体集積回路２がフォ
トディテクターを構成する場合の周波数特性の実測結果
の一例を示すグラフである。図中、縦軸は増幅度の相対
値を表し、横軸は周波数を表している。なお、ここで用
いた半導体集積回路２は、その半導体チップ４自体は、
上述した図７、図８に測定結果を示した半導体集積回路
のチップと同種のものである。そして、図２の周波数特
性は、半導体集積回路２に供給する光信号の変調周波数
を変化させ、そのとき半導体チップ４に形成された不図
示の加算回路が出力する信号の振幅変化を測定して得ら
れたものである。図２を図７、図８と比較して分かるよ
うに、１００ＭＨｚ付近まで周波数特性はほぼ平坦であ
り、１００ＭＨｚを越えるとゲインは速やかに低下して
おり、非常に良好な周波数特性が得られている。
【００２０】次に、本発明の第２の実施の形態例につい
て説明する。図３は第２の実施の形態例の半導体集積回
路の内部を示す平面図である。図中、図１と同一の要素
には同一の符号が付されている。第２の実施の形態例の
半導体集積回路３０では、コンデンサー３２、３４は左
右に電極を有して横長の形状であり、一方の電極２０
は、パッケージ６内で、それぞれ電源リード１０、１２
の上に配置されて各リードに接続され、もう一方の電極
２２はともに隣接するグランドリード１４の上に配置さ
れて同リードに接続されている。
【００２１】したがって、第２の実施の形態例において
も、上記実施の形態例の場合と同様の効果が得られるこ
とに加えて、第２の電極とグランドリード１４との接続
は単に銀ペーストなどによる接続で済みワイヤーによる
接続は不要であることから、製造工程が簡素になるとい
う効果が得られる。
【００２２】次に、本発明の第３の実施の形態例につい
て説明する。図４は第３の実施の形態例の半導体集積回
路の内部を示す平面図である。図中、図１と同一の要素
には同一の符号が付されている。第３の実施の形態例の
半導体集積回路３６が、半導体集積回路２と異なるの
は、電源リード３８、４０とグランドリード４２とが離
れており、またコンデンサー２８はパッケージ６内でグ
ランドリード４２の上に配置されているという点であ
る。
【００２３】しかし、このような構成においても、コン
デンサー２６の電極２２とグランドリード４２とを金ワ
イヤー１６により接続し、またコンデンサー２８の電極
２２と電源リード１２とを金ワイヤー１６により接続し
て、半導体集積回路２の場合と同様の効果を得ることが
できる。
【００２４】次に本発明の第４の実施の形態例について
説明する。図５は第４の実施の形態例の半導体集積回路
の内部を示す平面図である。図中、図１と同一の要素に
は同一の符号が付されている。第４の実施の形態例の半
導体集積回路４４が、半導体集積回路２と異なるのは、
電源リード４６、４８とグランドリード５０とが離れて
おり、また横長のコンデンサー３２、３４が用いられて
いる点である。そして、電源リード４６、４８およびグ
ランドリード５０の形状が工夫され、パッケージ６内
で、電源リード４６とグランドリード５０とが近接し、
また電源リード４６、４８が互いに近接するように形成
されている。
【００２５】その上で、コンデンサー３２は、電源リー
ド４６とグランドリード５０との近接箇所５２に配置さ
れ、電極２０が電源リード４６の上に、電極２２がグラ
ンドリード５０の上に配置されて、それぞれ各リードに
接続されている。また、コンデンサー３４は、電源リー
ド４６、４８の近接箇所５４に配置され、電極２０が電
源リード４８の上に、電極２２が電源リード４６の上に
配置され、それぞれ各リードに接続されている。したが
って、第４の実施の形態例の半導体集積回路４４におい
ても、半導体集積回路２の場合と同様の効果が得られ
る。
【００２６】なお、この半導体集積回路４４では、電源
リード４８に関してはコンデンサー３２、３４の直列回
路を通じてグランドリード５０に接続されているので、
全体としてデカップリングコンデンサーの容量が小さく
なり、その効果はやや低下する。しかし、要求される性
能水準によってはこのような構成でも有効であり、ま
た、コンデンサーの容量を大きくするといったことで、
半導体集積回路２の場合と同程度の効果が得られるよう
にすることも可能である。
【００２７】
【発明の効果】以上説明したように本発明の半導体集積
回路では、コンデンサーはパッケージ内のリードの箇所
に配置されているので、半導体集積回路をハイブリッド
化する場合と異なり、基本的に従来の製造設備を用いて
従来通りに作製することができ、最小限の製造設備およ
び製造工程の変更で済む。また、同じ理由によりパッケ
ージの外形は特に変更する必要がなく、したがって、半
導体集積回路を含む装置の組み立てにおいて製造装置の
変更は不要である。
【図面の簡単な説明】
【図１】（Ａ）は本発明による半導体集積回路の一例の
内部を示す平面図、（Ｂ）はコンデンサー周辺を示す部
分側面図である。
【図２】半導体集積回路がフォトディテクターを構成す
る場合の周波数特性の実測結果の一例を示すグラフであ
る。
【図３】第２の実施の形態例の半導体集積回路の内部を
示す平面図である。
【図４】第３の実施の形態例の半導体集積回路の内部を
示す平面図である。
【図５】第４の実施の形態例の半導体集積回路の内部を
示す平面図である。
【図６】回路基板に実装された従来の半導体集積回路お
よびその周辺の一例を示す平面図である。
【図７】従来の光ピックアップ装置においてフォトディ
テクターＩＣから３０ｍｍの位置にデカップリングコン
デンサーを配置した場合のフォトディテクターＩＣの周
波数特性を実測した結果を示すグラフである。
【図８】従来の光ピックアップ装置においてフォトディ
テクターＩＣから１０ｍｍの位置にデカップリングコン
デンサーを配置した場合のフォトディテクターＩＣの周
波数特性を実測した結果を示すグラフである。
【符号の説明】
２、３０、３６、４４、１０４……半導体集積回路、４
……半導体チップ、６……パッケージ、８、１１８……
リード、１０、１２、３８、４０、４６、４８、１０
６、１０８……電源リード、１４、４２、５０、１１４
……グランドリード、１６……金ワイヤー、１８……電
極パッド、２０、２２、１２６、１２８……電極、２４
……本体部、２６、２８、３２、３４、１２２、１２４
……コンデンサー、５２、５４……近接箇所、１０２…
…回路基板、１１０、１１２、１１６、１２０……回路
パターン。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップと、同半導体チップを収容
    するパッケージと、前記パッケージの外部に突出すると
    ともに前記パッケージの内部で前記半導体チップに電気
    的に接続された複数のリードとを備え、同リードは前記
    パッケージの外部で電源に接続される電源リードと、基
    準電位点に接続されるグランドリードとを含む半導体集
    積回路であって、 ２つの電極が本体部を挟んで両端部に配置されたコンデ
    ンサーを備え、 前記コンデンサーの一方の電極は前記パッケージの内部
    で前記電源リードまたは前記グランドリードの上に配置
    されると共に同リードに電気的に接続され、 前記コンデンサーの他方の電極は前記パッケージの内部
    で、前記一方の電極が前記電源リードの上に配置されて
    いる場合には前記グランドリードに電気的に接続され、
    前記一方の電極が前記グランドリードの上に配置されて
    いる場合には前記電源リードに電気的に接続されている
    ことを特徴とする半導体集積回路。
  2. 【請求項２】 前記コンデンサーはチップコンデンサー
    であることを特徴とする請求項１記載の半導体集積回
    路。
  3. 【請求項３】 前記コンデンサーの前記他方の電極は、
    前記グランドリードまたは前記電源リードの上に配置さ
    れ同リードに電気的に接続されていることを特徴とする
    請求項１記載の半導体集積回路。
  4. 【請求項４】 前記電源リードと前記グランドリードと
    は隣接して配置されていることを特徴とする請求項１記
    載の半導体集積回路。
  5. 【請求項５】 リードは板状に形成され、前記コンデン
    サーの電極はリードの板面上に配置されていることを特
    徴とする請求項１記載の半導体集積回路。
  6. 【請求項６】 リードはリードフレームを加工して形成
    されていることを特徴とする請求項５記載の半導体集積
    回路。
  7. 【請求項７】 前記コンデンサーの前記他方の電極が前
    記電源リードおよび前記グランドリードのいずれの上に
    も配置されていない場合、前記コンデンサーの前記他方
    の電極は前記パッケージ内で導電性ワイヤーにより前記
    電源リードまたは前記グランドリードに接続されている
    ことを特徴とする請求項１記載の半導体集積回路。
  8. 【請求項８】 各リードは前記パッケージ内で導電性ワ
    イヤーにより前記半導体チップ上の対応する電極パッド
    に接続されていることを特徴とする請求項１記載の半導
    体集積回路。
  9. 【請求項９】 前記導電性ワイヤーは金ワイヤーである
    ことを特徴とする請求項７または８に記載の半導体集積
    回路。
  10. 【請求項１０】 前記電源リードまたは前記グランドリ
    ードの上に配置された前記コンデンサーの電極は銀ペー
    ストによりリードに接続されていることを特徴とする請
    求項１記載の半導体集積回路。
  11. 【請求項１１】 前記パッケージは樹脂材料をモールド
    成形して形成されていることを特徴とする請求項１記載
    の半導体集積回路。
JP2001195799A 2001-06-28 2001-06-28 半導体集積回路 Pending JP2003017650A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001195799A JP2003017650A (ja) 2001-06-28 2001-06-28 半導体集積回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001195799A JP2003017650A (ja) 2001-06-28 2001-06-28 半導体集積回路

Publications (1)

Publication Number Publication Date
JP2003017650A true JP2003017650A (ja) 2003-01-17

Family

ID=19033719

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001195799A Pending JP2003017650A (ja) 2001-06-28 2001-06-28 半導体集積回路

Country Status (1)

Country Link
JP (1) JP2003017650A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008028281A (ja) * 2006-07-25 2008-02-07 Rohm Co Ltd 半導体装置
JP2010103257A (ja) * 2008-10-22 2010-05-06 Denso Corp 回路装置
US8624367B2 (en) 2008-10-30 2014-01-07 Denso Corporation Semiconductor device including semiconductor chip mounted on lead frame

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008028281A (ja) * 2006-07-25 2008-02-07 Rohm Co Ltd 半導体装置
JP2010103257A (ja) * 2008-10-22 2010-05-06 Denso Corp 回路装置
US8624367B2 (en) 2008-10-30 2014-01-07 Denso Corporation Semiconductor device including semiconductor chip mounted on lead frame
US9029993B2 (en) 2008-10-30 2015-05-12 Denso Corporation Semiconductor device including semiconductor chip mounted on lead frame

Similar Documents

Publication Publication Date Title
US5646831A (en) Electrically enhanced power quad flat pack arrangement
KR100447869B1 (ko) 다핀 적층 반도체 칩 패키지 및 이에 사용되는 리드 프레임
JPH07312430A (ja) 光受信モジュ−ルとその製造方法
JPH11231173A (ja) 高速動作可能な光デバイス
US7855426B2 (en) Optical sensor assemblage and corresponding manufacturing method
US6340839B1 (en) Hybrid integrated circuit
JPH09232904A (ja) Ｓａｗフィルタ用セラミックパッケージ
US6049470A (en) Package with reticulated bond shelf
JP2003017650A (ja) 半導体集積回路
CN108574018B (zh) 光接收模块及光模块
KR20070004452A (ko) 전자 디바이스용 패키지 및 전자 디바이스의 제조 방법
JP4031605B2 (ja) サージ保護付き半導体レーザおよび光ピックアップ
US6576983B1 (en) Controlled impedance leads in a leadframe for high frequency applications
JPH0563136A (ja) 混成集積回路装置
JPH0595212A (ja) 高周波半導体混成集積回路装置
JP2001345507A (ja) 半導体レーザおよび光ピックアップ
TWI291805B (en) Integrated circuit and optical pickup device
US6847665B2 (en) Semiconductor laser device and method for producing the same
JP3460222B2 (ja) 半導体レーザモジュール
JPH11121871A (ja) ペルチェ素子を有するモジュール
JP2004254125A (ja) 光受信モジュール
JPH06216306A (ja) 半導体素子アセンブリ用内部キャパシタ配設構造およびその配設方法
JP3454629B2 (ja) 半導体レーザ
JP3713872B2 (ja) 光受信モジュール
JP3997832B2 (ja) 光半導体装置および光ピックアップ装置