JP2003007075A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ポンプ回路が停止されるときに、ポンプ回路
内の各ノードにチャージされた電荷をディスチャージさ
せて高電圧によるストレスを減らし、ポンプ回路の動作
信頼性を向上させる。 【解決手段】 昇圧用キャパシタｃ１と、イコライズ用
トランジスタｔ１と、トランジスタｔ１のゲート電圧を
昇圧するキャパシタｃ２と、前段の電圧をトランジスタ
ｔ１のゲート電圧に接続するトランジスタｓ１とからな
るポンプセルを複数段備えたポンプ回路において、トラ
ンジスタｔ１のドレインとキャパシタｃ１の一方の電極
との接続点と、トランジスタｔ１のゲート電極とに、デ
ィスチャージ用トランジスタｔｒｇｄ１、ｃｈｇｄ１を
接続する。ポンプ回路停止時に、各ディスチャージ用ト
ランジスタを導通状態にして、高電圧となっているノー
ドｔｒｇ１、ｃｈｇ１を電源電圧以下の電位にディスチ
ャージさせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュメモリ
装置等の不揮発性半導体記憶装置に関し、より詳細に
は、高電圧発生回路の内部において高電圧が印加される
ことによる耐圧ストレスを軽減させることができる不揮
発性半導体記憶装置に関する。

【０００２】

【従来の技術】一般に、フラッシュメモリ装置は、電気
的な書き込み機能および消去機能を備えており、書き込
み動作および消去動作を行うために必要となる高電圧を
発生する高電圧発生回路（以下、ポンプ回路と称する）
が内蔵されていることが多い。

【０００３】以下に、このような従来のフラッシュメモ
リ装置について、図３に基づいて説明する。従来のフラ
ッシュメモリ装置は、図３に示すように、それぞれが同
様の構成にあった複数のメモリブロックＢ１、Ｂ２、・
・・を有している。各メモリブロックＢ１、Ｂ２、・・
・は、多数のメモリセルＳからなるメモリアレイＭ１を
それぞれ有しており、メモリアレイＭ１は、各メモリセ
ルＳを選択するために互いに交差（ここでは直交）して
設けられた複数のワード線ＷＬおよび複数のビット線Ｂ
Ｌが設けられている。各ワード線ＷＬはメモリセルＳの
ゲートに接続され、各ビット線ＢＬはメモリセルＳのド
レインに接続されている。また、ワード線ＷＬには外部
から入力される行アドレスによっていずれかのワード線
ＷＬを選択する行デコーダＸＤが接続され、ビット線Ｂ
Ｌには外部から入力される列アドレスによっていずれか
のビット線ＢＬを選択する列デコーダＹＤが接続されて
いる。さらに、メモリアレイに対してデータの書き込み
または消去を行う際に必要な電圧を供給するために、各
メモリブロックＢ１、Ｂ２、・・・にはポンプ回路ＰＶ
１およびポンプ回路ＰＶ２がそれぞれ接続されている。
第１のポンプ回路ＰＶ１から発生される電圧は、各メモ
リブロックにおける行デコーダＸＤにそれぞれ供給さ
れ、第２のチャージポンプ回路ＰＶ２から発生される電
圧は、各メモリブロックにおける列デコーダＹＤにそれ
ぞれ供給される。なお、以下の説明では複数のブロック
としてＢ１とＢ２との２つのブロックを有する場合を例
に挙げて説明するが、ブロック数は２つに限定されるも
のではなく、３つ以上であってもよい。

【０００４】上記フラッシュメモリ装置において、各メ
モリブロッグにおけるメモリアレイに対してデータの書
き込みを行う場合には、第１のポンプ回路ＰＶ１からは
例えば１２Ｖの電圧が発生され、選択されたブロックの
行デコーダＸＤを介して所定のワード線ＷＬに電圧が供
給される。また、第２のポンプ回路ＰＶ２からは例えば
６Ｖの電圧が発生され、選択されたブロックの列デコー
ダＹＤを介して所定のビット線ＢＬに電圧が供給され
る。これによって、各ワード線ＷＬとビット線ＢＬとの
交差部に配置されたメモリセルＳにデータが書き込まれ
る。

【０００５】以下に、上記ポンプ回路ＰＶ１およびポン
プ回路ＰＶ２の構成について、図４（ａ）に基づいて説
明する。各ポンプ回路ＰＶ１およびＰＶ２は同様の構成
になっており、一般に、複数段（ｎ段）の基本ポンプセ
ルを有している。各基本ポンプセルは、図４（ａ）に示
すように、一対のキャパシタｃ１およびｃ２、ｃ３およ
びｃ４、・・・、ｃｍおよびｃｎと、一対のトランジス
タｓ１およびｔ１、ｓ２およびｔ２、・・・、ｓｎおよ
びｔｎとをそれぞれ有している。

【０００６】第１段の基本ポンプセルにおける一方のキ
ャパシタｃ１は昇圧用キャパシタとなっており、昇圧用
キャパシタｃ２は、一方の電極にクロック信号ＣＬＫ２
が入力され、他方の電極が当該基本ポンプセルと後段の
基本ポンプセルとを接続するノードｃｈｇ１に接続され
ると共に一方のトランジスタｓ１のゲートに接続されて
おり、ノードｃｈｇ１を昇圧させるようになっている。
第１の基本ポンプセルに設けられた一方のトランジスタ
ｔ１はイコライズ用トランジスタとなっており、イコラ
イズ用トランジスタｔ１は、ソースが当該基本ポンプセ
ルと前段の電源電圧Ｖｃｃとを接続するノードＮ１に接
続され、ドレインが当該基本ポンプセルと後段の基本ポ
ンプセルとを接続するノードｃｈｇ１に接続されてお
り、ノードｃｈｇ１をノードＮ１と同電位まで充電させ
るためのスイッチとして機能するようになっている。第
１段の基本ポンプセルに設けられたトランジスタｓ１
は、ソースが当該基本ポンプセルと前段の電源電圧Ｖｃ
ｃとを接続するノードＮ１に接続され、ドレインがノー
ドｔｒｇ１においてイコライズ用トランジスタｔ１のゲ
ートに接続されており、イコライズ用トランジスタｔ１
のゲート電圧を充電させるようになっている。第１段の
基本ポンプセルに設けられたキャパシタｃ１は、一方の
電極にクロック信号ＣＬＫ１が入力され、他方の電極は
ノードｔｒｇ１においてイコライズ用トランジスタｔ１
のゲートに接続されており、イコライズ用トランジスタ
ｔ１のゲート電圧を昇圧させるようになっている。他の
格段の基本ポンプセルも、前段の基本ポンプセルおよび
後段の基本ポンプセルそれぞれに対して、同様に接続さ
れている。最終段の基本ポンプセルの出力側ノードｃｈ
ｇｎは、電流の逆流を防止するための逆流防止用トラン
ジスタｔｅのソースと接続されており、逆流防止用トラ
ンジスタｔｅのゲートは、最終段の基本ポンプセルと逆
流防止用トランジスタｔｅとを接続するノードＮ２に接
続されている。

【０００７】このような構成の昇圧ポンプ回路におい
て、昇圧動作時には、図５に示すように、第１の基本ポ
ンプセルにおける２つのキャパシタｃ１およびｃ２に対
して互いに逆位相であるクロック信号ＣＬＫ１およびＣ
ＬＫ２が各々入力され、次段の基本ポンプセルにおける
キャパシタｃ３およびｃ４に対しては、互いに逆位相で
あると共に前段の基本ポンプセルのキャパシタｃ１およ
びｃ２と逆位相であるクロック信号ＣＬＫ３およびＣＬ
Ｋ４が各々入力される。次段の基本ポンプせる以降は同
様に、一対のキャパシタに対して互いに逆位相であると
共に前段の基本ポンプセルと同一機能を有する一対のキ
ャパシタと逆位相であるクロック信号が各々入力され、
最終段の基本ポンプセルのキャパシタｃｍ、ｃｎにはク
ロック信号ＣＬＫｍ、ＣＬＫｎが入力される。これらの
クロック信号ＣＬＫ１〜ＣＬＫｎは、図４（ｂ）に示す
公知のクロック駆動回路Ｃｌｏｃｋ Ｄｒｉｖｅｒによ
って生成され、クロック駆動回路はポンプ回路を活性化
するための活性化信号Ｐｕｍｐ Ｅｎａｂｌｅ信号によ
り制御される。

【０００８】例えば、電源電圧から初期電位としてＶｃ
ｃが入力され、クロック信号として図５に示すようなＶ
ｃｃとＶｓｓとの間で変化する信号が入力された場合を
考える。まず、図５のＡ点においてクロック信号ＣＬＫ
２がＶｃｃになっていると、トランジスタｓ１のゲート
電圧がキャパシタｃ２を介してＣＬＫ２によりＶｃｃに
昇圧されてトランジスタｓ１が導通状態となり、イコラ
イズ用トランジスタｔ１のゲート電圧（ノードｔｒｇ
１）がＶｃｃに充電される。

【０００９】次に、図５のＢ点においてクロック信号の
位相が反転され、クロック信号ＣＬＫ１がＶｃｃになる
と、ノードｔｒｇ１がキャパシタｃ１を介してクロック
信号ＣＬＫ１により、２Ｖｃｃに昇圧される。これによ
り、イコライズ用トランジスタｔ１が導通状態となり、
ノードｔｒｇ１とノードｃｈｇ１との電位差である初期
電位Ｖｃｃがノードｃｈｇ１に充電される。

【００１０】次に、図５のＣ点においてクロック信号の
位相が反転され、クロック信号ＣＬＫ１がＶｓｓになる
と、イコライズ用トランジスタｔ１は非導通状態とな
る。このとき、クロック信号ＣＬＫ２はＶｃｃであるの
で、ノードｃｈｇ１がキャパシタｃ２を介してクロック
信号ＣＬＫ２により、２Ｖｃｃに昇圧される。また、ク
ロック信号ＣＬＫ３はＶｃｃであるので、ノードｔｒｇ
２がキャパシタｃ３を介してクロック信号ＣＬＫ３によ
り昇圧されてイコライズ用トランジスタｔ２が導通状態
となり、ノードｃｈｇ１の電位２Ｖｃｃがノードｃｈｇ
２に充電される。

【００１１】次に、図５のＤ点においてクロック信号の
位相が反転され、クロック信号ＣＬＫ３がＶｓｓになる
と、イコライズ用トランジスタｔ２は非導通状態とな
る。このとき、クロック信号ＣＬＫ４はＶｃｃであるの
で、ノードｃｈｇ２がキャパシタｃ４を介してクロック
信号ＣＬＫ２により３Ｖｃｃに昇圧される。このように
して、基本ポンプセルの１段毎にノードｃｈｇ１からノ
ードｃｈｇｎまで昇圧動作が繰り返され、最終段のノー
ドｃｈｇｎから電流の逆流を防止するための逆流防止用
トランジスタｔｅを経て、出力ｏｕｔから高電圧が出力
される。

【００１２】

【発明が解決しようとする課題】フラッシュメモリ装置
が書き込み動作または消去動作を行うために、クロック
駆動回路に対するＰｕｍｐ ｅｎａｂｌｅ信号によりポ
ンプ回路が動作しているときには、基本ポンプセルの各
ノードｃｈｇ１〜ｃｈｇｎおよびノードｔｒｇ１〜ｔｒ
ｇｎは、後段になる程、高電圧が常時チャージされる。

【００１３】従来のフラッシュメモリ装置において、電
圧がノードにチャージされると、電圧を低くする（ディ
スチャージする）ための電気的な経路が無いため、各基
本ポンプセルを構成する各トランジスタおよび各キャパ
シタは、高電圧によるストレスが高くなる。例えば、ト
ランジスタが構成される基板とトランジスタのゲートと
の接合部における電気的耐圧または基板とトランジスタ
のソース・ドレインとの接合部における電気的耐圧、或
いはキャパシタを構成する絶縁膜に印加される絶対電位
差による電気的耐圧等によって、ポンプ回路自身の動作
信頼性に悪影響が生じ、動作特性が悪化する。その結
果、ポンプ回路の昇圧動作時に所望の出力電圧まで到達
することが不可能となり、または必要な出力電流が得ら
れなくなって、メモリセルに対する読み出し、書き込み
および消去動作特性が悪化するという問題がある。

【００１４】本発明は、このような従来技術の課題を解
決するためになされたものであり、ポンプ回路の動作が
停止されるときに、ポンプ回路内の各ノードにチャージ
された電荷をディスチャージさせて、ポンプ回路に対す
る高電圧によるストレスを減らし、動作信頼性を向上さ
せることができる不揮発性半導体記憶装置を提供するこ
とを目的とする。

【００１５】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、複数のメモリセルからなるメモリアレイ
と、該メモリセルを選択するために該メモリセルに接続
されると共に互いに交差して設けられた複数のワード線
および複数のビット線と、外部から入力されたアドレス
によって該ワード線を選択する行デコーダおよび該ビッ
ト線を選択する列デコーダとを含む複数のメモリブロッ
クと、該メモリアレイに対してデータの書き込みまたは
消去を行う際に必要な電圧を、該行デコーダおよび該列
デコーダを介して該メモリアレイに供給するための少な
くとも１つの高電圧発生回路とを備え、該高電圧発生回
路は複数段の基本ポンプセルから構成され、該基本ポン
プセルは、電圧を昇圧するための昇圧用キャパシタと、
前段の電圧を後段に接続するためのイコライズ用トラン
ジスタと、該イコライズ用トランジスタのゲート電圧を
昇圧するためのキャパシタと、前段の電圧を該イコライ
ズ用トランジスタのゲート電圧に接続するためのトラン
ジスタとを有する不揮発性半導体記憶装置において、該
高電圧発生回路の内部で高電圧となるノードに接続さ
れ、該高電圧発生回路を停止する際に、該ノードを電源
電圧以下の電位にディスチャージするディスチャージ回
路と、該ディスチャージ回路を制御する制御回路とを備
えており、そのことにより上記目的が達成される。

【００１６】前記ディスチャージ回路は、前記イコライ
ズ用トランジスタのドレインと前記昇圧用キャパシタの
一方の電極との接続点、および該イコライズ用トランジ
スタのゲート電極に接続されていてもよい。

【００１７】前記ディスチャージ回路は、前記イコライ
ズ用トランジスタのゲート電極に接続されていてもよ
い。

【００１８】前記ディスチャージ回路は、前記高電圧発
生回路の出力部に接続されていてもよい。

【００１９】前記制御回路は、複数のディスチャージ回
路を同時に制御するものであってもよい。

【００２０】前記制御回路は、前記ディスチャージ回路
を制御するための制御信号を遅延させる遅延回路を有
し、該遅延回路からの出力信号によって前記イコライズ
用トランジスタのゲート電極に接続されたディスチャー
ジ回路を制御するものであってもよい。

【００２１】以下に、本発明の作用について説明する。

【００２２】本発明にあっては、ポンプ回路の内部で高
電圧となる各ノードに対して、電源電圧Ｖｃｃ以下の低
電圧にディスチャージするために、ディスチャージ用ト
ランジスタ等によって構成されるディスチャージ回路が
接続される。そして、例えばフラッシュメモリ装置がス
タンバイ状態であるときなど、ポンプ回路が停止される
ときに、ディスチャージ用トランジスタを制御して導通
状態とさせ、高電圧となっているノードの電荷を低電圧
側に接続することによって、当該ノードが電源電圧以下
の電位にディスチャージされる。ポンプ回路を再動作さ
せるときには、ディスチャージ用トランジスタを制御し
て非導通状態とさせることにより、当該ノードが昇圧さ
れる。このようにディスチャージ回路を制御することに
より、高電圧によるストレスを緩和して、ポンプ回路の
動作信頼性を向上させることができる。

【００２３】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面に基づいて説明する。

【００２４】（実施形態１）図１は、本実施形態１の不
揮発性半導体記憶装置におけるポンプ回路の構成を示す
回路図である。

【００２５】このポンプ回路は、図３に示すフラッシュ
メモリ装置においてポンプ回路ＰＶ１およびポンプ回路
ＰＶ２等として用いられるものであり、それぞれが複数
段（ｎ段）の基本ポンプセルを有している。各基本ポン
プセルは、図１（ａ）に示すように、一対のキャパシタ
ｃ１およびｃ２、ｃ３およびｃ４、・・・、ｃｍおよび
ｃｎと、一対のトランジスタｓ１およびｔ１、ｓ２およ
びｔ２、・・・、ｓｎおよびｔｎとをそれぞれ有してい
る。

【００２６】第１段の基本ポンプセルにおける一方のキ
ャパシタｃ１は昇圧用キャパシタとなっており、昇圧用
キャパシタｃ２は、一方の電極にクロック信号ＣＬＫ２
が入力され、他方の電極が当該基本ポンプセルと後段の
基本ポンプセルとを接続するノードｃｈｇ１に接続され
ると共に一方のトランジスタｓ１のゲートに接続されて
おり、ノードｃｈｇ１を昇圧させるようになっている。
第１の基本ポンプセルに設けられた一方のトランジスタ
ｔ１はイコライズ用トランジスタとなっており、イコラ
イズ用トランジスタｔ１は、ソースが当該基本ポンプセ
ルと前段の電源電圧Ｖｃｃとを接続するノードＮ１に接
続され、ドレインが当該基本ポンプセルと後段の基本ポ
ンプセルとを接続するノードｃｈｇ１に接続されてお
り、ノードｃｈｇ１をノードＮ１と同電位まで充電させ
るためのスイッチとして機能するようになっている。第
１段の基本ポンプセルに設けられたトランジスタｓ１
は、ソースが当該基本ポンプセルと前段の電源電圧Ｖｃ
ｃとを接続するノードＮ１に接続され、ドレインがノー
ドｔｒｇ１においてイコライズ用トランジスタｔ１のゲ
ートに接続されており、イコライズ用トランジスタｔ１
のゲート電圧を充電させるようになっている。第１段の
基本ポンプセルに設けられたキャパシタｃ１は、一方の
電極にクロック信号ＣＬＫ１が入力され、他方の電極は
ノードｔｒｇ１においてイコライズ用トランジスタｔ１
のゲートに接続されており、イコライズ用トランジスタ
ｔ１のゲート電圧を昇圧させるようになっている。他の
格段の基本ポンプセルも、前段の基本ポンプセルおよび
後段の基本ポンプセルそれぞれに対して、同様に接続さ
れている。最終段の基本ポンプセルの出力側ノードｃｈ
ｇｎは、電流の逆流を防止するための逆流防止用トラン
ジスタｔｅのソースと接続されており、逆流防止用トラ
ンジスタｔｅのゲートは、最終段の基本ポンプセルと逆
流防止用トランジスタｔｅとを接続するノードＮ２に接
続されている。

【００２７】上記構成に加えて、本実施形態１において
は、図１（ａ）に示すように、Ｖｃｃ以下の低電位がソ
ースに接続されたディスチャージ用トランジスタｃｈｇ
ｄ１、ｃｈｇｄ２、・・・、ｃｈｇｄｎが、イコライズ
用トランジスタｔ１、ｔ２、・・・、ｔｎのドレインと
昇圧用キャパシタｃ２、ｃ４、・・・、ｃｎの一方の電
極との接続点に接続されたノードｃｈｇ１、ｃｈｇ２、
・・・、ｃｈｇｎにそれぞれ接続されている。また、Ｖ
ｃｃ以下の低電位がソースに接続されたディスチャージ
用トランジスタｔｒｇｄ１１、ｔｒｇｄ２、・・・、ｔ
ｒｇｄｎが、イコライズ用トランジスタｔ１、ｔ２、・
・・、ｔｎのゲート電極に接続されたノードｔｒｇ１、
ｔｒｇ２、・・・、ｔｒｇｎにそれぞれ接続されてい
る。さらに、Ｖｃｃ以下の低電位がソースに接続された
ディスチャージ用トランジスタｏｕｔｄが、ポンプ回路
の出力ノードｏｕｔに接続されている。

【００２８】ディスチャージ用トランジスタｔｒｇｄ
１、ｃｈｔｇ１、ｔｒｇｄ２、ｃｈｒｇ２、・・・、ｔ
ｒｇｄｎ、ｃｈｇｄｎおよびｏｕｔｄのゲート電極は、
図２（ｂ）に示すディスチャージ制御回路Ｄｉｓｃｈａ
ｒｇｅ Ｌｏｇｉｃにそれぞれ接続され、ディスチャー
ジ制御回路からゲート電圧ＤＩＳ１が入力される。

【００２９】なお、本明細書において、Ｖｃｃ以下の低
電位は、イコライズ用トランジスタｔ１のソースまたは
ドレインに発生される昇圧電位（例えば１２Ｖ）と基板
電位（例えば０Ｖ）との間の高電圧によって、トランジ
スタに特性劣化が生じない程度の電位であればよく、例
えば、メモリセル以外の周辺ロジック回路に供給される
電源電圧以下の電位に設定される。

【００３０】このような構成の昇圧ポンプ回路におい
て、昇圧動作時には、図５に示すように、第１の基本ポ
ンプセルにおける２つのキャパシタｃ１およびｃ２に対
して互いに逆位相であるクロック信号ＣＬＫ１およびＣ
ＬＫ２が各々入力され、次段の基本ポンプセルにおける
キャパシタｃ３およびｃ４に対しては、互いに逆位相で
あると共に前段の基本ポンプセルのキャパシタｃ１およ
びｃ２と逆位相であるクロック信号ＣＬＫ３およびＣＬ
Ｋ４が各々入力される。次段の基本ポンプせる以降は同
様に、一対のキャパシタに対して互いに逆位相であると
共に前段の基本ポンプセルと同一機能を有する一対のキ
ャパシタと逆位相であるクロック信号が各々入力され、
最終段の基本ポンプセルのキャパシタｃｍ、ｃｎにはク
ロック信号ＣＬＫｍ、ＣＬＫｎが入力される。これらの
クロック信号ＣＬＫ１〜ＣＬＫｎは、図１（ｂ）に示す
公知のクロック駆動回路Ｃｌｏｃｋ Ｄｒｉｖｅｒによ
って生成され、クロック駆動回路はポンプ回路を活性化
するための活性化信号Ｐｕｍｐ Ｅｎａｂｌｅ信号によ
り制御される。

【００３１】例えば、電源電圧から初期電位としてＶｃ
ｃが入力され、クロック信号として図５に示すようなＶ
ｃｃとＶｓｓとの間で変化する信号が入力された場合を
考える。まず、図５のＡ点においてクロック信号ＣＬＫ
２がＶｃｃになっていると、トランジスタｓ１のゲート
電圧がキャパシタｃ２を介してＣＬＫ２によりＶｃｃに
昇圧されてトランジスタｓ１が導通状態となり、イコラ
イズ用トランジスタｔ１のゲート電圧（ノードｔｒｇ
１）がＶｃｃに充電される。

【００３２】次に、図５のＢ点においてクロック信号の
位相が反転され、クロック信号ＣＬＫ１がＶｃｃになる
と、ノードｔｒｇ１がキャパシタｃ１を介してクロック
信号ＣＬＫ１により、２Ｖｃｃに昇圧される。これによ
り、イコライズ用トランジスタｔ１が導通状態となり、
ノードｔｒｇ１とノードｃｈｇ１との電位差である初期
電位Ｖｃｃがノードｃｈｇ１に充電される。

【００３３】次に、図５のＣ点においてクロック信号の
位相が反転され、クロック信号ＣＬＫ１がＶｓｓになる
と、イコライズ用トランジスタｔ１は非導通状態とな
る。このとき、クロック信号ＣＬＫ２はＶｃｃであるの
で、ノードｃｈｇ１がキャパシタｃ２を介してクロック
信号ＣＬＫ２により、２Ｖｃｃに昇圧される。また、ク
ロック信号ＣＬＫ３はＶｃｃであるので、ノードｔｒｇ
２がキャパシタｃ３を介してクロック信号ＣＬＫ３によ
り昇圧されてイコライズ用トランジスタｔ２が導通状態
となり、ノードｃｈｇ１の電位２Ｖｃｃがノードｃｈｇ
２に充電される。

【００３４】次に、図５のＤ点においてクロック信号の
位相が反転され、クロック信号ＣＬＫ３がＶｓｓになる
と、イコライズ用トランジスタｔ２は非導通状態とな
る。このとき、クロック信号ＣＬＫ４はＶｃｃであるの
で、ノードｃｈｇ２がキャパシタｃ４を介してクロック
信号ＣＬＫ２により３Ｖｃｃに昇圧される。このように
して、基本ポンプセルの１段毎にノードｃｈｇ１からノ
ードｃｈｇｎまで昇圧動作が繰り返され、最終段のノー
ドｃｈｇｎから電流の逆流を防止するための逆流防止用
トランジスタｔｅを経て、出力ｏｕｔから高電圧が出力
される。

【００３５】上記ポンプ回路が動作しているときには、
ディスチャージ制御回路から各ディスチャージ用トラン
ジスタｔｒｇｄ１、ｃｈｇｄ１、ｔｒｇｄ２、ｃｈｇｄ
２、・・・、ｔｒｇｄｎ、ｃｈｇｄｎおよびｏｕｔｄに
対して、ゲート電圧ＤＩＳ１としてＶｃｃ以下の電圧が
与えられ、各ディスチャージ用トランジスタは非導通状
態となる。この場合には、ポンプ回路内の各ノードｔｒ
ｇ１、ｃｈｇ１、ｔｒｇ２、ｃｈｇ２、・・・、ｔｒｇ
ｎ、ｃｈｇｎおよびｏｕｔはディスチャージされない。

【００３６】また、例えばフラッシュメモリ装置がスタ
ンバイ状態となったとき等、ポンプ回路が停止されたと
きには、Ｐｕｍｐ ｅｎａｂｌｅ信号が非活性状態とな
って、クロック駆動回路から各キャパシタに入力される
クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ
４、・・・、ＣＬＫｍ、ＣＬＫｎが停止される。そし
て、ディスチャージ制御回路から各ディスチャージ用ト
ランジスタｔｒｇｄ１、ｃｈｇｄ１、ｔｒｇｄ２、ｃｈ
ｇｄ２、・・・、ｔｒｇｄｎ、ｃｈｇｄｎおよびｏｕｔ
ｄに対して与えられるゲート電圧ＤＩＳ１が、各ディス
チャージ用トランジスタを非導通状態にさせるＶｃｃ未
満の電圧から各ディスチャージ用トランジスタを導通状
態にさせるＶｃｃ以上の電圧に遷移され、各ディスチャ
ージ用トランジスタは導通状態となる。これにより、上
記ポンプ回路の昇圧動作により高電圧となっているポン
プ回路内の各ノードｔｒｇ１、ｃｈｇ１、ｔｒｇ２、ｃ
ｈｇ２、・・・、ｔｒｇｎ、ｃｈｇｎおよびｏｕｔが、
Ｖｃｃ以下の電位にディスチャージされる。

【００３７】さらに、例えばフラッシュメモリ装置が書
き込み動作を開始する場合等、ポンプ回路が再動作する
ときには、Ｐｕｍｐ ｅｎａｂｌｅ信号が活性状態とな
って、ディスチャージ制御回路から各ディスチャージ用
トランジスタｔｒｇｄ１、ｃｈｇｄ１、ｔｒｇｄ２、ｃ
ｈｇｄ２、・・・、ｔｒｇｄｎ、ｃｈｇｄｎおよびｏｕ
ｔｄに対して与えられるゲート電圧ＤＩＳ１が、各ディ
スチャージ用トランジスタを導通状態にさせるＶｃｃ以
上の電圧から各ディスチャージ用トランジスタを非導通
状態にさせるＶｃｃ未満の電圧に遷移され、各ディスチ
ャージ用トランジスタは非導通状態となる。その後、ク
ロック駆動回路から各キャパシタにクロック信号が入力
され、昇圧動作が問題無く行われる。

【００３８】（実施形態２）図２は、本実施形態２の不
揮発性半導体記憶装置におけるポンプ回路の構成を示す
回路図である。

【００３９】このポンプ回路において、基本ポンプセル
の構成は図１に示す実施形態１のポンプ回路と同じであ
るが、各ディスチャージ用トランジスタが接続されてい
る位置が実施形態１とは異なっている。

【００４０】本実施形態２においては、図２（ａ）に示
すように、Ｖｃｃ以下の低電位がソースに接続されたデ
ィスチャージ用トランジスタｔｒｇｄ１、ｔｒｇｄ２、
・・・、ｔｒｇｄｎが、イコライズ用トランジスタｔ
１、ｔ２、・・・、ｔｎのゲート電極に接続されたノー
ドｔｒｇ１、ｔｒｇ２、・・・、ｔｒｇｎにそれぞれ接
続されている。また、Ｖｃｃ以下の低電位がソースに接
続されたディスチャージ用トランジスタｏｕｔｄが、ポ
ンプ回路の出力ノードｏｕｔに接続されている。

【００４１】ディスチャージ用トランジスタｏｕｔｄの
ゲート電極は、図２（ｂ）に示すディスチャージ制御回
路Ｄｉｓｃｈａｒｇｅ Ｌｏｇｉｃにそれぞれ接続さ
れ、ディスチャージ制御回路からゲート電圧ＤＩＳ１が
入力される。また、ディスチャージ用トランジスタｔｒ
ｇｄ１、ｔｒｇｄ２、・・・、ｔｒｇｄｎのゲート電極
は、ディスチャージ制御回路Ｄｉｓｃｈａｒｇｅ Ｌｏ
ｇｉｃに接続された遅延回路Ｄｅｌａｙ Ｌｏｇｉｃに
それぞれ接続され、ディスチャージ制御回路からの出力
を遅延させたゲート電圧ＤＩＳ２が入力される。

【００４２】上記ポンプ回路が動作しているときには、
ディスチャージ制御回路および遅延回路から各ディスチ
ャージ用トランジスタｔｒｇｄ１、ｔｒｇｄ２、・・
・、ｔｒｇｄｎおよびｏｕｔｄに対して、ゲート電圧Ｄ
ＩＳ１およびＤＩＳ２として各ディスチャージ用トラン
ジスタを非導通状態にするＶｃｃ以下の電圧が与えられ
ているため、各ディスチャージ用トランジスタは非導通
状態となる。この場合には、ポンプ回路内の各ノードｔ
ｒｇ１、ｔｒｇ２、・・・、ｔｒｇｎおよびｏｕｔはデ
ィスチャージされない。

【００４３】また、例えばフラッシュメモリ装置がスタ
ンバイ状態となったとき等、ポンプ回路が停止されたと
きには、Ｐｕｍｐ ｅｎａｂｌｅ信号が非活性状態とな
って、クロック駆動回路から各キャパシタに入力される
クロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ
４、・・・、ＣＬＫｍ、ＣＬＫｎが停止される。そし
て、まず、ディスチャージ制御回路から各ディスチャー
ジ用トランジスタｏｕｔｄに対して与えられるゲート電
圧ＤＩＳ１が、ディスチャージ用トランジスタを非導通
状態にさせるＶｃｃ未満の電圧からディスチャージ用ト
ランジスタを導通状態にさせるＶｃｃ以上の電圧に遷移
され、ディスチャージ用トランジスタｏｕｔｄは導通状
態となる。このときには、各イコライズ用トランジスタ
ｔ１、ｔ２、・・・、ｔｎのゲート電圧ｔｒｇ１、ｔｒ
ｇ２、・・・、ｔｒｇｎは高電圧状態のまま保持されて
いる。このため、ディスチャージ用トランジスタｏｕｔ
ｄが導通状態となると、高電圧となっているポンプ回路
内の各ノードｃｈｇ１、ｃｈｇ２、・・・、ｃｈｇｎ
は、逆流防止用トランジスタｔｅを介して逆流防止用ト
ランジスタｔｅの両端電圧が電流逆流状態になるまで、
ディスチャージ用トランジスタｏｕｔｄによってディス
チャージされる。このようにしてノードｃｈｇ１、ｃｈ
ｇ２、・・・、ｃｈｇｎがディスチャージされると、デ
ィスチャージ制御回路の出力が遅延回路によって遅延さ
れ、各ディスチャージ用トランジスタｔｒｇｄ１、ｔｒ
ｇｄ２、・・・、ｔｒｇｄｎに対して与えられるゲート
電圧ＤＩＳ２が、各ディスチャージ用トランジスタを非
導通状態にさせるＶｃｃ未満の電圧から各ディスチャー
ジ用トランジスタを導通状態にさせるＶｃｃ以上の電圧
に遷移され、各ディスチャージ用トランジスタは導通状
態となる。これにより、高電圧となっている残りのノー
ドｔｒｇ１、ｔｒｇ２、・・・、ｔｒｇｎが、Ｖｃｃ以
下の電位にディスチャージされる。

【００４４】本実施形態２によれば、ゲート電圧ＤＩＳ
１が出力される期間とＤＩＳ２が出力される期間とに時
間差を設けてディスチャージ動作を分散させることによ
って、実施形態１に比べてディスチャージ用トランジス
タが接続されるノードを少なくしても、ポンプセル間の
各ノードをディスチャージさせることができる。従っ
て、ディスチャージ用トランジスタの個数を減らして、
回路規模を小さくすることができる。

【００４５】例えば、図２（ｂ）に示すように、キャパ
シタ容量と、ディスチャージ用トランジスタが駆動可能
な電流（電流能力）とに基づいて遅延時間を算出し、算
出された遅延時間を生成するための遅延回路Ｄｅｌａｙ
Ｌｏｇｉｃをディスチャージ制御回路に接続させるこ
とにより、ゲート電圧ＤＩＳ１が出力される期間とゲー
ト電圧ＤＩＳ２が出力される期間とに時間差を設けるこ
とができる。

【００４６】上記遅延時間は、例えば以下のようにして
算出することができる。ここでは、ディスチャージ用ト
ランジスタｏｕｔｄを介して出力ノードｏｕｔから例え
ば０Ｖまで、各ノードをディスチャージする場合を例に
挙げて説明する。ディスチャージ用トランジスタｏｕｔ
ｄが駆動可能な電流をＩとし、各ノードｃｈｇ１、ｃｈ
ｇ２、・・・、ｃｈｇｎの容量をｃ１、ｃ２、・・・、
ｃｎとし、各ノードの充電電圧をｖ１、ｖ２、・・・、
ｖｎとすると、放電時間は、（ｃ１ｖ１＋ｃ２ｖ２＋・
・・＋ｃｎｖｎ）÷Ｉと算出される。これを遅延時間Δ
ｔとして、その遅延時間Δｔが経過した後に、残りの各
ノードｔｒｇ１、ｔｒｇ２、・・・、ｔｒｇｎをディス
チャージさせることができる。

【００４７】さらに、例えばフラッシュメモリ装置が書
き込み動作を開始する場合等、ポンプ回路が再動作する
ときには、Ｐｕｍｐ ｅｎａｂｌｅ信号が活性状態とな
って、ディスチャージ制御回路および遅延回路から各デ
ィスチャージ用トランジスタｔｒｇｄ１、ｔｒｇｄ２、
・・・、ｔｒｇｄｎおよびｏｕｔｄに対して与えられる
ゲート電圧ＤＩＳ１およびＤＩＳ２が、各ディスチャー
ジ用トランジスタを導通状態にさせるＶｃｃ以上の電圧
から各ディスチャージ用トランジスタを非導通状態にさ
せるＶｃｃ未満の電圧に遷移され、各ディスチャージ用
トランジスタは非導通状態となる。その後、クロック駆
動回路から各キャパシタにクロック信号が入力され、昇
圧動作が問題無く行われる。なお、この場合には、ゲー
ト電圧ＤＩＳ１が出力される期間とゲート電圧ＤＩＳ２
が出力される期間との時間差を設ける必要はなく、上記
クロック信号が入力されるまでに、ゲート電圧ＤＩＳ１
およびＤＩＳ２が共に各ディスチャージ用トランジスタ
を非導通状態にさせる電圧に遷移されていればよい。

【００４８】

【発明の効果】以上詳述したように、本発明によれば、
ポンプ回路が停止されるときに、ポンプ回路内の各ノー
ドにチャージされた電荷をディスチャージさせて、ポン
プ回路に対する高電圧によるストレスを減らし、不揮発
性半導体記憶装置における動作の信頼性を向上させるこ
とができる。これにより、従来の不揮発性半導体記憶装
置において問題となっていた、書き込みおよび消去動作
時に必要とされる高電圧によるポンプ回路へのストレス
を緩和して、メモリセルに対する読み出し、書き込みお
よび消去動作特性の悪化を防ぎ、不揮発性半導体記憶装
置における動作の信頼性を向上させることができる。

【００４９】さらに、ノードに対してディスチャージを
行うタイミングに時間差を設けてディスチャージ動作を
分散させることにより、ディスチャージ回路の負荷を軽
減することができる。これにより、ディスチャージ回路
の規模を小さくすることができるため、不揮発性半導体
記憶装置の小型化を図ることができる。

【図面の簡単な説明】

【図１】（ａ）および（ｂ）は、実施形態１の不揮発性
半導体記憶装置におけるポンプ回路の概略構成を示す回
路図である。

【図２】（ａ）および（ｂ）は、実施形態２の不揮発性
半導体記憶装置におけるポンプ回路の概略構成を示す回
路図である。

【図３】一般的なフラッシュメモリ装置の構成を示すブ
ロック図である。

【図４】（ａ）および（ｂ）は、従来の不揮発性半導体
記憶装置におけるポンプ回路の概略構成を示す回路図で
ある。

【図５】一般的なポンプ回路における昇圧動作を説明す
るためのタイミングチャートである。

【符号の説明】

ＣＬＫ１〜ＣＬＫｎ クロック信号 ＤＩＳ１、ＤＩＳ２ ゲート電圧 ｃ１、・・・、ｃｍ キャパシタ ｃ２、・・・、ｃｎ 昇圧用キャパシタ ｓ１、ｓ２、・・・、ｓｎ トランジスタ ｔ１、ｔ２、・・・、ｔｎ イコライズ用トランジスタ ｔｅ 逆流防止用トランジスタ ｔｒｇｄ１、ｃｈｇｄ１、ｔｒｇｄ２、ｃｈｇｄ２、・
・・、ｔｒｇｄｎ、ｃｈｇｄｎ、ｏｕｔｄ ディスチャ
ージ用トランジスタ ｔｒｇ１、ｃｈｇ１、ｔｒｇ２、ｃｈｇ２、・・・、ｔ
ｒｇｎ、ｃｈｇｎ、Ｎ１、Ｎ２ ノード ｏｕｔ 出力ノード Ｖｃｃ 電源電圧 Ｃｌｏｃｋ Ｄｒｉｖｅｒ クロック駆動回路 Ｄｉｓｃｈａｒｇｅ Ｌｏｇｉｃ ディスチャージ制御
回路 Ｄｅｌａｙ Ｌｏｇｉｃ 遅延回路 ＰＶ１、ＰＶ２ 昇圧回路 Ｂ１、メモリブロック ＢＬ ビット線 Ｍ１ メモリアレイ Ｓ メモリセル ＰＶ１、ＰＶ２ チャージポンプ回路 ＷＬ ワード線 ＸＤ 行デコーダ ＹＤ 列デコーダ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルからなるメモリアレイ
   と、該メモリセルを選択するために該メモリセルに接続
   されると共に互いに交差して設けられた複数のワード線
   および複数のビット線と、外部から入力されたアドレス
   によって該ワード線を選択する行デコーダおよび該ビッ
   ト線を選択する列デコーダとを含む複数のメモリブロッ
   クと、 該メモリアレイに対してデータの書き込みまたは消去を
   行う際に必要な電圧を、該行デコーダおよび該列デコー
   ダを介して該メモリアレイに供給するための少なくとも
   １つの高電圧発生回路とを備え、 該高電圧発生回路は複数段の基本ポンプセルから構成さ
   れ、該基本ポンプセルは、電圧を昇圧するための昇圧用
   キャパシタと、前段の電圧を後段に接続するためのイコ
   ライズ用トランジスタと、該イコライズ用トランジスタ
   のゲート電圧を昇圧するためのキャパシタと、前段の電
   圧を該イコライズ用トランジスタのゲート電圧に接続す
   るためのトランジスタとを有する不揮発性半導体記憶装
   置において、 該高電圧発生回路の内部で高電圧となるノードに接続さ
   れ、該高電圧発生回路を停止する際に、該ノードを電源
   電圧以下の電位にディスチャージするディスチャージ回
   路と、 該ディスチャージ回路を制御する制御回路とを備えてい
   る不揮発性半導体記憶装置。
2. 【請求項２】 前記ディスチャージ回路は、前記イコラ
   イズ用トランジスタのドレインと前記昇圧用キャパシタ
   の一方の電極との接続点、および該イコライズ用トラン
   ジスタのゲート電極に接続されている請求項１に記載の
   不揮発性半導体記憶装置。
3. 【請求項３】 前記ディスチャージ回路は、前記イコラ
   イズ用トランジスタのゲート電極に接続されている請求
   項１に記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記ディスチャージ回路は、前記高電圧
   発生回路の出力部に接続されている請求項１乃至請求項
   ３のいずれかに記載の不揮発性半導体記憶装置。
5. 【請求項５】 前記制御回路は、複数のディスチャージ
   回路を同時に制御する請求項１、請求項２または請求項
   ４に記載の不揮発性半導体記憶装置。
6. 【請求項６】 前記制御回路は、前記ディスチャージ回
   路を制御するための制御信号を遅延させる遅延回路を有
   し、該遅延回路からの出力信号によって前記イコライズ
   用トランジスタのゲート電極に接続されたディスチャー
   ジ回路を制御する請求項１、請求項３または請求項４に
   記載の不揮発性半導体記憶装置。