JP4242006B2 - チャージポンプ回路およびそれを用いた不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明はチャージポンプ回路およびそれを用いた不揮発性半導体記憶装置に関し、特に、クロック信号に同期して入力ノードの正電荷または負電荷を出力ノードに転送させるチャージポンプ回路と、それを用いた不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
従来より、フラッシュメモリには、データ書込およびデータ消去用の高電圧を生成するための正チャージポンプ回路および負チャージポンプ回路が設けられている(図1参照)。
【0003】
図19(a)〜(c)は、従来の正チャージポンプ回路の構成を示す回路ブロック図である。
【0004】
図19(a)において、この正チャージポンプ回路は、NチャネルMOSトランジスタ101と、直列接続されたN段(ただし、Nは偶数である)のチャージポンプ単位回路102.1〜102.Nとを含む。NチャネルMOSトランジスタ101は、電源電位VCCのラインと初段のチャージポンプ単位回路102.1の入力ノードとの間にダイオード接続される。
【0005】
奇数段のチャージポンプ単位回路102.1,102.3,…,102.N−1は、それぞれクロック信号CLK11,CLK12に同期して後段のチャージポンプ単位回路102.2,102.4,…,102.Nに正電荷を供給する。偶数段のチャージポンプ単位回路102.2,102.4,…,102.Nは、それぞれクロック信号CLK13,CLK14に同期して後段のチャージポンプ単位回路102.3,102.5,…,102.N−1および出力ノードに正電荷を供給する。最終段のチャージポンプ単位回路102.Nの出力電位が、この正チャージポンプ回路の出力電位VOとなる。
【0006】
チャージポンプ単位回路102.1は、図19(b)に示すように、NチャネルMOSトランジスタ103、抵抗素子104およびキャパシタ105,106を含む。NチャネルMOSトランジスタ103は、チャージポンプ単位回路102.1の入力ノードN102と出力ノードN103の間に接続される。抵抗素子104は、NチャネルMOSトランジスタ103のゲートと入力ノードN102との間に接続される。キャパシタ105の一方電極はクロック信号CLK11を受け、その他方電極は入力ノードN102に接続される。キャパシタ106の一方電極はクロック信号CLK12を受け、その他方電極はNチャネルMOSトランジスタ103のゲートに接続される。
【0007】
他の奇数段のチャージポンプ単位回路102.3,102.5,…,102.N−1の各々は、チャージポンプ単位回路112.1と同じ構成である。偶数段のチャージポンプ単位回路102.2,102.4,…,102.Nの各々は、図19(c)に示すように、クロック信号CLK11,CLK12がクロック信号CLK13,CLK14で置換されるだけで、その他はチャージポンプ単位回路102.1と同じである。
【0008】
図20はクロック信号CLK11〜CLK14の波形図、図21は奇数段のチャージポンプ単位回路102.1,102.3,…,102.N−1の入力ノードN101の電位VI、NチャネルMOSトランジスタ103のゲート電位VGおよび出力ノードN103の電位VOの波形図である。以下、図20および図21に従って正チャージポンプ回路の動作について説明する。
【0009】
まず図20を参照して、クロック信号CLK11は、所定の周期を有し、そのデューティ比は50%である。図20では、クロック信号CLK11は、時刻t1〜t3,t5〜t7で「H」レベルとなり、時刻t3〜t5で「L」レベルとなっている。他のクロック信号CLK12〜CLK14の各々は、クロック信号CLK11と同じ周期を有する。クロック信号CLK12は、クロック信号CLK11が「H」レベルになっている期間の後半の期間(時刻t2〜t3,t6〜t7)で「H」レベルとなり、それ以外の期間は「L」レベルとなる。クロック信号CLK13,CLK14は、それぞれクロック信号CLK11,CLK12を1/2周期だけ遅延させた信号である。
【0010】
時刻t1よりも前の時刻では、クロック信号CLK11,CLK12はともに「L」レベルになっている。このためVI,VGはともに「H」レベルとなり、キャパシタ105,106はそれぞれ電源電圧VCCで充電されている。
【0011】
時刻t1においてクロック信号CLK11が「L」レベルから「H」レベルに立上がると、キャパシタ105を介して入力ノードN102が電源電圧VCCだけ昇圧され、入力ノードN102の電位VIは抵抗素子104を介してNチャネルMOSトランジスタ103のゲートに伝達され、ゲート電位VGは回路の時定数で決まる曲線に沿って上昇する。
【0012】
時刻t2においてクロック信号CLK12が「L」レベルから「H」レベルに立上がると、キャパシタ106を介してゲート電位VGが電源電圧VCCだけ昇圧され、NチャネルMOSトランジスタ103の抵抗値が小さくなって入力ノードN102から出力ノードN103に正電荷が移動し、入力電位VIが下降し出力電位VOが上昇する。
【0013】
時刻t3においてクロック信号CLK11,CLK12が「H」レベルから「L」レベルに立下がると、時刻t1よりも前の時刻と同じ状態に戻る。
【0014】
時刻t3〜t5ではクロック信号CLK11,CLK12は「L」レベルに固定され、奇数段のチャージポンプ単位回路102.1,102.3,…,102.N−1は動作しない。この時刻t3〜t5では、偶数段のチャージポンプ単位回路102.2,102.4,…,102.Nは時刻t1〜t3における奇数段のチャージポンプ単位回路102.1,102.3,…,102.N−1と同様に動作する。
【0015】
このように、この正チャージポンプ回路では、クロック信号CLK11〜CLK14に同期して奇数段のチャージポンプ単位回路102.1,102.3,…,102.N−1と偶数段のチャージポンプ単位回路102.2,102.4,…,102.Nとが交互に動作し、各チャージポンプ単位回路から次段のチャージポンプ単位回路に正電荷が供給され、各チャージポンプ単位回路で昇圧されて最終段のチャージポンプ単位回路102.Nからは高レベルの正電位VOが出力される。
【0016】
図22(a)〜(c)は、従来の負チャージポンプ回路の構成を示す回路ブロック図である。
【0017】
図22(a)において、この負チャージポンプ回路は、PチャネルMOSトランジスタ111と、直列接続されたN段のチャージポンプ単位回路112.1〜112.Nとを含む。PチャネルMOSトランジスタ111は、初段のチャージポンプ単位回路112.1の入力ノードと接地電位VSSのラインとの間にダイオード接続される。
【0018】
奇数段のチャージポンプ単位回路112.1,112.3,…,112.N−1は、それぞれクロック信号CLK31,CLK32に同期して後段のチャージポンプ単位回路112.2,112.4,…,112.Nに負電荷を供給する。偶数段のチャージポンプ単位回路112.2,112.4,…,112.N−2は、それぞれクロック信号CLK33,CLK34に同期して後段のチャージポンプ単位回路112.3,112.5,…,112.N−1および出力ノードに負電荷を供給する。最終段のチャージポンプ単位回路112.Nの出力電位が、この負チャージポンプ回路の出力電位VOとなる。
【0019】
チャージポンプ単位回路112.1は、図22(b)に示すように、PチャネルMOSトランジスタ113、抵抗素子114およびキャパシタ115,116を含む。PチャネルMOSトランジスタ113は、チャージポンプ単位回路112.1の入力ノードN112と出力ノードN113の間に接続される。抵抗素子114は、PチャネルMOSトランジスタ113のゲートと入力ノードN112との間に接続される。キャパシタ115の一方電極はクロック信号CLK31を受け、その他方電極は入力ノードN112に接続される。キャパシタ116の一方電極はクロック信号CLK32を受け、その他方電極はNチャネルMOSトランジスタ113のゲートに接続される。
【0020】
他の奇数段のチャージポンプ単位回路112.3,112.5,…,112.N−1の各々は、チャージポンプ単位回路112.1と同じ構成である。偶数段のチャージポンプ単位回路112.2,112.4,…,112.Nの各々は、図22(c)に示すように、クロック信号CLK31,CLK32がクロック信号CLK33,CLK34で置換されるだけで、その他はチャージポンプ単位回路112.1と同じである。
【0021】
図23はクロック信号CLK31〜CLK34の波形図、図24は奇数段のチャージポンプ単位回路112.1,112.3,…,112.N−1と入力ノードN112の電位VI、PチャネルMOSトランジスタ113のゲート電位VGおよび出力ノードN113の電位VOの波形図である。以下、図23および図24に従って負チャージポンプ回路の動作について説明する。
【0022】
まず図23を参照して、クロック信号CLK31は、所定の周期を有し、そのデューティ比は50%である。図23では、クロック信号CLK31は、時刻t1〜t3で「L」レベルとなり、時刻t3〜t5で「H」レベルとなっている。他のクロック信号CLK32〜CLK34の各々は、クロック信号CLK31と同じ周期を有する。クロック信号CLK32は、クロック信号CLK31が「L」レベルになる期間の後半の期間(時刻t2〜t3)で「L」レベルとなり、それ以外の期間は「H」レベルとなる。クロック信号CLK33,CLK34は、それぞれクロック信号CLK31,CLK32を1/2周期だけ遅延させた信号である。
【0023】
時刻t1よりも前の時刻では、クロック信号CLK31,CLK32はともに「H」レベルになっている。このためVI,VGはともに「L」レベルとなり、キャパシタ115,116はそれぞれ電源電圧−VCCで充電されている。
【0024】
時刻t1においてクロック信号CLK31が「H」レベルから「L」レベルに立下がると、キャパシタ115を介して入力ノードN112が電源電圧VCCだけ降圧され、入力ノードN112の電位VIは抵抗素子114を介してNチャネルMOSトランジスタ113のゲートに伝達され、ゲート電位VGは回路の時定数で決まる曲線に沿って下降する。
【0025】
時刻t2においてクロック信号CLK32が「H」レベルから「L」レベルに立下がると、キャパシタ116を介してゲート電位VGが電源電位VCCだけ降圧され、PチャネルMOSトランジスタ113の抵抗値は小さくなって入力ノードN112から出力ノードN113に負電荷が移動し、入力電位VIが上昇し出力電位VOが下降する。
【0026】
時刻t3においてクロック信号CLK31,CLK32が「L」レベルから「H」レベルに立上がると、時刻t1よりも前の時刻と同じ状態になる。
【0027】
時刻t3〜t5ではクロック信号CLK31,CLK32は「H」レベルに固定され、奇数段のチャージポンプ単位回路112.1,112.3,…,112.N−1は動作しない。この時刻t3〜t5では、偶数段のチャージポンプ単位回路112.2,112.4,…,112.Nは時刻t1〜t3における奇数段のチャージポンプ単位回路112.1,112.3,…,112.N−1と同様に動作する。
【0028】
このように、この負チャージポンプ回路では、クロック信号CLK31〜CLK34に同期して奇数段のチャージポンプ単位回路112.1,112.3,…,112.N−1と偶数段のチャージポンプ単位回路112.2,112.4,…,112.Nとが交互に動作し、各チャージポンプ単位回路から次段のチャージポンプ単位回路に負電荷が供給され、各チャージポンプ単位回路で降圧されて最終段のチャージポンプ単位回路112.Nからは負の高電位VOが出力される。
【0029】
【発明が解決しようとする課題】
ところで、近年の半導体製品の低電源電圧化に伴い、フラッシュメモリにも低電源電圧化が求められている。上述のように、フラッシュメモリには、高電圧を生成するためのチャージポンプ回路が設けられているが、電源電圧が低減化されると(特に2V以下になると)、従来のチャージポンプ回路では高電圧を生成することが困難になってくる。
【0030】
すなわち、図19の正チャージポンプ回路では、NチャネルMOSトランジスタ103を導通させるためにはVG−VO>Vthn(ただし、VthnはNチャネルMOSトランジスタ103のしきい値電圧である)の条件を満たさなければならないが、最終段に近いほどいわゆる基板効果によってVthnが大きくなり、NチャネルMOSトランジスタ103が導通しにくくなるため、正電荷を効率よく次段に転送できなくなる。
【0031】
同様に図22の負チャージポンプ回路では、PチャネルMOSトランジスタ114を導通させるためにはVG−VO<Vthp(ただし、VthpはPチャネルMOSトランジスタ113のしきい値電圧である)の条件を満たさなければならないが、最終段に近いほど基板効果によってVthpが大きくなり、PチャネルMOSトランジスタ113が導通しにくくなるため、負電荷を効率よく次段に転送できなくなる。
【0032】
それゆえに、この発明の主たる目的は、電荷を効率よく転送できるチャージポンプ回路と、それを用いた不揮発性半導体記憶装置を提供することである。
【0033】
【課題を解決するための手段】
請求項1に係る発明は、クロック信号に同期して入力ノードの正電荷または負電荷を出力ノードに転送させるチャージポンプ回路であって、第1の導電型式の第1のトランジスタ、第2の導電型式の第2のトランジスタ、第1の駆動回路、第1の切換回路、および第2の駆動回路を備える。第1の導電型式の第1のトランジスタは、入力ノードと出力ノードの間に接続される。第2の導電型式の第2のトランジスタは、入力ノードと第1のトランジスタの入力電極との間に接続される。第1の駆動回路は、クロック信号の各1周期内の第1の期間に入力ノードを予め定められた第1の電圧だけ昇圧または降圧させる。第1の切換回路は、第1の期間内の第2の期間は第2のトランジスタの入力電極を第1のトランジスタの入力電極に接続して第2のトランジスタを非導通にし、それ以外の期間は第2のトランジスタの入力電極に活性化電位を与えて第2のトランジスタを導通させる。第2の駆動回路は、第2の期間内の第3の期間に第1のトランジスタの入力電極を予め定められた第2の電圧だけ昇圧または降圧させて第1のトランジスタを導通させ、入力ノードの正電荷または負電荷を出力ノードに転送させる。
【0034】
請求項2に係る発明では、請求項1に係る発明の予め定められた第1の電圧は電源電圧であり、予め定められた第2の電圧は電源電圧よりも大きく、第2の駆動回路は、振幅変換回路および第1のキャパシタを含む。振幅変換回路は、クロック信号と同じ周期を有し、各1周期内において第3の期間は第1の電位になり、それ以外の期間は第2の電位になり、その振幅が電源電圧である基準クロック信号を受け、その基準クロック信号の振幅を予め定められた第2の電圧に変換して出力する。第1のキャパシタの一方電極は振幅変換回路の出力クロック信号を受け、その他方電極は第1のトランジスタの入力電極に接続される。
【0035】
請求項3に係る発明では、請求項2に係る発明の予め定められた第2の電圧は電源電圧の2倍の電圧であり、振幅変換回路は、第2のキャパシタ、充電回路および第2の切換回路を含む。充電回路は、基準クロック信号が第2または第1の電位である期間は第2のキャパシタの一方電極に電源電位を与えるとともにその他方電極に接地電位を与え、第2のキャパシタを電源電圧に充電する。第2の切換回路は、基準クロック信号が第1または第2の電位である期間は充電回路によって充電された第2のキャパシタの他方電極に電源電位を与えるとともにその一方電極を第1のキャパシタの一方電極に接続し、基準クロック信号が第2または第1の電位である期間は第1のキャパシタの一方電極に接地電位を与える。
【0036】
請求項4に係る発明では、請求項2に係る発明の振幅変換回路は、内部チャージポンプ回路、制御回路および第2の切換回路を含む。内部チャージポンプ回路は、内部電源ノードに正電荷または負電荷を供給する。制御回路は、内部電源ノードが予め定められた基準電位になるように内部チャージポンプ回路を制御する。第2の切換回路は、基準クロック信号が第1または第2の電位である期間は第1のキャパシタの一方電極を内部電源ノードに接続し、基準クロック信号が第2または第1の電位である期間は第1のキャパシタの一方電極に接地電位を与える。
【0041】
請求項5に係る発明の不揮発性半導体記憶装置は、請求項1から4のいずれかに記載のチャージポンプ回路と、チャージポンプ回路からデータ書込用電圧またはデータ消去用電圧を受けるメモリセルを備える。
【0042】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の実施の形態1によるフラッシュメモリの構成を示すブロック図である。図1を参照して、このフラッシュメモリは、メモリアレイ1、アドレスバッファ2、Xデコーダ3、Yデコーダ4、書込/読出回路5、入出力バッファ6、複数の正チャージポンプ回路7、複数の負チャージポンプ回路8、ディストリビュータ9および制御回路10を備える。
【0043】
メモリアレイ1は、複数のメモリブロックBLK0〜BLKm(ただし、mは自然数である)を含む。複数のメモリブロックBLK0〜BLKmは、それぞれ半導体基板の複数のウェルの表面に形成されている。
【0044】
メモリブロックBLK0〜BLKmの各々は、複数行,複数列(図では、図面の簡単化のため2行1列のみが示される)に配列された複数のメモリセルMCと、各行に対応して設けられたワード線WLと、各隣接する2つの行に対応して設けられたソース線SLと、各列に対応して設けられた副ビット線SBLと、各列に対応して設けられた選択ゲートSG(NチャネルMOSトランジスタ)とを含む。また、複数のメモリブロックBLK0〜BLKmに共通に、各列に対応して主ビット線MBLが設けられる。各副ビット線SBLは、選択ゲートSGを介して主ビット線MBLに接続される。
【0045】
各メモリセルMCは、図2(a)(b)に示すように、半導体基板のウェル11表面の上方に絶縁層を介して浮遊ゲート13を形成し、さらにその上方に絶縁層を介して制御ゲート14を形成し、ゲート13,14の両側のウェル11表面にそれぞれソース12sおよびドレイン12dを形成したものである。制御ゲート14、ドレイン12dおよびソース12sは、それぞれ対応のワード線WL、副ビット線SBLおよびソース線SLに接続される。
【0046】
書込動作時は、表1上段に示すように、メモリセルMCのドレイン12dおよび制御ゲート14にそれぞれ+6Vおよび−8Vが印加され、ソース12sはオープン(フローティング)にされ、ウェル11は接地される。これにより、図2(a)に示すように、トンネル効果によって浮遊ゲート13からドレイン12dに電子が引き抜かれ、図3に示すように、メモリセルMCのしきい値電圧Vthが2Vに下がる。すなわち、データ「0」が書込まれる。
【0047】
【表1】
【0048】
消去動作時は、表1中段に示すように、メモリセルMCの制御ゲート14に+10Vが印加され、ソース12sおよびウェル11に−8Vが印加され、ドレイン12dはオープンにされる。これにより、図2(b)に示すように、トンネル効果によってソース12sおよびウェル11から浮遊ゲート17に電子が注入され、図3に示すように、メモリセルMCのしきい値電圧Vthが約6Vに上がる。すなわち、データ「1」が書込まれる。
【0049】
読出動作時は、表1下段に示すように、メモリセルMCのドレイン12aに1Vが印加され、制御ゲート14に+3.3Vが印加され、ソース12sおよびウェル11に0Vが印加されて、図3に示すように、ドレイン12dとソース12sの間にしきい値電流Ith(通常は数十μA)が流れるか否かが検出される。メモリセルMCにデータ「0」が書込まれている場合は電流Ithが流れ、そうでない場合は電流Ithは流れない。
【0050】
図1に戻って、アドレスバッファ2は、外部から与えられるアドレス信号AddをXデコーダ3およびYデコーダ4に選択的に与える。Xデコーダ3は、アドレス信号Addに従って複数のメモリブロックBLK0〜BLKmのうちのいずれかのメモリブロック(たとえばBLK0)を選択し、選択したメモリブロックBLK0の選択ゲートSGを導通させて、選択したメモリブロックBLK0の副ビット線SBLを主ビット線MBLに結合させる。また、Xデコーダ3は、動作モードに応じて、選択したメモリブロックBLK0のウェル電圧VWを0Vまたは−8Vにするとともに、そのソース線SLをオープン,0Vまたは−8Vにする。
【0051】
さらに、Xデコーダ3は、アドレス信号Addに従って複数のワード線WLのうちのいずれかのワード線WLを選択し、選択したワード線WLに動作モードに応じた電圧−8V,+10Vまたは+3.3Vを印加する。Yデコーダ4は、アドレス信号Addに従って、複数の主ビット線MBLのうちのいずれかの主ビット線MBLを選択する。
【0052】
書込/読出回路5は、書込動作時に、入出力バッファ6を介して外部から与えられたデータDIに従って、Yデコーダ4によって選択された主ビット線MBLに書込電圧(+6V)を与え、デコーダ3,4によって選択されたメモリセルMCにデータを書込む。また、書込/読出回路5は、読出動作時に、デコーダ3,4によって選択された主ビット線MBL、選択ゲートSGおよび副ビット線SBLを介して選択されたメモリセルMCのドレイン12dに1Vを印加し、電流が流入するか否かを検出し、検出結果に応じたデータDOを入出力バッファ6を介して外部に出力する。
【0053】
チャージポンプ回路7,8は、書込、読出、消去の各動作時にXデコーダ3および書込/読出回路5で用いられる種々の電圧を生成する。正チャージポンプ回路7は正電圧を生成し、負チャージポンプ回路8は負電圧を生成する。ディストリビュータ9は、動作モードに応じて、チャージポンプ回路7,8で生成された電圧をXデコーダ3および書込/読出回路5に分配する。制御回路10は、外部から与えられるコマンド信号CMDに従って所定の動作モードを選択し、フラッシュメモリ全体を制御する。
【0054】
次に、このフラッシュメモリの動作について説明する。まず、コマンド信号CMDが制御回路10に与えられて動作モードが設定される。
【0055】
書込動作時は、アドレス信号Addで指定されたメモリセルMCに対応するワード線WLに−8Vが印加され、そのメモリセルMCが選択ゲートSGを介して主ビット線MBLに接続され、ソース線SLがオープンにされ、ウェル電圧VWが0Vにされる。この状態で書込/読出回路5によって主ビット線MBLに+6Vが与えられ、選択されたメモリセルMCにデータ「0」が書込まれる。
【0056】
消去動作時は、ソース線SLおよびウェル電圧VWが−8Vにされる。この状態で、アドレス信号Addで指定されたワード線WLに+10Vが与えられ、ワード線WLに接続されたメモリセルMCのデータが消去される。
【0057】
読出動作時は、アドレス信号Addで指定されたメモリセルMCが副ビット線SBL、選択ゲートSGおよび主ビット線MBLを介して書込/読出回路5に接続されるとともに、そのメモリセルMCに対応するワード線WLに+3.3Vが印加される。メモリセルMCのデータは、書込/読出回路5によって読出され、入出力バッファ6を介して外部に出力される。
【0058】
以下、この実施の形態1の特徴となる正チャージポンプ回路7について詳細に説明する。正チャージポンプ回路7は、図4(a)に示すように、NチャネルMOSトランジスタ21と、直列接続されたN段のチャージポンプ単位回路22.1〜22.Nとを含む。NチャネルMOSトランジスタ21は、電源電位VCCのラインと初段のチャージポンプ単位回路22.1の入力ノードとの間に接続され、そのゲートは電源電位VCCのラインに接続される。NチャネルMOSトランジスタ21は、ダイオードとして動作し、電源電位VCCのラインからの正電荷を初段のチャージポンプ単位回路22.1の入力ノードに与える。
【0059】
奇数段のチャージポンプ単位回路22.1,22.3,…,22.N−1は、それぞれクロック信号CLK1〜CLK3に同期して後段のチャージポンプ単位回路22.2,22.4,…,22.Nに正電荷を供給する。偶数段のチャージポンプ単位回路22.2,22.4,…,22.Nは、それぞれクロック信号CLK4〜CLK6に同期して後段のチャージポンプ単位回路22.3,22.5,…,22.N−1および出力ノードに正電荷を供給する。最終段のチャージポンプ単位回路22.Nの出力電位がこの正チャージポンプ回路7の出力電位VOとなる。
【0060】
チャージポンプ単位回路22.1は、図4(b)に示すように、NチャネルMOSトランジスタ23,24、PチャネルMOSトランジスタ25、キャパシタ26,27、切換回路28、および倍電圧回路36を含む。NチャネルMOSトランジスタ23は、チャージポンプ単位回路22.1の入力ノードN22と出力ノードN23の間に接続される。NチャネルMOSトランジスタ24は、電源電位VCCのラインとNチャネルMOSトランジスタ23のゲート(ノードN24)との間に接続され、そのゲートは電源電位VCCのラインに接続される。NチャネルMOSトランジスタ24は、ダイオードとして動作し、ノードN24に正電荷を供給する。
【0061】
PチャネルMOSトランジスタ25は、入力ノードN22とノードN24との間に接続され、そのゲートは切換回路28の出力ノードN32に接続される。キャパシタ26の一方電極はクロック信号CLK1を受け、その他方電極は入力ノードN22に接続される。キャパシタ27の一方電極は倍電圧回路36の出力クロック信号CLK2′を受け、その他方電極はノードN24に接続される。
【0062】
切換回路28は、PチャネルMOSトランジスタ31,32、NチャネルMOSトランジスタ33,34およびインバータ35を含む。MOSトランジスタ31と33、32と34は、それぞれノードN24と接地電位VSSのラインとの間に直列接続される。PチャネルMOSトランジスタ31のゲートはPチャネルMOSトランジスタ32のドレイン(ノードN32)に接続され、PチャネルMOSトランジスタ32のゲートはPチャネルMOSトランジスタ31のドレイン(ノードN31)に接続される。クロック信号CLK3は、NチャネルMOSトランジスタ34のゲートに入力されるとともに、インバータ35を介してNチャネルMOSトランジスタ33のゲートに入力される。
【0063】
クロック信号CLK3が「L」レベルの期間は、MOSトランジスタ32,33が導通し、MOSトランジスタ31,34は非導通になって、PチャネルMOSトランジスタ25のゲートがPチャネルMOSトランジスタ32を介してノードN24の電位VGを受ける。クロック信号CLK3が「H」レベルの期間は、MOSトランジスタ31,34が導通し、MOSトランジスタ32,33は非導通になって、PチャネルMOSトランジスタ25のゲートがNチャネルMOSトランジスタ34を介して接地電位VSSを受ける。
【0064】
倍電圧回路36は、図5に示すように、インバータ41,42、キャパシタ43、PチャネルMOSトランジスタ44〜46、およびNチャネルMOSトランジスタ47,48を含む。インバータ41,42、キャパシタ43およびPチャネルMOSトランジスタ46は、倍電圧回路36の入力ノードN41と出力ノードN46との間に直列接続される。PチャネルMOSトランジスタ46のゲートは、インバータ41の出力を受ける。
【0065】
PチャネルMOSトランジスタ44およびNチャネルMOSトランジスタ47は、キャパシタ43およびPチャネルMOSトランジスタ46間のノードN43と接地電位VSSのラインとの間に直列接続され、各々のゲートはインバータ41の出力を受ける。PチャネルMOSトランジスタ45は、電源電位VCCのラインとノードN43との間に接続され、そのゲートはMOSトランジスタ44と47の間のノードN44に接続される。NチャネルMOSトランジスタ48は、出力ノードN46と接地電位GNDのラインとの間に接続され、そのゲートはインバータ41の出力を受ける。
【0066】
入力ノードN41には、クロック信号CLK2が入力される。クロック信号CLK2は、図6(a)に示すように、電源電圧VCCの振幅を有する。クロック信号CLK2が「L」レベルの期間は、インバータ41の出力が「H」レベルとなり、インバータ42の出力が「L」レベルとなる。また、PチャネルMOSトランジスタ44は非導通になりNチャネルMOSトランジスタ47が導通してノードN47が「L」レベルになり、PチャネルMOSトランジスタ45が導通してノードN43が「H」レベルになる。これにより、キャパシタ43が電源電圧VCCで充電される。また、PチャネルMOSトランジスタ46が非導通になり、NチャネルMOSトランジスタ48が導通して出力ノードN46が「L」レベルになる。
【0067】
クロック信号CLK2が「H」レベルに立上がると、インバータ41の出力が「L」レベルに立下がる。これにより、PチャネルMOSトランジスタ44が導通しNチャネルMOSトランジスタ47が非導通になってノードN44が「H」レベルになり、PチャネルMOSトランジスタ45が非導通になる。また、PチャネルMOSトランジスタ46が導通し、NチャネルMOSトランジスタ48が非導通になる。同時に、インバータ42の出力が「H」レベル(電源電位VCC)に立上がり、これにキャパシタ43の充電電圧VCCを加えた電圧2VCCが出力ノードN46に出力される。したがって、倍電圧回路36の出力信号は、図6(b)に示すように、クロック信号CLK2の振幅を2倍にしたクロック信号CLK2′となる。
【0068】
他の奇数段のチャージポンプ単位回路22.3,22.5,…,22.N−1もチャージポンプ単位回路22.1と同じ構成である。偶数段のチャージポンプ単位回路22.2,22.4,…,22.Nは、クロック信号CLK1〜CLK3がクロック信号CLK4〜CLK6で置換されるだけで、その他はチャージポンプ単位回路22.1と同じである。
【0069】
図7はクロック信号CLK1〜CLK6の波形図、図8は奇数段のチャージポンプ単位回路22.1,22.3,…,22.N−1の入力ノードN22の電位VI、NチャネルMOSトランジスタ23のゲート電位VGおよび出力ノードN23の電位VOの波形図である。以下、図7および図8に従って、正チャージポンプ回路7の動作について説明する。
【0070】
まず図7を参照して、クロック信号CLK1は、所定の周期を有し、そのデューティ比は50%である。図7では、クロック信号CLK1は、時刻t1〜t6で「H」レベルとなり、時刻t6〜t11で「L」レベルとなっている。他のクロック信号CLK2〜CLK6の各々は、クロック信号CLK1と同じ周期を有する。クロック信号CLK3は、クロック信号CLK1が「H」レベルとなる期間の中間の期間(時刻t2〜t5)に「L」レベルとなり、それ以外の期間は「H」レベルとなる。
【0071】
クロック信号CLK2は、クロック信号CLK3が「L」レベルとなる期間の中間期間(時刻t3〜t4)に「H」レベルとなり、それ以外の期間は「L」レベルとなる。クロック信号CLK4〜CLK5は、それぞれクロック信号CLK1〜CLK3を1/2周期だけ遅延させた信号である。
【0072】
時刻t1よりも前の時刻では、クロック信号CLK1,CLK2が「L」レベルとなり、クロック信号CLK3は「H」レベルとなっている。このため、切換回路28ではMOSトランジスタ31,34が導通しMOSトランジスタ32,33が非導通となってノードN32が「L」レベルとなり、PチャネルMOSトランジスタ25は導通している。また、電源電位VCCのラインからNチャネルMOSトランジスタ24およびPチャネルMOSトランジスタ25を介して入力ノードN25に正電荷が流入し、キャパシタ26は電源電圧VCCで充電されている。また、倍電圧回路36の出力クロック信号は「L」レベルになり、キャパシタ27は電源電圧VCCで充電されている。
【0073】
時刻t1においてクロック信号CLK1が「L」レベルから「H」レベルに立上がると、キャパシタ26を介して入力ノードN22が電源電圧VCCだけ昇圧され、入力ノードN22の電位VIは導通状態のPチャネルMOSトランジスタ25を介してノードN24に伝達され、ノードN24の電位VGも電源電圧VCCだけ昇圧される。
【0074】
次いで時刻t2においてクロック信号CLK3が「H」レベルから「L」レベルに立下がると、切換回路28のMOSトランジスタ32,33が導通しMOSトランジスタ31,34が非導通になって、「H」レベルのゲート電位VGがPチャネルMOSトランジスタ32を介してPチャネルMOSトランジスタ25のゲートに与えられ、PチャネルMOSトランジスタ25が非導通になる。
【0075】
次に時刻t3においてクロック信号CLK2が「L」レベルから「H」レベルに立上がると、倍電圧回路36の出力クロック信号CLK2′が高電位2VCCに立上がり、その分だけゲート電位VGが昇圧される。これによりNチャネルMOSトランジスタ23の抵抗値が十分に小さくなり、入力ノードN22から出力ノードN23に正電荷が移動し、入力電位VIが低下し出力電位VOが上昇する。
【0076】
次いで時刻t4においてクロック信号CLK2が「L」レベルに立下がると、ゲート電位VGが2VCCだけ降圧され、NチャネルMOSトランジスタ23の抵抗値が大きくなって正電荷の移動が少なくなる。
【0077】
次に時刻t5においてクロック信号CLK3が「H」レベルに立上がると、切換回路28のMOSトランジスタ31,34が導通しMOSトランジスタ32,33が非導通になってPチャネルMOSトランジスタ25のゲートが「L」レベルとなり、PチャネルMOSトランジスタ25が導通する。これにより、MOSトランジスタ24,25を介して入力ノードN22が「H」レベルにプリチャージされる。次いで時刻t6においてクロック信号CLK1が「L」レベルになると、時刻t1よりも前の時刻と同じ状態になる。
【0078】
時刻t6〜t11では、クロック信号CLK1,CLK2は「L」レベルに固定され、クロック信号CLK3が「H」レベルに固定され、奇数段のチャージポンプ単位回路22.1,22.3,…,22.N−1は動作しない。この時刻t6〜t11では、偶数段のチャージポンプ単位回路22.2,22.4,…,22.Nは、時刻t1〜t6における奇数段のチャージポンプ単位回路22.1,22.3,…,22.N−1と同様に動作し、入力ノードN22の正電荷を出力ノードN23に供給する。
【0079】
このように、この正チャージポンプ回路7では、クロック信号CLK1〜CLK6に同期して奇数段のチャージポンプ単位回路22.1,22.3,…,22.N−1と偶数段のチャージポンプ単位回路22.2,22.4,…,22.Nとが交互に動作し、各チャージポンプ単位回路から次段のチャージポンプ単位回路に正電荷が供給され、各チャージポンプ単位回路で昇圧されて最終段のチャージポンプ単位回路22.Nからは高レベルの正電位が出力される。
【0080】
この実施の形態では、倍電圧回路36によってクロック信号CLK2の2倍の振幅を有するクロック信号CLK2′を生成し、このクロック信号CLK2′を用いてNチャネルMOSトランジスタ23のゲート電位VGを昇圧するので、クロック信号CLK2でNチャネルMOSトランジスタ103のゲート電位VGを昇圧していた従来に比べ、ゲート電位VGが高くなり、NチャネルMOSトランジスタ23の導通抵抗値が小さくなる。また、NチャネルMOSトランジスタ23のゲート−ドレイン間にPチャネルMOSトランジスタ25を接続し、切換回路28によってPチャネルMOSトランジスタ25をオン/オフ制御するので、NチャネルMOSトランジスタ103のゲート/ドレイン間を抵抗素子104で接続していた従来のようにNチャネルMOSトランジスタ103のゲートから入力ノードN102に正電荷が逆流してゲート電位VGが低下することもない。したがって、チャージポンプ単位回路22.1〜22.Nの各々における正電荷の伝達効率が高くなり、フラッシュメモリの電源電圧VCCの低減化が進められた場合でも高レベルの正電圧を容易に生成できる。
【0081】
なお、この実施の形態では、チャージポンプ単位回路22.1〜22.Nの各々に倍電圧回路36および切換回路28を設けたが、倍電圧回路36および切換回路28を複数のチャージポンプ単位回路に共通に設けてもよい。たとえば奇数段のチャージポンプ単位回路22.1,22.3,…,22.N−1に共通の倍電圧回路36および切換回路28を設け、偶数段のチャージポンプ単位回路22.2,22.4,…,22.Nに共通の倍電圧回路36および切換回路28を設けてもよい。
【0082】
また、この実施の形態では、偶数段のチャージポンプ単位回路22.1〜22.Nを設けたが、奇数段のチャージポンプ単位回路22.1〜22.N−1を設けてもよいことは言うまでもない。
【0083】
図9は、実施の形態1の変更例による正チャージポンプ回路の要部を示す図である。この正チャージポンプ回路が図4の正チャージポンプ回路7と異なる点は、倍電圧回路36か振幅変換回路50で置換される点である。図9において、この振幅変換回路50は、正チャージポンプ回路51、電位検出回路52および切換回路53を含む。
【0084】
正チャージポンプ回路51は、電位検出回路52によって制御され、内部電源ノードN51に正電荷を供給する。電位検出回路52は、内部電源ノードN51が予め定められた高電位VCPになるように正チャージポンプ回路51を制御する。すなわち電位検出回路52は、内部電源ノードN51がVCPに到達したことに応じて正チャージポンプ回路51を停止させ、内部電源ノードN51の電位がVCPよりも低下したことに応じて正チャージポンプ回路51を駆動させる。
【0085】
切換回路53は、PチャネルMOSトランジスタ54,55、NチャネルMOSトランジスタ56,57およびインバータ58を含む。MOSトランジスタ54と56,55と57は、それぞれノードN51と接地電位VSSのラインとの間に直列接続される。PチャネルMOSトランジスタ54のゲートはPチャネルMOSトランジスタ55のドレイン(ノードN55)に接続され、PチャネルMOSトランジスタ55のゲートはPチャネルMOSトランジスタ54のドレイン(ノードN54)に接続される。クロック信号CLK2は、NチャネルMOSトランジスタ56のゲートに直接入力されるとともに、インバータ58を介してNチャネルMOSトランジスタ57のゲートに入力される。
【0086】
クロック信号CLK2が「L」レベルの期間は切換回路53のMOSトランジスタ54,57が導通してノードN55が「L」レベルになり、クロック信号CLK2が「H」レベルの期間は切換回路53のMOSトランジスタ55,56が導通してノードN55が高電位VCPとなる。したがって、ノードN55には、図10に示すように、振幅が高電圧VCPのクロック信号CLK2′が現われる。このクロック信号CLK2′は、図4の倍電圧回路36の出力クロック信号CLK2′の代わりにキャパシタ27に与えられる。VCPの値は、図4のNチャネルMOSトランジスタ23の抵抗値を十分に小さくすることができるような値(たとえば3VCC)に設定される。
【0087】
この変更例では、クロック信号CLK2′の振幅を2VCCよりも大きな所望の値に設定できるので、電源電圧VCCの低減化がさらに進められた場合でも、高電位VOを容易に生成できる。
【0088】
[実施の形態2]
図11(a)(b)は、この発明の実施の形態2による正チャージポンプ回路の構成を示す回路ブロック図である。
【0089】
図11(a)において、この正チャージポンプ回路は、NチャネルMOSトランジスタ61と、直列接続されたN段のチャージポンプ単位回路62.1〜62.Nとを含む。NチャネルMOSトランジスタ61は、電源電位VCCのラインと初段のチャージポンプ単位回路62.1の入力ノードとの間にダイオード接続される。
【0090】
奇数段のチャージポンプ単位回路62.1,62.3,…,62.N−1は、それぞれクロック信号CLK11,CLK12に同期して後段のチャージポンプ単位回路62.2,62.4,…,62.Nに正電荷を供給する。偶数段のチャージポンプ単位回路62.2,62.4,…,62.Nは、それぞれクロック信号CLK13,CLK14に同期して後段のチャージポンプ単位回路62.3,62.5,…,62.N−1および出力ノードに正電荷を供給する。クロック信号CLK11〜CLK14は、図20で示したクロック信号と同じである。最終段のチャージポンプ単位回路62.Nの出力電位がこの正チャージポンプ回路の出力電位VOとなる。
【0091】
チャージポンプ単位回路62.1は、図11(b)に示すように、NチャネルMOSトランジスタ63、抵抗素子64、キャパシタ65,66、および倍電圧回路67を含む。NチャネルMOSトランジスタ63は、チャージポンプ単位回路62.1の入力ノードN62と出力ノードN63の間に接続される。抵抗素子63は、NチャネルMOSトランジスタ63のゲートと入力ノードN62との間に接続される。キャパシタ65の一方電極はクロック信号CLK11を受け、その他方電極は入力ノードN62に接続される。キャパシタ66の一方電極は倍電圧回路67の出力クロック信号CLK12′を受け、その他方電極はNチャネルMOSトランジスタ63のゲートに接続される。倍電圧回路67は、クロック信号CLK12の振幅を2倍にしたクロック信号CLK12′を生成する。
【0092】
クロック信号CLK11が「L」レベルから「H」レベルに立上がると、入力ノードN62が電源電圧VCCだけ昇圧され、入力ノードN62の電位VIは抵抗素子64を介してNチャネルMOSトランジスタ63のゲートに伝達される。次いでクロック信号CLK12が「L」レベルから「H」レベルに立上がると、倍電圧回路67の出力クロック信号CLK12′が「L」レベルから高電位2VCCに立上がり、これによってNチャネルMOSトランジスタ63のゲート電位VGが2VCCだけ昇圧され、NチャネルMOSトランジスタ63の抵抗値は十分小さくなる。これにより入力ノードN62の正電荷が出力ノードN63を介して次段のチャージポンプ単位回路62.2に供給される。
【0093】
他の奇数段のチャージポンプ単位回路62.3,62.5,…,62.N−1の各々は、チャージポンプ単位回路62.1と同じ構成である。偶数段のチャージポンプ単位回路62.2,62.4,…,62.Nの各々は、クロック信号CLK11,CLK12がクロック信号CLK13,CLK14で置換されるだけで、その他はチャージポンプ単位回路62.1と同じである。
【0094】
したがって、この正チャージポンプ回路が図19で示した従来の正チャージポンプ回路と異なるのは、チャージポンプ単位回路62.1〜62.Nの各々に倍電圧回路67が設けられている点である。この倍電圧回路67によってクロック信号CLK12の2倍の振幅を有するクロック信号CLK12′を生成し、このクロック信号CLK12′を用いてNチャネルMOSトランジスタ63のゲート電位VGを昇圧するので、クロック信号CLK2でNチャネルMOSトランジスタ103のゲート電位VGを昇圧していた従来に比べ、ゲート電位VGが高くなりNチャネルMOSトランジスタの導通抵抗値が小さくなる。したがって、チャージポンプ単位回路62.1〜62.Nの各々における正電荷の伝達効率が高くなり、電源電圧VCCの低減化が進められた場合でも高レベルの正電圧を容易に生成できる。
【0095】
実施の形態1と比較すると、PチャネルMOSトランジスタ25を抵抗素子64で置換したので昇圧時にNチャネルMOSトランジスタ63のゲートから抵抗素子64を介して入力ノードN62に正電荷がリークする点で劣るが、クロック信号CLKの数が少なくて済む点、および回路構成が簡単になる点で優れている。
【0096】
図12は、実施の形態2の変更例による正チャージポンプ回路の初段のチャージポンプ単位回路68.1の構成を示す回路ブロック図である。図12において、このチャージポンプ単位回路68.1が図11(b)のチャージポンプ単位回路62.1と異なる点は、抵抗素子64がダイオード69で置換されている点である。ダイオード69のアノードは入力ノードN62に接続され、そのカソードはNチャネルMOSトランジスタ63のゲートに接続される。
【0097】
この変更例では、抵抗素子64をダイオード69で置換したので、NチャネルMOSトランジスタ63のゲートの正電荷はダイオード69で阻止され、入力ノードN62にリークすることがない点で図11のチャージポンプ単位回路62.1よりも優れている。しかし、クロック信号CLK11が「H」レベルに立上がったときに、入力ノードN62の電位VIからダイオード69の拡散電位Vdを減算した電位VI−Vdにしかゲート電位VGが昇圧されない点で、そのときにゲート電位VGが入力電位VIに等しくなる図11のチャージポンプ単位回路62.1よりも劣る。
【0098】
[実施の形態3]
図13(a)(b)は、この発明の実施の形態3による負チャージポンプ回路の構成を示す回路ブロック図である。図13(a)において、この負チャージポンプ回路は、PチャネルMOSトランジスタ71と、直列接続されたN段のチャージポンプ単位回路72.1〜72.Nとを含む。PチャネルMOSトランジスタ71は、接地電位VSSのラインと初段のチャージポンプ単位回路72.1の入力ノードとの間に接続され、そのゲートは接地電位VSSのラインに接続される。PチャネルMOSトランジスタ71は、ダイオードとして動作し、接地電位VSSのラインからの負電荷を初段のチャージポンプ単位回路72.1の入力ノードに与える。
【0099】
奇数段のチャージポンプ単位回路72.1,72.3,…,72.N−1は、それぞれクロック信号CLK21〜CLK23に同期して後段のチャージポンプ単位回路72.2,72.4,…,72.Nに負電荷を供給する。偶数段のチャージポンプ単位回路72.2,72.4,…,72.Nは、それぞれクロック信号CLK24〜CLK26に同期して後段のチャージポンプ単位回路72.3,72.5,…,72.N−1および出力ノードに負電荷を供給する。最終段のチャージポンプ単位回路72.Nの出力電位は、この負チャージポンプ回路の出力電位VOとなる。
【0100】
チャージポンプ単位回路72.1は、図13(b)に示すように、PチャネルMOSトランジスタ73、NチャネルMOSトランジスタ74、キャパシタ75,76、信号重畳回路77および倍電圧回路78を含む。PチャネルMOSトランジスタ73は、チャージポンプ単位回路72.1の入力ノードN72と出力ノードN73の間に接続される。NチャネルMOSトランジスタ74は、PチャネルMOSトランジスタ73のゲート(ノードN74)と入力ノードN72との間に接続され、そのゲートは信号重畳回路77の出力クロック信号/CLK23を受ける。
【0101】
キャパシタ75の一方電極はクロック信号CLK21を受け、その他方電極は入力ノードN72に接続される。キャパシタ76の一方電極は倍電圧回路78の出力クロック信号CLK22′を受け、その他方電極はノードN74に接続される。
【0102】
信号重畳回路77は、図14に示すようにインバータ81、PチャネルMOSトランジスタ82〜85およびNチャネルMOSトランジスタ86,87を含む。MOSトランジスタ84と86,85と87は、それぞれ電源電位VCCのラインとノードN86との間に直列接続される。ノードN86は、ノードN74およびNチャネルMOSトランジスタ74のウェルに接続される。MOSトランジスタ84,86のゲートとMOSトランジスタ85のドレインとは共通接続される。MOSトランジスタ85と87のゲートとMOSトランジスタ84のドレインとは、出力ノードN87に接続される。インバータ81およびPチャネルMOSトランジスタ82は、入力ノードN81とPチャネルMOSトランジスタ84のドレイン(ノードN87)との間に接続され、PチャネルMOSトランジスタ83は入力ノードN81とPチャネルMOSトランジスタ85のドレインとの間に接続される。PチャネルMOSトランジスタ82,83のゲートは接地される。PチャネルMOSトランジスタ82,83の各々は、ダイオードとして動作し、電流が入力ノードN81側に逆流するのを防止する。入力ノードN81には、クロック信号CLK23が入力される。
【0103】
クロック信号CLK23が「L」レベルの期間は、MOSトランジスタ84,87が導通しMOSトランジスタ85,86が非導通になって、出力ノードN87が「H」レベルになる。クロック信号CLK23が「H」レベルの期間は、MOSトランジスタ85,86が導通しMOSトランジスタ84,87が非導通になって、出力ノードN87はノードN86の電位VGになる。したがって、図13のNチャネルMOSトランジスタ74のゲート−ソース間にはクロック信号CLK23の反転信号/CLK23が与えられる。
【0104】
倍電圧回路78は、クロック信号CLK22の振幅を2倍にしてクロック信号CLK22′を生成する。
【0105】
他の奇数段のチャージポンプ単位回路72.3,72.5,…,72.N−1の各々は、チャージポンプ単位回路72.1と同じ構成である。偶数段のチャージポンプ単位回路72.2,72.4,…,72.Nの各々は、クロック信号CLK21〜CLK23がクロック信号CLK24〜CLK26で置換されるだけであり、その他はチャージポンプ単位回路72.1と同じである。
【0106】
図15はクロック信号CLK21〜CLK26の波形図、図16は奇数段のチャージポンプ単位回路72.1,72.3,…,72.N−1の入力ノードN72の電位VI、PチャネルMOSトランジスタ73のゲート電位VGおよび出力ノードN73の電位VOの波形図である。以下、図15および図16に従って、負チャージポンプ回路の動作について説明する。
【0107】
図15を参照して、クロック信号CLK21は、所定の周期を有し、そのデューティ比は50%である。図15では、クロック信号CLK21は、時刻t1〜t6で「L」レベルとなり、時刻t6〜t11で「H」レベルとなる。他のクロック信号CLK22〜CLK26の各々は、クロック信号CLK21と同じ周期を有する。クロック信号CLK23は、クロック信号CLK21が「L」レベルとなる期間の中間の期間(時刻t2〜t5)に「H」レベルとなり、それ以外の期間は「H」レベルとなる。クロック信号CLK22は、クロック信号CLK23が「H」レベルとなる期間の中間の期間(時刻t3〜t4)に「L」レベルとなり、それ以外の期間は「H」レベルとなる。クロック信号CLK24〜CLK26は、それぞれクロック信号CLK21〜CLK23を1/2周期だけ遅延させた信号である。
【0108】
時刻t1よりも前の時刻では、クロック信号CLK21,CLK22が「H」レベルとなりクロック信号CLK23は「L」レベルとなっている。このためクロック信号/CLK23は「H」レベルとなり、NチャネルMOSトランジスタ74は導通している。また、キャパシタ75,76は、それぞれ電源電圧−VCCおよび高電圧−2VCCで充電されている。
【0109】
時刻t1においてクロック信号CLK21が「H」レベルから「L」レベルに立下がると、キャパシタ75を介して入力ノードN72が電源電圧VCCだけ降圧され、入力ノードN72の電位VIは導通状態のNチャネルMOSトランジスタ74を介してノードN72に伝達され、ノードN70の電位VGも電源電圧VCCだけ降圧される。
【0110】
次いで時刻t2においてクロック信号CLK23が「L」レベルから「H」レベルに立上がると、信号重畳回路77のMOSトランジスタ85,86が導通しMOSトランジスタ84,87が非導通になってNチャネルMOSトランジスタ74のゲート電位とソース電位が等しくなり、NチャネルMOSトランジスタ74が非導通になる。
【0111】
次に時刻t3においてクロック信号CLK22が「H」レベルから「L」レベルに立下がると、倍電圧回路78の出力クロック信号CLK22′が高電位2VCCから「L」レベルに立下がり、その分だけゲート電位VGが降圧される。これにより、PチャネルMOSトランジスタ73の抵抗値が十分に小さくなり、入力ノードN72から出力ノードN73に負電荷が移動し、入力電位VIは上昇し出力電位VOが低下する。
【0112】
次いで時刻t4においてクロック信号CLK22が「H」レベルに立上がると、ゲート電位VGが2VCCだけ昇圧され、PチャネルMOSトランジスタ73の抵抗値が大きくなって負電荷の移動が少なくなる。
【0113】
次に時刻t5においてクロック信号CLK23が「L」レベルに立下がると、信号重畳回路77のMOSトランジスタ84,87が導通しMOSトランジスタ85,86が非導通になってクロック信号/CLK23が「H」レベルになり、MOSトランジスタ74が導通する。次いで時刻t6においてクロック信号CLK21が「H」レベルに立上がると、時刻t1よりも前の時刻と同じ状態になる。
【0114】
時刻t6〜t11では、クロック信号CLK21,CLK22は「H」レベルに固定され、クロック信号CLK23は「L」レベルに固定され、奇数段のチャージポンプ単位回路72.1,72.3,…,72.N−1は動作しない。この時刻t6〜t11では、偶数段のチャージポンプ単位回路72.2,72.4,…,72.Nは、時刻t1〜t6における奇数段のチャージポンプ単位回路72.1,72.3,…,72.N−1と同様に動作し、入力ノードN72の負電荷を出力ノードN73に供給する。
【0115】
このように、この負チャージポンプ回路では、クロック信号CLK21〜CLK26に同期して奇数段のチャージポンプ単位回路72.1,72.3,…,72.N−1と偶数段のチャージポンプ単位回路72.2,72.4,…,72.Nとが交互に動作し、各チャージポンプ単位回路から次段のチャージポンプ単位回路に負電荷が供給され、各チャージポンプ単位回路で降圧されて最終段のチャージポンプ単位回路72.Nからは負の高電位が出力される。
【0116】
この実施の形態では、倍電圧回路78によってクロック信号CLK22の2倍の振幅を有するクロック信号CLK22′を生成し、このクロック信号CLK22′を用いてPチャネルMOSトランジスタ73のゲート電位VGを降圧するので、クロック信号CLK22でPチャネルMOSトランジスタ113のゲート電位VGを降圧していた従来に比べ、ゲート電位VGが低くなりPチャネルMOSトランジスタの導通抵抗値が低くなる。また、PチャネルMOSトランジスタ73のゲート−ドレイン間にNチャネルMOSトランジスタ74を接続し、信号重畳回路77によってNチャネルMOSトランジスタ74をオン/オフ制御するので、PチャネルMOSトランジスタ113のゲート−ドレイン間を抵抗素子114で接続した従来のようにPチャネルMOSトランジスタ113の負電荷が入力ノードN112に逆流してゲート電位が上昇することもない。したがって、チャージポンプ単位回路72.1〜72.Nの各々における負電荷の伝達効率が高くなり、フラッシュメモリの電源電圧VCCの低減化が進められた場合でも負の高電圧を容易に生成できる。
【0117】
なお、この実施の形態では、チャージポンプ単位回路72.1〜72.Nの各々に倍電圧回路78および信号重畳回路77を設けたが、倍電圧回路78および信号重畳回路77の複数のチャージポンプ単位回路に共通に設けてもよい。たとえば奇数段のチャージポンプ単位回路72.1,72.3,…,72.N−1に共通の倍電圧回路78および信号重畳回路77を設け、偶数段のチャージポンプ単位回路72.2,72.4,…,72.Nに共通の倍電圧回路78および信号重畳回路77を設けてもよい。
【0118】
また、この実施の形態では、偶数段のチャージポンプ単位回路72.1〜72.Nを設けたが、奇数段のチャージポンプ単位回路72.1〜72.N−1でもよいことは言うまでもない。
【0119】
また、倍電圧回路78を図9で示したような振幅変換回路50で置換してもよい。
【0120】
[実施の形態4]
図17(a)(b)は、この発明の実施の形態4による負チャージポンプ回路の構成を示す回路ブロック図である。
【0121】
図17(a)において、この負チャージポンプ回路は、PチャネルMOSトランジスタ91と、直列接続されたN段のチャージポンプ単位回路92.1〜92.Nとを含む。PチャネルMOSトランジスタ91は、初段のチャージポンプ単位回路92.1の入力ノードNと接地電位VSSのラインとの間にダイオード接続される。
【0122】
奇数段のチャージポンプ単位回路92.1,92.3,…,92.N−1は、それぞれクロック信号CLK31,CLK32に同期して後段のチャージポンプ単位回路92.2,92.4,…,92.Nに負電荷を供給する。偶数段のチャージポンプ単位回路92.2,92.4,…,92.Nは、それぞれクロック信号CLK33,CLK34に同期して後段のチャージポンプ単位回路92.3,92.5,…,92.N−1に負電荷を供給する。クロック信号CLK31〜CLK34は、図23に示したものと同じ信号である。最終段のチャージポンプ単位回路92.Nの出力電位が、この負チャージポンプ回路の出力電位VOとなる。
【0123】
チャージポンプ単位回路92.1は、図17(b)に示すように、PチャネルMOSトランジスタ93、抵抗素子94、キャパシタ95,96および倍電圧回路97を含む。PチャネルMOSトランジスタ93は、チャージポンプ単位回路92.1の入力ノードN92と出力ノードN93の間に接続される。抵抗素子94は、PチャネルMOSトランジスタ93のゲートと入力ノードN92との間に接続される。キャパシタ95の一方電極はクロック信号CLK31を受け、その他方電極は入力ノードN92に接続される。キャパシタ96の一方電極は倍電圧回路97の出力クロック信号CLK32′を受け、その他方電極はPチャネルMOSトランジスタ93のゲートに接続される。倍電圧回路97は、クロック信号CLK32の振幅を2倍したクロック信号CLK32′を生成する。
【0124】
クロック信号CLK31が「H」レベルから「L」レベルに立下がると、入力ノードN92が電源電圧VCCだけ降圧され、入力ノードN92の電位VIは抵抗素子94を介してNチャネルMOSトランジスタ93のゲートに伝達される。次いでクロック信号CLK32が「H」レベルから「L」レベルに立下がると、倍電圧回路97の出力クロック信号CLK32′が高電位2VCCから「L」レベルに立下がり、これによってPチャネルMOSトランジスタ93のゲート電位VGが2VCCだけ降圧され、PチャネルMOSトランジスタ93の抵抗値が十分に小さくなる。これにより入力ノードN92の負電荷が出力ノードN93を介して次段のチャージポンプ単位回路92.2に供給される。
【0125】
他の奇数段のチャージポンプ単位回路92.3,92.5,…,92.N−1の各々は、チャージポンプ単位回路92.1と同じ構成であり、偶数段のチャージポンプ単位回路92.2,92.4,…,92.Nの各々は、クロック信号CLK31,CLK32がクロック信号CLK33,CLK34で置換されるだけで、その他はチャージポンプ単位回路92.1と同じである。
【0126】
したがって、この負チャージポンプ回路が図22で示した従来の負チャージポンプ回路と異なるのは、チャージポンプ単位回路92.1〜92.Nの各々に倍電圧回路97が設けられている点である。この倍電圧回路97によってクロック信号CLK32の2倍の振幅を有するクロック信号CLK32′を生成し、このクロック信号CLK32′を用いてPチャネルMOSトランジスタ93のゲート電位VGを降圧するので、クロック信号CLK32でPチャネルMOSトランジスタ113のゲート電位VGを降圧していた従来に比べ、ゲート電位VGが低くなりPチャネルMOSトランジスタの導通抵抗値が小さくなる。したがって、チャージポンプ単位回路92.1〜92.Nの各々における負電荷の伝達効率が高くなり、フラッシュメモリの電源電圧VCCの低減化が進められた場合でも負の高電圧を容易に生成できる。
【0127】
実施の形態3と比較すると、NチャネルMOSトランジスタ74は抵抗素子94で置換したので降圧時に負電荷が抵抗素子94を介して入力ノードN92にリークする点で劣るが、クロック信号CLKの数が少なくて済む点および回路構成が簡単になる点で優れている。
【0128】
なお、この実施の形態4では、倍電圧回路97をチャージポンプ単位回路92.1〜92.Nの各々に設けたが、倍電圧回路97を複数のチャージポンプ単位回路に共通に設けてもよい。また、倍電圧回路97を図9で示したような振幅変換回路50で置換してもよい。
【0129】
また、この実施の形態4では、偶数段のチャージポンプ単位回路92.1〜92.Nを設けたが、奇数段のチャージポンプ単位回路92.1〜92.N−1を設けてもよい。
【0130】
図18は、実施の形態4の変更例による負チャージポンプ回路の初段のチャージポンプ単位回路98.1の構成を示す回路ブロック図である。図18において、このチャージポンプ単位回路98.1が図17(b)のチャージポンプ単位回路92.1と異なる点は、抵抗素子94がダイオード99で置換されている点である。ダイオード99のアノードはPチャネルMOSトランジスタ93のゲートに接続され、そのカソードは入力ノードN92に接続される。
【0131】
この変更例では、抵抗素子94をダイオード99で置換したので、PチャネルMOSトランジスタ93のゲートの負電荷はダイオード99で阻止され、入力ノードN92にリークすることがない点で図17(b)のチャージポンプ単位回路92.1よりも優れている。しかし、クロック信号CLK31が「L」レベルに立下がったときに、入力ノードN92の電位VIにダイオード99の拡散電位Vdを加算した電位VI+Vdにしかゲート電位VGが降圧されない点で、そのときにゲート電位VGが入力電位VIに等しくなる図17(b)のチャージポンプ単位回路92.1よりも劣る。
【0132】
なお、今回開示された実施の形態は全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0133】
【発明の効果】
以上のように、請求項1に係る発明では、入力ノードと出力ノードの間に接続された第1の導電型式の第1のトランジスタと、入力ノードと第1のトランジスタの入力電極との間に接続された第2の導電型式の第2のトランジスタと、クロック信号の各1周期内の第1の期間に入力ノードを第1の電圧だけ昇圧または降圧させる第1の駆動回路と、第1の期間内の第2の期間は第1および第2のトランジスタの入力電極を接続して第2のトランジスタを非導通にし、それ以外の期間は第2のトランジスタの入力電極に活性化電位を与えて導通させる第1の切換回路と、第2の期間内の第3の期間に第1のトランジスタの入力電極を第2の電圧だけ昇圧または降圧させて第1のトランジスタを導通させる第2の駆動回路とを備える。したがって、入力ノードと第1のトランジスタの入力電極との間に抵抗素子を接続していた従来のように第1のトランジスタの入力電極を昇圧または降圧したときに第1のトランジスタの入力電極の正電荷または負電荷が入力ノードに逆流しないので、、第1のトランジスタの抵抗値を小さくすることができ、電荷の転送を効率よく行なうことができる。
【0134】
請求項2に係る発明では、請求項1に係る発明の第1の電圧は電源電圧であり、第2の電圧は電源電圧よりも大きく、第2の駆動回路は、第3の期間は第1の電位になり、それ以外の期間は第2の電位になり、その振幅が電源電圧である基準クロック信号を受け、その基準クロック信号の振幅を第2の電圧に変換して出力する振幅変換回路と、その一方電極が振幅変換回路の出力クロック信号を受け、その他方電極が第1のトランジスタの入力電極に接続された第1のキャパシタとを含む。この場合は、第1のトランジスタの抵抗値を一層小さくすることができ、電荷の転送を一層効率よく行なうことができる。
【0135】
請求項3に係る発明では、請求項2に係る発明の第2の電圧は電源電圧の2倍の電圧であり、振幅変換回路は、第2のキャパシタと、基準クロック信号が第2または第1の電位である期間は第2のキャパシタの一方電極に電源電位を与えるとともにその他方電極に接地電位を与えて第2のキャパシタを電源電圧に充電する充電回路と、基準クロック信号が第1または第2の電位である期間は充電回路によって充電された第2のキャパシタの他方電極に電源電位を与えるとともにその一方電極を第1のキャパシタの一方電極に接続し、基準クロック信号が第2または第1の電位である期間は第1のキャパシタの一方電極に接地電位を与える第2の切換回路とを含む。この場合は、第1のトランジスタの入力電極を電源電圧の2倍の電圧だけ昇圧または降圧させることができ、第1のトランジスタの抵抗値を十分に小さくできる。
【0136】
請求項4に係る発明では、請求項2に係る発明の振幅変換回路は、内部電源ノードに正電荷を供給する内部チャージポンプ回路と、内部電源ノードが予め定められた基準電位になるように内部チャージポンプ回路を制御する制御回路と、基準クロック信号が第1または第2の電位である期間は第1のキャパシタの一方電極を内部電源ノードに接続し、基準クロック信号が第2または第1の電位である期間は第1のキャパシタの一方電極に接地電位を与える第2の切換回路とを含む。この場合は、基準電位を所望のレベルに設定することで第1のトランジスタの入力電極を所望の電圧だけ昇圧または降圧させることができ、第1のトランジスタの抵抗値を十分に小さくできる。
【0141】
請求項5に係る発明の不揮発性半導体記憶装置は、請求項1から4のいずれかに記載のチャージポンプ回路と、チャージポンプ回路からデータ書込用電圧またはデータ消去用電圧を受けるメモリセルを備える。この場合は、不揮発性半導体記憶装置の電源電圧の低減化が進められた場合でも、データ書込またはデータ消去用の高電圧を容易に生成できる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1によるフラッシュメモリの構成を示すブロック図である。
【図2】 図1に示したメモリセルの構成およびその動作を説明するための断面図である。
【図3】 図2に示したメモリセルの動作を説明するための図である。
【図4】 図1に示した正チャージポンプ回路の構成を示す回路ブロック図である。
【図5】 図4に示した倍電圧回路の構成を示す回路図である。
【図6】 図5に示した倍電圧回路の動作を示すタイムチャートである。
【図7】 図4に示したクロック信号CLK1〜CLK6の波形図である。
【図8】 図4に示したチャージポンプ単位回路の動作を示す波形図である。
【図9】 実施の形態1の変更例を示す回路ブロック図である。
【図10】 図9に示した振幅変換回路の動作を示すタイムチャートである。
【図11】 この発明の実施の形態2による正チャージポンプ回路の構成を示す回路ブロック図である。
【図12】 実施の形態2の変更例を示す回路ブロック図である。
【図13】 この発明の実施の形態3による負チャージポンプ回路の構成を示す回路ブロック図である。
【図14】 図13に示した信号重畳回路の構成を示す回路図である。
【図15】 図13に示したクロック信号CLK21〜CLK26の波形図である。
【図16】 図13に示したチャージポンプ単位回路の動作を示す波形図である。
【図17】 この発明の実施の形態4による負チャージポンプ回路の構成を示す回路ブロック図である。
【図18】 実施の形態4の変更例を示す回路ブロック図である。
【図19】 従来の正チャージポンプ回路の構成を示す回路ブロック図である。
【図20】 図19に示したクロック信号CLK11〜CLK14の波形図である。
【図21】 図10に示したチャージポンプ単位回路の動作を示す波形図である。
【図22】 従来の負チャージポンプ回路の構成を示す回路ブロック図である。
【図23】 図22に示したクロック信号CLK31〜CLK34の波形図である。
【図24】 図22に示したチャージポンプ単位回路の動作を示す波形図である。
【符号の説明】
1 メモリアレイ、2 アドレスバッファ、3 Xデコーダ、4 Yデコーダ、5 書込/読出回路、6 入出力バッファ、7 正チャージポンプ回路、8 負チャージポンプ回路、9 ディストリビュータ、10 制御回路、WL ワード線、SL ソース線、SG 選択ゲート、SBL 副ビット線、MBL 主ビット線、BLK メモリブロック、11 ウェル、12d ドレイン、12s ソース、13 浮遊ゲート、14 制御ゲート、21,23,24,33,34,47,48,56,57,61,63,74,86,87,101,103 NチャネルMOSトランジスタ、22,62,68,72,92,98,102,112 チャージポンプ単位回路、25,31,32,44〜46,54,55,71,73,82〜85,91,93,113 PチャネルMOSトランジスタ、26,27,43,65,66,75,76,95,96,105,106,115,116 キャパシタ、28,58 切換回路、35,41,42,58 インバータ、36,67,78,97 倍電圧回路、52 電位検出回路、64,94,104,114 抵抗素子、69,99 ダイオード、77 信号重畳回路。
Claims (5)
- クロック信号に同期して入力ノードの正電荷または負電荷を出力ノードに転送させるチャージポンプ回路であって、
前記入力ノードと前記出力ノードの間に接続された第1または第2の導電形式の第1のトランジスタ、
前記入力ノードと前記第1のトランジスタの入力電極との間に接続された第2の導電形式の第2のトランジスタ、
前記クロック信号の各1周期内の第1の期間に前記入力ノードを予め定められた第1の電圧だけ昇圧または降圧させる第1の駆動回路、
前記第1の期間内の第2の期間は前記第2のトランジスタの入力電極を前記第1のトランジスタの入力電極に接続して前記第2のトランジスタを非導通にし、それ以外の期間は前記第2のトランジスタの入力電極に活性化電位を与えて前記第2のトランジスタを導通させる第1の切換回路、および
前記第2の期間内の第3の期間に前記第1のトランジスタの入力電極を予め定められた第2の電圧だけ昇圧または降圧させて前記第1のトランジスタを導通させ、前記入力ノードの正電荷または負電荷を出力ノードに転送させる第2の駆動回路を備える、チャージポンプ回路。 - 前記予め定められた第1の電圧は電源電圧であり、
前記予め定められた第2の電圧は前記電源電圧よりも大きく、
前記第2の駆動回路は、
前記クロック信号と同じ周期を有し、各1周期内において前記第3の期間は第1の電位になり、それ以外の期間は第2の電位になり、その振幅が前記電源電圧である基準クロック信号を受け、その基準クロック信号の振幅を前記予め定められた第2の電圧に変換して出力する振幅変換回路、および
その一方電極が前記振幅変換回路の出力クロック信号を受け、その他方電極が前記第1のトランジスタの入力電極に接続された第1のキャパシタを含む、請求項1に記載のチャージポンプ回路。 - 前記予め定められた第2の電圧は、前記電源電圧の2倍の電圧であり、
前記振幅変換回路は、
第2のキャパシタ、
前記基準クロック信号が前記第2または第1の電位である期間は前記第2のキャパシタの一方電極に電源電位を与えるとともにその他方電極に接地電位を与え、前記第2のキャパシタを電源電圧に充電する充電回路、および
前記基準クロック信号が前記第1または第2の電位である期間は前記充電回路によって充電された前記第2のキャパシタの他方電極に前記電源電位を与えるとともにその一方電極を前記第1のキャパシタの一方電極に接続し、前記基準クロック信号が前記第2または第1の電位である期間は前記第1のキャパシタの一方電極に前記接地電位を与える第2の切換回路を含む、請求項2に記載のチャージポンプ回路。 - 前記振幅変換回路は、
内部電源ノードに正電荷を供給する内部チャージポンプ回路、
前記内部電源ノードが予め定められた基準電位になるように前記内部チャージポンプ回路を制御する制御回路、および
前記基準クロック信号が前記第1または第2の電位である期間は前記第1のキャパシタの一方電極を前記内部電源ノードに接続し、前記基準クロック信号が前記第2または第1の電位である期間は前記第1のキャパシタの一方電極に前記接地電位を与える第2の切換回路を含む、請求項2に記載のチャージポンプ回路。 - 請求項1から請求項4のいずれかに記載のチャージポンプ回路、および
前記チャージポンプ回路からデータ書込用電圧またはデータ消去用電圧を受けるメモリセルを備える、不揮発性半導体記憶装置。
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