JP3461327B2 - トレースメモリに制限されない長時間トレースシステム - Google Patents
トレースメモリに制限されない長時間トレースシステムInfo
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- JP3461327B2 JP3461327B2 JP2000145290A JP2000145290A JP3461327B2 JP 3461327 B2 JP3461327 B2 JP 3461327B2 JP 2000145290 A JP2000145290 A JP 2000145290A JP 2000145290 A JP2000145290 A JP 2000145290A JP 3461327 B2 JP3461327 B2 JP 3461327B2
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Description
【０００１】
【発明の属する技術分野】本発明はトレースメモリの容
量に制限されない長時間トレースを行うシステムに関
し、特にインサーキットエミュレータにおいて長時間の
トレースが可能なシステムに関する。
量に制限されない長時間トレースを行うシステムに関
し、特にインサーキットエミュレータにおいて長時間の
トレースが可能なシステムに関する。
【０００２】
【従来の技術】従来より、デバイスとそれを制御するマ
イクロプロセッサを含む装置の開発においては、試作装
置をターゲットとして、これにインサーキットエミュレ
ータ（以下ＩＣＥと省略）を接続し、ＩＣＥのＣＰＵの
外部、内部信号を逐次トレースしながら試作ハードウェ
ア及びプログラムを動作させ、これらをデバッグするこ
とがよく行われる。
イクロプロセッサを含む装置の開発においては、試作装
置をターゲットとして、これにインサーキットエミュレ
ータ（以下ＩＣＥと省略）を接続し、ＩＣＥのＣＰＵの
外部、内部信号を逐次トレースしながら試作ハードウェ
ア及びプログラムを動作させ、これらをデバッグするこ
とがよく行われる。
【０００３】或いは、ＩＣＥのエミュレーション用メモ
リに、対象プログラムとデバイス疑似プログラムを搭載
し、上記同様にトレースしつつＩＣＥのＣＰＵを動作さ
せることで、ハードウェア試作前にプログラムの事前デ
バッグを行う。
リに、対象プログラムとデバイス疑似プログラムを搭載
し、上記同様にトレースしつつＩＣＥのＣＰＵを動作さ
せることで、ハードウェア試作前にプログラムの事前デ
バッグを行う。
【０００４】図１０は、上記ＩＣＥによるデバッグを行
う際のシステム構成を示したものである。通常、ＩＣＥ
２は、ターゲット装置５のＣＰＵに代わり、その動作を
エミュレートするエミュレーションＣＰＵ１５、この入
出力信号が接続されたプラグ２４、対象プログラムを搭
載するエミュレーション用メモリ１８、エミュレーショ
ン動作中に、エミュレーションＣＰＵ１５の外部信号を
逐次記録するトレースメモリ１４、エミュレーション動
作の停止条件や、動作中のトレース開始条件を検出する
停止、トリガ条件検出部１６、ホストＩ／Ｆ部２１を含
む。
う際のシステム構成を示したものである。通常、ＩＣＥ
２は、ターゲット装置５のＣＰＵに代わり、その動作を
エミュレートするエミュレーションＣＰＵ１５、この入
出力信号が接続されたプラグ２４、対象プログラムを搭
載するエミュレーション用メモリ１８、エミュレーショ
ン動作中に、エミュレーションＣＰＵ１５の外部信号を
逐次記録するトレースメモリ１４、エミュレーション動
作の停止条件や、動作中のトレース開始条件を検出する
停止、トリガ条件検出部１６、ホストＩ／Ｆ部２１を含
む。
【０００５】又、トレースメモリ１４は、ＤＲＡＭ或い
はＳＲＡＭで構成され、通常数Ｋバイト〜数十Ｋバイト
程度の容量の記憶部１４−２と、これへの書込、読出ア
クセスを行うアクセス制御部１４−１を備えている。
はＳＲＡＭで構成され、通常数Ｋバイト〜数十Ｋバイト
程度の容量の記憶部１４−２と、これへの書込、読出ア
クセスを行うアクセス制御部１４−１を備えている。
【０００６】ホストコンピュータ４は、ＩＣＥ２を制御
するコンピュータであり、ホストＣＰＵ８０、バスブリ
ッジ＆メモリコントローラ７０、ホスト主メモリ３０、
ＩＣＥ接続アダプタ４９、表示手段としてのディスプレ
イ９２、操作手段としてのキーボード（ＫＢＤ）９４、
ファイルデバイス６３等を含む。
するコンピュータであり、ホストＣＰＵ８０、バスブリ
ッジ＆メモリコントローラ７０、ホスト主メモリ３０、
ＩＣＥ接続アダプタ４９、表示手段としてのディスプレ
イ９２、操作手段としてのキーボード（ＫＢＤ）９４、
ファイルデバイス６３等を含む。
【０００７】通常、これらは汎用のパーソナルコンピュ
ータの拡張スロットにＩＣＥ接続アダプタ４９を実装し
て実現される。
ータの拡張スロットにＩＣＥ接続アダプタ４９を実装し
て実現される。
【０００８】又、ホスト主メモリ３０には、オペレーテ
イングシステム（ＯＳ）３０１の他に、ＩＣＥ制御ソフ
トウェア３０２が常駐している。
イングシステム（ＯＳ）３０１の他に、ＩＣＥ制御ソフ
トウェア３０２が常駐している。
【０００９】従来この様なシステムで、例えばターゲッ
トＣＰＵソケット２５、主メモリ２６、デバイス２８
Ａ、デバイス２８Ｂがバス接続されたターゲット装置５
を接続しての実機デバッグは以下の様に行う。
トＣＰＵソケット２５、主メモリ２６、デバイス２８
Ａ、デバイス２８Ｂがバス接続されたターゲット装置５
を接続しての実機デバッグは以下の様に行う。
【００１０】ターゲット装置５のＣＰＵの代わりにＩＣ
Ｅ２のプラグ２４を接続し、ホストコンピュータ４よ
り、ＩＣＥ制御ソフトウェア３０２を用いターゲットプ
ログラムをエミュレーション用メモリ１８に設定し、停
止、トリガ条件を停止トリガ条件検出部１６に設定後、
エミュレーションＣＰＵ１５、停止トリガ条件検出部１
６、エミュレーション用メモリ１８、アクセス制御部１
４−１への動作クロックを、ターゲット装置５のクロッ
ク部２７からのクロック或いはこれに同期させた内部ク
ロックに切り替える。
Ｅ２のプラグ２４を接続し、ホストコンピュータ４よ
り、ＩＣＥ制御ソフトウェア３０２を用いターゲットプ
ログラムをエミュレーション用メモリ１８に設定し、停
止、トリガ条件を停止トリガ条件検出部１６に設定後、
エミュレーションＣＰＵ１５、停止トリガ条件検出部１
６、エミュレーション用メモリ１８、アクセス制御部１
４−１への動作クロックを、ターゲット装置５のクロッ
ク部２７からのクロック或いはこれに同期させた内部ク
ロックに切り替える。
【００１１】エミュレーションＣＰＵ１５にリセットア
ンドスタート指示をし、エミュレーション動作を開始す
る。トリガ条件が検出されると、エミュレーションＣＰ
Ｕ１５の入出力信号を、アクセス制御部１４−１により
記憶部１４−２に逐次記録する。
ンドスタート指示をし、エミュレーション動作を開始す
る。トリガ条件が検出されると、エミュレーションＣＰ
Ｕ１５の入出力信号を、アクセス制御部１４−１により
記憶部１４−２に逐次記録する。
【００１２】停止条件を検出するか或いはＩＣＥ制御ソ
フトウェア３０２からの停止指示でエミュレーション動
作を停止し、前記クロックをホストコンピュータ４のク
ロックに同期したクロックに戻し、アクセス制御部１４
−１を用い、記憶部１４−２からトレースデータを読出
し、ホストＩ／Ｆ部２１、ＩＣＥ接続アダプタ４９を通
じてホスト主メモリ３０にアップロードし、これをディ
スプレイ９２等に出力し解析用データとして利用者に提
供する。
フトウェア３０２からの停止指示でエミュレーション動
作を停止し、前記クロックをホストコンピュータ４のク
ロックに同期したクロックに戻し、アクセス制御部１４
−１を用い、記憶部１４−２からトレースデータを読出
し、ホストＩ／Ｆ部２１、ＩＣＥ接続アダプタ４９を通
じてホスト主メモリ３０にアップロードし、これをディ
スプレイ９２等に出力し解析用データとして利用者に提
供する。
【００１３】
【発明が解決しようとする課題】従って、従来のＩＣＥ
等における、トレースシステムではターゲットプログラ
ムのデバッグや、性能解析の為のトレース動作はトレー
スメモリの容量に収まる期間に限定されおり、連続した
長時間のトレースが行えないという問題点があった。
等における、トレースシステムではターゲットプログラ
ムのデバッグや、性能解析の為のトレース動作はトレー
スメモリの容量に収まる期間に限定されおり、連続した
長時間のトレースが行えないという問題点があった。
【００１４】一方、組み込み分野におけるマイクロプロ
セッサの飛躍的な高性能、高機能化に伴い、プロセッサ
上にて実行するプログラムも大規模かつ複雑化してお
り、この様なプログラムのデバッグや性能解析時に、よ
り長時間のトレースをしたいという要求が高まってきて
いる。
セッサの飛躍的な高性能、高機能化に伴い、プロセッサ
上にて実行するプログラムも大規模かつ複雑化してお
り、この様なプログラムのデバッグや性能解析時に、よ
り長時間のトレースをしたいという要求が高まってきて
いる。
【００１５】又、メカニカル動作を伴うデバイスを含め
たターゲットのデバッグ、性能解析を行う場合には、極
力、実使用動作に近付ける為、連続した長時間のエミュ
レーション動作と、その間のトレースが必要とされる。
これは、例えば回動、回転を伴うターゲット動作を、細
切れにして多数回のトレースを行ない、トレースデータ
を結合させたのでは、実使用状態での連続動作のトレー
ス結果と異なってくる等の理由による。
たターゲットのデバッグ、性能解析を行う場合には、極
力、実使用動作に近付ける為、連続した長時間のエミュ
レーション動作と、その間のトレースが必要とされる。
これは、例えば回動、回転を伴うターゲット動作を、細
切れにして多数回のトレースを行ない、トレースデータ
を結合させたのでは、実使用状態での連続動作のトレー
ス結果と異なってくる等の理由による。
【００１６】ここで、長時間トレースを可能とする為
に、ＩＣＥ装置のトレースメモリ容量を大容量化するこ
とも考えられるが、上記理由により近年時間当たりのト
レースデータ量が増大しており、多量のメモリが必要と
なりコスト高となり旨くない。
に、ＩＣＥ装置のトレースメモリ容量を大容量化するこ
とも考えられるが、上記理由により近年時間当たりのト
レースデータ量が増大しており、多量のメモリが必要と
なりコスト高となり旨くない。
【００１７】
【課題を解決するための手段】本発明による第１の長時
間トレースシステムは、トレースメモリを持つインサー
キットエミュレータと前記インサーキットエミュレータ
を接続し制御するホストコンピュータを備えたトレース
システムであって、前記トレースメモリは、エミュレー
ション動作に同期してトレースデータを記憶部に書き込
む書込制御部と、記憶部としてのマルチポートメモリ
と、記憶部の内容を前記書込みと並行に逐次読出せる読
出制御部とを有し、前記ホストコンピュータは、大容量
記憶装置と、そのコントローラと、インサーキットエミ
ュレータ接続部とインサーキットエミュレータ制御手段
とを有し、インサーキットエミュレータ制御手段がイン
サーキットエミュレータ接続部を通じ、書込と並行して
前記読出制御部が逐次読み出したトレースデータを主記
憶にアップロード後、大容量記憶装置に格納することを
特徴とする。
間トレースシステムは、トレースメモリを持つインサー
キットエミュレータと前記インサーキットエミュレータ
を接続し制御するホストコンピュータを備えたトレース
システムであって、前記トレースメモリは、エミュレー
ション動作に同期してトレースデータを記憶部に書き込
む書込制御部と、記憶部としてのマルチポートメモリ
と、記憶部の内容を前記書込みと並行に逐次読出せる読
出制御部とを有し、前記ホストコンピュータは、大容量
記憶装置と、そのコントローラと、インサーキットエミ
ュレータ接続部とインサーキットエミュレータ制御手段
とを有し、インサーキットエミュレータ制御手段がイン
サーキットエミュレータ接続部を通じ、書込と並行して
前記読出制御部が逐次読み出したトレースデータを主記
憶にアップロード後、大容量記憶装置に格納することを
特徴とする。
【００１８】本発明による第２の長時間トレースシステ
ムは、前記大容量記憶装置を、前記ホストコンピュータ
に接続されたファイルデバイスとすることを特徴とす
る。
ムは、前記大容量記憶装置を、前記ホストコンピュータ
に接続されたファイルデバイスとすることを特徴とす
る。
【００１９】本発明による第３の長時間トレースシステ
ムは、前記トレースメモリは、記憶部をデュアルポート
メモリとし、書込制御部はターゲット装置のクロックに
同期した第１のクロックで動作し、読出制御部は、ホス
トコンピュータのクロックに同期した第２のクロックで
動作すると共に、書込制御部からの書込信号を第２のク
ロックに同期化する手段、同期化した書込信号でカウン
トアップし読出信号でカウントダウンするアップダウン
カウンタとを有すことを特徴とする。
ムは、前記トレースメモリは、記憶部をデュアルポート
メモリとし、書込制御部はターゲット装置のクロックに
同期した第１のクロックで動作し、読出制御部は、ホス
トコンピュータのクロックに同期した第２のクロックで
動作すると共に、書込制御部からの書込信号を第２のク
ロックに同期化する手段、同期化した書込信号でカウン
トアップし読出信号でカウントダウンするアップダウン
カウンタとを有すことを特徴とする。
【００２０】本発明による第４の長時間トレースシステ
ムは、前記ホストコンピュータは、インサーキットエミ
ュレータ接続部に、インサーキットエミュレータから受
信したトレースデータを一時記憶するバッファ手段とこ
れを主記憶にＤＭＡ転送する手段を有し、主記憶に、前
記接続部からのトレースデータを前記ホストコンピュー
タに接続されたファイルデバイスに転送する迄の間一時
記憶し、その容量が、インサーキットエミュレータでの
トレースデータの転送レート、前記ファイルデバイスの
回転、及び又はシーク待ち時間に応じて設定された転送
バッファを有し、ファイルデバイスコントローラにも、
バッファ手段及びＤＭＡ転送手段を有し、前記インサー
キットエミュレータ制御手段が、前記転送バッファの使
用量フラグ情報、デュアルポートメモリ使用量フラグ情
報とに従って、前記各ＤＭＡ転送手段への設定カウント
を制御することを特徴とする。
ムは、前記ホストコンピュータは、インサーキットエミ
ュレータ接続部に、インサーキットエミュレータから受
信したトレースデータを一時記憶するバッファ手段とこ
れを主記憶にＤＭＡ転送する手段を有し、主記憶に、前
記接続部からのトレースデータを前記ホストコンピュー
タに接続されたファイルデバイスに転送する迄の間一時
記憶し、その容量が、インサーキットエミュレータでの
トレースデータの転送レート、前記ファイルデバイスの
回転、及び又はシーク待ち時間に応じて設定された転送
バッファを有し、ファイルデバイスコントローラにも、
バッファ手段及びＤＭＡ転送手段を有し、前記インサー
キットエミュレータ制御手段が、前記転送バッファの使
用量フラグ情報、デュアルポートメモリ使用量フラグ情
報とに従って、前記各ＤＭＡ転送手段への設定カウント
を制御することを特徴とする。
【００２１】本発明による第５の長時間トレースシステ
ムは、前記インサーキットエミュレータは、トレースメ
モリ記憶部の前回書込データの読出前に、書込みが発生
したオーバフローを検出する手段を有し、前記インサー
キットエミュレータ制御手段はトレース動作終了時オー
バフロー箇所をインサーキットエミュレータ操作者に通
知する手段を有すことを特徴とする。
ムは、前記インサーキットエミュレータは、トレースメ
モリ記憶部の前回書込データの読出前に、書込みが発生
したオーバフローを検出する手段を有し、前記インサー
キットエミュレータ制御手段はトレース動作終了時オー
バフロー箇所をインサーキットエミュレータ操作者に通
知する手段を有すことを特徴とする。
【００２２】本発明による第６の長時間トレースシステ
ムは、前記インサーキットエミュレータ制御手段が、長
時間トレースの開始前に、トレースデータの転送先ファ
イルとして対象ファイルデバイス上に連続エリアを確保
する手段を有すことを特徴とする。
ムは、前記インサーキットエミュレータ制御手段が、長
時間トレースの開始前に、トレースデータの転送先ファ
イルとして対象ファイルデバイス上に連続エリアを確保
する手段を有すことを特徴とする。
【００２３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明のト
レースシステムの全体構成を示すブロック図である。Ｉ
ＣＥ１は、ターゲット装置のＣＰＵに代わり、その動作
をエミュレートするエミュレーションＣＰＵ１５、ター
ゲットプログラムを搭載するエミュレーション用メモリ
１８、ターゲット装置のＣＰＵのソケットに接続される
プラグ２４、バススイッチ１７、１９、エミュレーショ
ン動作中に、エミュレーションＣＰＵ１５の外部信号を
逐次記録するトレースメモリ１０、エミュレーション動
作の停止条件や、動作中のトレース開始条件を検出する
停止、トリガ条件検出部１６、ホストＩ／Ｆ部２０、こ
れらにクロックを供給するクロック部２２より構成され
る。
て図面を参照して詳細に説明する。図１は、本発明のト
レースシステムの全体構成を示すブロック図である。Ｉ
ＣＥ１は、ターゲット装置のＣＰＵに代わり、その動作
をエミュレートするエミュレーションＣＰＵ１５、ター
ゲットプログラムを搭載するエミュレーション用メモリ
１８、ターゲット装置のＣＰＵのソケットに接続される
プラグ２４、バススイッチ１７、１９、エミュレーショ
ン動作中に、エミュレーションＣＰＵ１５の外部信号を
逐次記録するトレースメモリ１０、エミュレーション動
作の停止条件や、動作中のトレース開始条件を検出する
停止、トリガ条件検出部１６、ホストＩ／Ｆ部２０、こ
れらにクロックを供給するクロック部２２より構成され
る。
【００２４】エミュレーションＣＰＵ１５の外部信号
は、４バイトのデータ信号、２バイトのアドレス信号、
Ｉ／Ｏやメモリアクセス用のコマンド信号、割り込み要
求、受付信号、ＤＭＡ要求、受付信号、バスサイクル開
始信号を含む。これらの信号は、ホストＩ／Ｆ部の制御
信号と共に、ＩＣＥバス２３として周辺のブロックに接
続されている。
は、４バイトのデータ信号、２バイトのアドレス信号、
Ｉ／Ｏやメモリアクセス用のコマンド信号、割り込み要
求、受付信号、ＤＭＡ要求、受付信号、バスサイクル開
始信号を含む。これらの信号は、ホストＩ／Ｆ部の制御
信号と共に、ＩＣＥバス２３として周辺のブロックに接
続されている。
【００２５】バススイッチ１９は、エミュレーションＣ
ＰＵ１５の外部信号と、プラグ２４の各信号の間に設け
られた信号単位のスイッチであり、３ステートのドライ
バ、レシーバで構成される。
ＰＵ１５の外部信号と、プラグ２４の各信号の間に設け
られた信号単位のスイッチであり、３ステートのドライ
バ、レシーバで構成される。
【００２６】バススイッチ１７は、エミュレーションＣ
ＰＵ１５の外部信号と、エミュレーション用メモリ１８
のデータ信号、アドレス信号、コマンド信号のスイッチ
であり、３ステートのドライバ、レシーバで構成され
る。
ＰＵ１５の外部信号と、エミュレーション用メモリ１８
のデータ信号、アドレス信号、コマンド信号のスイッチ
であり、３ステートのドライバ、レシーバで構成され
る。
【００２７】これらのバススイッチは、ＩＣＥ１の各種
使用モードを可能にしている。例えばエミュレーション
動作時のメモリアクセス先が、ターゲット装置の主メモ
リでなく、内部のエミュレーション用メモリ１８と指定
されている状態では、バススイッチ１９では、メモリア
クセスコマンド信号はオフにされ、エミュレーションＣ
ＰＵ１５がメモリアクセスコマンドを出している間は、
データ信号もオフにされる。
使用モードを可能にしている。例えばエミュレーション
動作時のメモリアクセス先が、ターゲット装置の主メモ
リでなく、内部のエミュレーション用メモリ１８と指定
されている状態では、バススイッチ１９では、メモリア
クセスコマンド信号はオフにされ、エミュレーションＣ
ＰＵ１５がメモリアクセスコマンドを出している間は、
データ信号もオフにされる。
【００２８】又、エミュレーションＣＰＵ１５を動作さ
せずターゲット装置のＣＰＵを動作させ、ＩＣＥ１を単
にトレーサとして使用する場合は、バススイッチ１９か
らプラグ２４へのドライバは全てオフにし、レシーバの
みオンとし、バススイッチ１７は全てオフにされる。
せずターゲット装置のＣＰＵを動作させ、ＩＣＥ１を単
にトレーサとして使用する場合は、バススイッチ１９か
らプラグ２４へのドライバは全てオフにし、レシーバの
みオンとし、バススイッチ１７は全てオフにされる。
【００２９】トレースメモリ１０は、書込制御部１１、
デュアルポートメモリ１２、読出制御部１３から構成さ
れ、読出制御部１３は、書込制御部からの書込信号、終
了信号を読出制御部のクロックに同期化する回路１３
７、同期化した書込信号でアップカウントし、読出信号
でダウンカウントするアップダウンカウンタ（以下Ｕ／
Ｄ−ＣＴと省略）１３６を含む。
デュアルポートメモリ１２、読出制御部１３から構成さ
れ、読出制御部１３は、書込制御部からの書込信号、終
了信号を読出制御部のクロックに同期化する回路１３
７、同期化した書込信号でアップカウントし、読出信号
でダウンカウントするアップダウンカウンタ（以下Ｕ／
Ｄ−ＣＴと省略）１３６を含む。
【００３０】ホストコンピュータ３は、ＩＣＥ１を制御
するコンピュータであり、ホストＣＰＵ８０、バスブリ
ッジ＆メモリコントローラ７０、主メモリ３０、ＩＣＥ
接続アダプタ４０、表示手段としてのディスプレイ９２
と表示コントローラ９１、操作手段としてのキーボード
（ＫＢＤ）９４とＫＢＤコントローラ９３、大容量記憶
装置としてのファイルデバイス６０とそのコントローラ
であるデバイスコントローラ５０を含む。
するコンピュータであり、ホストＣＰＵ８０、バスブリ
ッジ＆メモリコントローラ７０、主メモリ３０、ＩＣＥ
接続アダプタ４０、表示手段としてのディスプレイ９２
と表示コントローラ９１、操作手段としてのキーボード
（ＫＢＤ）９４とＫＢＤコントローラ９３、大容量記憶
装置としてのファイルデバイス６０とそのコントローラ
であるデバイスコントローラ５０を含む。
【００３１】ＩＣＥ接続アダプタ４０は、ＩＣＥ１から
受信したトレースデータを一時記憶するＦＩＦＯ（先入
れ先出し）メモリ４７と、これを主メモリ３０の転送バ
ッファ３４にＤＭＡ（ダイレクトメモリアクセス）転送
するＤＭＡＣ（ダイレクトメモリアクセスコントロー
ラ）４１を備えている。
受信したトレースデータを一時記憶するＦＩＦＯ（先入
れ先出し）メモリ４７と、これを主メモリ３０の転送バ
ッファ３４にＤＭＡ（ダイレクトメモリアクセス）転送
するＤＭＡＣ（ダイレクトメモリアクセスコントロー
ラ）４１を備えている。
【００３２】デバイスコントローラ５０にも、転送バッ
ファ３４のデータ、コマンドバッファのコマンドを直接
読出し転送するＤＭＡＣ５１と、該データコマンドを一
時記憶するＦＩＦＯメモリ５６を備える。
ファ３４のデータ、コマンドバッファのコマンドを直接
読出し転送するＤＭＡＣ５１と、該データコマンドを一
時記憶するＦＩＦＯメモリ５６を備える。
【００３３】又、主メモリ３０には、ＯＳ（オペレーテ
イングシステム）３５の他に、ＩＣＥ制御ソフトウェア
３１を常駐させ、転送バッファ３４も定義しておく。Ｉ
ＣＥ制御ソフトウェア３１は、メイン処理部３２と転送
処理部３３を有す。
イングシステム）３５の他に、ＩＣＥ制御ソフトウェア
３１を常駐させ、転送バッファ３４も定義しておく。Ｉ
ＣＥ制御ソフトウェア３１は、メイン処理部３２と転送
処理部３３を有す。
【００３４】メイン処理部３２は、利用者の各種操作指
示に従って、ＩＣＥ１へ対応するコマンド、データを送
出する。転送処理部３３は、エミュレーション動作中に
ＩＣＥ１から送出されるトレースデータをファイルデバ
イス６０に格納するための事前準備や、ＤＭＡＣ４１、
５１を制御し、トレースデータを転送バッファ３４経由
で、ファイルデバイス６０上のトレースデータファイル
６１に転送する。
示に従って、ＩＣＥ１へ対応するコマンド、データを送
出する。転送処理部３３は、エミュレーション動作中に
ＩＣＥ１から送出されるトレースデータをファイルデバ
イス６０に格納するための事前準備や、ＤＭＡＣ４１、
５１を制御し、トレースデータを転送バッファ３４経由
で、ファイルデバイス６０上のトレースデータファイル
６１に転送する。
【００３５】尚、ファイルデバイス６０としては、９６
００回転／分以上の高速動作出来る数ギガバイト以上の
ハードディスク装置（ＨＤＵ）が好適である。
００回転／分以上の高速動作出来る数ギガバイト以上の
ハードディスク装置（ＨＤＵ）が好適である。
【００３６】次に図２、図３を参照しＩＣＥ１のトレー
ス書込、読出に係わるブロックの構成を説明する。図２
（Ａ）はホストＩ／Ｆ部２０のブロック図である。ホス
トＩ／Ｆ部２０は、下り機能としてＩＣＥ接続アダプタ
４０からのコマンド、アドレスを受信するＣＡＲ（コマ
ンドアドレスレジスタ）２０４、データを受信するＤＴ
Ｒ（データレジスタ）２０１、ＩＣＥ接続部４０のデー
タ受信可を示すＲＤＹ−Ｈ信号の受信ＦＦ２０５を持
つ。
ス書込、読出に係わるブロックの構成を説明する。図２
（Ａ）はホストＩ／Ｆ部２０のブロック図である。ホス
トＩ／Ｆ部２０は、下り機能としてＩＣＥ接続アダプタ
４０からのコマンド、アドレスを受信するＣＡＲ（コマ
ンドアドレスレジスタ）２０４、データを受信するＤＴ
Ｒ（データレジスタ）２０１、ＩＣＥ接続部４０のデー
タ受信可を示すＲＤＹ−Ｈ信号の受信ＦＦ２０５を持
つ。
【００３７】ＣＡＲ２０４のコマンド及びアドレスはＩ
ＣＥ制御ブロック２０９に送出され、ここでデコードさ
れＩＣＥ１の対応部に制御レジスタの設定／読出指示、
モード信号、選択信号として送出される（具体的には、
エミュレーション用メモリ１８の書込／読出、停止トリ
ガ条件レジスタの設定／読出、停止指示、エミュレーシ
ョンＣＰＵ１５へのリセットアンドスタート指示、バス
スイッチ１７、１９の制御信号、読出制御部１３への長
時間トレースモード信号、クロック部２２へのクロック
選択信号等である）。
ＣＥ制御ブロック２０９に送出され、ここでデコードさ
れＩＣＥ１の対応部に制御レジスタの設定／読出指示、
モード信号、選択信号として送出される（具体的には、
エミュレーション用メモリ１８の書込／読出、停止トリ
ガ条件レジスタの設定／読出、停止指示、エミュレーシ
ョンＣＰＵ１５へのリセットアンドスタート指示、バス
スイッチ１７、１９の制御信号、読出制御部１３への長
時間トレースモード信号、クロック部２２へのクロック
選択信号等である）。
【００３８】ＣＡＲ２０４のアドレスは、３ステートド
ライバ２０７Ｃを介してエミュレーション用メモリ１８
にも送出され、ＤＴＲ２０１のデータは３ステートドラ
イバ２０７Ａを介してエミュレーション用メモリ１８、
停止トリガ条件検出部１６にも送出されている。
ライバ２０７Ｃを介してエミュレーション用メモリ１８
にも送出され、ＤＴＲ２０１のデータは３ステートドラ
イバ２０７Ａを介してエミュレーション用メモリ１８、
停止トリガ条件検出部１６にも送出されている。
【００３９】上り機能としては、ＩＣＥ１各部からの読
出データを受信するＤＴＲ２０１、各部からのリプライ
や、読出制御部１３からのＤＴＳＹＮＣ（データ同
期）、ステータスを受信するＲＲ２０３、ＳＲ２０２を
持つ。これらのレジスタの出力はＩＣＥ接続アダプタ４
０に送出される。
出データを受信するＤＴＲ２０１、各部からのリプライ
や、読出制御部１３からのＤＴＳＹＮＣ（データ同
期）、ステータスを受信するＲＲ２０３、ＳＲ２０２を
持つ。これらのレジスタの出力はＩＣＥ接続アダプタ４
０に送出される。
【００４０】図２（Ｂ）はクロック部２２のブロック図
である。クロック発生回路２２１はターゲット装置のク
ロック（クロックＴ）を受信し、内部発生クロックの位
相を受信したクロック位相を参照し、自動調整し出力す
る回路である。
である。クロック発生回路２２１はターゲット装置のク
ロック（クロックＴ）を受信し、内部発生クロックの位
相を受信したクロック位相を参照し、自動調整し出力す
る回路である。
【００４１】調整は、ターゲット装置５−ＩＣＥ１の遅
延時間をｔｄとすると、出力の位相が受信クロックＴよ
り２ｔｄ分進相となるよう様に調整される。これにより
エミュレーションＣＰＵ１５の出力をターゲット装置の
ＣＰＵソケットで観測した場合、あたかもターゲット装
置のクロックで自ＣＰＵを動作させたのと同等のタイミ
ングに見える。
延時間をｔｄとすると、出力の位相が受信クロックＴよ
り２ｔｄ分進相となるよう様に調整される。これにより
エミュレーションＣＰＵ１５の出力をターゲット装置の
ＣＰＵソケットで観測した場合、あたかもターゲット装
置のクロックで自ＣＰＵを動作させたのと同等のタイミ
ングに見える。
【００４２】クロック発生回路２２１は、それ自体が小
さな回路基板モジュールとなっており、出力の周波数が
例えば、２０ＭＨｚ、２５ＭＨｚ、３３ＭＨｚのものと
言う様に数種類用意されており、クロックＴに合致する
モジュールに交換実装出来るようになっている。
さな回路基板モジュールとなっており、出力の周波数が
例えば、２０ＭＨｚ、２５ＭＨｚ、３３ＭＨｚのものと
言う様に数種類用意されており、クロックＴに合致する
モジュールに交換実装出来るようになっている。
【００４３】その構成は図示してないが、ＶＣＸＯ（Ｖ
ｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｃｒｙｓｔａｌ Ｏｓ
ｉｌｌａｔｏｒ）とＰＬＬ（Ｐｈａｓｅ Ｌｏｏｐ Ｌ
ｏｃｋ）回路により構成出来る。
ｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｃｒｙｓｔａｌ Ｏｓ
ｉｌｌａｔｏｒ）とＰＬＬ（Ｐｈａｓｅ Ｌｏｏｐ Ｌ
ｏｃｋ）回路により構成出来る。
【００４４】例えば、４０ＭＨｚのＶＣＸＯ出力を分周
回路で２０ＭＨｚにし、この出力をスルー／反転、スル
ー／１２．５ｎｓ遅延、スルー／６．２５ｎｓ遅延の各
作用を行う３段の回路を経て、その出力をモジュール出
力とすると共に、２ｔｄ分のゲート回路で遅延させて、
受信クロックＴとの位相比較回路に入力する。
回路で２０ＭＨｚにし、この出力をスルー／反転、スル
ー／１２．５ｎｓ遅延、スルー／６．２５ｎｓ遅延の各
作用を行う３段の回路を経て、その出力をモジュール出
力とすると共に、２ｔｄ分のゲート回路で遅延させて、
受信クロックＴとの位相比較回路に入力する。
【００４５】位相比較回路の出力を、ロウパスフィルタ
で受け、その電圧が第１の所定レベルを超えていれば
（両者の位相が大きく異なっていれば）、１段目の作用
回路に逆相の出力を指示する。
で受け、その電圧が第１の所定レベルを超えていれば
（両者の位相が大きく異なっていれば）、１段目の作用
回路に逆相の出力を指示する。
【００４６】その後のロウパスフィルタ出力電圧が第２
の所定レベル（第１所定レベルの１／２程度）を超えて
いれば、２段目の作用回路に遅延有無が反対の関係にな
る様に指示する。
の所定レベル（第１所定レベルの１／２程度）を超えて
いれば、２段目の作用回路に遅延有無が反対の関係にな
る様に指示する。
【００４７】その後のロウパスフィルタ出力電圧が第３
の所定レベル（第２所定レベルの１／２程度）を超えて
いれば、３段目の作用回路に遅延有無が反対の関係にな
る様に指示する。
の所定レベル（第２所定レベルの１／２程度）を超えて
いれば、３段目の作用回路に遅延有無が反対の関係にな
る様に指示する。
【００４８】更にその後、ロウパスフィルタ出力をＶＣ
ＸＯに周波数制御電圧として入力しモジュールの出力の
位相をアジャストする。
ＸＯに周波数制御電圧として入力しモジュールの出力の
位相をアジャストする。
【００４９】クロック発生回路２２２も、構成はクロッ
ク発生回路２２１と同様の回路であるが、ホストコンピ
ュータ３のクロック（クロックＨ）を受信し、内部発生
クロックの位相を受信したクロックＨの位相を参照し、
自動調整し出力する回路である。又その出力周波数は、
クロック発生回路２２１の３〜５倍程度のものが用意さ
れている。
ク発生回路２２１と同様の回路であるが、ホストコンピ
ュータ３のクロック（クロックＨ）を受信し、内部発生
クロックの位相を受信したクロックＨの位相を参照し、
自動調整し出力する回路である。又その出力周波数は、
クロック発生回路２２１の３〜５倍程度のものが用意さ
れている。
【００５０】クロック発生回路２２２の出力は、クロッ
クＢとしてホストＩ／Ｆ部２０、読出制御部１３に供給
する。又、クロック発生回路２２１の出力とクロック発
生回路２２２の出力を選択回路２２３で切替え、クロッ
クＡとしてエミュレーションＣＰＵ１５、停止トリガ条
件検出部１６、エミュレーションメモリ１８、書込制御
部１１に供給する。
クＢとしてホストＩ／Ｆ部２０、読出制御部１３に供給
する。又、クロック発生回路２２１の出力とクロック発
生回路２２２の出力を選択回路２２３で切替え、クロッ
クＡとしてエミュレーションＣＰＵ１５、停止トリガ条
件検出部１６、エミュレーションメモリ１８、書込制御
部１１に供給する。
【００５１】図３はトレースメモリ１０のブロック図で
ある。トレースメモリ１０は、書込制御部１１、デュア
ルポートメモリ１２、読出制御部１３から構成される。
書込制御部１１は、トレースデータ選択回路１１１、書
込データレジスタ（ＷＤＲ）１１２、書込アドレスカウ
ンタ（ＷＡ−ＣＴ）１１３、選択回路１１４、アクセス
制御（Ｗ）１１５を有す。
ある。トレースメモリ１０は、書込制御部１１、デュア
ルポートメモリ１２、読出制御部１３から構成される。
書込制御部１１は、トレースデータ選択回路１１１、書
込データレジスタ（ＷＤＲ）１１２、書込アドレスカウ
ンタ（ＷＡ−ＣＴ）１１３、選択回路１１４、アクセス
制御（Ｗ）１１５を有す。
【００５２】トレースデータ選択回路１１１は、ホスト
コンピュータ３がエミュレーション動作に先立ち、トレ
ース対象とするＩＣＥバス上の信号の組合せについてコ
マンドを発行するので、それに対応する信号組合せを選
択する。ＷＤＲ１１２でその出力を受けデュアルポート
メモリ１２への書込データとする。
コンピュータ３がエミュレーション動作に先立ち、トレ
ース対象とするＩＣＥバス上の信号の組合せについてコ
マンドを発行するので、それに対応する信号組合せを選
択する。ＷＤＲ１１２でその出力を受けデュアルポート
メモリ１２への書込データとする。
【００５３】ＷＡ−ＣＴ１１３は、１ワードの書込を行
う都度、インクリメントされるカウンタであり、その上
位部と下位部を切替え、デュアルポートメモリ１２のポ
ートＡのロウアドレス／カラムアドレスとし送出され
る。
う都度、インクリメントされるカウンタであり、その上
位部と下位部を切替え、デュアルポートメモリ１２のポ
ートＡのロウアドレス／カラムアドレスとし送出され
る。
【００５４】アクセス制御（Ｗ）１１５は、停止トリガ
条件検出部１６よりのトレース指示がオンであれば、ト
レースデータのＷＤＲ１１２への取り込み、デュアルポ
ートメモリ１２への書込、ＷＡ−ＣＴ１１３の更新を繰
り返し行う。又、それに伴って、ＲＡＳ（ロウアドレス
ストローブ）をＷＡ−ＣＴ１１３の上位部（ロウアドレ
ス）が更新されたサイクルに、ＣＡＳ（カラムアドレス
ストローブ）、ＷＥ（ライトイネーブル）信号を毎サイ
クルポートＡへ送出する。
条件検出部１６よりのトレース指示がオンであれば、ト
レースデータのＷＤＲ１１２への取り込み、デュアルポ
ートメモリ１２への書込、ＷＡ−ＣＴ１１３の更新を繰
り返し行う。又、それに伴って、ＲＡＳ（ロウアドレス
ストローブ）をＷＡ−ＣＴ１１３の上位部（ロウアドレ
ス）が更新されたサイクルに、ＣＡＳ（カラムアドレス
ストローブ）、ＷＥ（ライトイネーブル）信号を毎サイ
クルポートＡへ送出する。
【００５５】更に、毎サイクルの書込指示の１クロック
遅れの信号、トレース指示信号の立ち下がり検出信号
（１クロック間の信号）を、ＷＴ信号、ＥＮＤ信号とし
て、読出制御部１３に送る。
遅れの信号、トレース指示信号の立ち下がり検出信号
（１クロック間の信号）を、ＷＴ信号、ＥＮＤ信号とし
て、読出制御部１３に送る。
【００５６】デュアルポートメモリ１２は、ポートＡ、
Ｂの両ポートより、同時にアクセス可能なメモリであ
る。又、各ポートにページモードアクセス（ロウアドレ
スを保持し、カラムアドレスをインクリメントないしデ
クリメントしつつ、ＣＡＳパルスを連続的に入力し、ペ
ージ内の連続ワードに順次アクセス）出来る。サイズ
は、例えば４バイト＊ＩＫワード程度とする。
Ｂの両ポートより、同時にアクセス可能なメモリであ
る。又、各ポートにページモードアクセス（ロウアドレ
スを保持し、カラムアドレスをインクリメントないしデ
クリメントしつつ、ＣＡＳパルスを連続的に入力し、ペ
ージ内の連続ワードに順次アクセス）出来る。サイズ
は、例えば４バイト＊ＩＫワード程度とする。
【００５７】読出制御部１３は、読出データレジスタ
（ＲＤＲ）１３１、読出アドレスカウンタ（ＲＡ−Ｃ
Ｔ）１３２、選択回路１３３、アクセス制御（Ｒ）１３
４、同期化回路１３７、１３８、Ｕ／Ｄ−ＣＴ１３６を
有す。
（ＲＤＲ）１３１、読出アドレスカウンタ（ＲＡ−Ｃ
Ｔ）１３２、選択回路１３３、アクセス制御（Ｒ）１３
４、同期化回路１３７、１３８、Ｕ／Ｄ−ＣＴ１３６を
有す。
【００５８】ＲＤＲ１３１は、デュアルポートメモリ１
２のポートＢから読み出したデータを保持するレジスタ
でその出力は選択回路２０６を介し、ＤＴＲ２０１に送
られる。ＲＡ−ＣＴ１３２は、１ワードの読出を行う都
度、インクリメントされるカウンタであり、その上位部
と下位部を切替え、デュアルポートメモリ１２のポート
Ｂのロウアドレス／カラムアドレスとし送出される。
２のポートＢから読み出したデータを保持するレジスタ
でその出力は選択回路２０６を介し、ＤＴＲ２０１に送
られる。ＲＡ−ＣＴ１３２は、１ワードの読出を行う都
度、インクリメントされるカウンタであり、その上位部
と下位部を切替え、デュアルポートメモリ１２のポート
Ｂのロウアドレス／カラムアドレスとし送出される。
【００５９】同期化回路１３７は、アクセス制御（Ｗ）
１１５がクロックＡに同期して送出するＷＴ信号を、ク
ロックＢで動作するＵ／Ｄ−ＣＴ１３６のカウントアッ
プ入力として使用する為の同期化回路である。ＷＴ信号
をＦＦａ（フリップフロップａ）で受け、その出力をＦ
Ｆｂに受け、ＦＦａ出力と、ＦＦｂのコンプリメント出
力をＦＦｃのＤ１、Ｄ２に入力しクロックＢに同期した
パルス信号を得る。
１１５がクロックＡに同期して送出するＷＴ信号を、ク
ロックＢで動作するＵ／Ｄ−ＣＴ１３６のカウントアッ
プ入力として使用する為の同期化回路である。ＷＴ信号
をＦＦａ（フリップフロップａ）で受け、その出力をＦ
Ｆｂに受け、ＦＦａ出力と、ＦＦｂのコンプリメント出
力をＦＦｃのＤ１、Ｄ２に入力しクロックＢに同期した
パルス信号を得る。
【００６０】尚、図示してないが、ＦＦａ、ＦＦｂ、Ｆ
Ｆｃには動作クロックとしてクロックＢが入力され、又
ＦＦｃはＤ１とＤ２の論理積を内部にセットするＦＦで
ある。
Ｆｃには動作クロックとしてクロックＢが入力され、又
ＦＦｃはＤ１とＤ２の論理積を内部にセットするＦＦで
ある。
【００６１】同期化回路１３８は、前記ＥＮＤ信号の同
期化回路で、同期化回路１３７と同様の構成である。
期化回路で、同期化回路１３７と同様の構成である。
【００６２】アクセス制御（Ｒ）１３４は、Ｕ／Ｄ−Ｃ
Ｔ１３６のカウント値がゼロでなく、且つＲＤＹ−Ｈが
オンであれば、デュアルポートメモリ１２のポートＢよ
りトレースデータを読出しＲＤＲ１３１へのセット、Ｒ
Ａ−ＣＴ１３２の更新を繰り返し行う。
Ｔ１３６のカウント値がゼロでなく、且つＲＤＹ−Ｈが
オンであれば、デュアルポートメモリ１２のポートＢよ
りトレースデータを読出しＲＤＲ１３１へのセット、Ｒ
Ａ−ＣＴ１３２の更新を繰り返し行う。
【００６３】又、それに伴って、ＲＡ−ＣＴ上位部（ロ
ウアドレス）が更新されたサイクルでＲＡＳ信号を送出
し、ＲＡ−ＣＴ下位部（カラムアドレス）をインクリメ
ントする度にＣＡＳ信号をポートＢへ送出する。
ウアドレス）が更新されたサイクルでＲＡＳ信号を送出
し、ＲＡ−ＣＴ下位部（カラムアドレス）をインクリメ
ントする度にＣＡＳ信号をポートＢへ送出する。
【００６４】Ｕ／Ｄ−ＣＴ１３６は、例えばデュアルポ
ートメモリ１２のワードアドレスが１０ビットであれば
その上位に１ビットを加え合計１１ビットのアップダウ
ンカウンタである。又、ＵＰ（アップ）指示として同期
化ＷＴ信号を、ＤＷＮ（ダウン）指示としてアクセス制
御（Ｒ）１３４のＲＤ（読出）が入力されている。
ートメモリ１２のワードアドレスが１０ビットであれば
その上位に１ビットを加え合計１１ビットのアップダウ
ンカウンタである。又、ＵＰ（アップ）指示として同期
化ＷＴ信号を、ＤＷＮ（ダウン）指示としてアクセス制
御（Ｒ）１３４のＲＤ（読出）が入力されている。
【００６５】従って、その出力を上位からビット０、
１、・・、１０とすればカウント値がノットゼロ（ビッ
ト０〜１０がオール０でない）であれば読出すべきデー
タが有ることを示し、ビット０がデュアルポートメモリ
１２がフル（満杯）であることを示し、この時ビット１
〜１０がノットゼロであればオーバフロー（読出しが書
込に追随出来ず、読出し前に１Ｋ回先のデータが書き込
まれた）を示す。
１、・・、１０とすればカウント値がノットゼロ（ビッ
ト０〜１０がオール０でない）であれば読出すべきデー
タが有ることを示し、ビット０がデュアルポートメモリ
１２がフル（満杯）であることを示し、この時ビット１
〜１０がノットゼロであればオーバフロー（読出しが書
込に追随出来ず、読出し前に１Ｋ回先のデータが書き込
まれた）を示す。
【００６６】又、ビット０オフ、ビット１オン、ビット
２オフの組み合わせは１／２フルを示し、ビット０オ
フ、ビット１オン、ビット２オンの組み合わせは３／４
フルを示す。
２オフの組み合わせは１／２フルを示し、ビット０オ
フ、ビット１オン、ビット２オンの組み合わせは３／４
フルを示す。
【００６７】ＲＤＲ１３１へセットされたトレースデー
タは、ＤＴ−ＳＹＮＣ（データ同期）信号と共にホスト
Ｉ／Ｆ部２０を介し、ホストコンピュータ３に送出され
る。
タは、ＤＴ−ＳＹＮＣ（データ同期）信号と共にホスト
Ｉ／Ｆ部２０を介し、ホストコンピュータ３に送出され
る。
【００６８】尚、読出データをＲＤＲ１３１にセットす
る際、その上位１ビットには上記オーバフロー信号がセ
ットされ、トレースデータと共に送出される。
る際、その上位１ビットには上記オーバフロー信号がセ
ットされ、トレースデータと共に送出される。
【００６９】又、トレースデータとは別に、上記１／２
フル、３／４フル信号がステータスとして別ラインでホ
ストＩ／Ｆ部２０を経由し、ホストコンピュータ３に送
られる。
フル、３／４フル信号がステータスとして別ラインでホ
ストＩ／Ｆ部２０を経由し、ホストコンピュータ３に送
られる。
【００７０】次に、図４を参照し、ホストコンピュータ
３の、本発明のトレース装置に係わる要部の詳細構成を
説明する。ＩＣＥ接続アダプタ４０はＰＣＩ（ペリフェ
ラルコンポーネントインタコネクト）バスに接続された
ＤＭＡＣ４１と、ＦＩＦＯメモリ４６と、ＩＣＥ−Ｉ／
Ｆ部４７から構成される。ＩＣＥ−Ｉ／Ｆ部４７はＩＣ
Ｅ１のホストＩ／Ｆ部２０に接続されており、ＦＩＦＯ
メモリ４６の空きが有る限りＩＣＥ１へのＲＤＹ−Ｈ信
号をオンとし、送られて来るトレースデータを受信しＦ
ＩＦＯメモリ４６に書き込む。
３の、本発明のトレース装置に係わる要部の詳細構成を
説明する。ＩＣＥ接続アダプタ４０はＰＣＩ（ペリフェ
ラルコンポーネントインタコネクト）バスに接続された
ＤＭＡＣ４１と、ＦＩＦＯメモリ４６と、ＩＣＥ−Ｉ／
Ｆ部４７から構成される。ＩＣＥ−Ｉ／Ｆ部４７はＩＣ
Ｅ１のホストＩ／Ｆ部２０に接続されており、ＦＩＦＯ
メモリ４６の空きが有る限りＩＣＥ１へのＲＤＹ−Ｈ信
号をオンとし、送られて来るトレースデータを受信しＦ
ＩＦＯメモリ４６に書き込む。
【００７１】ＦＩＦＯメモリ４６は、例えば、４バイト
＊２５６ワード程度の先入れ先出しメモリで書込、読出
しの同時アクセスが可能なメモリである。
＊２５６ワード程度の先入れ先出しメモリで書込、読出
しの同時アクセスが可能なメモリである。
【００７２】ＷＣ（書込カウンタ）４８は、９ビットの
アップカウンタで、下位８ビットはＦＩＦＯメモリ４６
の書込アドレスとし、最上位ビットは、ＲＣ（読出カウ
ンタ）４５と比較し、空きワード数、バッファされたデ
ータのワード数を算出する為のビットである。
アップカウンタで、下位８ビットはＦＩＦＯメモリ４６
の書込アドレスとし、最上位ビットは、ＲＣ（読出カウ
ンタ）４５と比較し、空きワード数、バッファされたデ
ータのワード数を算出する為のビットである。
【００７３】ＤＭＡＣ４１は、上位部は転送バッファ３
４の先頭アドレスを保持し、下位部はデータ格納先の転
送バッファ内アドレスをインクリメントしつつ保持する
ＤＴＷポインタ４３と、ＤＭＡ転送前の設定でタリー
（転送ワード数）をプリセットされ、これを転送の都度
デクリメントするカウンタＴＣ４４と、ＦＩＦＯメモリ
４６の読出しアドレスと制御用の１ビットを保持するＲ
Ｃ（読出カウンタ）４５から構成される。
４の先頭アドレスを保持し、下位部はデータ格納先の転
送バッファ内アドレスをインクリメントしつつ保持する
ＤＴＷポインタ４３と、ＤＭＡ転送前の設定でタリー
（転送ワード数）をプリセットされ、これを転送の都度
デクリメントするカウンタＴＣ４４と、ＦＩＦＯメモリ
４６の読出しアドレスと制御用の１ビットを保持するＲ
Ｃ（読出カウンタ）４５から構成される。
【００７４】ＩＣＥ−Ｉ／Ｆ部４７は、ＷＣ４８の上位
１ビットがＲＣ４５の上位１ビットと一致している間は
無条件に、異なっていれば下位部分の値がＲＣ４５の下
位部分の値以下の場合に、ＦＩＦＯメモリ４６の空き有
りとする。
１ビットがＲＣ４５の上位１ビットと一致している間は
無条件に、異なっていれば下位部分の値がＲＣ４５の下
位部分の値以下の場合に、ＦＩＦＯメモリ４６の空き有
りとする。
【００７５】ＤＭＡＣ４１はＲＣ４５の上位１ビットが
ＷＣ４８の上位１ビットと異なっている間は無条件に、
一致していれば下位部分の値がＷＣ４８の下位部分の値
以下でＦＩＦＯメモリ４６に読出対象データ有りとす
る。対象データのワード数はＷＣ４８−ＲＣ４５により
求められる。
ＷＣ４８の上位１ビットと異なっている間は無条件に、
一致していれば下位部分の値がＷＣ４８の下位部分の値
以下でＦＩＦＯメモリ４６に読出対象データ有りとす
る。対象データのワード数はＷＣ４８−ＲＣ４５により
求められる。
【００７６】ＤＭＡＣ４１はＴＣ４４のカウント値が
「０」でなく、後述のＥＮＤステータス受信後の転送を
完了した状態でなければ、前記対象データワード数がＰ
ＣＩバスを使用する１回の転送当たりのワード数（例え
ば３２ワード）以上かを検出する。
「０」でなく、後述のＥＮＤステータス受信後の転送を
完了した状態でなければ、前記対象データワード数がＰ
ＣＩバスを使用する１回の転送当たりのワード数（例え
ば３２ワード）以上かを検出する。
【００７７】該検出がされるとバス制御７３にバス使用
要求を送出し、受け付けられると、ＤＴＷポインタ値を
付随アドレスとする、メモリライトコマンドを送出し、
後続サイクルから、ＦＩＦＯメモリ４６から読出したデ
ータを主メモリ３０に転送する。この転送は主メモリ３
０のターゲットレディを確認しつつ３２ワードが連続的
に転送される。この様にし、ＩＣＥ制御ソフトウェア３
１により設定された１回のＤＭＡ転送は、例えば３２ワ
ード単位のバースト転送を多数回行うことで実行され
る。
要求を送出し、受け付けられると、ＤＴＷポインタ値を
付随アドレスとする、メモリライトコマンドを送出し、
後続サイクルから、ＦＩＦＯメモリ４６から読出したデ
ータを主メモリ３０に転送する。この転送は主メモリ３
０のターゲットレディを確認しつつ３２ワードが連続的
に転送される。この様にし、ＩＣＥ制御ソフトウェア３
１により設定された１回のＤＭＡ転送は、例えば３２ワ
ード単位のバースト転送を多数回行うことで実行され
る。
【００７８】ＣＭＤ／ＳＴ（コマンド／ステータス）処
理部４２は、ＩＣＥ制御ソフトウェア３１からＩＣＥ１
への操作コマンドをＰＣＩバスを通じ下り方向データと
して受信し、ＩＣＥ−Ｉ／Ｆ部４７を通じＩＣＥ１に送
出する。又、ＩＣＥ１よりトレース動作中に送出される
前記１／２フル、３／４フル等のステータス信号を、Ｉ
ＣＥ−Ｉ／Ｆ部４７経由で受け内部のレジスタに保持す
る。
理部４２は、ＩＣＥ制御ソフトウェア３１からＩＣＥ１
への操作コマンドをＰＣＩバスを通じ下り方向データと
して受信し、ＩＣＥ−Ｉ／Ｆ部４７を通じＩＣＥ１に送
出する。又、ＩＣＥ１よりトレース動作中に送出される
前記１／２フル、３／４フル等のステータス信号を、Ｉ
ＣＥ−Ｉ／Ｆ部４７経由で受け内部のレジスタに保持す
る。
【００７９】又、ＩＣＥ−Ｉ／Ｆ部４７はステータスと
してＥＮＤ信号を受信するが、この信号はＦＩＦＯメモ
リ４６を通じてＤＭＡＣ４１に受信される。
してＥＮＤ信号を受信するが、この信号はＦＩＦＯメモ
リ４６を通じてＤＭＡＣ４１に受信される。
【００８０】ＤＭＡＣ４１が毎回のＤＭＡ転送終了をＩ
ＣＥ制御ソフトウェア３１に割込みで通知し、受け付け
られた際に、転送のステータスがチェックされるが、同
時に上記フル信号、ＥＮＤ信号も読み取られる。
ＣＥ制御ソフトウェア３１に割込みで通知し、受け付け
られた際に、転送のステータスがチェックされるが、同
時に上記フル信号、ＥＮＤ信号も読み取られる。
【００８１】デバイスコントローラ５０は、ＰＣＩバス
に接続されたＤＭＡＣ５１、ＦＩＦＯメモリ（データ）
５６Ｄ、ＦＩＦＯメモリ（コマンド）５６Ｃ、デバイス
−Ｉ／Ｆ部５７より構成される。
に接続されたＤＭＡＣ５１、ＦＩＦＯメモリ（データ）
５６Ｄ、ＦＩＦＯメモリ（コマンド）５６Ｃ、デバイス
−Ｉ／Ｆ部５７より構成される。
【００８２】ＤＭＡＣ５１は、ＤＴＲポインタ５２Ｄ、
ＣＭＤポインタ５２Ｃ、ＴＣ５４、ＷＣ−Ｄ５５Ｄ、Ｗ
Ｃ−Ｃ５５Ｃを有す。
ＣＭＤポインタ５２Ｃ、ＴＣ５４、ＷＣ−Ｄ５５Ｄ、Ｗ
Ｃ−Ｃ５５Ｃを有す。
【００８３】ＤＴＲポインタ５２Ｄは、上位部は転送バ
ッファ３４の先頭アドレスを保持し、下位部はデータを
読み出す転送バッファ３４内のアドレスをインクリメン
トしつつ保持する。
ッファ３４の先頭アドレスを保持し、下位部はデータを
読み出す転送バッファ３４内のアドレスをインクリメン
トしつつ保持する。
【００８４】同様に、ＣＭＤポインタ５２Ｃも、ＣＭＤ
（コマンド）バッファ３９の読み出しアドレスをインク
リメントしつつ保持する。
（コマンド）バッファ３９の読み出しアドレスをインク
リメントしつつ保持する。
【００８５】ＴＣ５４は、転送バッファ３４読出しのＤ
ＭＡ転送前の設定でタリー（転送ワード数）がプリセッ
トされ、これを転送の都度デクリメントするカウンタで
ある。
ＭＡ転送前の設定でタリー（転送ワード数）がプリセッ
トされ、これを転送の都度デクリメントするカウンタで
ある。
【００８６】ＷＣ−Ｄ（書込カウンタ−データ用）５５
Ｄは、ＦＩＦＯメモリ（データ）５６Ｄの書込アドレス
とその上位ビットを保持、インクリメントするカウンタ
であり、同様にＷＣ−Ｃ（書込カウンタ−コマンド用）
５５Ｃは、ＦＩＦＯメモリ（コマンド）５６Ｃの書込ア
ドレスとその上位ビットを保持、インクリメントするカ
ウンタである。
Ｄは、ＦＩＦＯメモリ（データ）５６Ｄの書込アドレス
とその上位ビットを保持、インクリメントするカウンタ
であり、同様にＷＣ−Ｃ（書込カウンタ−コマンド用）
５５Ｃは、ＦＩＦＯメモリ（コマンド）５６Ｃの書込ア
ドレスとその上位ビットを保持、インクリメントするカ
ウンタである。
【００８７】ＦＩＦＯメモリ（データ）５６Ｄ、ＦＩＦ
Ｏメモリ（コマンド）５６Ｃのそれぞれは書込、読出し
が同時に可能なＦＩＦＯで、容量は例えば、それぞれ４
バイト＊２５６ワード、８バイト＊２ワードである。
Ｏメモリ（コマンド）５６Ｃのそれぞれは書込、読出し
が同時に可能なＦＩＦＯで、容量は例えば、それぞれ４
バイト＊２５６ワード、８バイト＊２ワードである。
【００８８】デバイスＩ／Ｆ部５７は、ファイルデバイ
ス６０にデータ、コマンドを送出する。ＲＣ−Ｄ５８
Ｄ、ＲＣ−Ｃ５８ＣはそれぞれＦＩＦＯメモリ５６Ｄ、
ＦＩＦＯメモリ５６Ｃの読出しアドレスカウンタであ
る。
ス６０にデータ、コマンドを送出する。ＲＣ−Ｄ５８
Ｄ、ＲＣ−Ｃ５８ＣはそれぞれＦＩＦＯメモリ５６Ｄ、
ＦＩＦＯメモリ５６Ｃの読出しアドレスカウンタであ
る。
【００８９】ＤＭＡＣ５１は、ＴＣ５４が「０」でなけ
れば、（ＷＣ−Ｄ）−（ＲＣ−Ｄ）が例えば３２以上
（ＦＩＦＯメモリ５６Ｄの空きが３２ワード以上）を検
出し、バス制御７３にバス使用要求を送出し、受け付け
られると、ＤＴＲポインタ値を付随アドレスとする、メ
モリリードコマンドを送出し、後続サイクルから、転送
バッファ３４から読み出したデータをＦＩＦＯメモリ５
６Ｄに転送する。
れば、（ＷＣ−Ｄ）−（ＲＣ−Ｄ）が例えば３２以上
（ＦＩＦＯメモリ５６Ｄの空きが３２ワード以上）を検
出し、バス制御７３にバス使用要求を送出し、受け付け
られると、ＤＴＲポインタ値を付随アドレスとする、メ
モリリードコマンドを送出し、後続サイクルから、転送
バッファ３４から読み出したデータをＦＩＦＯメモリ５
６Ｄに転送する。
【００９０】予め設定された所定のセクタ数、例えば１
セクタのデータ転送を終えると、ＣＭＤバッファ３９か
らＦＩＦＯメモリ（ＣＭＤ）５６Ｃへのコマンド情報を
転送する。
セクタのデータ転送を終えると、ＣＭＤバッファ３９か
らＦＩＦＯメモリ（ＣＭＤ）５６Ｃへのコマンド情報を
転送する。
【００９１】主メモリ３０上の構成要素及びその概要
は、前述の通りであるが特徴について補足説明する。ト
レースデータファイル６１は、ファイルデバイス６０の
極力連続するエリアに割り付けるが、ファイルデバイス
６０にデータ格納時、回転待ち及び短いシーク完了待ち
は起こり得る。
は、前述の通りであるが特徴について補足説明する。ト
レースデータファイル６１は、ファイルデバイス６０の
極力連続するエリアに割り付けるが、ファイルデバイス
６０にデータ格納時、回転待ち及び短いシーク完了待ち
は起こり得る。
【００９２】従って、転送バッファ３４は、ＩＣＥ１で
のトレースデータの転送レートが所定値以上の場合に、
前記待ち時間による溢れが起きない様に充分な容量を持
つ。
のトレースデータの転送レートが所定値以上の場合に、
前記待ち時間による溢れが起きない様に充分な容量を持
つ。
【００９３】例えば、ＤＭＡＣ５１がＵｌｔｒａＤＭＡ
６６と呼ばれる最大転送レートが６６メガバイト／秒の
ディスクアクセスインタフェースであれば、これの実効
的な平均転送レートは５０メガバイト／秒とし、間欠的
に発生するファイルデバイス６０での回転待ち時間を３
ミリ秒とすれば、一回の待ちで１５０キロバイトのデー
タが貯まることになる。
６６と呼ばれる最大転送レートが６６メガバイト／秒の
ディスクアクセスインタフェースであれば、これの実効
的な平均転送レートは５０メガバイト／秒とし、間欠的
に発生するファイルデバイス６０での回転待ち時間を３
ミリ秒とすれば、一回の待ちで１５０キロバイトのデー
タが貯まることになる。
【００９４】ここで、シリンダ当たりのセクタ数が平均
２４００（４００セクタ／トラック＊６面）とし、５１
２バイト／セクタとすればシリンダ当たりのデータサイ
ズは１．２メガバイト／シリンダとなる。上記５０メガ
バイトは４２シリンダに相当する。
２４００（４００セクタ／トラック＊６面）とし、５１
２バイト／セクタとすればシリンダ当たりのデータサイ
ズは１．２メガバイト／シリンダとなる。上記５０メガ
バイトは４２シリンダに相当する。
【００９５】ワーストケースで２シリンダ分のライトに
対し１回の回転待ちが生じたとすれば、５０メガバイト
のライトでは２１回の回転待ちとなり、３．１５メガバ
イト（１５０キロバイト＊２１）のバッファが必要とな
る。
対し１回の回転待ちが生じたとすれば、５０メガバイト
のライトでは２１回の回転待ちとなり、３．１５メガバ
イト（１５０キロバイト＊２１）のバッファが必要とな
る。
【００９６】次に、転送処理部３３は、ＩＣＥ１のトレ
ース動作を行う際に、サンプリングレートが所定値以上
であれば、事前にトレースデータファイルを作成し、ダ
ミーデータをライトし、クラスタアドレス情報３７の作
成をファイルＭＮＧ（マネージャ）３６に指示する。
ース動作を行う際に、サンプリングレートが所定値以上
であれば、事前にトレースデータファイルを作成し、ダ
ミーデータをライトし、クラスタアドレス情報３７の作
成をファイルＭＮＧ（マネージャ）３６に指示する。
【００９７】ファイルＭＮＧ（マネージャ）３６は事前
作成されたファイルのＦＡＴ（ファイルアロケーション
テーブル）にアクセスし、ファイルのデータブロック０
から順次各データブロックのファイルデバイス６０での
物理アドレス（ヘッド番号、シリンダアドレス、セクタ
アドレス）を得る。
作成されたファイルのＦＡＴ（ファイルアロケーション
テーブル）にアクセスし、ファイルのデータブロック０
から順次各データブロックのファイルデバイス６０での
物理アドレス（ヘッド番号、シリンダアドレス、セクタ
アドレス）を得る。
【００９８】そして、事前作成されたトレースデータフ
ァイルの、各データブロックのファイルデバイス６０で
の物理アドレス（ヘッド番号、シリンダアドレス、セク
タアドレス）をデータブロック番号に対応してこの番号
の昇順で保持するクラスタアドレス情報３７を作成す
る。
ァイルの、各データブロックのファイルデバイス６０で
の物理アドレス（ヘッド番号、シリンダアドレス、セク
タアドレス）をデータブロック番号に対応してこの番号
の昇順で保持するクラスタアドレス情報３７を作成す
る。
【００９９】次に、転送処理部３３は、ＨＤドライバ３
８にＣＭＤ（コマンド）バッファ３９の事前作成を指示
する。ＨＤドライバ３８は、クラスタアドレス情報３７
の写しを得て、この各エントリの物理アドレスにロング
ライトコマンドを示すコマンドコード、書き込みセクタ
数を付加した一連のコマンド情報をコマンドバッファ３
９に格納する。
８にＣＭＤ（コマンド）バッファ３９の事前作成を指示
する。ＨＤドライバ３８は、クラスタアドレス情報３７
の写しを得て、この各エントリの物理アドレスにロング
ライトコマンドを示すコマンドコード、書き込みセクタ
数を付加した一連のコマンド情報をコマンドバッファ３
９に格納する。
【０１００】ここで事前作成したファイルは、このファ
イルに実際のトレースデータを上書きする為のものであ
る。又、各データブロックのファイルデバイス６０での
格納先を事前に得ているため、トレースデータファイル
のデータエリアアクセス中にシリンダアドレスが相当異
なるＦＡＴエリアへのアクセスを回避し、数ｍ秒〜十数
ｍ秒の待ちを伴う、長いシーク動作を大幅に無くせる。
イルに実際のトレースデータを上書きする為のものであ
る。又、各データブロックのファイルデバイス６０での
格納先を事前に得ているため、トレースデータファイル
のデータエリアアクセス中にシリンダアドレスが相当異
なるＦＡＴエリアへのアクセスを回避し、数ｍ秒〜十数
ｍ秒の待ちを伴う、長いシーク動作を大幅に無くせる。
【０１０１】又、転送処理部３３は、トレースデータの
転送バッファ３４へのロード、転送バッファ３４からフ
ァイルデバイス６０への書込において、転送バッファ３
４の１／２フル、３／４フル信号、及びデュアルポート
メモリ１２の１／２フル、３／４フルステータスに応じ
て、ＤＭＡＣ４１、５１へのＤＭＡ転送設定時のＴＣ４
４、ＴＣ５４の設定値を調整し、転送バッファ３４及び
デュアルポートメモリ１２でのオバーフロー（溢れ）を
回避する。
転送バッファ３４へのロード、転送バッファ３４からフ
ァイルデバイス６０への書込において、転送バッファ３
４の１／２フル、３／４フル信号、及びデュアルポート
メモリ１２の１／２フル、３／４フルステータスに応じ
て、ＤＭＡＣ４１、５１へのＤＭＡ転送設定時のＴＣ４
４、ＴＣ５４の設定値を調整し、転送バッファ３４及び
デュアルポートメモリ１２でのオバーフロー（溢れ）を
回避する。
【０１０２】即ち、ファイルデバイス６０での回転待ち
等で転送バッファ３４が１／２フル或いは３／４フルに
なれば、デュアルポートメモリ１２が１／２フルでない
限り、ＴＣ５４へのタリー設定値をＴＣ４４の設定値の
例えば１．１倍或いは１．２倍とし格納バッファのフル
状態を低減するように制御する。
等で転送バッファ３４が１／２フル或いは３／４フルに
なれば、デュアルポートメモリ１２が１／２フルでない
限り、ＴＣ５４へのタリー設定値をＴＣ４４の設定値の
例えば１．１倍或いは１．２倍とし格納バッファのフル
状態を低減するように制御する。
【０１０３】ここで、トレースメモリ１０への書込動
作、読出動作の要点のみを図５（Ａ）、（Ｂ）に纏めて
おく。又、図６の（Ａ）はＤＭＡ（転送バッファ書込）
動作の要点を纏めたもので、（Ｂ）は転送バッファ読
出、ファイルデバイスへの書込動作の要点を纏めたもの
である。
作、読出動作の要点のみを図５（Ａ）、（Ｂ）に纏めて
おく。又、図６の（Ａ）はＤＭＡ（転送バッファ書込）
動作の要点を纏めたもので、（Ｂ）は転送バッファ読
出、ファイルデバイスへの書込動作の要点を纏めたもの
である。
【０１０４】次に、本実施形態の動作について図面を参
照し説明する。図７〜図９に、ＩＣＥ制御ソフトウェア
３１が、エミュレーション及びトレースの為の利用者に
よる操作入力を受け、トレースデータ格納の為の事前準
備をしＩＣＥ１のエミュレション動作を起動し、ＩＣＥ
１から送られるトレースデータ、ステータスを受けＩＣ
Ｅ接続アダプタ４０、デバイスコントローラ５０を制御
しながらトレースデータを転送バッファ３４でバッファ
しながらファイルデバイス６０に格納する一連の処理動
作を示す。
照し説明する。図７〜図９に、ＩＣＥ制御ソフトウェア
３１が、エミュレーション及びトレースの為の利用者に
よる操作入力を受け、トレースデータ格納の為の事前準
備をしＩＣＥ１のエミュレション動作を起動し、ＩＣＥ
１から送られるトレースデータ、ステータスを受けＩＣ
Ｅ接続アダプタ４０、デバイスコントローラ５０を制御
しながらトレースデータを転送バッファ３４でバッファ
しながらファイルデバイス６０に格納する一連の処理動
作を示す。
【０１０５】図７を参照し、ＩＣＥ制御ソフトウェア３
１は利用者の操作入力に基づき、ＩＣＥ１をリセット
後、エミュレーションメモリ１８にターゲットプログラ
ムを書き込む。又、トレースを開始するトリガ条件、ト
レースを停止する条件をトリガ停止条件検出部１６に設
定し、トレースデータの選択設定をする。
１は利用者の操作入力に基づき、ＩＣＥ１をリセット
後、エミュレーションメモリ１８にターゲットプログラ
ムを書き込む。又、トレースを開始するトリガ条件、ト
レースを停止する条件をトリガ停止条件検出部１６に設
定し、トレースデータの選択設定をする。
【０１０６】これらは、ＩＣＥ制御ソフトウェア３１
が、ＩＣＥ接続アダプタ４０を介し、ＩＣＥ１のホスト
Ｉ／Ｆ部２０にコマンドと書込みデータ或いは設定デー
タを送出することで実行される。
が、ＩＣＥ接続アダプタ４０を介し、ＩＣＥ１のホスト
Ｉ／Ｆ部２０にコマンドと書込みデータ或いは設定デー
タを送出することで実行される。
【０１０７】次に、トレースモードを利用者に入力要求
する。その結果、長時間トレース即ちデュアルポートメ
モリ１２の容量に収まり、これへの１回の記録を、トレ
ースデータとするのでなく、デュアルポートメモリ１２
を循環して繰返し使用し、ファイルデバイス６０のファ
イルに記録するモードが指定されると、モードフラグ
（長時間）１３５をオンにする。
する。その結果、長時間トレース即ちデュアルポートメ
モリ１２の容量に収まり、これへの１回の記録を、トレ
ースデータとするのでなく、デュアルポートメモリ１２
を循環して繰返し使用し、ファイルデバイス６０のファ
イルに記録するモードが指定されると、モードフラグ
（長時間）１３５をオンにする。
【０１０８】長時間トレースモードであれば、ＩＣＥ制
御ソフトウェア３１は次にサンプリングレート（ＳＲＡ
ＴＥ）トレース予測時間（ＴＴＩＭＥ）を利用者の入力
操作により取得する。上記トレースデータの選択指定に
より、トレースデータのバイト幅を得る。これをＴＷＤ
とすると、ＴＷＤ＊ＳＲＡＴＥ（単位はバイト／秒）を
転送レートとする。
御ソフトウェア３１は次にサンプリングレート（ＳＲＡ
ＴＥ）トレース予測時間（ＴＴＩＭＥ）を利用者の入力
操作により取得する。上記トレースデータの選択指定に
より、トレースデータのバイト幅を得る。これをＴＷＤ
とすると、ＴＷＤ＊ＳＲＡＴＥ（単位はバイト／秒）を
転送レートとする。
【０１０９】又、ＴＷＤ＊ＳＲＡＴＥ＊ＴＴＩＭＥをデ
ータサイズとする。そして転送レート、データサイズに
応じて、バッファサイズを決め、主メモリ３０上に転送
バッファ３４を作成する。
ータサイズとする。そして転送レート、データサイズに
応じて、バッファサイズを決め、主メモリ３０上に転送
バッファ３４を作成する。
【０１１０】次に転送レートが所定値以上であれば、フ
ァイルデバイス６０（大容量記憶）のデフラグを実行す
る。デフラグとはファイルデバイス６０に複数のファイ
ルが存在する場合、各ファイルのデータがファイルデバ
イス６０の記録媒体（ディスク）上で、入り組んで離散
的に記録されている状態を、各ファイルのエリアが連続
する様記録し直す操作である。
ァイルデバイス６０（大容量記憶）のデフラグを実行す
る。デフラグとはファイルデバイス６０に複数のファイ
ルが存在する場合、各ファイルのデータがファイルデバ
イス６０の記録媒体（ディスク）上で、入り組んで離散
的に記録されている状態を、各ファイルのエリアが連続
する様記録し直す操作である。
【０１１１】新規名（ＴＤＸＸ）を生成し、これと上記
計算したデータサイズを、ファイルＭＮＧ３６に渡し、
トレースデータファイル６１を事前に作成する。このと
きデフラグにより、それまでの既存ファイルを包含する
エリアに離散的に存在していた空きエリアは消滅してい
るため、新規ファイルは連続エリアに定義される。そし
て、トレースデータファイル６１にデータサイズ分のダ
ミーデータの書き込みを行う。
計算したデータサイズを、ファイルＭＮＧ３６に渡し、
トレースデータファイル６１を事前に作成する。このと
きデフラグにより、それまでの既存ファイルを包含する
エリアに離散的に存在していた空きエリアは消滅してい
るため、新規ファイルは連続エリアに定義される。そし
て、トレースデータファイル６１にデータサイズ分のダ
ミーデータの書き込みを行う。
【０１１２】トレースデータファイルのＦＡＴ情報を主
メモリ３０にコピーし、これを解析し、前述のクラスタ
アドレス情報３７を作成する。
メモリ３０にコピーし、これを解析し、前述のクラスタ
アドレス情報３７を作成する。
【０１１３】トレースデータファイルのデータの先頭の
シリンダへヘッドを移動させておく為のシークコマンド
を実行する。
シリンダへヘッドを移動させておく為のシークコマンド
を実行する。
【０１１４】ＤＭＡＣ４１の転送準備設定（ＤＴＷポイ
ンタ、ＴＣＡの設定）を行なった後、ＩＣＥ１にクロッ
ク切替コマンドを送り、エミュレーションＣＰＵ１５を
リセットアンドスタートするコマンドを送る。これによ
り、エミュレーション動作が開始され、トリガ条件が検
出された時点で、トレースが開始される。
ンタ、ＴＣＡの設定）を行なった後、ＩＣＥ１にクロッ
ク切替コマンドを送り、エミュレーションＣＰＵ１５を
リセットアンドスタートするコマンドを送る。これによ
り、エミュレーション動作が開始され、トリガ条件が検
出された時点で、トレースが開始される。
【０１１５】これに伴って、デュアルポートメモリ１２
へのトレースデータの書込、読出、ＩＣＥ−Ｉ／Ｆ部４
７とＤＭＡＣ４１による、トレースデータの転送バッフ
ァ３４へのロード、ＤＭＡＣ５１とデバイス−Ｉ／Ｆ部
５７による、転送バッファ３４からの読出、ファイルデ
バイス６０への送出、ファイルデバイス６０でのトレー
スデータファイル（ＴＤＸＸ）への上書きが行われる。
へのトレースデータの書込、読出、ＩＣＥ−Ｉ／Ｆ部４
７とＤＭＡＣ４１による、トレースデータの転送バッフ
ァ３４へのロード、ＤＭＡＣ５１とデバイス−Ｉ／Ｆ部
５７による、転送バッファ３４からの読出、ファイルデ
バイス６０への送出、ファイルデバイス６０でのトレー
スデータファイル（ＴＤＸＸ）への上書きが行われる。
【０１１６】図８に移り説明を続ける。ＩＣＥ制御ソフ
トウェア３１は、ＤＭＡＣ５１に設定したＴＣの累計が
前記データサイズ分に達した場合、又ＫＢＤドライバか
ら割込があり、割り込みに伴う指示データ（ＫＢＤから
の入力情報）が、トレース終了指示であれば、ＩＣＥ１
へトレース終了コマンドを送出する。
トウェア３１は、ＤＭＡＣ５１に設定したＴＣの累計が
前記データサイズ分に達した場合、又ＫＢＤドライバか
ら割込があり、割り込みに伴う指示データ（ＫＢＤから
の入力情報）が、トレース終了指示であれば、ＩＣＥ１
へトレース終了コマンドを送出する。
【０１１７】ＩＣＥ制御ソフトウェア３１は、上記トレ
ース終了条件検出前、後に拘わらず、ＤＭＡＣ４１から
のＤＭＡ終了割込と、ＨＤドライバ３８からの終了割込
（ＤＭＡＣ５１はＨＤドライバ３８を通じて制御するの
で毎回の転送終了通知のソフトウェア割込はＨＤドライ
バ３８から受ける）を常時受け付け、それぞれに次回の
ＤＭＡ転送を指示する。
ース終了条件検出前、後に拘わらず、ＤＭＡＣ４１から
のＤＭＡ終了割込と、ＨＤドライバ３８からの終了割込
（ＤＭＡＣ５１はＨＤドライバ３８を通じて制御するの
で毎回の転送終了通知のソフトウェア割込はＨＤドライ
バ３８から受ける）を常時受け付け、それぞれに次回の
ＤＭＡ転送を指示する。
【０１１８】即ち、ＤＭＡＣ４１からのＤＭＡ終了割込
を受けると、ＤＴＷポインタ４３、ステータスレジスタ
の値を読出す。ＥＮＤステータスは自身のＥＮＤ１フラ
グにコピーする。次にＥＮＤ１がオフであれば、転送バ
ッファ３４がフルでないことを確認し、ＤＭＡＣ４１の
ＴＣ４４にＴＣＡを設定し、次回のＤＭＡ転送を起動す
る。
を受けると、ＤＴＷポインタ４３、ステータスレジスタ
の値を読出す。ＥＮＤステータスは自身のＥＮＤ１フラ
グにコピーする。次にＥＮＤ１がオフであれば、転送バ
ッファ３４がフルでないことを確認し、ＤＭＡＣ４１の
ＴＣ４４にＴＣＡを設定し、次回のＤＭＡ転送を起動す
る。
【０１１９】又、ＨＤドライバ３８からの終了割込み
か、或いはＨＤドライバ３８を一度も起動してない状態
であれば、ＤＴＷ−ＤＴＲがＴＣＢ基準値以上である
か、ＥＮＤ１オンであれば、転送バッファ３４の１／２
フル、３／４フル、デュアルポートメモリ１２の１／２
フル、３／４フルによりＴＣＢを決定する。
か、或いはＨＤドライバ３８を一度も起動してない状態
であれば、ＤＴＷ−ＤＴＲがＴＣＢ基準値以上である
か、ＥＮＤ１オンであれば、転送バッファ３４の１／２
フル、３／４フル、デュアルポートメモリ１２の１／２
フル、３／４フルによりＴＣＢを決定する。
【０１２０】例えば通常はＴＣＢ＝ＴＣＡとし、転送バ
ッファ３４が１／２フルでデュアルポートメモリ１２が
１／２フルでなければ、ＴＣＢ＝１．１＊ＴＣＡとす
る。（そして、この後、デュアルポートメモリ１２が１
／２フルになった時点でＴＣＢ＝ＴＣＡに戻す。）上記
ＴＣＢと、次回の最初のデータブロック番号、ロングラ
イト指示とをＨＤドライバ３８に渡す。又、ＥＮＤ１フ
ラグをＥＮＤ２フラグにコピーする（ＥＮＤ１フラグが
オンであれば、最後のトレースデータを受信した状態か
ら、これのファイルデバイス６０へのライトを行った状
態に遷移させる）。
ッファ３４が１／２フルでデュアルポートメモリ１２が
１／２フルでなければ、ＴＣＢ＝１．１＊ＴＣＡとす
る。（そして、この後、デュアルポートメモリ１２が１
／２フルになった時点でＴＣＢ＝ＴＣＡに戻す。）上記
ＴＣＢと、次回の最初のデータブロック番号、ロングラ
イト指示とをＨＤドライバ３８に渡す。又、ＥＮＤ１フ
ラグをＥＮＤ２フラグにコピーする（ＥＮＤ１フラグが
オンであれば、最後のトレースデータを受信した状態か
ら、これのファイルデバイス６０へのライトを行った状
態に遷移させる）。
【０１２１】ＨＤドライバ３８は、ＤＭＡＣ５１のＴＣ
５４に、ＴＣＢを設定しＤＭＡ起動する。次に、ＩＣＥ
制御ソフトウェア３１は、ＥＮＤ２フラグがオフでかつ
ＥＮＤ１フラグオフであれば、上記の終了条件か或い
は、ＤＭＡＣ４１からの終了割込、或いはＨＤドライバ
３８からの終了割込を待つ状態に戻り、条件検出、割込
でそれぞれ前記対応動作を繰り返す。
５４に、ＴＣＢを設定しＤＭＡ起動する。次に、ＩＣＥ
制御ソフトウェア３１は、ＥＮＤ２フラグがオフでかつ
ＥＮＤ１フラグオフであれば、上記の終了条件か或い
は、ＤＭＡＣ４１からの終了割込、或いはＨＤドライバ
３８からの終了割込を待つ状態に戻り、条件検出、割込
でそれぞれ前記対応動作を繰り返す。
【０１２２】ＥＮＤ２フラグがオフでかつＥＮＤ１フラ
グオンであれば、ＨＤドライバ３８からの終了割込を待
ち、対応割込で前記最後のデータのＨＤ６０への書込動
作を行う。ＥＮＤ２フラグがオンであれば、ＨＤドライ
バ３８からの終了割込を受けると後処理に移行する。図
９に移り、後処理を説明する。トレースデータファイル
６１のデータレコードを読出しながらＯＶＦＬビットが
オンになっているレコードを検出し、最初と最後のレコ
ード番号を所定エリアに記憶する。そしてトレース終了
の旨を画面表示し、長時間トレースモードであればトレ
ースデータファイル名（ＴＤＸＸ）も表示する。又、Ｏ
ＶＦＬオンであれば、最初と最後のデータブロック番号
を表示するし、利用者に、これらのデータブロック番号
の前に、デュアルポートメモリ１２の容量分の記録され
なかったデータがあることを通知する。
グオンであれば、ＨＤドライバ３８からの終了割込を待
ち、対応割込で前記最後のデータのＨＤ６０への書込動
作を行う。ＥＮＤ２フラグがオンであれば、ＨＤドライ
バ３８からの終了割込を受けると後処理に移行する。図
９に移り、後処理を説明する。トレースデータファイル
６１のデータレコードを読出しながらＯＶＦＬビットが
オンになっているレコードを検出し、最初と最後のレコ
ード番号を所定エリアに記憶する。そしてトレース終了
の旨を画面表示し、長時間トレースモードであればトレ
ースデータファイル名（ＴＤＸＸ）も表示する。又、Ｏ
ＶＦＬオンであれば、最初と最後のデータブロック番号
を表示するし、利用者に、これらのデータブロック番号
の前に、デュアルポートメモリ１２の容量分の記録され
なかったデータがあることを通知する。
【０１２３】図７に戻り、長時間トレースが指定されな
ければ、トレースデータの転送準備は行わず、ＩＣＥ１
のクロックを切替え、エミュレーション起動する。開始
条件を検出し、トレースが開始され、デュアルポートメ
モリ１２へ書き込まれるが、短時間で、トレース乃至エ
ミュレーションを終了する設定であるため、直ぐにトレ
ースを終了する。
ければ、トレースデータの転送準備は行わず、ＩＣＥ１
のクロックを切替え、エミュレーション起動する。開始
条件を検出し、トレースが開始され、デュアルポートメ
モリ１２へ書き込まれるが、短時間で、トレース乃至エ
ミュレーションを終了する設定であるため、直ぐにトレ
ースを終了する。
【０１２４】図９に移り、所定時間経過後、コマンドで
読出制御部１３よりステータスを読み出す。ＥＮＤがオ
ンであれば、コマンドによりトレースデータをデュアル
ポートメモリ１２より読出し、主メモリ３０にアップロ
ードする。そしてＥＮＤステータス、トレースデータを
画面表示する。
読出制御部１３よりステータスを読み出す。ＥＮＤがオ
ンであれば、コマンドによりトレースデータをデュアル
ポートメモリ１２より読出し、主メモリ３０にアップロ
ードする。そしてＥＮＤステータス、トレースデータを
画面表示する。
【０１２５】
【発明の効果】本発明のトレースシステムは、記録され
たトレースデータをホストコンピュータのより大きな記
憶装置へ逐次転送する事により、インサーキットエミュ
レータに搭載しているトレースメモリの容量を越えた長
時間のトレースが出来る効果を有す。
たトレースデータをホストコンピュータのより大きな記
憶装置へ逐次転送する事により、インサーキットエミュ
レータに搭載しているトレースメモリの容量を越えた長
時間のトレースが出来る効果を有す。
【０１２６】又、トレースメモリとして、書込、読出が
並行して行えるデュアルポートメモリを使用し、ターゲ
ットのクロックに同期したクロックサイクルで制御され
るデュアルポートメモリの書込制御部からの書込、終了
信号を読出制御部のクロックに同期化し、デュアルポー
トメモリの読出、バッファフル制御を行っているので、
ターゲットのクロックに合わせて、エミュレーション動
作するエミュレーション動作クロック可変方式のインサ
ーキットエミュレータにおいても、上記長時間トレース
が出来る効果を有す。
並行して行えるデュアルポートメモリを使用し、ターゲ
ットのクロックに同期したクロックサイクルで制御され
るデュアルポートメモリの書込制御部からの書込、終了
信号を読出制御部のクロックに同期化し、デュアルポー
トメモリの読出、バッファフル制御を行っているので、
ターゲットのクロックに合わせて、エミュレーション動
作するエミュレーション動作クロック可変方式のインサ
ーキットエミュレータにおいても、上記長時間トレース
が出来る効果を有す。
【０１２７】又、デュアルポートメモリから転送バッフ
ァへの転送と転送バッファからファイルデバイスへの転
送の、両ＤＭＡ転送間の速度を格納バッファ、デュアル
ポートメモリの使用状態に応じ調整する手段は、、ホス
トコンピュータのファイルデバイス、デバイスコントロ
ーラを、比較的高速な汎用の装置とするだけで、特別に
高速なファイルデバイス、ディスクアレイ装置等を設け
なくても、高い転送レートとなる長時間トレースを可能
とするものである。
ァへの転送と転送バッファからファイルデバイスへの転
送の、両ＤＭＡ転送間の速度を格納バッファ、デュアル
ポートメモリの使用状態に応じ調整する手段は、、ホス
トコンピュータのファイルデバイス、デバイスコントロ
ーラを、比較的高速な汎用の装置とするだけで、特別に
高速なファイルデバイス、ディスクアレイ装置等を設け
なくても、高い転送レートとなる長時間トレースを可能
とするものである。
【０１２８】又、トレースの転送レートが所定値以上か
を事前チェックし、所定値以上であれば、長時間トレー
スの開始前に、トレースデータの転送先ファイルとして
対象ファイルデバイス上に連続エリアを確保する手段
は、上記効果をより促進するものである。
を事前チェックし、所定値以上であれば、長時間トレー
スの開始前に、トレースデータの転送先ファイルとして
対象ファイルデバイス上に連続エリアを確保する手段
は、上記効果をより促進するものである。
【図１】本発明の長時間トレースシステムの全体構成を
示すブロック図である。
示すブロック図である。
【図２】本発明の図１の、ＩＣＥ１のホストＩ／Ｆ部２
０、クロック部２２の詳細構成を示すブロック図であ
る。
０、クロック部２２の詳細構成を示すブロック図であ
る。
【図３】本発明の図１の、トレースメモリ１０の詳細構
成を示すブロック図である。
成を示すブロック図である。
【図４】本発明の図１の、ホストコンピュータ３の詳細
構成、主メモリ３０上の構成要素を示すブロック図であ
る。
構成、主メモリ３０上の構成要素を示すブロック図であ
る。
【図５】（Ａ）は本発明のトレースメモリ１０への書込
動作、（Ｂ）は本発明のトレースメモリ１０の読出動作
の要点を示すフローチャートである。
動作、（Ｂ）は本発明のトレースメモリ１０の読出動作
の要点を示すフローチャートである。
【図６】（Ａ）は本発明のＤＭＡ（転送バッファ書込）
動作の要点、（Ｂ）は本発明の転送バッファ読出、ファ
イルデバイスへの書込動作の要点を示すフローチャート
である。
動作の要点、（Ｂ）は本発明の転送バッファ読出、ファ
イルデバイスへの書込動作の要点を示すフローチャート
である。
【図７】本発明の長時間トレースシステムの全体の動作
を示すフローチャートである。
を示すフローチャートである。
【図８】本発明の長時間トレースシステムの全体の動作
を示すフローチャートである。
を示すフローチャートである。
【図９】本発明の長時間トレースシステムの全体の動作
を示すフローチャートである。
を示すフローチャートである。
【図１０】従来のインサーキットエミュレータによるト
レースシステムの全体の構成を示すブロック図である。
レースシステムの全体の構成を示すブロック図である。
１ ＩＣＥ（インサーキットエミュレータ）
１０ トレースメモリ
１１ 書込制御部
１１５ アクセス制御（Ｗ）
１２ デュアルポートメモリ
１３ 読出制御部
１３４ アクセス制御（Ｒ）
１３６ Ｕ／Ｄ−ＣＴ（アップダウンカウンタ）
１５ エミュレーションＣＰＵ
１６ 停止トリガ条件検出部
１８ エミュレーション用メモリ
２０ ホストＩ／Ｆ部
３ ホストコンピュータ
３０ 主メモリ
３１ ＩＣＥ制御ソフトウェア
３４ 転送バッファ
３５ ＯＳ
４０ ＩＣＥ接続アダプタ
４１ ＤＭＡＣ
４２ ＣＭＤ／ＳＴ処理部
４６ ＦＩＦＯメモリ
４７ ＩＣＥ−Ｉ／Ｆ部
５０ デバイスコントローラ
５６ ＦＩＦＯメモリ
６０ ファイルデバイス
６１ トレースデータファイル
７０ バスブリッジ＆メモリコントローラ
８０ ホストＣＰＵ
フロントページの続き
(56)参考文献 特開 平８−328898（ＪＰ，Ａ)
特開 平３−62104（ＪＰ，Ａ)
特開 平９−44370（ＪＰ，Ａ)
特開 平７−319804（ＪＰ，Ａ)
特開 平８−292898（ＪＰ，Ａ)
特開 平７−281930（ＪＰ，Ａ)
特開 平７−85649（ＪＰ，Ａ)
特開 平４−365142（ＪＰ，Ａ)
実開 平１−155542（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 11/28 - 11/34
Claims (6)
- 【請求項１】 トレースメモリを持つインサーキットエ
ミュレータと前記インサーキットエミュレータを接続し
制御するホストコンピュータを備えたトレースシステム
であって、前記トレースメモリは、エミュレーション動
作に同期してトレースデータを記憶部に書き込む書込制
御部と、記憶部としてのマルチポートメモリと、記憶部
の内容を前記書込みと並行に逐次読出せる読出制御部と
を有し、前記ホストコンピュータは、大容量記憶装置
と、そのコントローラと、インサーキットエミュレータ
接続部とインサーキットエミュレータ制御手段とを有
し、インサーキットエミュレータ制御手段がインサーキ
ットエミュレータ接続部を通じ、書込と並行して前記読
出制御部が逐次読み出したトレースデータを主記憶にア
ップロード後、大容量記憶装置に格納することを特徴と
する長時間トレースシステム。 - 【請求項２】 前記大容量記憶装置を、前記ホストコン
ピュータに接続されたファイルデバイスとすることを特
徴とする請求項１記載の長時間トレースシステム。 - 【請求項３】 前記トレースメモリは、記憶部をデュア
ルポートメモリとし、書込制御部はターゲット装置のク
ロックに同期した第１のクロックで動作し、読出制御部
は、ホストコンピュータのクロックに同期した第２のク
ロックで動作すると共に、書込制御部からの書込信号を
第２のクロックに同期化する手段、同期化した書込信号
でカウントアップし読出信号でカウントダウンするアッ
プダウンカウンタとを有すことを特徴とする請求項１、
又は２記載の長時間トレースシステム。 - 【請求項４】 前記ホストコンピュータは、インサーキ
ットエミュレータ接続部に、インサーキットエミュレー
タから受信したトレースデータを一時記憶するバッファ
手段とこれを主記憶にＤＭＡ転送する手段を有し、主記
憶に、前記接続部からのトレースデータを前記ホストコ
ンピュータに接続されたファイルデバイスに転送する迄
の間一時記憶し、その容量が、インサーキットエミュレ
ータでのトレースデータの転送レート、前記ファイルデ
バイスの回転、及び又はシーク待ち時間に応じて設定さ
れた転送バッファを有し、ファイルデバイスコントロー
ラにも、バッファ手段及びＤＭＡ転送手段を有し、前記
インサーキットエミュレータ制御手段が、前記転送バッ
ファの使用量フラグ情報、デュアルポートメモリ使用量
フラグ情報とに従って、前記各ＤＭＡ転送手段への設定
カウントを制御することを特徴とする請求項３記載の長
時間トレースシステム。 - 【請求項５】 前記インサーキットエミュレータは、ト
レースメモリ記憶部の前回書込データの読出前に、書込
みが発生したオーバフローを検出する手段を有し、前記
インサーキットエミュレータ制御手段はトレース動作終
了時オーバフロー箇所をインサーキットエミュレータ操
作者に通知する手段を有すことを特徴とする請求項３記
載の長時間トレースシステム。 - 【請求項６】 前記インサーキットエミュレータ制御手
段が、長時間トレースの開始前に、トレースデータの転
送先ファイルとして対象ファイルデバイス上に連続エリ
アを確保する手段を有すことを特徴とする請求項２記載
の長時間トレースシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000145290A JP3461327B2 (ja) | 2000-05-17 | 2000-05-17 | トレースメモリに制限されない長時間トレースシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000145290A JP3461327B2 (ja) | 2000-05-17 | 2000-05-17 | トレースメモリに制限されない長時間トレースシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001325121A JP2001325121A (ja) | 2001-11-22 |
| JP3461327B2 true JP3461327B2 (ja) | 2003-10-27 |
Family
ID=18651817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000145290A Expired - Fee Related JP3461327B2 (ja) | 2000-05-17 | 2000-05-17 | トレースメモリに制限されない長時間トレースシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3461327B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003006003A (ja) * | 2001-06-18 | 2003-01-10 | Mitsubishi Electric Corp | Ｄｍａコントローラおよび半導体集積回路 |
| JP2008293260A (ja) * | 2007-05-24 | 2008-12-04 | Renesas Technology Corp | トレース装置 |
| JP2009205633A (ja) * | 2008-02-29 | 2009-09-10 | Nec Infrontia Corp | 情報処理システム及び情報処理方法 |
| JP5782389B2 (ja) * | 2012-01-19 | 2015-09-24 | ルネサスエレクトロニクス株式会社 | エミュレーションシステム、エミュレーションシステムの制御方法、エミュレーション装置、プログラム |
| KR101593865B1 (ko) | 2012-02-29 | 2016-02-12 | 미쓰비시덴키 가부시키가이샤 | 데이터 전송 장치, 데이터 전송 방법 및 데이터 전송 프로그램 |
-
2000
- 2000-05-17 JP JP2000145290A patent/JP3461327B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001325121A (ja) | 2001-11-22 |
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