JP2002539706A

JP2002539706A - 変換がパリティ反転であるようなｎビット・ソースワードから対応するｍビット・チャネルワードへのエンコーディング及びその逆を行うデコーディング

Info

Publication number: JP2002539706A
Application number: JP2000605311A
Authority: JP
Inventors: アーハーエムカールマン，ヨーセフス
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1999-03-12
Filing date: 2000-02-18
Publication date: 2002-11-19
Anticipated expiration: 2020-02-18
Also published as: KR20010025003A; ATE396545T1; TW469706B; HK1035450A1; KR100809970B1; US6597297B1; US6771195B2; DE60038924D1; WO2000055974A1; US20040239536A1; JP4489973B2; EP1076932B1; US20030201919A1; EP1076932A1

Abstract

(57)【要約】ソース信号のビットストリームがｎビットのソースワードに分割され、前記ソースワードを対応するｍビット・チャネルワードへ変換する変換手段を有し、バイナリ−・ソース信号のデータビットのストリームをバイナリ−・チャネル信号のデータビットのストリームへエンコーディングする装置が開示されている。上記変換手段は、更に、ｐ個の連続したｎビット・ソースワードから成るブロックを、各ｎビット・ソースワードに対する変換がパリティ反転であるように、対応するｍビット・チャネルワードへ変換する。ｍ＞ｎ≧１、ｐ≧１、及びｐは奇数で可変であるという関係が保持される。ｍ＝ｎ＋１であると好ましい。更に、エンコーディング装置によって得られたチャネル信号をデコードするデコーディング装置も開示されている。

Description

【発明の詳細な説明】

【０００１】本発明は、ソース信号のビットストリームがｎビットのソースワードに分割さ
れ、バイナリ−・ソース信号のデータビットのストリームをバイナリ−・チャネ
ル信号のデータビットのストリームへエンコーディングする装置及び方法に関し
、この装置は前記ソースワードを対応するｍビット・チャネルワードへ変換する
変換手段を有する。本発明は更に、バイナリ−・ソース信号のデータビットのス
トリームを得るように、上記エンコーディング装置によって得られたバイナリ−
・チャネル信号のデータビットのストリームをデコーディングする装置にも関す
る。

【０００２】前述のエンコーディング装置は、文献：Ｋ．Ａ．ＳｃｈｏｕｈａｍｅｒＩｍ
ｍｉｎｋ、「Ｃｏｄｉｎｇｔｅｃｈｎｉｑｕｅｓｆｏｒｄｉｇｉｔａｌ
ｒｅｃｏｒｄｅｒｓ」、ＰｒｅｎｔｉｃｅＨａｌｌ、ｃｈａｐｔｅｒ５．６．
７、ｐｐ．１２７〜１３１、１９９１、から知られる。この本は、パラメータが
速度２／３において（１、７）を満足する（ｄ、ｋ）シーケンスを生成するエン
コーダについて述べている。このエンコーダは、Ｃｏｈｎらによる米国特許第４
，３３７，４５８号によっても提案されている。既知のエンコーディング案はＤ
Ｃレベルの存在によって損害を受ける。ＤＣレベルは過剰に大きくなり、通信シ
ステムにおいて歪みを引き起こし得る。この歪みは、磁気記録媒体におけるあら
ゆるデータ記録中の歪みと同様に、ＤＣ成分を扱うことができない。

【０００３】本発明は、ｎビット・ソースワードを、チャネルワードそれ自体はチャネル信
号内にＤＣ成分を生成しないような、対応するｍビット・チャネルワードへエン
コーディングする装置、及び、追加的な手段が取られることによって（ｄ、ｋ）
シーケンス状のチャネル信号を実現する可能性、を提供することを目的とする。

【０００４】本発明に掛かる装置は、変換手段がｐ個の連続したｎビット・ソースワードか
ら成るブロックを、ｐ個の連続したｎビット・ソースワードの各ブロックに対す
る変換がパリティ反転であるように、対応するｐ個の連続したｍビット・チャネ
ルワードから成るブロックへ変換するように設計されていることを特徴とする。
ここで、ｎ、ｍ、及びｐは整数であり、ｍ＞ｎ≧１及びｐ≧１であり、更にｐは
奇数で可変である。「パリティ反転」とは、変換されるｎビット・ソースワード
のパリティは、変換後の対応するｍビット・チャネルワードの（２を法とする加
算の後の）パリティを反転させたものである。結果として、ソースワードのパリ
ティとチャネルワードのパリティとの間に特異な関係を得ることができる。この
関係が得られると、ａＴプレコーディング後、バイナリ−・チャネル信号に対し
て効果的なＤＣ制御が可能になる。

【０００５】本発明に掛かるエンコーディング装置は、一定の長さのコードワードに対して
１ビットを加えるビット付加器と組み合わせて用いられることができる。得られ
る信号は、本発明のエンコーディング装置に適用され得る。エンコーディング装
置のチャネル信号は、１Ｔプレコーダに適用される。ビット付加器の目的は、Ｄ
Ｃ成分の無い、若しくは一定の周波数を有するトラッキング・パイロット信号を
含むプレコーダ出力信号が得られるように、変換器の入力信号におけるデータの
ブロックに対して「０」ビット若しくは「１」ビットを加えることである。プレ
コーダ出力信号は、記録キャリアに記録される。変換器の入力信号へ「０」ビッ
トを加えると、１Ｔプレコーダの出力信号の極性は同じ極性が維持される。「１
」ビットを加えると、１Ｔプレコーダの出力信号において極性反転を生じる。よ
って、変換器は、１Ｔプレコーダの出力信号の現行のディジタル合計値が時間の
関数である望まれるパターンを有することができるように制御され得るような影
響を１Ｔプレコーダの出力信号に与える。

【０００６】本発明に掛かるエンコーディング装置はパリティ反転エンコーディングを実現
するという事実のせいで、エンコーディング装置はこの装置がエンコードした信
号の極性に影響を与えず、よっていかなる変調も必要とせずにビット付加器と組
み合わせて用いることができる。

【０００７】ｍがｎ＋１と等しく、ｎが２と等しいことが好ましい。１若しくは２と等しい
ｎに対して、本発明に掛かる装置は、（ｄ、ｋ）シーケンス（ここではｄ＝１）
状のチャネル信号を生成するために採用される、後に明らかにされる追加的な手
段と共に用いられることができる。ｎがより大きい値であると（１、ｋ）シーケ
ンスの生成はできない。更に、ｎ＝１の場合、これは１ビット・ソースワードが
２ビット・チャネルワードへ変換されることを意味し、上記装置によって生成さ
れるチャネル信号におけるビットが１００％増加する。これとは逆に、２ビット
・ソースワードから３ビット・チャネルワードへの変換は５０％の増加しか生じ
ない。よってより有益である。

【０００８】２ビット・ソースワードから３ビット・チャネルワードへのパリティ反転特徴
を有する変換は、様々な態様で可能である。このような変換の一つが請求項４の
主題である。しかし、テーブルにおける、すなわちトータル４のチャネルコード
の順列は様々な態様が可能であることは注記されるべきである。

【０００９】本発明に掛かる装置は、変換手段が、（ｄ、ｋ）シーケンス（ここではｄ＝１
）の形をしたチャネル信号を得ることができるように、２ビット・ソースワード
を対応する３ビット・チャネルワードへ変換するように設計されおり、２ビット
・ソースワードから対応するチャネルワードへのエンコーディングがチャネルワ
ード境界においてｄ拘束違反を生じる位置を検知し、この検知に応じて制御信号
を供給する手段を更に有する装置であって、変換手段は、制御信号が不存在の場
合、各２ビット・ソースワードに対する変換がパリティ反転であるように、２ビ
ット・ソースワードを対応する３ビット・チャネルワードへ変換するように設計
されていることを特徴とする装置である。

【００１０】より詳述すれば、上記装置は、変換手段は更に、前記制御信号が存在する場合
、前記２つの連続した２ビット・ソースワードから成るブロックに対する変換が
パリティ保存であるように、前記２つの連続した２ビット・ソースワードから成
るブロックを対応する２つの連続した３ビット・チャネルワードから成るブロッ
クへ変換するように設計されていることを特徴とする装置である。

【００１１】２つの連続したソースワードのうちの一つ（例えば２番目のソースワード）を
４つのチャネルワードＣＷ_１〜ＣＷ_４に一致しない３ビット・ワードへ変換する
方法は、ソースワードから対応するチャネルワードへのエンコーディングがｄ＝
１拘束違反を生じているという状況の存在を受信器側で検知する可能性を提供す
る。そこで、エンコーダは、ブロックのエンコーディングがパリティ保存であり
、同様にｄ＝１拘束も満足されるように、２つの２ビット・ソースワードから成
るブロックを２つの３ビット・チャネルワードから成るブロックへ変換する。

【００１２】２つの２ビット・ソースワードから成るブロックのエンコーディングを具体化
するため、本発明に掛かる装置は、変換手段が、２つの連続した２ビット・ソー
スワードから成るブロックを、以下の表で与えられたコーディングに従って、２
つの連続した３ビット・チャネルワードから成るブロックへ変換するように設計
されていることを特徴とする。

【００１３】

【表４】本発明に掛かる装置は、（ｄ、ｋ）シーケンス（ここでは、ｋは５より大きい
値を有する）を生成するために、更に２ビット・ソースワードから３ビット・チ
ャネルワードへのエンコーディングがｋ拘束違反を生じる位置を検知し、この検
知に応じて第二の制御信号を供給する手段と共に設けられた装置であって、更に
変換手段が、制御信号の存在が３つの連続した２ビット・ソースワードの変換中
に発生した場合には、前記３つの２ビット・ソースワードから成るブロックに対
する変換がパリティ反転であるように、前記３つの連続した２ビット・ソースワ
ードから成るブロックを対応する３つの連続した３ビット・チャネルワードへ変
換し、更に３つの連続したソースワードのうちの２つを、ｋ拘束を保つために、
４つのチャネルワードＣＷ_１〜ＣＷ_４に一致しない対応する３ビット・ワードへ
変換するように設計されていることを特徴とする装置である。

【００１４】この方法は、ｋ拘束を満足させることができるように、且つエンコーディング
が依然としてパリティ反転であるように、３つの２ビット・ソースワードから成
るブロックを３つの３ビット・チャネルワードから成るブロックへエンコーディ
ングすることができるようにする。３つの連続したソースワードのうちの２つ（
例えば２番目及び３番目のソースワード）を４つのチャネルワードＣＷ_１〜ＣＷ _４に一致しない３ビット・ワードへ変換する方法は、２ビット・ソースワードか
ら対応する３ビット・チャネルワードへのエンコーディングがｋ拘束違反を生じ
ているという状況の存在を受信器側で検知する可能性を提供する。検知すると、
デコーダは、上記エンコーディングと同様に反転させる方法で、３つの３ビット
・チャネルワードから成るブロックを対応する３つの２ビット・ソースワードか
ら成るブロックへデコードすることができる。

【００１５】３つの２ビット・ソースワードから成るブロックのエンコーディングを具体化
するため、本発明に掛かる装置は、変換手段が、３つの連続した２ビット・ソー
スワードから成るブロックを、以下の表で与えられたコーディングに従って、３
つの連続した３ビット・チャネルワードから成るブロックへ変換するように設計
されていることを特徴とする。

【００１６】

【表５】バイナリ−・チャネル信号のデータビットのストリームを、チャネル信号のビ
ットストリームがｍビットのチャネルワードに分割されるように、バイナリ−・
ソース信号のデータビットのストリームへデコーディングする装置は、ｍビット
のチャネルワードを対応するｎビット・ソースワードへ逆変換するように設計さ
れている逆変換手段を有し、逆変換手段がｐ個の連続したｍビット・チャネルワ
ードから成るブロックを、ｐ個の連続したｍビット・チャネルワードの各ブロッ
クに対する変換がパリティ反転であるように、対応するｐ個の連続したｎビット
・チャネルワードから成るブロックへ逆変換するように設計されていることを特
徴とする。ここで、ｎ、ｍ、及びｐは整数であり、ｍ＞ｎ及びｐ≧１であり、更
にｐは奇数で可変である。

【００１７】公開された欧州特許出願第１９９．０８８Ａ２号は、ｎビット・ソースワード
をｍビット・チャネルワードのシーケンスの形をしたＤＣ成分を有さないチャネ
ル信号へ変換する変換器について開示していることは注記されるべきである。し
かし、この変換はパリティ反転ではない。

【００１８】本発明は、以下の図面において更に説明される。

【００１９】図１は、バイナリー・ソース信号Ｓのデータビットのストリームを受信するた
めの入力端子１を有する装置を示す。端子１は、ソース信号Ｓの２つの連続した
ソースビットを受信するように２つのセルＸ_１及びＸ_２を有するシフトレジスタ
２の入力と接続されている。シフトレジスタ２は、連続した２ビット・ソースワ
ードＳＷを得ることができるように、シリアル−パラレル変換器として機能する
。２つのセルの出力は、セル内に存在するソースビットの論理値（Ｘ_１、Ｘ_２）
を論理回路ＬＣへ供給するために、論理回路ＬＣの２つの入力ｉ_１、ｉ_２と接続
されている。

【００２０】装置は更に、３つのセルＹ_１、Ｙ_２、及びＹ_３を有する第二のシフトレジスタ
４を有する。論理回路ＬＣの出力ｏ_１、ｏ_２、及びｏ_３は、チャネルワードの論
理値（ｙ_１、ｙ_２、ｙ_３）を供給するために、シフトレジスタ４の３つのセルＹ _１、Ｙ_２、及びＹ_３の入力とそれぞれ接続されている。シフトレジスタ４の出力
６は、出力端子８へ接続されている。シフトレジスタ４は、論理回路ＬＣによっ
て供給される３ビット・チャネルワードＣＷをバイナリー・チャネル信号Ｃのデ
ータビットの直列なストリームへと変換することができるように、パラレル−シ
リアル変換器として機能する。

【００２１】論理回路ＬＣは、各２ビット・ソースワードに対する変換がパリティ反転であ
るように、連続した２ビット・ソースワードＳＷを３ビット・チャネルワードへ
変換するように設計されている。

【００２２】これは、変換されるソースワードにおける「１」の数が、必要であればチャネ
ルワードにおける「１」について２を法とする加算を実行した後の、対応するチ
ャネルワードにおける「１」の逆数であることを意味する。又は、別の言い方を
すれば、ソースワードにおける「１」の数が偶数であれば、チャネルワードにお
ける「１」の数は奇数となり、ソースワードにおける「１」の数が奇数であれば
、チャネルワードにおける「１」の数は偶数となる。

【００２３】例として、変換手段ＬＣは、以下の表１に従って、２ビット・ソースワードＳ
Ｗを３ビット・チャネルワードＣＷへ変換するように設計されている。

【００２４】

【表６】ここで注目されるべきは、ソースワードの第一ビットはシフトレジスタ２に最
初に適用され、チャネルワードの第一ビットがシフトレジスタ４の出力６から最
初に供給されることである。

【００２５】チャネルワードのビットストリームは、ＮＲＺＩ（ｎｏｎ−ｒｅｔｕｒｎｔ
ｏｚｅｒｏ−ｉｎｖｅｒｓｅ；非ゼロ復帰反転方式）計数で表記され、「１」
は磁気記録キャリア上のチャネル信号を記録するための電流に遷移を起こす。

【００２６】図１の装置は、ｄ＝１拘束を満たす（ｄ，ｋ）シーケンスの形でチャネル信号
Ｃを生成するために用いられ得る。これは、チャネル信号の直列なデータストリ
ームにおいて２つの続く「１」の間には少なくとも１つの「０」が存在すること
を意味する。即ち、チャネル信号における２つ以上の「１」の連鎖が防止される
。

【００２７】図１の装置を用いるなどの２つの連続した２ビット・ソースワードの組み合わ
せの修正されていない変換は、ｄ＝１拘束に違反する可能性がある。その組み合
わせは、修正されていない変換によって２つの３ビット・チャネルワード「１０
１１０１」となる「０１０１」、修正されていない変換によって２つの３ビ
ット・チャネルワード「１０１１００」となる「０１００」、修正されてい
ない変換によって２つの３ビット・チャネルワード「００１１０１」となる「
１１０１」、修正されていない変換によって２つの３ビット・チャネルワード
「００１１００」となる「１１００」、である。

【００２８】上記のような組み合わせの発生は検知されるべきであり、故に、２つの２ビッ
ト・ソースワードから成るブロックから２つの３ビット・チャネルワードから成
るブロックへの修正されたエンコードを行う。図１の装置の修正された実施形態
は図２ａに示されており、２ビット・ソースワードから３ビット・チャネルワー
ドへの「通常の」エンコーディングに加えて、上記特定された組み合わせの検知
も可能であり、更にチャネル信号におけるｄ＝１拘束が依然として満足されてい
るように修正されたエンコーディングを実現することも可能である。

【００２９】図２ａの装置は、ソース信号Ｓの直列なビットストリームの４つの連続したビ
ット（ｘ_１、ｘ_２、ｘ_３、ｘ_４）を受信することができるように４つのセルＸ_１〜Ｘ_４を有するシフトレジスタを有する。４つのセルの出力は対応する論理回路
ＬＣ’の入力ｉ_１〜ｉ_４にそれぞれ接続されている。装置は更に、検知器ユニッ
トＤ１を有する。検知器ユニットＤ１は、ビットストリーム内のソースワードか
ら対応するチャネルワードへの修正されていないエンコーディングがチャネル信
号におけるｄ＝１拘束違反を生じるソース信号の直列なビットストリームにおけ
る位置を検知し、この検知に応じてその出力１０において制御信号を供給するよ
うに設計されている。

【００３０】検知器ユニットＤ１の出力１０は、論理回路ＬＣ’の制御信号入力１２に接続
されている。論理回路ＬＣ’は６つの出力ｏ_１〜ｏ_６を有し、それぞれが第二の
シフトレジスタ４’のセルＹ_１〜Ｙ_６の入力へ接続されている。

【００３１】制御信号入力１２において制御信号が不存在の場合、論理回路ＬＣ’は、前述
の表１に従って、最初の２ビット・ソースワード「ｘ_１ｘ_２」を３ビット・チ
ャネルワード「ｙ_１ｙ_２ｙ_３」へ変換する。検知器回路Ｄ１が前述の組み合
わせの中の一つと等しい２つの２ビット・ソースワードの組み合わせ（ｘ_１ｘ _２、ｘ_３ｘ_４）を検知すると、論理回路ＬＣ’は直ちに以下の表２によって与
えられる修正されたコーディングに従って組み合わせを変換する。

【００３２】

【表７】表から見受けられるように、２つの２ビット・ソースワードの修正されていな
い変換は、２つの「１」が得られた２つのチャネルワード間の境界において発生
するため、ｄ＝１拘束に違反する。よって、論理回路ＬＣ’は、修正されたコー
ディングにおいて、上記表の左列に与えられた２つの２ビット・ソースワードか
ら成るブロックを上記表２の右列に与えられたような２つの３ビット・チャネル
ワードから成るブロックへ変換するように設計されている。又、ｄ＝１拘束違反
はもはや起きていないことが見受けられる。更に、同様の修正されたエンコーデ
ィングはパリティ保存である。これは正しい、なぜなら２ビット・ソースワード
から３ビット・チャネルワードへの２度のパリティ反転変換は、組み合わされた
変換に対してパリティ保存となるからである。これは、本状況において、２つの
２ビット・ソースワードから成るブロックにおける「１」の数が奇数（偶数）の
場合、得られる２つの３ビット・チャネルワードから成るブロックにおける「１
」の数は奇数（偶数）となることを意味する。更に、上記表において２番目の２
つの２ビット・ソースワードのうちの１つは、表１の４つのチャネルワードのう
ちの１つと等しくない３ビット・チャネルワードへとエンコードされる。これは
、受信器側において、表１の４つの３ビット・チャネルワードから成る群に属さ
ない３ビット・チャネルワードの検知が可能であり、故に表２を参照して定義さ
れるエンコーディングの逆である対応するデコーディングが実現され得るからで
ある。

【００３３】表２に従ってエンコーディングすることによって得られる２つの３ビット・チ
ャネルワードから成るブロックは、論理回路ＬＣ’によってその出力ｏ_１〜ｏ_６へ供給され、更にチャネルワードはシフトレジスタ４’の６つのセルＹ_１〜Ｙ_６へ供給される。説明された実施形態から、修正されたエンコーディングが必要な
状況はソースワードを利用した検知器Ｄ１によって検知されることは明らかであ
る。

【００３４】表２を参照して説明された修正されたエンコーディングを実行するための装置
の別の構成が図２ｂに示されている。この場合、修正されたコーディングが実行
されるべき状況の検知は変換されたチャネルワードを利用して決定される。図２
ｂの装置は、修正されていないエンコーディングによって得られた２つの連続し
た３ビット・チャネルワードを受信するための６つの入力を有する検知器Ｄ１’
を有する。検知器Ｄ１’は、修正されていないコーディングを利用して得られた
２つの連続した３ビット・チャネルワードが表２の「修正されていないコーディ
ング」である中央列に与えられた４つの６ビット・シーケンスのうちの１つと等
しいか否かを検知する。等しければ、検知器Ｄ１’は、その出力１０’において
切替信号及びアドレス信号ＡＤを発する。切替信号は、シフトレジスタ４’’の
切替信号入力４５へ適用される。アドレス信号ＡＤは、ＲＯＭ４７のアドレス信
号入力４６へ適用される。検知器Ｄ１’は、表２の中央列における４つの６ビッ
ト・シーケンスの対応する１つの検知に応じて、４つの可能性あるアドレス信号
ＡＤ１〜ＡＤ４の１つを生成する。例として、アドレス信号ＡＤ１は検知器Ｄ１
がシーケンス「１０１１０１」を検知した時に生成され、アドレス信号ＡＤ４は
検知器Ｄ１が６ビット・シーケンス「００１１００」を検知した時に生成される
。ＲＯＭ４７は、表２の右列において示された６ビット・シーケンスを記録する
。アドレス信号ＡＤ１を受け取ると、ＲＯＭはその出力ｏ_１〜ｏ_６において６ビ
ット・シーケンス「１０００１０」を供給し、アドレス信号ＡＤ２を受け取ると
、ＲＯＭはその出力において６ビット・シーケンス「１０１０１０」を供給する
。アドレス信号ＡＤ３を受け取ると、ＲＯＭはその出力において６ビット・シー
ケンス「００００１０」を供給し、アドレス信号ＡＤ４を受け取ると、ＲＯＭは
その出力において６ビット・シーケンス「００１０１０」を供給する。ここで、
シフトレジスタ４’’の各メモリ位置は、２つの入力を有する。うち一つは論理
回路ＬＣ’の対応する出力と接続され、残りの一つはＲＯＭ４７の対応する出力
と接続される。

【００３５】通常の状況では、ｄ＝１拘束が違反されていない時は、修正されていない変換
が実行され、そして切替信号が不存在のためにシフトレジスタ４’’はその上部
入力を経由して論理回路ＬＣ’によって供給されるビットを受け入れる。ｄ＝１
拘束が違反されると、切替信号入力４５に適用される切替信号はＲＯＭによって
シフトレジスタ４’’の下部入力へ適用される修正されたシーケンスである６ビ
ット・シーケンスをシフトレジスタが受け入れる。

【００３６】（ｄ、ｋ）シーケンスにおけるｋ拘束とは、チャネル信号における２つの続く
「１」の間に最大ｋ個の「０」の連続が認められることを意味する。

【００３７】３つの連続した２ビット・ソースワードの修正されていない変換はｋ拘束違反
を起こし得る。

【００３８】例として、ソースワードのシーケンス「１０１０１０」は、修正されてい
ない変換によって３つの３ビット・チャネルワード「０００００００００」
となる。ｋが６、７、若しくは８と等しい場合に（ｄ、ｋ）シーケンスが得られ
ると、３つの３ビット・チャネルワードの上記のような組み合わせは起きない。

【００３９】別の例では、ソースワードのシーケンス「１０１０１１」は、修正されて
いない変換によって３つの３ビット・チャネルワード「００００００００１
」となる。３つの３ビット・チャネルワードの上記組み合わせはｋ＝６若しくは
ｋ＝７という拘束を満足しない。更に、３つの３ビット・チャネルワードの上記
組み合わせは「０」で終わる従前のチャネルワードの後に続くことが可能であり
、故にｋ＝８拘束に違反する可能性がある。更に、組み合わせが「１」で終わる
と、その組み合わせの後に「１」で始まる３ビット・チャネルワードが続く場合
、ｄ＝１拘束に違反する可能性がある。同様の論理はソースワードのシーケンス
「００１０１０」に対しても有効である。

【００４０】更に別の例では、ソースワードのシーケンス「００１０１１」は、修正さ
れていない変換によって３つの３ビット・チャネルワード「１００００００
０１」となる。この組み合わせは、上記述べたのと同様に、ｄ＝１拘束に違反し
得る。

【００４１】上記のような組み合わせの発生は検知されるべきであり、故に修正されたエン
コーディングが行われる。２ビット・ソースワードから３ビット・チャネルワー
ドへの「通常の」エンコーディングに加えて、上記特定された組み合わせを検知
でき、更に修正されたエンコーディングを実現できる装置の実施形態が図３に示
されている。

【００４２】図３の装置は、ソース信号Ｓの直列なビットストリームの６つの連続したビッ
トを受信できるように、６つのセルＸ_１〜Ｘ_６を有するシフトレジスタ２’’を
有する。６つのセルの出力は、論理回路ＬＣ’’の対応する入力ｉ_１〜ｉ_６にそ
れぞれ接続される。装置は更に、検知器手段Ｄ２を有する。検知器手段Ｄ２は、
ビットストリームの修正されていないエンコーディングがチャネル信号Ｃにおけ
るｋ拘束違反を生じるソース信号の直列なビットストリームにおける位置を検知
し、この検知に応じてその出力１５において制御信号を供給するように設計され
ている。

【００４３】６つのセルの出力は更に、論理回路ＬＣ’’の４つの入力ｉ_１〜ｉ_４にそれぞ
れ接続されている。検知器手段Ｄ２の出力１５は論理回路ＬＣ’’の制御信号入
力１６に接続されている。論理回路ＬＣ’’は、第二のシフトレジスタ４’’の
セルＹ_１〜Ｙ_９の入力にそれぞれ接続される９つの出力ｏ_１〜ｏ_９を有する。

【００４４】制御信号入力１２及び１６において制御信号が不存在の場合、論理回路ＬＣ’
’は２ビット・ソースワード「ｘ_１ｘ_２」を前述の表１に従って３ビット・チ
ャネルワード「ｙ_１ｙ_２ｙ_３」へ変換する。検知器回路Ｄ１が前述の表２に
おいて与えられた組み合わせの１つと等しい２つの２ビット・ソースワードから
成るブロック「ｘ_１ｘ_２、ｘ_３ｘ_４」を検知するとすぐに、論理回路ＬＣ’
’は２つの３ビット・チャネルワードから成るブロック「ｙ_１ｙ_２ｙ_３、ｙ _４ｙ_５ｙ_６」を得ることができるように、表２において与えられた変換則に
従って上記組み合わせを変換する。

【００４５】検知器Ｄ２が前述の組み合わせの１つと等しい３つの２ビット・ソースワード
から成るブロック「ｘ_１ｘ_２、ｘ_３ｘ_４、ｘ_５ｘ_６」を検知するとすぐに
、論理回路ＬＣ’’は３つの３ビット・チャネルワードから成るブロックを得る
ことができるように、下記表３において与えられる修正されたコーディングに従
って上記ブロックを変換する。

【００４６】

【表８】論理回路ＬＣ’’は、上記表３の左列において与えられる３つの２ビット・ソ
ースワードから成るブロックを、修正されたコーディングモードにおいて、上記
表３において右列において与えられる３つの３ビット・チャネルワードから成る
ブロックへ変換するように設計されている。表３のような修正されたエンコーデ
ィングを実現することによって、ｋ＝８拘束を満足するチャネル信号が得られる
。更に、同様の修正されたエンコーディングはパリティ反転である。これは、本
状況において、２ビット・ソースワード３つから成るブロックにおける「１」の
数が奇数（偶数）の場合、得られる３つの３ビット・チャネルワードから成るブ
ロックにおける「１」の数は偶数（奇数）となることを意味する。更に、上記表
の２番目及び３番目の３つの２ビット・ソースワードのうちの２つは、表１の４
つのチャネルワードの１つと等しくない３ビット・チャネルワードへとエンコー
ドされる。これは、受信器側において、表１の４つの３ビット・チャネルワード
から成る群に属さないこれら２つの連続した３ビット・チャネルワードの検知が
可能であり、故に表３を参照して定義されるエンコーディングの逆である対応す
るデコーディングが実現され得る。

【００４７】表３に従ったエンコーディングによって得られる３つの３ビット・チャネルワ
ードの組み合わせは、論理回路ＬＣ’’によってその出力ｏ_１〜ｏ_９へ供給され
、チャネルワードはシフトレジスタ４’’の９つのセルＹ_１〜Ｙ_９へ供給される
。チャネル信号Ｃの直列なデータストリームは出力端子８へ供給される。

【００４８】図２ｂを参照して説明したのと同様に、ｋ拘束違反の検知はソース信号レベル
の代わりにチャネル信号レベルにおいて行われ得ることは明らかである。

【００４９】既に述べたように、２ビット・ソースワードから３ビット・チャネルワードへ
の変換に対する他の変換則も可能である。このような変換則は以下の３つの表：
表４、５、及び６で与えられる。

【００５０】

【表９】

【００５１】

【表１０】

【００５２】

【表１１】２つ若しくは３つの２ビット・ソースワードから成るブロックから２つ若しく
は３つの３ビット・チャネルワードから成るブロックへのエンコーディング用の
上記変換則の拡張は前述の教えを利用して得られ得ることは明らかである。

【００５３】エンコーダの別の実施形態は下記表７を参照して説明される。この表は３ビッ
ト・ソースワードから４ビット・チャネルワードへのエンコーディングが可能な
エンコーダ用の変換則を示す。

【００５４】

【表１２】既に述べたように、上記述べた装置は、極性変換を実現するため、若しくは実
現されないため、直列なデータストリームにおいてｑビット毎に１ビットが挿入
される変換部と組み合わせるのにとても適している。図４はこのような本分野で
はよく知られた組み合わせを示しており、変換部４０の後に本発明４１に掛かる
装置７’が置かれ、続いて装置７’の後に１Ｔプレコーダ４２が置かれる。１Ｔ
プレコーダ４２の出力信号は、装置７’に適用される直列なデータストリームに
おいて１つの「０」若しくは１つの「１」を挿入するか否かを制御するように変
換部４０に対する制御信号を生成する制御信号生成器４３に適用される。１つの
「０」若しくは「１」ビットを挿入すると、常に、プレコーダ４２の出力におけ
る現行のディジタル合計値がそれぞれ増加及び減少する、若しくはその逆にそれ
ぞれ減少及び増加する。

【００５５】図４に示された構成によって、直列なデータストリームに一定周波数のトラッ
キング・トーンを組み込むこと、又はデータストリームのＤＣ成分をゼロに保つ
こと、が可能である。更に、装置７’が上記説明されたような（ｄ、ｋ）シーケ
ンスを生成するように設計される時、図４の構成の出力信号は（ｄ、ｋ）ランレ
ングス制限（ＲＬＬ）出力信号となる。変換器４０の実施形態は、文献：Ｂｅｌ
ｌＳｙｓｔｅｍＴｅｃｈｎｉｃａｌＪｏｕｒｎａｌ、Ｖｏｌ．５３、Ｎｏ
．６、ｐｐ１１０３−１１０６において与えられている。

【００５６】図５は、バイナリ−・ソース信号を得るように、図３のエンコーディング装置
によって得られた直列なデータストリームをデコーディングするデコーディング
装置を示す。デコーディング装置は、チャネル信号を受信するための入力端子５
０を有する。この入力端子５０は、９つのセルＹ_１〜Ｙ_９を有するシフトレジス
タ５１の入力５６と接続される。シフトレジスタ５１はシリアルーパラレル変換
器として機能し、よって３つの３ビット・チャネルワードから成るブロックは論
理回路５２の入力ｉ_１〜ｉ_９に適用される。論理回路５２は、３つの表：表１、
２、及び３、を有する。論理回路５２の出力ｏ_１〜ｏ_６はシフトレジスタ５４の
セルＸ_１〜Ｘ_６の入力へ接続される。シフトレジスタ５４は出力端子５５と接続
された出力５７を有する。デコーダ回路５３は、シフトレジスタ５１のセルＹ_４〜Ｙ_９の出力へそれぞれ接続された入力ｉ_１〜ｉ_６と、論理回路５２の制御入力
ｃ_１及びｃ_２へそれぞれ接続された出力ｏ_１及びｏ_２と、を有し存在する。検知
回路５３は、シフトレジスタ５１のセルＹ_４、Ｙ_５、及びＹ_６においてビットパ
ターン「０１０」を検知することができ、シフトレジスタ５１のセルＹ_４〜Ｙ_９においてビットパターン「０１００１０」を検知することができる。

【００５７】ビットパターン「０１００１０」を検知すると、検知回路５３はその出力ｏ_２上に制御信号を生成し、セルＹ_４、Ｙ_５、及びＹ_６においてビットパターン「０
１０」を検知し、且つセルＹ_７、Ｙ_８、及びＹ_９においてビットパターン「０１
０」がないことを検知すると、検知回路５３はその出力ｏ_１上に制御信号を生成
する。

【００５８】制御信号が不存在の場合、論理回路５２は、セルＹ_１、Ｙ_２、及びＹ_３に記録
された３ビット・チャネルワードを、変換表１に従って、対応する２ビット・ソ
ースワードへ変換し、この２ビット・ソースワードをセルＸ_１及びＸ_２へ供給す
る。入力ｃ_１に制御信号が存在する場合、論理回路５２はセルＹ_１〜Ｙ_６に記録
された２つの３ビット・チャネルワードから成るブロックを、変換表２に従って
、２つの２ビット・ソースワードから成るブロックへ変換し、この２つの２ビッ
ト・ソースワードをセルＸ_１〜Ｘ_４に供給する。入力ｃ_２に制御信号が存在する
場合、論理回路５２はセルＹ_１〜Ｙ_９に記録された３つの３ビット・チャネルワ
ードから成るブロックを、変換表３に従って、３つの２ビット・ソースワードか
ら成るブロックへ変換し、この３つの２ビット・ソースワードをセルＸ_１〜Ｘ_６に供給する。このように、チャネル信号の直列なデータストリームはソース信号
の直列なデータストリームへ変換される。

【００５９】入力５０へ供給されたエンコードされた情報は、磁気記録キャリア２３、若し
くは光学的記録キャリア２３’などの記録キャリアから情報を再生成することか
ら得ることができる。更に図５の装置は、記録キャリア上のトラックから情報を
読み取る読取部６２を有する。読取部６２は、前記トラックから情報を読み取る
読取ヘッド６４を有する。

【００６０】次いで、（１、７）シーケンスを生ずる別の２ビットから３ビットへのパリテ
ィ反転変換について説明する。主変換表は以下の通りである。

【００６１】

【表１３】この表において、ソースワード「０１」の変換は、直後の２ビット・ソースワ
ードの変換から得られるチャネルワードの最後のビットによって決まる。この最
後のビットが「０」ビットであれば、３ビット・ワードへの変換結果は「１０１
」となり、この最後のビットが「１」ビットであれば、３ビット・ワードへの変
換結果は「０００」となる。

【００６２】第一の代替表は、２つの２ビット・ソースワードから成る特定のブロックを変
換するために存在する。この第一の代替表は以下の通りである。

【００６３】

【表１４】第二の代替表は、３つの２ビット・ソースワードから成る特定のブロックを変
換するために存在する。この第二の代替表は以下の通りである。

【００６４】

【表１５】第三の代替表は、４つの２ビット・ソースワードから成る特定のブロックを変
換するために存在する。この第三の代替表は以下の通りである。

【００６５】

【表１６】更に、シーケンス「０１１１０１ｘｙ」についての修正されていない変
換は、シーケンス「１０１０１０１０１０１０」を導き得る。最初の２ビ
ット・ソースワードの変換は明らかに３ビット・チャネルワード「１０１」を導
き、ｘｙは３ビット・チャネルワード「０１０」を導く２ビット・ソースワード
である。このようなシーケンスは好ましくない。なぜなら、それは反復最小遷移
ランレングス（ＲｅｐｅａｔｅｄＭｉｎｉｍｕｍＴｒａｎｓｉｔｉｏｎＲ
ｕｎｌｅｎｇｔｈ；ＲＭＴＲ）の長さに対する要求に違反するからである。よっ
て、上記のようなシーケンスが発生すると、このシーケンスはシーケンス「００
１０００００００１０」に変換される。

【００６６】本発明は、その好ましい実施形態について参照し説明されたが、これらが限定
的な例でないことは明らかである。よって、当業者には請求項によって定義され
た本発明の範囲をから逸脱することなく多様な変形例が明らかであろう。例とし
て、図５のデコーディング装置は、その装置において検知器５３が図５において
開示されたようにエンコードされた情報からではなく代わりにデコードされた情
報からデコードする多様に変形された状況を検知するという装置へと変形され得
る。更に、例として、変換器ユニット７’及びプレコーダ４２は、１つに組み合
わされたユニットととし、入ってきたｎビット・ソースワードによって、変換表
を通って、これらｎビット・ソースワードは上記組み合わされたユニットの３ビ
ット出力ワードへ直接的に変換されるようにすることもできることも注目される
。更に、請求項に記載されたようなパリティ反転変換は、米国特許第５，４７７
，２２２号記載のものなどのパリティ保存コーダを適用すること、及び、２ビッ
ト・ソースワードに対してパリティ保存コーダを適用する前に、２ビット・ソー
スワードを「１０」若しくは「０１」のいずれかを伴った排他的論理和（ＥＸＯ
Ｒ）処理すること（ここでの意味は、２ビット・ソースワードの最上位ビットと
「１０」若しくは「０１」の最上位ビットとの排他的論理和を取り、且つ、２ビ
ット・ソースワードの最下位ビットと「１０」若しくは「０１」の最下位ビット
との排他的論理和を取ること）、によっても得ることができることは注目される
べきである。

【００６７】更に、いかなる参照符号も請求項の範囲を限定しない。本発明は、ハードウェ
ア及びソフトウェアいずれによっても実施されることができ、いくつかの「手段
」はハードウェアの同じ要素によて表され得る。「有する」という語は請求項に
記載された以外の他の要素若しくは工程の存在を排除するものではない。更に、
「一つの」という語は、この語に続く要素が複数のそのような要素の存在を排除
するものではない。加えて、本発明は、それぞれの及びすべての新規性ある特徴
若しくは特徴の組み合わせの上にある。

【図面の簡単な説明】

【図１】本発明に掛かる装置の第一の実施形態を示す図である。

【図２ａ】本発明に掛かる装置の第二の実施形態を示す図である。

【図２ｂ】本発明に掛かる装置の第三の実施形態を示す図である。

【図３】本発明に掛かる装置の第四の実施形態を示す図である。

【図４】直列なソース信号の等距離位置に１ビットを挿入する構成における本発明に掛
かる装置の利用を示す図である。

【図５】本発明に掛かるデコーディング装置の実施形態を示す図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者カールマン，ヨーセフスアーハーエムオランダ国，5656 アーアーアインドーフェン，プロフ・ホルストラーン６

Claims

【特許請求の範囲】

【請求項１】ソース信号のビットストリームがｎビットのソースワードに
分割され、前記ソースワードを対応するｍビット・チャネルワードへ変換する変
換手段を有し、バイナリ−・ソース信号のデータビットのストリームをバイナリ
−・チャネル信号のデータビットのストリームへエンコーディングする装置であ
って、ｎ、ｍ、及びｐは整数であり、ｍ＞ｎ≧１及びｐ≧１であり、更にｐは奇数で
可変である場合に、上記変換手段はｐ個の連続したｎビット・ソースワードから
成るブロックを、ｐ個の連続したｎビット・ソースワードの各ブロックに対する
変換がパリティ反転であるように、対応するｐ個の連続したｍビット・チャネル
ワードから成るブロックへ変換することを特徴とする装置。
【請求項２】ｍ＝ｎ＋１であることを特徴とする請求項１記載の装置。
【請求項３】ｎ＝２であることを特徴とする請求項２記載の装置。
【請求項４】装置は、ソースワードを、表【表１】に従って、対応するチャネルワードへ変換するように設計されていることを特徴
とする請求項３記載の装置。
【請求項５】変換手段は、（ｄ、ｋ）シーケンス（ここではｄ＝１）の形
をしたチャネル信号を得ることができるように、２ビット・ソースワードを対応
する３ビット・チャネルワードへ変換するように設計され、２ビット・ソースワ
ードから対応するチャネルワードへのエンコーディングがチャネルワード境界に
おいてｄ拘束違反を生じるソース信号のビットストリームにおける位置を検知し
、この検知に応じて制御信号を供給する手段を更に有し、上記変換手段は、制御信号が不存在の場合、各２ビット・ソースワードに対す
る変換がパリティ反転であるように、２ビット・ソースワードを対応する３ビッ
ト・チャネルワードへ変換するように設計されていることを特徴とする請求項３
又は４記載の装置。
【請求項６】制御信号の存在が２つの連続したソースワードの変換中に発
生した場合、変換手段は、ｄ＝１拘束を保つために、ソースワードのブロックに
おける２つのソースワードのうちの１つが４つのチャネルワードＣＷ_１〜ＣＷ_４のいずれにも一致しない３ビット・チャネルワードへ変換されるように、前記２
つの連続した２ビット・ソースワードから成るブロックを２つの対応する３ビッ
ト・チャネルワードから成るブロックへ変換するように設計され、前記制御信号が存在する場合、上記変換手段は更に、前記２つの連続した２ビ
ット・ソースワードから成るブロックに対する変換がパリティ保存であるように
、前記２つの連続した２ビット・ソースワードから成るブロックを対応する２つ
の連続した３ビット・チャネルワードから成るブロックへ変換するように設計さ
れていることを特徴とする請求項５記載の装置。
【請求項７】変換手段は、２つの連続した２ビット・ソースワードから成
るブロックを、表【表２】において与えられるコーディングに従って、２つの連続した３ビット・チャネル
ワードから成るブロックへ変換するように設計されていることを特徴とする請求
項１又は６記載の装置。
【請求項８】ｋが５より大きい値であって、２ビット・ソースワードから
３ビット・チャネルワードへのエンコーディングがｋ拘束違反を生じる位置を検
知し、この検知に応じて第二の制御信号を供給する手段を更に有し、上記第二の制御信号の存在が３つの連続した２ビット・ソースワードの変換中
に発生した場合、上記変換手段は更に、前記３つの２ビット・ソースワードから
成るブロックに対する変換がパリティ反転であるように、前記３つの連続した２
ビット・ソースワードから成るブロックを対応する３つの連続した３ビット・チ
ャネルワードへ変換し、更にｋ拘束を保つために、ブロック内の３つのソースワ
ードのうちの２つを４つのチャネルワードＣＷ_１〜ＣＷ_４に一致しない対応する
３ビット・ワードへ変換するように設計されていることを特徴とする請求項１又
は６乃至７のうちいずれか一項記載の装置。
【請求項９】変換手段は、３つの連続した２ビット・ソースワードから成
るブロックを、表【表３】において与えられるコーディングに従って、３つの連続した３ビット・チャネル
ワードから成るブロックへ変換するように設計されていることを特徴とする請求
項１又は８記載の装置。
【請求項１０】変換手段は、ｐ個の連続したソースワードから成るブロッ
クからｐ個の連続したチャネルワードから成るブロックへの変換と同等な信号処
理をバイナリー・ソース信号に対して実行し、次いで前記チャネルワードのａＴ
プレコーディングを実行するように設計されていることを特徴とする請求項１乃
至９のうちのいずれか一項記載の装置。
【請求項１１】ｑビットのソース信号から成る連続したブロックに１ビッ
トを加える手段を更に有することを特徴とする請求項１又は１０記載の装置。
【請求項１２】バイナリー・チャネル信号のデータビットのストリームを
記録キャリア上のトラックに記録する手段を更に有することを特徴とする請求項
１乃至１１のうちいずれか一項記載の装置。
【請求項１３】ソース信号のビットストリームがｎビットのソースワード
に分割され、前記ソースワードを対応するｍビット・チャネルワードへ変換する
工程を有し、バイナリ−・ソース信号のデータビットのストリームをバイナリ−
・チャネル信号のデータビットのストリームへエンコーディングする方法であっ
て、ｎ、ｍ、及びｐは整数であり、ｍ＞ｎ≧１及びｐ≧１であり、更にｐは可変で
ある場合に、上記変換工程がｐ個の連続したｎビット・ソースワードから成るブ
ロックを、ｐ個の連続したｎビット・ソースワードの各ブロックに対する変換が
パリティ反転であるように、対応するｐ個の連続したｍビット・チャネルワード
から成るブロックへ変換することを特徴とする方法。
【請求項１４】チャネル信号のビットストリームがｍビットのチャネルワ
ードに分割され、ｍビットのチャネルワードを対応するｎビット・ソースワード
へ逆変換する逆変換手段を有し、バイナリ−・チャネル信号のデータビットのス
トリームをバイナリ−・ソース信号のデータビットのストリームへデコーディン
グする装置であって、ｎ、ｍ、及びｐは整数であり、ｍ＞ｎ及びｐ≧１であり、更にｐは奇数で可変
である場合に、上記逆変換手段がｐ個の連続したｍビット・チャネルワードから
成るブロックを、ｐ個の連続したｍビット・チャネルワードの各ブロックに対す
る変換がパリティ反転であるように、対応するｐ個の連続したｎビット・チャネ
ルワードから成るブロックへ逆変換することを特徴とする装置。